CN1925309A - 电机速度控制电路 - Google Patents

Abstract

本发明提供一种提高电机的速度控制精度的电机速度控制电路。在通过控制电机的驱动线圈中流过的电流量来控制所述电机的转速的电机速度控制电路中，具有：基准电压电路，被输入用于命令所述电机的转速的速度命令信号，并生成对应于该速度命令信号的基准电压；箝位电路，限制在所述基准电压电路中生成的所述基准电压的电平；比较电路，被施加与所述电机的实际转速对应的速度电压和在所述箝位电路中限制了电平的所述基准电压，并对两者进行比较；以及控制信号生成电路，基于所述比较电路中的比较结果，生成并输出用于控制所述驱动线圈中流过的电流量的控制信号。

Description

电机速度控制电路

技术领域

本发明涉及电机速度控制电路。

背景技术

各种电子设备具有在该电子设备工作时产生热的发热体，为了冷却该发热体而设置风扇电机的电子设备十分普遍。例如，在个人计算机或服务器等中，正在走向CPU的工作频率逐年高速化的一个方向，而且伴随于此，CPU的发热量不断增大。因此，在个人计算机或服务器等中，通常设置用于冷却CPU的风扇电机和驱动该风扇电机的电机驱动电路。另外，作为风扇电机的速度控制方式，例如，提出如图10所示的与PWM驱动方式组合的速度伺服控制方式(例如，参照以下的专利文献1)。

若详细叙述，则从电机1的脉冲发生器PG得到的转速检测信号被供给到速度电压生成用的运算放大器7。该运算放大器7的输出由RC滤波电路积分而成为直流的速度电压VV，并被施加到比较器9的反相输入端子。此外，在CPU5中设定的PWM(Pulse Width Modulation)信号被供给到基准电压生成用的运算放大器6。另外，PWM信号用于通过其占空比来设定电机1的转速。运算放大器6的输出由RC滤波电路积分而成为直流的速度电压VR1，并被施加到比较器9的非反相输入端子。

比较器9比较向反相输入端子施加的速度电压VV和向非反相输入端子施加的基准电压VR1，从而生成并输出作为其比较结果的控制信号VC。电机驱动电路11基于来自比较器9的控制信号VC在电机1的驱动线圈中流过与该控制信号VC的电平对应的电流量，从而控制电机1的转速。此外，在电机1的定子上设置霍尔元件13，电机驱动电路11基于霍尔元件13表示转子的检测位置的霍尔元件输出来切换驱动线圈中流过的电流的方向，从而控制电机1的转向。

这样，在实施了风扇电机的速度伺服控制的情况下，如图10所示，通常设置与生成用于表示电机的实际转速的检测结果的速度电压VV的运算放大器7、生成具有基于PWM信号等的电机的转速命令的电平的基准电压VR1的运算放大器6、用于比较从运算放大器7供给的速度电压VV和从运算放大器6供给的基准电压VR1的比较器9的相当的电路。

另外，作为比较器9的结构，如图10所示，一般利用运算放大器。进行详述时，具有：差动晶体管对(T1、T2)、设置在差动晶体管对(T1、T2)的接地电压GND侧的恒流源3、设置在差动晶体管对(T1、T2)的偏置电压VREG侧的电流镜电路(T4、T5)。即，电流镜电路(T4、T5)、差动晶体管对(T1、T2)、恒流源T3被串联连接在偏置电压VREG和接地电压GND之间。另外，根据晶体管种类的不同，也有恒流源T3设置在差动晶体管对(T1、T2)的控制电极VREG侧，电流镜电路(T4、T5)设置在差动晶体管对(T1、T2)的接地电压GND侧的情况。

[专利文献1]特开2003-204692号公报

举出图10所示的电机速度控制系统的例子，以下基于图11说明本发明要解决的课题。

比较器9的非反相、反相输入与差动晶体管对(T1、T2)的各基极连接。此外，在差动晶体管对(T1、T2)的偏置电压VREG侧设置电流镜电路(T4、T5)，在差动晶体管对(T1、T2)的接地电压GND侧设置恒流源T3。这种情况下，比较器9的非反相、反相输入间的施加电压范围理想地应该允许从偏置电压VREG到接地电压GND的范围。

但是，比较器9的非反相、反相输入的上限电平比偏置电压VREG的电平至少降低电流镜电路(T4、T5)的集电极-发射极间饱和电压VCE(sat)。此外，比较器9的非反相、反相输入的下限电平比接地电压GND的电平至少提高恒流源T3的集电极-发射极间饱和电压VCE(sat)。其结果，比较器9的非反相、反相输入间的施加电压范围被限制。另外，这样被限制的施加电压范围一般称为‘同相输入电压范围’。

这里，在比较器9具有同相输入电压范围作为电气特性的前提下，考虑使PWM信号的占空比从“0％”到“100％”变化的情况。在该情况下，施加到比较器9的非反相输入的基准电压VR1的电平根据PWM信号的占空比的变化，概略地从接地电压GND变化到偏置电压VREG。但是，比较器9的非反相输入由同相输入电压范围限定，因此不能响应基于PWM信号的占空比的基准电压VR1的所有的变化。即，在PWM信号的占空比“0％”到“100％”的范围中，有时超出作为比较器9的电气特性的同相输入电压范围，在该情况下，有比较器9不能进行正常的动作的课题。

发明内容

用于解决所述课题的主要发明，在通过控制电机的驱动线圈中流过的电流量来控制所述电机的转速的电机速度控制电路中，具有：基准电压电路，被输入用于命令所述电机的转速的速度命令信号，并生成对应于该速度命令信号的基准电压；箝位电路，限制在所述基准电压电路中生成的所述基准电压的电平；比较电路，被施加与所述电机的实际转速对应的速度电压和在所述箝位电路中限制电平的所述基准电压，并对两者进行比较；以及控制信号生成电路，基于所述比较电路中的比较结果，生成并输出用于控制所述驱动线圈中流过的电流量的控制信号。

根据本发明，可以提供一种提高了电机的速度控制的精度的电机速度控制电路。

附图说明

图1是表示本发明的一实施方式的电机速度控制系统的结构的图。

图2是表示本发明的一实施方式的FG输出电路的结构的图。

图3是表示本发明的一实施方式的基准电压电路的结构的图。

图4是表示本发明的一实施方式的下侧箝位电路的结构的图。

图5是表示本发明的一实施方式的上侧箝位电路的结构的图。

图6是表示本发明的一实施方式的速度电压电路的结构的图。

图7是表示本发明的一实施方式的边缘检测电路以及速度电压电路的主要信号波形的图。

图8是表示用于说明本发明的一实施方式的电机速度控制的图。

图9是表示本发明的一实施方式的比较电路以及控制信号生成电路的结构的图。

图10是表示现有的电机速度控制系统的结构的图。

图11是表示在现有的电机速度控制系统中基准电压VR对于PWM信号的变化的响应波形的图。

具体实施方式

<电机速度控制系统>

适当参照图2～图9，基于图1来说明本发明的电机速度控制系统的一结构例。

图1所示的电机速度控制系统包括：作为控制对象的电机100、电机驱动IC200(本发明的“第一电路”)、以及电机速度控制IC300(本发明的“第二电路”)。即，本发明的“电机速度控制电路”是将电机驱动IC200和电机速度控制IC300分别集成在一个芯片上的双芯片结构的情况。另外，本发明的“电机速度控制电路”也可以是将电机驱动IC200和电机速度控制IC300集成在一个芯片上的情况。

电机100是具有单相的驱动线圈的所谓单相电机的情况，而且为在定子上固定了霍尔元件110的所谓霍尔电机的情况。另外，电机100不限定于单向霍尔电机，也可以采用三相的驱动线圈被星形连接的所谓三相霍尔电机，或不设置霍尔元件110等磁传感器的所谓无传感器电机等。此外，作为电机100的用途，例如，将用于冷却个人计算机或服务器等中搭载的CPU的风扇电机作为对象。

霍尔元件110在电机100的转子旋转时，生成正弦波状并且互相为反相的旋转位置检测信号S1、S2。另外，旋转位置检测信号S1、S2是可识别转子的旋转位置的信号，而且其频率与电机100的转速成正比。由霍尔元件110输出的旋转位置检测信号S1、S2分别被输入电机驱动IC200的IN+端子、IN-端子。这里，IN+端子连接到电机驱动IC200内的霍尔放大器230的非反转输入，IN-端子连接到霍尔放大器230的反转输入。

电机驱动IC200是驱动电机100的集成电路。电机驱动IC200具有：与电机100的驱动线圈的两端连接的OUT1端子以及OUT2端子、输入由霍尔元件110输出的旋转位置检测信号S1、S2的IN+端子、IN-端子、输入来自电机速度控制IC300的VO端子的控制信号VC的VI端子、输出对电机速度控制IC300的FGI端子的FG信号的FGO端子。电机驱动IC200具有控制电路210、预驱动器220、霍尔放大器230、FG输出电路240。

控制电路210基于从电机速度控制IC300的VO端子输入到电机驱动IC200的VI端子的控制信号VC，改变电机100的驱动线圈中流过的电流量，从而控制电机100的转速。进而，控制电路210基于霍尔放大器210的输出HOUT生成用于控制电机100的驱动线圈的通电方向的切换的切换控制信号D1、D2。

预驱动器220对连接到电机驱动IC200的OUT1端子以及OUT2端子的电机100的驱动线圈构成所谓H电桥电路，即将互补地导通、截止的两组晶体管对进行连接，以便与该驱动线圈一起构成字母表的‘H’字母。预驱动器220基于从控制电路210供给的切换控制信号D1、D2互补地将H电桥电路中的两组晶体管对导通、截止，从而切换电机100的驱动线圈的通电方向。

霍尔放大器230生成并输出作为将来自霍尔元件110的旋转位置检测信号S1、S2进行了差动放大的结果的霍尔放大器输出HOUT。另外，该霍尔放大器输出HOUT被供给到控制电路210以及FG输出电路240。

FG输出电路240基于从霍尔放大器230供给的霍尔放大器输出HOUT，生成并输出具有与电机100的实际转速对应的频率的FG信号。即，霍尔放大器输出HOUT表示实际检测的转子的旋转位置。因此，可以通过霍尔放大器输出HOUT监视转子规定位置的检测周期。从而，FG输出电路240可以基于由霍尔放大器输出HOUT监视的转子规定位置的检测周期生成具有与电机100的实际转速对应的频率的FG信号。另外，FG信号经由电机驱动IC200的FGO端子被输入到电机速度控制IC300的FGI端子。

这里，基于图2说明FG输出电路240的电路结构的一实施方式。

由霍尔放大器210输出的霍尔放大器输出HOUT被供给到发射极接地的NPN型晶体管Q10的基极。NPN型晶体管Q10的集电极与电流源I10连接，同时连接到NPN型晶体管Q11的基极。在NPN型晶体管Q11中，其集电极与电阻元件R10连接，同时其发射极与电阻元件R11连接，而且与发射极接地的NPN型晶体管Q12连接。而且，从与NPN型晶体管Q12的集电极连接的FGO端子取出FG信号。

通过FG输出电路240的这种结构，在霍尔放大器输出HOUT为逻辑高电平的情况下，NPN型晶体管Q10向导通的方向动作，且由于NPN型晶体管Q11的基极被牵引到接地电压侧，所以NPN型晶体管Q11向截止的方向动作。从而，NPN型晶体管Q12的基极经由电阻元件R11被牵引到接地电压侧，因此NPN型晶体管Q12向截止的方向动作。从而，在该情况下，FG信号为逻辑高电平。另一方面，在霍尔放大器输出HOUT为逻辑低电平的情况下，由于与所述动作为正相反的动作，因此最终NPN型晶体管Q12向导通的方向动作。从而，在该情况下，FG信号为逻辑低电平。这样，FG信号表现为对应于霍尔放大器输出HOUT的逻辑电平以及频率的脉冲信号。

电机速度控制IC300具有：CTL端子，将来自CPU400的速度命令信号作为输入对象；以及RC端子，用于外置用来将该速度命令信号平滑化的平滑用电容器C1。它还具有：输入来自电机驱动IC200的FGO端子的FG信号的FGI端子；输出对电机驱动IC200的VI输入的控制信号VC的VO端子；以及用于经由电容器C2将由VO端子输出的控制信号VC反馈到比较电路340的反转输入的FB端子。而且，电机速度控制IC300具有：基准电压电路310、下侧箝位电路311、上侧箝位电路312、边缘检测电路320、速度电压电路330、比较电路340、控制信号生成电路350。

基准电压电路310生成并输出具有与输入到CTL端子的速度命令信号对应的电平的基准电压VR1。

这里，基于图3说明基准电压电路310的电路结构的一实施方式。

CTL端子是与集中控制电机速度控制系统的CPU400可通信地连接的情况。在CPU400中设定的PWM(Pulse Width Modulation)信号作为速度命令信号被输入CTL端子。另外，PWM信号是用于根据其占空比来设定电机100的转速的信号。此外，在RC端子上连接平滑用电容器C1，与电阻元件R3一起构成RC滤波电路。

PNP型晶体管Q1、Q2的晶体管对，双方的发射极被共用连接，并且在这些发射极上连接电流源I1。此外，来自CTL端子的PWM信号被供给到PNP型晶体管Q1的基极，由电阻元件R1、R2的串联连接体将偏置电压VREG进行了分压的参照电压VREF被施加到PNP型晶体管Q2的基极。另外，PNP型晶体管Q2的集电极与进行二极管连接(集电极和基极短路)、并且发射极接地的NPN型晶体管Q3连接。NPN型晶体管Q3的基极与发射极接地的NPN型晶体管Q4的基极连接，从而NPN型晶体管Q3、Q4构成所谓电流镜电路。

NPN型晶体管Q4的集电极与电流源I2和发射极接地的NPN型晶体管Q5的基极连接。NPN型晶体管Q5的发射极与电流源I3和进行了二极管连接、并且发射极接地的NPN型晶体管Q6连接。NPN型晶体管Q6的基极与NPN型晶体管Q7的基极连接，从而NPN型晶体管Q6、Q7构成所谓电流镜电路。NPN型晶体管Q7与其基极连接到电流源I4的PNP型晶体管Q8串联连接。另外，PNP型晶体管Q8的晶体管尺寸N2被设定得比NPN型晶体管Q7的晶体管尺寸N1大，设为NPN型晶体管Q7电流吸入能力高的情况。PNP型晶体管Q8和NPN型晶体管Q7的连接点与电阻元件R3连接。而且，PNP型晶体管Q8和NPN型晶体管Q7的连接点的脉冲电压VX由电阻元件R3和平滑用电容器C构成的RC滤波电路进行平滑。该平滑后的脉冲电压VX作为基准电压VR1被取出。

在基准电压电路310的这种结构中，PWM信号为逻辑低电平，在PWM信号的电平比参照电压VREF低的情况下，PNP型晶体管Q1向导通的方向动作，PNP型晶体管Q1中流过的电流比PNP型晶体管Q2多，所以NPN型晶体管Q3、Q4向截止的方向动作。其结果，NPN型晶体管Q5的基极流过电流源I2的电流，并向导通的方向动作，NPN型晶体管Q6的基极经由NPN型晶体管Q5被牵引到接地电压侧。从而，NPN型晶体管Q6、Q7向截止的方向动作，由于PNP型晶体管Q8导通，所以脉冲电压VX被牵引到偏置电压VREG侧，为逻辑高电平。而且，该脉冲电压VX由电阻元件R3和平滑用电容器C构成的RC滤波电路进行平滑，成为基准电压VR1。

另一方面，PWM信号为逻辑高电平，在PWM信号的电平比参照电压VREF高的情况下，成为与所述动作完全相反的动作，最终PNP型晶体管Q8和NPN型晶体管Q7一起向导通的方向动作。另外，NPN型晶体管Q7吸入电流的能力比PNP型晶体管Q8大，因此脉冲电压VX被牵引到接地电压侧，成为逻辑上低电平。而且，该脉冲电压VX由电阻元件R3和平滑用电容器C构成的RC滤波电路进行平滑，成为基准电压VR1。

这样，关于输入到CTL端子的PWM信号，基准电压电路310将其变换为成为从偏置电压VREG到接地电压GND的振幅的脉冲状的脉冲电压VX。而且，基准电压电路310将脉冲电压VX由电阻元件R3和平滑用电容器C构成的RC滤波电路进行平滑，并将与PWM信号的占空比对应的直流电压作为基准电压VR1输出。

另外，所述PWM信号和基准电压VR1的关系是在PWM信号为逻辑低电平的情况下，基准电压VR1升高，而在PWM信号为逻辑高电平的情况下，基准电压VR1降低。从而，为了加速电机100，在将PWM信号的通占空(onduty)设定得大时，基准电压VR1降低，为了使电机100减速，在将PWM信号的通占空设定得小时，基准电压VR1升高。换言之，在基准电压电路310中生成的基准电压VR1为逻辑高电平的情况下，向使电机100减速的方向动作，在基准电压VR1为逻辑低电压的情况下，向使电机100加速的方向动作。另外，当然也可以将PWM信号和基准电压VR1的关系设定为与上述关系正相反。

下侧箝位电路311以及上侧箝位电路312是在从基准电压电路310对比较电路340施加基准电压VR1时，根据比较电路340的非反相、反相输入间的同相输入电压范围而限制基准电压VR1的电平的箝位电路。另外，以下，该被电平限制的基准电压VR1称为箝位电压VR2。

下侧箝位电路311将基准电压VR1的下限电平限制为比较电路340的同相输入电压范围的下限以上。

这里，图4表示该下侧箝位电路311的一实施方式。

下侧箝位电路311在偏置电压VREG和接地电压GND之间设置电阻元件R50、被进行二极管连接(集电极和基极短路)的NPN型晶体管Q50以及电阻元件R51的串联连接体。这里，该串联连接体整体被施加偏置电压VREG，其结果，电阻元件R50、R51分别产生基于各电阻值的偏置电压VREG的分压电压，而且NPN型晶体管Q50沿从发射极(阴极)向集电极(阳极)的方向产生正向电压VF。这里，电阻元件R50和NPN型晶体管Q50的集电极的连接点313的电压称为下侧箝位电压VL。

此外，下侧箝位电路311具有基极上施加连接点313的下侧箝位电压VL，发射极上经由施加线317施加来自基准电压电路310的基准电压VR1，集电极上施加偏置电压VREG的NPN晶体管Q51。另外，NPN型晶体管Q50、Q51的两个基极被共用连接，构成所谓电流镜电路。此外，NPN型晶体管Q51的发射极和基准电压VR1的施加线317的连接点314的电压在一定条件下，成为受到下侧限制的箝位电压VR2。

根据该下侧箝位电路311的结构，在基准电压VR1以至连接点314的电压比较高的情况下，NPN型晶体管Q51的基极-发射极间电压VBE比阈值电压低，NPN型晶体管Q51保持截止。在该情况下，基准电压VR1不受任何限制，直接作为箝位电压VR2被输出。

另一方面，基准电压VR1以至连接点314的电压接近接地电压GND时，NPN型晶体管Q51的基极-发射极间电压VBE比阈值电压高，NPN型晶体管Q51导通。此时，连接点314的电压成为从连接点313的下侧箝位电压VL上升了NPN型晶体管Q51的基极-发射极间电压VBE的电压，并作为箝位电压VR2被输出。另外，NPN型晶体管Q50的正向电压VF和NPN型晶体管Q51的基极-发射极间电压VBE为同一特性且方向相反，因此视为被抵消。从而，此时的箝位电压VR2成为仅基于电阻元件R50、R51的电阻值的下侧箝位电压VL。此外，以后，即使基准电压VR1进一步接近接地电压GND，基准电压VR1被限制低于下侧箝位电压VL。

因此，通过适当调整电阻元件R50、R51的电阻值，可以将下侧箝位电压VL预先设定为比较电路340的规格上预定的同相输入范围的下限以上。而且，其结果，不用从基准电压电路310对比较电路340施加成为小于比较电路340的同相输入范围的下限的基准电压VR1就可以。

上侧箝位电路312将基准电压VR1的上限电平限制为比较电路340的同相输入电压范围的上限以下。

这里，图5表示该上侧箝位电路312的一实施方式。

上侧箝位电路312在偏置电压VREG和接地电压GND之间设置电阻元件R52、被进行二极管连接(集电极和基极短路)的PNP型晶体管Q52以及电阻元件R53的串联连接体。这里，该串联连接体整体被施加偏置电压VREG，其结果，电阻元件R50、R51分别产生基于各电阻值的偏置电压VREG的分压电压，而且在PNP型晶体管Q52中沿从发射极(阴极)向集电极(阳极)的方向产生正向电压VF。这里，PNP型晶体管Q52的集电极和电阻元件R53的连接点315的电压称为上侧箝位电压VH。

此外，上侧箝位电路312具有对基极施加连接点315的上侧箝位电压VH，对发射极经由施加线317施加来自基准电压电路310的基准电压VR1，其发射极接地的PNP型晶体管Q53。另外，PNP型晶体管Q52、Q53的两个基极被共用连接，构成所谓电流镜电路。此外，PNP型晶体管Q53的发射极和基准电压VR1的施加线317的连接点316的电压在一定条件下，成为受到上侧限制的箝位电压VR2。

根据该上侧箝位电路312的结构，在基准电压VR1以至连接点316的电压比较低的情况下，PNP型晶体管Q53的基极-发射极间电压VBE比阈值电压低，PNP型晶体管Q53截止。在该情况下，基准电压VR1不受任何限制，直接作为箝位电压VR2被输出。

另一方面，基准电压VR1以至连接点316的电压接近偏置电压VREG时，PNP型晶体管Q53的基极-发射极间电压VBE比阈值电压高，PNP型晶体管Q53导通。此时，连接点316的电压成为从连接点315的上侧箝位电压VH上升了PNP型晶体管Q53的基极-发射极间电压VBE的电压，并作为箝位电压VR2被输出。另外，PNP型晶体管Q52的正向电压VF和PNP型晶体管Q53的基极-发射极间电压VBE为同一特性且方向相反，因此视为被抵消。从而，此时的箝位电压VR2成为仅基于电阻元件R52、R53的电阻值的上侧箝位电压VH。此外，即使以后基准电压VR1进一步接近偏置电压VREG，基准电压VR1也被限制而不高于下上侧箝位电压VH。

因此，通过适当调整电阻元件R52、R53的电阻值，可以将上侧箝位电压VH预先设定为比较电路340的规格上预定的同相输入范围的上限以下。而且，其结果，不用从基准电压电路310对比较电路340施加超过同相输入范围的上限的基准电压VR1即可。

边缘检测电路320被供给从FGO端子对FGI端子输入的FG信号。而且，边缘检测电路320检测FG信号的两边缘，同时在该检测时，生成并输出成为比FG信号的脉冲宽度窄的脉冲宽度的边缘信号ED(参照图7(a)、(b))。

速度电压电路330被供给由边缘检测电路320输出的边缘信号ED。这里，边缘信号ED的频率对应于电机100的转速。从而，速度电压电路330基于边缘信号ED生成与电机100的转速对应的速度电压VV。

这里，基于图6说明速度电压电路330的电路结构的一实施方式。

对于被施加偏置电压VREG的电阻元件R21和电容器C21的串联连接体，发射极接地的NPN型晶体管Q20与电容器C21并联连接。对NPN晶体管Q20的基极供给边缘信号ED。

PNP型晶体管Q21、Q22的晶体管对，双方的发射极被共用连接，并且在这些发射极上连接电流源I21。此外，对PNP型晶体管Q21的基极施加电容器C21的充放电电压V1，对PNP型晶体管Q22的基极施加电阻元件R22、R23、R24的串联电阻体对偏置电压VREG的分压电压V2。进而，PNP型晶体管Q21、Q22的晶体管对的集电极与NPN型晶体管Q23和进行了二极管连接的NPN型晶体管Q24构成的所谓电流镜电路连接。另外，PNP型晶体管Q21的基极与集电极接地、并且基极被施加了分压电压V2的NPN型晶体管Q26的发射极连接。

PNP型晶体管Q21和NPN型晶体管Q23的连接点与发射极接地的NPN型晶体管Q25连接。NPN型晶体管Q25的集电极与电流源I22、发射极接地并且与电阻元件R24并联连接的NPN型晶体管Q27、发射极接地的NPN型晶体管Q28的基极连接。NPN型晶体管Q28的集电极与恒流源I23和发射极接地的NPN型晶体管Q29的基极连接。而且，从恒流源I24和NPN型晶体管Q29的连接点取出脉冲状的速度电压VV。

根据速度电压电路330的结构，首先，在边缘检测电路320中，设为FG信号的边缘不被检测，并且对NPN型晶体管Q20的基极供给的边缘信号ED为逻辑低电平的情况。在该情况下，由于NPN型晶体管Q20截止，因此电容器C21被充电。从而，如果对PNP型晶体管Q21的基极施加的充放电电压V1比电阻元件R22、R23、R24的串联电阻体的分压电压V2高，则PNP型晶体管Q21流过的电流比PNP型晶体管Q22少。从而，NPN型晶体管Q25向截止的方向动作，NPN型晶体管Q28向导通的方向动作，NPN型晶体管Q29向截止的方向动作。从而，速度电压VV被牵引到偏置电压VREG侧，为逻辑高电平(参照图7(b)、(c))。

另一方面，设为在边缘检测电路320中，FG信号的边缘被检测，对NPN型晶体管Q20的基极供给的边缘信号ED为逻辑高电平的情况。在该情况下，成为与所述动作完全相反的动作，最终，NPN型晶体管Q29向导通的方向动作。从而，速度电压VV被牵引到接地电压侧，为逻辑低电平(参照图7(b)、(c))。

另外，在检测出FG信号的边缘的情况下，通过电阻元件R21和电容器C21的RC时间常数决定速度电压VV为宽度L(表示低电平的宽度)。从而，即使在电机100的转速变化了时，只要RC时间常数被固定，速度电压VV的宽度L为一定。但是，由于FG信号的脉冲周期进而边缘信号ED的脉冲周期根据电机100的转速变化，因此速度电压VV的脉冲周期可变。因此，将速度电压VV进行了积分时的直流电压根据电机100的转速而可变。例如，在电机100的转速为高速的情况下，FG信号的脉冲周期变短，在速度电压VV的一周期中占有的宽度L变长，因此将速度电压VV进行了积分时的直流电压降低。此外，在电机100的转速为低速的情况下，FG信号的脉冲周期变长，在速度电压VV的一周期中占有的宽度L变短，因此将速度电压VV进行了积分时的直流电压升高。

比较电路340对通过上侧箝位电路311以及下侧箝位电路312而被限制在从下侧箝位电压VL到上侧箝位电压VH的范围内的基准电压VR1(即，箝位电压VR2)与对速度电压电路330中生成的脉冲状的速度电压VV进行了积分的直流电压进行比较。此外，控制信号生成电路350基于比较电路340中的比较结果，在电机驱动IC200中生成并输出用于控制电机100的驱动线圈中流过的电流量的控制信号VC。

这里，基于图9说明比较电路340以及控制信号生成电路350的电路结构的一实施方式。

NPN型晶体管Q40、Q41的晶体管对中，双方的发射极被共用连接，并且在它们的发射极上连接电流源I40。此外，从速度电压电路330对NPN型晶体管Q40的基极(比较电路340的反转输入)施加速度电压VV，从基准电压电路310对NPN型晶体管Q41的基极(比较电路340的非反转输入)施加来自下侧箝位电路311以及上侧箝位电路312的箝位电压VR2。另外，对NPN型晶体管Q40的基极施加的速度电压VV设为由连接到VO端子和FB端子间的电容器C2积分所得的直流电压。

NPN型晶体管Q40的集电极与发射极被施加偏置电压VREG并且进行了二极管连接的PNP型晶体管Q44连接。PNP型晶体管Q44的基极与发射极被施加了偏置电压VREG的PNP型晶体管Q45的基极共用连接，PNP型晶体管Q44、Q45构成所谓电流镜电路。

NPN型晶体管Q41的集电极与发射极被施加偏置电压VREG并且进行了二极管连接的PNP型晶体管Q42连接。PNP型晶体管Q42的基极与发射极被施加了偏置电压VREG的PNP型晶体管Q43的基极共用连接，PNP型晶体管Q42、Q43构成所谓电流镜电路。

PNP型晶体管Q45的集电极与发射极接地并且进行了二极管连接的NPN型晶体管Q46连接。PNP型晶体管Q46的基极和与PNP型晶体管Q43串联连接并且与发射极接地的NPN型晶体管Q47的基极共用连接，NPN型晶体管Q46、Q47构成所谓电流镜电路。

PNP型晶体管Q47的集电极与集电极接地的NPN型晶体管Q50的基极连接。NPN型晶体管Q50的发射极与电流源I50和NPN型晶体管Q51的基极连接。另外，NPN型晶体管Q51的集电极与电流源I51连接，NPN型晶体管Q51的发射极与发射极接地的NPN型晶体管Q52的基极连接。

NPN型晶体管Q52的集电极与进行了二极管连接的PNP型晶体管Q53连接。另外，PNP型晶体管Q53的基极与集电极接地的PNP型晶体管Q55的基极共用连接，PNP型晶体管Q53、Q55构成所谓电流镜电路。

PNP型晶体管Q53的发射极与进行了二极管连接的NPN型晶体管Q54连接。另外，NPN型晶体管Q54的集电极与电流源I52连接，而且NPN型晶体管Q54的基极与NPN型晶体管Q56的基极共用连接，NPN型晶体管Q54、Q56构成所谓电流镜电路。

NPN型晶体管Q56和PNP型晶体管Q55构成将双方的集电极共用连接的串联连接体，从与NPN型晶体管Q56和PNP型晶体管Q55的连接点连接的VO端子取出控制信号VC。

根据比较电路340以及控制信号生成电路350的结构，设为在对NPN型晶体管Q40的基极施加的速度电压VV比施加到NPN型晶体管Q41的基极的基准电压VR2高的情况，即电机100的实际的转速比通过PWM信号设定的转速慢的情况(加速命令状态)。在该情况下，NPN型晶体管Q40流过的电流比NPN型晶体管Q41多，进而，电流镜电路(Q42、Q43)流过的电流比电流镜电路(Q46、Q47)多。从而，由于PNP型晶体管Q50的基极被牵引到偏置电压VREG侧，所以PNP型晶体管Q50向截止的方向动作。其结果，NPN型晶体管Q51、Q52向导通的方向动作，控制信号VC的电平下降。

另一方面，设为对NPN型晶体管Q40的基极施加的速度电压VV比对NPN型晶体管Q41的基极施加的箝位电压VR2低的情况，即电机100的实际转速比通过PWM信号设定的转速快的情况(减速命令状态)。在该情况下，成为与上述动作完全相反的动作，最终NPN型晶体管Q51、Q52向截止的方向动作，所以控制信号VC的电平上升。

这里，控制信号VC被用作电机驱动IC200的控制电压。而且，在电机驱动IC200的逻辑中，也设为在控制信号VC的电平高的情况下使电机100的转速减速，在控制信号VC的电平低的情况下使电机100的转速加速的情况。在该情况下，电机速度控制IC300执行如图8所示的电机速度控制。

详细来说，在速度电压VV比箝位电压VR2高的状态(加速命令状态)下，由电机速度控制IC300输出的控制信号VC的电平继续下降，而电机100的转速继续上升。其结果，速度电压VV的电平缓慢下降，逐渐接近基准电压VR1的电平。另一方面，在速度电压VV比箝位电压VR2低的状态(减速命令状态)下，由电机速度控制IC300输出的控制信号VC的电平继续上升，而电机100的转速继续下降。其结果，速度电压VV的电平缓慢上升，逐渐接近箝位电压VR2的电平。这样，电机速度控制IC300将箝位电压VR2和速度电压VV进行比较，控制与电机驱动IC200的控制电压对应的控制信号VC的电平，以便两者的电平一致。

<设置上侧箝位电路的效果>

CPU400为了完全停止电机100，而设为设定占空比“0％”的PWM信号，并将该PWM信号供给到电机速度控制IC300的CTL端子的情况。在该情况下，如前所述，在基准电压电路310中生成的基准电压VR1在偏置电压VREG(为逻辑高电平)附近。另一方面，此时的基准电压VR1在被施加到比较电路340的非反相输入之前，通过上侧箝位电路312受到限制，以使其不超过被设定为比较电路340的同相输入范围的上限以下的上侧箝位电压VH。因此，电机驱动IC200确实消除尽管收到电机100的停止命令，也了将电机100加速这样的缺陷。即，通过设置上侧箝位电路312，可以提高使电机100停止的方向的控制精度。

<设置下侧箝位电路的效果>

CPU400为了全速运转电机100，而设为设定占空比“100％”的PWM信号，并将该PWM信号供给到电机速度控制IC300的CTL端子的情况。在该情况下，如前所述，在基准电压电路310中生成的基准电压VR1在接地电压GND(为逻辑高电平)附近。另一方面，此时的基准电压VR1在被施加到比较电路340的非反相输入之前，通过下侧箝位电路311受到限制，以使其不低于被设定为比较电路340的同相输入范围的下限以上的下侧箝位电压VL。因此，电机驱动IC200确实消除了尽管收到电机100的全速运转命令，也将电机100减速这样的缺陷。即，通过设置下侧箝位电路311，可以提高使电机100停止的方向的控制精度。

另外，通过与所述实施方式正相反的逻辑，设为在基准电压VR1为逻辑高电平(偏置电压VREG侧)时向使电机100加速的方向动作，在基准电压VR1为逻辑低电平(接地电压GND侧)时向使电机100减速的方向动作的情况。在该情况下，可以通过上侧箝位电路312提高使电机100加速的方向的控制的精度，可以通过下侧箝位电路311提高使电机100减速的方向的控制的精度。

以上，说明了实施方式，但所述实施例用于使本发明容易理解，不是用于限定本发明来解释。本发明不脱离其宗旨，可以变更/改良，同时本发明也包含其等价物。

Claims (9)

1.一种电机速度控制电路，通过控制电机的驱动线圈中流过的电流量来控制所述电机的转速，其特征在于具有：

基准电压电路，被输入用于命令所述电机的转速的速度命令信号，并根据该速度命令信号生成基准电压；

箝位电路，限制在所述基准电压电路中生成的所述基准电压的电平；

比较电路，被施加与所述电机的实际转速对应的速度电压和在所述箝位电路中限制电平的所述基准电压，并对两者进行比较；以及

控制信号生成电路，基于所述比较电路中的比较结果，生成并输出用于控制所述驱动线圈中流过的电流量的控制信号。

2.如权利要求1所述的电机速度控制电路，其特征在于，

所述箝位电路根据所述比较电路的同相输入电压范围来限制所述基准电压的电平。

3.如权利要求2所述的电机速度控制电路，其特征在于，

所述箝位电路为将所述基准电压的下限电平限制为所述同相输入电压范围的下限以上的下侧箝位电路。

4.如权利要求2所述的电机速度控制电路，其特征在于，

所述箝位电路为将所述基准电压的上限电平限制为所述同相输入电压范围的上限以下的上侧箝位电路。

5.如权利要求2所述的电机速度控制电路，其特征在于，

所述箝位电路具有：

将所述基准电压的下限电平限制为所述同相输入电压范围的下限以上的下侧箝位电路；以及

将所述基准电压的上限电平限制为所述同相输入电压范围的上限以下的上侧箝位电路。

6.如权利要求3或5所述的电机速度控制电路，其特征在于，

所述下侧箝位电路具有：

被施加偏置电压的多个电阻元件的串联连接体；以及

基极上施加所述串联连接体中的所述偏置电压的分压电压，发射极上施加所述基准电压，集电极上施加所述偏置电压的NPN型晶体管，

基于所述分压电压来限制所述基准电压的下限电平。

7.如权利要求4或5所述的电机速度控制电路，其特征在于，

所述上侧箝位电路具有：

被施加偏置电压的多个电阻元件的串联连接体；以及

基极上施加所述串联连接体中的所述偏置电压的分压电压，发射极上施加所述基准电压，集电极接地的PNP型晶体管，

基于所述分压电压来限制所述基准电压的上限电平。

8.如权利要求1至7的任何一项所述的电机速度控制电路，其特征在于，

所述电机速度控制电路形成将第一电路和第二电路分别集成在一个芯片上的双芯片的结构，

所述第一电路使所述电机的驱动线圈通电来驱动所述电机，

所述第二电路具有所述基准电压电路、所述箝位电路、所述比较电路、所述控制信号生成电路，基于在所述控制信号生成电路中生成并输出的所述控制信号，控制经由所述第一电路流入所述电机的驱动线圈的电流量，从而控制所述电机的转速。

9.如权利要求1至6的任何一项所述的电机速度控制电路，其特征在于，

所述电机速度控制电路将第一电路和第二电路集成在一个芯片上，

所述第一电路使所述电机的驱动线圈通电来驱动所述电机，

所述第二电路具有所述基准电压电路、所述箝位电路、所述比较电路、所述控制信号生成电路，基于在所述控制信号生成电路中生成并输出的所述控制信号，控制经由所述第一电路流入所述电机的驱动线圈的电流量，从而控制所述电机的转速。

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