KR100759611B1

KR100759611B1 - 모터 속도 제어 회로

Info

Publication number: KR100759611B1
Application number: KR1020050128488A
Authority: KR
Inventors: 고이찌로 오기노; 다까시 하라시마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2005-08-31
Filing date: 2005-12-23
Publication date: 2007-09-17
Also published as: US20070046228A1; CN1925312A; US7564204B2; TW200709553A; JP2007068348A; CN100525067C; KR20070025894A

Abstract

본 발명은, 모터의 속도 제어의 정밀도를 향상시키는 것을 목적으로 한다. 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에서, 상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되며, 해당 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와, 상기 모터의 실제의 회전 속도에 따른 속도 전압을 생성하는 속도 전압 회로와, 상기 속도 전압 회로에서 생성된 상기 속도 전압의 레벨을 제한하는 클램프 회로와, 상기 기준 전압 회로에서 생성된 상기 기준 전압과 상기 클램프 회로에서 레벨이 제한된 상기 속도 전압이 인가되어 양자를 비교하는 비교 회로와, 상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로를 갖는다.

구동 코일, 클램프 회로, 바이어스 전압, 기준 전압 회로, 회전 속도

Description

모터 속도 제어 회로{MOTOR SPEED CONTROL CIRCUIT}

도 1은 본 발명의 일 실시 형태에 따른 모터 속도 제어 시스템의 구성을 도시하는 도면.

도 2는 본 발명의 일 실시 형태에 따른 FG 출력 회로의 구성을 도시하는 도면.

도 3은 본 발명의 일 실시 형태에 따른 기준 전압 회로의 구성을 도시하는 도면.

도 4는 본 발명의 일 실시 형태에 따른 속도 전압 회로의 구성을 도시하는 도면.

도 5는 본 발명의 일 실시 형태에 따른 엣지 검출 회로 및 속도 전압 회로의 주요 신호의 파형을 도시하는 도면.

도 6은 본 발명의 일 실시 형태에 따른 하측 클램프 회로의 구성을 도시하는 도면.

도 7은 본 발명의 일 실시 형태에 따른 상측 클램프 회로의 구성을 도시하는 도면.

도 8은 본 발명의 일 실시 형태에 따른 비교 회로 및 제어 신호 생성 회로의 구성을 도시하는 도면.

도 9는 본 발명의 일 실시 형태에 따른 모터 속도 제어 IC의 동작을 도시하는 도면.

도 10은 종래의 모터 속도 제어 시스템의 구성을 도시하는 도면.

도 11은 종래의 모터 속도 제어를 설명하기 위한 도면.

도 12는 종래의 모터 속도 제어를 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1, 100 : 모터

5, 400 : CPU

6, 7 : 오피 앰프

9 : 콤퍼레이터

11, 20 : 모터 구동 회로

13, 110 : 홀 소자

200 : 모터 구동 IC

210 : 제어 회로

220 : 프리드라이버

230 : 홀 앰프

240 : FG 출력 회로

300 : 모터 속도 제어 IC

310 : 기준 전압 회로

320 : 엣지 검출 회로

330 : 속도 전압 회로

331 : 하측 클램프 회로

333, 334 : 정전압 회로

335, 336, 337, 338 : 접속점

339일 : 인가 라인

332 : 상측 클램프 회로

340 : 비교 회로

350 : 제어 신호 생성 회로

[특허 문헌1] 일본 특개2003-204692호 공보

본 발명은, 모터 속도 제어 회로에 관한 것이다.

각종 전자 기기는, 그 전자 기기가 동작할 때에 열을 발생하는 발열체를 갖고 있으며, 이 발열체를 냉각하기 위해 팬 모터를 설치하는 것이 일반적이다. 예를 들면, 퍼스널 컴퓨터나 서버 등에서는, CPU의 동작 주파수가 해마다 고속화가 일로를 걷고 있으며, 또한, 그에 수반하여 CPU의 발열량이 커지고 있다. 이 때문에, 퍼스널 컴퓨터나 서버 등에서는, CPU를 냉각하기 위한 팬 모터와, 그 팬 모터를 구동하는 모터 구동 회로가 통상 설치되어 있다.

또한, 팬 모터의 속도 제어 방식으로서는, 예를 들면, 도 10에 도시한 바와 같은, PWM 구동 방식과 조합한 속도 서보 제어 방식이 제안되어 있다(예를 들면, 특허 문헌1을 참조).

상술하면, 모터(1)의 펄스 제너레이터 PG로부터 얻어진 회전 속도 검출 신호가, 속도 전압 생성용의 오피 앰프(7)에 공급된다. 이 오피 앰프(7)의 출력이 RC 필터 회로에 의해 적분되어 직류의 속도 전압 VV로 되어, 콤퍼레이터(9)의 반전 입력 단자에 인가된다. 또한, CPU(5)에서 설정된 PWM(Pulse Width Modulation) 신호가, 기준 전압 생성용의 오피 앰프(6)에 공급된다. 또한, PWM 신호란, 그 듀티비에 따라 모터(1)의 회전 속도를 설정하는 것이다. 이 오피 앰프(6)의 출력이 RC 필터 회로에 의해 적분되어 직류의 기준 전압 VR로 되어, 콤퍼레이터(9)의 비반전 입력 단자에 인가된다.

콤퍼레이터(9)는, 반전 입력 단자에 인가된 속도 전압 VV와, 비반전 입력 단자에 인가된 기준 전압 VR을 비교하고, 그 비교 결과인 제어 신호 VC를 생성 출력한다. 모터 구동 회로(11)는, 콤퍼레이터(9)로부터의 제어 신호 VC에 기초하여, 그 제어 신호 VC의 레벨에 따른 전류량을 모터(1)의 구동 코일에 흘림으로써, 모터(1)의 회전 속도를 제어한다. 또한, 모터(1)의 스테이터에는 홀 소자(13)가 배치되어 있으며, 모터 구동 회로(11)는, 홀 소자(13)로부터 로터의 검출 위치를 나타내는 홀 소자 출력에 기초하여, 모터(1)의 구동 코일에 흐르는 전류의 방향을 절환함으로써 모터(1)의 회전 방향을 제어한다.

이와 같이, 팬 모터의 속도 서보 제어를 실시하는 데 있어서, 예를 들면, 도 10에 도시한 바와 같이, 모터의 실제의 회전 속도의 검출 결과를 나타내는 속도 전압 VV를 생성하는 오피 앰프(7)와, PWM 신호 등의 모터의 회전 속도 명령에 기초한 레벨을 갖는 기준 전압 VR을 생성하는 오피 앰프(6)와, 오피 앰프(7)로부터 공급되는 속도 전압 VV와 오피 앰프(6)로부터 공급되는 기준 전압 VR을 비교하기 위한 콤퍼레이터(9)에 상당하는 회로가 설치된다.

또한, 오피 앰프(6)나 오피 앰프(7)의 구성으로서, 도 10에 도시한 바와 같이, 일반적으로, 바이어스 전압 VREG가 인가되어 상보적으로 온·오프하는 2개의 바이폴라 트랜지스터를 직렬 접속한 상보형 푸시풀 회로가 최종 출력단에 설치된다. 즉, 오피 앰프(6)의 경우, PNP형 트랜지스터 T1 및 NPN형 트랜지스터 T2에 의한 상보형 푸시풀 회로가 최종 출력단에 설치되며, 오피 앰프(7)의 경우, PNP형 트랜지스터 T3 및 NPN형 트랜지스터 T4에 의한 상보형 푸시풀 회로가 최종 출력단에 설치된다.

도 10에 도시한 모터 속도 제어 시스템이, 도 11에 도시한 논리에 기초하여 모터(1)를 가속 혹은 감속하는 경우를 예로 들어, 본 발명에 따른 과제를 이하에 설명한다. 또한, 모터 구동 회로(11)의 논리는 다음과 같은 것으로 한다. 즉, 기준 전압 VR이 속도 전압 VV보다 레벨이 낮고, 콤퍼레이터(9)의 출력에 따른 제어 신호 VC는 L 레벨로 되는 경우, 모터 구동 회로(11)는, 모터(1)를 가속 방향으로 동작시키는 것으로 한다. 한편, 기준 전압 VR이 속도 전압 VV보다 레벨이 높고, 콤퍼레이터(9)의 출력에 따른 제어 신호 VC는 H 레벨로 되는 경우, 모터 구동 회로 (11)는, 모터(1)를 감속 방향으로 동작시키는 것으로 한다.

여기서, 상술한 바와 같이, 오피 앰프(6)나 오피 앰프(7)의 최종 출력단에는, 바이어스 전압 VREG가 인가되어 상보적으로 온·오프하는 2개의 바이폴라 트랜지스터를 직렬 접속한 상보형 푸시풀 회로가 설치된다. 이 때문에, 오피 앰프(6)나 오피 앰프(7)의 출력 전압 범위는, 바이어스 전압 VREG로부터 접지 전압 GND까지의 범위를 허용할 것이다. 그러나, 상술한 상보형 푸시풀 회로에 의해, 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 오피 앰프(6)나 오피 앰프(7)의 출력 전압 범위가 제한된다.

이 때문에, 도 12에 도시한 바와 같이, 모터(1)를 정지시키기 위한 기준 전압 VR은, 오피 앰프(6)의 PNP형 트랜지스터 T1의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 바이어스 전압 VREG로부터 레벨을 내려 설정되게 된다. 또한, 모터(1)를 전속 운전시키기 위한 기준 전압 VR은, 오피 앰프(6)의 PNP형 트랜지스터 T2의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 접지 전압 GND로부터 레벨을 올려 설정되게 된다.

이러한 상황 하에서, 이 모터(1)를 정지시키기 위한 기준 전압 VR에 기초하여, 모터(1)의 회전 속도를 내리는 방향으로 제어가 기능하여, 속도 전압 VV의 레벨이 상승해 가는 경우를 생각한다. 또한, 모터(1)의 정지를 받아 펄스 제너레이터 PG에서 회전 속도 검출 신호가 발생하지 않게 된 결과에 의해, 속도 전압 VV는, 최종적으로, 오피 앰프(7)의 PNP형 트랜지스터 T3의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 바이어스 전압 VREG로부터 레벨이 내려 간 전압으로 안정되게 된다. 여기서, 오피 앰프(6)의 PNP형 트랜지스터 T1의 콜렉터·에미터간 포화 전압 VCE(sat)와, 오피 앰프(7)의 PNP형 트랜지스터 T3의 콜렉터·에미터간 포화 전압 VCE(sat)는, 동일 타입의 트랜지스터 특성임에도 불구하고, 온도 변화나 제조 공정 등에 따라 변동이 있는 것이 알려져 있다. 이 변동에 따라, 속도 전압 VV가, 기준 전압 VR의 레벨을 초과할 때까지 상승하게 될 가능성이 있다. 이 때, 모터 구동 회로(11)는, 도 11에 도시한 논리에 기초하여, 모터(1)를 정지시키는 명령을 받고 있음에도 불구하고, 모터(1)를 가속시키는 방향으로 동작한다고 하는 문제점이 발생하게 된다.

또한, 이러한 상황 하에서, 이 모터(1)를 전속 운전시키기 위한 기준 전압 VR에 기초하여, 모터(1)의 회전 속도를 올리는 방향으로 제어가 기능하여, 속도 전압 VV의 레벨이 하강해 가는 경우를 생각한다. 또한, 속도 전압 VV는, 최종적으로, 접지 전압 GND로부터 오피 앰프(7)의 PNP형 트랜지스터 T3의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 레벨이 올라간 전압으로 안정된다. 여기서, 오피 앰프(6)의 NPN형 트랜지스터 T2의 VCE(sat)와, 오피 앰프(7)의 NPN형 트랜지스터 T4의 콜렉터·에미터간 포화 전압 VCE(sat)의 변동에 따라, 속도 전압 VV가 기준 전압 VR보다 내려 가게 될 가능성이 있다. 이 때, 모터 구동 회로(11)는, 모터(1)를 전속 운전시키는 명령을 받고 있음에도 불구하고, 도 11에 도시한 논리에 기초하여, 모터(1)를 정지시키는 방향으로 동작한다고 하는 문제점이 발생하게 된다.

상기 과제를 해결하기 위한 주된 발명은, 모터의 구동 코일에 흐르는 전류량 을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에서, 상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되며, 해당 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와, 상기 모터의 실제의 회전 속도에 따른 속도 전압을 생성하는 속도 전압 회로와, 상기 속도 전압 회로에서 생성된 상기 속도 전압의 레벨을 제한하는 클램프 회로와, 상기 기준 전압 회로에서 생성된 상기 기준 전압과 상기 클램프 회로에서 레벨이 제한된 상기 속도 전압이 인가되어 양자를 비교하는 비교 회로와, 상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로를 갖는 것으로 한다.

<실시예>

<모터 속도 제어 시스템>

도 2∼도 9를 적절하게 참조하면서, 도 1에 기초하여, 본 발명에 따른 모터 속도 제어 시스템의 일 구성예를 설명한다.

도 1에 도시한 모터 속도 제어 시스템은, 제어 대상으로 하는 모터(100)와, 모터 구동 IC(200)(본 발명에 따른 『제1 회로』)와, 모터 속도 제어 IC(300)(본 발명에 따른 『제2 회로』)에 의해 구성된다. 즉, 본 발명에 따른 『모터 속도 제어 회로』가, 모터 구동 IC(200)와 모터 속도 제어 IC(300)를 각각 1칩에 집적화한 2칩 구성의 경우이다. 또한, 본 발명에 따른 『모터 속도 제어 회로』가, 모터 구동 IC(200) 및 모터 속도 제어 IC(300)를 1칩에 집적화한 경우이어도 된다.

모터(100)는, 단상분의 구동 코일을 가진 소위 단상 모터인 경우이며, 또한, 스테이터에 홀 소자(110)가 고착된, 소위 홀 모터인 경우로 한다. 또한, 모터(100)는, 단상 홀 모터에 한정되는 것이 아니라, 3상분의 구동 코일이 스타 결선된 소위 3상 홀 모터나, 홀 소자(110) 등의 자기 센서를 설치하지 않은 소위 센서리스 모터 등을 채용할 수 있다. 또한, 모터(100)의 용도로서는, 예를 들면, 퍼스널 컴퓨터나 서버 등에 탑재되는 CPU를 냉각하기 위한 팬 모터를 대상으로 한다.

홀 소자(110)는, 모터(100)의 로터가 회전하고 있을 때, 정현파 형상이며 또한 상호 역상으로 되는 회전 위치 검출 신호 S1, S2를 생성한다. 또한, 회전 위치 검출 신호 S1, S2는, 로터의 회전 위치를 식별 가능하게 하기 위한 신호이며, 또한, 그 주파수는 모터(100)의 회전 속도에 비례한다. 홀 소자(110)로부터 출력된 회전 위치 검출 신호 S1, S2는, 모터 구동 IC(200)의 IN+ 단자, IN- 단자에 각각 입력된다. 여기서, IN+ 단자는 모터 구동 IC(200) 내의 홀 앰프(230)의 비반전 입력에 접속되며, IN- 단자는 홀 앰프(230)의 반전 입력에 접속된다.

모터 구동 IC(200)는, 모터(100)를 구동하는 집적 회로이다. 모터 구동 IC(200)는, 모터(100)의 구동 코일의 양단과 접속되는 OUT1 단자 및 OUT2 단자와, 홀 소자(110)로부터 출력되는 회전 위치 검출 신호 S1, S2가 입력되는 IN+ 단자, IN- 단자와, 모터 속도 제어 IC(300)의 VO 단자로부터의 제어 신호 VC가 입력되는 VI 단자와, 모터 속도 제어 IC(300)의 FGI 단자에의 FG 신호를 출력하는 FGO 단자를 갖는다. 모터 구동 IC(200)는, 제어 회로(210), 프리드라이버(220), 홀 앰프(230), FG 출력 회로(240)를 갖는다.

제어 회로(210)는, 모터 속도 제어 IC(300)의 VO 단자로부터 모터 구동 IC(200)의 VI 단자에 입력된 제어 신호 VC에 기초하여, 모터(100)의 구동 코일에 흐르는 전류량을 가변시켜 모터(100)의 회전 속도를 제어한다. 또한, 제어 회로(210)는, 홀 앰프(210)의 출력 HOUT에 기초하여, 모터(100)의 구동 코일의 통전 방향의 절환을 제어하기 위한 스위칭 제어 신호 D1, D2를 생성한다.

프리드라이버(220)는, 모터 구동 IC(200)의 OUT1 단자 및 OUT2 단자에 접속된 모터(100)의 구동 코일에 대하여, 상보적으로 온·오프하는 2조의 트랜지스터쌍을, 해당 구동 코일과 함께 알파벳 「H」자를 구성하도록 접속한, 소위 H 브릿지 회로를 구성한다. 프리드라이버(220)는, 제어 회로(210)로부터 공급된 스위칭 제어 신호 D1, D2에 기초하여, H 브릿지 회로에서의 2조의 트랜지스터쌍을 상보적으로 온·오프함으로써, 모터(100)의 구동 코일의 통전 방향을 절환한다.

홀 앰프(230)는, 홀 소자(110)로부터의 회전 위치 검출 신호 S1, S2를 차동 증폭한 결과인 홀 앰프 출력 HOUT를 생성 출력한다. 또한, 이 홀 앰프 출력 HOUT는, 제어 회로(210) 및 FG 출력 회로(240)에 공급된다.

FG 출력 회로(240)는, 홀 앰프(230)로부터 공급된 홀 앰프 출력 HOUT에 기초하여, 모터(100)의 실제의 회전 속도에 따른 주파수를 갖는 FG 신호를 생성 출력한다. 즉, 홀 앰프 출력 HOUT는, 실제로 검출된 로터의 회전 위치를 나타낸다. 이 때문에, 홀 앰프 출력 HOUT에 의해 로터 소정 위치의 검출 주기를 감시할 수 있다. 따라서, FG 출력 회로(240)는, 홀 앰프 출력 HOUT에 의해 감시된 로터 소정 위치의 검출 주기에 기초하여, 모터(100)의 실제의 회전 속도에 따른 주파수를 갖는 FG 신호를 생성할 수 있다. 또한, FG 신호는, 모터 구동 IC(200)의 FGO 단자를 통해, 모터 속도 제어 IC(300)의 FGI 단자에 입력된다.

여기서, 도 2에 기초하여, FG 출력 회로(240)의 회로 구성의 일 실시 형태를 설명한다.

홀 앰프(210)로부터 출력되는 홀 앰프 출력 HOUT는, 에미터 접지된 NPN형 트랜지스터 Q10의 베이스 전극에 공급된다. NPN형 트랜지스터 Q10의 콜렉터 전극은 전류원 I10과 접속됨과 함께, NPN형 트랜지스터 Q11의 베이스 전극에 접속된다. NPN형 트랜지스터 Q11에서, 그 콜렉터 전극은 저항 소자 R10과 접속됨과 함께, 그 에미터 전극은 저항 소자 R11과 접속됨과 함께 에미터 접지된 NPN형 트랜지스터 Q12와 접속된다. 그리고, NPN형 트랜지스터 Q12의 콜렉터 전극과 접속한 FGO 단자로부터 FG 신호가 취출된다.

FG 출력 회로(240)의 이러한 구성에 의해, 홀 앰프 출력 HOUT가 논리적으로 H 레벨인 경우, NPN형 트랜지스터 Q10은 온하는 방향으로 기능하기 때문에, NPN형 트랜지스터 Q11의 베이스 전극은 접지 전압측에 인가되기 때문에, NPN형 트랜지스터 Q11은 오프하는 방향으로 기능한다. 따라서, NPN형 트랜지스터 Q12의 베이스 전극은 저항 소자 R11을 통해 접지 전압측으로 인장되기 때문에, NPN형 트랜지스터 Q12는 오프하는 방향으로 기능한다. 따라서, 이 경우, FG 신호는, 논리적으로 H 레벨로 된다. 한편, 홀 앰프 출력 HOUT가 논리적으로 L 레벨인 경우, 상술한 동작과는 정반대의 동작으로 되기 때문에, 최종적으로, NPN형 트랜지스터 Q12는 온하는 방향으로 기능한다. 따라서, 이 경우, FG 신호는, 논리적으로 L 레벨로 된다. 이와 같이, FG 신호는, 홀 앰프 출력 HOUT의 논리 레벨 및 주파수에 따른 펄스 신호 로서 나타난다.

모터 속도 제어 IC(300)는, CPU(400)로부터의 속도 명령 신호를 입력 대상으로 하는 CTL 단자와, 해당 속도 명령 신호를 평활화하기 위한 평활용 컨덴서 C1을 외부 부착하기 위한 RC 단자를 갖는다. 또한, 모터 속도 제어 IC(300)는, 모터 구동 IC(200)의 FGO 단자로부터의 FG 신호를 입력하는 FGI 단자와, 모터 구동 IC(200)의 VI 단자에 입력되는 제어 신호 VC를 출력하는 VO 단자와, VO 단자로부터 출력된 제어 신호 VC를 컨덴서 C2를 통해 비교 회로(340)의 반전 입력에 피드백시키기 위한 FB 단자를 갖는다. 그리고, 모터 속도 제어 IC(300)는, 기준 전압 회로(310), 엣지 검출 회로(320), 속도 전압 회로(330), 하측 클램프 회로(331), 상측 클램프 회로(332), 비교 회로(340), 제어 신호 생성 회로(350)를 갖는다.

기준 전압 회로(310)는, CTL 단자에 입력된 속도 명령 신호에 따른 레벨을 갖는 기준 전압 VR을 생성 출력한다.

여기서, 도 3에 기초하여, 기준 전압 회로(310)의 회로 구성의 일 실시 형태를 설명한다.

CTL 단자는, 모터 속도 제어 시스템 전체를 통괄 제어하는 CPU(400)와 통신 가능하게 접속되는 경우이다. CTL 단자에는, CPU(400)에서 설정된 PWM(Pulse Width Modulation) 신호가 속도 명령 신호로서 입력된다. 또한, PWM 신호란, 그 듀티비에 따라 모터(100)의 회전 속도를 설정하는 것이다. 또한, RC 단자에는, 평활용 컨덴서 C1이 접속되어, 저항 소자 R3과 함께 RC 필터 회로를 구성한다.

PNP형 트랜지스터 Q1, Q2의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접 속되며 또한 이들 에미터 전극에 전류원 I1이 접속된다. 또한, PNP형 트랜지스터 Q1의 베이스 전극에는 CTL 단자로부터의 PWM 신호가 공급되며, PNP형 트랜지스터 Q2의 베이스 전극에는 저항 소자 R1, R2의 직렬 접속체에 의해 바이어스 전압 VREG를 분압한 참조 전압 VREF가 인가된다. 또한, PNP형 트랜지스터 Q2의 콜렉터 전극은, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)되며 또한 에미터 접지된 NPN형 트랜지스터 Q3과 접속된다. NPN형 트랜지스터 Q3의 베이스 전극은, 에미터 접지된 NPN형 트랜지스터 Q4의 베이스 전극과 접속됨으로써 NPN형 트랜지스터 Q3, Q4는, 소위 커런트 미러 회로를 구성한다.

NPN형 트랜지스터 Q4의 콜렉터 전극은, 전류원 I2와, 에미터 접지된 NPN형 트랜지스터 Q5의 베이스 전극과 접속된다. NPN형 트랜지스터 Q5의 콜렉터 전극은, 전류원 I3과 다이오드 접속되며 또한 에미터 접지된 NPN형 트랜지스터 Q6과 접속된다. NPN형 트랜지스터 Q6의 베이스 전극은, NPN형 트랜지스터 Q7의 베이스 전극과 접속됨으로써, NPN형 트랜지스터 Q6, Q7은, 소위 커런트 미러 회로를 구성한다. NPN형 트랜지스터 Q7은, 전류원 I4가 베이스 전극에 접속된 PNP형 트랜지스터 Q8과 직렬 접속된다. 또한, PNP형 트랜지스터 Q8의 트랜지스터 사이즈 N2는, NPN형 트랜지스터 Q7의 트랜지스터 사이즈 N1보다 크게 설정되며, NPN형 트랜지스터 Q7쪽이 전류의 흡입 능력이 높은 경우로 한다. PNP형 트랜지스터 Q8과 NPN형 트랜지스터 Q7의 접속점은 저항 소자 R3과 접속된다. 그리고, PNP형 트랜지스터 Q8과 NPN형 트랜지스터 Q7의 접속점에서의 펄스 전압 VX가, 저항 소자 R3과 평활용 컨덴서 C에 의한 RC 필터 회로에 의해 평활화된다. 이 평활화된 펄스 전압 VX가, 기준 전압 VR로서 취출된다.

기준 전압 회로(310)의 이러한 구성에서, PWM 신호가 논리적으로 L 레벨 이며, PWM 신호의 레벨이 참조 전압 VREF보다 낮은 경우, PNP형 트랜지스터 Q1이 온하는 방향으로 기능하여, PNP형 트랜지스터 Q2보다 PNP형 트랜지스터 Q1쪽에 전류가 많이 흐르기 때문에, NPN형 트랜지스터 Q3, Q4는 오프하는 방향으로 기능한다. 이 결과, NPN형 트랜지스터 Q5의 베이스 전극에는 전류원 I2의 전류가 흘러 온하는 방향으로 기능하며, NPN형 트랜지스터 Q6의 베이스 전극은, NPN형 트랜지스터 Q5를 통해 접지 전압측으로 인장된다. 따라서, NPN형 트랜지스터 Q6, Q7은 오프하는 방향으로 기능하며, PNP형 트랜지스터 Q8이 온하기 때문에, 펄스 전압 VX는, 바이어스 전압 VREG측으로 인장되어, 논리적으로 H 레벨로 된다. 그리고, 이러한 펄스 전압 VX가, 저항 소자 R3과 평활용 컨덴서 C에 의한 RC 필터 회로에 의해 평활화되어, 기준 전압 VR로 된다.

한편, PWM 신호가 논리적으로 H 레벨이며, PWM 신호의 레벨이 참조 전압 VREF보다 높은 경우, 상술한 동작과는 전혀 반대의 동작으로 되며, 최종적으로는, PNP형 트랜지스터 Q8과 함께, NPN형 트랜지스터 Q7이 온하는 방향으로 기능한다. 또한, NPN형 트랜지스터 Q7쪽이, PNP형 트랜지스터 Q8보다 전류를 흡입하는 능력이 크기 때문에, 펄스 전압 VX는, 접지 전압측으로 인장되어, 논리적으로 L 레벨로 된다. 그리고, 이러한 펄스 전압 VX가, 저항 소자 R3과 평활용 컨덴서 C에 의한 RC 필터 회로에 의해 평활화되어, 기준 전압 VR로 된다.

이와 같이, 기준 전압 회로(310)는, CTL 단자에 입력된 PWM 신호에 관하여, 바이어스 전압 VREG로부터 접지 전압 GND까지의 진폭으로 되는 펄스 형상의 펄스 전압 VX로 변환된다. 그리고, 기준 전압 회로(310)는, 저항 소자 R3과 평활용 컨덴서 C에 의한 RC 필터 회로에 의해 펄스 전압 VX를 평활화하여, PWM 신호의 듀티비에 따른 직류 전압을 기준 전압 VR로서 출력한다.

또한, 상술한 PWM 신호와 기준 전압 VR의 관계는, PWM 신호가 논리적으로 L 레벨인 경우에는 기준 전압 VR은 높아지고, 한편, PWM 신호가 논리적으로 H 레벨인 경우에는 기준 전압 VR이 낮아지는 경우이다. 따라서, 모터(100)를 가속하기 위해 PWM 신호의 온 듀티를 크게 설정하는 경우에는 기준 전압 VR은 낮아지며, 모터(100)를 감속하기 위해 PWM 신호의 온 듀티를 작게 설정하는 경우에는 기준 전압 VR이 높아진다. 다시 말하면, 기준 전압 회로(310)에서 생성된 기준 전압 VR이 논리적으로 H 레벨인 경우, 모터(100)를 감속시키는 방향으로 기능하고, 기준 전압 VR이 논리적으로 L 레벨인 경우, 모터(100)를 가속시키는 방향으로 기능한다. 또한, 물론, PWM 신호와 기준 전압 VR의 관계를 상술한 관계와는 완전히 반대로 되도록 설정해도 된다.

엣지 검출 회로(320)는, FGO 단자로부터 FGI 단자에 입력된 FG 신호가 공급된다. 그리고, 엣지 검출 회로(320)는, FG 신호의 양 엣지를 검출함과 함께, 그 검출 시에 FG 신호의 펄스 폭보다 좁은 펄스 폭으로 되는 엣지 신호 ED를 생성 출력한다(도 5의 (a), (b)를 참조).

속도 전압 회로(330)는, 엣지 검출 회로(320)로부터 출력된 엣지 신호 ED가 공급된다. 여기서, 엣지 신호 ED의 주파수는, 모터(100)의 회전 속도에 대응한다. 따라서, 속도 전압 회로(330)는, 엣지 신호 ED에 기초하여, 모터(100)의 회전 속도에 따른 속도 전압 VV1을 생성한다.

여기서, 도 4에 기초하여, 속도 전압 회로(330)의 회로 구성의 일 실시 형태를 설명한다.

바이어스 전압 VREG가 인가되는 저항 소자 R21과 컨덴서 C21의 직렬 접속체에 대하여, 에미터 접지된 NPN형 트랜지스터 Q20이 컨덴서 C21과 병렬 접속된다. NPN형 트랜지스터 Q20의 베이스 전극에는 엣지 신호 ED가 공급된다.

PNP형 트랜지스터 Q21, Q22의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접속되며 또한 이들 에미터 전극에 전류원 I21이 접속된다. 또한, PNP형 트랜지스터 Q21의 베이스 전극에는 컨덴서 C21의 충방전 전압 V1이 인가되며, PNP형 트랜지스터 Q22의 베이스 전극에는 저항 소자 R22, R23, R24의 직렬 저항체에 의한 바이어스 전압 VREG의 분압 전압 V2가 인가된다. 또한, PNP형 트랜지스터 Q21, Q22의 트랜지스터쌍의 콜렉터 전극은, NPN형 트랜지스터 Q23과 다이오드 접속된 NPN형 트랜지스터 Q24에 의한 소위 커런트 미러 회로와 접속된다. 또한, PNP형 트랜지스터 Q21의 베이스 전극은, 콜렉터 접지시키며 또한 베이스 전극에 분압 전압 V2가 인가된 NPN형 트랜지스터 Q26의 에미터 전극과 접속된다.

PNP형 트랜지스터 Q21과 NPN형 트랜지스터 Q23의 접속점은, 에미터 접지된 NPN형 트랜지스터 Q25와 접속된다. NPN형 트랜지스터 Q25의 콜렉터 전극은, 전류원 I22와, 에미터 접지되며 또한 저항 소자 R24와 병렬 접속된 NPN형 트랜지스터 Q27과, 에미터 접지된 NPN형 트랜지스터 Q28의 베이스 전극이 접속된다. NPN형 트 랜지스터 Q28의 콜렉터 전극은, 정전류원 I23과, 에미터 접지된 NPN형 트랜지스터 Q29의 베이스 전극과 접속된다. NPN형 트랜지스터 Q29의 콜렉터 전극은, 정전류원 I24와 접속된다. 그리고, 정전류원 I24와 NPN형 트랜지스터 Q29의 접속점으로부터 펄스 형상의 속도 전압 VV1이 취출된다.

속도 전압 회로(330)의 이러한 구성에 의해, 우선, 엣지 검출 회로(320)에서 FG 신호의 엣지가 검출되지 않아, NPN형 트랜지스터 Q20의 베이스 전극에 공급되는 엣지 신호 ED가 논리적으로 L 레벨인 경우로 한다. 이 경우, NPN형 트랜지스터 Q20은 오프이기 때문에, 컨덴서 C21이 충전된다. 따라서, PNP형 트랜지스터 Q21의 베이스 전극에 인가되는 충방전 전압 V1쪽이, 저항 소자 R22, R23, R24에 의한 직렬 저항체의 분압 전압 V2보다 높은 것으로 하면, PNP형 트랜지스터 Q21쪽이 PNP형 트랜지스터 Q22보다 흐르는 전류가 적어진다. 따라서, NPN형 트랜지스터 Q25는 오프하는 방향으로 기능하고, NPN형 트랜지스터 Q28은 온하는 방향으로 기능하며, NPN형 트랜지스터 Q29가 오프하는 방향으로 기능한다. 따라서, 속도 전압 VV1은, 바이어스 전압 VREG측으로 인장되어, 논리적으로 H 레벨로 된다(도 5의 (b), (c)를 참조).

한편, 엣지 검출 회로(320)에서 FG 신호의 엣지가 검출되어, NPN형 트랜지스터 Q20의 베이스 전극에 공급되는 엣지 신호 ED가 논리적으로 H 레벨인 경우로 한다. 이 경우, 상술한 동작과는 전혀 반대의 동작으로 되며, 최종적으로는, NPN형 트랜지스터 Q29가 온하는 방향으로 기능한다. 따라서, 속도 전압 VV1은, 접지 전압측으로 인장되어, 논리적으로 L 레벨로 된다(도 5의 (b), (c)를 참조).

또한, FG 신호의 엣지가 검출된 경우에 있어서 속도 전압 VV1이 L 폭(L 레벨을 나타내는 폭)은, 저항 소자 R21과 컨덴서 C21에 의한 RC 시상수에 의해 정해진다. 따라서, 모터(100)의 회전 속도가 변화되었을 때라도, RC 시상수가 고정되어 있으면, 속도 전압 VV1의 L 폭은 일정하다. 그러나, 속도 전압 VV1의 펄스 주기는, 모터(100)의 회전 속도에 따라, FG 신호의 펄스 주기 나아가서는 엣지 신호 ED의 펄스 주기가 변화되기 때문에, 가변이다. 이 때문에, 속도 전압 VV1을 적분하였을 때의 직류 전압은, 모터(100)의 회전 속도에 의해 가변으로 된다. 예를 들면, 모터(100)의 회전 속도가 고속인 경우, FG 신호의 펄스 주기가 짧아져, 속도 전압 VV1의 일주기에 차지하는 L 폭이 길어지기 때문에, 속도 전압 VV1을 적분하였을 때의 직류 전압은 낮아진다. 또한, 모터(100)의 회전 속도가 저속인 경우, FG 신호의 펄스 주기가 길어져, 속도 전압 VV1의 일주기에 차지하는 L 폭이 짧아지기 때문에, 속도 전압 VV1을 적분하였을 때의 직류 전압은 높아진다.

하측 클램프 회로(331) 및 상측 클램프 회로(332)는, 속도 전압 회로(330)로부터 비교 회로(340)에 대하여 속도 전압 VV1을 인가할 때에, 기준 전압 회로(310)의 출력 전압 범위에 따라 속도 전압 VV1의 레벨을 제한하는 클램프 회로이다. 또한, 속도 전압 회로(330)로부터 하측 클램프 회로(331) 및 상측 클램프 회로(332)에 공급되는 속도 전압 VV1은, 적분되어 직류 전압으로 변환되어 있는 것으로 한다. 또한, 이하에서는, 하측 클램프 회로(331) 및 상측 클램프 회로(332)에 의해 레벨 제한된 속도 전압 VV1을, 클램프 전압 VV2로 부르기로 한다.

하측 클램프 회로(331)는, 속도 전압 VV1의 하한 레벨을, 기준 전압 회로 (310)의 출력 전압 범위의 하한 이상으로 제한한다.

여기서, 이러한 하측 클램프 회로(331)의 일 실시 형태를, 도 6에 도시한다.

하측 클램프 회로(331)는, 바이어스 전압 VREG와 접지 전압 GND 사이에, 저항 소자 R60과, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)된 PNP형 트랜지스터 Q60과, 정전압 회로(333)로부터 베이스 전극에 항상 일정한 바이어스 전압이 인가되는 NPN형 트랜지스터 Q61과, 저항 소자 R61에 의한 직렬 접속체가 설치된다. 여기서, 이 직렬 접속체 전체에는 바이어스 전압 VREG가 인가되어 있고, 이 결과, 저항 소자 R60, R61 각각에는 각 저항값에 기초한 바이어스 전압 VREG의 분압 전압이 발생하고, PNP형 트랜지스터 Q60에는 콜렉터 전극(캐소드)으로부터 에미터 전극(애노드)의 방향으로 순방향 전압 VF가 발생하며, NPN형 트랜지스터 Q61에는 항상 일정한 콜렉터·에미터간 포화 전압 VCE가 발생한다. 여기서, PNP형 트랜지스터 Q60의 콜렉터 전극과 NPN형 트랜지스터 Q61의 콜렉터 전극의 접속점(335)의 전압을, 하측 클램프 전압 VL로 부르기로 한다.

또한, 하측 클램프 회로(331)는, 베이스 전극에 접속점(335)의 하측 클램프 전압 VL이 인가되며, 에미터 전극에 속도 전압 회로(330)로부터의 속도 전압 VV1이 인가 라인(339)을 통해 인가되고, 콜렉터 전극에 바이어스 전압 VREG가 인가되는 NPN형 트랜지스터 Q62를 갖는다. 또한, NPN형 트랜지스터 Q60, Q61은, 쌍방의 베이스 전극이 공통 접속되어 있어, 소위 커런트 미러 회로를 구성한다. 또한, NPN형 트랜지스터 Q62의 에미터 전극과 속도 전압 VV1의 인가 라인(339)의 접속점(336)의 전압이, 일정 조건 하에서, 하측 제한을 받는 클램프 전압 VV2로 된다.

이러한 하측 클램프 회로(331)의 구성에 의해, 속도 전압 VV1 나아가서는 접속점(336)의 전압이 비교적 높은 경우에는, NPN형 트랜지스터 Q62의 베이스·에미터간 전압 VBE가 임계값 전압보다 낮아, NPN형 트랜지스터 Q62는 오프한 상태 그대로이다. 이 경우, 속도 전압 VV1은, 어떠한 제한도 받지 않고, 그 상태 그대로 클램프 전압 VR2로서 출력되게 된다.

한편, 속도 전압 VV1 나아가서는 접속점(336)의 전압이 접지 전압 GND에 근접해 가면, NPN형 트랜지스터 Q62의 베이스·에미터간 전압 VBE가 임계값 전압보다 높아져, NPN형 트랜지스터 Q62가 온하게 된다. 이 때, 접속점(336)의 전압은, 접속점(313)의 하측 클램프 전압 VL로부터, NPN형 트랜지스터 Q51의 베이스·에미터간 전압 VBE만큼 올라간 전압으로 되어, 클램프 전압 VR2로서 출력된다.

또한, PNP형 트랜지스터 Q60의 순방향 전압 VF와, NPN형 트랜지스터 Q51의 베이스·에미터간 전압 VBE는, 동일 특성 또한 역방향이기 때문에, 상쇄된 것으로 간주할 수 있다. 또한, NPN형 트랜지스터 Q61의 콜렉터·에미터간 포화 전압 VCE는 일정한 것으로 간주할 수 있다. 따라서, 이 때의 클램프 전압 VR2는, 저항 소자 R60, R61의 저항값에만 기초한 하측 클램프 전압 VL로 된다. 또한, 이후, 속도 전압 VV1이 접지 전압 GND에 더 근접하였다고 해도, 속도 전압 VV1은, 하측 클램프 전압 VL보다 낮아지지 않도록 제한된다.

따라서, 저항 소자 R60, R61의 저항값을 적절하게 조정함으로써, 하측 클램프 전압 VL을, 기준 전압 회로(310)의 사양상 미리 정해져 있는 출력 전압 범위의 하한 이상으로 미리 설정할 수 있다. 그리고, 이 결과, 속도 전압 회로(330)로부 터 비교 회로(340)에 대하여, 기준 전압 회로(310)의 출력 전압 범위의 하한 미만으로 되는 속도 전압 VV1이 인가되지 않는다.

상측 클램프 회로(332)는, 속도 전압 VV1의 상한 레벨을, 기준 전압 회로(310)의 출력 전압 범위의 상한 이하로 제한한다.

여기서, 이러한 상측 클램프 회로(332)의 일 실시 형태를, 도 7에 도시한다.

상측 클램프 회로(332)는, 바이어스 전압 VREG와 접지 전압 GND 사이에, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)된 NPN형 트랜지스터 Q70과, 저항 소자 R70과, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)된 PNP형 트랜지스터 Q60과, 정전압 회로(334)로부터 베이스 전극에 항상 일정한 바이어스 전압이 인가되는 PNP형 트랜지스터 Q71과, 저항 소자 R71에 의한 직렬 접속체가 설치된다. 여기서, 이 직렬 접속체 전체에는 바이어스 전압 VREG가 인가되어 있고, 이 결과, 저항 소자 R70, R71 각각에는 각 저항값에 기초한 바이어스 전압 VREG의 분압 전압이 발생하고, NPN형 트랜지스터 Q70에는 에미터 전극(캐소드)으로부터 콜렉터 전극(애노드)의 방향으로 순방향 전압 VF가 발생하며, PNP형 트랜지스터 Q71에는 항상 일정한 콜렉터·에미터간 포화 전압 VCE가 발생한다. 여기서, 저항 소자 R70과 PNP형 트랜지스터 Q71의 에미터 전극의 접속점(337)의 전압을, 상측 클램프 전압 VH로 부르기로 한다.

또한, 상측 클램프 회로(332)는, 베이스 전극에 접속점(337)의 상측 클램프 전압 VH가 인가되며, 에미터 전극에 속도 전압 회로(330)로부터의 속도 전압 VV1이 인가 라인(339)을 통해 인가되고, 콜렉터 전극은 접지되는 PNP형 트랜지스터 Q73을 갖는다. 또한, NPN형 트랜지스터 Q71, Q73은, 쌍방의 베이스 전극이 공통 접속되어 있어, 소위 커런트 미러 회로를 구성한다. 또한, PNP형 트랜지스터 Q73의 에미터 전극과 속도 전압 VV1의 인가 라인(339)의 접속점(338)의 전압이, 일정 조건 하에서, 상측 제한을 받는 클램프 전압 VV2로 된다.

이러한 상측 클램프 회로(332)의 구성에 의해, 속도 전압 VV1 나아가서는 접속점(338)의 전압이 비교적 낮은 경우에는, PNP형 트랜지스터 Q73의 베이스·에미터간 전압 VBE가 임계값 전압보다 낮아, PNP형 트랜지스터 Q73은 오프한 상태 그대로이다. 이 경우, 속도 전압 VV1은, 어떠한 제한도 받지 않고, 그 상태 그대로 클램프 전압 VR2로서 출력되게 된다.

한편, 속도 전압 VV1 나아가서는 접속점(338)의 전압이 바이어스 전압 VREG에 근접해 가면, PNP형 트랜지스터 Q73의 베이스·에미터간 전압 VBE가 임계값 전압보다 높아져, PNP형 트랜지스터 Q73이 온하게 된다. 이 때, 접속점(338)의 전압은, 접속점(338)의 상측 클램프 전압 VH로부터, PNP형 트랜지스터 Q73의 베이스·에미터간 전압 VBE만큼 올라간 전압으로 되어, 클램프 전압 VR2로서 출력된다.

또한, NPN형 트랜지스터 Q70의 순방향 전압 VF와, PNP형 트랜지스터 Q73의 베이스·에미터간 전압 VBE는, 동일 특성 또한 역방향이기 때문에, 상쇄된 것으로 간주할 수 있다. 또한, PNP형 트랜지스터 Q71의 콜렉터·에미터간 포화 전압 VCE는 일정한 것으로 간주할 수 있다. 따라서, 이 때의 클램프 전압 VR2는, 저항 소자 R70, R71의 저항값에만 기초한 상측 클램프 전압 VH로 된다. 또한, 이후, 속도 전압 VV1이 바이어스 전압 VREG에 더 근접하였다고 해도, 속도 전압 VV1은, 상측 클램프 전압 VH보다 높아지지 않도록 제한된다.

따라서, 저항 소자 R70, R71의 저항값을 적절하게 조정함으로써, 상측 클램프 전압 VH를, 기준 전압 회로(310)의 사양상 미리 정해져 있는 출력 전압 범위의 상한 이하로 미리 설정할 수 있다. 그리고, 이 결과, 속도 전압 회로(330)로부터 비교 회로(340)에 대하여, 기준 전압 회로(310)의 출력 전압 범위의 상한을 초과하는 속도 전압 VV1이 인가되지 않는다.

비교 회로(340)는, 기준 전압 회로(310)에서 생성된 기준 전압 VR과, 하측 클램프 회로(331) 및 상측 클램프 회로(332)에 의해 하측 클램프 전압 VL로부터 상측 클램프 전압 VH까지의 범위 내로 제한된 속도 전압 VV1(즉, 클램프 전압 VV2)을 비교한다. 또한, 제어 신호 생성 회로(350)는, 비교 회로(340)에서의 비교 결과에 기초하여, 모터 구동 IC(200)에서 모터(100)의 구동 코일에 흐르는 전류량을 제어시키기 위한 제어 신호 VC를 생성 출력한다.

여기서, 도 8에 기초하여, 비교 회로(340) 및 제어 신호 생성 회로(350)의 회로 구성의 일 실시 형태를 설명한다.

NPN형 트랜지스터 Q40, Q41의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접속되며 또한 이들 에미터 전극에 전류원 I40이 접속된다. 또한, NPN형 트랜지스터 Q40의 베이스 전극(비교 회로(340)의 반전 입력)에는 하측 클램프 회로(331) 및 상측 클램프 회로(332)로부터 클램프 전압 VV2가 인가되며, NPN형 트랜지스터 Q41의 베이스 전극(비교 회로(340)의 비반전 입력)에는 기준 전압 회로(310)로부터 기준 전압 VR이 인가된다.

NPN형 트랜지스터 Q40의 콜렉터 전극은, 바이어스 전압 VREG가 에미터 전극에 인가되며 또한 다이오드 접속된 PNP형 트랜지스터 Q42와 접속된다. PNP형 트랜지스터 Q42의 베이스 전극은, 바이어스 전압 VREG가 에미터 전극에 인가된 PNP형 트랜지스터 Q43의 베이스 전극과 공통 접속되어 있어, PNP형 트랜지스터 Q42, Q43은, 소위 커런트 미러 회로를 구성한다.

NPN형 트랜지스터 Q41의 콜렉터 전극은, 바이어스 전압 VREG가 에미터 전극에 인가되며 또한 다이오드 접속된 PNP형 트랜지스터 Q44와 접속된다. PNP형 트랜지스터 Q44의 베이스 전극은, 바이어스 전압 VREG가 에미터 전극에 인가된 PNP형 트랜지스터 Q45의 베이스 전극과 공통 접속되어 있어, PNP형 트랜지스터 Q44, Q45는, 소위 커런트 미러 회로를 구성한다.

PNP형 트랜지스터 Q45의 콜렉터 전극은, 에미터 접지되며 또한 다이오드 접속된 NPN형 트랜지스터 Q46과 접속된다. PNP형 트랜지스터 Q46의 베이스 전극은, PNP형 트랜지스터 Q43과 직렬 접속되며 또한 에미터 접지된 NPN형 트랜지스터 Q47의 베이스 전극과 공통 접속되어 있어, NPN형 트랜지스터 Q46, Q47은, 소위 커런트 미러 회로를 구성한다.

NPN형 트랜지스터 Q47의 콜렉터 전극은, 콜렉터 접지된 NPN형 트랜지스터 Q50의 베이스 전극과 접속된다. NPN형 트랜지스터 Q50의 에미터 전극은, 전류원 I50과, NPN형 트랜지스터 Q51의 베이스 전극과 접속된다. 또한, NPN형 트랜지스터 Q51의 콜렉터 전극은 전류원 I51과 접속되며, NPN형 트랜지스터 Q51의 에미터 전극은, 에미터 접지된 NPN형 트랜지스터 Q52의 베이스 전극과 접속된다.

NPN형 트랜지스터 Q52의 콜렉터 전극은, 다이오드 접속된 PNP형 트랜지스터 Q53과 접속된다. 또한, PNP형 트랜지스터 Q53의 베이스 전극은, 콜렉터 접지된 PNP형 트랜지스터 Q55의 베이스 전극과 공통 접속되어 있어, PNP형 트랜지스터 Q53, Q55는, 소위 커런트 미러 회로를 구성한다.

PNP형 트랜지스터 Q53의 에미터 전극은, 다이오드 접속된 NPN형 트랜지스터 Q54와 접속된다. NPN형 트랜지스터 Q54의 콜렉터 전극은 전류원 I52와 접속되며, 또한, NPN형 트랜지스터 Q54의 베이스 전극은, NPN형 트랜지스터 Q56의 베이스 전극과 공통 접속되어 있어, NPN형 트랜지스터 Q54, Q56은, 소위 커런트 미러 회로를 구성한다.

NPN형 트랜지스터 Q56과 PNP형 트랜지스터 Q55는, 쌍방의 콜렉터 전극을 공통 접속한 직렬 접속체를 구성하고 있으며, NPN형 트랜지스터 Q56과 PNP형 트랜지스터 Q55의 접속점과 접속된 VO 단자로부터 제어 신호 VC가 취출된다.

비교 회로(340) 및 제어 신호 생성 회로(350)의 이러한 구성에 의해, NPN형 트랜지스터 Q40의 베이스 전극에 인가되는 클램프 전압 VV2가, NPN형 트랜지스터 Q41의 베이스 전극에 인가되는 기준 전압 VR보다 높은 경우, 즉, 모터(100)의 실제의 회전 속도가, PWM 신호에 의해 설정된 회전 속도보다 느린 경우(가속 명령 상태)로 한다. 이 경우, NPN형 트랜지스터 Q40쪽이 NPN형 트랜지스터 Q41보다 많은 전류가 흐르며, 나아가서는, 커런트 미러 회로(Q42, Q43)쪽이, 커런트 미러 회로(Q46, Q47)보다 많은 전류가 흐른다. 따라서, PNP형 트랜지스터 Q50의 베이스 전극은, 바이어스 전압 VREG측으로 인장되기 때문에, PNP형 트랜지스터 Q50은 오프하 는 방향으로 기능한다. 이 결과, NPN형 트랜지스터 Q51, Q52는 온하는 방향으로 기능하여, 제어 신호 VC의 레벨은 내려가게 된다.

한편, NPN형 트랜지스터 Q40의 베이스 전극에 인가되는 클램프 전압 VV2가, NPN형 트랜지스터 Q41의 베이스 전극에 인가되는 기준 전압 VR보다 낮은 경우, 즉, 모터(100)의 실제의 회전 속도가, PWM 신호에 의해 설정된 회전 속도보다 빠른 경우(감속 명령 상태)로 한다. 이 경우, 상술한 동작과는 전혀 반대의 동작으로 되며, 최종적으로는, NPN형 트랜지스터 Q51, Q52가 오프하는 방향으로 기능하기 때문에, 제어 신호 VC의 레벨은 올라간다.

여기서, 제어 신호 VC는, 모터 구동 IC(200)의 제어 전압으로서 이용된다. 모터 구동 IC(200)의 논리에서도, 제어 신호 VC의 레벨이 높은 경우에는 모터(100)의 회전 속도를 감속시키고, 제어 신호 VC의 레벨이 낮은 경우에는 모터(100)의 회전 속도를 가속시키는 경우로 한다. 이 경우에 있어서, 모터 속도 제어 IC(300)는, 도 9에 도시한 바와 같은 모터 속도 제어를 실행하게 된다.

상술하면, 클램프 전압 VV2가 기준 전압 VR보다 높은 상태(가속 명령 상태)에서는, 모터 속도 제어 IC(300)로부터 출력되는 제어 신호 VC의 레벨이 계속해서 내려가며, 한편, 모터(100)의 회전 속도가 계속해서 올라간다. 이 결과, 클램프 전압 VV2의 레벨이 서서히 내려가서, 기준 전압 VR의 레벨에 근접해 간다. 한편, 클램프 전압 VV2가 기준 전압 VR보다 낮은 상태(감속 명령 상태)에서는, 모터 속도 제어 IC(300)로부터 출력되는 제어 신호 VC의 레벨이 계속해서 올라가며, 한편, 모터(100)의 회전 속도가 계속해서 내려간다. 이 결과, 클램프 전압 VV2의 레벨이 서서히 올라가서, 기준 전압 VR의 레벨에 근접해 간다. 이와 같이, 모터 속도 제어 IC(300)는, 기준 전압 VR과 클램프 전압 VV2를 비교하여, 양자의 레벨이 일치하도록, 모터 구동 IC(200)의 제어 전압에 대응한 제어 신호 VC의 레벨을 제어하게 된다.

<상측 클램프 회로를 설치한 효과>

지금, CPU(400)가, 모터(100)를 완전하게 정지시키기 위해, 듀티비 "0%"의 PWM 신호를 설정하여, 해당 PWM 신호를 모터 속도 제어 IC(300)의 CTL 단자에 공급한 경우로 한다. 이 경우, 기준 전압 회로(310)에서 생성되는 기준 전압 VR1은, 바이어스 전압 VREG로는 되지 않고, 기준 전압 회로(310)의 최종 출력단의 상보형 푸시풀 회로에서의 PNP형 트랜지스터 Q8의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 바이어스 전압 VREG보다 낮게 되어 출현한다. 즉, 이 경우의 기준 전압 VR1은, 기준 전압 회로(310)의 전기적인 특성인 출력 전압 범위의 상한으로 된다.

한편, 속도 전압 VV1은, 비교 회로(340)의 반전 입력에 인가되기 전에, 상측 클램프 회로(332)에 의해, 기준 전압 회로(310)의 출력 전압 범위의 상한 이하로 설정된 상측 클램프 전압 VH보다 상회하지 않도록 제한을 받는다. 때문에, 모터 구동 IC(200)가, 모터(100)의 정지 명령을 받고 있음에도 불구하고, 모터(100)를 가속하는 문제점이 확실하게 해소되게 된다. 즉, 상측 클램프 회로(312)를 설치함으로써, 모터(100)를 정지시키는 방향의 제어의 정밀도를 향상시킬 수 있다.

<하측 클램프 회로를 설치한 효과>

지금, CPU(400)가, 모터(100)를 전속 운전시키기 위해, 듀티비 "100%"의 PWM 신호를 설정하여, 해당 PWM 신호를 모터 속도 제어 IC(300)의 CTL 단자에 공급한 경우로 한다. 이 경우, 기준 전압 회로(310)에서 생성되는 기준 전압 VR1은, 상술한 바와 같이, 접지 전압 GND로는 되지 않고, 기준 전압 회로(310)의 최종 출력단의 상보형 푸시풀 회로에서의 NPN형 트랜지스터 Q7의 콜렉터·에미터간 포화 전압 VCE(sat)만큼, 접지 전압 GND보다 높게 되어 출현한다. 즉, 이 경우의 기준 전압 VR1은, 기준 전압 회로(310)의 전기적인 특성인 출력 전압 범위의 하한으로 된다.

한편, 속도 전압 VV1은, 비교 회로(340)의 반전 입력에 인가되기 전에, 하측클램프 회로(311)에 의해, 기준 전압 회로(310)의 출력 전압 범위의 하한 이상으로 설정된 하측 클램프 전압 VL보다 하회하지 않도록 제한을 받는다. 때문에, 모터 구동 IC(200)가, 모터(100)의 전속 운전 명령을 받고 있음에도 불구하고, 모터(100)를 감속하는 문제점이 확실하게 해소되게 된다. 즉, 상측 클램프 회로(312)에 의해, 모터(100)를 전속 운전시키는 방향의 제어의 정밀도를 향상시킬 수 있다.

또한, 상술한 실시 형태와는 정반대의 논리로, 기준 전압 VR1이 논리적으로 H 레벨(바이어스 전압 VREG측)일 때에는 모터(100)를 가속시키는 방향으로 기능하고, 기준 전압 VR1이 논리적으로 L 레벨(접지 전압 GND측)일 때에는 모터(100)를 감속시키는 방향으로 기능하는 경우로 한다. 이 경우, 상측 클램프 회로(312)는 모터(100)를 가속시키는 방향의 제어의 정밀도를 향상시킬 수 있고, 하측 클램프 회로(311)는 모터(100)를 감속시키는 방향의 제어의 정밀도를 향상시킬 수 있다.

이상, 본 실시 형태에 대하여 설명하였지만, 상술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.

본 발명에 따르면, 모터의 속도 제어의 정밀도를 향상시킨 모터 속도 제어 회로를 제공할 수 있다.

Claims

모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에 있어서,

상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되며, 그 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와,

상기 모터의 실제의 회전 속도에 따른 속도 전압을 생성하는 속도 전압 회로와,

상기 속도 전압 회로에서 생성된 상기 속도 전압의 레벨을 제한하는 클램프 회로와,

상기 기준 전압 회로에서 생성된 상기 기준 전압과 상기 클램프 회로에서 레벨이 제한된 상기 속도 전압이 인가되어 양자를 비교하는 비교 회로와,

상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로

를 갖는 것을 특징으로 하는 모터 속도 제어 회로.
제1항에 있어서,

상기 클램프 회로는,

상기 기준 전압 회로의 출력 전압 범위에 따라 상기 속도 전압의 레벨을 제한하는 것을 특징으로 하는 모터 속도 제어 회로.
제2항에 있어서,

상기 클램프 회로는,

상기 속도 전압의 하한 레벨을 상기 출력 전압 범위의 하한 이상으로 제한한 하측 클램프 회로로 하는 것을 특징으로 하는 모터 속도 제어 회로.
제2항에 있어서,

상기 클램프 회로는,

상기 속도 전압의 상한 레벨을 상기 출력 전압 범위의 상한 이하로 제한한 상측 클램프 회로로 하는 것을 특징으로 하는 모터 속도 제어 회로.
제2항에 있어서,

상기 클램프 회로는,

상기 속도 전압의 하한 레벨을 상기 출력 전압 범위의 하한 이상으로 제한한 하측 클램프 회로와,

상기 속도 전압의 상한 레벨을 상기 출력 전압 범위의 상한 이하로 제한한 상측 클램프 회로를 갖는 것을 특징으로 하는 모터 속도 제어 회로.
제3항 또는 제5항에 있어서,

상기 하측 클램프 회로는,

바이어스 전압이 인가되는 복수의 저항 소자의 직렬 접속체와,

베이스 전극에 상기 직렬 접속체에서의 상기 바이어스 전압의 분압 전압이 인가되며, 에미터 전극에 상기 속도 전압이 인가되고, 콜렉터 전극에 상기 바이어스 전압이 인가되는 NPN형 트랜지스터를 갖고 있으며, 상기 속도 전압의 하한 레벨을 상기 분압 전압에 기초하여 제한하는 것을 특징으로 하는 모터 속도 제어 회로.
제4항 또는 제5항에 있어서,

상기 상측 클램프 회로는,

바이어스 전압이 인가되는 복수의 저항 소자의 직렬 접속체와,

베이스 전극에 상기 직렬 접속체에서의 상기 바이어스 전압의 분압 전압이 인가되며, 에미터 전극에 상기 속도 전압이 인가되고, 콜렉터 전극에 상기 바이어스 전압이 인가되는 PNP형 트랜지스터를 갖고 있으며, 상기 속도 전압의 상한 레벨을 상기 분압 전압에 기초하여 제한하는 것을 특징으로 하는 모터 속도 제어 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 모터 속도 제어 회로는,

상기 모터의 구동 코일을 통전시켜 상기 모터를 구동하는 제1 회로와,

상기 기준 전압 회로와, 상기 속도 전압 회로와, 상기 클램프 회로와, 상기 비교 회로와, 상기 제어 신호 생성 회로를 갖고 있으며, 상기 제어 신호 생성 회로에서 생성 출력된 상기 제어 신호에 기초하여, 상기 제1 회로를 통해 상기 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 제2 회로를 각각 1칩에 집적화한 것을 특징으로 하는 모터 속도 제어 회로.
제1항 내지 제5항 중 어느 한 항에 있어서,

상기 모터 속도 제어 회로는,

상기 모터의 구동 코일을 통전시켜 상기 모터를 구동하는 제1 회로와,

상기 기준 전압 회로와, 상기 속도 전압 회로와, 상기 클램프 회로와, 상기 비교 회로와, 상기 제어 신호 생성 회로를 갖고 있으며, 상기 제어 신호 생성 회로에서 생성 출력된 상기 제어 신호에 기초하여, 상기 제1 회로를 통해 상기 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 제2 회로를 1칩에 집적화한 것을 특징으로 하는 모터 속도 제어 회로.