KR100679964B1 - 전류 생성 회로, 전기 광학 장치 및 전자 기기 - Google Patents

전류 생성 회로, 전기 광학 장치 및 전자 기기 Download PDF

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Abstract

선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있는 전류 생성 회로, 그 전류 생성 회로를 이용한 전기 광학 장치 및 전자 기기를 제공한다.
디지털ㆍ아날로그 변환 회로부(25)는, 제 1∼제 3 선택 신호(S1∼S3)를 선택적으로 온ㆍ오프 함으로써 시분할 처리를 할 수 있다. 1회째의 처리에서는, 기준 전압(Vref)에 따른 기준 전류에 대하여 2진 가중된 제 1 출력 전류에 따른 전하를 유지 커패시터(Ch)에 유지한다. 2회째의 처리에서는, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 게이트에 유지 커패시터(Ch)에 축적되어 있는 전하에 따른 제 2 출력 전압(Vout2)을 입력함으로써, 제 1 출력 전류를 기준 전류로서 또한 디지털ㆍ아날로그 변환을 실시한다. 따라서, 입력되는 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력을 얻을 수 있다.
계조 데이터, 비선형 특성, 전기 광학 장치, 전자 기기, 트랜지스터

Description

전류 생성 회로, 전기 광학 장치 및 전자 기기{CURRENT GENERATING CIRCUIT, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS}
도 1은 제 1 실시예의 유기 일렉트로루미네선스 표시 장치의 전기적 구성을 나타내는 블록 회로도.
도 2는 마찬가지, 표시 패널부의 회로 구성을 나타내는 블록 회로도.
도 3은 마찬가지, 화소 회로의 회로도.
도 4는 마찬가지, 화소 회로의 동작을 나타내는 타이밍 차트.
도 5는 마찬가지, 디지털ㆍ아날로그 변환 회로부의 구성을 나타내는 블록 회로도.
도 6은 마찬가지, 디지털ㆍ아날로그 변환 회로부의 동작을 나타내는 타이밍 차트.
도 7은 마찬가지, 디지털ㆍ아날로그 변환 회로부의 제 1 변환 기간에 있어서의 구성을 나타내는 블록 회로도.
도 8은 마찬가지, 디지털ㆍ아날로그 변환 회로부의 제 2 변환 기간에 있어서의 구성을 나타내는 블록 회로도.
도 9는 마찬가지, 화상 디지털 데이터와 출력 전류의 관계를 설명하기 위한 그래프.
도 10은 제 2실시예의 디지털ㆍ아날로그 변환 회로부의 구성을 나타내는 블록 회로도.
도 11은 마찬가지, 디지털ㆍ아날로그 변환 회로부의 제 1 변환 기간에 있어서의 구성을 나타내는 블록 회로도.
도 12는 마찬가지, 디지털ㆍ아날로그 변환 회로부의 제 2 변환 기간에 있어서의 구성을 나타내는 블록 회로도.
도 13은 제 3실시예의 디지털ㆍ아날로그 변환 회로부의 구성을 나타내는 블록 회로도.
도 14는 마찬가지, 디지털ㆍ아날로그 변환 회로부의 제 2 변환 기간에 있어서의 구성을 나타내는 블록 회로도.
도 15는 제 4 실시예를 설명하기 위한 모바일형 퍼스널 컴퓨터의 구성를 나타내는 사시도.
*도면의 주요 부분에 대한 부호의 설명*
Ch, Co…유지 커패시터,
Xm…데이터선,
Yn…주사선,
Y11∼Yn1… 제 1 부주사선,
Y12∼Yn2…제 2 부주사선,
SC1∼SCn…주사 신호,
SC11∼SCn1…제 1 부주사 신호,
SC12∼SCn2…제 2 부주사 신호,
OLED…유기 EL 소자,
Qsｗ1∼Qsw3…제 1∼제 3 스위칭 트랜지스터,
Qd1∼Qd4, Qda, Qdb, Qdc…제 1∼제 7 구동 트랜지스터,
Qsd1∼Qsd4, Qsda, Qsdb, Qsdc…제 1∼제 7 스위칭 트랜지스터,
Qs11∼Qs15…제 1∼제 5 유지 선택 트랜지스터,
Qs21∼Qs23, Qs2a, Qs2b, Qs2c…제 1∼제 5 출력 선택 트랜지스터,
Qr1∼Qr3…제 1∼제 3 기준 전류 생성 트랜지스터,
R1∼R5…고정 저항,
Rv…가변 저항,
S1∼S3…제 1∼제 3 선택 신호,
Tc1…제 1 변환 기간,
Tc2…제 2 변환 기간,
Td…충전 기간,
10…유기 일렉트로루미네선스 표시 장치,
11…제어 회로,
12…표시 패널부,
13…주사선 구동 회로,
14…데이터선 구동 회로,
20…화소 회로,
25…디지털ㆍ아날로그 변환 회로부,
26…제 1 제어 회로부,
27…제 1 선택 회로부,
28…전류 가산 회로,
29…제 2 선택 회로부,
30…제 2 제어 회로부,
31…조정 회로,
32…조정 회로,
100…모바일형 퍼스널 컴퓨터.
본 발명은, 전류 생성 회로, 전기 광학 장치 및 전자 기기에 관한 것이다.
디지털 신호를 아날로그 신호로 변환하는 디지털ㆍ아날로그 변환 회로(DAC)는, 각종의 전자 기기에 널리 이용되고 있다. 예를 들면 유기 일렉트로루미네선스 표시 장치 등의 전기 광학 표시 장치에 이용할 수 있는 DAC는, 디지털 신호(계조(階調) 데이터)를 아날로그 전류값으로 변환해서 화소 회로에 공급하는 전류 DAC가 이용되고 있다. 이 종류의 전류 DAC는, 게이트가 공통 접속된 각 트랜지스터의 β(이득 계수)비를 2진(進) 가중으로 한 커런트 미러를 구성하고, 각 트랜지스터에 흐르는 전류를 가산함으로써 디지털 신호에 대하여 아날로그 신호(아날로그 전류) 를 얻을 수 있게 되어 있었다.
그런데, 용도에 의해 디지털 신호에 대하여 비선형의 아날로그 신호(전류)가 필요한 경우가 있다. 예를 들면 상기 전기 광학 장치로는, γ(감마) 보정이라고 하는 신호 처리가 있다. 이 γ 보정은, 선형(線形)으로 지시되는 계조 데이터(디지털 신호)에 대하여 그 계조로 발광하는 휘도가 인간의 겉보기에 자연스러운 계조로 보이도록, 그 선형으로 지시되는 계조 데이터에 대해서 비선형 특성(예를 들면 지수적, 대수적)의 아날로그 전류를 출력시키는 신호 처리이다.
그러나, 상기 전류 DAC는, 선형의 DAC로서 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를 생성할 수 없었다. 그래서, 계조 데이터에 대하여 비선형 특성의 아날로그 전류를 생성하기 위해서, 예를 들면 γ 보정을 위한 신호 처리 회로를 이용하고 있었다. 이 신호 처리 회로는, 회로 소자수도 많고 복잡한 회로로서 회로 규모가 대형화하고 있었다. 그 결과, 소형화, 비용 저감이 요구되는 전기 광학 장치에 있어서는 큰 문제였다.
본 발명은 상기 문제점을 해소하기 위해서 이루어진 것으로, 그 목적은, 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있는 전류 생성 회로, 그 전류 생성 회로를 이용한 전기 광학 장치 및 전자 기기를 제공 하는 것에 있다.
상기 문제점을 해결하기 위해서, 본 발명의 전류 생성 회로는, 제 1 제어 신 호 또는 제 2 제어 신호에 의거하여 복수의 요소(要素) 전류가 생성되고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산한 합성 전류를 생성하는 전류 가산 회로와, 상기 제 1 제어 신호를 생성하는 제 1 신호 생성 회로와, 상기 제 2 제어 신호를 생성하는 제 2 신호 생성 회로와, 상기 제 1 제어 신호와 상기 제 2 제어 신호 중 어느 하나를 선택해서 상기 전류 가산 회로에 공급하는 제 1 선택 회로와, 상기 제 2 신호 생성 회로와 외부 회로 중 어느 한 회로에 상기 전류 가산 회로의 합성 전류를 공급하기 위한 제 2 선택 회로를 구비했다.
본 발명에 의하면, 제 1 신호 생성 회로가 생성한 제 1 제어 신호와 제 2 신호 생성 회로가 생성한 제 2 제어 신호의 어느 쪽인가 한쪽을 제 1 선택 회로가 선택한다. 그리고, 그 선택된 제어 신호에 의거하여 전류 가산 회로는 입력되는 디지털 입력 신호에 비례한 출력 전류를, 제 2 선택 회로에 의해 선택한 제 2 신호 생성 회로와 외부 회로 중 어느 한 회로에 공급한다. 이에 따라 전류 생성 회로는 시분할 처리가 가능하게 되고, 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 더욱이 간단한 회로 구성에 의해 생성할 수 있다. 따라서, 장치 전체를 소형화하는 동시에 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 1 및 제 2 선택 회로를 제어하는 선택 제어 회로로부터의 선택 신호에 의거하여 제어되고, 상기 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지하며, 상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급하도록 했다.
본 발명에 의하면, 전류 생성 회로는, 제 1 및 제 2 선택 회로를 제어하는 선택 제어 회로로부터의 선택 신호에 의거하여 제어된다. 그리고, 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지한다. 또한, 상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급한다. 이에 따라, 전류 생성 회로는 시분할 처리가 가능하게 된다. 즉, 1회째의 처리에서의 전류 가산 회로의 출력을 제 2 제어 신호로서 유지하고, 2회째의 처리에 있어서는 그 제 2 제어 신호에 의거하여 요소 전류를 생성하고, 1회째의 처리와 같은 디지털 입력 신호에 의거하여 선택되어 가산된 합성 전류를 전류 가산 회로의 출력신호로서 외부 회로에 공급한다. 그 때문에 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 전류 가산 회로에서 생성되는 상기 복수의 요소 전류의 각각은, 각각의 전류값이 2진 가중의 관계가 되는 것을 포함하고 있다.
본 발명에 의하면, 전류 가산 회로에 의해 생성된 각 요소 전류는 디지털 입력 신호의 각 비트에 대응해서 가중됨으로써, 전류 가산 회로는 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 전류 가산 회로는, 디지털ㆍ아날로그 변환 회로부로서, 그 디지털ㆍ아날로그 변환 회로부는, 제 1 제어 단자를 구비하고, 그 제 1 제어 단자가 상기 제 1 선택 회로를 통하여 상기 제 1 제어 신호 또는 제 2 제어 신호가 입력되고, 각각 대응하는 상기 복수의 요소 전류를 생성하는 복수의 서로 이득이 다른 제 1 트랜지스터와, 제 2 제어 단자를 구비하고, 상기 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속되어, 상기 제 2 제어 단자에 각각 대응하는 상기 디지털 입력 신호가 입력되는 복수의 제 2 트랜지스터와, 상기 복수의 제 2 트랜지스터의 상기 디지털 입력 신호에 의거하는 온 동작에 의거하여 각각 대응하는 상기 제 1 트랜지스터로부터 출력되는 상기 요소 전류를 가산해서 합성 전류로서 상기 제 2 선택 회로에 공급하는 전류 경로를 구비했다.
이들 발명에 의하면, 복수의 제 1 트랜지스터에는, 제 1 제어 신호 또는 제 2 제어 신호의 어느 한쪽이 제 1 선택 회로를 통하여 공급된다. 그리고, 그들 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속된 제 2 트랜지스터의 디지털 입력 신호에 의거하는 온 동작에 의거하여, 대응하는 제 1 트랜지스터로부터 출력되는 요소 전류를 가산하여, 그 가산 결과의 출력 전류를 제 2 선택 회로에 공급한다. 그 때문에 간단한 구성으로 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 복수의 제 1 트랜지스터는, 각각의 이득비가 2진 가중된 값으로 설정되어 있다.
이들 발명에 의하면, 복수의 제 1 트랜지스터의 이득 계수를 제 1 제어 신호의 각 비트에 대응해서 가중됨으로써, 전류 생성 회로는, 적은 회로 소자수로 게다가 손쉽고 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터의 병렬접속 구성을 포함한다.
이들 발명에 의하면, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터를 병렬 접속함으로써, 전류 생성 회로는, 적은 회로 소자수로 게다가 간단한 회로 구성에 따라서 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 1 트랜지스터는, 소정의 이득 을 갖는 트랜지스터의 직렬접속 구성을 포함한다.
이들 발명에 의하면, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터를 직렬 접속함으로써, 전류 생성 회로는, 적은 회로 소자수로 게다가 간단한 회로 구성에 따라서 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 전류 가산 회로는, 상기 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정해진 비(比)의 제 2 요소 전류를 생성하고, 상기 합성 전류에 대하여 상기 제 2 요소 전류를 가산하는 조정 회로를 설치했다.
이들 발명에 의하면, 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정한 비의 제 2 요소 전류를 가산함으로써, 전류 생성 회로는 넓은 범위의 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다. 그 때문에 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 넓은 범위의 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 따른 신호를 제 2 제어 신호로서 유지하는 유지 수단을 구비한다.
이들 발명에 의하면, 전류 가산 회로로부터의 합성 전류를 제 2 제어 신호로 서 유지 수단에 유지한다. 그 때문에 제 1 제어 신호가 입력되었을 때의 전류 가산 회로로부터의 합성 전류에 따른 신호를 제 2 제어 신호로서 유지하고, 그 유지 수단으로부터 얻어진 전압을 전류 가산 회로에 인가함으로써, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 시분할 처리가 가능하게 된다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 따른 전류를 전압으로 변환하는 전류 전압 변환 수단을 구비한다.
이들 발명에 의하면, 제 2 신호 생성 회로는, 전류 전압 변환 수단에 의해 전류 가산 회로가 생성하는 합성 전류에 따른 전류를 전압으로 변환할 수 있다.
본 발명의 전류 생성 회로에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 전압 변환 수단으로 생성된 전압을 상기 유지 수단에 유지하는 기능을 가진다.
이들 발명에 의하면, 전류 전압 변환 수단에서 생성된 전압을 유지 수단에 유지한다. 그 때문에 제 1 제어 신호가 입력되었을 때의 전류 가산 회로로부터의 합성 전류를 전압으로 변환하고, 그 전압을 유지하고, 그 유지 수단으로부터 얻어진 전압을 제 2 제어 신호로서 전류 가산 회로에 인가함으로써, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 시분할 처리가 가능하게 된다. 따라서, 회로 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 복수의 주사선과 상기 복수의 데이터선의 교차부에 대응해서 각각 설치된 전기 광학 소자를 가진 화소부과, 상기 복수의 주사선을 주사하기 위한 주사선 구동 회로와, 상기 복수의 데이터선을 통하여 대응하는 상기 화소부에 아날로그 전류를 공급하는 데이터선 구동 회로를 구비하고, 상기 데이터선 구동 회로는, 제 1 제어 신호 또는 제 2 제어 신호에 의거하여 복수의 요소 전류가 생성되고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산한 합성 전류를 생성하는 전류 가산 회로와, 상기 제 1 제어 신호를 생성하는 제 1 신호 생성 회로와, 상기 제 2 제어 신호를 생성하는 제 2 신호 생성 회로와, 상기 제 1 제어 신호와 상기 제 2 제어 신호 중 어느 하나를 선택해서 상기 전류 가산 회로에 공급하는 제 1 선택 회로와, 상기 제 2 신호 생성 회로와 외부 회로의 어느 한쪽에 상기 전류 가산 회로의 합성 전류를 공급하기 위한 제 2 선택 회로를 구비했다.
본 발명에 의하면, 제 1 신호 생성 회로가 생성한 제 1 제어 신호와 제 2 신호 생성 회로가 생성한 제 2 제어 신호의 어느 한쪽을 제 1 선택 회로가 선택한다. 그리고, 그 선택된 제어 신호에 의거하여 전류 가산 회로는 입력되는 디지털 입력 신호에 비례한 출력 전류를, 제 2 선택 회로에 의해 선택한 제 2 신호 생성 회로와 외부 회로의 어느 한쪽에 출력한다. 이에 따라 전기 광학 장치는 시분할 처리가 가능하게 되고, 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서, 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 제 1 및 제 2 선택 회로를 제어하는 선택 제어 회로로부터의 선택 신호에 의거하여 제어되고, 상기 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지하며, 상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급하도록 했다.
본 발명에 의하면, 전기 광학 장치는, 제 1 및 제 2 선택 회로를 제어하는 선택 제어 회로로부터의 선택 신호에 의거하여 제어된다. 그리고, 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지한다. 또한, 상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때, 상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고, 상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급한다. 이에 따라 전기 광학 장치는 시분할 처리가 가능하게 된다. 즉, 1회째의 처리에서의 전류 가산 회로의 출력을 제 2 제어 신호로서 유지하고, 2회째의 처리에 있어서는 그 제 2 제어 신호에 의거하여 요소 전류를 생성하고, 1회째의 처리와 같은 디지털 입력 신호에 의거하여 선택되어 가산된 합성 전류를 전류 가산 회로의 출력 신호로서 외부 회로에 공급한다. 그 때문에 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 전류 가산 회로에서 생성되는 상기 복수의 요소 전류의 각각은, 각각의 전류값이 2진 가중의 관계가 되는 것을 포함하고 있다.
본 발명에 의하면, 전류 가산 회로에 의해 생성된 각 요소 전류는 디지털 입력 신호의 각 비트에 대응해서 가중됨으로써, 전류 가산 회로는, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 전류 가산 회로는, 디지털ㆍ아날로그 변환 회로부로서, 그 디지털ㆍ아날로그 변환 회로부는, 제 1 제어 단자를 구비하고, 그 제 1 제어 단자가 상기 제 1 선택 회로를 통하여 상기 제 1 제어 신호 또는 제 2 제어 신호가 입력되고, 각각 대응하는 상기 복수의 요소 전류를 생성하는 복수의 서로 이득이 다른 제 1 트랜지스터와, 제 2 제어 단자를 구비하고, 상기 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속되어, 상기 제 2 제어 단자에 각각 대응하는 상기 디지털 입력 신호가 입력되는 복수의 제 2 트랜지스터와, 상기 복수의 제 2 트랜지스터의 상기 디지털 입력 신호에 의거하는 온 동작에 의거하여 각각 대응하는 상기 제 1 트랜지스터로부터 출력되는 상기 요소 전류를 가산해서 합성 전류로서 상기 제 2 선택 회로에 공급하는 전류 경로를 구비했다.
이들 발명에 의하면, 복수의 제 1 트랜지스터에는, 제 1 제어 신호 또는 제 2 제어 신호의 어느 쪽인가 한쪽이 제 1 선택 회로를 통하여 공급된다. 그리고, 그들 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속된 제 2 트랜지스터의 디지털 입력 신호에 의거하는 온 동작에 의거하여, 대응하는 제 1 트랜지스터로부터 출력되는 요소 전류를 가산하여, 그 가산 결과의 출력 전류를 제 2 선택 회로에 공급한다. 그 때문에 간단한 구성으로 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서, 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 복수의 제 1 트랜지스터는, 각각의 이득비가 2진 가중된 값으로 설정되어 있다.
이들 발명에 의하면, 복수의 제 1 트랜지스터의 이득 계수를 제 1 제어 신호의 각 비트에 대응해서 가중됨으로써, 전기 광학 장치는, 적은 회로 소자수로 게다가 손쉽고 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터의 병렬접속 구성을 포함한다.
이들 발명에 의하면, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터를 병렬 접속함으로써, 전기 광학 장치는, 적은 회로 소자수로 게다가 간단한 회로 구성에 따라서 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있 다.
본 발명의 전기 광학 장치에 있어서, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터의 직렬접속 구성을 포함한다.
이들 발명에 의하면, 상기 제 1 트랜지스터는, 소정의 이득을 갖는 트랜지스터를 직렬 접속함으로써, 전기 광학 장치는, 적은 회로 소자수로 게다가 간단한 회로 구성에 따라서 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 전류 가산 회로는, 상기 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정해진 비의 제 2 요소 전류를 생성하고, 상기 합성 전류에 대하여 상기 제 2 요소 전류를 가산하는 조정 회로를 설치했다.
이들 발명에 의하면, 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정한 비의 제 2 요소 전류를 가산함으로써, 전기 광학 장치는 넓은 범위의 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다. 그 때문에, 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 넓은 범위의 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 따른 신호를 제 2 제어 신호로서 유지 하는 유지 수단을 구비한다.
이들 발명에 의하면, 전류 가산 회로로부터의 합성 전류를 제 2 제어 신호로서 유지 수단에 유지한다. 그 때문에, 제 1 제어 신호가 입력되었을 때의 전류 가산 회로로부터의 합성 전류에 따른 신호를 제 2 제어 신호로서 유지하고, 그 유지 수단으로부터 얻어진 전압을 전류 가산 회로에 인가함으로써, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 시분할 처리가 가능하게 된다. 따라서, 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 대응한 전류를 전압으로 변환하는 전류 전압 변환 수단을 구비한다.
이들 발명에 의하면, 제 2 신호 생성 회로는, 전류 전압 변환 수단에 의해 전류 가산 회로가 생성하는 합성 전류에 대응한 전류를 전압으로 변환할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 제 2 신호 생성 회로는, 상기 전류 전압 변환 수단으로 생성된 전압을 상기 유지 수단에 유지하는 기능을 갖는다.
이들 발명에 의하면, 전류 전압 변환 수단에서 생성된 전압을 유지 수단에 유지한다. 그 때문에 제 1 제어 신호가 입력되었을 때의 전류 가산 회로로부터의 합성 전류를 전압으로 변환하고, 그 전압을 유지하고, 그 유지 수단으로부터 얻어진 전압을 제 2 제어 신호로서 전류 가산 회로에 인가함으로써, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 시분할 처리가 가능하게 된다. 따라서, 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
본 발명의 전기 광학 장치에 있어서, 상기 전기 광학 소자는, 유기 일렉트로루미네선스 소자다.
이들 발명에 의하면, 전기 광학 소자가 유기 일렉트로루미네선스 소자인 전기 광학 장치는, 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 비선형 특성을 갖는 아날로그 전류 출력을 얻을 수 있다.
본 발명의 전자 기기는, 상기 기재된 전류 생성 회로를 구비한다.
본 발명에 의하면, 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다.
본 발명의 전자 기기는, 상기 기재된 전기 광학 장치를 구비한다.
본 발명에 의하면, 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다.
(제 1 실시예)
이하, 본 발명을 구체화한 제 1 실시예를 도 1∼도 9에 따라서 설명한다. 도 1은, 전기 광학 장치로서 유기 일렉트로루미네선스 소자를 이용한 유기 일렉트로루미네선스 표시 장치의 전기적 구성을 나타내는 블록 회로도이다. 도 2는, 표시 패널부(12)의 회로 구성을 나타내는 블록 회로도이다. 도 3은, 화소 회로(20)의 내부 구성을 나타내는 회로도이다.
도 1에 있어서, 유기 일렉트로루미네선스 표시 장치(10)는, 제어 회로(11), 표시 패널부(12), 주사선 구동 회로(13) 및 데이터선 구동 회로(14)를 구비하고 있다. 또한, 본 실시예에 있어서의 유기 일렉트로루미네선스 표시 장치(10)는, 액티브 매트릭스 구동 방식이다.
유기 일렉트로루미네선스 표시 장치(10)의, 제어 회로(11), 주사선 구동 회로(13) 및 데이터선 구동 회로(14)는 각각이 독립된 전자 부품으로 구성되어 있어도 좋다. 예를 들면 제어 회로(11), 주사선 구동 회로(13) 및 데이터선 구동 회로(14)가, 각각 1칩의 반도체 집적 회로 장치에 의해 구성되어 있어도 좋다. 또한, 제어 회로(11), 주사선 구동 회로(13) 및 데이터선 구동 회로(14)의 전부 또는 일부가 프로그래머블한 IC 칩으로 구성되고, 그 기능이 IC 칩에 기록된 프로그램에 의해 소프트웨어적으로 실현되어도 좋다.
제어 회로(11)는, 외부 장치(미도시)로부터 클록 펄스(CP) 및 소정의 비트(본 실시예에서는 4비트)의 화상 디지털 데이터(D)가 입력된다. 제어 회로(11)는, 클록 펄스(CP)에 의거하여 각 주사선(Y1∼Yn)(도 2 참조)을 순차적으로 선택하는 타이밍을 정하기 위한 수평 동기 신호(HSYNC) 및 프레임의 기준 신호인 수직 동기 신호(VSYNC)를 작성한다. 수평 동기 신호(HSYNC)는, 데이터 신호(ID1∼IDm)를 대응하는 데이터선(X1∼Xm)(도 2 참조)에 각각 출력하는 타이밍을 제어하는 활동도 한다.
제어 회로(11)는, 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)를 주사선 구동 회로(13)에 출력하는 동시에, 수평 동기 신호(HSYNC)를 데이터선 구동 회로 (14)에 출력한다. 또한, 제어 회로(11)는, 화상 디지털 데이터(D)를 데이터선 구동 회로(14)에 출력한다. 또한, 제어 회로(11)는, 제 1∼제 3 선택 신호(S1∼S3)를 생성하고, 데이터선 구동 회로(14)에 출력한다.
표시 패널부(12)는, 도 2에 나타내는 바와 같이 그 열방향을 따라 연장되는 m개의 데이터선(X1∼Xm)(m은 자연수)을 구비하고 있다. 또한 표시 패널부(12)는, 그 행(行) 방향을 따라 연장되는 n개의 주사선(Y1∼Yn)(n은 자연수)을 구비하고 있다. 여기에서, 상기 m개의 데이터선(X1∼Xm)은, 이 기재된 순서로 도 2에서 왼쪽으로부터 오른쪽으로 형성되어 있는 것으로 한다. 마찬가지로, 상기 n개의 주사선(Y1∼Yn)은, 이 기재된 순서로 도 2에서 위로부터 아래로 형성되어 있는 것으로 한다.
그리고, 표시 패널부(12)에는, 상기 각 데이터선(X1∼Xm)과 상기 각 주사선(Y1∼Yn)의 교차부에 대응한 위치에 화소부로서의 화소 회로(20)가 각각 설치되어 있다. 상기 각 화소 회로(20)는, 각각 대응하는 상기 데이터선(X1∼Xm)을 통하여 데이터선 구동 회로(14)에 접속되어 있다. 또한, 각 화소 회로(20)는, 각각 대응하는 상기 주사선(Y1∼Yn)을 통하여 주사선 구동 회로(13)에 접속되어 있다. 또, 각 화소 회로(20)는, 열 방향으로 뻗는 m개의 전원선(Lm)(m은 자연수)과 접속되어 있다. 따라서, 상기 각 화소 회로(20)는, 각각 대응하는 전원선(L1∼Lm)을 통하여 구동 전압(Vdd)이 공급된다.
도 3은, m번째의 데이터선(Xm)과 n번째의 주사선(Yn)의 교차부에 대응해서 배열 설치된 화소 회로(20)의 내부 구성을 나타내는 회로도이다. 화소 회로(20) 는, 4개의 트랜지스터와 1개의 용량 소자와 1개의 전기 광학 소자로서의 유기 일렉트로루미네선스 소자로 구성되어 있다. 상세하게 설명하면, 화소 회로(20)는, 구동 트랜지스터(Qd), 제 1 스위칭 트랜지스터(Qsw1), 제 2 스위칭 트랜지스터(Qsw2), 제 3 스위칭 트랜지스터(Qsw3), 유지 커패시터(Co) 및 유기 일렉트로루미네선스 소자(OLED)를 구비하고 있다. 구동 트랜지스터(Qd)는 P형 TFT이며, 제 1, 제 2 및 제 3 스위칭 트랜지스터(Qsw1, Qsw2, Qsw3)는 N형 TFT이다. 또한, 전기 광학 소자로서의 유기 일렉트로루미네선스 소자(이하, 유기 EL 소자라고 함)(OLED)는, 그 발광층이 유기 재료로 구성되어 있고, 구동 전류(Ioled)가 공급됨으로써 발광하는 발광 소자이다.
구동 트랜지스터(Qd)는, 그 소스가 구동 전압(Vdd)을 공급하는 m번째의 전원선(Lm)에 접속되어 있다. 구동 트랜지스터(Qd)의 드레인은, 제 1 스위칭 트랜지스터(Qsw1) 드레인과, 제 2 스위칭 트랜지스터(Qsw2)의 소스에 각각 접속되어 있다.
또한, 구동 트랜지스터(Qd)의 게이트에는, 유지 커패시터(Co)의 제 1 전극(D01)이 접속되어 있다. 유지 커패시터(Co)의 제 2 전극(D02)은 전원선(Lm)에 접속되어 있다. 구동 트랜지스터(Qd)의 게이트와 드레인 사이에는 제 2 스위칭 트랜지스터(Qsw2)가 접속되어 있다.
제 1 스위칭 트랜지스터(Qsw1)는, 그 소스가 데이터선(Xm)에 접속되어 있다. 제 1 스위칭 트랜지스터(Qsw1) 게이트는, 상기 제 2 스위칭 트랜지스터(Qsw2)의 게이트와 함께 상기 주사선(Yn)을 구성하는 제 1 부주사선(Yn1)에 접속되어 있다. 제 1 스위칭 트랜지스터(Qsw1) 드레인은, 상기 제 2 스위칭 트랜지스터(Qsw2)의 소 스와 함께 제 3 스위칭 트랜지스터(Qsw3)의 드레인에 접속되어 있다. 제 3 스위칭 트랜지스터(Qsw3)의 소스는, 유기 EL 소자(OLED)의 양극(E1)에 접속되어 있다. 유기 EL 소자(OLED)의 음극(E2)는 접지되어 있다. 제 3 스위칭 트랜지스터(Qsw3)의 게이트는, 상기 주사선(Yn)을 구성하는 제 2 부주사선(Yn2)에 접속되어 있다. 즉, 본 실시예에서는 주사선(Yn)은, 제 1 부주사선(Yn1)과 제 2 부주사선(Yn2)으로 구성되어 있다.
또한, 본 실시예에서는, 화소 회로(20)를 구동 트랜지스터(Qd)와, 제 1 스위칭 트랜지스터(Qsw1)와, 제 2 스위칭 트랜지스터(Qsw2)와, 제 3 스위칭 트랜지스터(Qsw3)와, 유지 커패시터(Co)와, 유기 EL 소자(OLED)로 구성했지만, 이것으로 한정되는 것은 아니고 적당하게 변경하여도 좋다. 또한, 구동 트랜지스터(Qd)와, 제 1 스위칭 트랜지스터(Qsw1)와, 제 2 스위칭 트랜지스터(Qsw2)와, 제 3 스위칭 트랜지스터(Qsw3)의 채널형은, 이것으로 한정되는 것은 아니고, 적당하게 P 또는 N채널형을 선택할 수 있다.
주사선 구동 회로(13)는, 상기 제어 회로(11)로부터의 수평 동기 신호(HSYNC)에 의거하여 표시 패널부(12)에 설치된 상기 n개의 주사선(Yn) 중, 1개의 주사선을 선택하고, 그 선택된 주사선에 대응하는 주사 신호(SC1∼SCn)(n은 자연수)를 출력한다. 자세하게는, 주사선 구동 회로(13)는, 상기 수평 동기 신호(HSYNC)에 의거하여 제 1 부주사선(Yn1)을 통하여 상기 제 1 부주사선(Yn1)에 접속된 각 제 1 및 제 2 스위칭 트랜지스터(Qsw1, Qsw2)의 온ㆍ오프 상태를 제어하는 제 1 부주사 신호(SC11, SC21, SC31,…, SCn1)를 작성한다. 또한, 주사선 구동 회 로(13)는, 상기 수평 동기 신호(HSYnC)에 의거하여 제 2 부주사선(Yn2)을 통하여 상기 제 2 부주사선(Yn2)에 접속된 각 제 3 스위칭 트랜지스터(Qsw3)의 온ㆍ오프 상태를 제어하는 제 2 부주사 신호(SC12, SC22, SC32,…, SCn2)를 작성한다.
그리고, 이 제 1 부주사 신호(SC11∼SCn1)와 제 2 부주사 신호(SC12∼SCn2)로 주사 신호(SC1∼SCn)가 구성되어 있다. 이들 주사 신호(SC1∼SCn)에 의해, 선택된 주사선 상의 화소 회로(20)의 유지 커패시터(Co)에 대하여 데이터선 구동 회로(14)로부터 출력되는 출력 전류(데이터 신호)(IDm)에 따른 전하를 기록하는 타이밍과 유기 EL 소자(OLED)가 발광하는 타이밍이 제어된다.
데이터선 구동 회로(14)에는, 제어 회로(11)로부터 화상 디지털 데이터(D)와 수평 동기 신호(HSYnC)와 제 1∼제 3 선택 신호(S1∼S3)가 입력된다. 데이터선 구동 회로(14)는, 도 2에 나타내는 바와 같이 복수의 디지털ㆍ아날로그 변환 회로부(25)를 구비하고 있다. 복수의 디지털ㆍ아날로그 변환 회로부(25)의 각각은 대응하는 데이터선(X1, X2,…, Xm)에 접속되어 있다. 또한, 각 디지털ㆍ아날로그 변환 회로부(25)는, 상기 제어 회로(11)로부터 출력된 4비트의 화상 디지털 데이터(D)를 입력된다. 그리고, 각 디지털ㆍ아날로그 변환 회로부(25)는, 입력된 화상 디지털 데이터(D)의 크기에 따른 레벨의 아날로그 전류 신호인 데이터 신호(ID1, ID2,…, IDm)를 작성한다. 그리고, 디지털ㆍ아날로그 변환 회로부(25)는, 상기 제어 회로(11)로부터 출력된 수평 동기 신호(HSYnC)를 따라서 상기 데이터 신호(ID1, ID2,…, IDm)를 대응하는 데이터선(X1, X2,…, Xm)을 통하여 각 화소 회로(20)에 일제히 출력한다.
도 4는, m번째의 데이터선(Xm)과 n번째의 주사선(Yn)의 교차부에 대응해서 배열 설치된 화소 회로(20)의 동작을 나타내는 타이밍 차트다. 여기에서는, 제 1 부주사선(Yn1)을 통하여 입력되는 제 1 부주사 신호(SCn1)과, 제 2 부주사선(Yn2)을 통하여 입력되는 제 2 부주사 신호(SCn2)와, 데이터선(Xm)을 통하여 입력되는 데이터 신호(출력 전류)(IDm)와, 유기 EL 소자(OLED)에 흐르는 구동 전류(Ioled)를 나타내고 있다.
1 프레임 기간(Tc)은, 모든 주사선이 한바퀴 돌아 선택되어 끝나는 기간이다. 프로그래밍 기간(Tpr)은 프로그램 기간이며, 유기 EL 소자(OLED)의 발광 휘도를 화소 회로(20) 내에 설정하는 기간이며, 제 1 부주사선(Yn1)을 통하여 입력되는 제 1 부주사 신호(SCn1)에 의해 결정된다. Tle는 발광 기간이며, 유기 EL 소자(OLED)가 발광하는 기간이며, 제 2 부주사선(Yn2)을 통하여 입력되는 제 2 부주사 신호(SCn2)에 의해 결정된다.
프로그래밍 기간(Tpr)에서는, 데이터선 구동 회로(14)의 디지털ㆍ아날로그 변환 회로부(25)가, 데이터선(Xm) 상에 화상 디지털 데이터(D)에 따른 데이터 신호(출력 전류)(IDm)를 출력하면서, 주사선 구동 회로(13)가, 제 1 부주사선(Yn1) 상의 제 1 부주사 신호(SCn1)를 H레벨로 한다. 그러면, 제 1 스위칭 트랜지스터(Qsw1) 및 제 2 스위칭 트랜지스터(Qsw2)는, 각각 온 상태로 설정된다. 그리고, 구동 트랜지스터(Qd)는 그 게이트와 드레인이 서로 접속된 다이오드 접속으로 설정된다. 이 때, 데이터선 구동 회로(14)의 디지털ㆍ아날로그 변환 회로부(25)는, 화상 디지털 데이터(D)에 따른 데이터 신호(출력 전류)(IDm)를 흘리는 정전류원으로 서 기능한다. 그리고, 디지털ㆍ아날로그 변환 회로부(25)에 의거하는 데이터 신호(출력 전류)(IDm)가, 구동 트랜지스터(Qd), 제 1 스위칭 트랜지스터(Qsw1), 데이터선(Xm)이라는 경로로 흐른다. 그리고, 유지 커패시터(Co)에는, 데이터 신호(출력 전류)(IDm)에 따른 전하가 유지되고, 프로그래밍 기간(Tpr)은 종료한다. 이 결과, 구동 트랜지스터(Qd)의 소스ㆍ게이트 사이에는, 유지 커패시터(Co)에 기억된 전압이 유지된다.
프로그래밍 기간(Tpr)이 종료하면, 제 1 부주사 신호(SCn1)가 L레벨, 즉 제 1 부주사선(Yn1)이 비선택 상태가 되고, 제 1 스위칭 트랜지스터(Qsw1) 및 제 2 스위칭 트랜지스터(Qsw2)는 오프 상태로 설정된다. 또한, 데이터선 구동 회로(14)는 그 화소 회로(20)를 위한 데이터 신호(출력 전류)(IDm)의 공급을 정지한다.
계속해서, 발광 기간(Tle)에서는, 주사선 구동 회로(13)가, 제 1 부주사 신호(SCn1)를 L레벨로 유지해서, 제 1 스위칭 트랜지스터(Qsw1) 및 제 2 스위칭 트랜지스터(Qsw2)를 오프 상태로 유지한 채로 한다. 그리고, 그 L 레벨이 된 제 1 부주사 신호(SCn1)에 따른 제 2 부주사선(Yn2) 상의 제 2 부주사 신호(SCn2)를 H레벨, 즉 제 2 부주사선(Yn2)을 선택 상태로 해서, 제 3 스위칭 트랜지스터(Qsw3)를 온 상태로 설정한다. 이 때, 유지 커패시터(Co)에 있어서의 전하의 축적 상태는 변화되지 않으므로, 구동 트랜지스터(Qd)의 게이트 전압은, 프로그래밍 기간(Tpr)에 있어서 데이터 신호(IDm)가 흘렀을 때의 전압에 유지된다. 프로그래밍 기간(Tpr)에서는 구동 트랜지스터(Qd)는 다이오드 접속으로 설정된 상태이기 때문, 그 소스ㆍ게이트 사이의 전압과 그 소스ㆍ드레인 사이의 전압이 같다. 즉, 구동 트랜 지스터(Qd)는, 그 게이트 전압에 의하지 않고 항상 포화 영역이다. 따라서, 발광 기간(Tle)에서, 구동 트랜지스터(Qd)의 소스ㆍ드레인 사이에, 그 게이트 전압에 따른 크기에서 흐르는 구동 전류(Ioled)는, 이하의 관계가 된다.
Ioled=1/2×μ0×Cg×W0/L0×(Vgs-Vth)2
여기서, μ0은 캐리어의 이동도, Cg는 게이트 용량, W0은 채널 폭, L0은 채널 길이, Vgs는 구동 트랜지스터(Qd)의 게이트ㆍ소스 사이의 전압, Vth는 구동 트랜지스터(Qd)의 임계 전압이다.
그리고, 이 구동 전류(Ioled)는 전원선(L1∼Lm), 구동 트랜지스터(Qd), 제 3 스위칭 트랜지스터(Qsw3), 유기 EL 소자(OLED)라는 경로로 흐른다. 이것에 의하여, 유기 EL 소자(OLED)가 상기 구동 전류(Ioled)(데이터 신호값)에 따른 휘도 계조로 발광한다. 이후, 각 주사선(Y1, Y2,…, Yn)이 순차적으로 선택됨으로써 각 화소 회로(20)에 데이터 신호(ID1, ID2,…,IDm)가 공급되고, 각 유기 EL 소자(OLED)가 구동 전류(Ioled)의 전류 레벨에 따른 휘도로 발광한다. 이렇게 함으로써 표시 패널부(12) 위에 화상 디지털 데이터(D)에 따른 화상이 표시된다.
도 5는, 본 실시예에서의 디지털ㆍ아날로그 변환 회로부(25)의 내부 구성을 설명하기 위한 도면이다. 디지털ㆍ아날로그 변환 회로부(25)는, 제 1 제어 회로부(26), 제 1 선택 회로부(27), 전류 가산 회로(28), 제 2 선택 회로부(29), 제 2 제어 회로부(30)를 구비하고 있다. 디지털ㆍ아날로그 변환 회로부(25)는, 본 실시예에서는, 4비트의 화상 디지털 데이터(D)(D1∼D4)를 아날로그 전류로 변환하는 전류 출력형 디지털ㆍ아날로그 변환 회로이며, 상기 제 1∼제 3 선택 신호(S1∼S3)를 선택적으로 온ㆍ오프 함으로써 시분할 처리가 가능하게 된다. 즉, 1개의 디지털ㆍ아날로그 변환 회로부(25)에 대하여 화상 디지털 데이터(D)(D1∼D4)가 입력될 때마다 2회 디지털ㆍ아날로그 변환 처리를 할 수 있다.
상세하게는, 제 1 제어 회로부(26)는, 기준 전압을 생성하고, 제 1 선택 회로부(27)를 통해서 전류 가산 회로(28)로 그 기준 전압을 공급하는 회로다. 제 1 제어 회로부(26)는, 제 1 기준 전류 생성 트랜지스터(Qr1), 제 1 유지 선택 트랜지스터(Qs11), 제 1 변환 트랜지스터(Qc1) 및 공통 게이트선(GL1)을 구비하고 있다. 제 1 기준 전류 생성트랜지스터(Qr1)는, 그 소스가 구동 전압(Vdd)에 접속되어 있고, 그 게이트에는 기준 전압(Vref)이 입력된다. 제 1 기준 전류 생성 트랜지스터(Qr1) 드레인은, 제 1 유지 선택 트랜지스터(Qs11) 드레인에 접속되어 있다. 제 1 유지 선택 트랜지스터(Qs11)는, 그 게이트에는 제어 회로(11)로부터 입력되는 제 1 선택 신호(S1)가 입력된다. 제 1 유지 선택 트랜지스터(Qs11) 소스는, 제 1 변환 트랜지스터(Qc1) 드레인에 접속되는 동시에, 제 1 변환 트랜지스터(Qc1) 게이트에 접속되어 있다. 제 1 변환 트랜지스터(Qc1) 소스는 접지되어 있다. 즉, 제 1 변환 트랜지스터(Qc1)는 다이오드 접속되어 있고, 제 1 변환 트랜지스터(Qc1) 게이트는 공통 게이트선(GL1)에 접속되어 있다. 그리고, 제 1 제어 회로부(26)는, H레벨의 제 1 선택 신호(S1)가 입력되었을 때, 제 1 유지 선택 트랜지스터(Qs11) 및, 후기하는 제 2 유지 선택 트랜지스터(Qs12)가 온 상태가 되고, 기준 전압(Vref)에 대응한 제 1 출력 전압(Vout1)을 공통 게이트선(GL1), 제 1 선택 회로부(27)를 통하 여 전류 가산 회로(28)에 공급한다. 한편, L레벨의 제 1 선택 신호(S1)가 입력되었을 때, 제 1 유지 선택 트랜지스터(Qs11) 및, 제 2 유지 선택 트랜지스터(Qs12)가 오프 상태가 되고, 제 1 제어 회로부(26)는, 제 1 출력 전압(Vout1)을 제 1 선택 회로부(27)를 통하여 전류 가산 회로(28)에 공급하지 않는다.
제 1 선택 회로부(27)는, 제 1 제어 회로부(26)의 출력이나 제 2 제어 회로부(30)의 출력의 어느 한쪽을 선택해서 전류 가산 회로(28)에 공급하는 회로이며, 제 2 유지 선택 트랜지스터(Qs12), 제 1 출력 선택 트랜지스터(Qs21) 및 공통 게이트선(GL1∼GL3)을 구비하고 있다. 제 2 유지 선택 트랜지스터(Qs12)의 드레인은 공통 게이트선(GL1), 즉 제 1 제어 회로부(26)의 출력에 접속되어 있고, 그 소스는 공통 게이트선(GL2), 즉 전류 가산 회로(28)의 입력에 접속되어 있는 동시에, 제 1 출력 선택 트랜지스터(Qs21) 소스에 접속되어 있다. 제 2 유지 선택 트랜지스터(Qs12)는, 그 게이트에 상기 제 1 선택 신호(S1)가 입력되어 있다. 제 1 출력 선택 트랜지스터(Qs21)는, 그 드레인은 후기하는 공통 게이트선(GL3), 즉 제 2 제어 회로부(30)의 출력에 접속되어 있다. 제 1 출력 선택 트랜지스터(Qs21)는, 그 게이트에는 제어 회로(11)로부터 입력되는 제 2 선택 신호(S2)가 입력되어 있다.
그리고, 도 6에 나타내는 바와 같이, 제 1 선택 회로부(27)는 H레벨의 제 1 선택 신호(S1)가 입력되었을 때 제 2 선택 신호(S2)는 L레벨이며, 제 2 유지 선택 트랜지스터(Qs12)만이 온 상태가 되어서 제 1 제어 회로부(26)의 제 1 출력 전압(Vout1)이 선택되어, 전류 가산 회로(28)에 공급된다. 한편, 제 1 선택 회로부(27)는, H레벨의 제 2 선택 신호(S2)가 입력되었을 때, 제 1 선택 신호(S1)는 L레 벨이며, 제 1 출력 선택 트랜지스터(Qs21)만이 온 상태가 되어서 제 2 제어 회로부(30)의 출력 전압이 선택되어 전류 가산 회로(28)에 공급된다.
전류 가산 회로(28)는, 입력되는 화상 디지털 데이터(D)(D1∼D4)에 대하여 각각 2진 가중된 각 요소 전류를 가산해서 출력하는 회로다. 전류 가산 회로(28)는, 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4), 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4), 제 1∼제 4 전류 라인(La1∼La4), 제 1∼제 4 디지털 신호선(Ld1∼Ld4), 상기 공통 게이트선(GL2) 및 제 1 출력 전류 라인(Lo1)으로 구성되어 있다. 공통 게이트선(GL2)은, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 게이트에 접속되어 있다. 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 소스는 접지되어 있고, 각각의 드레인은 병렬로 배열된 제 1∼제 4 전류 라인(La1∼La4)에 각각 접속되어 있다. 제 1∼제 4 전류 라인(La1∼La4)은, 각각 대응하는 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)의 각 소스에 접속되어 있다.
제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)는, 그 각 게이트가 각각 대응하는 제 1∼제 4 디지털 신호선(Ld1∼Ld4)에 접속되어 있다. 제 1∼제 4 디지털 신호선(Ld1∼Ld4)은, 제어 회로(11)로부터 입력되는 화상 디지털 데이터(D)(D1∼D4)의 각 비트에 대응하고 있다. 또한, 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)의 각 드레인은 제 1 출력 전류 라인(Lo1)에 접속되어 있다. 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)는, 화상 디지털 데이터(D)(D1∼D4)에 따라서 온ㆍ오프 제어되는 스위칭 소자로서 기능하는 트랜지스터이다.
제 2 선택 회로부(29)는, 전류 가산 회로(28)로부터의 출력을 공급하는 이전 의 회로를 선택하는 회로이며, 제 3 유지 선택 트랜지스터(Qs13) 및 제 2 출력 선택 트랜지스터(Qs22), 제 1 출력 전류 라인(Lo1), 제 2 출력 전류 라인(Lo2) 및 출력 전류 라인(데이터선)(Xm)을 구비하고 있다. 제 3 유지 선택 트랜지스터(Qs13)의 드레인은 제 2 출력 전류 라인(Lo2)에 접속되어 있다. 제 3 유지 선택 트랜지스터(Qs13)의 소스는, 제 1 출력 전류 라인(Lo1)에 접속되어 있는 동시에 후기하는 제 2 출력 선택 트랜지스터(Qs22)의 소스에 접속되어 있다. 제 3 유지 선택 트랜지스터(Qs13)의 게이트는, 상기 제 1 선택 신호(S1)가 입력되어 있다. 제 2 출력 선택 트랜지스터(Qs22)는, 그 드레인이 출력 전류 라인(데이터선)(Xm)에 접속되어 있다. 제 2 출력 선택 트랜지스터(Qs22)의 게이트는, 상기 제 2 선택 신호(S2)가 입력되어 있다. 그리고, 도 6에 나타내는 바와 같이 제 2 선택 회로부(29)는, H레벨의 제 1 선택 신호(S1)가 입력되었을 때, 제 2 선택 신호(S2)는 L레벨이며, 제 3 유지 선택 트랜지스터(Qs13)만이 온 상태가 되어 전류 가산 회로(28)의 출력은 제 2 제어 회로부(30)에 공급된다. 한편, 제 2 선택 회로부(29)는, H레벨의 제 2 선택 신호(S2)가 입력되었을 때, 제 1 선택 신호(S1)는 L레벨이며, 제 2 출력 선택 트랜지스터(Qs22)만이 온 상태가 되어서 전류 가산 회로(28)의 출력은 출력 전류 라인(데이터선)(Xm)에 출력된다.
제 2 제어 회로부(30)는, 전류 가산 회로(28)의 출력 전류를 유지하고, 그 후에 그 유지 결과를 전압으로서 전류 가산 회로(28)에 공급하는 회로다. 제 2 제어 회로부(30)는, 제 2 기준 전류 생성 트랜지스터(Qr2), 제 3 기준 전류 생성 트랜지스터(Qr3), 제 4 유지 선택 트랜지스터(Qs14), 제 5 유지 선택 트랜지스터
(Qs15), 제 2 변환트랜지스터(Qc2), 충전용 트랜지스터(Qs31), 유지 커패시터(Ch), 제 2 출력 전류 라인(Lo2) 및 공통 게이트선(GL3)으로 구성되어 있다.
제 2 기준 전류 생성 트랜지스터(Qr2)는, 그 소스가 구동 전압(Vdd)에 접속되어 있다. 제 2 기준 전류 생성 트랜지스터(Qr2)의 드레인은, 제 2 출력 전류 라인(Lo2)에 접속되어 있다. 제 2 기준 전류 생성 트랜지스터(Qr2)는 다이오드 접속되어 있고, 제 2 기준 전류 생성 트랜지스터(Qr2)의 게이트는 제 2 출력 전류 라인(Lo2)에 접속되어 있는 동시에, 제 3 기준 전류 생성 트랜지스터(Qr3)의 게이트에 접속되어 있다. 즉, 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)는 커런트 미러 회로를 구성하고 있다. 제 3 기준 전류 생성 트랜지스터(Qr3)의 소스는 구동 전압(Vdd)에 접속되어 있고, 그 드레인은 제 4 유지 선택 트랜지스터(Qs14)의 드레인에 접속되어 있다. 제 4 유지 선택 트랜지스터(Qs14)의 게이트는, 상기 제 1 선택 신호(S1)가 입력되어 있다. 제 4 유지 선택 트랜지스터(Qs14)의 소스는, 제 2 변환 트랜지스터(Qc2)의 드레인에 접속되는 동시에, 제 5 유지 선택 트랜지스터(Qs15)의 드레인에 접속되어 있다. 제 2 변환 트랜지스터(Qc2)의 소스는 접지되어 있다. 제 2 변환 트랜지스터(Qc2)의 게이트는, 공통 게이트선(GL3)에 접속되는 동시에, 상기 제 5 유지 선택 트랜지스터(Qs15)의 소스, 충전용 트랜지스터(Qs31)의 소스, 유지 커패시터(Ch)의 제 1 전극(D11)에 접속되어 있다. 제 5 유지 선택 트랜지스터(Qs15)의 게이트는, 상기 제 1 선택 신호(S1)가 입력되어 있다. 충전용 트랜지스터(Qs31)는, 그 드레인이 충전용 전압(Vdis)에 접속되어 있고, 그 게이트에는 제어 회로(11)로부터 입력되는 제 3 선택 신호(S3)가 입력된다. 유지 커패시터(Ch)의 제 2 전극(D12)은 접지되어 있다. 그리고, H레벨의 제 3 선택 신호(S3)가 입력되면, 충전용 트랜지스터(Qs31)는 온 상태가 되고, 유지 커패시터(Ch)의 전하는 충전된다. 한편, L레벨의 제 3 선택 신호(S3)가 입력되면, 충전용 트랜지스터(Qs31)는 오프 상태가 되고, 유지 커패시터(Ch)의 양단에 발생한 전압에 따른 전하가 유지 커패시터(Ch)에 축적된다.
그리고, 도 6에 나타내는 바와 같이 제 2 제어 회로부(30)는, H레벨의 제 1 선택 신호(S1)가 입력되었을 때, 제 4, 제 5 유지 선택 트랜지스터(Qs14, Qs15)가 온 상태로 되고, 전류 가산 회로(28)의 출력 전류에 따른 전압이 전하로서 유지 커패시터(Ch)에 축적된다.
또, 도 5의 예에서는 제 1∼제 3 기준 전류 생성 트랜지스터(Qr1~Qr3)는 P채널형 트랜지스터다. 그리고, 제 1 및 제 2 변환 트랜지스터(Qc1, Qc2), 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4), 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4), 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15), 제 1 및 제 2 출력 선택 트랜지스터(Qs21, Qs22), 충전용 트랜지스터(Qs31)는 N채널형 트랜지스터다.
이렇게 구성된 디지털ㆍ아날로그 변환 회로부(25)는, 도 6에 나타내는 타이밍에서 상기 제 1∼제 3 선택 신호(S1∼S3)를 온ㆍ오프 함으로써, 1개의 디지털ㆍ아날로그 변환 회로부(25)를 시분할로 사용할 수 있고, 화상 디지털 데이터(D)(D1∼D4)가 입력될 때마다 2회 디지털ㆍ아날로그 변환 처리를 할 수 있다. 도 6은, 1 수평 주사 기간의 디지털ㆍ아날로그 변환 회로부(25)의 동작을 나타내는 타이밍 차트다. 여기에서는, 상기 제 1 선택 신호(S1), 상기 제 2 선택 신호(S2), 상기 제 3 선택 신호(S3) 및 화상 디지털 데이터(D1∼D4)가 도시되어 있다.
Td는 유지 커패시터(Ch)의 충전 기간이다. Tc1은 제 1 변환 기간이며 1회째의 디지털ㆍ아날로그 변환을 하는 기간이다. Tc2는 제 2 변환 기간이며 2회째의 디지털ㆍ아날로그 변환을 하는 기간이다.
충전 기간(Td)에서는, 도 5의 충전용 트랜지스터(Qs31)가 온 상태가 되고, 유지 커패시터(Ch)의 전하가 충전된다. 또, 충전 기간(Td)은 충전하기에 충분한 시간으로 설정된다 .
제 1 변환 기간(Tc1)에서는, 도 5의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 전부 온 상태가 되고, 디지털ㆍ아날로그 변환 회로부(25)는 등가적으로 도 7에 도시하는 것과 같은 회로 구성이 된다.
도 7에 나타내는 바와 같이, 제 1 변환 기간(Tc1)에 있어서는 제 1 변환 트랜지스터(Qc1) 게이트와 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)는 각각 공통 게이트선(GL1, GL2)을 통하여 접속되어 있다. 즉, 제 1 변환 트랜지스터(Qc1)와 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각은 커런트 미러 회로를 구성하고 있다. 또한, 전류 가산 회로(28)의 출력은 제 2 기준 전류 생성 트랜지스터(Qr2)의 드레인에 접속된다. 그리고, 제 3 기준 전류 생성 트랜지스터(Qr3)의 드레인은, 제 2 변환 트랜지스터(Qc2)의 드레인에 접속되는 동시에, 제 2 변환 트랜지스터(Qc2)의 게이트와 드레인은 접속된다. 즉, 제 2 변환 트랜지스터(Qc2)는 다이오드 접속된다.
여기서, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 이득 계수(β)의 비는, 1:2:4:8로 설정되어 있다. 또한, 제 1 변환 트랜지스터(Qc1)와 제 1 구동 트랜지스터의 이득 계수(β)의 비는, 1／√K:1로 설정되어 있다. 여기에서, 이득 계수(β)는, β=M×β0=(μ×C×W/L)로 정의되고, M은 상대치, β0은 소정의 정수, μ는 캐리어의 이동도, C는 게이트 용량, W는 채널 폭, L은 채널 길이이다. 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 이득 계수(β)는, 화상 디지털 데이터(D1∼D4)의 각 비트의 무게에 대응시킨 값으로 각각 설정되어 있다. 예를 들면 최하위 비트의 화상 디지털 데이터의 D1은, 이득 계수(β)가 가장 작은 제 1 구동 트랜지스터(Qd1)에 접속되어 있는 제 1 스위칭 트랜지스터(Qsd1)에 공급된다. 그리고, 최상위 비트의 화상 디지털 데이터의 D4는, 이득 계수(β)가 가장 큰 제 4 구동 트랜지스터(Qd4)에 접속되어 있는 제 4 스위칭 트랜지스터(Qsd4)에 공급된다.
또한, 트랜지스터의 전류 구동 능력은 이득 계수(β)에 비례하므로, 제 1 변환 트랜지스터(Qc1), 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 전류 구동 능력의 비는, 1/√ K:1:2:4:8이다. 따라서, 제 1 변환 트랜지스터(Qc1)에 흐르는 기준 전류(Iref)와 제 1∼제 4 전류 라인(La1, La2, La3, La4)에 흐르는 제 1∼ 제 4의 아날로그 전류(I1, I2, I3, I4)의 전류 레벨 비는, 1:1×√K:2×√K:4×√ K:8×√K가 된다.
그리고, 디지털ㆍ아날로그 변환 회로부(25)에 기준 전압(Vref)이 입력되면, 제 1 변환 트랜지스터(Qc1)에는 기준 전류(Iref)가 흐른다. 그리고, 제어 회로(11)로부터 4비트의 화상 디지털 데이터(D)(D1∼D4)가 입력되면, 그 화상 디지털 데이터(D)(D1∼D4)에 의거하여 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)가 온 상 태가 된다. 그리고, 그 온 상태가 된 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)에 접속된 제 1∼제 4 전류 라인(La1∼La4)에는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 전류 구동 능력에 따른, 즉 2진 가중된 전류가 흐른다. 그리고, 각 전류 라인에 흐르는 전류의 총합계는 입력되는 화상 디지털 데이터(D)(D1∼D4)에 비례하고 있고, 제 1 출력 전류 라인(Lo1)에는 기준 전류(Iref)에 대하여 2진 가중된 제 1 출력 전류(Iout1)가 흐른다. 제 1 출력 전류(Iout1)는 이하의 관계가 된다.
Iout1＝√K× (1× D1+2× D2+4× D3+8× D4)× Iref
또한, 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)는 커런트 미러 회로를 구성하고 있다. 그 때문에, 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)와 제 2 변환 트랜지스터(Qc2)의 이득 계수(β)의 비가 1:1:1이라고 하면, 제 3 기준 전류 생성 트랜지스터(Qr3) 및 제 2 변환 트랜지스터(Qc2)에는 상기 제 1 출력 전류(Iout1)가 흐른다. 여기에서, 제 2 변환 트랜지스터(Qc2)는 다이오드 접속되어 있기 때문에, 상기 제 1 출력 전류(Iout1)는 제 2 출력 전압(Vout2)으로 변환된다. 그리고, 제 2 변환 트랜지스터(Qc2)의 게이트에 접속된 유지 커패시터(Ch)에는, 상기 제 2 출력 전압(Vout2)에 대응하는 전하가 유지된다. 따라서, 제 1 변환 기간(Tc1)에서는 기준 전압(Vref)에 따른 기준 전류(Iref)에 대하여 2진 가중된 제 1 출력 전류(Iout1)에 대응하는 전하를, 유지 커패시터(Ch)에 유지하게 된다. 또, 제 1 변환 기간(Tc1)은, 디지털ㆍ아날로그 변환에 충분한 시간이며, 또, 유지 커패시터(Ch)에 유지된 전하에 대하여 자연 방전된 전하를 무시할 수 있는 양과 같은 시간으로 설정된다.
다음으로, 도 6에 나타내는 제 2 변환 기간(Tc2)에서는, 도 5의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 전부 오프 상태가 되고, 그 후에 제 1, 제 2 출력 선택 트랜지스터(Qs21, Qs22)가 온 상태가 된다. 그리고, 디지털ㆍ아날로그 변환 회로부(25)는 등가적으로 도 8에 나타내고 있는 바와 같은 회로 구성이 된다.
도 8에 나타내는 바와 같이 제 2 변환 기간(Tc2)에 있어서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 게이트에는, 제 1 변환 기간(Tc1)에 유지 커패시터(Ch)에 축적된 전하를 따르고 있는 제 2 출력 전압(Vout2)이 입력된다. 즉, 제 2 변환 기간(Tc2)에서는, 제 1 변환 기간(Tc1)에 전류 가산 회로(28)로부터 출력된 제 1 출력 전류(Iout1)를 기준 전류로서 디지털ㆍ아날로그 변환을 실시한다. 이 때, 제 1∼제 4 전류 라인(La1, La2, La3, La4)에 흐르는 제 1∼제 4 아날로그 전류(I1, I2, I3, I4)의 전류 레벨 비는, 1×√K:2×√K:4×√K:8×√K가 된다.
상세하게는, 우선, 제어 회로(11)로부터 이전의 4비트 화상 디지털 데이터(D)(D1∼D4)가 입력된다. 그리고, 그 화상 디지털 데이터(D)(D1∼D4)에 의거하여 온 상태가 된 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)에 접속된 제 1∼제 4 전류 라인(La1∼La4)에는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 전류 구동 능력에 따른, 즉 2진 가중된 전류가 흐른다. 그리고, 각 전류 라인에 흐르는 전류의 총합계는 입력되는 화상 디지털 데이터(D)(D1∼D4)에 비례하고 있고, 출력 전류 라인(데이터선)(Xm)에는 제 1 변환 기간(Tc1)에 얻어진 제 1 출력 전류(Iout1)에 대하여 2진 가중된 출력 전류(데이터 신호)(IDm)가 흐른다. 또한, 제 2 변환 기간(Tc2)은, 디지털ㆍ아날로그 변환에 충분한 시간이며, 또 데이터선(Xm)에 구비된 화소 회 로(20)에 출력 전류(데이터 신호)(IDm)를 공급하기에 충분한 시간으로 설정된다. 출력 전류(데이터 신호)(IDm)는 이하의 관계가 된다.
(IDm)＝√K×(1×D1+2×D2+4×D3+8×D4)×Iout1
＝K×(1× D1+2×D2+4×D3+8×D4)2×Iref
즉, 입력되는 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력인 출력 전류(데이터 신호)(IDm)를 얻을 수 있다. 또한, 제 1 변환 트랜지스터(Qc1)의 이득 계수(β)를 변경함으로써, 출력 전류(데이터 신호)(IDm)의 경사를 변경할 수 있다. 이에 따라, 예를 들면 표시 패널부(12)에서의 γ보정에 있어서 γ=2.2를 실현시키는 데이터 신호로서, 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)가 구해졌다고 하자. 그 경우에도, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력이면서도 근사적으로 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다.
상세하게는, 도 9에 나타내는 바와 같이 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류는, 특성선(ML1)에 나타내고 있는 바와 같은 파형이 된다. 한편, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 출력 전류(데이터 신호)(IDm)는, 이득 계수(β)의 비(K)를, 예를 들면 2.25라고 한 경우, 특성선(ML2)에 나타내고 있는 바와 같은 파형이 되고, 상기 특성선(ML1)에 가까운 파형이 된다. 즉, 출력 전류(데이터 신호)(IDm)는, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로 그 전류 출력이면서도, 이득 계수(β)의 비(K)를 바꾸어서 그 경사를 조정함으로써, 근사적으로 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다. 따라서, 표시 패널부(12)에 있어서의 γ보정을 근사적으로 실현시킬 수가 있다.
또한, 특허청구범위에 기재된 제 1 제어 신호는, 예를 들면 본 실시예에서는, 제 1 출력 전압(Vout1)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 2 제어 신호는, 예를 들면 본 실시예에서는, 제 2 출력 전압(Vout2)에 대응하고 있다. 또한, 특허청구범위에 기재된 요소 전류는, 예를 들면 본 실시예에서는 제 1∼제 4 아날로그전류(I1, I2, I3, I4)에 대응하고 있다. 또한 특허청구범위에 기재된 디지털 입력 신호는, 예를 들면 본 실시예에서는 4비트의 화상 디지털 데이터(D)(D1∼D4)에 대응하고 있다. 또한, 특허청구범위에 기재된 합성 전류는, 예를 들면 본 실시예에서는 제 1 출력 전류(Iout1) 및 출력 전류(데이터 신호)(IDm)에 대응하고 있다. 또한, 특허청구범위에 기재된 전류 가산 회로는, 예를 들면 본 실시예에서는 전류 가산 회로(28)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 1 신호 생성 회로는, 예를 들면 본 실시예에서는 제 1 제어 회로부(26)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 2 신호 생성 회로는, 예를 들면 본 실시예에서는 제 2 제어 회로부(30)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 1 선택 회로는, 예를 들면 본 실시예에서는 제 1 선택 회로부(27)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 2 선택회로는, 예를 들면 본 실시예에서는 제 2 선택 회로부(29)에 대응하고 있다. 또한, 특허청구범위에 기재된 외부 회로는, 예를 들면 본 실시예에서는 표시 패널부(12)에 대응하고 있다. 또한, 특허청구범위에 기재된 전류 생성 회로는, 예를 들면 본 실시예에서는 디지털ㆍ아날로그 변환 회로부(25)에 대응하고 있다. 또한, 특허청구범위에 기재된 선택 제어 회로는, 예를 들면 본 실시예에서는 제어 회로(11)에 대응하고 있다. 또한, 특허청구범위에 기재된 출력 신호는, 예를 들면 본 실시예에서는 출력 전류(데이터 신호)(IDm)에 대응하고 있다. 또한, 특허청구범위에 기재된 디지털ㆍ아날로그 변환 회로부는, 예를 들면 본 실시예에서는 전류 가산 회로(28)에 대응하고 있다.
또한, 특허청구범위에 기재된 제 1 트랜지스터는, 예를 들면 본 실시예에서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 1 제어 단자는, 예를 들면 본 실시예에서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각 게이트에 대응하고 있다. 또한, 특허청구범위에 기재된 제 2 트랜지스터는, 예를 들면 본 실시예에서는 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)에 대응하고 있다. 또한, 특허청구범위에 기재된 제 2 제어 단자는, 예를 들면 본 실시예에서는 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)의 각 게이트에 대응하고 있다. 또한, 특허청구범위에 기재된 전류 경로는, 예를 들면 본 실시예에서는 제 1 출력 전류 라인(Lo1)에 대응하고 있다. 또한, 특허청구범위에 기재된 유지 수단은, 예를 들면 본 실시예에서는 유지 커패시터(Ch)에 대응하고 있다. 또한, 특허청구범위에 기재된 전류 전압 변환 수단은, 예를 들면 본 실시예에서는 제 2 변환 트랜지스터(Qc2)에 대응하고 있다.
또한, 특허청구범위에 기재된 전기 광학 장치는, 예를 들면 본 실시예에서는 유기 일렉트로루미네선스 표시 장치(10)에 대응하고 있다.
상기 실시예에 의하면, 이하와 같은 효과를 얻을 수 있다.
(1) 상기 실시예에서는 데이터선 구동 회로(14)에 구비된 전류 출력형의 디지털ㆍ아날로그 변환 회로부(25)는, 제 1 제어 회로부(26), 제 1 선택 회로부(27), 전류 가산 회로(28), 제 2 선택 회로부(29), 제 2 제어 회로부(30)를 갖추고 있다. 디지털ㆍ아날로그 변환 회로부(25)는, 화상 디지털 데이터(D)(D1∼D4)를 선형 특성의 아날로그 전류에 변환하는 전류 출력형의 디지털ㆍ아날로그 변환 회로이며, 제 1∼제 3 선택 신호(S1∼S3)를 선택적으로 온ㆍ오프함으로써 시분할 처리가 가능하다.
이에 따라, 제 1 변환 기간(Tc1)에서는 기준 전압(Vref)에 따른 기준 전류(Iref)에 대하여 2진 가중된 제 1 출력 전류(Iout1)에 따른 전하를 유지 커패시터(Ch)에 유지한다. 그리고, 제 2 변환 기간(Tc2)에 있어서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 게이트에는, 제 1 변환 기간(Tc1)에 유지 커패시터(Ch)에 축적된 전하에 따른 제 2 출력 전압(Vout2)이 입력된다. 즉, 제 1 변환 기간(Tc1)에 전류 가산 회로(28)로부터 출력된 제 1 출력 전류(Iout1)를 기준 전류로서 디지털ㆍ아날로그 변환을 실시한다. 따라서, 선형 특성의 1개의 전류 출력형의 디지털ㆍ아날로그 변환 회로를 시분할로 사용하고, 1회째의 디지털ㆍ아날로그 변환 결과를 기준으로 다시 2회째의 디지털ㆍ아날로그 변환을 함으로써, 입력되는 화상 디지털 데이터(D)(D1∼D4)에 대하여 2승 특성이 되는 아날로그 전류 출력을 얻을 수 있다.
(2) 상기 실시예에서는, 선형 특성의 1개의 전류 출력형의 디지털ㆍ아날로그 변환 회로부(25)를 시분할로 사용하여, 1회째의 디지털ㆍ아날로그 변환 결과를 기준으로 다시 2회째의 디지털ㆍ아날로그 변환을 하는 것만으로, 입력되는 화상 디지털 데이터(D)(D1∼D4)에 대하여 2승 특성이 되는 아날로그 전류 출력을 얻었다. 그 때문에 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서 장치 전체를 소형화하는 동시에, 비용을 저감할 수 있다.
(3) 상기 실시예에서는 디지털ㆍ아날로그 변환 회로부(25)에 구비된 제 1 변환 트랜지스터(Qc1) 이득 계수(β)를 변경함으로써, 디지털ㆍ아날로그 변환 회로부(25)의 2승 특성이 되는 아날로그 전류 출력의 경사를 변경할 수 있다. 그 때문에 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로 없이 선형으로 지시되는 계조 데이터에 대하여 비선형 특성의 아날로그 전류를, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서, 장치 전체를 소형화하는 동시에 비용을 저감할 수 있다.
(제 2 실시예)
다음으로 본 발명을 구체화한 제 2 실시예를 도 6, 도 9∼도 12를 따라서 설명한다. 본 실시 형태에서는, 제 1 실시예에서 설명한 디지털ㆍ아날로그 변환 회로부(25)에 조정 회로(31)를 부가한 것과, 디지털ㆍ아날로그 변환 회로부(25)에 구비된 전류 가산 회로(28)에 고정 저항(R1∼R4)을, 같은 제 2 선택 회로부(29)에 고 정 저항(R5)을 부가한 것이 제 1 실시형과 다르다. 이하의 실시예에 있어서, 상기 제 1 실시예와 같은 부분에 대해서는, 동일 부호를 붙이고, 그 상세한 설명은 생략한다.
도 10에 나타내는 바와 같이, 디지털ㆍ아날로그 변환 회로부(25)는, 제 1 제어 회로부(26), 제 1 선택 회로부(27), 전류 가산 회로(28), 제 2 선택 회로부(29), 제 2 제어 회로부(30), 조정 회로(31)를 갖추고 있다. 조정 회로(31)는, 제 1 출력 전류 라인(Lo1)에 전류 가산 회로(28)와 병렬로 접속되어 있다.
디지털ㆍ아날로그 변환 회로부(25)는, 그 전류 가산 회로(28)에 고정 저항(R1∼R4), 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4), 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4), 제 1∼제 4 전류 라인(La1∼La4)과 제 1∼제 4 디지털 신호선(Ld1∼Ld4)을 구비하고 있다. 본 실시예에서는 고정 저항(R1∼R4)이, 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)의 각 드레인과 전류 가산 회로(28)의 제 1 출력 전류 라인(Lo1) 사이에 접속되어 있다.
제 2 선택 회로부(29)는, 제 3 유지 선택 트랜지스터(Qs13), 제 2 출력 선택 트랜지스터(Qs22), 제 1 출력 전류 라인(Lo1), 제 2 출력 전류 라인(Lo2) 및 출력 전류 라인(데이터선)(Xm), 고정 저항(R5)을 구비하고 있다. 본 실시예에서는 고정 저항(R5)은 제 3 유지 선택 트랜지스터(Qs13)의 드레인과 제 2 출력 전류 라인(Lo2) 사이에 접속되어 있다.
조정 회로(31)는, 제 3 출력 선택 트랜지스터(Qs23), 가변 저항(Rv), 제 5 구동 트랜지스터(Qd5), 제 1 출력 전류 라인(Lo1), 제 5 전류 라인(La5)을 구비하 고 있다. 제 3 출력 선택 트랜지스터(Qs23)는, 그 드레인이 제 1 출력 전류 라인(Lo1)에 접속되어 있고, 그 게이트에는 상기 제 2 선택 신호(S2)가 입력되어 있다. 제 3 출력 선택 트랜지스터(Qs23)의 소스와 제 5 전류 라인(La5) 사이에는 가변 저항(Rv)이 접속되어 있다. 이 가변 저항(Rv)은, 예를 들면 공장 출시 시 검사 공정에서 유기 일렉트로루미네선스 표시 장치(10)의 특성에 합쳐서 개별로 저항치를 설정한다. 제 5 구동 트랜지스터(Qd5)의 소스는 접지되어 있고, 그 게이트는 전류 가산 회로(28)에 구비된 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 게이트와 함께 공통 게이트선(GL2)에 접속되어 있다. 그리고, 제 5 구동 트랜지스터(Qd5)의 드레인은, 제 5 전류 라인(La5)에 접속되어 있다.
이렇게 구성된 디지털ㆍ아날로그 변환 회로부(25)도, 도 6에 나타내는 타이밍에서 상기 제 1∼제 3 선택 신호(S1∼S3)를 온ㆍ오프 함으로써, 1개의 디지털ㆍ아날로그 변환 회로부(25)를 시분할로 사용할 수 있고, 화상 디지털 데이터(D)(D1∼D4)가 입력될 때마다 2회 디지털ㆍ아날로그 변환 처리를 할 수 있다.
제 1 변환 기간(Tc1)에서는, 도 10의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 온 상태가 되고, 디지털ㆍ아날로그 변환 회로부(25)는 등가적으로 도 11에 나타내는 회로 구성이 된다. 제 1 변환 트랜지스터(Qc1) 게이트와 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각은 커런트 미러 회로를 구성하고 있다. 또한 전류 가산 회로(28)의 출력은 고정 저항(R5)에 접속된다. 그리고, 제 3 기준 전류 생성 트랜지스터(Qr3)의 드레인은, 제 2 변환 트랜지스터(Qc2)의 드레인에 접속되어, 제 2 변환 트랜지스터(Qc2)의 게이트와 드레인은 접속된다. 즉, 제 2 변환트 랜지스터(Qc2)는 다이오드 접속되어 있다.
여기에서, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 이득 계수(β)의 비는, 제 1 실시예와 같이 1:2:4:8로 설정되어 있고, 제 1 변환 트랜지스터(Qc1) 이득 계수(β)는, 1／√K로 설정되어 있다. 또한, 트랜지스터의 전류 구동 능력은 이득 계수(β)에 비례하므로, 제 1 변환 트랜지스터(Qc1), 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 전류 구동 능력의 비는, 1／√K:1:2:4:8이다. 따라서, 제 1 변환트랜지스터(Qc1)에 흐르는 기준 전류(Iref)와 제 1∼제 4 전류 라인(La1, La2, La3, La4)에 흐르는 제 1∼제 4 아날로그 전류(I1, I2, I3, I4)의 전류 레벨 비는, 1:1×√K:2×√K:4×√K:8×√K가 된다. 본 실시예에서는 고정 저항(R1∼R4)이 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 각각의 온 저항에 대하여 무시할 수 있는 저항치라고 하면, 고정 저항(R1∼R4)은 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)에 흐르는 전류를 제한하지 않는다. 따라서, 제 1∼제 4 전류 라인(La1∼La4)을 흐르는 전류의 총합계는 제 1 실시예와 같이, √ K×(1×D1+2×D2+4×D3+8×D4)×Iref가 된다.
또한, 고정 저항(R5)이 제 2 및 제 3 기준 전류 생성 트랜지스터(Qr2, Qr3)의 온 저항에 대하여 무시할 수 있는 저항치였다고 하면, 고정 저항(R5)은, 제 2 변환트랜지스터(Qc2)에 흐르는 전류를 제한하지 않고, 제 2 변환 트랜지스터(Qc2)에는 상기 제 1 출력 전류(Iout1)가 흐른다. 여기에서, 제 2 변환 트랜지스터(Qc2)는 다이오드 접속되어 있기 때문에, 상기 제 1 출력 전류(Iout1)는 제 2 출력 전압(Vout2)으로 변환된다. 그리고, 제 2 변환 트랜지스터(Qc2)의 게이트에 접속 된 유지 커패시터(Ch)에는, 상기 제 2 출력 전압(Vout2)에 대응하는 전하가 유지된다. 따라서, 제 1 변환 기간(Tc1)에서는 기준 전압(Vref)에 따른 기준 전류(Iref)에 대하여 2진 가중된 제 1출력 전류(Iout1)에 대응하는 전하를, 유지 커패시터(Ch)에 유지하게 된다.
다음으로 도 6에 나타내는 바와 같이 제 2 변환 기간(Tc2)에서는, 도 10의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 전부 오프 상태가 되고, 그 후에 제 1∼제 3 출력 선택 트랜지스터(Qs21∼Qs23)가 온 상태가 된다. 그리고, 디지털ㆍ아날로그 변환 회로부(25)는 등가적으로 도 12에 나타내고 있는 바와 같은 회로 구성이 된다.
도 12에 나타내는 바와 같이, 제 2 변환 기간(Tc2)에 있어서는 제 1∼제 5 구동 트랜지스터(Qd1∼Qd5)의 각각의 게이트에는, 제 1 변환 기간(Tc1)에 유지 커패시터(Ch)에 축적된 전하에 따른 제 2 출력 전압(Vout2)이 입력된다. 즉, 제 2 변환 기간(Tc2)에서는, 제 1 변환 기간(Tc1)에 전류 가산 회로(28)로부터 출력된 제 1 출력 전류(Iout1)를 기준 전류로서 디지털ㆍ아날로그 변환을 실시한다. 이 때, 제 1∼제 4전류 라인(La1, La2, La3, La4)에 흐르는 제 1∼제 4 아날로그 전류(I1, I2, I3, I4)의 전류 레벨 비는, 1×√K:2×√K:4×√K:8×√K가 된다.
상세하게는, 우선 제어 회로(11)로부터 4비트의 화상 디지털 데이터(D)(D1∼D4)가 입력된다. 그리고, 그 화상 디지털 데이터(D)(D1∼D4)에 의거하여 온 상태가 된 제 1∼제 4 스위칭 트랜지스터(Qsd1∼Qsd4)에 접속된 제 1∼ 제 4 전류 라인(La1∼La4)에는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)의 전류 구동 능력에 따른, 즉 2진 가중된 전류가 흐른다. 그리고, 각 전류 라인에 흐르는 전류의 총합계는 입력되는 화상 디지털 데이터(D)(D1∼D4)에 비례하고 있고, 제 1 출력 전류(Iout1)에 대하여 2진 가중된 전류가 된다.
여기서, 제 5 구동 트랜지스터(Qd5)의 이득 계수(β)는, 제 2 변환 트랜지스터(Qc2)의 이득 계수(β)와 같은 값으로 설정되어 있고, 제 2 변환 트랜지스터(Qc2)와 제 5 구동 트랜지스터(Qd5)의 전류 구동 능력의 비는 1:1이다. 즉, 고정 저항(R5)의 저항치와 가변 저항(Rv)의 저항치가 같을 경우, 상기 제 1 출력 전류(Iout1)와 제 5 전류 라인(La5)에 흐르는 제 5 아날로그 전류(I5)는 같은 값이 된다. 제 5 전류 라인(La5)에 흐르는 제 5 아날로그 전류(I5)는 이하의 관계가 된다.
I5=(R5/Rv)×Iout1
즉, 고정 저항(R5)에 대하여 가변 저항(Rv)을 작게 한 만큼 제 5 전류 라인(La5)에 흐르는 제 5 아날로그 전류(I5)는 커진다. 출력 전류(데이터 신호)(IDm)는, 제 1∼제 5 아날로그 전류(I1∼I5)의 합계다. 따라서, 출력 전류(데이터 신호)(IDm)는 이하의 관계가 된다.
(IDm)＝√K×(1×D1+2×D2+4×D3+8×D4)×Iout1+I5
＝K×(1×D1+2×D2+4×D3+8×D4)2+(R1/Rv)
×√K×(1×D1+2×D2+4×D3+8×D4)×Iref
즉, 입력되는 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출 력에서 어떤 출력 전류(데이터 신호)(IDm)를 얻을 수 있다. 또한, 제 1 변환 트랜지스터(Qc1) 이득 계수(β)를 변경함으로써, 출력 전류(데이터 신호)(IDm)의 경사를 변경할 수 있다. 이에 따라, 예를 들면 표시 패널부(12)에 있어서의 γ보정에 있어서 γ=2.2를 실현하는 데이터 신호로서, 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)가 구해졌다고 하자. 그 경우에도, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력이면서도 근사적으로 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다.
상세하게는, 도 9에 나타내는 바와 같이, 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류는, 특성선(ML1)에 나타내고 있는 바와 같은 파형이 된다. 한편, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 출력 전류(데이터 신호)(IDm)는, 이득 계수(β)의 비(K)를 예를 들면 2.25로 한 경우, 특성선(ML2)에 나타내고 있는 바와 같은 파형이 되고, 상기 특성선(ML1)에 가까운 파형이 된다. 즉, 출력 전류(데이터 신호)(IDm)는, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력이면서도, 이득 계수(β)의 비(K)를 바꾸어 그 경사를 조정함으로써, 근사적으로 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다.
또한, 가변 저항(Rv)의 저항치를 변화시킴으로써, 출력 전류(데이터 신호)(IDm)의 특성의 경사를 바꿀 수 있다. 즉, 고정 저항(R5)에 대하여 가변 저항(Rv)을 작게 해 가면, 제 5 전류 라인(La5)에 흐르는 제 5 아날로그 전류(I5)는 증 가하고, 도 9의 특성선(ML3)에 나타내는 바와 같이 출력 전류(데이터 신호)(IDm)의 경사를 급하게 할 수 있다. 그리고, 고정 저항(R5)에 대하여 가변 저항(Rv)을 크게 해 가면, 제 5 전류 라인(La5)에 흐르는 제 5 아날로그 전류(I5)는 감소하고, 특성선(ML4)에 나타내는 바와 같이 출력 전류(데이터 신호)(IDm)의 경사를 완만하게 할 수 있다. 따라서, 화상 디지털 데이터(D)(D1∼D4)에 대하여 2승뿐만아니라, 보다 넓은 범위의 비선형성을 가진 출력을 얻을 수 있고, 표시 패널부(12)에서의 γ보정을 근사하게 실현할 수 있다.
또한, 특허청구범위에 기재된 제 2 요소 전류는, 예를 들면 본 실시예에서는 제 5 아날로그 전류(I5)에 대응하고 있다. 또한, 특허청구범위에 기재된 조정 회로는, 예를 들면 본 실시예에서는 조정 회로(31)에 대응하고 있다.
상기 실시예에 의하면, 제 1 실시예의 효과에 부가해서 이하와 같은 효과를 얻을 수 있다.
(1) 상기 실시예에서는 시분할 처리가 가능한 디지털ㆍ아날로그 변환 회로부(25)에 조정 회로(31)를 부가하고, 디지털ㆍ아날로그 변환 회로부(25)에 구비된 전류 가산 회로(28)에 고정 저항(R1∼R4)을, 같은 제 2 선택 회로부(29)에 고정 저항(R5)을 부가했다. 그리고, 조정 회로(31)는, 제 3 출력 선택 트랜지스터(Qs23), 가변 저항(Rv), 제 5 구동 트랜지스터(Qd5)를 구비하고 있어, 이 가변 저항(Rv)의 값을 변화시킴으로써, 제 5 전류 라인(La5)을 흐르는 전류값을 변화시킬 수 있다. 이에 따라, 복잡한 신호 처리 회로와 복수의 디지털ㆍ아날로그 변환 회로를 설치하지 않고 2승뿐만아니라, 더 넓은 범위의 비선형성을 가진 아날로그 전류를 얻을 수 있다.
(2) 상기 실시예에서는 시분할 처리가 가능한 디지털ㆍ아날로그 변환 회로부(25)에 구비한 가변 저항(Rv)의 값을 변화시키는 것만으로, 입력되는 화상 디지털 데이터(D)(D1∼D4)에 대하여 2승의 비선형 특성뿐만 아니라, 또한 넓은 범위의 비선형 특성의 아날로그 전류를 적은 회로 소자수로, 또한 간단한 회로 구성에 의해 생성할 수 있다. 따라서, 장치 전체를 소형화하는 동시에 비용을 저감할 수 있다.
(제 3 실시예)
다음으로, 본 발명을 구체화한 제 3 실시예를 도 6, 도 7, 도 9, 도 13, 도 14를 따라서 설명한다. 본 실시예에서는 제 1 실시예에서 설명한 디지털ㆍ아날로그 변환 회로부(25)에 조정 회로(32)를 부가한 것만 제 1 실시예와 다르다. 이하의 실시예에서 상기 제 1 실시예와 같은 부분에 대해서는, 동일한 부호를 붙이고, 그 상세한 설명은 생략한다.
도 13에 나타내는 바와 같이, 조정 회로(32)는 제 1 출력 전류 라인(Lo1)에 전류 가산 회로(28)와 병렬로 접속되어 있다. 조정 회로(32)는, 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc), 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc), 제 3∼제 5 출력 선택 트랜지스터(Qs2a, Qs2b, Qs2c)를 갖추고 있다. 또한, 조정 회로(32)는, 제 5∼제 7 전류 라인(Laa, Lab, Lac)을 구비하고 있다.
제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)는, 그 게이트가 공통 게이트선(GL2)을 통하여 전류 가산 회로(28)의 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)에 접속되어 있고, 그 소스는 각각 접지되어 있다. 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)는, 그 드레인은 병렬에 배열된 제 5∼제 7 전류 라인(Laa, Lab, Lac)에 각각 접속되어 있다. 제 5∼제 7 전류 라인(Laa, Lab, Lac)은, 각각 대응하는 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc)의 각 소스에 접속되어 있다. 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc)의 게이트에는 제어 회로(11)로부터 디지털 신호(Da, Db, Dc)가 각각 입력된다. 디지털 신호(Da, Db, Dc)는, 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc) 중의 어느 것인가 1개를 선택적으로 온 상태로 하는 신호이다. 예를 들면 디지털 신호(Da)가 H레벨일 때는 제 5 스위칭 트랜지스터(Qsda)만이 온 상태가 된다. 한편, 디지털 신호(Db 및 Dc)는 L레벨이 되고, 제 6 및 제 7 스위칭 트랜지스터(Qsdb, Qsdc)는 오프 상태가 된다.
제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc)의 드레인은, 제 3∼제 5 출력 선택 트랜지스터(Qs2a, Qs2b, Qs2c)의 소스에 접속되어 있다. 제 3∼제 5 출력 선택 트랜지스터(Qs2a, Qs2b, Qs2c)는, 그 드레인이 제 1 출력 전류 라인(Lo1)에 접속되어 있고, 그 게이트에는 상기 제 2 선택 신호(S2)가 입력된다.
이와 같이 구성된 디지털ㆍ아날로그 변환 회로부(25)도, 도 6에 나타내는 타이밍으로 상기 제 1∼제 3 선택 신호(S1∼S3)를 온ㆍ오프 함으로써, 1개의 디지털ㆍ아날로그 변환 회로부(25)를 시분할로 사용할 수 있고, 화상 디지털 데이터(D)(D1∼D4)가 입력될 때마다 2회 디지털ㆍ아날로그 변환 처리를 할 수 있다.
제 1 변환 기간(Tc1)에서는, 도 13의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 온 상태가 되고, 디지털ㆍ아날로그 변환 회로부(25)는 제 1 실시예와 같이, 등가적으로 도 7에 나타내고 있는 바와 같은 회로 구성이 된다. 제 1∼제 4 전류 라인(La1∼La4)을 흐르는 전류의 총합계는 제 1 실시예와 같이, √ K×(1×D1+2×D2+4×D3+8×D4)×Iref가 된다. 또한, 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)는 커런트 미러 회로를 구성하고 있기 때문에, 제 3 기준 전류 생성 트랜지스터(Qr3) 및 제 2 변환 트랜지스터(Qc2)에는 상기 제 1 출력 전류(Iout1)가 흐른다. 여기에서, 제 2 변환 트랜지스터(Qc2)는 다이오드 접속되어 있기 때문에, 상기 제 1 출력 전류(Iout1)는 제 2 출력 전압(Vout2)으로 변환된다. 따라서, 제 1 변환 기간(Tc1)에서는 기준 전압(Vref)에 따른 기준 전류(Iref)에 대하여 2진 가중된 제 1 출력 전류(Iout1)에 대응하는 전하를, 유지 커패시터(Ch)에 유지한다.
다음으로, 도 6에 나타내는 바와 같이, 제 2 변환 기간(Tc2)에서는, 도 13의 제 1∼제 5 유지 선택 트랜지스터(Qs11∼Qs15)가 전부 오프 상태가 되고, 그 후에 제 1∼제 5 출력 선택 트랜지스터(Qs21, Qs22, Qs2a, Qs2b, Qs2c)가 온 상태가 된다. 그리고, 디지털ㆍ아날로그 변환 회로부(25)는 등가적으로 도 14에 나타내고 있는 바와 같은 회로 구성이 된다.
도 14에 나타내는 바와 같이 제 2 변환 기간(Tc2)에 있어서는 제 1∼제 7 구동 트랜지스터(Qd1∼Qd4, Qda, Qdb, Qdc)의 각각의 게이트에는, 제 1 변환 기간(Tc1)에 유지 커패시터(Ch)에 축적된 전하에 따른 제 2 출력 전압(Vout2)이 입력된다. 즉, 제 2 변환 기간(Tc2)에서는, 제 1 변환 기간(Tc1)에 전류 가산 회로(28)로부터 출력된 제 1 출력 전류(Iout1)를 기준 전류로서 디지털ㆍ아날로그 변환을 실시한다.
이 때, 제 2 변환 트랜지스터(Qc2) 및 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)의 이득 계수(β)의 비는 각각 다르고, 1:a:b:c로 설정되어 있다. 따라서, 제 2 변환 트랜지스터(Qc2), 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)의 전류 구동 능력의 비는 1:a:b:c이다. 제 5∼제 7스위칭 트랜지스터(Qsda, Qsdb, Qsdc)는, 제 5∼제 7 전류 라인(Laa, Lab, Lac)을 흐르는 아날로그 전류(Ia, Ib, Ic) 중 어느 것인가 1개를 선택적으로 온 상태로 하기 위해서, 그 선택한 1개의 전류를 Iq라고 해서 그 전류 구동 능력비를 Q배라고 하면, Iq는 이하의 관계가 된다.
Iq=Q×Iout1(Q는 a, b, c 중 어느 것인가 1개)
또한, 제 1∼제 4 전류 라인(La1∼La4)을 흐르는 전류의 총합계는, 제 1 실시예와 마찬가지로 √K×(1×D1+2×D2+4×D3+8×D4)×Iout1이 된다.
따라서, 디지털ㆍ아날로그 변환 회로부(25)의 출력 전류(데이터 신호)(IDm)는, 제 1∼제 4 아날로그 전류(I1∼I4), 아날로그 전류(Iq)의 총합계가 되고, 다음과 같은 관계로 된다.
IDm＝√K×(1×D1+2×D2+4×D3+8×D4)×Iout1+Q×Iout1
＝K×(1×D1+2×D2+4×D3+8×D4)2
+Q×√K×(1×D1+2×D2+4×D3+8×D4)×Iref
즉, 입력되는 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력인 출력 전류(데이터 신호)(IDm)를 얻을 수 있다. 또한, 제 1 변환 트랜지스터(Qc1) 이득 계수(β)를 변경함으로써, 출력 전류(데이터 신호)(IDm)의 경사를 변경 할 수 있다. 이에 따라, 예를 들면 표시 패널부(12)에서의 γ 보정에 있어서 γ=2.2를 실현하는 데이터 신호로서, 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)가 요구된다고 하자. 그 경우에도, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력이면서도 근사한 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다.
상세하게는, 도 9에 나타내는 바와 같이, 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류는, 특성선(ML1)에 나타내고 있는 바와 같은 파형이 된다. 한편, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 출력 전류(데이터 신호)(IDm)는, 이득 계수(β)의 비(K)를 예를 들어 2.25라고 한 경우, 특성선(ML2)에 나타내고 있는 바와 같은 파형이 되고, 상기 특성선(ML1)에 가까운 파형이 된다. 즉, 출력 전류(데이터 신호)(IDm)는, 화상 디지털 데이터(D1∼D4)에 대하여 2승의 아날로그 전류 출력이면서도, 이득 계수(β)의 비(K)를 바꾸어서 그 경사를 조정함으로써, 근사적으로 화상 디지털 데이터(D1∼D4)에 대하여 2.2승의 출력 전류(데이터 신호)(IDm)를 얻을 수 있다.
또한, 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)의 어느 것인가 1개를 선택함으로써, 출력 전류(데이터 신호)(IDm)의 경사를 바꿀 수 있다. 예를 들면 이득 계수(β)의 비를 a<b<c라고 하면, 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)의 순으로, 출력 전류(데이터 신호)(IDm)의 경사를 급하게 할 수 있다. 즉, 제 7 구동 트랜지스터(Qdc)를 선택했을 때는, 예를 들면 도 9의 특성선(ML3)으로 나타내는 양에, 출력 전류(데이터 신호)(IDm)의 경사를 급하게 할 수 있다. 또한, 제 5 구동 트랜지스터(Qda)를 선택했을 때는, 예를 들면 도 9의 특성선(ML4)에 나타내는 바와 같이 출력 전류(데이터 신호)(IDm)의 경사를 완만하게 할 수 있다. 따라서, 보다 넓은 범위의 비선형성을 가진 출력을 얻을 수 있고, 표시 패널부(12)에서의 γ 보정을 근사적으로 실현할 수 있다.
또한, 특허청구범위에 기재된 제 2 요소 전류는, 예를 들면 본 실시예에서는 아날로그 전류(Ia, Ib, Ic)에 대응하고 있다. 또한, 특허청구범위에 기재된 조정 회로는, 예를 들면 본 실시예에서는 조정 회로(32)에 대응하고 있다.
상기 실시예에 의하면, 제 1 실시예의 효과에 부가하여, 이하와 같은 효과를 얻을 수 있다.
(1) 상기 실시예에서는 시분할 처리가 가능한 디지털ㆍ아날로그 변환 회로부(25)의 제 1 출력 전류 라인(Lo1)에 전류 가산 회로(28)와 병렬로 조정 회로(32)를 접속했다. 조정 회로(32)는, 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc), 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc), 제 3∼제 5 출력 선택 트랜지스터(Qs2a, Qs2b, Qs2c), 제 5∼제 7 전류 라인(Laa, Lab, Lac)을 구비하고 있다. 그리고, 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc) 중의 어느 것인가 1개를 선택함으로써, 제 5∼제 7 전류 라인(Laa, Lab, Lac)을 흐르는 전류값을 변화시켰다. 이에 따라, 복잡한 신호 처리 회로나 복수의 디지털ㆍ아날로그 변환 회로를 설치하지 않고 2승의 비선형 특성뿐만 아니라, 또한 넓은 범위의 비선형성을 가진 아날로그 전류를 얻을 수 있다.
(2) 상기 실시예에서는 시분할 처리가 가능한 디지털ㆍ아날로그 변환 회로부 (25)에 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)를 구비했다. 그리고, 그 제 5∼ 제 7 구동 트랜지스터(Qda, Qdb, Qdc) 중의 어느 것인가 1개를 선택할 뿐으로, 입력되는 화상 디지털 데이터(D)(D1∼D4)에 대하여 2승의 비선형 특성뿐만 아니라, 또한 넓은 범위의 비선형 특성의 아날로그 전류를 적은 회로 소자수로, 게다가 간단한 회로 구성에 의해 생성할 수 있다. 따라서, 장치 전체를 소형화하는 동시에 비용을 저감할 수 있다.
(제 4 실시예)
다음으로 제 1∼ 제 3 실시예에서 설명한 전기 광학 장치로서의 유기 EL 소자를 이용한 유기 일렉트로루미네선스 표시 장치(10)의 전자 기기에의 적용에 대해서 도 15를 따라서 설명한다. 유기 일렉트로루미네선스 표시 장치(10)는, 모바일형 퍼스널 컴퓨터, 휴대전화, 뷰어, 게임기 등의 휴대 정보 단말, 전자서적, 전자 페이퍼 등 각종 전자 기기에 적용할 수 있다. 또한, 유기 일렉트로루미네선스 표시 장치(10)는, 비디오카메라, 디지털 스틸 카메라, 카 네비게이션, 카 스테레오, 운전 조작 패널, 퍼스널 컴퓨터, 프린터, 스캐너, 텔레비전, 비디오 플레이어 등 각종 전자 기기에 적용할 수 있다.
도 15는, 모바일형 퍼스널 컴퓨터의 구성을 나타내는 사시도를 제시한다. 도 15에 있어서, 모바일형 퍼스널 컴퓨터(100)는, 키보드(101)를 구비한 본체부(102)와, 유기 일렉트로루미네선스 표시 장치(10)를 이용한 표시 유닛(103)을 구비하고 있다. 이 경우에 있어서도, 유기 일렉트로루미네선스 표시 장치(10)를 이용한 표시 유닛(103)은 상기 제 1∼3 실시예와 같은 효과를 발휘한다. 이 결과, 모 바일형 퍼스널 컴퓨터(100)는, 표시 품위가 우수한 표시를 실현시킬 수 있다.
또, 상기 각 실시예는 아래와 같이 변경하여도 좋다.
○ 상기 제 2 실시예에서는 가변 저항(Rv)은, 공장 출시 시의 검사 공정에서 유기 일렉트로루미네선스 표시 장치(10)의 특성에 합쳐서 개별로 저항치를 고정하도록 했다. 이것을, 예를 들면 가변 저항(Rv)을 저항 소자와 아날로그 스위치로 구성하고, 저항치 조정의 기능이 IC 칩에 기록된 프로그램에 의해 아날로그 스위치를 선택하고, 가변 저항(Rv)의 저항치를 표시 화상에 따라서 리얼 타임으로 가변시켜도 좋다.
○ 상기 제 3 실시예에서는 각각 다른 이득 계수(β)를 갖는 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)와 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc)를 3종류 이용하고, 그들을 선택적으로 온 상태로 함으로써 비선형 특성의 경사를 변화시켰다. 이것을, 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc) 중 2종류 이상을 조합시켜서 온 상태로 하여 비선형 특성의 경사를 변화시켜도 좋다.
○ 상기 제 3 실시예에서는 각각 다른 이득 계수(β)를 갖는 제 5∼제 7 구동 트랜지스터(Qda, Qdb, Qdc)와 제 5∼제 7 스위칭 트랜지스터(Qsda, Qsdb, Qsdc)를 3종류 이용하고, 비선형 특성의 경사를 변화시켰다. 이것을, 2종류 또는 4종류 이상의 이득 계수(β)를 갖는 구동 트랜지스터와 그것에 대응하는 스위칭 트랜지스터를 이용하고, 그들을 선택적으로 온 상태로 함으로써 비선형 특성의 경사를 변화시켜도 좋다. 또한, 이들 2종류 또는 3종류 이상의 스위칭 트랜지스터 중 2종류 이상을 조합시켜서 온 상태로 해서, 비선형 특성의 경사를 변화시켜도 좋다. 또 한, 같은 이득 계수(β)를 갖는 2개 이상의 구동 트랜지스터와 그것에 대응하는 스위칭 트랜지스터 중 2개 이상을 조합시켜서 온 상태로 해서, 비선형 특성의 경사를 변화시켜도 좋다. 또한, 이들의 스위칭 트랜지스터를 선택적으로 온 하는 기능이 IC 칩에 기록된 프로그램에 의해 각 스위칭 트랜지스터를 표시 화상에 따라서 리얼타임으로 선택하고, 비선형 특성의 경사를 변화시켜도 좋다.
○ 상기 실시예에서는 제 1 변환 트랜지스터(Qc1)와 제 1 구동 트랜지스터(Qd1) 이득 계수(β)의 비를 1／√K:1로 함으로써 디지털ㆍ아날로그 변환 회로부(25)의 출력의 경사(K)를 설정했다. 이것을 제 1 변환 트랜지스터(Qc1)와 제 1 구동 트랜지스터(Qd1) 이득 계수(β)의 비를 1:1로 하여, 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)의 이득 계수(β)의 비를 1/K:1로 함으로써 디지털ㆍ아날로그 변환 회로부(25)의 출력의 경사(K)를 설정하여도 좋다. 또한, 제 1 변환 트랜지스터(Qc1)와 제 1 구동 트랜지스터(Qd1) 이득 계수(β)의 비를 1:1로 해서 제 2 기준 전류 생성 트랜지스터(Qr2)와 제 3 기준 전류 생성 트랜지스터(Qr3)의 이득 계수(β)의 비를 1:K로 함으로써 디지털ㆍ아날로그 변환 회로부(25)의 출력의 경사(K)를 설정해도 좋다.
○ 상기 실시예에서는 유기 일렉트로루미네선스 표시 장치(10)에 적용해서 가장 적합한 결과를 얻었지만, 유기 일렉트로루미네선스 표시 장치이외에 음성 압축 장치에 이용하는 비선형의 디지털ㆍ아날로그 변환 회로에 적용하여도 좋다.
○ 상기 실시예에서는 4비트의 화상 디지털 데이터(D)(D1∼D4)를 아날로그 전류에 변환하는 디지털ㆍ아날로그 변환 회로부(25)에 적용했지만, 이것을 3비트 이하, 혹은 5비트 이상의 화상 디지털 데이터(D)를 아날로그 전류로 변환하는 디지털ㆍ아날로그 변환 회로부(25)에 적용하여도 좋다.
○ 상기 실시예에서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)는, 각각 다른 이득 계수(β)를 갖는 트랜지스터였다. 이것을, 같은 이득 계수(β)를 갖는 트랜지스터를 복수개 병렬접속하고, 그 병렬 접속하는 개수를 변화시킴으로써, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)를 각각 등가적으로 다른 이득 계수(β)로 하여도 좋다. 이에 따라서, 디지털ㆍ아날로그 변환 회로부(25)는, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있다.
○ 상기 실시예에서는 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)는, 각각 다른 이득 계수(β)를 갖는 트랜지스터였다. 이것을, 같은 이득 계수(β)를 갖는 트랜지스터를 복수개 직렬접속하고, 그 직렬접속하는 개수를 변화시킴으로써, 제 1∼제 4 구동 트랜지스터(Qd1∼Qd4)를 각각 등가적으로 다른 이득 계수(β)로 하여도 좋다. 이에 따라, 디지털ㆍ아날로그 변환 회로부(25)는, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해 선형 특성을 갖는 아날로그 전류 출력을 정밀도 좋게 얻을 수 있다.
○ 상기 실시예에서는 화소 회로(20)에 구체화해서 가장 적절한 효과를 얻었지만, 유기 EL 소자(OLED) 이외의 예를 들면 LED나 FED 등의 발광 소자와 같은 전류 구동 소자를 구동하는 단위 회로에 구체화하여도 좋다. RAM 등(특히 MRAM)의 기억 장치에 구체화하여도 좋다.
○ 상기 실시예에서는 전류 구동 소자로서 유기 EL 소자(OLED)에 대해서 구체화했지만, 무기 일렉트로루미네선스 소자에 구체화하여도 좋다. 즉, 무기 일렉트로루미네선스 소자로부터 되는 무기 일렉트로루미네선스 표시 장치에 응용하여도 좋다.
○ 상기 실시예에서는 유기 EL 소자를 이용했을 경우를 예로 들어 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 액정 소자, 디지털 마이크로 디바이스(DMD), FED(Field Emission Display)나 SES(Surface-Conduction Display) 등에도 적용 가능하다.
본 발명에 의하면, 복잡한 신호 처리 회로나 복수의 전류 생성 회로를 구비하지 않고, 적은 회로 소자수로 게다가 간단한 회로 구성에 의해, 디지털 입력 신호에 대하여 비선형성을 갖는 아날로그 전류 출력을 얻을 수 있다.

Claims (25)

  1. 제 1 제어 신호 또는 제 2 제어 신호에 의거하여 복수의 요소(要素) 전류가 생성되고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산한 합성 전류를 생성하는 전류 가산 회로와,
    상기 제 1 제어 신호를 생성하는 제 1 신호 생성 회로와,
    상기 제 2 제어 신호를 생성하는 제 2 신호 생성 회로와,
    상기 제 1 제어 신호와 상기 제 2 제어 신호의 어느 하나를 선택해서 상기 전류 가산 회로에 공급하는 제 1 선택 회로와,
    상기 제 2 신호 생성 회로와 외부 회로의 어느 한쪽에 상기 전류 가산 회로의 합성 전류를 공급하기 위한 제 2 선택 회로를 구비한 것을 특징으로 하는 전류 생성 회로.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 선택 회로는 선택 제어 회로로부터의 선택 신호에 의거하여 제어되며,
    상기 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때,
    상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고,
    상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지하며,
    상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때,
    상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고,
    상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급하는 것을 특징으로 하는 전류 생성 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 가산 회로에서 생성되는 상기 복수의 요소 전류 각각은, 각각의 전류값이 2진(進) 가중의 관계로 되는 것을 포함하고 있는 것을 특징으로 하는 전류 생성 회로.
  4. 제 1 항에 있어서,
    상기 전류 가산 회로는 디지털ㆍ아날로그 변환 회로부이고,
    그 디지털ㆍ아날로그 변환 회로부는,
    제 1 제어 단자를 구비하고, 그 제 1 제어 단자가 상기 제 1 선택 회로를 통하여 상기 제 1 제어 신호 또는 제 2 제어 신호가 입력되고, 각각 대응하는 상기 복수의 요소 전류를 생성하는 복수의 서로 이득이 다른 제 1 트랜지스터와,
    제 2 제어 단자를 구비하고, 상기 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속되고, 상기 제 2 제어 단자에 각각 대응하는 상기 디지털 입력 신호가 입력되는 복수의 제 2 트랜지스터와,
    상기 복수의 제 2 트랜지스터의 상기 디지털 입력 신호에 의거하는 온 동작 에 의거하여, 각각 대응하는 상기 제 1 트랜지스터로부터 출력되는 상기 요소 전류를 가산해서 합성 전류로서 상기 제 2 선택 회로에 공급하는 전류 경로를 구비한 것을 특징으로 하는 전류 생성 회로.
  5. 제 4 항에 있어서,
    상기 복수의 제 1 트랜지스터는, 각각의 이득비가 2진 가중된 값으로 설정되어 있는 것을 특징으로 하는 전류 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 소정의 이득을 갖는 트랜지스터의 병렬접속 구성을 포함하는 것을 특징으로 하는 전류 생성 회로.
  7. 제 4 항에 있어서,
    상기 제 1 트랜지스터는 소정의 이득을 갖는 트랜지스터의 직렬접속 구성을 포함하는 것을 특징으로 하는 전류 생성 회로.
  8. 제 1 항에 있어서,
    상기 전류 가산 회로는, 상기 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정한 비(比)의 제 2 요소 전류를 생성하고, 상기 합성 전류에 대하여 상기 제 2 요소 전류 를 가산하는 조정 회로를 설치한 것을 특징으로 하는 전류 생성 회로.
  9. 제 1 항에 있어서,
    상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 대응한 신호를 제 2 제어 신호로서 유지하는 유지 수단을 구비하는 것을 특징으로 하는 전류 생성 회로.
  10. 제 1 항에 있어서,
    상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 대응한 전류를 전압으로 변환하는 전류 전압 변환 수단을 구비하는 것을 특징으로 하는 전류 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 2 신호 생성 회로는 상기 전류 전압 변환 수단에서 생성된 전압을 상기 유지 수단에 유지하는 기능을 갖는 것을 특징으로 하는 전류 생성 회로.
  12. 전기 광학 장치에 있어서,
    복수의 주사선과, 복수의 데이터선과, 상기 복수의 주사선과 상기 복수의 데이터선의 교차부에 대응해서 각각 설치된 전기 광학 소자를 갖는 화소부와, 상기 복수의 주사선을 주사하기 위한 주사선 구동 회로와, 상기 복수의 데이터선을 통하 여 대응하는 상기 화소부에 아날로그 전류를 공급하는 데이터선 구동 회로를 구비하고,
    상기 데이터선 구동 회로는,
    제 1 제어 신호 또는 제 2 제어 신호에 의거하여 복수의 요소 전류가 생성되고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산한 합성 전류를 생성하는 전류 가산 회로와,
    상기 제 1 제어 신호를 생성하는 제 1 신호 생성 회로와,
    상기 제 2 제어 신호를 생성하는 제 2 신호 생성 회로와,
    상기 제 1 제어 신호와 상기 제 2 제어 신호의 어느 하나를 선택해서 상기 전류 가산 회로에 공급하는 제 1 선택 회로와,
    상기 제 2 신호 생성 회로와 외부 회로의 어느 한쪽에 상기 전류 가산 회로의 합성 전류를 공급하기 위한 제 2 선택 회로를 구비한 것을 특징으로 하는 전기 광학 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 선택 회로는 선택 제어 회로로부터의 선택 신호에 의거하여 제어되며,
    상기 제 1 선택 회로가 상기 제 1 제어 신호를 선택할 때,
    상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 1 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고,
    상기 제 2 선택 회로는 상기 합성 전류를 상기 제 2 신호 생성 회로에 공급하여 제 2 제어 신호로서 유지하며,
    상기 제 1 선택 회로가 상기 제 2 제어 신호를 선택할 때,
    상기 전류 가산 회로는 상기 제 1 선택 회로로부터 공급되는 상기 제 2 제어 신호에 의거하여 복수의 요소 전류를 생성하고, 상기 복수의 요소 전류 중에서 디지털 입력 신호에 의거하여 선택된 요소 전류를 가산하여 합성 전류를 생성하고,
    상기 제 2 선택 회로는 상기 합성 전류를 출력 신호로서 상기 외부 회로에 공급하는 것을 특징으로 하는 전기 광학 장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 전류 가산 회로에서 생성되는 상기 복수의 요소 전류 각각은, 각각의 전류값이 2진 가중의 관계로 되는 것을 포함하고 있는 것을 특징으로 하는 전기 광학 장치.
  15. 제 12 항에 있어서,
    상기 전류 가산 회로는 디지털ㆍ아날로그 변환 회로부이고,
    그 디지털ㆍ아날로그 변환 회로부는,
    제 1 제어 단자를 구비하고, 그 제 1 제어 단자가 상기 제 1 선택 회로를 통하여 상기 제 1 제어 신호 또는 제 2 제어 신호가 입력되고, 각각 대응하는 상기 복수의 요소 전류를 생성하는 복수의 서로 이득이 다른 제 1 트랜지스터와,
    제 2 제어 단자를 구비하고, 상기 복수의 제 1 트랜지스터에 대하여 각각 직렬로 접속되고, 상기 제 2 제어 단자에 각각 대응하는 상기 디지털 입력 신호가 입력되는 복수의 제 2 트랜지스터와,
    상기 복수의 제 2 트랜지스터의 상기 디지털 입력 신호에 의거하는 온 동작에 의거하여, 각각 대응하는 상기 제 1 트랜지스터로부터 출력되는 상기 요소 전류를 가산해서 합성 전류로서 상기 제 2 선택 회로에 공급하는 전류 경로를 구비한 것을 특징으로 하는 전기 광학 장치.
  16. 제 15 항에 있어서,
    상기 복수의 제 1 트랜지스터는, 각각의 이득비가 2진 가중된 값으로 설정되어 있는 것을 특징으로 하는 전기 광학 장치.
  17. 제 15 항에 있어서,
    상기 제 1 트랜지스터는 소정의 이득을 갖는 트랜지스터의 병렬접속 구성을 포함하는 것을 특징으로 하는 전기 광학 장치.
  18. 제 15 항에 있어서,
    상기 제 1 트랜지스터는 소정의 이득을 갖는 트랜지스터의 직렬접속 구성을 포함하는 것을 특징으로 하는 전기 광학 장치.
  19. 제 12 항에 있어서,
    상기 전류 가산 회로는, 상기 제 1 선택 회로가 제 2 제어 신호를 선택할 때, 상기 제 2 신호 생성 회로로부터의 상기 제 2 제어 신호에 대하여 미리 정한 비 의 제 2 요소 전류를 생성하고, 상기 합성 전류에 대하여 상기 제 2 요소 전류를 가산하는 조정 회로를 설치한 것을 특징으로 하는 전기 광학 장치.
  20. 제 12 항에 있어서,
    상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 대응한 신호를 제 2 제어 신호로서 유지하는 유지 수단을 구비하는 것을 특징으로 하는 전기 광학 장치.
  21. 제 12 항에 있어서,
    상기 제 2 신호 생성 회로는, 상기 전류 가산 회로가 생성하는 상기 합성 전류에 대응한 전류를 전압으로 변환하는 전류 전압 변환 수단을 구비하는 것을 특징으로 하는 전기 광학 장치.
  22. 제 21 항에 있어서,
    상기 제 2 신호 생성 회로는 상기 전류 전압 변환 수단에서 생성된 전압을 상기 유지 수단에 유지하는 기능을 갖는 것을 특징으로 하는 전기 광학 장치.
  23. 제 12 항에 있어서,
    상기 전기 광학 소자는 유기 일렉트로루미네선스 소자인 것을 특징으로 하는 전기 광학 장치.
  24. 제 1 항에 기재된 전류 생성 회로를 구비하는 것을 특징으로 하는 전자 기기.
  25. 제 12 항에 기재된 전기 광학 장치를 구비하는 것을 특징으로 하는 전자 기기.
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