KR100726856B1

KR100726856B1 - 전기 광학 장치와 그 구동 방법, 데이터선 구동 회로, 신호처리 회로 및 전자 기기

Info

Publication number: KR100726856B1
Application number: KR1020050066546A
Authority: KR
Inventors: 도시유키 가사이; 히로아키 조; 다케시 노자와; 히로시 호리우치
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2004-09-29
Filing date: 2005-07-22
Publication date: 2007-06-12
Also published as: KR20060046563A; CN100383843C; JP4075880B2; US20060066906A1; US20090033687A1; TW200612141A; US7443540B2; JP2006098640A; TWI311308B; CN1755764A

Abstract

본 발명은 계조(階調) 데이터에 대한 D/A 변환의 분해능(分解能)에 관계없이, 각 화소의 계조를 높은 정밀도로 보정하는 것을 과제로 한다.

데이터선 구동 회로(3)는 복수의 신호 처리 회로(30)를 구비한다. 각 신호 처리 회로(30)는 계조 데이터(Dg)로부터 계조 신호(Sg)를 생성하는 제1 DAC(31)와, 보정 데이터(Dh)로부터 보정 신호(Sh)를 생성하는 제2 DAC(32)와, 계조 신호(Sg)와 보정 신호(Sh)를 합성해서 데이터 신호를 생성하는 합성 회로(36)를 갖는다. 제1 DAC(31)와 제2 DAC(32)는 분해능이 다르다. 또한, 제2 DAC(32)의 분해능은 분해능 조정 신호(Sc)에 따라 변경된다.

전기 광학 장치, 데이터선 구동 회로, 신호 처리 회로, 전자 기기

Description

전기 광학 장치와 그 구동 방법, 데이터선 구동 회로, 신호 처리 회로 및 전자 기기{ELECTRO-OPTICAL DEVICE, METHOD OF DRIVING THE SAME, DATA LINE DRIVING CIRCUIT, SIGNAL PROCESSING CIRCUIT, AND ELECTRONIC APPARATUS}

도 1은 본 발명의 실시예에 따른 전기 광학 장치의 전체 구성을 나타내는 블록도.

도 2는 전기 광학 장치 중 데이터선 구동 회로의 구성을 나타내는 블록도.

도 3은 전류 출력형의 제1 DAC의 구성을 나타내는 회로도.

도 4는 전류 출력형의 제2 DAC의 구성을 나타내는 회로도.

도 5는 제1 DAC 및 제2 DAC을 전류 출력형으로 했을 때의 합성 회로의 구성을 나타내는 블록도.

도 6은 전압 출력형의 제1 DAC의 구성을 나타내는 블록도.

도 7은 전압 출력형의 제2 DAC의 구성을 나타내는 블록도.

도 8은 전압 출력형의 제2 DAC 중 전압 생성 회로의 구성을 나타내는 회로도.

도 9는 제1 DAC 및 제2 DAC를 전압 출력형으로 했을 때의 합성 회로의 구성을 나타내는 블록도.

도 10은 펄스 출력형의 제1 DAC의 구성을 나타내는 블록도.

도 11은 펄스 출력형의 제2 DAC의 구성을 나타내는 블록도.

도 12는 펄스 출력형의 DAC의 동작을 설명하기 위한 타이밍 차트.

도 13은 제1 DAC 및 제2 DAC를 펄스 출력형으로 했을 때의 합성 회로의 구성을 나타내는 블록도.

도 14는 합성 회로의 동작을 설명하기 위한 타이밍 차트.

도 15는 전류 구동형의 화소 회로의 구성을 나타내는 회로도.

도 16은 전압 구동형의 화소 회로의 구성을 나타내는 회로도.

도 17은 변형예에 따른 합성 회로의 구성을 나타내는 블록도.

도 18은 변형예에 따른 신호 처리 회로의 구성을 나타내는 블록도.

도 19는 본 발명을 적용한 퍼스널 컴퓨터의 구성을 나타내는 사시도.

도 20은 본 발명을 적용한 휴대 전화기의 구성을 나타내는 사시도.

도 21은 본 발명을 적용한 휴대형 정보 단말의 구성을 나타내는 사시도.

*도면의 주요 부분에 대한 부호의 설명*

D : 전기 광학 장치

G(Ga, Gb) : 화소 회로

100 : OLED 소자

1 : 전기 광학 패널

2 : 주사선 구동 회로

3 : 데이터선 구동 회로

12 : 주사선

13 : 데이터선

30 : 신호 처리 회로

31(31a, 31b, 31c) : 제1 DAC

32(32a, 32b, 32c) : 제2 DAC

34 : 메모리

36(36a, 36b, 36c, 36d) : 합성 회로

41 : 트랜지스터(전류원)

43, 53, 63 : 스위치(선택 회로)

51 : 전압 생성 회로

55 : 디코더

61 : 펄스 신호 생성 회로

65, 76 : OR 회로

73, 74 : 타이밍 조정 회로

Dg : 계조 데이터

Dh(Dh-r, Dh-g, Dh-b) : 보정 데이터

Sg : 계조 신호

Sh : 보정 신호

Sc(Sc-r, Sc-g, Sc-b) : 분해능 조정 신호

Yi : 주사 신호

Xj : 데이터 신호

본 발명은 화소의 계조를 보정하는 전기 광학 장치와 그 구동 방법, 데이터선 구동 회로, 신호 처리 회로 및 전자 기기에 관한 것이다.

각 화소의 계조를 보정하는 기술이 종래부터 제안되고 있다. 예를 들면, 일본국 특개2000-307424호 공보(단락 0008 및 도 1)에는 각 화소의 계조를 지정하는 계조 데이터에 대하여 보정 데이터를 가산한 다음 D/A 변환함으로써, 각 화소의 계조를 조정하는 기술이 개시되어 있다.

그러나, 이 구성에서는 계조 데이터와 보정 데이터와의 가산값으로부터 한 개의 D/A 변환기에 의해 데이터 신호가 생성되기 때문에, 보정 데이터에 따른 데이터 신호의 보정량의 최소값이, 계조 데이터를 D/A 변환할 때의 분해능(디지털 데이터의 최하위 비트(LSB)가 변화되었을 때의 아날로그 신호의 변화량)에 제약된다는 문제가 있다. 즉, 계조 데이터로부터 아날로그의 데이터 신호를 생성하기 위해서 D/A 변환기에 설정된 분해능보다도 작은 보정량만큼 데이터 신호를 보정할 수 없다. 물론, 보다 다수의 비트의 디지털 데이터에 대응할 수 있는 D/A 변환기를 채용해서 그 분해능을 향상시키면 보정량의 최소값도 저감되기 때문에, 각 화소의 계조값을 높은 정밀도로 보정하는 것도 가능하다. 그러나, 이 경우에는 D/A 변환기의 회로 규모의 비대화나 이에 따른 제조 비용의 증대라는 새로운 문제가 발생할 수 있다. 본 발명은 이러한 사정을 고려하여 이루어진 것으로, 그 목적은 계조 데이터에 대한 D/A 변환의 분해능에 관계없이, 각 화소의 계조를 높은 정밀도로 보정하는 것에 있다.

상술한 과제를 해결하기 위해서, 본 발명에 따른 신호 처리 회로는 전기 광학 소자(즉, 화소)의 계조를 제어하는 데이터 신호를 생성하는 신호 처리 회로로서, 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A(Digital to Analog) 변환 수단과, 계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과, 제1 D/A 변환 수단과는 분해능이 다르고, 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과, 제1 D/A 변환 수단이 생성한 계조 신호와 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비한다.

또한, D/A 변환 수단의 「분해능」은, 이 D/A 변환 수단에 입력된 디지털 데이터의 최하위 비트가 변화되었을 때의 아날로그 신호의 변화량, 즉 D/A 변환 수단으로부터 출력되는 아날로그 신호의 변화량의 최소값을 의미한다. D/A 변환 수단의 분해능이 높을수록, 그 D/A 변환 수단으로부터 출력되는 아날로그 신호의 변화량의 최소값은 작다. 또한, 본 발명에서의 「전기 광학 소자」는, 전기적인 에너지 및 광학적인 에너지 중 한 쪽을 다른 쪽으로 변환하는 성질을 구비한 소자이다. 이러한 소자의 전형적인 예로서는 유기 EL(ElectroLuminescent)이나 발광 폴리머 등의 OLED(Organic Light Emitting Diode) 소자를 들 수 있지만, 본 발명이 적용될 수 있는 범위는 이것에 한정되지 않는다.

이 구성에 의하면, 제1 D/A 변환 수단에 의해 계조 데이터로부터 계조 신호가 생성되는 한편, 제1 D/A 변환 수단과는 분해능이 다른 제2 D/A 변환 수단에 의해 보정 데이터로부터 보정 신호가 생성되기 때문에, 계조 데이터를 D/A 변환할 때의 분해능과 보정 데이터를 D/A 변환할 때의 분해능을 임의로 선정할 수 있다. 따라서, 계조 데이터에 대한 D/A 변환의 분해능에 관계없이, 각 전기 광학 소자의 계조를 높은 정밀도로 보정할 수 있다.

본 발명에서의 기억 수단으로서는 ROM(Read Only Memory)이나 RAM(Random Access Memory) 등 각종 메모리가 채용된다. ROM을 기억 수단으로서 채용한 경우에는, 예를 들면 전기 광학 장치의 제조시에 보정 데이터를 미리 기억 수단에 기입함으로써, 그 후에 기억 수단의 기억 내용을 갱신할 필요가 없다는 이점이 있다. 한편, RAM을 기억 수단으로서 채용하면, 예를 들면 전기 광학 장치의 각 부의 특성(예를 들면, 전기 광학 소자의 특성이나 제1 및 제2 D/A 변환 수단의 특성)이 시간 경과적으로 변화된 경우라도, 그 특성의 변화에 맞춰서 기억 수단의 보정 데이터를 갱신함으로써, 각 전기 광학 소자의 계조에 대해서 항상 최적의 보정을 실시할 수 있다는 이점이 있다.

보다 구체적인 형태에서, 합성 수단은 제1 D/A 변환 수단이 생성한 계조 신호와 제2 D/A 변환 수단이 생성한 보정 신호를 가산하는 가산 수단을 구비한다(도 5, 도 9 및 도 13 참조). 이 형태에 의하면, 간소한 구성에 의해 데이터 신호를 생성할 수 있다. 이 형태는, 예를 들면 제1 D/A 변환 수단 및 제2 D/A 변환 수단 이 모두 전류 신호 및 전압 신호 중 어느 하나를 생성하는 구성으로 채용된다. 즉, 이 구성은 제1 D/A 변환 수단이 계조 데이터에 따른 전류 신호를 계조 신호로서 생성하는 동시에 제2 D/A 변환 수단이 보정 데이터에 따른 전류 신호를 보정 신호로서 생성하는 구성이나, 제1 D/A 변환 수단이 계조 데이터에 따른 전압 신호를 계조 신호로서 생성하는 동시에 제2 D/A 변환 수단이 보정 데이터에 따른 전압 신호를 보정 신호로서 생성하는 구성이다.

또한, 다른 형태에서, 제1 D/A 변환 수단은 계조 데이터에 따른 펄스 폭의 계조 신호를 생성하고, 제2 D/A 변환 수단은 보정 데이터에 따른 펄스 폭의 보정 신호를 생성하고, 합성 수단은 제1 기간(예를 들면, 도 14의 기간(T1))에서 계조 신호를 출력하는 동시에, 제1 기간에 이어지는 제2 기간(예를 들면, 도 14의 기간(T2))에서 보정 신호를 출력한다. 환언하면, 합성 수단은 계조 신호와 보정 신호를 시분할 다중함으로써(즉, 계조 신호와 보정 신호를 시간축상에서 연결함으로써) 데이터 신호를 생성한다.

다른 형태에서, 합성 수단은 제1 D/A 변환 수단이 생성한 계조 신호와 제2 D/A 변환 수단이 생성한 보정 신호를 승산하는 승산 수단을 구비한다. 예를 들면, 제1 D/A 변환 수단이 계조 데이터에 따른 레벨의 전류 신호 또는 전압 신호를 계조 신호로서 생성하고, 제2 D/A 변환 수단이 보정 데이터에 따른 펄스 폭의 보정 신호를 생성하는 구성에서, 합성 수단은 제1 D/A 변환 수단이 생성한 계조 신호를 보정 신호의 펄스 폭에 따른 기간에서 데이터 신호로서 출력한다(도 17 참조). 또한, 합성 수단이 계조 신호와 보정 신호를 합성하기 위한 구성은 이것에 한정되지 않는 다.

본 발명에 따른 신호 처리 회로는 예를 들면 각각이 데이터선에 대응하도록 배열되어서 데이터선 구동 회로를 구성한다. 즉, 이 데이터선 구동 회로는 복수의 주사선과 복수의 데이터선과의 각 교차에 대응해서 복수의 전기 광학 소자가 배열된 전기 광학 장치의 데이터선 구동 회로로서, 각각이 데이터선에 데이터 신호를 공급하는 복수의 신호 처리 회로를 구비하고, 각 신호 처리 회로는 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A 변환 수단과, 계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과, 제1 D/A 변환 수단과는 분해능이 다르고, 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과, 제1 D/A 변환 수단이 생성한 계조 신호와 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비한다. 이 데이터선 구동 회로에서도, 본 발명의 신호 처리 회로에 대해서 상술한 이유에 의해, 계조 데이터에 대한 D/A 변환의 분해능에 관계없이, 각 전기 광학 소자의 계조를 높은 정밀도로 보정할 수 있다.

예를 들면, 각 전기 광학 소자가 복수의 표시색 중 어느 하나로 발광하는 전기 광학 장치에서는 각 표시색의 전기 광학 소자의 특성이 상이할 가능성이 있지만, 본 발명에 따른 데이터선 구동 회로에 의하면, 이러한 표시색마다의 특성의 상이를 보정해서 양호한 화이트 밸런스를 유지할 수 있다. 또한 데이터선 구동 회로에서의 각 신호 처리 회로의 특성이 불균일한 경우에도, 보정 데이터를 적당하게 선정함으로써 그 편차를 보상할 수 있다. 또한, 동일한 형식의 전기 광학 장치라 도 제조상의 사정에 의해 각각의 특성은 상이할 수 있지만, 본 발명의 데이터선 구동 회로에 의하면, 이러한 각 전기 광학 장치의 특성의 편차를 보상해서 모든 전기 광학 장치에 대해서 양호한 표시 품위를 실현할 수 있다.

이 데이터선 구동 회로의 바람직한 형태에서, 각 신호 처리 회로에서의 제2 D/A 변환 수단은 공급되는 분해능 조정 신호에 따라 분해능이 변화된다. 이 형태에 의하면, 분해능 조정 신호에 따라 제2 D/A 변환 수단의 분해능이 조정되기 때문에, 분해능 조정 신호를 적당하게 선정함으로써 전기 광학 소자의 계조에 대한 보정의 형태를 임의로 조정할 수 있다. 또한, 분해능 조정 신호를 각 신호 처리 회로에서의 제2 D/A 변환 수단에 공급하는 공급 수단을 설치한 구성으로 할 수도 있다. 이 공급 수단은 이용자에 의한 조작에 따른 분해능 조정 신호를 생성해서 각 신호 처리 회로에 출력한다. 이 형태에 의하면, 이용자는 전기 광학 장치에 의해 표시된 화상을 실제로 확인하면서 계조 특성을 조정할 수 있다.

또한, 특히 OLED 소자 등의 전기 광학 소자는 표시색마다 특성이 상이한 경우가 있다. 그래서, 분해능 조정 신호는 표시색마다 공급되는 것이 바람직하다. 즉, 이 형태에서, 복수의 신호 처리 회로 중 하나의 표시색에 대응하는 신호 처리 회로에서의 제2 D/A 변환 수단은 제1 분해능 조정 신호에 따라 분해능이 변화되고, 복수의 신호 처리 회로 중 다른 표시색에 대응하는 신호 처리 회로에서의 제2 D/A 변환 수단은 제1 분해능 조정 신호와는 다른 제2 분해능 조정 신호에 따라 분해능이 변화된다. 이 형태에 의하면, 각 분해능 조정 신호에 따라 각 표시색에 대응하는 제2 D/A 변환 수단의 분해능이 조정되기 때문에, 표시색 마다의 특성의 상이를 보상해서 양호한 표시 품위가 실현된다. 또한, 각 분해능 조정 신호는 복수의 표시색의 각각에 대해서 별개의 신호로 해도 좋지만, 한 개의 분해능 조정 신호가 2종류 이상의 각 표시색에 대해서 공용되어도 좋다. 예를 들면, 각 전기 광학 소자가 적색과 녹색 및 청색 중 어느 하나에 대응하는 구성하에서는, 이 중의 2색에 대응하는 신호 처리 회로에서의 제2 D/A 변환 수단의 분해능이 제1 분해능 조정 신호에 의해 조정되는 동시에 다른 1색에 대응하는 제2 D/A 변환 수단의 분해능이 제2 분해능 조정 신호에 의해 조정되는 구성으로 할 수도 있다.

제2 D/A 변환 수단의 구체적인 형태를, 특히 분해능 조정 신호와의 관계에 착안해서 예시하면 이하와 같다.

우선, 제1 형태에서, 제2 D/A 변환 수단(도 4에 나타내는 제2 DAC(32a)에 상당한다)은 분해능 조정 신호의 레벨을 기준으로 하여 각각이 별개의 가중값으로 가중된 복수의 전류를 생성하는 전류원(각 트랜지스터(41))과, 복수의 전류를 보정 데이터에 따라 선택하는 선택 회로(각 스위치(43))를 구비하고, 선택 회로가 선택한 전류에 기초하여 보정 신호를 생성한다. 이 형태에서는 전류원에 의해 생성되는 복수의 전류의 각각이 분해능 조정 신호의 레벨에 따라 조정된다. 따라서, 분해능 조정 신호의 레벨을 적절하게 조정함으로써, 제2 D/A 변환 수단의 분해능을 임의로 조정할 수 있다.

제2 형태에서, 제2 D/A 변환 수단(도 7에 나타내지는 제2 DAC(32b)에 상당한다)은 분해능 조정 신호의 레벨을 기준으로 하여 복수의 전압을 생성하는 전압 생성 회로와, 복수의 전압 중 어느 하나를 보정 데이터에 따라 선택하는 선택 회로( 각 스위치(53))를 구비하고, 선택 회로가 선택한 전압에 기초하여 보정 신호를 생성한다. 이 형태에서는 전압 생성 회로에 의해 생성되는 복수의 전압의 각각이 분해능 조정 신호의 레벨에 따라 조정된다. 따라서, 분해능 조정 신호의 레벨을 적절하게 조정함으로써, 제2 D/A 변환 수단의 분해능을 임의로 조정할 수 있다.

제3 형태에서, 분해능 조정 신호는 클록 신호이며, 제2 D/A 변환 수단(도 11에 나타내는 제2 DAC(32c)에 상당한다)은 분해능 조정 신호의 주기를 기준으로 하여 각각이 별개의 가중값으로 가중된 펄스 폭을 갖는 복수의 펄스 신호를 생성하는 펄스 신호 생성 회로와, 복수의 펄스 신호 중 1개 이상의 펄스 신호를 보정 데이터에 따라 선택하는 선택 회로(스위치(63))를 구비하고, 선택 회로가 선택한 펄스 신호에 기초하여 보정 신호를 생성한다. 이 형태에서는 펄스 신호 생성 회로에 의해 생성되는 복수의 펄스 신호의 각각의 펄스 폭이 분해능 조정 신호의 주기에 따라 조정된다. 따라서, 분해능 조정 신호의 주기를 적절하게 조정함으로써, 제2 D/A 변환 수단의 분해능을 임의로 조정할 수 있다.

본 발명에 따른 데이터선 구동 회로는 전기 광학 장치의 각 데이터선에 데이터 신호를 공급하기 위한 회로로서 채용된다. 이 전기 광학 장치는 복수의 주사선과 복수의 데이터선의 각 교차에 대응해서 배열된 복수의 전기 광학 소자와, 복수의 주사선의 각각을 차례로 선택하는 주사선 구동 회로와, 각각이 데이터선에 데이터 신호를 공급하는 복수의 신호 처리 회로를 포함하는 데이터선 구동 회로를 구비하고, 각 신호 처리 회로는 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A 변환 수단과, 계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과, 제1 D/A 변환 수단과는 분해능이 다르고, 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과, 제1 D/A 변환 수단이 생성한 계조 신호와 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비한다. 이 전기 광학 장치에 의하면, 본 발명의 신호 처리 회로나 데이터선 구동 회로에 대해서 상술한 바와 같이 계조 데이터에 대한 D/A 변환의 분해능에 관계없이 각 전기 광학 소자의 계조를 높은 정밀도로 보정할 수 있기 때문에, 표시 품위를 높은 수준으로 유지할 수 있다는 이점이 있다. 이 전기 광학 장치는 전형적으로는 각종 전자 기기의 표시 장치로서 채용된다.

또한, 본 발명은 전기 광학 장치를 구동하기 위한 방법으로서도 특정된다. 즉, 이 방법은 각각이 데이터 신호에 따른 계조가 되는 복수의 전기 광학 소자가 배열된 전기 광학 장치를 구동하는 방법으로서, 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 제1 D/A 변환에 의해 계조 신호를 생성하고, 기억 수단에 기억된 보정 데이터로부터, 제1 D/A 변환과는 분해능이 다른 제2 D/A 변환에 의해 보정 신호를 생성하고, 제1 D/A 변환에 의해 생성한 계조 신호와 제2 D/A 변환에 의해 생성한 보정 신호를 합성해서 데이터 신호를 생성한다.

<1. 전기 광학 장치>

우선, 전기 광학 소자로서 OLED 소자를 이용한 전기 광학 장치에 본 발명을 적용한 형태를 설명한다. 도 1은 본 실시예에 따른 전기 광학 장치의 구성을 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 전기 광학 장치(D)는 화상을 표 시하는 전기 광학 패널(1)과, 이 전기 광학 패널(1)을 구동하는 주사선 구동 회로(2) 및 데이터선 구동 회로(3)를 갖는다. 이 중 전기 광학 패널(1)은 X방향(행 방향)에 연장해서 주사선 구동 회로(2)에 접속된 합계 m개의 주사선(12)과, X방향에 직교하는 Y방향(열 방향)에 연장해서 데이터선 구동 회로(3)에 접속된 합계 n개의 데이터선(13)을 갖는다. 주사선(12)과 데이터선(13)의 각 교차에는 화소 회로(G)가 배치된다. 따라서, 이들 화소 회로(G)는 X방향 및 Y방향에 걸쳐서 세로 m행×가로 n열의 매트릭스 형상으로 배열한다. 각 화소 회로(G)는 적색(R), 녹색(G) 및 청색(B) 중 어느 하나의 표시색으로 발광하는 OLED 소자를 갖는다. 본 실시예에서는 상기 동일한 색의 화소 회로(G)가 Y방향으로 배열된 구성(소위 스트라이프 배열)을 예시한다.

주사선 구동 회로(2)는 각 주사선(12)을 차례로 선택하기 위한 회로이다. 보다 구체적으로는 주사선 구동 회로(2)는 수평 주사 기간마다 차례로 액티브 레벨이 되는 주사 신호(Y1, Y2, … , Ym)를 각 주사선(12)에 대하여 출력한다. 한편, 데이터선 구동 회로(3)는 각 화소 회로(G)가 표시해야 할 계조에 따른 데이터 신호(X1, X2, … , Xn)를 각 주사선(12)이 선택되어 있는 기간에서 각 데이터선(13)에 출력한다. 주사선 구동 회로(2)에 의해 선택되어 있는 주사선(12)에 대응한 각 화소 회로(G)의 OLED 소자는 데이터선(13)을 통해서 공급되는 데이터 신호(Xj)(j는 1≤j≤n을 충족시키는 정수)에 따른 휘도로 발광한다. 또한, 도 1에서는 주사선 구동 회로(2) 및 데이터선 구동 회로(3)를 전기 광학 패널(1)과 별개의 요소로 한 구성을 예시했지만, 주사선 구동 회로(2) 및 데이터선 구동 회로(3)가 전기 광학 패 널(1)에 탑재(내장)된 구성으로 할 수도 있다.

도 2는 데이터선 구동 회로(3)의 구성을 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 데이터선 구동 회로(3)는 각각이 다른 데이터선(13)에 대응한 합계 n개의 신호 처리 회로(30)를 갖는다. 제j 열째의 신호 처리 회로(30)는 계조 데이터(Dg)에 따른 데이터 신호(Xj)를 생성해서 데이터선(13)에 출력하는 회로이다. 계조 데이터(Dg)는 각 화소 회로(G)에서의 OLED 소자의 휘도(계조)를 지정하는, 예를 들면 8비트의 디지털 데이터이며, 전기 광학 장치(D)가 탑재된 전자 기기의 CPU 등 외부의 기기로부터 데이터선 구동 회로(3)에 공급된다. 또한, 도 2에서는 제1 열째의 신호 처리 회로(30)에 대해서만 상세한 구성이 도시되어 있지만, 그 밖의 신호 처리 회로(30)도 동일한 구성이다. 이하에서는 제1 열째의 신호 처리 회로(30)의 구성을 설명하고, 기타 신호 처리 회로(30)의 설명을 겸하는 것으로 한다.

도 2에 나타내는 제1 DAC(Digital to Analog Converter)(31) 및 제2 DAC(32)는 디지털 데이터를 아날로그 신호로 변환하기 위한 수단이다. 이 중 제1 DAC(31)는 외부의 기기로부터 공급되는 디지털 계조 데이터(Dg)를 아날로그 계조 신호(Sg)로 변환한다. 한편, 제2 DAC(32)의 전단부에는 메모리(34)가 배열 설치된다. 본 실시예에서의 메모리(34)는 보정 데이터(Dh)를 기억하는 RAM이다. 보정 데이터(Dh)는 계조 신호(Sg)에 대하여 시행되어야 할 보정의 정도(보정량)를 나타내는 8비트의 디지털 데이터이며, 외부의 기기로부터 각 신호 처리 회로(30)에 공급되어서 메모리(34)에 기입된다. 더욱 상세하게 설명하면, 보정 데이터(Dh)는 전기 광 학 장치(D)의 전원이 투입된 직후의 타이밍이나, 수평 귀선(歸線) 시간이나 수직 귀선 시간인 블랭킹 기간 내의 타이밍으로 공급되어서 메모리(34)에 기입된다. 제2 DAC(32)는 메모리(34)에 기억된 보정 데이터(Dh)를 아날로그 보정 신호(Sh)로 변환한다. 또한, 합성 회로(36)는 제1 DAC(31)가 생성한 계조 신호(Sg)와 제2 DAC(32)가 생성한 보정 신호(Sh)를 합성해서 데이터 신호(X1)를 생성한다. 따라서, 데이터 신호(X1)는 계조 데이터(Dg)에 따른 계조 신호(Sg)를 보정 데이터(Dh)에 따른 보정 신호(Sh)에 기초하여 보정한 신호가 된다(기타 데이터 신호(X2 내지 Xn)도 동일하다).

도 2 에 나타낸 바와 같이, 데이터선 구동 회로(3)에는 각각이 다른 표시색에 대응한 3계통의 분해능 조정 신호(Sc)(Sc-r, Sc-g 및 Sc-b)가 외부 기기로부터 공급된다. 분해능 조정 신호(Sc-r)는 적색의 화소 회로(G)에 대응한 신호 처리 회로(30)의 제2 DAC(32)에 공급되고, 분해능 조정 신호(Sc-g)는 녹색의 화소 회로(G)에 대응한 신호 처리 회로(30)의 제2 DAC(32)에 공급되고, 분해능 조정 신호(Sc-b)는 청색의 화소 회로(G)에 대응한 신호 처리 회로(30)의 제2 DAC(32)에 공급된다. 이들 분해능 조정 신호(Sc)는 제2 DAC(32)의 분해능을 조정하기 위한 신호이다. 본 명세서에서의 DAC(제1 DAC(31) 및 제2 DAC(32))의 「분해능」은, 디지털 데이터의 최하위 비트가 변화되었을 때의 아날로그 신호의 변화량, 즉 상기 DAC로부터 출력되는 아날로그 신호의 변화량의 최소값을 의미한다. 즉 제1 DAC(31)의 분해능은, 계조 데이터(Dg)의 최하위 비트가 변화되었을 때의 계조 신호(Sg)의 변화량을 의미하고, 제2 DAC(32)의 분해능은, 보정 데이터(Dh)의 최하위 비트가 변화되었을 때의 보정 신호(Sh)의 변화량을 의미한다. 본 실시예에서는 제2 DAC(32)에 입력된 분해능 조정 신호(Sc)에 따라, 제1 DAC(31)의 분해능과는 무관하게 상기 제2 DAC(32)의 분해능이 조정된다. 따라서, 제2 DAC(32)의 분해능과 제1 DAC(31)의 분해능은 상이할 수 있다. 이와 같이 분해능 조정 신호(Sc)에 따라 제2 DAC(32)의 분해능이 조정되면, 제1 DAC(31)가 생성한 계조 신호(Sg)에 실시되는 보정의 특성은 변화된다. 즉, 본 실시예에서는 계조 신호(Sg)에 대한 보정 특성이 보정 데이터(Dh) 및 분해능 조정 신호(Sc)의 쌍방에 따라 결정된다. 더욱 상세하게 설명하면, 분해능 조정 신호(Sc)는 복수의 화소 회로(G)가 배열된 전기 광학 패널(1)의 전체에 걸친 계조 특성을 표시색마다 조정하기 위한 요소이며, 보정 데이터(Dh)는 이들의 화소 회로(G)의 계조 특성을 각 열마다 개별적으로 조정하기 위한 요소이다.

이와 같이, 본 실시예에서는 제1 DAC(31)로부터 독립하여 분해능이 선정된 제2 DAC(32)에 의해 보정 데이터(Dh)로부터 보정 신호(Sh)가 생성되기 때문에, 계조 데이터(Dg)와 보정 데이터(Dh)와의 가산 후에 D/A 변환이 실행되는 종래의 기술과 비교하여, 각 화소 회로(G)의 계조를 높은 정밀도로 보정할 수 있다. 예를 들면, 제2 DAC(32)의 분해능을 제1 DAC(31)의 분해능보다도 높게 설정하면, 계조 신호(Sg) 레벨의 변화량의 최소값보다도 충분히 작은 보정량만큼 계조 신호(Sg)를 조정할 수 있다. 환언하면, 최적의 보정을 위해서 제2 DAC(32)에 요구되는 분해능과는 무관하게 제1 DAC(31)의 분해능을 선정할 수 있기 때문에, 보정을 위한 분해능을 충분히 높인 경우에도, 제1 DAC(31)의 분해능에 대해서는 계조 데이터(Dg)로부 터 소기의 계조 신호(Sg)를 얻을 수 있는 정도로 하면 충분하다. 따라서, 본 실시예에 의하면, 제1 DAC(31)에 대해서 회로 규모의 비대화나 회로 구성의 번잡화를 억제하면서 높은 정밀도의 보정을 실현할 수 있다.

또한, 본 실시예에서는 제2 DAC(32)의 분해능을 분해능 조정 신호(Sc)에 의해 조정할 수 있으므로, 전기 광학 패널(1)의 전체에 걸친 계조 특성을 효율적으로 조정할 수 있다. 특히 본 실시예에서는 각각이 다른 표시색에 대응하는 3계통의 분해능 조정 신호(Sc)(Sc-r, Sc-g 및 Sc-b) 에 따라 각 표시색의 신호 처리 회로(30)에서의 제2 DAC(32)의 분해능이 조정되기 때문에, 표시색마다에 보정의 형태를 조정함으로써 전기 광학 패널(1)의 전체에 걸친 화이트 밸런스를 용이하게 조정할 수 있다.

또한, 보정 데이터(Dh)를 기억하는 메모리(34)로서 RAM이 채용되어 있기 때문에, 예를 들면 전기 광학 장치(D)의 각 부의 특성(예를 들면, 각 화소 회로(G)나 이것에 포함되는 OLED 소자의 특성, 또한 제1 DAC(31) 및 제2 DAC(32)의 특성)이 시간 경과적으로 변화된 경우에도, 그 변화 후의 특성에 맞춰서 메모리(34)의 보정 데이터(Dh)를 갱신함으로써, 전기 광학 패널(1)의 계조 특성에 대해서 항상 최적의 보정을 실시할 수 있다는 이점이 있다. 단, 메모리(34)로서 ROM을 채용할 수도 있다. 이 경우에는, 예를 들면 전기 광학 장치(D)의 제조시나 출하 전에 보정 데이터(Dh)를 미리 메모리(34)에 기입함으로써, 그 후에 메모리(34)의 내용을 갱신할 필요가 없다는 이점이 있다.

<1-2. 제1 DAC(31) 및 제2 DAC(32)의 구성>

다음에, 제1 DAC(31) 및 제2 DAC(32)의 구체적인 형태를 예시한다.

디지털 데이터로부터 아날로그 신호를 출력하는 회로에는 디지털 데이터에 따른 전류값의 전류 신호를 출력하는 전류 출력형의 DAC와, 디지털 데이터에 따른 전압값의 전압 신호를 출력하는 전압 출력형의 DAC와, 디지털 데이터에 따른 펄스 폭의 펄스 신호를 출력하는 펄스 출력형의 DAC가 있다. 이하에서는 이들 각 DAC를 제1 DAC(31) 및 제2 DAC(32)로서 채용했을 때의 구성과 그 때의 합성 회로(36)의 구성을 설명한다.

<A: 전류 출력형 DAC>

도 3은 전류 출력형의 제1 DAC의 구성을 나타내는 회로도이다. 상기 도면에 나타낸 바와 같이, 이 제1 DAC(31a)는 계조 데이터(Dg)의 각 비트에 대응하는 합계 8개의 트랜지스터(41)와, 각 트랜지스터(41)의 드레인 전극에 접속된 스위치(43)를 갖는다. 각 트랜지스터(41)의 소스 전극은 접지된다. 또한 모든 트랜지스터(41)의 게이트 전극에는 미리 정해진 일정한 기준 전압(Vref)이 인가된다. 각 트랜지스터(41)의 특성(특히 임계값 전압)은 각각의 게이트 전극에 공통의 기준 전압(Vref)이 인가되었을 때에 각 트랜지스터(41)에 흐르는 전류(A0 내지 A7)의 각각이 2의 제곱을 가중값으로서 가중된 크기가 되도록 선정된다. 보다 구체적으로는 도 3에 나타낸 바와 같이, 제1 단째로부터 제8 단째까지의 각 트랜지스터(41)에 흐르는 전류(A0 내지 A7)의 비율은, 「A0 : A1 : A2 : A3 : A4 : A5 : A6 : A7 = 1 : 2 : 4 : 8 : 16 : 32 : 64 : 128」이 된다. 즉, 이들 트랜지스터(41)는 각각이 별개의 가중값으로 가중된 복수의 전류(A0 내지 A7)를 생성하는 전류원으로서 기능한 다.

한편, 각 스위치(43) 중 트랜지스터(41)와는 반대측의 단부는 계조 신호(Sg)가 출력되는 단자(To)에 대하여 공통적으로 접속된다. 각 스위치(43)는 계조 데이터(Dg) 중 그 스위치(43)에 대응하는 비트에 따라 선택적으로 개폐된다. 예를 들면, 제1 단째의 스위치(43)는 계조 데이터(Dg) 중 최하위 비트가 “1”이면 온(on) 상태가 되고, 그 비트가 “0”이면 오프(off) 상태가 된다. 이 구성을 기초로, 합계 8개의 스위치(43) 중 1 이상의 스위치(43)가 계조 데이터(Dg)에 따라 온 상태가 되면, 그 스위치(43)에 대응하는 1 이상의 트랜지스터(41)에 전류가 흐르고, 이들 전류를 가산한 전류 신호가 계조 신호(Sg)로서 출력 단자(To)에 공급된다.

다음에, 도 4는 전류 출력형의 제2 DAC의 구성을 나타내는 회로도이다. 상기 도면의 각 요소 중 도 3의 각 요소와 작용이 동일한 것에는 공통의 부호가 첨부되어 있다. 도 4에 나타낸 바와 같이, 이 제2 DAC(32a)는 각 스위치(43)의 개폐가 보정 데이터(Dh)에 따라 제어되는 점, 및 각 트랜지스터(41)의 게이트 전극에 분해능 조정 신호(Sc)(Sc-r, Sc-g 및 Sc-b 중 어느 하나)가 공통적으로 공급되는 점을 제외하고 제1 DAC(31a)와 동일한 구성으로 되어 있다. 이 구성에서, 합계 8개의 스위치(43) 중 1개 이상의 스위치(43)가 보정 데이터(Dh)에 따라 온 상태가 되면, 그 스위치(43)에 대응하는 1개 이상의 트랜지스터(41)에 전류가 흐르고, 이들 전류를 가산한 전류 신호가 계조 신호(Sg)로서 출력 단자(To)에 공급된다. 여기서, 각 트랜지스터(41)에 흐르는 전류(A0 내지 A7)의 각각이 별개의 가중값으로 가중되는 점은 제1 DAC(31a)와 동일하지만, 제2 DAC(32a)에서는 이 전류의 기준이 되는 게이 트 전극의 전압이 분해능 조정 신호(Sc)의 레벨로 되어 있다. 따라서, 분해능 조정 신호(Sc)의 레벨을 조정함으로써 각 트랜지스터(41)에 흐르는 전류값이 변화되고(단, 각 전류의 비율은 변화되지 않는다), 이에 따라 제2 DAC(32a)의 분해능이 변화된다.

도 5는 전류 출력형의 제1 DAC(31a) 및 제2 DAC(32a)를 채용한 신호 처리 회로(30)의 구성을 합성 회로(36)에 착안해서 나타내는 블록도이다. 이 경우의 합성 회로(36a)는 상기 도면에 나타낸 바와 같이, 제1 DAC(31a)의 출력 단자(To)와 제2 DAC(32a)의 출력 단자(To)를 서로 결선(結線)한 구성이 된다. 따라서, 신호 처리 회로(30)로부터 출력되는 데이터 신호(Xj)는 제1 DAC(31a)로부터 출력된 계조 신호(Sg)와 제2 DAC(32a)로부터 출력된 보정 신호(Sh)를 가산한 전류 신호가 된다. 즉, 합성 회로(36a)는 계조 신호(Sg)와 보정 신호(Sh)를 가산하기 위한 수단으로서 기능한다. 이와 같이, 제1 DAC(31a) 및 제2 DAC(32a)를 모두 전류 출력형으로 한 경우에는 합성 회로(36a)의 구성이 간소화된다는 이점이 있다.

<B: 전압 출력형 DAC>

도 6은 전압 출력형의 제1 DAC의 구성을 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 이 제1 DAC(31b)는 전압 생성 회로(51)와 합계 256개의 스위치(53)와 디코더(55)를 갖는다. 이 중 전압 생성 회로(51)는 외부 기기로부터 공급되는 기준 전압(Vref)을 분압함으로써 합계 256종류의 전압(V0 내지 전압 V255)을 생성한다. 한편, 각 스위치(53)의 일단부는 전압 생성 회로(51)에서 전압(V0 내지 전압 V255)이 출력되는 합계 256개의 출력 단자 중 어느 하나에 접속된다. 이들 스위치(53)의 타단부는 계조 신호(Sg)의 출력 단자(To)에 대하여 공통적으로 접속된다. 디코더(55)는 계조 데이터(Dg)를 디코드(decoding)함으로써, 어느 하나의 스위치(53)를 택일적으로 온 상태로 하는 신호를 생성한다. 이 구성을 기초로, 계조 데이터(Dg)에 따른 스위치(53)가 온 상태가 되면, 전압(V0 내지 전압 V255) 중 그 스위치(53)에 대응하는 전압이 계조 신호(Sg)로서 출력 단자(To)에 공급된다.

다음에, 도 7은 전압 출력형의 제2 DAC의 구성을 나타내는 블록도이다. 상기 도면의 각 요소 중 도 6의 각 요소와 작용이 동일한 것에는 공통의 부호가 첨부되어 있다. 도 7에 나타낸 바와 같이, 이 제2 DAC(32b)는 각 스위치(53)의 개폐가 보정 데이터(Dh)를 디코드한 결과에 따라 제어되는 점, 및 전압 생성 회로(51)에 분해능 조정 신호(Sc)가 공급되는 점을 제외하고 제1 DAC(31b)와 동일한 구성으로 되어 있다. 이 구성에서, 보정 데이터(Dh)를 디코드한 결과에 따라 어느 하나의 스위치(53)가 온 상태가 되면, 그 스위치(53)에 대응하는 전압(전압 V0 내지 전압 V255 중 어느 하나)이 보정 신호(Sh)로서 출력 단자(To)에 공급된다.

여기서, 도 8은 제2 DAC(32b) 중 전압 생성 회로(51)의 구체적인 구성을 나타내는 회로도이다. 상기 도면에 나타낸 바와 같이, 이 전압 생성 회로(51)는 단자(512)와 단자(513) 사이에 직렬로 접속된 복수의 저항(R)을 갖고, 서로 인접하는 저항(R)의 중간점의 전위가 전압(V0 내지 전압 V255)으로서 취출(取出)되는 구성으로 되어 있다. 한편, 분해능 조정 신호(Sc)는 서로 전압 레벨이 다른 2종류의 신호(Sc1 및 Sc2)를 포함하고 있으며, 이 중의 한 쪽 신호(Sc1)가 단자(512)에 인가되는 동시에 다른 쪽 신호(Sc2)가 단자(513)에 인가된다. 따라서, 전압(V0 내지 전압 V255)은 분해능 조정 신호(Sc)의 레벨을 기준으로 한 전압이 된다. 즉, 분해능 조정 신호(Sc)의 레벨을 조정함으로써 전압(V0 및 전압 V255)의 각각의 전위차가 변화되고, 이에 따라 제2 DAC(32)의 분해능이 변화된다.

도 9는 전압 출력형의 제1 DAC(31b) 및 제2 DAC(32b)를 채용한 신호 처리 회로(30)의 구성을, 특히 합성 회로(36)에 착안해서 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 이 경우의 합성 회로(36b)는 쌍방 모두 전압 신호인 계조 신호(Sg)와 보정 신호(Sh)를 가산하는 회로이며, 도 9에 나타낸 바와 같이, 플러스측 입력 단자가 접지된 오퍼레이셔널 앰플리파이어(operational amplifier)(71)와, 오퍼레이셔널 앰플리파이어(71)의 마이너스측 입력 단자와 제1 DAC(31b) 및 제2 DAC(32b) 사이에 각각이 삽입된 2개의 저항(R1 및 R2)과, 오퍼레이셔널 앰플리파이어(71)의 출력 단자와 마이너스측 입력 단자 사이에 삽입된 저항(R3)을 갖는다. 이 구성을 기초로, 합성 회로(36b)(더욱 상세하게는 오퍼레이셔널 앰플리파이어(71))로부터 출력되는 데이터 신호(Xj)는 제1 DAC(31b)로부터 출력된 계조 신호(Sg)와 제2 DAC(32b)로부터 출력된 보정 신호(Sh)를 가산한 전압 신호가 된다.

<C: 펄스 출력형 DAC>

도 10은 펄스 출력형의 제1 DAC의 구성을 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 이 제1 DAC(31c)는 소정의 주기로 레벨의 변동을 반복하는 클록 신호(CLK)가 입력되는 펄스 신호 생성 회로(61)와, 계조 데이터(Dg)의 각 비트에 대응하는 합계 8개의 스위치(63)와, 계조 신호(Sg)를 출력하는 OR 회로(65)를 갖는다. 이 중 펄스 신호 생성 회로(61)는 외부의 기기로부터 입력되는 클록 신호 (CLK)를 적당하게 분주(分周)함으로써 합계 8종류의 펄스 신호(Spw)(Spw0 내지 Spw7)를 생성하는 회로이다. 도 12에 나타낸 바와 같이, 각 펄스 신호(Spw)는 서로 다른 가중값으로 가중된 펄스 폭을 갖는 신호이다. 예를 들면, 펄스 신호(Spw0)는 클록 신호(CLK)의 주기와 동등한 펄스 폭을 갖고, 펄스 신호(Spw1)는 클록 신호(CLK)의 주기의 2배에 상당하는 펄스 폭을 가지며, 펄스 신호(Spw2)는 클록 신호(CLK)의 4배에 상당하는 펄스 폭을 갖는다. 더욱 상세하게 설명하면, 펄스 신호(Spw0 내지 펄스 신호 Spw7)의 펄스 폭의 비율은 「Spw0 : Spw1 : Spw2 : Spw3 : Spw4 : Spw5 : Spw6 : Spw7 = 1 : 2 : 4 : 8 : 16 : 32 : 64 : 128」이 되어 있다. 또한, 각 펄스 신호(Spw)가 액티브 레벨(H 레벨)이 되는 기간은 서로 중복되지 않는다.

각 펄스 신호(Spw)는 이것에 대응하는 스위치(63)의 일단부에 공급된다. 각 스위치(63)의 타단부는 OR 회로(65)의 입력 단자에 접속된다. 각 스위치(63)는 계조 데이터(Dg) 중 그 스위치(63)에 대응하는 비트에 따라 선택적으로 개폐된다. 예를 들면, 펄스 신호(Spw0)에 대응하는 제1 단째의 스위치(63)는 계조 데이터(Dg) 중 최하위 비트가 “1”이면 온 상태가 되고, 그 비트가 “0”이면 오프 상태가 된다. 이 구성을 기초로, 합계 8개의 스위치(63) 중 1개 이상의 스위치(63)가 계조 데이터(Dg)에 따라 온 상태가 되면, 그 스위치(63)에 대응하는 펄스 신호(Spw)가 OR 회로(65)에 공급되고, 이들 펄스 신호(Spw)를 가산한 전압 신호가 계조 신호(Sg)로서 출력 단자(To)에 공급된다. 따라서, 이 계조 신호(Sg)는 계조 데이터(Dg)에 따른 펄스 폭의 신호가 된다. 도 12의 최하단에는 펄스 신호(Spw0, Spw3 및 Spw4)가 가산된 경우(즉, 계조 데이터(Dg)가 “00011001”인 경우)의 계조 신호(Sg)가 예시되어 있다.

한편, 도 11은 펄스 출력형의 제2 DAC의 구성을 나타내는 블록도이다. 상기 도면의 각 요소 중 도 10의 각 요소와 작용이 동일한 것에는 공통의 부호가 첨부되어 있다. 도 11에 나타낸 바와 같이, 이 제2 DAC(32c)는 각 스위치(63)의 개폐가 보정 데이터(Dh)의 각 비트에 따라 제어되는 점, 및 펄스 신호 생성 회로(61)에 분해능 조정 신호(Sc)가 공급되는 점을 제외하고 제1 DAC(31c)와 동일한 구성으로 되어 있다. 이 경우의 분해능 조정 신호(Sc)는 도 12에 나타낸 바와 같이, 소정의 주기로 레벨의 변동을 반복하는 클록 신호이다. 이 구성에서, 합계 8개의 스위치(63) 중 보정 데이터(Dh)에 따라 온 상태가 된 스위치(63)에 대응하는 펄스 신호(Spw)가 OR 회로(65)에 공급되고, 이들 펄스 신호(Spw)를 가산한 보정 신호(Sh)가 출력 단자(To)에 공급된다. 따라서, 이 보정 신호(Sh)는 도 12의 최하단에 예시된 바와 같이, 계조 신호(Sg)와 마찬가지로, 보정 데이터(Dh)에 따라 선택된 펄스 신호(Spw0, Spw3 및 Spw4)를 가산한 전압 신호가 된다.

도 13은 펄스 출력형의 제1 DAC(31c) 및 제2 DAC(32c)를 채용한 신호 처리 회로(30)의 구성을, 특히 합성 회로(36)에 착안해서 나타내는 블록도이다. 상기 도면에 나타낸 바와 같이, 이 경우의 합성 회로(36c)는 제1 DAC(31c)로부터 계조 신호(Sg)가 입력되는 타이밍 조정 회로(73)와, 제2 DAC(32c)로부터 보정 신호(Sh)가 입력되는 타이밍 조정 회로(74)와, 타이밍 조정 회로(73 및 74)로부터의 출력 신호의 논리합을 데이터 신호(Xj)로서 출력하는 OR 회로(76)를 갖는다. 타이밍 조 정 회로(73 및 74)는 각각에 입력된 신호를 적당히 지연시켜서 출력하는 수단이다. 더욱 상세하게 설명하면, 도 14에 나타낸 바와 같이, 타이밍 조정 회로(73)는 제1 DAC(31c)로부터 공급되는 계조 신호(Sg)를 1 수평 주사 기간의 전반의 기간(T1)에서 OR 회로(76)에 출력한다. 한편, 타이밍 조정 회로(74)는 제2 DAC(32c)로부터 공급되는 보정 신호(Sh)를 1 수평 주사 기간의 후반의 기간(T2)에서 OR 회로(76)에 출력한다. 이렇게 해서 타이밍 조정 회로(73 및 74)로부터 출력된 신호가 OR 회로(76)에서 가산됨으로써, 도 14에 나타낸 바와 같이, 1 수평 주사 기간 중 계조 데이터(Dg) 및 보정 데이터(Dh)에 따른 기간에 걸쳐서 액티브 레벨이 되는 전압 신호가 데이터 신호(Xj)로서 합성 회로(36)로부터 출력된다. 또한, 도 14에서는 기간(T1)과 기간(T2)을 동일한 시간 길이로 한 경우를 예시했지만, 각 기간의 시간 길이는 적절하게 조정된다. 예를 들면 기간(T2)은 기간(T1)보다도 짧은 시간 길이로 한다.

<1-3. 화소 회로(G)의 구성>

이상과 같이, 도 2에 나타낸 제1 DAC(31) 및 제2 DAC(32)로서는 전류 출력형(31a 및 32a), 전압 출력형(31b 및 32b) 및 펄스 출력형(31c 및 32c) 중 어느 하나가 채용된다. 그리고, 각 데이터선(13)에 출력되는 데이터 신호(Xj)는 제1 DAC(31) 및 제2 DAC(32)의 방식에 따라 전류 신호 및 전압 신호 중 어느 하나가 된다. 이하, 데이터 신호(Xj)가 전류 신호인 형태(즉, 제1 DAC(31) 및 제2 DAC(32)가 모두 전류 출력형인 형태)에서의 화소 회로(G)의 구성과, 데이터 신호(Xj)가 전압 신호인 형태(즉, 제1 DAC(31)와 제2 DAC(32)가 모두 전압 출력형 및 펄스 출력 형 중 어느 하나인 형태)에서의 화소 회로(G)의 구성을 설명한다. 또한, 이하에서는 제i 행(i는 1≤i≤m을 충족시키는 정수)에 속하는 제j 열째의 1개의 화소 회로(G)의 구성을 설명하지만, 모든 화소 회로(G)의 구성은 동일하다. 또한 화소 회로(G)의 구성은 이하에 예시하는 것에 한정되지 않는다.

<A: 전류 구동형 화소 회로(G)>

도 15는 데이터 신호(Xj)가 전류 신호일 때에 채용되는 화소 회로(Ga)의 구성을 나타내는 회로도이다. 상기 도면에 나타낸 바와 같이, 화소 회로(Ga)는 4개의 트랜지스터(Ta1 내지 Ta4)와, 용량 소자(Ca)와, OLED 소자(100)를 구비한다. 이 중 p채널형의 트랜지스터(Ta1)의 소스 전극은 전원의 고위측 전위(Vdd)가 인가되는 전원선에 접속된다. 트랜지스터(Ta1)의 드레인 전극은 p채널형의 트랜지스터(Ta4)의 소스 전극과, n채널형의 트랜지스터(Ta2)의 소스 전극과, n채널형의 트랜지스터(Ta3)의 드레인 전극에 접속된다. 트랜지스터(Ta4)의 게이트 전극은 주사선(12)에 접속되고, 그 드레인 전극은 OLED 소자(100)의 양극에 접속된다. OLED 소자(100)의 음극은 접지(Gnd)된다. 용량 소자(Ca)의 일단부는 트랜지스터(Ta1)의 소스 전극에 접속되고, 그 타단부는 트랜지스터(Ta1)의 게이트 전극과 트랜지스터(Ta2)의 드레인 전극에 접속된다. 트랜지스터(Ta2)의 게이트 전극과 트랜지스터(Ta3)의 게이트 전극은 주사선(12)에 접속된다. 또한, 트랜지스터(Ta3)의 소스 전극은 데이터선(13)에 접속된다.

이 구성에서, 각 수직 주사 기간 중 제i 번째의 수평 주사 기간이 도래해서 주사 신호(Yi)가 H 레벨이 되면, 트랜지스터(Ta2)가 온 상태가 되기 때문에, 트랜 지스터(Ta1)는 게이트 전극과 드레인 전극이 서로 접속된 다이오드로서 기능한다. 이 때, 트랜지스터(Ta3)도 온 상태로 되어 있기 때문에, 데이터선(13)에 공급되고 있는 데이터 신호(Xj)의 전류가 전원선으로부터 트랜지스터(Ta1) 및 트랜지스터(Ta3)를 경유하여 데이터선(13)에 흐른다. 따라서, 트랜지스터(Ta1)의 게이트 전극에 따른 전하가 용량 소자(Ca)에 축적된다. 이 단계에서 트랜지스터(Ta4)는 오프 상태로 되어 있기 때문에, OLED 소자(100)에 전류는 흐르지 않는다. 다음에, 수평 주사 기간이 경과하여 주사 신호(Yi)가 L 레벨이 되면, 트랜지스터(Ta2) 및 트랜지스터(Ta3)는 모두 오프 상태가 되는 한편, 트랜지스터(Ta4)는 온 상태가 된다. 이 때, 용량 소자(Ca)에 유지된 전압이 트랜지스터(Ta1)의 게이트 전극에 인가되어 있기 때문에, 직전의 수평 주사 기간에서 데이터선(13)에 흐른 데이터 신호(Xj)에 대응하는 전류가 트랜지스터(Ta1) 및 트랜지스터(Ta4)를 경유하여 OLED 소자(100)에 흘러서 발광한다. 이와 같이, OLED 소자(100)는 전류 신호인 데이터 신호(Xj)에 따른 휘도로 발광한다.

<B: 전압 구동형의 화소 회로(G)>

다음에, 도 16은 데이터 신호(Xj)가 전압 신호일 때(여기에서는 제1 DAC(31) 및 제2 DAC(32)가 모두 전압 출력형인 경우를 상정한다)에 채용되는 화소 회로(Gb)의 구성을 나타내는 회로도이다. 상기 도면에 나타낸 바와 같이, 화소 회로(Gb)는 2개의 트랜지스터(Tb1 및 Tb2)와, 용량 소자(Cb)와, OLED 소자(100)를 구비한다. 이 중 p채널형의 트랜지스터(Tb1)의 소스 전극은 전원의 고위측 전위(Vdd)가 인가되는 전원선에 접속되고, 그 드레인 전극은 OLED 소자(100)의 양극에 접속된다. OLED 소자(100)의 음극은 접지된다. 또한, 트랜지스터(Tb1)의 게이트 전극은 n채널형의 트랜지스터(Tb2)의 드레인 전극에 접속된다. 이 트랜지스터(Tb2)의 게이트 전극은 주사선(12)에 접속되고, 그 소스 전극은 데이터선(13)에 접속된다. 한편, 용량 소자(Cb)의 일단부는 트랜지스터(Tb1)의 소스 전극에 접속되고, 그 타단부는 트랜지스터(Tb1)의 게이트 전극과 트랜지스터(Tb2)의 드레인 전극에 접속된다.

이 구성을 기초로, 각 수직 주사 기간 중 제i 번째의 수평 주사 기간이 도래해서 주사 신호(Yi)가 H 레벨이 되면, 트랜지스터(Tb2)가 온 상태가 되기 때문에, 데이터선(13)에 인가되어 있는 데이터 신호(Xj)의 전압에 따른 전하가 용량 소자(Cb)에 축적되는 동시에, 이 데이터 신호(Xj)에 따른 전류가 OLED 소자(100)에 흘러서 발광한다. 한편, 주사 신호(Yi)가 L 레벨이 되면, 트랜지스터(Tb1)는 오프 상태가 되지만, 용량 소자(Cb)에 유지되어 있는 전압이 트랜지스터(Tb1)의 게이트 전극에 인가됨으로써, 직전의 수평 주사 기간에서 데이터선(13)에 인가된 데이터 신호(Xj)에 따른 전류가 트랜지스터(Tb1)로부터 OLED 소자(100)에 흘러서 발광한다. 이와 같이, OLED 소자(100)는 전압 신호인 데이터 신호(Xj)에 따른 휘도로 발광한다. 또한, 도 16에 나타낸 전압 구동형의 화소 회로(Gb)에서도, 도 15에 나타낸 화소 회로(Ga)와 마찬가지로, OLED 소자(100)가 실제로 발광하는 기간을 규정하기 위한 트랜지스터(Ta4)를 OLED 소자(100)의 양극과 트랜지스터(Ta1)의 드레인 전극 사이에 삽입하고, 그 게이트 전극을 주사선(12)에 접속한 구성으로 할 수도 있다.

여기에서는 제1 DAC(31) 및 제2 DAC(32)가 모두 전압 출력형인 경우를 상정 했지만, 이들이 펄스 출력형일 경우에도 동일한 화소 회로(Gb)가 채용된다. 이 경우에는 제i 번째의 수평 주사 기간에서, 데이터 신호(Xj)의 펄스 폭에 따른 전압이 용량 소자(Cb)에 유지되는 동시에 트랜지스터(Tb1)의 게이트 전극에 인가되고, 그 수평 주사 기간이 경과한 후에도, 용량 소자(Cb)에 유지된 전압이 트랜지스터(Tb1)의 게이트 전극에 인가된다. 따라서, OLED 소자(100)는 데이터 신호(Xj)의 펄스 폭에 따른 휘도로 발광한다.

<2. 변형예>

상기 각 실시예에 대해서는 다양한 변형이 가해질 수 있다. 구체적인 변형의 형태를 들면 이하와 같다. 또한, 이하의 각 형태를 적절하게 조합시킨 구성도 채용될 수 있다.

(1) 상기 실시예에서는 제1 DAC(31)와 제2 DAC(32)가 동일한 방식의 DAC로 된 구성을 예시했지만, 제1 DAC(31)와 제2 DAC(32)가 다른 방식인 구성도 채용된다. 예를 들면, 도 17에 나타낸 바와 같이, 신호 처리 회로(30)가 전류 출력형의 제1 DAC(31a)(또는, 전압 출력형의 제1 DAC(31b))와 펄스 출력형의 제2 DAC(32c)를 구비한 구성으로 할 수도 있다. 이 구성에서의 합성 회로(36d)는 상기 도면에 나타낸 바와 같이 스위치(78)를 구비한다. 이 스위치(78)의 일단부는 제1 DAC(31a)의 출력 단자(To)에 접속되고, 그 타단부는 데이터선(13)에 접속된다. 그리고, 스위치(78)의 개폐는 펄스 출력형의 제2 DAC(32c)로부터 출력되는 보정 신호(Sh)에 따라 제어된다. 즉, 스위치(78)는 보정 신호(Sh)가 H 레벨일 때에 온 상태가 되고, 보정 신호(Sh)가 L 레벨일 때에 오프 상태가 된다. 이 구성에서, 제1 DAC(31a)로부터 출력된 계조 신호(Sg)는 제2 DAC(32c)로부터 출력되는 보정 신호(Sh)가 H 레벨이 되는 기간(즉, 보정 데이터(Dh)에 따라 정해진 펄스 폭에 상당하는 시간)에 한해서 데이터선(13)에 출력된다. 즉, 합성 회로(36d)는 계조 신호(Sg)와 보정 신호(Sh)를 승산(계조 신호(Sg)의 레벨×보정 신호(Sh)의 펄스 폭)하는 수단으로서 기능한다. 따라서, 합성 회로(36d)로부터 출력되는 데이터 신호(Xj)는 계조 신호(Sg)를 보정 신호(Sh)에 의해 보정한 신호가 된다.

또한, 여기에서는 전류 출력형의 제1 DAC(31a) 또는 전압 출력형의 제1 DAC(31b)와 펄스 출력형의 제2 DAC(32c)를 조합시킨 구성을 예시했지만, 이 조합은 임의로 변경된다. 예를 들면, 펄스 출력형의 제1 DAC(31c)와 전류 출력형의 제2 DAC(32a)(또는 전압 출력형의 제2 DAC(32b))를 조합시켜서 신호 처리 회로(30)를 구성할 수도 있다. 이 구성에서의 합성 회로(36)는 도 17의 예와 마찬가지로, 펄스 신호인 계조 신호(Sg)와 전류 신호(또는 전압 신호)인 보정 신호(Sh)를 승산하는 수단으로서 기능한다. 또한, 제1 DAC(31) 및 제2 DAC(32)의 방식은 전류 출력형이나 전압 출력형, 펄스 출력형에 한정되지 않는다. 즉, 계조 데이터(Dg)나 보정 데이터(Dh)인 디지털 데이터로부터 아날로그 신호를 생성하는 회로이면, 그 구체적인 형태의 여하를 막론하고 제1 DAC(31) 및 제2 DAC(32)로서 채용된다.

(2) 상기 실시예에서는 각 화소에 대응하는 신호 처리 회로(30)마다 독립적으로 보정 데이터(Dh)가 공급되는 구성을 예시했지만, 도 18에 나타낸 바와 같이, 각 표시색의 신호 처리 회로(30)에 대해서 공통의 보정 데이터(Dh)가 공급되는 구성으로 할 수도 있다. 상기 도면에서, 보정 데이터(Dh-r)는 적색의 화소 회로(G) 에 대응하는 각 신호 처리 회로(30)의 메모리(34)에 공통적으로 기억되고, 보정 데이터(Dh-g)는 녹색에 대응하는 각 신호 처리 회로(30)의 메모리(34)에 대하여 공통적으로 공급되며, 보정 데이터(Dh-b)는 청색에 대응하는 각 신호 처리 회로(30)의 메모리(34)에 대하여 공통적으로 공급된다. 이 구성에 의하면, 각 표시색의 계조 특성을 효율적으로 보정해서 양호한 화이트 밸런스를 유지할 수 있다. 또한, 도 18에서는 각 신호 처리 회로(30)에 메모리(34)가 배치된 구성을 예시했지만, 표시색마다 배치된 메모리가 각 표시색의 신호 처리 회로(30)에 의해 공용되는 구성으로 할 수도 있다. 즉, 각 신호 처리 회로(30)에 메모리(34)를 설치하지 않고, 각각이 다른 표시색의 보정 데이터(Dh)(Dh-r, Dh-g 및 Dh-b)를 기억하는 3개의 메모리를 배치하고, 각 메모리로부터 출력된 보정 데이터(Dh)를 각 표시색의 신호 처리 회로(30)에서의 제2 DAC(32)에 입력하는 구성으로 할 수도 있다.

(3) 상기 실시예에서는 전기 광학 소자로서 OLED 소자(100)를 적용한 전기 광학 장치(D)를 예시했지만, 이외의 전기 광학 장치(D)에도 본 발명은 적용된다. 예를 들면, 액정 표시 장치, 전계 방출 디스플레이(FED: Field Emission Display)나 표면 전도형 전자 방출 디스플레이(SED: Surface-conduction Electron-emitter Display), 탄도 전자 방출 디스플레이(BSD: Ballistic electron Surface emitting Display), 발광다이오드를 사용한 표시 장치, 또는 광 기입형의 프린터나 전자 복사기의 기입 헤드 등의 각종 전기 광학 장치에 대해서도 상기 각 실시예와 마찬가지로 본 발명이 적용될 수 있다. 이와 같이, 본 발명에서의 전기 광학 소자는, 전기적인 에너지 및 광학적인 에너지 중 한쪽을 다른 쪽으로 변환하는 성질을 구비한 소자이며, 이 종류의 전기 광학 소자를 구비한 모든 장치에 본 발명을 적용할 수 있다.

<3. 응용예>

다음에, 본 발명에 따른 전기 광학 장치를 적용한 전자 기기에 대해서 설명한다. 도 19는 상기 실시예에 따른 전기 광학 장치(D)를 표시 장치에 적용한 모바일형 퍼스널 컴퓨터의 구성을 나타내는 사시도이다. 퍼스널 컴퓨터(2000)는 표시 장치로서의 전기 광학 장치(D)와 본체부(2010)를 구비한다. 본체부(2010)에는 전원 스위치(2001) 및 키보드(2002)가 설치되어 있다. 이 전기 광학 장치(D)는 OLED 소자(100)를 사용하므로, 시야각이 넓고 보기 쉬운 화면을 표시할 수 있다.

도 20에, 상기 실시예에 따른 전기 광학 장치(D)를 적용한 휴대 전화기의 구성을 나타낸다. 휴대 전화기(3000)는 복수의 조작 버튼(3001)과 스크롤 버튼(3002) 및 표시 장치로서의 전기 광학 장치(D)를 구비한다. 스크롤 버튼(3002)을 조작함으로써, 전기 광학 장치(D)에 표시되는 화면이 스크롤된다.

도 21에, 상기 실시예에 따른 전기 광학 장치(D)를 적용한 정보 휴대 단말(PDA: Personal Digital Assistants)의 구성을 나타낸다. 정보 휴대 단말(4000)은 복수의 조작 버튼(4001)과 전원 스위치(4002) 및 표시 장치로서의 전기 광학 장치(D)를 구비한다. 전원 스위치(4002)를 조작하면, 주소록이나 스케줄장 등의 각종의 정보가 전기 광학 장치(D)에 표시된다.

또한, 본 발명에 따른 전기 광학 장치가 적용되는 전자 기기로서는 도 19 내지 도 21에 나타낸 것 이외에 디지털 스틸 카메라, 텔레비전, 비디오 카메라, 카 네비게이션(car navigation) 장치, 소형 무선 호출기, 전자수첩, 전자종이, 전자계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS단말, 프린터, 스캐너, 복사기, 비디오 플레이어, 터치 패널을 구비한 기기 등을 들 수 있다.

본 발명은 상술한 구성에 의해, 계조 데이터에 대한 D/A 변환의 분해능에 관계없이, 각 화소의 계조를 높은 정밀도로 보정할 수 있다.

Claims

전기 광학 소자의 계조(階調)를 제어하는 데이터 신호를 생성하는 신호 처리 회로로서,

상기 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A 변환 수단과,

계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과,

상기 제1 D/A 변환 수단과는 분해능(分解能)이 다르고, 상기 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과,

상기 제1 D/A 변환 수단이 생성한 계조 신호와 상기 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비하는 신호 처리 회로.
제 1 항에 있어서,

상기 합성 수단은 상기 제1 D/A 변환 수단이 생성한 계조 신호와 상기 제2 D/A 변환 수단이 생성한 보정 신호를 가산하는 가산 수단을 구비하는 신호 처리 회로.
제 2 항에 있어서,

상기 제1 D/A 변환 수단 및 상기 제2 D/A 변환 수단은 모두 전류 신호 및 전 압 신호 중 어느 하나를 생성하는 신호 처리 회로.
제 1 항에 있어서,

상기 제1 D/A 변환 수단은 상기 계조 데이터에 따른 펄스 폭의 계조 신호를 생성하고,

상기 제2 D/A 변환 수단은 상기 보정 데이터에 따른 펄스 폭의 보정 신호를 생성하고,

상기 합성 수단은 제1 기간에서 상기 계조 신호를 출력하는 동시에, 상기 제1 기간에 이어지는 제2 기간에서 보정 신호를 출력하는 신호 처리 회로.
제 1 항에 있어서,

상기 합성 수단은 상기 제1 D/A 변환 수단이 생성한 계조 신호와 상기 제2 D/A 변환 수단이 생성한 보정 신호를 승산(乘算)하는 승산 수단을 구비하는 신호 처리 회로.
제 5 항에 있어서,

상기 제1 D/A 변환 수단은 상기 계조 데이터에 따른 레벨의 전류 신호 또는 전압 신호를 계조 신호로서 생성하고,

상기 제2 D/A 변환 수단은 상기 보정 데이터에 따른 펄스 폭의 보정 신호를 생성하고,

상기 합성 수단은 상기 제1 D/A 변환 수단이 생성한 계조 신호를 상기 보정 신호의 펄스 폭에 따른 기간에서 데이터 신호로서 출력하는 신호 처리 회로.
복수의 주사선과 복수의 데이터선의 각 교차에 대응해서 복수의 전기 광학 소자가 배열된 전기 광학 장치의 데이터선 구동 회로로서,

각각이 데이터선에 데이터 신호를 공급하는 복수의 신호 처리 회로를 구비하고,

상기 각 신호 처리 회로는,

상기 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A 변환 수단과,

계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과,

상기 제1 D/A 변환 수단과는 분해능이 다르고, 상기 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과,

상기 제1 D/A 변환 수단이 생성한 계조 신호와 상기 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비하는 데이터선 구동 회로.
제 7 항에 있어서,

상기 각 신호 처리 회로에서의 제2 D/A 변환 수단은 공급되는 분해능 조정 신호에 따라 분해능이 변화하는 데이터선 구동 회로.
제 8 항에 있어서,

상기 각 전기 광학 소자는 복수의 표시색 중 어느 하나에 대응하고,

상기 복수의 신호 처리 회로 중 하나의 표시색에 대응하는 신호 처리 회로에서의 제2 D/A 변환 수단은 제1 분해능 조정 신호에 따라 분해능이 변화하고,

상기 복수의 신호 처리 회로 중 다른 표시색에 대응하는 신호 처리 회로에서의 제2 D/A 변환 수단은 상기 제1 분해능 조정 신호와는 다른 제2 분해능 조정 신호에 따라 분해능이 변화하는 데이터선 구동 회로.
제 8 항에 있어서,

상기 제2 D/A 변환 수단은, 분해능 조정 신호의 전압 레벨에 대응하는 전류를 각각 생성하되, 각각이 별개의 가중값으로 가중된 전류를 생성하는 전류원(電流源)과, 상기 복수의 전류를 상기 보정 데이터에 따라 선택하는 선택 회로를 구비하고, 상기 선택 회로가 선택한 전류에 기초하여 보정 신호를 생성하는 데이터선 구동 회로.
제 8 항에 있어서,

상기 제2 D/A 변환 수단은 분해능 조정 신호의 레벨을 기준으로 하여 복수의 전압을 생성하는 전압 생성 회로와, 상기 복수의 전압 중 어느 하나를 상기 보정 데이터에 따라 선택하는 선택 회로를 구비하고, 상기 선택 회로가 선택한 전압에 기초하여 보정 신호를 생성하는 데이터선 구동 회로.
제 8 항에 있어서,

상기 분해능 조정 신호는 클록(clock) 신호이며,

상기 제2 D/A 변환 수단은 상기 분해능 조정 신호의 주기를 기준으로 하여 각각이 별개의 가중값으로 가중된 펄스 폭을 갖는 복수의 펄스 신호를 생성하는 펄스 신호 생성 회로와, 상기 복수의 펄스 신호 중 1개 이상의 펄스 신호를 상기 보정 데이터에 따라 선택하는 선택 회로를 구비하고, 상기 선택 회로가 선택한 펄스 신호에 기초하여 보정 신호를 생성하는 데이터선 구동 회로.
복수의 주사선과 복수의 데이터선의 각 교차에 대응해서 배열된 복수의 전기 광학 소자와, 상기 복수의 주사선의 각각을 차례로 선택하는 주사선 구동 회로와, 각각이 데이터선에 데이터 신호를 공급하는 복수의 신호 처리 회로를 포함하는 데이터선 구동 회로를 구비하고,

상기 각 신호 처리 회로는,

상기 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 계조 신호를 생성하는 제1 D/A 변환 수단과,

계조 신호에 대한 보정값을 나타내는 보정 데이터를 기억하는 기억 수단과,

상기 제1 D/A 변환 수단과는 분해능이 다르고, 상기 기억 수단에 기억된 보정 데이터로부터 보정 신호를 생성하는 제2 D/A 변환 수단과,

상기 제1 D/A 변환 수단이 생성한 계조 신호와 상기 제2 D/A 변환 수단이 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 합성 수단을 구비하는 전기 광학 장치.
제 13 항에 기재된 전기 광학 장치를 구비하는 전자 기기.
각각이 데이터 신호에 따른 계조가 되는 복수의 전기 광학 소자가 배열된 전기 광학 장치를 구동하는 방법으로서,

상기 전기 광학 소자의 계조를 지정하는 계조 데이터로부터 제1 D/A 변환에 의해 계조 신호를 생성하고,

기억 수단에 기억된 보정 데이터로부터, 상기 제1 D/A 변환과는 분해능이 다른 제2 D/A 변환에 의해 보정 신호를 생성하고,

상기 제1 D/A 변환에 의해 생성한 계조 신호와 상기 제2 D/A 변환에 의해 생성한 보정 신호를 합성해서 데이터 신호를 생성하는 전기 광학 장치의 구동 방법.