JP4803164B2 - 電気光学装置、その駆動方法、データ線駆動回路、信号処理回路および電子機器 - Google Patents
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まず、第1の態様において、第2のD/A変換手段(図4に示される第2DAC32aに相当する)は、分解能調整信号のレベルを基準として各々が別個の重み値にて重み付けされた複数の電流を生成する電流源(各トランジスタ41)と、複数の電流を補正データに応じて選択する選択回路(各スイッチ43)とを備え、選択回路が選択した電流に基づいて補正信号を生成する。この態様においては、電流源によって生成される複数の電流の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第2のD/A変換手段の分解能を任意に調整することができる。
第2の態様において、第2のD/A変換手段(図7に示される第2DAC32bに相当する)は、分解能調整信号のレベルを基準として複数の電圧を生成する電圧生成回路と、複数の電圧の何れかを補正データに応じて選択する選択回路(各スイッチ53)とを備え、選択回路が選択した電圧に基づいて補正信号を生成する。この態様においては、階調電圧生成回路によって生成される複数の階調電圧の各々が分解能調整信号のレベルに応じて調整される。したがって、分解能調整信号のレベルを適宜に調整することにより、第2のD/A変換手段の分解能を任意に調整することができる。
第3の態様において、分解能調整信号はクロック信号であり、第2のD/A変換手段(図11に示される第2DAC32cに相当する)は、分解能調整信号の周期を基準として各々が別個の重み値にて重み付けされたパルス幅を有する複数のパルス信号を生成するパルス信号生成回路と、複数のパルス信号の何れかを補正データに応じて選択する選択回路(スイッチ63)とを備え、選択回路が選択したパルス信号に基づいて補正信号を生成する。この態様においては、パルス信号生成回路によって生成される複数のパルス信号の各々のパルス幅が分解能調整信号の周期に応じて調整される。したがって、分解能調整信号の周期を適宜に調整することにより、第2のD/A変換手段の分解能を任意に調整することができる。
まず、電気光学素子としてOLED素子を利用した電気光学装置に本発明を適用した形態を説明する。図1は、本実施形態に係る電気光学装置の構成を示すブロック図である。同図に示されるように、電気光学装置Dは、画像を表示する電気光学パネル1と、この電気光学パネル1を駆動する走査線駆動回路2およびデータ線駆動回路3とを有する。このうち電気光学パネル1は、X方向(行方向)に延在して走査線駆動回路2に接続された合計m本の走査線12と、X方向に直交するY方向(列方向)に延在してデータ線駆動回路3に接続された合計n本のデータ線13とを有する。走査線12とデータ線13との各交差には画素回路Gが配置される。したがって、これらの画素回路Gは、X方向およびY方向にわたって縦m行×横n列のマトリクス状に配列する。各画素回路Gは、赤色(R)、緑色(G)および青色(B)の何れかの表示色にて発光するOLED素子を有する。本実施形態においては、同一色の画素回路GがY方向に配列された構成(いわゆるストライプ配列)を例示する。
次に、第1DAC31および第2DAC32の具体的な態様を例示する。
デジタルデータからアナログ信号を出力する回路には、デジタルデータに応じた電流値の電流信号を出力する電流出力型のDACと、デジタルデータに応じた電圧値の電圧信号を出力する電圧出力型のDACと、デジタルデータに応じたパルス幅のパルス信号を出力するパルス出力型のDACとがある。以下では、これらの各DACを第1DAC31および第2DAC32として採用したときの構成とそのときの合成回路36の構成とを説明する。
図3は、電流出力型の第1DACの構成を示す回路図である。同図に示されるように、この第1DAC31aは、階調データDgの各ビットに対応する合計8個のトランジスタ41と、各トランジスタ41のドレイン電極に接続されたスイッチ43とを有する。各トランジスタ41のソース電極は接地される。また、総てのトランジスタ41のゲート電極には予め定められた一定の基準電圧Vrefが印加される。各トランジスタ41の特性(特に閾値電圧)は、各々のゲート電極に共通の基準電圧Vrefが印加されたときに各トランジスタ41に流れる電流A0ないしA7の各々が、2のべき乗を重み値として重み付けされた大きさとなるように選定される。より具体的には、図3に示されるように、第1段目から第8段目までの各トランジスタ41に流れる電流A0ないしA7の比は、「A0:A1:A2:A3:A4:A5:A6:A7=1:2:4:8:16:32:64:128」となる。すなわち、これらのトランジスタ41は、各々が別個の重み値にて重み付けされた複数の電流(A0ないしA7)を生成する電流源として機能する。
図6は、電圧出力型の第1DACの構成を示すブロック図である。同図に示されるように、この第1DAC31bは、電圧生成回路51と合計256個のスイッチ53とデコーダ55とを有する。このうち電圧生成回路51は、外部の機器から供給される基準電圧Vrefを分圧することによって合計256種類の電圧V0ないし電圧V255を生成する。一方、各スイッチ53の一端は、電圧生成回路51において電圧V0ないし電圧V255が出力される合計256個の出力端子のうちの何れかに接続される。これらのスイッチ53の他端は、階調信号Sgの出力端子Toに対して共通に接続される。デコーダ55は、階調データDgをデコードすることにより、何れかのスイッチ53を択一的にオン状態とする信号を生成する。この構成のもと、階調データDgに応じたスイッチ53がオン状態になると、電圧V0ないし電圧V255のうちそのスイッチ53に対応する電圧が階調信号Sgとして出力端子Toに供給される。
図10は、パルス出力型の第1DACの構成を示すブロック図である。同図に示されるように、この第1DAC31cは、所定の周期にてレベルの変動を繰り返すクロック信号CLKが入力されるパルス信号生成回路61と、階調データDgの各ビットに対応する合計8個のスイッチ63と、階調信号Sgを出力するOR回路65とを有する。このうちパルス信号生成回路61は、外部の機器から入力されるクロック信号CLKを適宜に分周することによって合計8種類のパルス信号Spw(Spw0ないしSpw7)を生成する回路である。図12に示されるように、各パルス信号Spwは、互いに異なる重み値にて重み付けされたパルス幅を有する信号である。例えば、パルス信号Spw0はクロック信号CLKの周期に等しいパルス幅を有し、パルス信号Spw1はクロック信号CLKの周期の2倍に相当するパルス幅を有し、パルス信号Spw2はクロック信号CLKの4倍に相当するパルス幅を有する。さらに詳述すると、パルス信号Spw0ないしパルス信号Spw7のパルス幅の比は、「Spw0:Spw1:Spw2:Spw3:Spw4:Spw5:Spw6:Spw7=1:2:4:8:16:32:64:128」となっている。また、各パルス信号Spwがアクティブレベル(Hレベル)となる期間は互いに重複しない。
以上のように、図2に示した第1DAC31および第2DAC32としては、電流出力型(31aおよび32a)、電圧出力型(31bおよび32b)およびパルス出力型(31cおよび32c)の何れかが採用される。そして、各データ線13に出力されるデータ信号Xjは、第1DAC31および第2DAC32の方式に応じて電流信号および電圧信号の何れかとなる。以下、データ信号Xjが電流信号である態様(すなわち第1DAC31aおよび第2DAC32aがともに電流出力型である態様)における画素回路Gの構成と、データ信号Xjが電圧信号である態様(すなわち第1DAC31と第2DAC32とがともに電圧出力型およびパルス出力型の何れかである態様)における画素回路Gの構成とを説明する。なお、以下では第i行(iは1≦i≦mを満たす整数)に属する第j列目のひとつの画素回路Gの構成を説明するが、総ての画素回路Gの構成は同様である。また、画素回路Gの構成は以下に例示するものに限られない。
図15は、データ信号Xjが電流信号であるときに採用される画素回路Gaの構成を示す回路図である。同図に示されるように、画素回路Gaは、3個のトランジスタTa1ないしTa4と、容量素子Caと、OLED素子100とを備える。このうちpチャネル型のトランジスタTa1のソース電極は、電源の高位側電位Vddが印加される電源線に接続される。トランジスタTa1のドレイン電極は、pチャネル型のトランジスタTa4のソース電極と、nチャネル型のトランジスタTa2のソース電極と、nチャネル型のトランジスタTa3のドレイン電極とに接続される。トランジスタTa4のゲート電極は走査線12に接続され、そのドレイン電極はOLED素子100の陽極に接続される。OLED素子100の陰極は接地(Gnd)される。容量素子Caの一端はトランジスタTa1のソース電極に接続され、その他端はトランジスタTa1のゲート電極とトランジスタTa2のドレイン電極とに接続される。トランジスタTa2のゲート電極とトランジスタTa3のゲート電極とは走査線12に接続される。また、トランジスタTa3のソース電極はデータ線13に接続される。
次に、図16は、データ信号Xjが電圧信号であるとき(ここでは第1DAC31および第2DAC32がともに電圧出力型である場合を想定する)に採用される画素回路Gbの構成を示す回路図である。同図に示されるように、画素回路Gbは、2個のトランジスタTb1およびTb2と、容量素子Cbと、OLED素子100とを備える。このうちpチャネル型のトランジスタTb1のソース電極は、電源の高位側電位Vddが印加される電源線に接続され、そのドレイン電極はOLED素子100の陽極に接続される。OLED素子100の陰極は接地される。また、トランジスタTb1のゲート電極はnチャネル型のトランジスタTb2のドレイン電極に接続される。このトランジスタTb2のゲート電極は走査線12に接続され、そのソース電極はデータ線13に接続される。一方、容量素子Cbの一端はトランジスタTb1のソース電極に接続され、その他端はトランジスタTb1のゲート電極とトランジスタTb2のドレイン電極とに接続される。
上記各実施形態に対しては種々の変形が加えられ得る。具体的な変形の態様を挙げれば以下の通りである。なお、以下の各態様を適宜に組み合わせた構成も採用され得る。
次に、本発明に係る電気光学装置を適用した電子機器について説明する。図19は、上記実施形態に係る電気光学装置Dを表示装置に適用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ2000は、表示装置としての電気光学装置Dと本体部2010とを備える。本体部2010には、電源スイッチ2001およびキーボード2002が設けられている。この電気光学装置DはOLED素子100を用いるので、視野角が広く見易い画面を表示できる。
Claims (11)
- 電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データに応じた電流信号を階調信号として生成する第1のD/A変換回路と、
前記階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じた電流信号を補正信号として生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号と前記第2のD/A変換回路が生成した前記補正信号とを合成して前記データ信号を生成する合成回路と
を具備する信号処理回路。 - 電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を階調信号として生成する第1のD/A変換回路と、
前記階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じた電圧信号を補正信号として生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号と前記第2のD/A変換回路が生成した前記補正信号とを合成して前記データ信号を生成する合成回路と
を具備する信号処理回路。 - 電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を階調信号として生成する第1のD/A変換回路と、
前記階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じたパルス幅の補正信号を生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号を、前記補正信号のパルス幅に応じた期間にて前記データ信号として出力する合成回路と
を具備する信号処理回路。 - 複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、
各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データに応じた電流信号を階調信号として生成する第1のD/A変換回路と、
前記階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じた電流信号を補正信号として生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号と前記第2のD/A変換回路が生成した前記補正信号とを合成して前記データ信号を生成する合成回路と
を具備するデータ線駆動回路。 - 複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、
各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、
前記各信号処理回路は、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を階調信号として生成する第1のD/A変換回路と、
前記階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じた電圧信号を補正信号として生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号と前記第2のD/A変換回路が生成した前記補正信号とを合成して前記データ信号を生成する合成回路と
を具備するデータ線駆動回路。 - 複数の走査線と複数のデータ線との各交差に対応して複数の電気光学素子が配列された電気光学装置のデータ線駆動回路であって、
各々がデータ線にデータ信号を供給する複数の信号処理回路を具備し、
前記各信号処理回路は、
電気光学素子の階調を制御するデータ信号を生成する信号処理回路であって、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を階調信号として生成する第1のD/A変換回路と、
階調信号に対する補正値を示す補正データを記憶する記憶回路と、
前記第1のD/A変換回路とは分解能が異なり、前記記憶回路に記憶された補正データに応じたパルス幅の補正信号を生成する第2のD/A変換回路と、
前記第1のD/A変換回路が生成した前記階調信号を、前記補正信号のパルス幅に応じた期間にて前記データ信号として出力する合成回路と
を具備するデータ線駆動回路。 - 複数の走査線と複数のデータ線との各交差に対応して配列された複数の電気光学素子と、
前記複数の走査線の各々を順次に選択する走査線駆動回路と、
請求項4から請求項6の何れかに記載のデータ線駆動回路と
を具備する電気光学装置。 - 請求項7に記載の電気光学装置を具備する電子機器。
- 各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、
前記電気光学素子の階調を指定する階調データに応じた電流信号を第1のD/A変換によって階調信号として生成し、
記憶回路に記憶された補正データに応じた電流信号を、前記第1のD/A変換とは分解能が異なる第2のD/A変換によって補正信号として生成し、
前記第1のD/A変換によって生成した前記階調信号と前記第2のD/A変換によって生成した前記補正信号とを合成して前記データ信号を生成する
電気光学装置の駆動方法。 - 各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を第1のD/A変換によって階調信号として生成し、
記憶回路に記憶された補正データに応じた電圧信号を、前記第1のD/A変換とは分解能が異なる第2のD/A変換によって補正信号として生成し、
前記第1のD/A変換によって生成した前記階調信号と前記第2のD/A変換によって生成した前記補正信号とを合成して前記データ信号を生成する
電気光学装置の駆動方法。 - 各々がデータ信号に応じた階調となる複数の電気光学素子が配列された電気光学装置を駆動する方法であって、
前記電気光学素子の階調を指定する階調データに応じた電圧信号を第1のD/A変換によって階調信号として生成し、
記憶回路に記憶された補正データに応じたパルス幅の補正信号を、前記第1のD/A変換とは分解能が異なる第2のD/A変換によって生成し、
前記第1のD/A変換によって生成した前記階調信号を、前記補正信号のパルス幅に応じた期間にて前記データ信号として出力する
電気光学装置の駆動方法。
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