KR100676787B1 - 데이터 기억 시스템 - Google Patents

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KR100676787B1
KR100676787B1 KR1020050016140A KR20050016140A KR100676787B1 KR 100676787 B1 KR100676787 B1 KR 100676787B1 KR 1020050016140 A KR1020050016140 A KR 1020050016140A KR 20050016140 A KR20050016140 A KR 20050016140A KR 100676787 B1 KR100676787 B1 KR 100676787B1
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미쯔히로 노구찌
아끼라 고다
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가부시끼가이샤 도시바
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Abstract

데이터 기억 시스템은 복수개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 비스페어 영역과, 미리 데이터가 임의의 값으로 갖추어진 복수개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 스페어 영역과, 상기 비스페어 영역 내의 페이지로부터 데이터를 판독했을 때에, 적어도 2비트의 데이터 오류를 검출하고, 판독한 페이지에 있어서의 오류 비트의 수를 판독한 페이지마다 판정하는 판정 회로를 갖는다. 판정 회로에 의한 판정 결과가 2비트 이상인 경우에, 상기 판독한 페이지의 내용은 오류 정정되고, 상기 스페어 영역 내의 페이지에 기입된다.
데이터 기억 시스템, 페이지, 메모리 셀 블록, 오류 비트, 스페어 메모리 셀 블록

Description

데이터 기억 시스템{DATA STORAGE SYSTEM}
도 1은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성예를 나타내는 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 셀 어레이부, 및 센스 앰프부의 구성예를 나타내는 블록도.
도 3은 도 2에 도시한 메모리 셀 블록(49)의 등가 회로예를 나타내는 등가 회로도.
도 4는 도 2에 도시한 메모리 셀 블록(49)의 평면 패턴예를 나타내는 평면도.
도 5는 도 4의 V-V 선에 따라 취한 단면도.
도 6은 도 4의 VI-VI 선에 따라 취한 단면도.
도 7은 도 1에 도시한 ECC 회로(100)의 구성예를 나타내는 도면.
도 8은 도 7에 도시한 부호기(14)의 회로예를 나타내는 회로도.
도 9는 도 7에 도시한 복호기(신드롬 계산기)(15)의 회로예를 나타내는 회로도.
도 10은 도 7에 도시한 복호기(신드롬 계산기)(15)의 회로예를 나타내는 회로도.
도 11은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 치환 동작예를 나타내는 흐름도.
도 12는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 블록 어드레스의 할당예를 나타내는 도면.
도 13은 갈로아체의 요소를 나타내는 도면.
도 14는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 블록 선택 동작예를 나타내는 흐름도.
도 15는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 치환 동작예를 나타내는 흐름도.
도 16은 도 7에 도시한 페이지 버퍼(11)의 회로예를 나타내는 회로도.
도 17은 도 16에 도시한 페이지 버퍼(11)의 동작예를 나타내는 동작 파형도.
도 18은 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템이 구비하는 ECC 회로(100)의 구성예를 나타내는 블록도.
도 19는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 치환 동작예를 나타내는 흐름도.
도 20은 본 발명의 제2 실시 형태에 따른 데이터 기억 시스템에 이용되는 신드롬과 오차 위치 로케이터 출력과의 대응표의 예를 나타내는 도면.
도 21은 본 발명의 제2 실시 형태의 변형예에 따른 데이터 기억 시스템이 구비하는 ECC 회로(100)의 구성예를 나타내는 블록도.
도 22는 본 발명의 제2 실시 형태의 변형예에 따른 데이터 기억 시스템에 이 용되는 신드롬 입력과 오차 위치 로케이터 출력과의 대응표의 예를 나타내는 도면.
도 23은 본 발명의 제3 실시 형태에 따른 데이터 기억 시스템이 구비하는 메모리 셀의 로우 방향에 따른 단면예를 나타내는 단면도.
도 24는 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템이 구비하는 메모리 셀의 컬럼 방향에 따른 단면예를 나타내는 단면도.
도 25는 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템의 셀 어레이부, 및 센스 앰프부의 구성예를 나타내는 블록도.
도 26은 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템이 구비하는 메모리 셀의 로우 방향에 따른 단면예를 나타내는 단면도.
도 27은 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템이 구비하는 메모리 셀의 컬럼 방향에 따른 단면예를 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: 스페어 영역
2: 데이터 분리선 드라이버
3: 스페어 영역
5: 오류 비트 검출 회로
6: 오류 비트 수 판정 회로
40: 제어 회로
41a: Vpgm 발생 회로
41b: Vpgm 발생 회로
41c: Vpgm 발생 회로
41d: Vpgm 발생 회로
42: 기판 전위 제어
45: 데이터 입출력 버퍼
46: 감지 증폭기/데이터 레지스터
47: 어드레스 버퍼
48: 컬럼 디코더
이 출원은 2004년 2월 27일자로 일본에 출원한 특허출원번호 제2004-054532호의 우선권을 주장하며, 그 내용은 본 명세서에 포함된다.
본 발명은 데이터 기억 시스템에 관한 것으로, 특히 에러 검출·정정 유닛을 가진 반도체 메모리를 포함하는 데이터 기억 시스템에 관한 것이다.
반도체 메모리의 하나로서, 정보를 전하 축적층 내의 전하량에 따라서 기억하고, 전하량에 따른 MOSFET의 컨덕턴스 변화를 측정하고, 정보를 판독하는 불휘발성 반도체 메모리가 개발되어 있다. 소위 EEPROM이다.
EEPROM의 데이터 판독 방식은, 예를 들면 DRAM과 달리, 데이터의 파괴를 수반하지 않는, 소위 비파괴 판독 방식이다. 즉, EEPROM은 데이터를 파괴하지 않고, 복수회의 데이터 판독이 가능하다. 그러나, 기입 동작 및 소거 동작을 반복하면,
(1) EEPROM 셀의, 예를 들면 터널 절연막이 열화하여, 리크 전류가 증가하여, 전하 유지 특성이 악화된다,
(2) 전하가 터널 절연막 내에 트랩되어, EEPROM 셀의 임계값이 미리 설정된 범위에서 벗어난다
라는 사정을 초래하여, 데이터가 파괴된다. 소위 비트 파괴이다. EEPROM의 기억 용량이 커질수록, EEPROM이 비트 파괴를 발생한 비트를 포함하는 확률(불량 비트 발생율)이 높아진다. 가령, 기입 횟수 및 소거 횟수를 일정하게 해도 된다.
비트 파괴 대책의 일례는, 예를 들면 특허 제3176019호 공보(이하 문헌 1)에 기재되어 있다. 문헌 1은 에러 검출·정정 유닛(이후, Error Correction Code 회로; ECC 회로라고 함)을 이용하여, 전원 투입 시 및 차단 시 등의 외부 I/O로부터의 데이터를 판독할 필요가 없을 때에, 복수의 페이지로 이루어지는 메모리 클러스터를 판독하여 불량 비트를 검출하고, 에러 기준값을 초과한 에러가 검출된 경우에는 ECC의 대상으로 된 메모리 클러스터의 전체 데이터를 판독하여, 별도의 기억 영역에 기입한다. 이에 의해, 외부 인터페이스로부터 본 불량 비트 발생율을 감소시킬 수 있다.
본 발명의 제1 양태에 따른 데이터 메모리 시스템으로서,
복수개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 비스페어 영역과,
미리 데이터가 임의의 값으로 갖추어진 복수개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 스페어 영역과, 상기 비스페어 영역 내의 페이지로부터 데이터를 판독했을 때에, 적어도 2비트의 데이터 오류를 검출하고, 판독한 페이지에 있어서의 오류 비트의 수를 판독한 페이지마다 판정하는 판정 회로-이 판정 회로에 의한 판정 결과가 2비트 이상인 경우에, 상기 판독한 페이지의 내용은 오류 정정되고, 상기 스페어 영역 내의 페이지에 기입됨-를 포함한다.
본 발명의 제2 양태에 따른 데이터 메모리 시스템으로서,
nblock개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 비스페어 영역과,
미리 데이터가 임의의 값으로 갖추어진 nreplace개의 스페어 메모리 셀 블록을 갖고, 이들 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 스페어 영역과,
하나의 페이지에 대하여 최대 ECC 비트의 오류 정정을 행하는 오류 정정 회로-상기 ECC 비트는 2비트 이상이고, 규정의 최대 기입 및 소거 횟수 후, 또는 제품 보증 수명 시점에서의, 치환이 필요한 상기 메모리 셀 블록의 수의 최대 보증값을 nbad로 했을 때에,
Figure 112005010338183-pat00001
Figure 112005010338183-pat00002
상기 스페어 메모리 셀 블록의 개수 nreplace는 상기 2개의 식을 만족하도록 설정되며(단, a는 2개의 식을 연립시킴으로써 소거할 수 있는 변수),
상기 비스페어 영역 내의 페이지에 오류 비트가 발생한 경우에, 상기 오류 비트를 발생한 페이지의 내용을 오류 정정하고, 상기 스페어 영역 내의 페이지에 기입함-를 포함한다.
본 발명의 제3 양태에 따른 데이터 메모리 시스템으로서,
적어도 기입 상태와 소거 상태를 나타내는 2치의 디지털 데이터를 기억하는 복수개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 비스페어 영역과,
미리 데이터가 임의의 값으로 갖추어진, 적어도 기입 상태와 소거 상태를 나타내는 2치의 디지털 데이터를 기억하는 복수개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록의 몇 개인가에 접속되는 페이지를 포함하는 스페어 영역과, 상기 메모리 셀 블록 내의 페이지로부터의 디지털 데이터 출력을 입력으로 하고, 적어도 2비트의 데이터 오류를 검출하는 오류 정정 부호 회로-상기 비스페어 영역의 블록 어드레스는 연속하여 설정되고, 상기 스페어 영역의 블록 어드레스는 기입 상태 비트가 소거 상태 비트보다 많이 포함하여 설정됨-를 포함한다.
〈실시예〉
문헌 1에는 에러 기준값을 어떻게 선택하면 좋을지에 대하여, 구체적 기술이 없다. 여기서, ECC 회로가 구제할 수 있는 비트 수를 대폭 늘리면, 외부 인터페이스로부터 본 불량 비트 발생율은 감소한다. 그러나, ECC 회로가 구제할 수 있는 비트 수, 즉 오류 정정 가능한 비트 수 k를 늘리면, 불량을 발생한 비트의 위치를 계산하는 데, 예를 들면 k차의(갈로아체 상의) 오류 위치 다항식의 해를 구할 필요가 발생한다. 이 때문에, 계산 회로가 복잡화하여, 계산 시간이나 계산 회로의 면적이 급증한다.
또한, BCH(Bose-Chaudhuri-Hocquenghem) 부호의 경우에는, ECC 비트를 포함하는 부호 길이를 "n"으로 하여, ECC 비트가 n 비트의 어디가 오류 비트인지의 정보를 포함할 필요가 있다. 이 때문에, ECC로 구제할 수 있는 비트가 1비트 증가하면, 적어도,
log2(n)개
의 소수점을 반올림한 비트 수만큼, ECC가 사용하는 검사 비트 수가 증대한다. 따라서, 부호 길이가 길어지고, 그 결과, 칩 면적이 증가하거나, 사용자가 사용할 수 있는 데이터 비트 수가 감소하기도 한다.
또한, 문헌 1에는 시스템의 구체적 구성, 예를 들면 빈 기억 영역의 구성이나, 기억 영역을 어느 정도 준비하면, 칩 면적의 증대를 억제하면서 외부 인터페이스로부터 본 불량 비트 발생율을 억제할 수 있을지, 또는 어떤 정도 효과가 있을지에 대한 개시가 없다.
또한, 문헌 1에는 어떻게 빈 기억 영역을 준비하고, 치환하면 고속으로 치환할 수 있을지에 대한 개시가 없다.
또한, 빈 기억 영역은 데이터 기억 영역과 동일한 영역으로서, 양자를 포함하는 초기 용량을 사용자가 사용할 수 있는 데이터 기억 영역으로서 보증하고 있다. 이 때문에, 상기 ECC 회로가 구제 가능한 비트 수를 초과한 불량이 발생하면, 사용자가 사용 가능한 데이터 기억 영역이 실질적으로 감소하여, 어느 정도 감소할지의 보증도 곤란하다.
본 발명의 실시 형태에 개시되는 불휘발성 반도체 기억 장치는, 개략 ECC(error correcting code)를 분석하여, 1비트보다 많은 규정 수 이상의 불량 비트를 발생한 페이지를 예비 페이지로 치환한다. 이와 같이 하여, ECC 회로의 검사 비트 수를 증가시키지 않고, 규정 수 이상의 불량 비트가 발생한 경우라도, 외부 인터페이스로부터 본 불량 비트 발생율을 저감시킨다. 또한, 예비 페이지로 치환하는 데 필요한 처리 시간을 삭감한다.
특히, 빈 기억 영역으로서 준비하는 수에 대하여, 임의의 수 이상, 미리 스페어 영역으로서 준비한다. 이에 의해, 사용자가 사용 가능한 데이터 기억 영역을 라이프 엔드까지 보증하면서, 외부 인터페이스로부터 본 불량 비트 발생율을 억제 할 수 있는 Criticality(임계성)를 발생시켜, 고속 치환을 가능하게 한 반도체 메모리를 포함하는 데이터 기억 시스템이 실현된다.
이하, 도면을 참조하여, 본 발명의 몇 개의 실시 형태를 설명한다. 이 설명 시에, 전 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 붙인다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 구성예를 나타내는 블록도, 도 2는 본 발명의 제1 실시 형태에 따른 데이터 기억 시스템의 셀 어레이부, 및 센스 앰프부의 구성예를 나타내는 블록도이다. 도 1에서는 데이터 선택선(WL), 블록 선택선(SSL, GSL)은 생략한다.
또한, 본 명세서에서, 메모리 셀 블록이란, 단일 또는 복수의 페이지를 포함하고, 동시에 소거 동작이 행해지는 메모리 셀의 단위를 나타낸다. 여기서, 예를 들면 전하 축적층을 가진 플래시 메모리 셀과 같이, 1페이지의 메모리 셀의 소거 시간이 1페이지의 메모리 셀의 기입 시간보다 긴 경우에는, 메모리 셀 블록은 복수의 페이지를 포함하고 복수의 페이지에서 한 번에 소거 동작이 행해지도록 구성되어도 된다. 이와 같이 구성하면, 1블록당 기입 시간과 1블록당 소거 시간을 같은 정도로 할 수 있어, 시스템으로부터 본 기입 데이터 전송 속도, 및 소거 속도의 퍼포먼스를 향상시킬 수 있다. 메모리 셀 블록(49)의 구체적 구성예를 이하에 설명한다.
도 3은 NAND 셀 블록(49)의 등가 회로예를 나타내는 등가 회로도, 도 4는 NAND 셀 블록(49)의 평면 패턴예를 나타내는 평면도이다. 도 4에서는 도 3에 도시 한 셀 블록(49)을 3개 병렬한 구조를 나타내고 있다. 또한, 도 4에서는 셀 구조를 알기 쉽게 하기 위해서, 제어 게이트 전극(27)보다 아래의 구조만을 나타내고 있다.
도 3에 도시한 바와 같이, 전하 축적층(26)을 갖는 MOS 트랜지스터로 이루어지는 불휘발성 메모리 셀 M0∼M15가 직렬 접속되고, 그 일단은 선택 트랜지스터 S1을 통하여 "BL"라고 기재된 데이터 전송선에 접속되고, 그 타단은 선택 트랜지스터 S2를 통하여 "SL"라고 기재된 공통 소스선에 접속되어 있다. 메모리 셀 M0∼M15, 및 선택 트랜지스터 S1, S2는, 각각 동일한 p형 웰(23) 상에 형성되어 있다. 메모리 셀 M0∼M15 각각의 제어 전극은 "WL0∼WL15"라고 기재된 데이터 선택선에 접속되어 있다. 데이터 전송선 BL을 따른 복수의 메모리 셀 블록(49)으로부터 1개의 메모리 셀 블록(49)을 선택하고, 선택된 메모리 셀 블록을 데이터 전송선 BL에 접속하기 위해서, 선택 트랜지스터 S1의 제어 전극은 블록 선택선 SSL에 접속되고, 선택 트랜지스터 S2의 제어 전극은 블록 선택선 GSL에 접속되어 있다. 이에 의해, 소위 NAND형 메모리 셀 블록(49)(점선의 영역)이 구성되어 있다. 제1 실시 형태에서는 선택 트랜지스터 S1, S2의 제어 배선(블록 선택선) SSL, GSL이 메모리 셀 M0∼M15의 전하 축적층(26)과 동일한 층의 도전체에 의해서, 도 3의 지면 상하 방향에 인접하는 선택 트랜지스터 S1, S2 각각의 게이트를 접속하면서 형성되어 있다. 블록 선택선 SSL, GSL은 메모리 셀 블록(49)에 적어도 1개 이상 있으면 된다. 블록 선택선 SSL, GSL은 데이터 선택선 WL0∼WL15와 동일 방향에 형성되는 것이, 이에 한정되는 것은 아니지만 바람직하다. 고밀도화를 도모할 수 있기 때문이다. 도 3에서는 메모리 셀 블록(49)에 16=24개의 메모리 셀이 접속되어 있는 예를 나타내었지만, 데이터 전송선, 및 데이터 선택선에 접속하는 메모리 셀의 수는 복수이면 되고, 2n개(n은 플러스의 정수)인 것이, 이에 한정되는 것은 아니지만 바람직하다. 어드레스 디코드가 용이해지기 때문이다.
도 5는 도 4의 V-V선에 따라 취한 단면도, 도 6은 도 4의 VI-VI선에 따라 취한 단면도이다. 도 5에 도시한 단면은 메모리 셀의 구조예를 나타내는 단면에 상당하고, 도 6에 도시한 단면은 메모리 셀 블록의 구조예를 나타내는 단면에 상당한다.
도 5 및 도 6에 도시한 바와 같이 p형 실리콘 영역(23)은, 예를 들면 불순물 농도가 1014㎝-3로부터 1019㎝-3 정도의 붕소를 포함한다. p형 실리콘 영역(23) 상에는 터널 절연막(25, 25SSL, 25GSL)이 형성되어 있다. 터널 절연막(25)의 일례는, 예를 들면 3㎚ 내지 15㎚ 정도의 두께를 갖는 실리콘 산화막, 또는 실리콘 옥시나이트라이드막이다. 터널 절연막(25, 25SSL, 25GSL) 상에는 전하 축적층(26, 26SSL, 26GSL)이 형성되어 있다. 전하 축적층(26, 26SSL, 26GSL)의 일례는, 예를 들면 인, 또는 비소를 1018㎝-3 내지 1021㎝-3 정도 함유하고, 10㎚ 내지 500㎚ 정도의 두께를 갖는 폴리실리콘이다. 터널 절연막(25)(25, 25SSL, 25GSL), 및 전하 축적층(26)(26, 26SSL, 26GSL)은, 예를 들면 실리콘 산화막으로 이루어지는 소자 분리 절연막(24)이 형성되어 있지 않은 영역 상에, p형 실리콘 영역(23)에 대하여 자기 정합적으로 형성되어 있다. 이 구조는, 예를 들면 터널 절연막(25) 및 전하 축적층(26)을 퇴적하고, 퇴적된 터널 절연막(25) 및 전하 축적층(26)을 패터닝하여, p형 실리콘 영역(23) 내에 걸쳐 에칭을 더욱 진행시켜, p형 실리콘 영역(23) 내에, 깊이가, 예를 들면 0.05㎛∼0.5㎛ 정도인 얕은 홈(Shallow Trench)을 형성한다. 계속해서, 얕은 홈을 절연물(소자 분리 절연막(24))로 매립하는 것으로 형성할 수 있다. 이 구조의 이점은, 예를 들면 터널 절연막(25) 및 전하 축적층(26)을 단차가 없는 평면, 즉 얕은 홈이 형성되어 있지 않은 p형 실리콘 영역(23) 상에 형성할 수 있고, 터널 절연막(25) 및 전하 축적층(26)에 대하여, 균일성이 좋고, 특성이 갖추어진 막이 얻어지는 것이다.
전하 축적층(26, 26SSL, 26GSL) 상에는 블록 절연막(50, 50SSL, 50GSL)이 형성되어 있다. 블록 절연막(50, 50SSL, 50GSL)의 예는, 예를 들면 두께가 5㎚ 내지 30㎚ 정도인, 실리콘 산화막, 또는 옥시나이트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 3층막이다. 블록 절연막(인터 게이트 절연막)(50, 50SSL, 50GSL) 상에는 제어 게이트(27)가 형성되어 있다. 제어 게이트(27)의 일례는, 예를 들면 10㎚ 내지 500㎚ 정도의 두께를 갖고, 인, 비소, 또는 붕소를 1017㎝-3로부터 1021㎝-3 정도 포함하는 폴리실리콘, 또는 금속 실리사이드와 폴리실리콘과의 스택 구조이다. 금속 실리사이드의 예는, 예를 들면 WSi(텅스텐 실리사이드), NiSi(니켈 실리사이드), MoSi(몰리브덴 실리사이드), TiSi(티탄 실리사이드), CoSi(코발트 실리사이드)이다. 제어 게이트(27)는, 예를 들면 도 2에 도시한 바와 같이 데이터 선택선 WL0∼WL15을 구성한다. 데이터 선택선 WL0∼WL15은 인접하는 메모리 셀 블록(49)끼리 접속하고, 로우 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성된다. p형 실리콘 영역(23)은, 예를 들면 p형 실리콘 기판(21)으로부터, n형 실리콘 영역(22)에 의해서 분리된다. 이에 의해, p형 실리콘 영역(23)은 p형 실리콘 기판(21)으로부터 독립하여 전압을 인가할 수 있다. p형 실리콘 영역(23)은 p형 실리콘 기판(21)으로부터 독립하여 전압을 인가할 수 있도록 형성하면, 소거 시의 승압 회로 부하를 줄여, 소비 전력을 억제할 수 있는 이점을 얻을 수 있다.
또한, 도 5에 도시한 메모리 셀은 전하 축적층(26)을 메모리 셀마다 분리할 때의 에칭 공정에 있어서, p형 실리콘 영역(23)의 측벽(얕은 홈의 측벽)이 외계에 노출되지 않는다. 이는 전하 축적층(26)의 측벽, 및 p형 실리콘 영역(23) 등의 측벽이 소자 분리 절연막(24)에 의해서 피복되어 있기 때문이다. 이 게이트 구조에 따르면, 전하 축적층(26)이 p형 실리콘 영역(23)보다 아래 부분에까지 형성되는 것을 억제할 수 있다. 이에 의한 이점은, 예를 들면 p형 실리콘 영역(23)과 소자 분리 절연막(24)과의 경계에서, 게이트 전계 집중의 억제, 및 임계값이 낮은 기생 트랜지스터가 발생하는 것을 억제할 수 있는 것에 있다. 또한, 예를 들면 p형 실리콘 영역(23)과 소자 분리 절연막(24)과의 경계에서, 게이트 전계 집중을 억제할 수 있어, 게이트 전계 집중에 기인한 기입 임계값의 저하 현상, 소위 사이드워크(sidewalk) 현상을 발생하기 어렵게 할 수 있는데 있다. 이들 이점에 의해, 도 5 에 도시한 메모리 셀은 높은 신뢰성을 갖는다.
도 6에 도시한 바와 같이 터널 절연막(25)(25, 25SSL, 25GSL), 전하 축적층(26)(26, 26SSL, 26GSL), 블록 절연막(50)(50, 50SSL, 50GSL), 제어 게이트(27)를 포함하는 적층 게이트 구조의 양측벽에는 각각 측벽 절연막(43)이 형성된다. 측벽 절연막(43)의 예는, 예를 들면 5㎚ 내지 200㎚의 두께를 갖는 실리콘 질화막, 또는 실리콘 산화막이다. 적층 게이트 구조간의 아래에 위치하는 p형 실리콘 영역(23)의 부분에는 n형 확산층(28)이 형성된다. n형 확산층(28)은 메모리 셀이나 선택 트랜지스터의 소스 전극, 또는 드레인 전극이다. 메모리 셀은 n형 확산층(28), 터널 절연막(25), 전하 축적층(26), 블록 절연막(50), 제어 게이트(27)에 의해 구성된다. 이것은, 소위 부유 게이트형 EEPROM 셀이라고 불리는 셀로서, 그 게이트 길이는, 예를 들면 0.5㎛ 이하 0.01 이상이 된다. n형 확산층(28)은, 예를 들면 인이나 비소, 안티몬을 표면 농도가 1017㎝-3 내지 1021㎝-3의 범위에서 포함하여, 깊이 10㎚ 내지 500㎚ 정도로 형성된다. 또한, n형 확산층(28)은 인접하는 메모리 셀끼리 공유되고, 소위 NAND 접속이 실현되어 있다.
도 6에 도시한 "26SSL", "26GSL"는 각각 "SSL"에 상당하는 블록 선택선, "GSL"에 상당하는 블록 선택선에 접속된 게이트 전극이고, 상기 부유 게이트형 EEPROM의 부유 게이트(전하 축적층(26))과 동일한 도전체층을 이용하여 형성되어 있다. 또한, 본 명세서에서는 편의상, "26SSL", "26GSL"을 전하 축적층이라고 부르고 있지만, 실제로는 "26SSL", "26GSL"은 전하 축적층이 아니라 게이트 전극이 다. 이하, 게이트 전극(26SSL, 26GSL)으로 대체하여 기재된다. 게이트 전극(26SSL, 26GSL) 각각의 게이트 길이, 즉 선택 트랜지스터의 게이트 길이는 메모리 셀의 게이트 길이보다 길다. 예를 들면, 1㎛ 이하 0.02㎛ 이상이다. 선택 트랜지스터의 게이트 길이를 메모리 셀의 게이트 길이보다 길게 함으로써, 블록 선택 시와 블록 비선택 시와의 온/오프비를 크게 확보할 수 있다. 온/오프비를 크게 할 수 있는 것은 오기입의 방지, 및 오판독의 방지에 유리하다.
게이트 전극(26SSL)을 사이에 두고, n형 확산층(28)의 반대측에 형성된 n형 확산층(28d)은 컨택트(31d), 중간 배선(33d), 및 컨택트(34d)를 개재하여 데이터 전송선(36)(BL)에 접속되어 있다. n형 확산층(28d)은 n형 확산층(28)과 마찬가지로 소스 전극, 또는 드레인 전극이다. 데이터 전송선(36)(BL)의 재료 예는, 예를 들면 텅스텐, 텅스텐 실리사이드, 티탄, 티탄 나이트라이드, 또는 알루미늄이다. 중간 배선(33d)의 재료도, 예를 들면 데이터 전송선(36)(BL)과 마찬가지이어도 된다. 데이터 전송선(36)(BL)은 컬럼 방향에 인접하는 메모리 셀 블록끼리 접속하도록, 도 4에 있어서 지면 좌우 방향에, 예를 들면 메모리 셀 어레이의 경계까지 형성되어 있다. 게이트 전극(26GSL)을 사이에 두고, n형 확산층(28)의 반대측에 형성된 n형 확산층(28s)은 컨택트(31s)를 개재하여 소스선(33)(SL)에 접속되어 있다. n형 확산층(28s)은 n형 확산층(28)과 마찬가지로 소스 전극, 또는 드레인 전극이다. 소스선(33s)은, 예를 들면 중간 배선(33d)과, 동일한 도전체층에 의해 형성된다. 소스선(33s)은 로우 방향에 인접하는 메모리 셀 블록끼리 접속하도록, 도 4에 있어서 지면 상하 방향에, 예를 들면 메모리 셀 어레이의 경계까지 형성되어 있다. 본 예에서는 소스선(33)(SL)을 갖는 예를 나타내고 있지만, n형 확산층(28s)을 도 4에 있어서 지면 상하 방향에, 예를 들면 메모리 셀 어레이의 경계까지 형성하고, 소스선으로 해도 된다. 컨택트(31d, 31s)는 도전 영역이고, 예를 들면 층간 절연막(68)에 형성된 개구(30d, 30s) 내에 충전된 도전물로 형성된다. 도전물의 재료예는, 예를 들면 n형 또는 p형에 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 알루미늄, 티탄 나이트라이드, 티탄이다. 컨택트(34d)도, 컨택트(31d, 31s)와 마찬가지이다. 상기 층간 절연막(68)은 소스선(33)(SL), 데이터 전송선(36)(BL), 선택 트랜지스터, 메모리 셀을 각각 절연하는 절연막이다. 층간 절연막(68)의 재료예는, 예를 들면 이 산화 실리콘, 질화 실리콘이다. 층간 절연막(68), 및 데이터 전송선(36)(BL)의 상층에는 데이터 전송선(36)(BL)보다 상층에 존재하는 상부 배선(도시 생략)이나, 절연막 보호층(37)이 형성된다. 상부 배선의 재료예는, 예를 들면 텅스텐, 알루미늄, 구리이다. 절연막 보호층(37)의 재료예는, 예를 들면 이 산화 실리콘, 질화 실리콘, 폴리이미드이다.
도 1, 도 2에 도시한 바와 같이, 메모리 셀 어레이(1)에는 메모리 셀 블록(49)이 배열된다. 메모리 셀 블록(49)은 직렬 접속된 불휘발성 메모리 셀을 포함한다. 또는 후술하는 바와 같이 병렬 접속된 불휘발성 메모리 셀을 포함한다.
센스 앰프 회로(46a, …, 46k)는 데이터 판독 시에 데이터 전송선 BL1a, BL2a, …, BL1k, BL2k에 판독된 판독 데이터를 센스 증폭한다. 센스 앰프 회로(46a, …, 46k)는 데이터 레지스터를 겸하고 있으며, 데이터 기입 시에 기입 데이터를 유지한다. 이 때문에, 센스 앰프 회로(46a, …, 46k)는, 예를 들면 플립플롭 회로를 주체로 한 회로로 구성된다.
센스 앰프 회로(46a)는 데이터 전송선 BL1a, BL2a에, 각각 데이터 전송선 선택 트랜지스터 Q1a, Q2a를 통하여 접속된다. 이하, 마찬가지로, 센스 앰프 회로(46k)는 데이터 전송선 BL1k, BL2k에, 각각 데이터 전송선 선택 트랜지스터 Q1k, Q2k를 통하여 접속된다.
센스 앰프 회로(46a∼46k)는 데이터 입출력 버퍼(45)에 접속된다. 센스 앰프 회로(46a∼46k)와 데이터 입출력 버퍼(45)와의 접속은, 예를 들면 컬럼 디코더(48)의 출력에 의해서 제어된다.
컬럼 디코더(48)는 어드레스 버퍼(47)로부터 어드레스 신호를 받아, 어드레스 신호를 디코드한 디코드 결과를 출력한다. 이에 의해, 데이터 입출력 버퍼(45)에 공급된 기입 데이터는 메모리 셀 어레이(1)에 기입할 수 있으며, 또한 메모리 셀 어레이(1)로부터 판독된 판독 데이터는 데이터 입출력 버퍼(45)에, 도 1에 나타내는 제3 내부 I/O선을 통하여 판독할 수 있다.
로우 디코더(3)는 메모리 셀 어레이(1) 내의 메모리 셀을 선택한다. 구체적으로는, 로우 디코더(3)는 데이터 선택선 WL0∼WL15, 및 블록 선택 게이트 SSL, GSL을 제어하고, 메모리 셀 어레이(1) 내의 메모리 셀을 선택한다. 로우 디코더(3)는 스페어 영역의 로우 디코더(3s)와, 비스페어 영역의 로우 디코더(3n)로 나뉜다. 스페어 영역의 로우 디코더(3s)가 지정하는 블록 어드레스는 한정되는 것은 아니지만, 소거의 "0" 비트를 포함하는 수가 적어지도록 형성되어 있으면 된다(예를 들면, 도 12 참조). 이 이유는 후술한다.
본 실시 형태의 메모리 셀 어레이(1)는 비스페어 영역(1n)과 스페어 영역(1s)을 포함한다. 비스페어 영역(1n), 및 스페어 영역(1s)는 각각 복수개의 메모리 셀 블록(49)을 갖는다. 비스페어 영역(1n)에서, 복수개의 메모리 셀 블록(49)은 행렬 형상으로 배치된다. 동일하게 스페어 영역(1s)에서도(단, 도 2는 행렬 중, 행(로우)만을 나타냄), 복수개의 메모리 셀 블록(49)은 행렬 형상으로 배치된다. 비스페어 영역(1n), 및 스페어 영역(1s)에서, 로우 방향에 배치된 메모리 셀 블록(49)은, 각각 데이터 선택선 WL에 공통으로 접속되어, 소위 페이지를 구성한다.
스페어 영역(1s)은 비스페어 영역(1n) 내의 메모리 셀 블록(49)에 있어서 치환의 필요가 발생한 경우에, 치환의 필요가 발생한 비스페어 영역(1n) 내의 메모리 셀 블록(49)의 데이터를 복사하여, 치환할 메모리 셀 블록(49)을 포함한다. 스페어 영역(1s) 내의 메모리 셀 블록(49)의 총수는, 예를 들면 비스페어 영역(1n) 내의 메모리 셀 블록(49)의 총수보다 적어지도록 형성되어 있다. 여기서, 복수 페이지를 포함하는 블록의 데이터를 플래시 소거(전체 소거)하여, 기입 데이터가 있는 경우에만 기입을 행하는 메모리에서는 스페어 영역(1s)의 데이터를 미리 소거 상태로서 두고, 치환의 필요가 발생한 경우에, 스페어 영역(1s)을 이용하도록 한다. 이와 같이 스페어 영역(1s)의 데이터를 미리 소거 상태로 해 둠으로써, 치환의 필요가 발생한 경우에, 스페어 영역(1s)으로부터 데이터를 소거하는 시간을 단축할 수 있다.
기판 전위 제어 회로(42)는 메모리 셀 어레이(1)가 형성되는 p형 실리콘 영역(23)(또는 p형 실리콘 기판(21))의 전위를 제어한다. 기판 전위 제어 회로(42) 는 한정되는 것은 아니지만, 소거 시에, 예를 들면 10V 이상의 소거 전압을 발생할 수 있는 것이 바람직하다.
Vpgm 발생 회로(41a)는, 예를 들면 전원 전압을 승압한 기입 전압 Vpgm을 발생한다. 기입 전압 Vpgm은 데이터 기입 시, 선택된 메모리 셀에 대하여 사용된다. 기입 전압 Vpgm은, 예를 들면 선택된 메모리 셀의 제어 게이트(데이터 선택선 WL)에 공급된다. 기입 전압 Vpgm의 전압예는 6V 이상 30V 이하이다.
Vpass 발생 회로(41b)는 기입용 중간 전압 Vpass를 발생한다. 기입용 중간 전압 Vpass는 데이터 기입 시, 비선택의 메모리 셀에 대하여 사용된다. 기입용 중간 전압 Vpass는 데이터 기입 시, 비선택의 메모리 셀의, 예를 들면 제어 게이트(데이터 선택선 WL)에 공급된다. 기입용 중간 전압 Vpass의 전압예는 3V 이상 15V 이하이다.
Vread 발생 회로(41c)는 판독용 중간 전압 Vread를 발생한다. 판독용 중간 전압 Vread는 데이터 판독 시, 비선택의 메모리 셀에 대하여 사용된다. 판독용 중간 전압 Vread는 데이터 판독 시, 비선택의 메모리 셀의, 예를 들면 제어 게이트(데이터 선택선 WL)에 공급된다. 판독용 중간 전압 Vread의 전압 예는 1V 이상 9V 이하이다. 메모리 셀 어레이(1)가 NAND형 메모리 셀 어레이인 경우에는 한정되는 것은 아니지만, 메모리 셀의 기입 임계값 전압의 상한보다, 예를 들면 1V 정도높은 전압으로 하면 된다. 충분한 판독 전류의 확보 및 리드-디스터브(read-disturb)의 억제를 모두 만족하는 관점에서 이다.
Vref 발생 회로(41d)는 임계값 판정 전압 Vref를 발생한다. 임계값 판정 전 압 Vref는 데이터 판독 시, 선택된 메모리 셀에 대하여 사용된다. 임계값 판정 전압 Vref는 데이터 판독 시, 선택된 메모리 셀의, 예를 들면 제어 게이트(데이터 선택선 WL)에 공급된다. 임계값 판정 전압 Vref의 전압예는 메모리 셀의, 논리적으로 분리되고, 또한 논리적으로 인접하는 임계값 전압 분포끼리의 중간의 전압이다. 예를 들면, 2치 메모리이면, 데이터 "1"에 대응하는 임계값 전압 분포와, 데이터 "0"에 대응하는 임계값 전압 분포 사이의 전압으로 설정된다. 다치 메모리로서, 다치 데이터의 판정을 임계값 판정 전압 Vref에 의해서 실행하는 경우에는 임계값 판정 전압 Vref는 복수 설정된다. 예를 들면, 4치 메모리이면, 예를 들면 3개의 임계값 판정 전압 Vref1∼Vref3이, 각각,
데이터 "11"에 대응하는 임계값 전압 분포와, 데이터 "10"에 대응하는 임계값 전압 분포 사이의 전압,
데이터 "10"에 대응하는 임계값 전압 분포와, 데이터 "00"에 대응하는 임계값 전압 분포 사이의 전압, 및
데이터 "00"에 대응하는 임계값 전압 분포와, 데이터 "01"에 대응하는 임계값 전압 분포 사이의 전압 각각으로 설정된다.
이들 전압을 발생하는 전압 발생 회로(41a, 41b, 41c, 41d, 42)는, 각각 제어 회로(40)에 의해서 제어된다. 이에 의해, 발생 회로(41a, 41b, 41c, 41d, 42)는, 각각 "데이터 기입", "데이터 판독", 및 "데이터 소거"의 각 상태에서, 필요한 전압 출력을 데이터 선택선 드라이버(2)나, 또는 p형 실리콘 영역(23)(또는 p형 실리콘 기판(21))에 공급한다.
데이터선 제어 드라이버(2)는 로우 디코더(3)의 출력에 따라서, 전압 발생 회로(41a, 41b, 41c, 41d)의 전압 출력을 기입, 또는 판독이 필요한 메모리 셀의 제어 게이트(데이터 선택선 WL0∼WL15), 및 선택된 선택 트랜지스터의 제어 게이트(블록 선택선 SSL, GSL)에 대하여 공급하는 스위치 회로이다.
본 명세서의 모든 실시 형태에서는 일련의 시퀀스로 판독되는 데이터 비트 수가, "t"를 "1"보다 큰 자연수로서 일련의 시퀀스로 판독되는 데이터 비트 수 "n"이 {2m-1-t×(m-1)-1}보다 크고, (2m-t×m-1) 이하인 경우, 적어도 (n+t×m)개 이상의 메모리 셀 블록(49)을 도 2에 도시한 지면 좌우, 즉 데이터 선택선 WL이 연장되는 방향(로우 방향)을 따라 병렬로 준비한다. 이것은 1페이지이다.
도 2에 도시한 예에서는 센스 앰프 회로(46)에 대해서도, 메모리 셀 블록(49)의 1페이지분의 병렬 접속 수와 마찬가지로, 적어도 (n+t×m)개 이상 준비하면 된다. 이와 같이 센스 앰프 회로(46) 및 메모리 셀을 준비함으로써, 예를 들면 BCH(Bose-Chaudhuri-Hocquenghem) 부호를 이용하여, 메모리 셀 어레이(1)의 일련의 시퀀스로 판독된 1페이지의 2비트 이상 t비트 이하의 비트 오류를 검출하고, 그 위치를 구할 수 있다. 1페이지에 속하는 복수의 메모리 셀은, 예를 들면 1개의 데이터 선택선 WL에 공통으로 접속하면, 한 번의 데이터 선택에 의해서, 복수의 메모리 셀을 동시 선택할 수 있다.
또한, 센스 앰프 회로(46)의 입출력은 메모리 셀의 판독이나 기입, 및 소거를 제어하는 제어 회로(40)에 접속되어 있다. 제어 회로(40)는, 예를 들면 데이터 버퍼에 공급된 데이터를 커맨드 입력으로 하고, 메모리 셀의 판독이나 기입, 및 소거를 제어한다.
또한, 도 1에서는 단순화를 위해서 도시하지 않지만, 센스 앰프 회로(46)에는 제어 회로(40)로부터 센스 앰프 회로(46)의 동작을 제어하는 제어 신호나, 홀수번의 데이터 전송선(BL1)인지 짝수번의 데이터 전송선(BL2)인지를 선택하는 제어 신호(도 2의 sel1, sel2)가 입력된다. 도 1에서, 파선 틀(7)로 둘러싸인 부분은, 예를 들면 NAND형 플래시 메모리로서, 전형적으로 1개의 반도체 기판 상에 형성되는 기억 장치를 나타내고 있다. 파선 틀(7)에 대해서는, 예를 들면 특개2002-150783호에 기재된 회로 블록을 이용하면 된다. 따라서, 그 자세한 설명은 생략한다.
다음으로, ECC 회로(100)에 대하여 설명한다. 이후의 설명에 있어서는 관례에 따라서, 부호화 전의 데이터 열을 정보 비트, 부호화 시에 부가되는 비트를 검사 비트, 복호화 후의 데이터 열로, 정보 비트에 계속해서 오류 위치를 나타내는 비트 열을 신드롬, 기억 장치로부터 판독에 의해서 얻은 오류를 포함할 가능성이 있는 부호를 수신 부호라고 한다.
데이터 입출력 버퍼(45)는 ECC 회로(100)에 내부 I/O선을 통하여 접속된다. ECC 회로(100)는 오류 비트 검출 회로(5) 및 오류 비트 수 판정 회로(6)를 포함한다. 오류 비트 검출 회로(5)는 오류 비트 수 판정 회로(6)에 오류 정보를 포함하는 오류 검출 신호를 출력해도 된다. 또한, 오류 검출 신호는 오류 비트 검출 회로(5)로부터, 제1 I/O선을 통하여 출력되는 신드롬에 의해서 대용해도 된다. 오류 비트 수 판정 회로(6)는 외부 입출력 단자(외부 I/O)를 통하여, 실시 형태에 따른 데이터 기억 시스템과 외부와의 데이터의 수수를 행한다. 오류 비트 수 판정 회로(6)는 오류 비트 수가 미리 결정된 1을 초과한 기준값 이상인 것을 판정한다. 기준값은 ECC로 구제할 수 있는 비트 수와 같게 해도 된다. 기준값을 ECC로 구제할 수 있는 비트 수와 같게 하면, ECC로 구제 후, 오류 비트를 발생시키지 않고 치환하는 블록 수를 감소시켜, 필요로 하는 스페어 블록의 수를 삭감할 수 있는 이점이 얻어진다. 또한, 오류 비트 수가 미리 결정된 1을 초과한 기준값 이상의 상태가 된 경우, 이 상태가 발생한 것을 외부에 알리는 신호를 외부 I/O를 통하여 출력하여, 오류 비트를 발생한 블록의 데이터를 외부 I/O에 연결될 수 있었던 외부 회로에 의해서 복사하고, 스페어 블록으로 치환하는 동작을 행하도록 해도 된다.
도 7은 ECC 회로(100)의 구성예를 나타내는 블록도이다.
도 7에 도시한 바와 같이 오류 비트 수 판정 회로(6)는 CPU(108)와, 페이지 버퍼(11)와, 오류 비트 수 기준값을 기억하는 ROM(111)과, I/O 포트(106, 107)를 포함한다. ECC 회로(100)는, 예를 들면 플립플롭이나 휘발성 메모리로 이루어지는 페이지 카운터(10)를 포함하고 있어도 된다. 페이지 카운터(10)는, 예를 들면 CPU(108)에 설치된다. 페이지 카운터(10)는 블록 내용을 전송하는 블록 내의 페이지 수의 인덱스를 기억한다. 페이지 카운터(10)에는 페이지 수를 "i"로서, log2(i) 이상의 비트 수의 단수를 갖는 카운터를 준비하면 된다. 또한, 페이지 카운터(10)는 적어도 카운터의 모든 비트를 일정한 초기값으로 하는 리세트 기능과, 1블록 내 의 모든 페이지를 한 번씩 액세스하도록 페이지 수를 늘리는 기능을 갖는다. 이하에서는 페이지 카운터(10)의, 가장 기능적으로 간단한 예로서, 최초의 페이지의 인덱스를 초기값으로 하는 리세트 기능과, 페이지를 "1"만큼 늘리는 기능을 갖는다, 로 하여 설명한다.
오류 비트 수 판정 회로(6)는 또한, 예를 들면 SRAM이나 DRAM 등의 휘발성 메모리로 이루어지는 페이지 버퍼(11)를 포함하고 있어도 된다. 페이지 버퍼(11)를 포함하면, 도 1에 도시한 데이터 기억 시스템 내에서 데이터 정정과 스페어 영역에 대한 수정 데이터의 기입이 행해지고, 외부 I/O선에 데이터 출력하고, 외부 장치(예를 들면, 외부 메모리)와의 데이터를 수수하는 시간이나 수순이 필요없기 때문에, 동작을 고속화할 수 있는 이점이 있다. 물론, 페이지 버퍼(11)는 도 1의 데이터 기억 시스템의 밖에 있으며, 외부 I/O에 의해서 기억 판독 가능한 상태에 있으면, 본 예에서 설명하는 스페어 블록에의 치환 동작을 실현할 수 있다. 페이지 버퍼(11)에 필요한 비트 수는 부호 비트 수와 같은 비트 수 이상 있으면 된다.
오류 비트 검출 회로(5)는 신드롬을 출력하는 회로이다. 신드롬은 데이터 입출력 버퍼(45)로부터 출력된 일련의 데이터의 비트 오류를 포함한다. 본 예와 같이, 2비트 이상의 에러 수정이 필요한 경우에는 신드롬으로부터 불량 비트 위치를 구하는 데, 갈로아체 상의 승제산을 행할 필요가 있다. 또한, 본 예에서는 불량 비트 위치를 특정하고, 그 위치 정보를 오류 검출 신호선, 또는 제1 내부 I/O선에 출력하는 것은 오류 비트 수 판정 회로(6)로 행하는 것으로 한다. 오류 비트 검출 회로(5)로서는 본 예에서는 2비트 이상의 에러 수정이 가능한 부호를 이용한 다. 그로 인해, 오류 비트 검출 회로(5)로 하여, 예를 들면 순회 부호 복호기를 이용하면 된다. 2비트 이상의 에러 수정이 가능한 부호로 하는 이유는 후에 상세히 설명한다. 2비트 이상의 에러 수정이 가능한 부호는 불량 비트를 포함하는 페이지를 치환하는 스페어 페이지 수를 비스페어 페이지 수에 대하여, 예를 들면 5% 이하의 충분히 적은 비율로 면적 증가를 억제하면서, 효과를 얻기 위해서도 유용하다. 또한, 1비트 오류를 정정하는 부호에서는 정정할 수 있는 오류 비트는 존재해도, 정정할 수 있는 오류 비트는 당연히 1비트이다. 본 예와 같은 1보다 큰 기준값을 갖는 오류 비트 수 판정 회로(6)의 구성 요소에 포함되지 않는 것은 물론이다.
도 8은 오류 비트 검출 회로(5) 내에 설치되는 부호기(14)의 회로예를 나타내는 회로도, 도 9 및 도 10은, 각각 오류 비트 검출 회로(5) 내에 설치되는 복호기(신드롬 계산기)(15)의 예를 나타내는 회로도이다. 도 8에 도시한 부호기(14)는 데이터 순회 BCH 부호 부호기의 구체적인 일례이다. 도 9 및 도 10은, 각각 데이터 순회 BCH 부호 복호기의 구체적인 예이다. 이들의 데이터 순회 BCH 부호 부호기/복호기는, 예를 들면 7비트의 데이터 비트로 2비트 오류 정정 가능한, 15비트의 부호를 형성한다. 이하의 설명에서는 2비트 오류를 발생한 경우에, 오류를 발생한 페이지의 내용을 스페어 블록에 복사하고, 블록 치환을 행하는 예를 나타낸다. 또한, 이하의 설명에서는 설명을 간단하게 하기 위해서, 갈로아체 GF(24) 상의 원을 이용한 순회 BCH 부호를 나타내지만, 물론 임의의 갈로아체 상의 순회 BCH 부호나 리드 솔로몬 부호를 마찬가지로 회로 구성하여 이용할 수 있는 것은 분명하다. 또한, 관례로서는 소거 상태의 논리값을 "1", 기입 상태의 논리값을 "0"으로 하지만, 본 예에서는 소거 상태의 논리값을 "0", 기입 상태의 논리값을 "1"로 반대로 정의한다. 이는 본 예에서는 선형 오류 정정을 행하는 회로를 이용하는 것을 실시 형태로서 설명하고 있으므로, 신드롬이 모두 논리값 "0"인 것이 "오류 없음"의 상태에 대응하고, 신드롬을 포함하는 1블록 전체 소거를 행한 경우에, 다시 신드롬에 부호를 기입하지 않아도, 오류가 없는 초기값을 형성할 수 있도록 하기 위함이다. 물론, 메모리 셀의 기입 및 소거 논리값을 관례대로 하여, 제1 내부 I/O선에 논리 반전 회로를 개재시킴으로써, 오류 비트 검출 회로(5)에 있어서 논리값이 메모리 셀과 반대로 되도록 설정해도 된다.
도 8에 도시한 바와 같이, 정보 비트 입력은 단위 시간마다 시계열로서 7비트공급되는 것으로 한다. 또한, 참조 부호 8로 나타내는 회로는 1단위 시간 지연시키는 회로이고, 예를 들면 공지인 D형 플립플롭 등의 플립플롭, 또는 래치 회로로 구성하면 된다. D형 플립플롭인 경우, 클럭이 공급되기 전에는 논리값 "0"으로 설정되어 있는 것으로 한다. 또한, 클럭은 각 복수의 회로(8) 모두에 대하여, 동기하여 부여해도 된다. 클럭 배선을 단순화할 수 있는 이점이 있기 때문이다. 참조 부호 S1(S1a, S1b)은 스위치 회로이다. 스위치 회로 S1은 정보 비트 입력 중, 즉 1비트부터 7비트까지는 "S1a"측에 접속되고, 정보 비트 입력 종료 후에 검사 비트 출력 중, 즉 8비트부터 15비트까지는 "S1b"측에 접속된다. 참조 부호 S2도 또한 스위치 회로이다. 스위치 회로 S2는 정보 비트 입력 중, 즉 1비트부터 8비트까 지는 접속 상태로 되고, 정보 비트 입력 종료 후에 검사 비트 출력 중, 즉 8비트부터 15비트까지는 논리값 "0"을 도 8의 ○(흰 동그라미) 방향으로 출력한다. 이러한 동작을 15비트의 출력이 종료할 때까지, 15회 클럭을 공급함으로써, 2비트 수정 가능한 순회 BCH 부호를 작성할 수 있다.
도 13에 본 예에서의 갈로아체 GF(24)의 원 αi를 나타낸다. 잘 알려진 바와 같이 갈로아체 상에서의 가산은 도 13에 도시한 각 벡터 표시의 각 인자의 배타적 논리합을 취한 것으로 된다. 예를 들면,
α0+α4=(0001)+(0011)=(0010)=α1
로 된다.
승산, 및 제산은 "24-1=15"이므로, 각각
αi×αj=α(i+j)mod15
αi/αj=α(i-j)mod15
로 계산하면 된다.
원 α1의 역원 α-1은
α-i=α0/αi
로 구할 수 있다.
15비트의 부호 길이를 갖는 2중 오류 정정 2원 BCH 부호의 원시 생성 다항식 Gs(x)는 Mi(x)을 αi의 최소 다항식으로서,
Gs(x)=M1(x)×M3(x)=(x4+x+1)×(x4+x3+x2+x+1)=x8+x7+x6+x4+1
로 주어진다. 도 8에 도시한 회로는 상기 Gs(x)를 회로적으로 표현한다. 따라서, 부호화에 있어서는 부호 출력을 I/O선(1)에 전기적으로 접속하고, 외부 I/O를 오류 비트 수 판정 회로(6)를 포함하는 데이터 입출력 제어 회로를 통하여, 정보 비트 입력에 전기적으로 접속한다. 이에 의해서, 메모리 셀에 2비트의 정정이 가능한 부호를 기입할 수 있다.
또한, 외부 I/O는 구체적으로는, 예를 들면 메모리 카드의 입출력 단자나, 본 예의 데이터 기억 시스템을 수용한 패키지 밖에, 커넥터, 또는 무선 통신 수단을 통하여 접속되는 입출력 부분을 나타낸다.
도 9 및 도 10에 도시한 데이터 순회 BCH 부호 복호기의 구체적인 예는, 각각 상기 순회 BCH 부호로부터 2치 4비트, 즉 갈로아체 GF(24) 상의 신드롬을 계산하는 신드롬 계산기(15)의 회로예이다.
신드롬 계산기(15)는 수신 부호 입력으로부터 15단위 시간 지연된 후에, 오류 위치 정보를 나타내는 신드롬 s1, s3의 출력을 얻는다. 신드롬 s1, s3은 각각 상술한 M1(x), M3(x)에 대응하는 신드롬이다. 후에 오류 정정의 상세 내용은 설명하겠지만, 신드롬 s1, s3이 모두 "0"인 경우에는 오류가 없다고 판단할 수 있다.
또한, 상기 이외에서, "s13+s3"이 (0000)인 경우에는 1비트의 오류가 발생했다고 판단할 수 있고, "s13+s3"이 (0000)이 아닌 경우에는 2비트 이상의 오류가 발생했다고 판단할 수 있다.
또한, "s13+s3"은 원시다항식을
M1(x)=x4+x+1
로 한 갈로아체 상에서 계산하기로 한다.
이상으로부터, "s13+s3"을 도 7에 도시한 CPU(108)를 이용하여 계산함으로써, 메모리 셀에 2비트 이상의 오류를 검출하고, 그 위치 정보를 출력하는 회로를 구체적으로 구성할 수 있다. 복호화에 있어서는 부호 입력을 I/O선(1)에 전기적으로 접속하고, 부호와 신드롬 s1, s3을 오류 비트 수 판정 회로(6)에 전기적으로 접속하는 도 7에 도시한 구성으로 한다.
또한, 15비트의 부호 길이를 갖는 1중(重) 오류 정정 2원 BCH 부호의 원시 생성다항식은
M1(x)=x4+x+1
로 주어진다. 따라서, 도 9에 도시한 바와 같이 1단위 시간 지연시키는 회로의 2치 4개의 출력을 갈로아체 GF(24) 상의 단위원을 α배하는 α배 회로(200)를 통하여, 복수의 회로(8)에 순차적으로 피드백한다. 이에 의해, α를 단위원으로 하는 신드롬 s1을 얻을 수 있다. 마찬가지로, 도 10에 도시한 바와 같이 α배 회로(200)를 3개 직렬 접속하고 나서, 복수의 회로(8)에 순차적으로 피드백한다. 이에 따라 α3을 단위원으로 하는 신드롬 s3을 얻을 수 있다. 마찬가지로, αk를 단위원으로 하는 신드롬 sk는 α배 회로(200)를 k개 직렬 접속하고 나서, 복수의 회로(8)에 순차적으로 피드백함으로써 얻을 수 있다.
다음으로, 오류 비트 수 판정 회로(6)의 동작예를 도 11에 도시한 플로우차트를 이용하여 설명한다. 본 동작예의 설명에 있어서는 2비트의 오류 정정을 행하는 경우를 예시한다.
도 11에 도시한 동작예는 판독 시에 "1"보다 큰 오류 판단 비트 수, 여기서는 2비트의 오류를 발생한 페이지에 대하여, 선택적으로 빈 스페어 블록에, 페이지 데이터를 ECC로 수정하고, 치환하는 예이다. 본 실시 형태는 2비트라는 1비트보다 비트 수가 큰 오류를 발생한 페이지를 선택하여, 선택적으로 치환한다.
우선, SE1에 있어서, 신드롬 s1, s3을 오류 비트 검출 회로(5)로부터 I/O 포트(106)를 통하여, 오류 비트 수 판정 회로(6)에 전송한다. 또한, 수신 부호를 오류 비트 검출 회로(5)로부터 I/O 포트(106)를 통하여, 오류 비트 수 판정 회로(6) 내의 페이지 버퍼(11)에 전송한다.
다음으로, SE2에 있어서, 신드롬 s1, s3 중 어느 하나가 적어도 1개의 "1"을 포함하는지를 판별한다. 신드롬 s1, s3의 어느 하나가 "1"을 포함하지 않는 경우에는 "오류 비트 없음"이다(N:아니오). 이 경우, 부호 비트의 최초의 7비트를 정 보 비트로서 출력한다. 또한, 신드롬 s1, s3 중 어느 하나가 적어도 1개의 "1"을 포함하는 경우에는 "오류 비트 있음"이다(Y:예). 이 경우, SE3으로 진행하여, CPU(108)에 있어서, 피터슨(Peterson)법의 행렬식,
sp=s13+s3
을 계산한다. 이 때, 갈로아체 GF(24) 상의 승산표, 및 역원표를, 각각 오류 비트 수 판정 회로(6)의, 예를 들면 ROM(111)에 내장시킨다(승산표 ROM, 및 역원표 ROM). 이에 의해, 승제산 계산을 고속으로 행할 수 있다. 즉, 승산표 ROM은, 본 예에서는 신드롬 s1, s3이 4비트이므로, "4비트+4비트=8비트"의 입력으로, 4비트의 출력을 하면 되어, 예를 들면 28×24=4096 비트의 기억 소자로 실현할 수 있다. 마찬가지로, 역원표 ROM은 4비트 입력으로 4비트 출력하면 되어, 예를 들면 24×24=256 비트의 기억 소자로 실현할 수 있다. 후술하는 바와 같이, 2비트 이상의 오류 정정을 신드롬을 어드레스 입력으로 하여, 오류 위치 로케이터를 출력으로 하는 대응표를 작성하여 대응하는 경우에는 상기 (4096+256)비트보다 훨씬 많은 비트 수를 갖는 대응표가 필요하게 된다. 한편, 2비트 이상의 오류가 있어도, 계산에 의해서 오류 위치 로케이터를 구하는 방법은 상기 비트 수의 기억 소자로 충분하다. 이와 같이 승산표 ROM과 역원표 ROM을 이용하는 방법에서는 오류 정정 비트 수가 크게 증가해도 기억 소자의 개수를 줄일 수 있어, 회로 면적을 작게 할 수 있는 이점이 있다. 물론, 승산표 ROM이나 역원표 ROM은, 소위 ROM 맵핑이 아니고, 신드롬 을 어드레스 입력으로 하여, 오류 위치 로케이터를 출력으로 하는 논리 회로에 의해서 형성되어도 된다.
다음으로, SE4에 있어서, 행렬식 sp가 적어도 1개의 "1"을 포함할지를 판별한다. 행렬식 sp가 1개도 "1"을 포함하지 않는 경우에는 SE5로 진행하고(N), SE5에 있어서, 신드롬 s1이 적어도 1개의 "1"을 포함할지를 판정한다.
SE5에 있어서, 신드롬 s1이 적어도 1개의 "1"을 포함하는 경우, 오류 비트는 1비트이다. 이 경우, SE6으로 진행한다(Y). SE6에 있어서, 신드롬 s1의 역원을 CPU(108)를 이용하여 우선 계산한다. 신드롬 s1의 역원을 도 13에 도시한 원을 참조하여 "αk"하면, "15비트로 마지막으로 입력한 비트부터 세어, (k+1)비트째가 오류이다"라고 생각할 수 있다. 따라서, SE6에 있어서, 마지막으로 입력한 비트부터 세어, (k+1)비트째를 비트 반전하여 수정하면 된다. 이 후, 이 수정 부호 비트의 최초의 7비트를 정보 비트로서 출력한다.
한편, SE5에 있어서, 신드롬 s1이 1개도 "1"을 포함하지 않는 경우, 3비트 이상의 비트 오류를 발생한 것으로 된다. 이 경우, SE14로 진행한다(N). SE14에 있어서, 외부 I/O에 ECC 구제 불가능한 신호를 출력하여 종료한다.
또한, SE4에 있어서, 행렬식 sp가 적어도 1개의 "1"을 포함하는 경우에는 SE7로 진행하고(Y), SE7에 있어서, 신드롬 s1이 적어도 1개의 "1"을 포함할지를 판정한다.
SE7에 있어서, 신드롬 s1이 1개도 "1"을 포함하지 않는 경우, 3비트 이상의 비트 오류를 발생한 것으로 된다. 따라서, SE14로 진행하고(N), SE14에 있어서, 외부 I/O에 ECC 구제 불가능한 신호를 출력하여 종료한다.
한편, SE7에 있어서, 신드롬 s1이 1개라도 "1"을 포함하는 경우, 2비트 이상의 비트 불량을 발생한 것으로 된다. 이 경우, SE8로 진행한다(Y).
SE8에 있어서, 오류 위치 다항식 σ(z)의 계수 σ1, σ2를 갈로아체 상에서,
σ1=s1
σ2=sp/s1
로서 계산한다.
다음으로, SE9에 있어서, 오류 위치 다항식,
σ(z)=1+z×σ1+z2×σ2
의 "z"에, 갈로아체 GF(24)의 원을 대입하여,
σ(z)=0
로 되는 해를 구한다. 이 때, 상술한 이 갈로아체 GF(24) 상의 승산표 ROM을 오류 비트 수 판정 회로(6), 예를 들면 ROM(111)에 내장시킴으로써, 승산 계산을 고속으로 행할 수 있다.
다음으로, SE10에 있어서, "i", "j"를 각각, {(갈로아체의 원의 수)-1}로부터 0 이상의, 서로 다른 정수(i≠j)로서 "αi", "αj"라는 해를 구할 수 있는지를 판정한다.
해가 구해지지 않은 경우에는, 3비트 이상의 비트 오류를 발생한 것으로 되어, SE14로 진행한다(N). SE14에 있어서, 외부 I/O에 ECC 구제 불가능한 신호를 출력하여 종료한다.
해가 구해진 경우에는, 도 13에 도시한 원을 참조하여, "αi", "αj"로 하면, "15비트로 마지막에 입력한 비트부터 세어, (i+1)비트째, 및 (j+1)비트째가 오류이다"라고 생각할 수 있다. 따라서, SE11에 있어서, 마지막으로 입력한 비트부터 세어, (i+1)비트째, 및 (j+1)비트째를, 각각 비트 반전하여 수정하면 된다.
다음으로, SE12에 있어서, 사용하지 않은 스페어 블록이 아직 있는지를 확인한다. 이는, 예를 들면 FAT(File Al1ocation Table) 영역에, 미리 사용할 수 있는 스페어 블록의 어드레스를 기억하는 블록 어드레스 정보 기억 영역을 준비한다. 예를 들면, 사용한 스페어 블록의 어드레스는 블록 어드레스 정보 기억 영역에 기억한다. SE12에 있어서, 블록 어드레스 정보 기억 영역에 기억된 스페어 블록의 어드레스를 조사함으로써, 사용하지 않은 스페어 블록이 아직 있는지를 확인할 수 있다. 블록 치환의 방법에 대해서는 후에 상세하게 설명한다. SE12에 있어서, "빈 스페어 블록 영역이 있다"라고 판정된 경우에는 SE13으로 진행한다(Y). SE13에 있어서, 해당 페이지 내용을 빈 스페어 블록에 에러 정정하여 전송한다. 이 조작에 이어, FAT 영역에 기재된 해당 페이지의 블록 어드레스를 빈 스페어 블록의 어드레스로 치환하는 작업을 행해도 된다.
한편, SE12에 있어서, "빈 스페어 블록 영역이 없다"라고 판정된 경우에는 SE15로 진행한다(N). SE15에 있어서, 빈 스페어 블록이 없는 것을 나타내는 신호를 외부 I/O로부터 출력한다. 이 조작에 이어, 해당 페이지 내용을 원래의 메모리 블록 어드레스에 재기입하는 작업을 행해도 된다.
이상, 도 11에 도시한 동작예는 피터슨법을 이용하여, 오류 비트 위치를 계산으로 구하는 방법이다. 이 방법에 따르면, 오류 위치 로케이터를 대응표를 빼는 것이 아니라 계산에 의해서 구하기 때문에, 대응표를 위해서 필요한, 큰 ROM 영역(111)을 필요로 하지 않아, 보다 작은 ROM 용량의 회로로 실현 가능한다. 따라서, ROM 회로의 면적 축소에 유리하고, 또한 ROM 회로에 소비되는 전력을 적게 유지할 수 있다.
또한, 본 실시 형태에서는, 특히 비스페어 영역의 블록 어드레스, 및 스페어 영역의 블록 어드레스의 할당에도 궁리가 이루어져 있다.
도 12는 비스페어 영역의 블록 어드레스, 및 스페어 영역의 블록 어드레스의 할당예를 나타낸다.
도 12에 도시한 할당예에 있어서는 비스페어 영역의 실제 어드레스에, 비스페어 영역과 스페어 영역을 판별하는 플래그 어드레스 비트를 부가한다. 또한, 비스페어 영역에서는 플래그 어드레스 비트를 "0"으로 하고, 스페어 영역에서는 플래그 어드레스 비트를 "1"로 한다. 도 12에 도시한 할당예에서는 비스페어 영역의 블록 어드레스는, 예를 들면 "y"를 "0"이나 "1" 중 어느 하나로 되는 비트로 하고, 최상위 비트를 비스페어 영역과 스페어 영역을 판별하는 플래그 어드레스 비트로 하고 있다. 즉, 비스페어 영역의 블록 어드레스는
(Oyyyyyyyyyy)
로 하고, 스페어 영역의 블록 어드레스는
(1yyyyyyyyyy)
로 한다. 물론, 비스페어 영역과 스페어 영역을 판별하는 플래그 어드레스 비트는 최상위 비트일 필요는 없고, 최하위 비트 등 임의의 위치의 비트를 이용할 수 있다.
또한, 본 실시 형태에서는 블록 어드레스를 스페어 영역의 블록 어드레스에 포함되는 "0"의 비트의 수를 되도록이면 감소시키도록, 할당한다. 그로 인해, 우선, 예를 들면 "1" 비트의 수보다 "0" 비트의 수가 적어지도록, 블록 어드레스를 할당할 필요가 있다. 이것에는 스페어 영역의 블록 어드레스에, 어드레스가 모두 "1" 비트이도록 하는 블록 어드레스, 예를 들면
(11111111111)
이 포함되도록 한다. 또한, 블록 어드레스를 보다 적절하게 할당하는 방법의 일례를 이하에 설명한다.
플래그 어드레스 비트 이외의 어드레스 비트가 모두 "1"인 경우, 도 10에 나타내는 예에서는
(11111111111)
를 클래스 0으로 한다. 또한, 클래스 i는 클래스 0의 임의의 "1"인 i개의 비트를 "0"으로 치환한 것으로 한다. 예를 들면, 클래스 1은 클래스 0으로부터 1개의 비트를 "0"으로 치환한 것, 클래스 2는 클래스 0으로부터 2개의 비트를 "0"으로 치환 한 것, …, 으로 된다. 이와 같이 하여, 클래스 0, 클래스 1, 클래스 2, 클래스 3과 같이 클래스가 적은 블록 어드레스를 선택적으로 스페어 영역의 블록 어드레스에 할당한다. 이 때문에, 스페어 영역의 블록 어드레스는 결과적으로 비연속으로 된다. 이와 같이 함으로써, SE13에 나타낸 스페어 블록에의 데이터 전송에 수반하는 블록 어드레스를 기억하는 영역, 예를 들면 FAT 영역의 기입을, FAT 영역의 소거를 필요로 하지 않아, 고속으로 재기입할 수 있다. 왜냐하면, "1" 데이터를 "0"으로 하기 위해서는 FAT를 포함하는 블록 전체의 데이터를 퇴피하여, 소거할 필요가 있는 것에 대하여, 플래시 메모리에 있어서, "0" 데이터를 "1" 데이터로 하는 기입은 각 페이지에 추가 기입을 행함으로써 소거보다 고속으로 실현할 수 있기 때문이다.
한편, 연속 어드레스를 비스페어 영역으로서 할당하는 전형적인 방법에서는, 블록 어드레스가, 가령 적절하게 할당되었다고 해도,
클래스 0인 (11111111111),
클래스 1인 (11111111110),
클래스 1인 (11111111101),
클래스 2인 (11111111100),
클래스 1인 (11111111011),
클래스 2인 (11111111010),
클래스 2인 (11111111001),
클래스 3인 (11111111000),
과 같이 클래스 3이 클래스 0의 7개 후에 나타나게 된다. 마찬가지로, 클래스 n은 클래스 0의 (2n-1)개 후에 나타너개 된다.
이에 대하여, 본 실시 형태의 어드레스 할당에서는 클래스 0, 클래스 1, 클래스 2의 어드레스의 각각의 개수는 스페어 영역을 나타내는 플래그를 제외한 데이터 비트 수를 "k"로 하여,
1+k+k×(k-1)/2
로 되어, k=10인 도 12에 도시한 예에서는, 예를 들면 전형적인 예의 8-1=6개보다 훨씬 많은 최대 56개의 블록 어드레스까지 클래스 2 이하로 유지할 수 있다. 스페어 블록의 어드레스 선택은 비스페어 영역의 임의의 어드레스에 대하여, 예를 들면 도 14에 도시한 시퀀스에 따라서 행하면 된다.
도 14에 도시한 예는 클래스 2까지의 스페어 블록을 준비한 경우의 치환예이다. 클래스 수는 SE31∼SE33과 마찬가지인 플로우를 각 클래스에 대하여 작성하고, 클래스가 높은 순으로 SE30과 SE31 사이에 시퀀스로서 배열함으로써, 확장 가능하다. 도 14는 도 11에 도시한 SE13, 또는 후술하는 도 19에 도시한 SE25에 대응하는 스페어 블록의 어드레스 선택 시퀀스의 예이다.
우선, SE30에 있어서, 치환을 행하는 원 페이지를 포함하는 블록 어드레스를 취득하고, 취득된 블록 어드레스의 논리 반전 a1을 작성한다. 이 때, 일반적으로는 스페어 영역을 나타내는 플래그 영역을 포함하지 않고 반전할 필요가 있지만, 상술한 바와 같이 비스페어 영역의 블록 어드레스를,
(0yyyyyyyyyy)
로 하고, 스페어 영역의 블록 어드레스를,
(1yyyyyyyyyy)
로 한 경우에는 스페어 영역을 포함하여 반전해도 된다.
다음으로, SE31에 있어서, 논리 반전 a1과 클래스 2의 빈 스페어 블록 어드레스(a2)와의 논리합을 취하고, 각 비트로, 1비트라도 "0"이 포함되어 있는지의 여부를 판정한다. "0"이 포함되어 있는 경우, 해당 스페어 영역의 어드레스 비트가 "0", 즉 소거 상태이고, 동시에, 해당 원 데이터 페이지 영역의 어드레스 비트가 "1", 즉 기입 상태인 것으로 된다. 이 이외의 경우에는 FAT 영역에 포함되는 데이터 페이지 영역의 어드레스의 변경에 대하여, 각 비트로 "0"의 소거 상태로부터, "0"의 소거 상태, 또는 기입 상태 "1"에의 변경만이 된다. 따라서, SE32에 있어서 해당 페이지를 SE31에서 얻은 어드레스의 스페어 블록에 오류 정정하여 전송하여, FAT 영역의, 데이터 페이지 영역의 어드레스의 변경에 대해서는 소거를 필요로 하지 않고 추가 기입을 행하면 된다.
다음으로, SE33에 있어서, 클래스 2의 데이터 치환에, 이미 사용하지 않은 빈 스페어 어드레스를 모두 조사했는지를 판정한다. 이 SE31, SE33의 시퀀스에 의해서, 모든 클래스 2의 블록이 조사된다.
다음으로, SE34에 있어서, 논리 반전 a1과 클래스 1의 빈 스페어 블록 어드레스(a2)와의 논리합을 취하여, 각 비트로, 1비트라도 "0"이 포함되어 있는지의 여부를 판정한다. "0"이 포함되어 있는 경우, 해당 스페어 영역의 어드레스 비트가 "0", 즉 소거 상태이고, 동시에, 해당 원 데이터 페이지 영역의 어드레스 비트가 "1", 즉 기입 상태인 것이 된다. 이 이외의 경우에는 FAT 영역에 포함되는 데이터 페이지 영역의 어드레스의 변경에 대하여, 각 비트로, "0"의 소거 상태로부터, "0"의 소거 상태, 또는 기입 상태 "1"에의 변경만이 된다. 따라서, SE35에 있어서 해당 페이지를 SE34에서 얻은 어드레스의 스페어 블록에 오류 정정하여 전송하여, FAT 영역의, 데이터 페이지 영역의 어드레스의 변경에 대해서는 소거를 필요로 하지 않고 추가 기입을 행하면 된다.
다음으로, SE36에 있어서, 클래스 1의 데이터 치환에, 이미 사용하지 않은 빈 스페어 어드레스를 모두 조사했는지를 판정한다. 이 SE34, SE36의 시퀀스에 의해서, 모든 클래스 1의 블록이 조사된다.
다음으로, SE37에 있어서, 클래스 0의 빈 스페어 블록이 이미 사용되고 있는지의 여부를 조사한다. 또한, 클래스 0은 전 어드레스 비트가 "1"이므로, 반드시 추가 기입만으로 FAT 어드레스의 스페어 어드레스로의 치환을 할 수 있다. 사용되고 있지 않은 경우에는 SE38에 있어서, 해당 페이지를 SE37에서 얻은 스페어 블록에 오류 정정하여 전송하여, FAT 영역의, 데이터 페이지 영역의 어드레스의 변경에 대해서는 소거를 필요로 하지 않고 추가 기입을 행하면 된다. SE37에 있어서, 사용되어 있던 경우에는 SE39에 있어서, 되도록이면 클래스의 큰 빈 스페어 블록 어드레스를 찾아 해당 페이지를 SE37에서 얻은 스페어 블록에 오류 정정하여 전송한다. 이 때, FAT 영역의, 데이터 페이지 영역의 어드레스의 변경에 대해서는 "1"의 기입 상태로부터 "0"의 소거 상태에의 전이를 하는 비트가 포함된다. 따라서, FAT 영역의 데이터를 일시 퇴피하여, FAT 영역을 소거한 후, 스페어 영역에의 어드레스치환을 행한 FAT 영역의 데이터를 기입할 필요가 있다.
이상과 같이 FAT 영역은 추가 기입으로 변경이 행해지고, FAT 영역의 기입, 및 소거의 반복에 의한 열화를 방지할 수 있어, 보다 신뢰성이 높은 반도체 기억 장치가 실현 가능하다. 또한, FAT 영역에 대하여, 소거가 필요하게 될 확률을 감소시킬 수 있기 때문에, 보다 고속으로 페이지의 치환 동작을 실현할 수 있다.
다음으로, 본 실시 형태와 같이 오류 비트 수가 미리 결정된 "1"을 초과한 기준값 이상인 것을 판정하여, 스페어 블록으로 치환하는 효과에 관한, 본건 발명자의 지견을 설명한다.
1비트당 양품율을 "p"로 하여, 페이지 길이 m 비트의 각 페이지에 i비트의 비트 오류를 포함하는 확률 Pi는 페이지 길이 비트 수 m이 오류 비트 수 i보다 충분히 큰 범위에서는 이하와 같은 포아슨 분포로 주어진다.
Figure 112005010338183-pat00003
신뢰성이 높은 반도체 기억 장치에서는 당연히 비트 불량을 작게 억제할 필요가 있으므로, "mp<1"은 충족되어 있다. 즉, 확률 Pi는 오류 비트 수 i가 커지면 급격하게 감소하는 함수로 된다.
다음으로, 반도체 기억 장치 내의 페이지 총수를 "n"으로 하고, i비트의 비 트 오류를 포함하는 페이지수를 "ki"로 한 경우, 1, 2, …, s개의 비트 오류를 포함하는 페이지 수가 k1, k2, …, ks개인 확률(기대값) Pex는 이하와 같이 된다.
Figure 112005010338183-pat00004
기대값 Pex를 비트 불량으로 될 수 있는 k1, k2, …, ks의 조합으로 합을 취함으로써, 외부 I/O로부터 본 불량율의 계산을 행할 수 있다. 이어서, 기대값 Pex의 쌍수를 취하여, "ki"로 편미분한다. 이에 의해서, 기대값 Pex가 최대로 되는 점은 "n"이 각 "ki"보다 충분히 크고, 각 "ki"이 1 이상인 경우, ±8% 이하의 오차로 이하와 같이 된다.
Figure 112005010338183-pat00005
따라서, "ki"의 기대값은 "ki"이 1보다 충분히 큰 경우에는,
nPi/P0
와 같아진다. 또한, "ki≥1"인 경우의 "ki"의 기대값은
0.6×nPi/PO 이상 nPi/PO 이하
의 범위로 억제된다. 여기서, "Pi"는 "i"이 커지면 급격히 감소하는 함수이므로, i 개의 오류 비트를 포함하는 페이지 수의 기대값 ki는 "i"이 커질수록,
(mp)i/i!
에 비례하여 급격히 감소한다. 따라서, 오류 비트 수가 2 이상의 판정 기준값 이상으로 달한 것을 판정하고, 스페어 블록으로 치환하는 본 실시 형태에서는 판정 기준값을 크게 함으로써, 치환에 필요한 스페어 블록 수를 격감할 수 있다.
또한, 판정 기준값을 ECC의 구제 가능한 비트 수 이내라고 하면, 판정 기준값 이하의 비트 오류가 발생하더라도 모두 ECC로 구제 가능하고, 외부 I/O로부터 출력되는 데이터는 오류를 모두 정정한 정보 비트를 출력할 수 있다. 따라서, 판정 기준값을 ECC로 구제 가능한 비트 수의 최대값으로 설정한다. 판정 기준값을 ECC로 구제 가능한 비트 수의 최대값으로 설정함으로써, 치환에 필요한 스페어 블록 수를 감소할 수 있다는 이점을 얻을 수 있다.
또한, 본건 발명자는 이하의 사항도 발견했다.
페이지 총수 n이 i비트의 비트 오류를 포함하는 페이지 수 ki보다 충분히 큰 경우에는 "Pex"의 서식으로부터 "Pi"가 1보다 충분히 작은 경우, "ki"의 분포는 거의 포아슨 분포,
(nPi)ki/(ki)!×exp(-nPi)
에 따른다. 따라서, "ki"의 분산은 "ki"의 기대값과 같다고 생각해도 된다. 따라서, 1, 2, …, s개의 비트 오류를 포함하는 페이지 수의 개수 분포가 구해지고, k1, k2, …, ks개의 기대값, 및 분산을 구할 수 있다. 따라서, 판정 기준값 이상의 오류 비트를 포함하는 페이지를 치환해야 하는 스페어 블록 수를 통계적으로 계산할 수 있다. 예를 들면, t개의 비트 오류를 포함하는 페이지 수의 개수는 "kt"의 기대값이 5 이상에서는 포아슨 분포의 성질보다 정규 분포에 근사하다고 생각해도 된다. 따라서, t개의 비트 오류를 포함하는 페이지에 대하여,
kt+3×(kt)0.5개
의 스페어 블록을 준비하면, 99.7% 이상의 신뢰도로, t개의 비트 오류를 포함하는 페이지를 모두 치환할 수 있다.
또한, 본건 발명자는 판정 기준값 이상의 모든 페이지를 치환되는 만큼의 스페어 블록을 통계적으로 견적내고, 미리 준비해 둠으로써, 외부 I/O로부터 본 오류 비트를 발생시키는 확률을 감소할 수 있는 것을 발견했다.
여기서, 본 실시 형태에 따른 기억 장치의 비트 오류는, 예를 들면 기입이나 소거를 반복함으로써 출하 시보다 불가역적으로 증대하여, 한번 비트 오류가 발생한 비트는 정상적으로는 되돌아가지 않는 것으로 한다. 이 경우, 예를 들면 페이지 길이가 m비트로 t비트의 오류 정정을 행할 수 있는 ECC 회로를 구비한 구성으로, t비트의 오류를 발생한 경우의 페이지 치환을 n회까지 행할 수 있는 경우에는 페이지 치환을 행한 해당 데이터 단위에 대하여, (n+1)×t비트까지의 오류 정정을 행할 수 있는 ECC 회로를 구비한 구성과 동등한 불량율 구제가 가능하다.
여기서, "Pi"를 계산한 바로 설명한 바와 같이 랜덤 비트 불량의 경우에는 1비트당 양품 비트 확률을 "p"로 하여, 페이지 길이 m비트의 각 페이지에 i비트의 비트 오류를 포함하는 확률 Pi는 "mp"가 1보다 충분히 작은 경우, "i"가 커질 수록,
(mp)i/i!
에 비례하여 급격히 감소한다. 따라서, n회 페이지 치환을 행한 페이지의 데이터는 적어도 치환을 행하지 않는 페이지의 데이터보다, 오류 정정을 행할 수 없는 비트 수를 초과한 오류를 발생하는 확률은
(mp)nt배 이상
으로 급격히 감소한다.
이상으로부터, 2 이상의 판정 기준값 t 이상으로 달한 것을 판정하고, t개 이상의 비트 오류를 포함하는 페이지를 모두 치환하는 경우에는 외부 I/O로부터 본 오류 비트를 발생시키는 불량율을 (mp)nt배 이상으로 급격히 감소시킬 수 있다.
또한, 이상의 의론으로부터, 한번 치환한 스페어 블록이 불량하게 된 경우에, 스페어 블록으로 다시 치환해도 된다. 각각의 페이지에 대하여 n회까지 치환가능한 스페어 블록을 준비한다고 하면, (n+1)×t 비트까지의 오류 정정을 행할 수 있는 ECC 회로를 구비한 구성과 동등한 불량율 구제가 가능하게 된다. 또한, 불량율은
(mp)nt/(nt)!
에 비례하여 급격히 감소한다.
또한, 상세 검토한 결과, ECC로 수정할 수 있는 비트 수를 초과한 페이지를 치환되는 스페어 블록의 수를 "bk"로 하면, 본 실시 형태의 블록 치환을 이용한 경우에는 적어도 치환을 행하지 않는 경우의 ECC를 초과한 허용 오류 총 비트 수 ak에, (bk×t)만큼 더한 허용 불량 비트 수, 즉 ak+(bk×t)까지, ECC를 초과한 허용 오류 총 비트 수가 완화되는 것을 발견했다. 따라서, 치환을 행하지 않는 경우의 ECC를 초과한 허용 오류 총 비트 수를 ak'로 하여, bk>ak'/t로 하도록, 스페어 블록의 수 bk를 더 추가한다. 이와 같이하면, 불량율은
(mp)nt/(nt)!
에 비례하여 급격히 감소하므로, 외부 I/O로부터 본 오류 비트 수가 거의 1비트도 없는 상태를 실현할 수 있다.
또한, 2회째로 치환하는 데 필요한 스페어 블록 수의 기대값을 "k2s"로 하 고, 1회 치환하는데 필요한 스페어 블록 수의 기대값을 "ks"로 하여,
k2s≥1 또한 ks≥1
인 경우에는 (k2s/ks)이 (P2s/Ps)에 비례하므로, (mp)s에 비례하여 급격히 감소한다. 따라서, 2회 이상의 치환에 필요한 스페어 블록 수에 의한 칩 면적 증가는 1회 이상의 치환에 필요한 스페어 블록 수에 의한 칩 면적 증가보다 충분히 작은 범위로 억제된다. 물론, 도 12에 도시한 스페어 영역의 어드레스 구성을 이용함으로써, 한번 치환한 스페어 블록이 불량하게 된 경우에, 다시 스페어 블록으로 치환하는 경우라도, 도 12에 도시한, 보다 클래스가 작은 어드레스를 두 번 이상의 치환에 이용함으로써, FAT 영역의 데이터 페이지 영역의, 어드레스의 변경에 대해서는 소거를 필요로 하지 않고 추가 기입을 행하면 되고, 고속으로 치환 동작을 실현할 수 있다. 이는 큰 이점이다.
한편, 치환해야 되는 스페어 블록 수가 판정 기준값을 초과한 페이지 수의, 예를 들면 기대값보다 적은 경우에는 스페어 블록으로 치환할 수 없는 t비트 이상의 오류를 포함하는 데이터 페이지가 존재하는 경우의 수와, 확률 요소 Pex가 존재한다. 이 때문에, 이 경우에는 모든 치환을 행한 페이지보다, 적어도 (mp)-nt배, 불량 비트를 포함하는 확률이 커져, 외부 I/O로부터 본 오류 비트를 발생시키는 확률을 대폭 증대시킨다.
예를 들면, 전체 블록 수를 "nblock"규정의 최대 기입 및 소거 횟수 후에서의 불량 블록 수의 최대 보증값을 "nbad"로 하고, ECC의 오류 정정 가능한 비트 수를 "ECC" 비트, 오류 비트 판정 기준값 비트 수를 "id" 비트로 하면, 블록 치환을 행하지 않는 경우의 평균적인 오류 비트의 상태는 통계적으로 이하의 식이 성립한다.
Figure 112005010338183-pat00006
따라서, 상기 식을 등호로 둔 경우보다, "mp"의 상한 mpmax를 구할 수 있다. 이에 의해, 본 실시 형태에서 필요한 치환하는 블록 수의 평균값의 상한 nreplace는 이하의 식으로 주어진다.
Figure 112005010338183-pat00007
블록 수의 변동까지 고려하는 경우에는 상술한 의론과 같이 "nblockPi"의 분산을 " nblockPi"라고 생각하고, 신뢰도를 설정하여 계산하면 된다. 본 실시 형태에서는, 당연히 신뢰도를 크게 취하면, 상기 "nreplace"보다 큰 치환 블록 수가 필요해진다. 또한, 식의 nblock, nbad, 및 nreplace는 1블록을 분할하여 각 페이지로 치환하거나, 분할 페이지로 치환하기도 하는 경우에는 블록 수를 각각 페이지 수, 분할 페 이지 수라고 생각하여 계산하면 된다. 또한, ECC로 구제 불가능한 비트 불량이 발생하는 확률의 총합의 계산은 확률 Pex를 각 경우의 수로 더함으로써 계산할 수 있다.
이상으로부터, 본 실시 형태의 구성, 즉 ECC로의 오류 비트의 판정 기준값 이상의 모든 페이지를 치환되는 만큼의 스페어 블록을 통계적으로 견적내고, 미리 준비해 둠으로써, 외부 I/O로부터 본 오류 비트를 발생시키는 확률을 감소할 수 있다.
여기서, ROM(111)에는 페이지 치환을 행하는 오류 비트의 기준값을 기억하는 것으로 하지만, 이는, 예를 들면 도 11에 도시한 바와 같이 플로우차트의 프로그램의 판단값으로서 기억해도 된다. 또한, 물론, 예를 들면 시퀀서 등의 하드웨어로 오류 비트 수 판정 회로(6)를 구성해도 된다.
또한, 도 11에 도시한 예에서는 피터슨법을 이용하여 오류 위치 로케이터를 계산하는 방법을 나타내었지만, 물론 다른 방법, 예를 들면 유클리드법이나 Berlekamp-Massey법을 이용하여 오류 위치 로케이터를 계산해도 된다.
또한, 본 실시 형태 이외의 모든 실시 형태에 대하여 물론이지만, Reed-Solomon(RS) 부호에 대해서도, BCH 부호와 마찬가지로 Peterson법, 유클리드법, 또는 Berlekamp-Massey법을 이용하여, 신드롬으로부터 오류 위치 로케이터를 구할 수 있다. 따라서, 본 실시 형태에 의해 설명한 구성, 및 효과를 실현할 수 있다.
도 15에, 제1 메모리 셀 블록의 내용의 오류를 정정하여, 제2 메모리 셀 블 록에 기입하고, 오류 비트를 포함하는 데이터를 치환하는 예를 나타낸다. 또한, 여기서 스페어 영역으로 이루어지는 제2 메모리 셀 블록을 제1 메모리 셀 블록과 실질상 동일한 구조로 한다. 이에 의해, 메모리 셀 어레이의 면적이 축소되어, 보다 염가인 칩을 구성할 수 있다는 이점을 얻을 수 있다. 또한, 본 예의 제2 메모리 셀 블록의 1블록 내의 총 페이지 수는 적어도 제1 메모리 셀 블록의 1블록 내의 총 페이지 수 이상일 필요가 있다.
우선, SE40에 있어서, 페이지 카운터(10)를 최초의 페이지를 나타내는 바와 같이 리세트한다.
다음으로, SE41에 있어서, 오류 비트 판정 기준값 이상의 페이지를 포함하는 제1 메모리 셀 블록에 대하여, 페이지 카운터(10)가 나타내는 페이지를 판독하여, 오류 정정하여 페이지 버퍼(11)에 기억한다. 이 때, 필요에 따라, 예를 들면 본 블록의 판독 조작이 해당 시스템 외부로부터 지시되어 있는 경우에는 판독 내용을 외부 I/O로부터 출력해도 된다.
다음으로, SE42에 있어서, 페이지 카운터(10)가 나타내는 스페어 영역의 제2 메모리 셀 블록에, 페이지 버퍼(11)의 내용을 오류 검출 부호로 되도록 부호화하여 기입한다. 이 기입의 정보 비트 외에 데이터 기입 종료 플래그를 기입 종료 후에 제2 메모리 셀 블록의 다른 비트에 기입해도 된다. 이와 같이 하면, 기입 시의 전원의 차단에 의한 기입 실패를 검출하여, 복귀 시퀀스를 행할 수 있다.
다음으로, SE43에 있어서, 페이지 카운터(10)의 카운트값을, 예를 들면 "1"늘린다.
다음으로, SE44에 있어서, 페이지 카운터(10)가 모든 페이지의 인덱스를 참조하였는지의 여부를 판정한다. 이는 페이지 카운터(10)의 카운트값을 "1"씩 늘리는 SE43의 시퀀스를 이용하고 있는 경우에는 제1 메모리 셀 블록에 포함되는 총 페이지 수와 비교하여 인덱스가 그 이하인지를 판정하는 것과 등가이다. 본 예에서는 메모리 셀 블록별 치환 방법을 나타내었지만, 물론 각 페이지마다 치환을 행해도 된다. 이 경우에는 페이지 카운터(10)는 필요없다. 스페어 블록 영역에서 치환을 행하는 페이지의 페이지 어드레스는 오류 비트 판정 기준값 이상의 원래의 페이지의 페이지 어드레스에 대하여, "0" 비트가 "0"이나 "1" 비트에 대응하고, "1" 비트는 "1" 비트에 대응하도록, 스페어 블록 영역의 페이지 어드레스를 선택한다. 이에 의해, 페이지 어드레스에 대한 FAT 변경에 대해서도 추가 기입으로 대응할 수 있고, 소거할 필요가 없어져, 고속 재기입을 실현할 수 있다.
도 16에 페이지 버퍼의 회로예를 나타낸다. 도 16에 도시한 회로예는 정보 비트 수인 k비트의 데이터를 일시 기억하는 페이지 버퍼(11)의 예이다.
본 예에서는 D형 플립플롭(201)을 직렬로 k단 접속하고, 최종 단의 출력을 n 채널형 트랜지스터(202), p 채널형 트랜지스터(203), 및 인버터(204)로 이루어지는 쌍방향 스위치 회로(bi-lateral switching circuit)에 의해서 접속하고 있다. 또한, 본 예의 D형 플립플롭(201)으로서는 클럭 입력이 "L"(여기서는 편의적으로 0V로 함)로부터, "H"(여기서는 편의적으로 Vcc로 함)로 상승하는 순간에 출력이 확정하고, 그 이후는 클럭이 "H"그대로이어도, "L" 그대로이어도, "H"로부터 "L"로 변화해도 출력은 변화하지 않는 엣지 트리거(edge trigger)형의 플립플롭으로 한다. 또한, 쌍방향 스위치 회로는 데이터 출력 제어 입력이 "H"인 경우에, 트랜지스터(202, 203)의 전류 단자가 도통 상태로 되고, "L"인 경우에 차단 상태로 되는 회로이다. 도 17에, 그 회로의 동작을 나타낸다.
도 17에 도시한 바와 같이, D형 플립플롭(201)에 데이터를 기억하는 경우에는, 우선 데이터 출력 제어 입력을 "L"로 하여, 플립플롭(201)의 출력이 데이터 입출력선에 출력되지 않도록 한다. 또한, 데이터 입출력(I/O)선에, Vcc("H")나 0V ("L")의 디지털 데이터 Din1을 공급한 후, 클럭을 "L"로부터 "H"로 한다. 이에 의해, 데이터 Din1의 데이터가 도 16의 가장 좌측에 도시된 플립플롭(201)에 유지된다. 계속해서, 데이터 입출력(I/O)선에, Vcc("H")나 0V("L")의 디지털 데이터 Din2를 공급한 후, 클럭을 "L"로부터 "H"로 한다. 이에 의해, 데이터 Din1가 도 16의 좌측으로부터 2번째에 도시한 플립플롭(201)에 전송 및 유지되고, 가장 좌측에 도시된 플립플롭(201)에 데이터 Din2가 유지된다. 이후는 순차적으로 k비트까지 데이터 입출력(I/O))선에 디지털 데이터를 공급하고, 클럭을 공급함으로써, 도 16의 가장 우측에 도시된 플립플롭(201)으로부터 순서대로, "Din1, Din2, …, Dink"의 데이터가 유지된다. 이와 같이 하여, 페이지 버퍼(11)는 k비트의 데이터를 보유한다.
본 예에 따른 페이지 버퍼(11)로부터 데이터를 판독할 때, 우선 데이터 출력 제어 입력을 "H"로 하고, 도 16의 가장 우측에 도시된 플립플롭(201)의 출력을 데이터 입출력(I/O)선에 출력한다. 이에 의해, 데이터 입출력(I/O)선에는 데이터 Din1의 데이터와 동일한 데이터(여기서는 Dout1로 함)가 출력된다. 또한, 클럭 입 력을 "L"로부터 "H"로 한다. 이에 의해, 도 16의 가장 우측에 도시된 플립플롭(202)에 1비트 데이터가 전송되어, 유지된다. 그 결과, 데이터 입출력(I/O)선에는 데이터 Din2의 데이터와 동일한 데이터(여기서는 Dout2로 함)가 출력된다. 이후는 전부 (k-1)회 클럭 입력을 "L"로부터 "H"로 함으로써, 데이터 입출력(I/O)선에, 도 16의 가장 우측에 도시된 플립플롭(201)으로부터 순서대로 "Din1, Din2, …, Dink"의 데이터가 출력된다. 이와 같이 하여, 페이지 버퍼(11)는 k비트의 데이터를 출력한다.
본 실시 형태는, 또한 이하의 요건, 및 효과를 갖는다.
(1) 본 명세서에 개시하는 모든 실시 형태는 ECC가 구제할 수 있는 비트 수를 늘리지 않더라도, 외부 I/O로부터 본 불량율을 감소할 수 있다. 따라서, ECC가 구제 가능한 비트 수를 늘릴 때에 발생한다, ECC 오류 비트의 위치를 계산하는 계산 시간, 및 회로 면적을 각각 삭감할 수 있다. 또한, ECC로 구제 가능한 비트가 1비트 증가하면, 적어도, log2(n)개의 소수점을 반올림한 비트 수만큼, ECC가 사용하는 비트 수가 증대한다. 따라서, 부호 길이가 길어지는 사정이나, 결과, 칩 면적이 증가하거나, 사용자가 사용할 수 있는 데이터 비트 수가 감소하는 사정을 해소할 수 있어, 보다 작은 메모리 셀 어레이 면적에서 신뢰도가 높은 기억 장치를 실현할 수 있다.
시스템의 구체적 구성으로 설명한 바와 같이, 빈 스페어 영역을 준비함으로써, 외부 I/O로부터 본 메모리 영역을 스페어 영역과의 치환에 의해서 메모리의 수 명까지 신뢰도를 근거로 하여 보증할 수 있다.
또한, ECC로 수정할 수 있는 비트 수를 초과한 페이지를, 치환되는 치환 스페어 블록의 수를 "bk"로 하고, 오류 비트 판정 기준값을 "t"로 하고, 치환을 행하지 않는 경우의 ECC를 초과한 허용 오류 총 비트 수를 "ak"로 하고, "bk>ak'/t"로 하도록, 스페어 블록의 수 bk를 더 추가해 두면, 외부 I/O로부터 본 오류 비트 수가 거의 1비트도 없는 상태를 실현할 수 있어, 종래에는 없을 정도로 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다. 또한, 1비트보다 큰 오류 비트 기준값을 이용함으로써, 종래에는 없을 정도로 치환 스페어 블록의 수를 적게 할 수 있어, 보다 면적의 작은 집적 회로를 실현할 수 있다. 특히, 전체 블록 수를 "nblock", 규정의 최대 기입 및 소거 횟수 후, 또는 제품 보증 수명 시점에서의 치환 필요한 블록 수의 최대 보증값을 "nbad"로 하여, ECC의 오류 정정 가능한 비트 수를 ECC 비트, 오류 비트 판정 기준값 비트 수를 id 비트로 하면, 적어도 이하의 식 이상의 치환 블록 수 nreplace를 형성함으로써, 실시 형태에 있어서의 불량율 저감의 효과가 더욱 높아진다.
Figure 112005010338183-pat00008
또한, 상기 식 중의 "a"는 식을 연립시킴으로써 소거할 수 있는 변수이다. 또한, 식의 nblock, nbad, 및 nreplace는 1블록을 분할하여 각 페이지로 치환하거나, 분할 페이지로 치환하기도 하는 경우에는 블록 수를 각각 페이지 수, 분할 페이지 수라고 생각하여 계산하면 된다.
또한, id≤ECC이므로, 다음 식이 성립한다.
Figure 112005010338183-pat00009
(2) 또한, 치환 스페어 블록에 의해서 블록 치환을 행하는 확률은
1-(모든 페이지에서 오류값이 판정 기준값보다 작아지는 조건에서의 Pex의 총합)으로서, 정량적으로 계산할 수 있다. 따라서, 블록 치환에 필요한 시간이 발생하는 발생 확률을 구할 수 있어, 시스템의 퍼포먼스를 정량적으로 보증할 수 있다. 이는, 예를 들면 n1, n2를 n1<n2이 되는 자연수로서, 기입 및 소거 횟수가 n1회까지는 스페어 블록의 치환 확률이 0%로 시스템이 외부 I/O로부터 액세스할 수 없는 시간이 발생하지 않는다고 하는 보증 외에, 예를 들면 n1회부터 n2회까지는 스페어 블록의 치환 확률을 r, 재기입에 걸리는 시간을 tk로 하면, tk×r만큼 시스템이 외부 I/O로부터 액세스할 수 없는 시간이 발생한다는 제품 보증을 할 수 있다. 이에 의해, 종래 장치보다, 신뢰도를 정량적으로 보증한 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다.
(3) 데이터 기억 시스템의 반도체 기억 장치(7)는 오류 정정 비트를 포함하는 복수의 반도체 메모리가 형성되어 있으며, 오류 정정 비트를 포함하지 않는 기억 회로와 메모리 셀 어레이의 로우 방향의 수가 서로 다른 것만으로 데이터 파괴 검출 전용 셀 등 특별한 회로나 수단은 반도체 기억 장치(7)에는 필요없다. 따라서, 특히, 오류 정정 비트와 정보 기억 비트를 인접하여 마찬가지의 패턴으로 반복하여 형성할 수 있으므로, 종래와 동일한 반도체 기억 장치(7)를 이용하여 염가로 칩 면적이 작은 데이터 기억 시스템을 실현할 수 있다. 또한, 본 실시 형태에서는 데이터를 실제 판독하는 경우에, 각 페이지마다 오류를 발생한 비트 수의 검지를 행한다. 예를 들면, 종래 장치와 같이 전원 투입 및 차단 시 등의 외부 I/O로부터의 데이터를 판독할 필요가 없을 때에, 리프레시를 위해서 데이터를 판독할 필요는 없다. 따라서, 데이터의 리프레시에 필요한 처리 시간이나 전력을 삭감할 수 있어, 보다 실제 판독 횟수가 많은 페이지에 대하여 많이 오류 검지를 할 수 있다. 특히, 이 구성은 소거 및 기입 시에 임계값이 설정 내에 들어가 있는지를 조사하는 검증 판독 동작을 포함하는 경우에는 기입 및 소거에 의한 오류 비트 발생도 검지할 수 있어, 보다 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다. 또한, 오류 정정 필요한 정보 비트가 발생한 시점보다 후에, 반드시 오류 검지가 이루어진다. 따라서, 오류 비트를 발생하는, 소위 "언저리 비트"의 통계적 거동이 칩 간 또는 경시 변화에 의해서 변화해도 정확하게 오류 검지를 행할 수 있다.
(4) ECC 회로(100)는 오류 비트 정정을 행할 수 있는 회로를 갖고 있으며, 데이터를 외부 I/O로 출력하는 과정에서 "1"로부터 "0"으로의 데이터 오류라도, "0"으로부터 "1"으로의 데이터 오류 중 어느 것이라도 정정을 행할 수 있다. 따라서, 본 구성으로, 판독 스트레스에 의한 소거 비트의 기입 상태에의 전이(read-disturb)의 데이터 정정과 함께 기입 데이터 유지 불량의 데이터 정정, NAND 구조로 과제가 되는 설정 이상의 임계값에의 과잉 기입(overprogram)의 데이터 정정, 비선택 데이터선에 접속된 메모리 셀에 기입을 행함으로써 오기입의 데이터 정정도 행할 수 있다.
(5) 예를 들면, 도 3에 도시한 바와 같이 선택 게이트 트랜지스터 S1, S2 사이에, 복수의 페이지에 상당하는 메모리 셀 M0∼M15를 형성하고, 이들을 1블록으로서 이용하여, 메모리 셀 M0으로부터 M15까지의 데이터를 동시 소거하는 메모리에서는 1블록의 소거 시간에 대하여, 1페이지의 기입 시간을 매우 작게 할 수 있어, 미리 소거된 스페어 블록을 형성해 둠으로써, 스페어 영역에의 치환 시간을 짧게 할 수 있다.
(6) 본 실시 형태에서는 종래 장치와 달리, 실제 오류 비트를 오류 정정 부호화한 데이터로부터 직접 검출하고 있다. 따라서, 부호화하고자 하는 어느 비트가 기입 스트레스나 판독 스트레스에 매우 약한 셀, 즉 "언저리 비트"이더라도, 데이터 오류가 발생한 시점에서 정확하게 검출할 수 있다. 따라서, 데이터 치환 간격을 실제 메모리 셀의 "언저리 비트"의 특성에 의거하여 설정할 수 있고, 보다 길게 함으로써 데이터 치환에 소비되는 시간을 짧게 할 수 있다.
(7) 본 실시 형태에서는 1페이지에 대하여 1회의 데이터 판독에 따라서 오류 비트 검출을 행하고 있다. 따라서, 종래의 오류 정정을 검출하지 않는 경우와 비 교하여 판독에 걸리는 시간은 변화하지 않아, 고속으로 판독을 행할 수 있다.
(8) 본 실시 형태에 따른 데이터 기억 시스템에서는 전원 차단, 전원 투입, 및 1개의 페이지의 데이터를 외부 데이터 출력 단자로부터 판독하는 일련의 동작을 복수회 반복한 경우에는 블록 치환 동작을 행할 수 있으므로, 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수는 블록 치환 동작을 행할 수 있으므로, 상기 1개의 페이지의 데이터를 연속적으로 판독하는 조작을 페이지에 기입한 정보 데이터와 동일한 정보 데이터를 판독할 수 있는 횟수보다 많이 할 수 있게 된다. 따라서, 시스템 외부로부터 보아, 반도체 기억 회로(7) 단체보다, 판독 스트레스에 의한 소거 비트의 기입 상태에의 전이(read-disturb)에 대하여 신뢰성이 향상된 데이터 기억 시스템이 된다. 또한, 기입 소거를 반복함으로써 빈도가 증대하는 기입 설정값을 초과한 불량 비트(over-program)에 대해서도, 본 실시 형태의 치환을 행함으로써, 기입 소거의 반복 횟수를 실질적으로 늘릴 수 있어, 보다 신뢰성이 향상된다.
(9) 본 실시 형태에서는 스페어 영역인 제2 메모리 셀 블록을 출하 전에 미리 소거하면 되어, 스페어 영역에의 데이터 재기입에 대하여, 소거 시간 분을 짧게 할 수 있다.
(10) 여기서는 2비트의 오류 수정 가능한 순회 BCH 부호의, 부호 회로 및 복호 회로를 나타내었지만, 물론 다른 부호계, 예를 들면 일반의 BCH 부호나 M 계열 부호, 컨볼루션 부호(convolutional code), 차집합 순회 부호이어도 되고, 이들을 조합해도 된다. 단, 제2 내부 I/O선의 배선 수, 및 제1 내부 I/O선의 배선 수를 적게 하기 위해서는 시계열로 정보 비트를 공급받아, 적은 회로 규모로 부호화 및 복호화할 수 있는 순회 부호인 것이 좋다. 또한, 예를 들면 부호어를 r 비트 통합한 2r개의 원을 갖는, 소위 바이트 부호라도 물론 좋고, 예를 들면 BCH 부호계 내에서의 바이트 부호인 리드 솔로몬 부호라도 좋다. 바이트 부호인 경우에는, 우선 원의 어느 하나가 오류가 있다고 하는 바이트 오류를 검출하고, 그 후에 오류 정정 전의 바이트와 오류 정정 후의 바이트를 1비트씩 비교함으로써, 그 바이트 내의 데이터의 각 비트로 오류를 발생한 비트를 "1"인지 "0"인지를 판별하면 된다. 이 후, 예를 들면 상기 판정 결과로, 적어도 1개의 비트로 틀린 경우에, 치환 동작을 행하도록 하면 된다. 또한, 컨볼루션 부호로서는, 예를 들면 1비트 오류 정정 가능한 와이너 애시 부호(Wyner-Ash code)나, 버스트 오류 정정 가능한 이와다레 부호(Iwadare code), 하겔버거 부호(Hagelbarger code)를 이용할 수 있다.
(11) 도 15에 도시한 시퀀스에 있어서, 센스 앰프/데이터 레지스터 회로(46)는 1페이지분의 정보를 축적하는 것만으로, 본 카피를 실현할 수 있어, 외부 I/O로부터 외부에 대하여 데이터를 판독하거나, 외부 템포러리 메모리를 설치하거나 할 필요는 없다. 따라서, 외부 I/O를 통함으로써 데이터 전송에 관한 시간이 없고, 고속으로 시퀀스를 실행할 수 있어, 외부 I/O 회로를 구동하는 전력을 삭감할 수 있다.
(제2 실시 형태)
제2 실시 형태는 제1 실시 형태와 거의 동일하지만, ECC로 구제하는 경우의 시퀀스 및 회로 구성이 제1 실시 형태와 다르다. 제2 실시 형태에 있어서, 제1 실시 형태와 동일한 부분이나 동일한 전압 관계에 대해서는 도면에 있어서 동일 부호를 붙이거나, 또는 생략하여, 중복 설명은 생략하기로 한다.
도 18은 제2 실시 형태에 따른 장치가 구비하는 ECC 회로(100)의 블록예를 나타내는 블록도이다.
도 18에 도시한 바와 같이, 제2 실시 형태에 따른 장치가 구비하는 ECC 회로(100)는, 신드롬 계산기(15)의 출력(신드롬) s1, s3, …, s2t-1(신드롬 입력)을 오류 위치 로케이터 대응 ROM(112)에 입력한다. 오류 위치 로케이터 대응 ROM(112)은 오류 위치 로케이터 α-i, α-j, … α-n(오류 위치 로케이터 입력)과, 오류 비트 개수를 나타내는 정보 비트를 출력한다. 이들 출력은 I/O 포트(106)에 입력된다. 오류 비트 수 판정 회로(6)는 오류 비트 개수분만큼, 오류 위치 로케이터가 나타내는 오류 위치의 비트를 반전함으로써, 오류 정정된 부호 출력을 얻을 수 있다. 오류 비트 수 기준값 기억부(111)의 ROM은, 본 예에서는 페이지 치환을 행하는 오류 비트의 기준값을 기억하는 것으로 하지만, 이는, 예를 들면 제1 실시 형태의 ROM(111)과 마찬가지로, 도 11에 도시한 플로우차트의 프로그램의 판단값을 기억하도록 해도 된다. 물론, 예를 들면 시퀀서 등의 하드웨어로 오류 비트 수 판정 회로(6)를 구성해도 된다.
도 19는 제2 실시 형태에 따른 장치의 동작예를 나타내는 흐름도이다.
도 19는 판독 시에 1비트보다 큰 오류 판단 비트 수, 여기서는 t 비트의 오 류를 발생한 경우 페이지에 대하여, 선택적으로 빈 스페어 블록에, 페이지 데이터를 ECC로 수정하여 치환하는 예를 나타내고 있다. 또한, 본 예에서는 신드롬 s1, s3, s2t- 1과, 오류 위치 로케이터와의 대응표를 ROM(111) 상에, 미리 작성해 둠으로써 고속으로 오류 비트 위치를 구하는 방법을 기술하고 있다.
우선, SE15에 있어서, 신드롬 s1, s3, …, s2t- 1를 오류 비트 검출 회로(5)로부터 I/O 포트(106)를 통하여 오류 비트 수 판정 회로(6)에 전송한다. 또한, 수신 부호를 오류 비트 검출 회로(5)로부터 I/O 포트(106)를 통하여 비트 수 판정 회로(6) 내의 페이지 버퍼(11)에 전송한다.
다음으로, SE16에 있어서, 신드롬 s1, s3, …, s2t-1를 ROM(111) 상의 "신드롬→오류 위치 로케이터 대응표"의 어드레스 입력에 공급하여, 오류 위치 로케이터와 오류 개수를 데이터로서 얻는다. 도 20에, 신드롬으로부터 오류 위치 로케이터를 얻는 대응표의 예를 나타낸다. 본 예에서는 어드레스 입력으로서, 각각 갈로아체 GF(24) 상의 근인 신드롬을 t 세트, 즉 신드롬 s1, s3, …, s2t-1를 공급한다. 따라서, 입력 어드레스 비트 수는 본 예에서는 4×t비트가 된다. 이에 대하여, 각각 갈로아체 GF(24) 상의 뿌리인 오류 위치 로케이터 α-i, α-j, … α-n과, 오류 비트 개수를 출력하는 정보 비트를 출력한다. 오류 비트 개수를 출력하는 정보 비트는, 예를 들면 log2(t+1)의 소수점을 반올림한 수(이후 cn으로 함)만 있으면 2진법에 의해서, 오류 비트의 개수를 출력할 수 있다. BCH는 선형 부호이기 때문에, 모 두 신드롬이 "0"인 경우에, 오류 비트 없음으로 된다.
1비트 오류의 어드레스 수로서는 (갈로아체의 원의 수)를 q(GF(24)인 경우에는 16)으로 하면,
q-1C1=q-1개
의 어드레스가 대응하고, 오류 위치 로케이터 α-i를 출력한다. 또한, 신드롬 s1의 역원은 α-i이 되므로, 신드롬 s1보다 직접, 역원표 ROM에서 계산해도 된다. 여기서, 도 20의 i, j, …, n은 0 이상 (q-1) 이하의 정수로, 서로 다른 정수로 한다. 또한, (e1, f1, g1, h1), (e2, f2, g2, h2), …, (et, ft, gt, ht)는 신드롬 s1, s3, …, s2t-1의 벡터 표시로서, (a, b, c, d)는 벡터 표시한 오류 위치 로케이터 출력의 임의의 값으로 좋다.
마찬가지로, 2비트 오류의 어드레스 수로서는
q-1C2=(q-1)(q-2)/2개
의 어드레스가 대응하고, 2개의 오류 위치 로케이터 α-i, α-j를 출력한다. 이 대체로서, 1비트째 오류 위치 로케이터 α-i가 알면, 2비트째 오류 위치 로케이터는
α-j=1/(S1+1/α-i)
로 되므로, 2비트째 오류 위치 로케이터 α-j는 역원표 ROM이 있으면 간단히 계산할 수 있다. 따라서, 한 개의 로케이터라도 된다. 또한, 역원표 ROM은 오류 비트 수 판정 회로(6)에 내장되어도 된다. 역원표 ROM을 오류 비트 수 판정 회로(6)에 내장함으로써, 동작을 고속화할 수 있다. 이 경우, 역원표 ROM은, 예를 들면 ROM(111) 상에 형성된다.
마찬가지로, "k"를 1 이상 t 이하의 정수로 하면, k 비트 오류의 어드레스 수로서는
q-1Ck개
의 어드레스가 대응하고, k개의 오류 위치 로케이터 α-i, α-j, … α-k를 출력한다. 이 대체로서, 1비트째부터 (k-1)비트째 오류 위치 로케이터 α-i, α-j, … α-(k-1)를 알 수 있으면, k비트째의 오류 위치 로케이터는
α-k=1/(s1+1/α-i+…+1/α-(k-1))
가 되므로, 2비트째 오류 위치 로케이터 α-j는 역원표 ROM이 있으면 간단히 계산 가능하다. 마찬가지로 하여, t비트까지의 대응표로서는 도 20에 도시한 바와 같이 (0비트 오류 출력), (1비트 오류 출력), (2비트 오류 출력), …, (t비트 오류 출력)으로 각각, 1, q-1C1, q-1C2, …, q-1Ct개의 어드레스에 대하여 오류 위치 로케이터의 출력을 설정하면 되고, 다른 어드레스인 경우에는 "오류 비트가 t비트를 초과한다"고 출력하면 된다. 또한, 각각의 출력 데이터 비트 수는 갈로아체 GF(24)의 본 예에서는 (0비트 오류 출력), (1비트 오류 출력), (2비트 오류 출력), …, (t비트 오류 출력)으로, 각각 cn, (4×1+cn), (4×2+cn), …, (4×t+cn)개 준비하면 된다. 예를 들면, ECC가 2비트까지 구제하는 경우, t=2이고, q=16의 도 11과 마찬가지인 불량 구제 조건의 예에서는,
(1+16-1C1+16-1C2)=1+15+105=121개
의 어드레스에 대하여 오류 위치 로케이터의 출력을 설정해 두고, 0비트 불량, 1비트 불량, 2비트 불량의 각각의 출력 데이터 비트 수는 2, 6, 10비트 준비하면 된다. 이 경우, ROM(111)의 데이터 수로서는, 적어도
1×2+15×6+105×10=1142비트
의 ROM 데이터 영역을 준비하면 된다. 또한, 역원표 ROM을 이용한 경우에는 갈로아체 GF(24)의 본 예에서는 (0비트 오류 출력), (1비트 오류 출력), (2비트 오류 출력), …, (t비트 오류 출력)으로, 각각 cn, cn, {4×(2-1)+cn}, …, {4×(t-1)+cn}개 준비하면 된다. 이 경우, 121개의 어드레스에 대하여 오류 위치 로케이터의 출력을 설정해 두고, 0비트 불량, 1비트 불량, 2비트 불량의 각각의 출력 데이터 비트 수는 2, 2, 6비트 준비하면 된다. 이 경우, ROM(111)의 데이터 수로서는, 적어도
1×2+15×2+105×6=662비트
의 ROM 데이터 영역을 준비하면 된다. 이 역원표 ROM과 변환표 ROM(111)을 이용하는 방법은 역원표 ROM에 필요한 데이터 수 16비트를 더하더라도, 678비트로 필요한 ROM 영역을 작게 유지할 수 있다.
이와 같이 하여 얻은 오류 위치 로케이터, 및 오류 개수보다, SE17에 있어서, 비트 오류가 1개 이상인지를 판정한다. 이는 구체적으로는 도 20의 오류 개수 출력예에 나타내는 데이터 비트로, 예를 들면 2진수로 "001" 이상인 것을 판별하면 된다. "001"보다 작은, 즉 "000"인 경우에는 오류 비트는 없기 때문에, 부호 비트의 최초의 7비트를 정보 비트로서 출력한다. 비트 오류가 1개 이상 있는 경우(Y), SE18로 진행한다.
SE18에 있어서, 비트 오류가 t개 이상인지를 판정한다. 이는 구체적으로는 도 20의 오류 개수 출력예에 나타내는 데이터 비트로, 예를 들면 2진수로 t비트의 2진수 표현, 예를 들면 "110" 이상인 것을 판별하면 된다. "110"보다 작은 경우에는 비트 오류는 1비트 이상이며 (t-1)비트 이하이다(N). 이 경우, SE19로 진행한다. SE19에 있어서, 예를 들면 페이지 버퍼(11) 상에서 오류 위치 로케이터가 나타내는 위치의 비트를 반전시켜 오류 정정을 행하여, 정확한 데이터를 외부 I/O로부터 출력한다. 또한, "110" 이상인 경우에는 비트 오류는 t비트 이상이다(Y). 이 경우, SE20으로 진행한다.
SE20에 있어서, 비트 오류가 t비트인지를 판정한다. 이는 구체적으로는 도 20의 오류 개수 출력예에 나타내는 데이터 비트로, 예를 들면 2진수로 t비트의 2진수 표현, 예를 들면 "110"과 동일한 것을 판별하면 된다. t개보다 비트 오류가 많은 경우에는 오류 정정을 행할 수 없다(N). 따라서, 이 경우에는 SE21에 있어서, 예를 들면 t비트를 초과한 비트 불량을 발생한 것, 즉 에러 수정 불능인 비트 불량 이 발생한 것을 외부 I/O에 출력한다. 한편, 비트 오류가 t비트인 경우, SE22에 있어서, 15비트로 마지막에 입력한 비트로부터 세어 (i+1)비트째, (j+1)비트째, 및 (n+1)비트째가 오류라고 생각하고, t개의 오류 비트 로케이터의 위치의 비트를 비트 반전하여 수정한다.
다음으로, SE23에 있어서, 사용하지 않은 스페어 블록 영역이 있는지를 확인한다. 이는, 예를 들면 FAT 영역에 미리 사용할 수 있는 스페어 블록 어드레스를 기억하는 기억 영역을 준비해 두고, 사용한 스페어 블록에 대해서는 상기 기억 영역에 스페어 블록 어드레스를 기억해 둔다. 즉, SE23에 있어서, 상기 기억 영역에 기억된 어드레스를 조사함으로써, 사용하지 않은 스페어 블록 영역이 있는지를 확인할 수 있다. 이 블록 치환의 방법에 대해서는 제1 실시 형태에서 설명한 방법을 이용하면 된다. 계속해서, SE23에 있어서, "빈 스페어 블록 영역이 있다"고 판정한 경우에는(Y), SE25에 있어서, 해당 페이지 내용을 빈 스페어 블록 영역에 에러 정정하여 전송한다. 이 조작에 이어, FAT 영역의 어드레스를 빈 스페어 블록으로 치환하는 작업을 행해도 된다.
또한, SE23에 있어서, "빈 스페어 블록 영역이 없다"고 판정한 경우에는(N), SE24에 있어서, 빈 스페어 블록 영역이 없는 것을 나타내는 신호를 외부 I/O로부터 출력한다. 이 조작에 이어, 해당 페이지 내용을 원의 메모리 블록 어드레스에 재기입하는 작업을 행해도 된다.
이상, 도 19에 도시한 조작은 제1 실시 형태에 비하여, 오류 위치 로케이터의 대응표를 빼는 방법을 이용하고 있기 때문에, 고속으로 오류 위치를 구할 수 있 어, 보다 고속으로 데이터 변환할 수 있다. 물론, 본 실시 형태 중에서 설명한 바와 같이 역원표 ROM 등과 조합하여, 오류 위치 로케이터의 대응표의 용량을 작게 유지하는 방법을 이용해도 된다. 이 경우에는 비교적 고속이며 ECC 정정에 필요한 ROM 용량이 작은 메모리를 실현할 수 있다.
(제2 실시 형태의 변형예)
다음으로, 제2 실시 형태의 변형예를 설명한다.
도 21은 제2 실시 형태의 변형예에 따른 장치가 구비하는 ECC 회로(100)의 블록예를 나타내는 블록도이다. 또한, 도 22에, 제2 실시 형태의 변형예에 따른 장치에 이용되는 신드롬 입력이 구비하는 ROM의 오류 위치 로케이터의 출력예를 나타낸다. 본 변형예의 ROM은, 기본적으로는 제2 실시 형태의 ROM과 동일하지만, 신드롬 계산기(15)의 출력(신드롬) s1, s3, s2t-1을 오류 위치 로케이터 대응 ROM(112)에 입력하여, 오류 위치 로케이터 βi, βj, …, βn과, 오류 비트 개수를 출력하는 정보 비트를 출력한다. 또한, 도 22에 있어서의 (abcd)는 부호 길이의 2진 표현값의 최대값보다 크거나, (0000)이 되는 어드레스 표현으로 한다. 여기서, β는, 예를 들면 상술한 갈로아체 상의 원이 아니라, 예를 들면 통상의 2진수에서의 오류 위치 비트의 어드레스 표현이어도 된다. 즉, i비트째 오류 위치를 나타내는 로케이터 βi와 (i+1)비트째 오류 위치를 나타내는 로케이터 βi+ 1은, 2진수적으로 1 증가 또는 감소한 부호로 된 어드레스 표현으로 한다. 예를 들면, 최초로 입력한 오 류 위치로부터 세어 i비트째인 경우에는 "βi"는 "i"의 2진수에서의 오류 위치 비트의 어드레스 표현이라고 하면 된다. 예를 들면, 2비트째가 틀린 경우에 "i=2"이면, (0010)이라고 하면 되고, "i=1"이면, (0001)이라고 하면 된다. 이 출력을 본 변형예에서는, 예를 들면 t개의 카운터(116)의 초기값 설정 입력으로 하여, 클럭 입력 CLK을 공급함으로써, 1비트씩 카운터(116)의 값을 감하여, (0000) 이하로는 되지 않도록 하는 것으로 한다. 여기서, t개의 카운터(116) 중 어느 카운터의 값이 (0001)이 된 경우에, "1"을 출력하도록 회로(도 21에서는 카운터의 출력에 접속된 OR 회로에 상당함)를 형성하고, 그 출력이 "1"인 경우에, 버퍼의 출력을 반전하도록 하면(도 21에서는 배타적 OR 회로가 대응함), 부호 비트의 출력 범위에서는 오류 비트가 정정된 부호를 얻을 수 있다. 본 변형예에서는 제2 실시 형태의 오류 비트 수 판정 회로(6)를 하드웨어만으로 구성할 수 있다. 따라서, 반복 등을 포함하는 소프트웨어에 의한 프로그램을 필요로 하지 않고, 오류 비트 개수에 따른 오류 위치의 비트를 반전함으로써, 고속으로 오류 정정된 부호 출력을 얻을 수 있다. 예를 들면, 신드롬 계산을 신드롬 계산기(15)로써 종료한 시점에, 페이지 버퍼(11)에는 모든 부호가 기억된다. 따라서, 본 변형예에서는 오류 위치 로케이터 대응 ROM(112)의 출력 지연 시간 후에, 페이지 버퍼(11)와 카운터(116)에 클럭 입력 CLK를 공급함으로써, 오류 정정한 부호를 순간에 얻을 수 있다. 또한, ROM(111)에는 페이지 치환을 행하는 오류 비트의 기준값을 기억하는 것으로 하지만, 이는, 예를 들면 제1 실시 형태의 도 7에 도시한 회로와 마찬가지로, 도 11의 플로우차트의 프 로그램의 판단값으로서 기억해도 된다.
이러한 제2 실시 형태에 따른 장치, 및 제2 실시 형태의 변형예에 따른 장치에서도, 제1 실시 형태와 마찬가지인 요건 및 효과, 예를 들면 (1)∼(11)에 기재한 요건 및 효과를 갖는다.
(제3 실시 형태)
도 23, 및 도 24은 제3 실시 형태에 따른 장치가 구비하는 메모리 셀의 단면예를 나타내는 단면도이다. 도 23에 도시한 단면은 제1 실시 형태의 도 5에 도시한 단면에 대응하고, 동일하게 도 24에 도시한 단면은 도 6에 도시한 단면에 대응한다. 또한, 평면 패턴은 제1 실시 형태의 도 4에 도시한 평면 패턴과 동일하므로, 본 실시 형태에 있어서는 생략한다.
제3 실시 형태는 제1 실시 형태에 있어서 설명한 부유 게이트형 MOS 트랜지스터를 이용한 NAND 셀 어레이 블록(49)을 M-NO-S 트랜지스터, 또는 M-ONO-S 트랜지스터를 이용한 NAND 셀 어레이 블록(49)으로 변경한 것이다.
도 23, 및 도 24에 도시한 바와 같이, 제1 실시 형태와 마찬가지로 불휘발성 메모리 셀은 직렬 접속된다. 본 실시 형태의 불휘발성 메모리 셀은, 예를 들면 SiN이나 SiON을 전하 축적층(26)으로 하는, 소위 M-NO-S형 EEPROM 셀, 또는 M-ONO-S형 EEPROM 셀이다(이하, M-ONO-S형 셀로 함). 직렬 접속된 M-ONO-S형 셀의 일단은 선택 트랜지스터를 통하여 데이터 전송선(36)(BL)에 접속되고, 그 타단은 선택 트랜지스터를 통하여 공통 소스선(33)(SL)에 접속된다. M-ONO-S형 셀, 및 선택 트랜지스터는, 각각 동일한 p형 실리콘 영역(23) 상에 형성된다. p형 실리콘 영역 (23)의 불순물 농도, 예를 들면 붕소 농도는 제1 실시 형태와 마찬가지로 1014㎝-3 내지 1019㎝-3의 범위이다. p형 실리콘 영역(23)은, 예를 들면 p형 실리콘 기판(21)으로부터 n형 실리콘 영역(22)에 의해서 분리된다. 이에 의해, p형 실리콘 영역(23)은 p형 실리콘 기판(21)과는 독립하여 전위를 인가할 수 있고, 제1 실시 형태와 마찬가지로 소거 시의 승압 회로의 부하가 감소하여, 소비 전력을 억제할 수 있는 이점을 얻을 수 있다. p형 실리콘 영역(23) 상의 메모리 셀이 형성되는 부분 위에는 터널 절연막(25)이 형성되고, 동일하게 선택 트랜지스터가 형성되는 부분 위에는 게이트 절연막(25SSL, 25GSL)이 형성된다. 본 실시 형태에 있어서의 터널 절연막(25)의 예는, 예를 들면 1㎚ 내지 10㎚의 범위의 두께를 갖는 실리콘 산화막, 또는 실리콘 옥시나이트라이드막이다. 게이트 절연막(25SSL, 25GSL)의 일례는, 예를 들면 두께가 터널 절연막(25)보다 두꺼운 실리콘 산화막, 또는 실리콘 옥시나이트라이드막이다. 게이트 절연막(25SSL, 25GSL)의 두께의 일례는, 예를 들면 3㎚ 내지 15㎚의 범위이다. 터널 절연막(25) 상에는 전하 축적층(26)이 형성된다. 본 실시 형태에 있어서의 전하 축적층(26)의 예는, 예를 들면 3㎚ 내지 50㎚의 범위의 두께를 갖는 실리콘 질화막, 또는 실리콘 옥시나이트라이드막이다. 전하 축적층(26) 상에는 블록 절연막(인터 게이트 절연막)(50)이 형성된다. 본 실시 형태에 있어서의 블록 절연막(50)의 예는, 예를 들면 2㎚ 내지 10㎚의 두께를 갖는 실리콘 산화막, Al2O3, HfSiO, ZrSiO, HfSiON, ZrSiON이다. 블록 절연막(50) 상에는 폴리실리콘층(51)이 형성되고, 게이트 절연막(25SSL, 25GSL) 상에는 폴리실리콘층 (51SSL, 51GSL)이 형성된다. 폴리실리콘층(51, 51SSL, 51GSL)은, 예를 들면 10㎚에서 500㎚의 범위의 두께를 갖고, 인, 비소, 또는 붕소를 1019㎝-3 내지 1021㎝-3의 범위에서 함유한다. 또한, 폴리실리콘층(51, 51SSL, 51GSL)은 필요에 따라 형성하면 된다. 폴리실리콘층(51) 상에는 제어 게이트(27)(WL0∼WL15)가 형성되고, 폴리실리콘층(51)(SSL) 상에는 제어 게이트(27)(SSL)가 형성되고, 폴리실리콘층(51)(GSL) 상에는 제어 게이트(27)(GSL)가 형성된다. 제어 게이트(27)의 예는 제1 실시 형태와 마찬가지로, 예를 들면 10㎚ 내지 500㎚의 범위의 두께를 갖고, 인, 비소, 또는 붕소를 1017㎝-3 내지 1021㎝-3의 범위로 함유하는 폴리실리콘, 또는 금속 실리사이드와 폴리실리콘과의 스택 구조이다. 금속 실리사이드의 예는, 예를 들면 WSi, NiSi, MoSi, TiSi, CoSi이다. 또한, 폴리실리콘층(51, 51SSL, 51GSL), 및/또는 제어 게이트(27)(WL0∼WL15)의 인, 비소, 또는 붕소의 농도를 1019㎝-3 이상으로 설정하면, 폴리실리콘층(51), 및/또는 제어 게이트(27)(WL0∼WL15)의 공핍화를 방지할 수 있어, ONO 적층막(블록 절연막(50), 또는 전하 축적층(26))에 관한 전계가 커져, 소거 시간 또는 기입 시간의 증대를 억제할 수 있는 이점을 얻을 수 있다.
제어 게이트(27)(WL0∼WL15)는, 각각 예를 들면 도 2에 도시한 데이터 선택선 WL0∼WL15을 구성한다. 데이터 선택선 WL0∼WL15은, 각각 예를 들면 인접하는 메모리 셀 블록(49)끼리 접속하여, 로우 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성된다.
제어 게이트(27)(SSL, GSL)는, 각각 예를 들면 도 2에 도시한 블록 선택선 SSL, GSL을 구성한다. 블록 선택선 SSL, GSL은, 각각 예를 들면 인접하는 메모리 셀 블록(49)끼리 접속하여, 로우 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성된다.
본 실시 형태의 게이트 구조도, 제1 실시 형태와 마찬가지로 전하 축적층(26)의 측벽, 및 p형 실리콘 영역(23) 등의 측벽이 절연막(24)에 의해서 피복되어 있다. 이 때문에, p형 실리콘 영역(23)의 측벽(얕은 홈의 측벽)이 외계에 노출되지 않아, 전하 축적층(26)이 p형 실리콘 영역(23)보다 아래 부분에까지 형성되는 것을 억제할 수 있다. 따라서, 본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로 게이트 전계 집중을 억제할 수 있는 것, 기생 트랜지스터의 발생을 억제할 수 있는 것, 사이드워크(Sidewalk) 현상을 억제할 수 있는 것이라는 이점이 얻어진다.
게이트 구조의 양측벽에는, 각각 측벽 절연막(43)이 형성된다. 측벽 절연막(43)의 예는 제1 실시 형태와 마찬가지로, 예를 들면 5㎚ 내지 200㎚의 두께를 갖는 실리콘 질화막, 또는 실리콘 산화막이다. 게이트 구조 사이의 아래에 위치하는 p형 실리콘 영역(23)의 부분에는 n형 확산층(28, 28d, 28s)이 형성된다. n형 확산층(28, 28d, 28s)은 메모리 셀이나 선택 트랜지스터의 소스 전극, 또는 드레인 전극이다. n형 확산층(28, 28d, 28s)은, 예를 들면 인, 또는 비소, 또는 안티몬을 표면 농도가 1017㎝-3 내지 1021㎝-3인 범위에서 함유하여, 깊이 10㎚ 내지 500㎚의 범위로 형성된다.
본 실시 형태에 따른 메모리 셀, 예를 들면 M-ONO-S형 셀은 n형 확산층(28), 터널 절연막(25), 전하 축적층(26), 블록 절연막(50), 및 제어 게이트(27)에 의해서 구성된다. 도전체층, 예를 들면 폴리실리콘층(51)은 블록 절연막(50)과 제어 게이트(27) 사이에, 필요에 따라 형성된다. M-ONO-S형 EEPROM 셀의 게이트 길이의 예는, 예를 들면 0.01㎛ 이상 0.5㎛ 이하이다.
선택 트랜지스터는 n형 확산층(28, 28s, 28d), 게이트 절연막(25SSL, 25GSL), 및 제어 게이트(27)(SSL, GSL)에 의해서 구성된다. 도전체층, 예를 들면 폴리실리콘층(51)은 게이트 절연막(25)(SSL)과 제어 게이트(27)(SSL) 사이 및 게이트 절연막(25)(GSL)과 제어 게이트(27)(GSL) 사이에, 필요에 따라 형성된다. 선택 트랜지스터의 게이트 길이의 예는 M-ONO-S형 EEPROM 셀의 게이트 길이보다 길게, 예를 들면 0.02㎛ 이상 1㎛ 이하이다. 선택 트랜지스터의 게이트 길이를 M-ONO-S형 EEPROM 셀의 게이트 길이보다 길게 하면, 블록 선택 시와 블록 비선택 시와의 온 오프비를 크게 확보할 수 있다. 이것은 오기입이나 오판독의 억제에 효과가 있다.
본 실시 형태는 NAND형을 나타내고 있고, M-ONO-S형 셀, 선택 트랜지스터는 상호 직렬로 접속된다. 이 때문에, n형 확산층(28, 28d, 28s)은 인접하는 M-ONO-S형 셀끼리, 인접하는 M-ONO-S형 셀과 인접하는 선택 트랜지스터, 인접하는 선택 트랜지스터끼리로 각각 공유된다.
n형 확산층(28d)은 데이터 전송선(36)(BL)에, 컨택트(31d), 중간 배선(33d), 및 컨택트(34d)를 통하여 접속된다. 데이터 전송선(36)(BL)은, 예를 들면 도 2에 도시한 데이터 전송선 BL1a∼BL2k를 구성한다. 데이터 전송선 BL1a∼BL2k은, 예를 들면 인접하는 메모리 셀 블록(49)끼리 접속하여, 컬럼 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성된다. 데이터 전송선36(BL)의 재료예는, 예를 들면 텅스텐, 텅스텐 실리사이드, 티탄, 티탄 나이트라이드, 또는 알루미늄이다.
n형 확산층(28s)은 소스선(33)(SL)에, 컨택트(31s)를 통하여 접속된다. 소스선(33)(SL)은, 예를 들면 도 2에 나타내는 소스선 SL을 구성한다. 소스선 SL은, 예를 들면 인접하는 메모리 셀 블록(49)끼리 접속하여, 로우 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성된다. 소스선 SL은 n형 확산층(28s)을 인접하는 메모리 셀 블록(49)끼리 접속하고, 로우 방향을 따라 메모리 셀 어레이(1)의 일단으로부터 타단까지 형성하고, n형 확산층(28s) 자체를 소스선 SL로 하여도 된다.
컨택트(31s, 31d, 34d)는 층간 절연막(68)에 형성된 개구(30s, 30d, 35d) 내에 형성된다. 컨택트(31s, 31d, 34d)의 재료예는, 예를 들면 n형 또는 p형으로 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 알루미늄, 티탄 나이트라이드, 또는 티탄, 또는 이들 도전 재료의 적층 구조이다. 층간 절연막(68)의 재료예는 실리콘 산화막, 또는 실리콘 질화막이다. 층간 절연막(68) 상, 및 데이터 전송선(36)(BL) 상에는 절연막 보호층(37)이나, 도시하지 않은 상부 배선층이 형성된다. 절연 보호층(37)의 재료예는, 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 폴리이미드이다. 상부 배선층의 재료예는 텅스텐, 알루미늄, 또는 구리이다.
제3 실시 형태에 따르면, 제1 실시 형태로부터 얻어지는 이점 외에 M-ONO-S 형 셀을 이용하고 있기 때문에, 제1 실시 형태에 따른 부유 게이트형 셀보다, 기입 전압, 및 소거 전압을 저전압화할 수 있다. 저전압화할 수 있는 결과, 소자 분리 간격을 좁히고, 게이트 절연막을 박막화해도, 절연 내압을 충분히 유지할 수 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수 있어, 칩 면적을 축소하기 쉽다.
또한, 부유 게이트형 셀에 비하여, 전하 축적층(26)의 두께를 얇고, 예를 들면 20㎚ 이하로 할 수 있어, 게이트 구조의 어스펙트비를 작게 할 수 있다. 게이트 구조의 어스펙트비를 작게 할 수 있는 결과, 게이트 구조의 가공성이 향상된다. 또한, 층간 절연막(68)의, 게이트 구조간에의 매립성도 양호해지고, 절연 내압도 향상된다.
또한, 부유 게이트형 셀에 비하여, 부유 게이트를 형성하기 위한 프로세스, 및 부유 게이트를, 예를 들면 로우 방향을 따라 분리하는 슬릿을 형성하기 위한 프로세스가 불필요하다. 따라서, 제조 공정 시간이 단축된다.
또한, 부유 게이트형 셀에 비하여, 전하 축적층(26)이 절연체이고, 전하는 전하 트랩에 트랩된다. 이 때문에, 전하가 방출되기 어려워, 예를 들면 방사선에 대하여, 강한 내성이 얻어진다. 또한, 측벽 절연막(43)이 얇게 되어도, 전하 트랩에 트랩된 전하는 모두 방출되지도 않아, 양호한 전하 유지 특성을 유지할 수 있다.
또한, 전하 축적층(26)은 p형 실리콘 영역(23)과 오정렬없이 형성할 수 있기 때문에, 전하 축적층(26)과 p형 실리콘 영역(23) 사이의 용량을 보다 균일하게 할 수 있다. 따라서, 메모리 셀 간의 용량 변동이 저감된다.
(제4 실시 형태)
도 25는 본 발명의 제4 실시 형태에 따른 데이터 기억 시스템의 셀 어레이부, 및 센스 앰프부의 구성예를 나타내는 블록도이다. 도 25에 도시한 블록도는 도 2에 도시한 블록도에 대응한다.
제4 실시 형태는, 예를 들면 제1 실시 형태에 있어서 설명한 NAND 셀 어레이 블록(49)을 Virtual Ground(가상 접지) 셀 어레이 블록(49')으로 변경한 것이다. 또한, 메모리 셀은 제3 실시 형태에 있어서 설명한 M-NO-S형 EEPROM 셀, 또는 M-ONO-S형 EEPROM 셀로 한다.
도 25에 도시한 바와 같이, 메모리 셀 어레이(1)에는 가상 접지 셀 어레이 블록(49')이 배치된다. 셀 어레이 블록(49')은 제1 데이터 전송선 BL(BL1a, BL2a, …, BL1k, BL2k)과 제2 데이터 전송선 BL(BL1a', …, BL1k') 사이에 병렬 접속된 불휘발성 메모리 셀을 포함한다. 제2 데이터 전송선 BL(BL1a, BL1k')은, 예를 들면 소스선으로서 기능한다.
그 밖의 회로 구성, 및 회로 접속은, 각각 도 2에 도시한 셀 어레이부, 및 센스 앰프부의 구성예와 마찬가지이므로, 도 2와 동일한 참조 부호를 붙여, 그 설명은 생략한다. 도 2 및 그 설명을 참조바란다.
도 26, 및 도 27은 제4 실시 형태에 따른 장치의 메모리 셀의 단면예를 나타내는 단면도이다. 도 26에 도시한 단면은 제1 실시 형태의 도 5에 도시한 단면과 마찬가지로, 예를 들면 로우 방향에 따른 단면이고, 동일하게 도 27에 도시한 단면 은 도 6에 도시한 단면과 마찬가지로, 예를 들면 로우 방향과 교차, 예를 들면 직교하는 컬럼 방향에 따른 단면이다. 도 26, 및 도 27에는 각각, 2개씩의 메모리 셀의 단면이 포함되어 있다.
도 26, 및 도 27에 도시한 바와 같이 본 실시 형태의 불휘발성 메모리 셀은 M-NO-S형 EEPROM 셀, 또는 M-ONO-S형 EEPROM 셀이다(이하, M-ONO-S형 셀로 한다). 기본 구조는 제3 실시 형태에 있어서 설명한 메모리 셀과 동일하다. 특히, 다른 부분은 메모리 셀의 채널 형성 방향(채널 길이 방향에 일치함)이 데이터 선택선(27, 27')이 연장되는 방향(로우 방향)에 일치하고 있는 것에 있다.
또한, 본 실시 형태의 메모리 셀은 소스 전극(28)의 근방 및 드레인 전극(28)의 근방 각각에 전하를 축적시켜, 1셀당 적어도 2비트의 정보를 기억한다. 이들 2비트의 정보는, 각각 소스 전극(28) 및 드레인 전극(28)에 인가하는 전압의 방향에 의해 판독할 수 있다. 이 방법의 공지예는, 예를 들면 미국 특허 제6, 201, 202호가 있다. 이 방법으로 정보를 판독하는 경우, 정보를 판독하지 않는 측의 비트의 전류 단자와, 정보를 판독하는 측의 비트의 전류 단자는, 직렬 접속되어 있는 것과 등가이다. 이 때문에, 정보를 판독하지 않는 측의 비트는 NAND형 셀과 마찬가지인 리드-디스터브(read-disturb) 스트레스가 인가된다. 따라서, 정보를 판독하지 않는 측의 비트는 판독을 반복하면, 소거 상태로부터 기입 상태로 변화한다.
도 26, 및 도 28에 도시한 바와 같이 p형 실리콘 영역(23) 상에는 제1 절연막(25)이 형성된다. P형 실리콘 영역(23)은 불순물 농도가 1014㎝-3 내지 1019㎝-3인 범위의, 붕소, 또는 인듐을 포함한다. 본 실시 형태에 있어서의 제1 절연막(25)의 예는, 예를 들면 0.5㎚ 내지 10㎚의 범위의 두께를 갖는 실리콘 산화막, 또는 실리콘 옥시나이트라이드막이다. 제1 절연막(25) 상에는 전하 축적층(26)이 형성된다. 본 실시 형태에 있어서의 전하 축적층(26)의 예는, 예를 들면 3㎚ 이상 50㎚ 이하의 두께를 갖는 실리콘 질화막이다. 전하 축적층(26) 상에는 제2 절연막(블록 절연막)(50)이 형성된다. 본 실시 형태에 있어서의 제2 절연막(50)의 예는 5㎚ 이상 30㎚ 이하의 두께를 갖는 실리콘 산화막, 옥시나이트라이드막, Al2O3, ZrSiO, HfSiO, ZrSiON, 또는 HfSiON이다. 제2 절연막(50) 상에는 도전체층(51, 27)이 형성된다. 본 실시 형태에 있어서의 도전체층(51, 27)의 예는, 예를 들면 폴리실리콘층이다. 폴리실리콘층의 구체예는, 예를 들면 10㎚ 내지 500㎚의 범위의 두께를 갖고, 예를 들면 붕소, 인, 또는 비소를 1019㎝-3 내지 1021㎝-3의 범위에서 함유한다. 또한, 도전체층(51)은 필요에 따라 형성하면 된다. 또한, 도전체층(51, 27)을 폴리실리콘층으로 한 경우, 폴리실리콘층이 포함하는 붕소, 인, 또는 비소의 농도는 1019㎝-3 이상으로 하면 된다. 제어 전극의 공핍화를 방지할 수 있기 때문에, ONO 적층막(제2 절연막(50), 전하 축적층(26), 제1 절연막(25))에 관한 전계가 커져, 소거 시간 또는 기입 시간의 증대를 억제할 수 있다라는 이점이 얻어진다. 도전체층(27) 상에는 저저항 도전체층(27')이 형성된다. 저저항 도전체층(27')의 예는, 예를 들면 10㎚ 내지 500㎚의 범위의 두께를 갖는 WSi, NiSi, MoSi, TiSi, CoSi, W, Al, 또는 AlCu이다. 저저항 도전체층(27')은 필요에 따라 형성하면 된다. 본 실시 형태에 있어서는 도전체층(51, 27)이 제어 게이트 전극을 구성하여, 저저항 도전체층(27')이 제어 게이트 전극, 즉 데이터 선택선을 저저항화한다. 저저항 도전체층(27) 상에는 절연막(60)이 형성된다. 절연막(60)의 예는, 예를 들면 5㎚에서 500㎚의 범위의 두께를 갖는 실리콘 질화막, 또는 실리콘 산화막이다. 절연막(60)은 게이트 전극 가공 시의 마스크로서 기능한다. 절연막(60)은 필요에 따라 형성하면 된다.
게이트 전극의 양측벽에는, 각각 측벽 절연막(19)이 형성된다. 본 실시 형태에 있어서의 측벽 절연막(19)은 도전체층(51)의 로우 방향에 따른 단면의 양측벽에서 도전체층(27) 내에 걸쳐 형성된다. 측벽 절연막(19)의 예는, 예를 들면 실리콘 산화막, 또는 실리콘 옥시나이트라이드막이다. 또한, 도전체층(51)이, 예를 들면 실리콘을 포함하는 도전체일 때, 본 실시 형태에 있어서의 측벽 절연막(19)의, 적어도 도전체층(51)에 접하는 면은 도전체층(51)을 산화하는 또는 산질화함으로써 형성된다. 산화법, 및 산질화법의 예는 각각 열산화, 열산질화이다. 이에 의한 이점은 퇴적법, 예를 들면 CVD법을 이용하여 형성한 퇴적막보다, 전하 트랩 밀도가 작고, 절연 내압(dielectricbreakdown voltage)도 높게, 또한 도전체층(51)과 측벽 절연막(19) 사이의 계면 준위 밀도가 낮게 되는 것에 있다. 측벽 절연막(19)에는 퇴적법을 이용하여 형성한 퇴적막보다 품질이 높은 열산화막, 또는 열산 질화막을 이용할 수 있다.
또한, 도 26에 도시한 바와 같이 본 실시 형태에 있어서의 전하 축적층(26)은 n형 소스/드레인 영역(28) 상방에서 부분적으로 제거되고, 제거한 부분에 층간 절연막(68)이 형성되는 예가 도시되어 있다. 본 실시 형태에 있어서의 전하 축적층(26)은 절연체이다. 따라서, 전하 축적층(26)은 n형 소스/드레인 영역(28) 상방에서 부분적으로 제거할 필요는 반드시 없다. 전하 축적층(26)은 연속적으로 형성되어 있더라도 된다.
제4 실시 형태에 따른 메모리 셀은, 예를 들면 다음과 같은 수순으로 형성할 수 있다.
우선, 예를 들면 n형 실리콘 영역(22)을 p형 실리콘 기판(21) 내에 형성하고, p형 실리콘 영역(23)을 n형 실리콘 영역(22) 내에 형성한다.
다음으로, 제1 절연막(25)을 p형 실리콘 영역(23) 상에 형성하고, 전하 축적층(26)을 제1 절연막(25) 상에 형성하고, 제2 절연막(50)을 전하 축적층(26) 상에 형성하고, 도전체층(51), 예를 들면 실리콘을 포함하는 도전체층(51)을 제2 절연막(50) 상에 형성한다.
다음으로, 도전체층(51), 제2 절연막(50), 전하 축적층(26) 및 제1 절연막(25)을 에칭, 예를 들면 이방성 에칭하여, 도전체층(51), 제2 절연막(50), 전하 축적층(26) 및 제1 절연막(25)을 부분적으로 제거한다. 이에 의해, 컬럼 방향(지면 표리 방향)을 따라 길이로 되는, 도전체층(51), 제2 절연막(50), 전하 축적층(26) 및 제1 절연막(25)을 각각 포함하는 복수의 제1선 형상 구조를 p형 실리콘 영역(23) 상에 얻는다.
다음으로, 도전체층(51)의 표면을 산화 또는 산질화, 예를 들면 열 산화 또는 열산 질화하여, 측벽 절연막(19)을 도전체층(51)의 표면 상에 얻는다.
다음으로, 제1선 형상 구조를 마스크에 이용하여, n형 불순물, 예를 들면 인, 비소 또는 안티몬을 P형 실리콘 영역(23) 내에, 표면 농도가 1017㎝-3로부터 1021 ㎝-3의 범위로 되도록, 깊이 10㎚ 내지 500㎚ 사이에 이온 주입한다. 이에 의해, n형 확산층(28)을 p형 실리콘 영역(23) 내에 얻는다. n형 확산층(28)은 메모리 셀의 소스 영역 및 드레인 영역이다.
다음으로, 절연물, 예를 들면 산화 실리콘, 실리케이트 글래스 또는 무기 글래스를 제1 선 형상 구조 및 p형 실리콘 영역(23)(n형 확산층(28)) 각각의 노출면 상에, 10㎚ 내지 1000㎚의 두께의 범위로 퇴적하여, 층간 절연막(68)을 얻는다.
다음으로, 층간 절연막(68)의 상면을 에치백, 예를 들면 CMP(Chemical Mechanical Polishing)하여, 층간 절연막(68)의 상면을 평탄화한다.
다음으로, 도전체층(51)의 상면 위에 존재하는 측벽 절연막(19)을 제거, 예를 들면 불화암모늄 용액 등을 이용하여 웨트 에칭하여, 도전체층(51)의 상면을 노출시킨다.
다음으로, 도전물, 예를 들면 도전성 폴리실리콘 또는 SiGe 혼정을 도전체층(51) 상 및 층간 절연막(68) 상에 10㎚ 내지 300㎚의 두께의 범위에 퇴적하여, 도전체층(27)을 얻는다. 또한, 도전체층(27)에 도전성 불순물, 예를 들면 붕소, 인 또는 비소를 함유시키는 경우, 그 농도를 1×1019㎝-3 이상으로 하면, 상술한 바와 같이 ONO 적층막(제2 절연막(50), 전하 축적층(26), 제1 절연막(25))에 관한 전계가 커져, 소거 시간 또는 기입 시간의 증대를 억제할 수 있다.
다음으로, 도전체층(27)보다 저저항인 도전물, 예를 들면 WSi, NiSi, MoSi, TiSi, CoSi, W, Al 또는 AlCu를 도전체층(27) 상에 퇴적하여, 저저항 도전체층(27')을 얻는다.
다음으로, 마스크재, 예를 들면 질화 실리콘 또는 산화 실리콘을 저저항 도전체층(27') 상에 퇴적하여, 절연막(60)을 얻는다.
다음으로, 절연막(60), 저저항 도전체층(27'), 도전체층(27), 도전체층(51), 측벽 절연막(19), 제2 절연막(50), 전하 축적층(26) 및 제1 절연막(25)을 에칭, 예를 들면 이방성 에칭하여, 이들을 부분적으로 제거한다. 이에 의해, 로우 방향(지면 좌우 방향)을 따라 길이로 되는, 절연막(60), 저저항 도전체층(27'), 도전체층(27), 도전체층(51), 측벽 절연막(19), 제2 절연막(50), 전하 축적층(26) 및 제1 절연막(25)을 각각 포함하는 복수의 제2 선 형상 구조를 p형 실리콘 영역(23) 상에 얻는다. 이 공정에서, 메모리 셀이 로우 방향 및 컬럼 방향 각각을 따라서 1개 1개 분리된다.
다음으로, 제2 선 형상 구조를 마스크에 이용하여, p형 불순물, 예를 들면 붕소, 불화붕소(BF2) 또는 인듐을 p형 실리콘 영역(23) 내에, 표면 농도가 1016㎝-3 내지 1018㎝-3의 범위가 되도록, 깊이 10㎚ 내지 500㎚의 사이에 이온 주입한다. 이에 의해, p형 실리콘 영역(23)보다 농도가 높은 고농도 p형 확산층(18)을 p형 실리콘 영역(23) 내에 얻는다. 고농도 p형 확산층(18)은 컬럼 방향을 따라 인접하는 메모리 셀의 채널 사이에 흐르는 리크 전류를 저감하는 층이다. 고농도 p형 확산 층(18)은 필요에 따라 형성하면 된다.
다음으로, 절연물, 예를 들면 질화 실리콘, 산질화 실리콘 또는 알루미나를 제2 선 형상 구조 및 p형 실리콘 영역(23)(n형 확산층(28), 고농도 p형 확산층(18)) 각각의 노출면 상에, 5㎚ 내지 200㎚의 두께의 범위로 퇴적하여, 절연막(61)을 얻는다. 절연막(61)은, 예를 들면 CVD(Chemical Vapor Deposition)법 또는 스퍼터법을 이용하여 형성된 퇴적 절연막이다. 이러한 절연막(61)을 메모리 셀 상에 퇴적, 예를 들면 모든 메모리 셀 상에 퇴적 또는 메모리 셀 어레이의 전면 상에 퇴적하면, 절연막(61)보다 상방에 형성되는 막으로부터의 가스, 래디컬 또는 이온이 메모리 셀에 대하여 나쁜 영향을 미치는 사정을 억제할 수 있다는 이점이 얻어진다.
다음으로, 실리케이트 글래스, 예를 들면 BPSG, PSG 또는 BSG을 절연막(61) 상에, 10㎚ 내지 1000㎚의 두께의 범위로 퇴적하여, 층간 절연막(62)을 얻는다. BPSG, PSG, BSG는, 예를 들면 붕소, 인을 1×1020㎝-3 이상 함유한다. 실리케이트 글래스는 알칼리 이온을 게터링하는 기능이 있다. 따라서, 층간 절연막(62)은 메모리 셀상, 예를 들면 모든 메모리 셀 상 또는 메모리 셀 어레이의 전면 상에 형성 퇴적하면, 알칼리 이온에 의한 오염을 억제할 수 있다는 이점이 얻어진다.
본 실시 형태에서는 층간 절연막(62)은 절연막(61)에 직접 접하여 형성되어 있지만, 반드시 접하여 형성될 필요는 없다. 예를 들면, 층간 절연막(62)은 배선 층간의 절연막이나 배선층 상의 절연막으로서 형성해도, 게터링의 효과는 있으므로 상관없다.
실리케이트 글래스는 일반적으로 퇴적 직후의 매립성이 나쁘다. 이 때문에, 퇴적 후에, 예를 들면 750℃ 내지 1000℃의 사이에서 2분 내지 120분의 범위로 어닐링하면, 점성 유동이 발생하여, 표면이 평탄화한다. 어닐링 시에, 실리케이트 글래스에 포함되는 수분 또는 히드로늄이온이 유리하다. 예를 들면, 수분은 메모리 셀의 게이트단을 산화한다. 이 때문에, 예를 들면 제2 절연막(50)의 막 두께가 두꺼워져, 게이트 형상이 변화한다. 그러나, 절연막(61)을 형성하면, 예를 들면 수분이 차폐되므로, 상기 게이트 형상의 변화를 억제할 수 있다는 이점을 얻을 수 있다.
층간 절연막(62)으로서는, 예를 들면 시클로펜타 실란 또는 폴리실라잔을 이용하여 형성한 무기 글래스를 이용해도 된다. 이 경우, 시클로펜타 실란 또는 폴리실라잔을 무기 글래스로 전환하기 위한 산화 공정이 필요하다. 산화제는 수분마찬가지로, 게이트 형상을 변화시킨다. 그러나, 절연막(61)을 형성하면, 예를 들면 산화제가 차폐되기 때문에, 상기 게이트 형상의 변화를 억제할 수 있다라는 이점을 얻을 수 있다. 이들과 같이 절연막(61)을 형성하는 것은, 예를 들면 미세한 메모리 셀을 집적하는 경우에 유리하다.
또한, 층간 절연막(62)에는, 예를 들면 TEOS나 HDP를 이용하여 형성한 실리콘 산화막이나, HSQ 등의 다른 절연막과의 적층 구조를 이용해도 된다.
다음으로, 상부 배선(36)을 층간 절연막(62) 상에 형성한다. 상부 배선(36)은 반도체 집적 회로 장치 내에 형성되는 여러가지 배선이다. 상부 배선(36)은, 예를 들면 반도체 집적 회로 장치의 용도에 따라서 여러가지로 변화한다. 따라서, 본 실시 형태에서는 상부 배선(36)의 구체적인 형상에 대해서는 생략하고, 상부 배선(36)이 층간 절연막(62) 상에 형성되는 것을 도시하는 것에 그친다. 예를 들면, 도 26 및 도 27에는 상부 배선(36)은 마치 "1매의 판"과 같이 나타내는 것에 그친다. 상부 배선(36)은 1층만을 나타내고 있지만, 물론 2층 이상의 다층 배선 구조로서도 충분하다.
다음으로, 절연물, 예를 들면 TEOS 또는 HDP을 이용하여 형성한 산화 실리콘, 또는 HSQ을 퇴적하여, 층간 절연막(37)을 상부 배선(36)상 및 층간 절연막(62) 상에 얻는다.
다음으로, 질화 실리콘을 층간 절연막(37) 상에, 예를 들면 플라즈마 화학 기상 성장법을 이용하여, 20㎚ 내지 1㎛의 두께의 범위로 퇴적하여, 실리콘 질화막층(37')을 얻는다. 실리콘 질화막층(37')은 칩 외부(반도체 집적 회로 장치의 상면)으로부터 확산하여 오는 수분을 차단하는 기능이 있다.
제4 실시 형태에 따르면, 상기 실시 형태의 요건, 및 효과 외에 이하의 요건, 및 효과가 있다.
(12) 도전체층(제어 게이트)(27)은 n형 확산층(소스 영역 및 드레인 영역)(28)이 형성되는 방향(컬럼 방향, 도 26에서는 지면 표리 방향)에 교차, 예를 들면 직교하는 방향(로우 방향, 도 26에서는 지면 좌우 방향)에 형성된다. 그리고, 메모리 셀은 n형 확산층(소스 영역 및 드레인 영역)(28) 사이에 병렬 접속된다. 이러한 접속 상태를 갖는 EEPR0M으로서는, 예를 들면 가상 접지 어레이(Virtual Ground Array)형이 있다. 메모리 셀을 n형 확산층(28) 사이에 병렬 접속한 반도체 메모리는 메모리 셀 블록의 직렬 저항을 작고, 또한, 일정하게 할 수 있게 된다. 따라서, 메모리 셀의 임계값의 안정화에 유리하여, 임계값 분포 폭이 좁은, 예를 들면 다치 기억 메모리에 유용하다.
또한, 층간 절연막(소자 분리 영역)(68) 및 n형 확산층(28)은, 각각 전하 축적층(26)에 대하여 자기 정합적으로 형성된다. 층간 절연막(68) 및 n형 확산층(28)은, 각각 전하 축적층(26)에 대하여 오정렬 여유를 확보할 필요가 없다. 또한 층간 절연막(68)은 n형 확산층(28) 상에 형성된다. 따라서, 소자 분리 영역을 메모리 셀사이에 형성하는 반도체 메모리나, 전하 축적층(26)을 소자 분리 영역 상에 형성하는 반도체 메모리에 비하여, 메모리 셀을 고밀도로 집적할 수 있다.
또한, 메모리 셀을 n형 확산 층간에 병렬 접속한 반도체 메모리의 메모리 셀 어레이의 요건, 및 효과에 대해서는, 예를 들면 본건 발명자에 의한 선행 출원인 특개2002-150783호 공보에도 기재되어 있다.
(13) 메모리 셀은 M-ONO-S형 셀이다. 따라서, 제3 실시 형태와 마찬가지로 부유 게이트형 셀보다, 기입 전압 및 소거 전압을 낮게 할 수 있어, 소자 분리 간격을 좁혀, 게이트 절연막을 얇게 해도 충분한 절연 내압을 유지할 수 있다. 이 때문에, 고전압이 인가되는 회로의 면적을 작게 할 수 있어, 칩 면적을 축소하기 쉽다.
제3 실시 형태와 마찬가지로, 전하 축적층(26)의 두께를 얇게 할 수 있으므로, 부유 게이트형 셀에 비하여 게이트 구조의 어스펙트비를 작게 할 수 있어, 게 이트 구조의 가공성이 양호하다. 층간 절연막(68)의, 게이트 구조 간에의 매립성도 양호하고, 절연 내압도 양호하다.
제3 실시 형태와 마찬가지로, 부유 게이트형 셀에 비하여, 부유 게이트를 형성하기 위한 프로세스를 생략, 또는 간단화할 수 있기 때문에, 제조 공정 시간이 단축된다.
제3 실시 형태와 마찬가지로, 전하가 전하 트랩에 트랩되기 때문에, 부유 게이트형 셀에 비하여 전하 유지 특성이 양호하다. 예를 들면, 방사선에 대하여, 강한 내성을 얻을 수도 있다.
이상, 본 발명의 실시 형태에 따르면, 외부 인터페이스로부터 본 불량 비트발생율을 더욱 감소시킬 수 있는 데이터 기억 시스템을 제공할 수 있다.
본 발명을 몇 개의 실시 형태에 의해 설명했지만, 본 발명은 몇 개의 실시 형태에 한정되는 것이 아니라, 그 실시에 있어서는 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형할 수 있다.
예를 들면, 소자 분리 영역, 및 층간 절연막 등의 절연막을 형성하는 방법은, 예를 들면 실리콘을 실리콘 산화막이나 실리콘 질화막으로 변환하는 이외의 방법을 이용할 수 있다. 예를 들면, 산소 이온을 퇴적한 실리콘에 주입하는 방법, 퇴적한 실리콘을 산화하는 방법을 이용해도 된다.
전하 축적층(26)은 TiO2, Al2O3, 탄탈산화막, 티탄산스트론튬, 티탄산바륨, 및 티탄산지르코늄연을 이용해도 된다. 또한, 이들 재료를 적층한 적층막을 이용 해도 된다.
반도체 기판은 p형 실리콘에 한정되지 않고, n형 실리콘, SOI 기판 위의 SOI 실리콘층, SiGe 혼정, SiGeC 혼정 등, 실리콘을 포함하는 기판, 예를 들면 단결정 기판이면 된다. 물론, 반도체로서, 실리콘 이외를 사용할 수도 있다.
메모리 셀로서, n 채널형 MOSFET(n 채널형 부유 게이트형 셀, n 채널형 M-NO-S형 셀, n 채널형 M-ONO-S형 셀)을 이용했지만, p 채널형 MOSFET(p 채널형 부유 게이트형 셀, p 채널형 M-NO-S형 셀, p 채널형 M-ONO-S형 셀)을 이용해도 된다. 이 경우에는 상기 실시 형태의 각 반도체 영역의 도전형을 n형으로부터 p형으로, p형으로부터 n형으로 각각 대체하여 적용하면 된다. 또한, 도전성 불순물로서, 비소, 인 및 안티몬 중 어느 하나를 각각 인듐 및 붕소 중 어느 하나로 대체하여 적용하면 된다.
도전체층(제어 게이트)(27, 51)은 Si 반도체, SiGe 혼정 및 SiGeC 혼정을 이용할 수 있어, 이들 재료를 적층한 적층 구조로 해도 된다. 또한, 이들 재료는 다결정, 비정질 및 단결정 중 어느 것이더라도 된다. 다결정, 비정질 및 단결정의 결정성이 서로 다른 층을 적층할 수도 있다. 도전체층(제어 게이트)(27, 51)이 반도체이다고, 특히 실리콘을 포함한 반도체이면, 예를 들면 제4 실시 형태에 있어서 설명한 바와 같이 양호한 측벽 절연막(19)을 얻을 수 있다. 측벽 절연막(19)을 실리콘을 포함한 반도체를 산화 또는 산질화에 의해서 형성할 수 있기 때문이다.
전하 축적층(26)은 소스 영역측과 드레인 영역 사이에서 분리되어 있거나, 도트 형상으로 형성되어 있거나 해도 된다.
저저항 도전체층(27')은, 예를 들면 Ti, Co, Ni, Mo, Pd 및 Pt 등의 금속과, 도전체층(27), 예를 들면 실리콘을 포함하는 도전체층(27)과 반응시켜 실리사이드를 형성하고, 이것을 저저항 도전체층(27')으로 해도 된다.
상기 실시 형태에서는 2치를 기억하는 메모리 셀을 이용한 예를 나타내었지만, 3치 이상의 디지털값을 복수의 임계값으로서 기억하는 메모리 셀을 이용해도 된다. 소위 다치 메모리이다. 다치 메모리는 2치 메모리에 비하여, 각 정보에 대응한 임계값의 분포 폭이 좁고, 또한 임계값 분포 간의 분리 간격도 좁다. 이 때문에, 다치 메모리는 2치 메모리에 비하여, 불량 비트가 발생하기 쉽다. 즉, 상기 실시 형태에 의한 이점은 다치 메모리에 있어서 보다 유효하게 얻을 수 있다. 따라서, 상기 실시 형태는 다치 메모리에 유용하다. 또한, 1개의 메모리 셀이 기억하는 정보의 수를 2n치로 하면, 정보 데이터의 디코드를 간략화할 수 있다는 이점이 있다.
상기 실시 형태는 불휘발성 반도체 메모리의 예를 나타내었지만, 메모리 셀에서 공유하는 데이터 선택선을 갖고, 상기 데이터 선택선에 의해서 데이터가 병렬로 판독되는 메모리 셀 블록과, 병렬로 판독한 데이터를 ECC에 의해 오류 비트를 정정하는 회로와, 메모리 셀에서 공유하는 데이터 선택선을 가진 스페어 메모리 셀 블록을 갖은 반도체 메모리이면, 상기 실시 형태를 적용할 수 있다. 이 경우, 오류 비트는, 예를 들면 경년 변화, 일렉트로마이그레이션(electro-migration), 및 부식(collusion) 등에 의해서 발생하는 경우를 생각하면 되고, 그 오류 비트율을 대폭 개선할 수 있는 것은 분명하다. 따라서, 예를 들면 메모리 셀로서는 DRAM 셀, SRAM 셀, FeRAM 셀, MRAM 셀 등, 메모리 셀이면 어느 것이어도 이용할 수 있다.
또한, 각 실시 형태는 단독으로 실시할 수 있지만, 적절하게 조합하여 실시할 수도 있다.
또한, 각 실시 형태는 여러가지의 단계의 발명을 포함하고 있으며, 각 실시 형태에 있어서 개시한 복수의 구성 요건이 적당한 조합에 의해, 여러가지의 단계의 발명을 추출할 수 있다.
또한, 각 실시 형태는 본 발명을 반도체 메모리에 적용한 예에 기초하여 설명했지만, 본 발명은 반도체 메모리에 한정되는 것이 아니라, 반도체 메모리를 내장한 반도체 집적 회로 장치, 예를 들면 프로세서, 시스템 LSI 등도 또한, 본 발명의 범주이다.
이상, 실시 형태에 따르면, ECC 회로의 검사 비트 수를 증가시키는 것 없으므로에, 외부 인터페이스로부터 본 불량율을 대폭 저감할 수 있다. 특히, 빈 기억 영역으로서 준비하는 수에 대하여, 어떤 수 이상 미리 스페어 영역으로서 준비하는 것에 의해, 사용자가 사용할 수 있는 데이터 기억 영역을 라이프 엔드까지 보증하면서, 외부 인터페이스로부터 본 불량율을 급격히 억제할 수 있다.
이상, 본 발명에 따른 실시예에 대하여 설명했지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 일군의 발 명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
그러므로, 본 발명에 따르면, ECC 회로의 검사 비트 수를 증가시키는 것 없으므로에, 외부 인터페이스로부터 본 불량율을 대폭 저감할 수 있다. 특히, 빈 기억 영역으로서 준비하는 수에 대하여, 어떤 수 이상 미리 스페어 영역으로서 준비하는 것에 의해, 사용자가 사용할 수 있는 데이터 기억 영역을 라이프 엔드까지 보증하면서, 외부 인터페이스로부터 본 불량율을 급격히 억제할 수 있다.

Claims (11)

  1. 데이터 기억 시스템에 있어서,
    복수개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록에 접속되는 페이지를 포함하는 비스페어 영역과,
    미리 데이터가 임의의 값으로 설정된 복수개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록에 접속되는 페이지를 포함하는 스페어 영역과,
    상기 비스페어 영역 내의 페이지로부터 데이터를 판독했을 때에, 적어도 2비트의 데이터 오류를 검출하고, 판독한 페이지에 있어서의 오류 비트의 수를 판독한 페이지마다 판정하는 판정 회로를 포함하고,
    상기 판정 회로에 의한 판정 결과가 2비트 이상인 경우에 상기 판독한 페이지의 내용은 오류 정정되어 상기 스페어 영역 내의 페이지에 기입되는 데이터 기억 시스템.
  2. 데이터 기억 시스템에 있어서,
    nblock개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록에 접속되는 페이지를 포함하는 비스페어 영역과,
    미리 데이터가 임의의 값으로 설정된 nreplace개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록에 접속되는 페이지를 포함하는 스페어 영역과,
    하나의 페이지에 대하여 최대 ECC 비트의 오류 정정을 행하는 오류 정정 회로를 포함하고,
    상기 ECC 비트는 2비트 이상이고, 규정된 최대 기입 및 소거 횟수 후, 또는 제품 보증 수명 시점에서의, 치환이 필요한 상기 메모리 셀 블록의 수의 최대 보증값을 nbad로 했을 때에,
    Figure 112006052534942-pat00010
    상기 스페어 메모리 셀 블록의 개수 nreplace는 상기 2개의 식을 만족하도록 설정되며(단, a는 2개의 식을 연립시킴으로써 소거 가능한 변수),
    상기 비스페어 영역 내의 페이지에 오류 비트가 발생한 경우에, 상기 오류 비트를 발생한 페이지의 내용을 오류 정정하고, 상기 스페어 영역 내의 페이지에 기입하는 데이터 기억 시스템.
  3. 데이터 기억 시스템에 있어서,
    적어도 기입 상태와 소거 상태를 나타내는 2치의 디지털 데이터를 기억하는 복수개의 메모리 셀 블록을 갖고, 이들 메모리 셀 블록에 접속되는 페이지를 포함하는 비스페어 영역과,
    미리 데이터가 임의의 값으로 설정된, 적어도 기입 상태와 소거 상태를 나타내는 2치의 디지털 데이터를 기억하는 복수개의 스페어 메모리 셀 블록을 갖고, 이들 스페어 메모리 셀 블록에 접속되는 페이지를 포함하는 스페어 영역과,
    상기 메모리 셀 블록 내의 페이지로부터의 디지털 데이터 출력을 입력으로 하고, 적어도 2비트의 데이터 오류를 검출하는 오류 정정 부호 회로를 포함하고,
    상기 비스페어 영역의 블록 어드레스는 연속하여 설정되고, 상기 스페어 영역의 블록 어드레스는 기입 상태 비트가 소거 상태 비트보다 많이 포함하여 설정되는 데이터 기억 시스템.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    1페이지당 정보 비트의 수를 n, 상기 1페이지 내에서 오류 정정 가능한 최대 비트 수를 t, 및 m을 {2m-1-t×(m-1)-1}보다 크고 (2m-t×m-1) 이하를 만족하는 자연수로 했을 때, 상기 1페이지 내의 메모리 셀의 수는 (n+t×m) 이상인 데이터 기억 시스템.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비스페어 영역 및 상기 스페어 영역은 각각 복수의 페이지에서 동시에 소거 동작이 행해지는 데이터 기억 시스템.
  6. 제2항 또는 제3항에 있어서,
    상기 메모리 셀 블록 내에 포함되는 메모리 셀, 및 상기 스페어 메모리 셀 블록 내에 포함되는 메모리 셀은 각각 3치 이상의 디지털값을 복수의 임계값으로서 기억하는 반도체 메모리 셀 트랜지스터인 데이터 기억 시스템.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 셀 블록 내에 포함되는 메모리 셀, 및 상기 스페어 메모리 셀 블록 내에 포함되는 메모리 셀은 각각 전하 축적층을 갖고, 정보를 상기 전하 축적층에 축적된 전하량의 대소에 따라서 기억하고, 상기 메모리 셀은 전류 단자를 직렬 접속한 NAND 구조의 메모리 셀을 포함하는 데이터 기억 시스템.
  8. 제1항에 있어서,
    상기 규정된 최대 기입 및 소거 횟수 후, 또는 제품 보증 수명 시점에서의, 보증 불량 블록의 수가 0인 데이터 기억 시스템.
  9. 제3항에 있어서,
    상기 스페어 영역의 블록 어드레스는 모든 비트가 상기 기입 상태 비트로 되 는 블록 어드레스를 포함하는 데이터 기억 시스템.
  10. 제2항 또는 제3항에 있어서,
    상기 메모리 셀 블록 내에 포함되는 메모리 셀은 제1 데이터 선택선에 공통으로 접속되어 페이지를 구성하고, 상기 스페어 메모리 셀 블록 내에 포함되는 메모리 셀은 제2 데이터 선택선에 공통으로 접속되어 페이지를 구성하는 데이터 기억 시스템.
  11. 제2항 또는 제3항에 있어서,
    상기 메모리 셀 블록 내에 포함되는 메모리 셀, 및 상기 스페어 메모리 셀 블록 내에 포함되는 메모리 셀은 각각 전하 축적층을 갖고, 정보를 상기 전하 축적층에 축적된 전하량의 대소에 따라서 기억하고, 상기 메모리 셀은 전류 단자를 병렬 접속한 구조의 메모리 셀을 포함하는 데이터 기억 시스템.
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