KR100642560B1 - 개선된 반전 구동을 위한 ｌｃｄ 장치 - Google Patents

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Abstract

본 발명은 서로 인접한 제 1 영역 및 제 2 영역을 포함하는 디스플레이 패널과, 디스플레이 패널의 제 1 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 1 소스 구동기와, 디스플레이 패널의 제 2 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 2 소스 구동기를 포함하는 액정 디스플레이 장치에 관한 것이다. 제 1 소스 구동기 및 제 2 소스 구동기는 제 1 소스 구동기에 의해 발생하는 데이터 신호의 극성을 나타내는 제 1 극성 패턴 및 제 2 소스 구동기에 의해 발생하는 데이터 신호의 극성을 나타내는 제 2 극성 패턴이 서로 독립적으로 제어가능하도록 설계된다.

Description

개선된 반전 구동을 위한 ＬＣＤ 장치{LCD APPARATUS FOR IMPROVED INVERSION DRIVE}
도 1은 도트 반전 구동을 채용한 LCD 장치가 특정 패턴을 디스플레이할 때에 플리커 현상을 나타내는 원인을 설명하는 도면.
도 2는 통상적인 LCD 장치에서 데이터 신호의 극성 불규칙성을 설명하는 도면.
도 3은 본 발명의 제 1 실시형태의 LCD 장치의 구성을 나타내는 블록도.
도 4는 제 1 실시형태의 LCD 장치에 내장된 소스 구동기의 예시적인 구성을 나타내는 블록도.
도 5는 제 1 실시형태에서의 소스 구동기에 내장된 구동기 회로의 예시적인 구성을 나타내는 블록도.
도 6은 각각의 소스 구동기에 의해 발생된 데이터 신호의 극성을 나타내는 개념적인 도면.
도 7은 소스 구동기의 동작을 설명하느 타이밍 차트.
도 8은 소스 구동기의 동작, 특히 레지스터, 구동 레그 (drive leg) 및 증폭기 간에 확립된 접속을 설명하는 블록도.
도 9는 제 1 실시형태에서 극성 판정 회로의 예시적인 동작을 설명하는 진리 표.
도 10은 극성 패턴 신호와 극성 패턴 간의 연관을 나타내는 표.
도 11은 제 1 실시형태의 제 1 변형 형태에서 2 개의 소스 회로의 동작을 설명하는 타이밍 차트.
도 12는 극성 신호 및 극성 제어 비트와 극성 패턴 신호의 값 간의 연관을 설명하는 표.
도 13은 제 1 실시형태의 제 2 변형 형태에서 LCD 장치의 예시적인 구성을 설명하는 블록도.
도 14는 시프트 개시 펄스 (shift start pulse) 의 펄스 폭과 극성 패턴 신호 간의 연관을 설명하는 표.
도 15는 극성 패턴을 나타내는 제어 데이터가 극성 제어 비트로서 전달된 경우에 소스 구동기의 동작을 설명하는 타이밍 차트.
도 16은 극성 제어 비트와 극성 패턴 신호 값 간의 연관을 설명하는 표.
도 17은 제 1 실시형태의 제 3 변형 형태에서 소스 구동기의 예시적인 구성을 설명하는 블록도.
도 18은 제 3 변형 형태에서 극성 판정 회로의 동작을 설명하는 진리표.
도 19는 극성 패턴 신호 값과 극성 패턴 간의 연관을 설명하는 표.
도 20은 도 17에 도시된 바와 같이 설계된 소스 구동기의 동작을 설명하는 개념적 도면.
도 21은 제 3 변형 형태에서 소스 구동기의 바람직한 동작을 설명하는 타이 밍 차트.
도 22는 제 1 실시형태의 제 4 변형 형태에서 소스 구동기의 예시적인 구성 및 동작을 설명하는 블록도.
도 23은 본 발명의 제 2 실시형태의 LCD 장치의 예시적인 구성을 설명하는 블록도.
도 24는 제 2 실시형태의 LCD 장치에 내장된 소스 구동기의 예시적인 구성을 설명하는 블록도.
도 25는 제 2 실시형태에서 극성 판정 회로의 동작을 설명하는 진리표.
도 26은 제 2 실시형태의 변형 형태에서 LCD 장치의 예시적인 구성을 설명하는 블록도.
도 27은 제 2 실시형태의 변형 형태에서 소스 구동기의 예시적인 구성을 설명하는 블록도.
도면의 주요 부분에 대한 부호의 설명
1 : 제어기 2 : 소스 구동기
3 : 디스플레이 패널 4 : 구동기 관련 영역
STH : 시프트 개시 신호 CLK : 동기화 클록
DATA : 화소 데이터 POL : 극성 신호
본 발명은 전반적으로 액정 디스플레이 장치에 관한 것이며, 특히 LCD 패널 구동에서 사용되는 반전 구동 (또는 교번 구동) 기술에 관한 것이다.
반전 구동 기술은 LCD 패널 내부의 화소들을 DC 전압으로 구동시킴으로써 잠재적으로 유발되는 LCD 번-인 (burn-in) 을 방지하기 위해서 본 기술 분야에서 널리 사용되고 있다. 반전 구동 기술은 각 화소에 인가된 데이터 신호의 극성을 주기적으로 반전시키는 단계를 포함한다. 데이터 신호의 극성이 각 화소에 대해서 반전되는 사이클은 통상적으로 1 프레임이며 이러한 구동 기술은 프레임 반전 구동이라 지칭된다. 반전 구동은 각 화소에 인가된 데이터 신호의 DC 성분을 감소시키며 이로써 LCD 번-인을 효과적으로 방지한다.
반전 구동 기술은 두 개의 주요한 타입으로 분류되는데, 한 타입은 공통 상수 구동 기술이고, 다른 타입은 공통 반전 구동 기술이다. 공통 상수 구동 기술은 데이터 신호가 이후부터는 공통 전위 레벨로 지칭되는 소정의 전위 레벨로 일정하게 유지되는 공통 전극 (또는 백플레인 전극) 으로 반전되는 기술을 말한다. 공통 반전 구동 기술은 데이터 신호의 전위 레벨 및 공통 전극의 전위 레벨 양자가 반전되는 기술을 말한다. 공통 상수 구동 기술은 공통 반전 구동 기술에 비해서 공통 전극의 전위 레벨이 안정성이 있다는 장점을 가지며 이로써 본 기술 분야에서 알려진 바와 같이 이 공통 상수 구동 기술에서는 LCD 패널 상에서 이미지의 플리커 (flicker) 가 상당하게 줄어든다. 다음에서 기술될 바와 같이, 본 발명은 공통 상수 구동 기술을 지향하고 있다.
도트 반전 구동 (dot inversion drive) 은 공통 반전 구동 기술 중 하나로 서, 공통 전극 안정성을 더 향상시킨다. 이 도트 반전 구동 기술은 서로 반대되는 극성을 갖는 데이터 신호들로 인접하는 화소들을 구동하는 단계를 포함하며, 여기서 데이터 신호의 극성은 공통 전위 레벨에 대해서 규정된다. 반대되는 극성을 갖는 데이터 신호들로 인접하는 화소들을 구동하는 기술의 큰 이점은 데이터 라인과 공통 전극 간의 용량성 결합 (capacitive coupling) 으로부터 기인되는 공통 전극의 전위 레벨 변화 정도를 감소시킨다는 것이다. 인접하는 데이터 라인은 인접하는 화소들이 반대되는 극성을 갖는 데이터 신호들로 구동될 때에 공통 전위 레벨에 대해 반대되는 극성의 전위 레벨로 구동된다. 따라서, 용량성 결합의 효과는 인접하는 데이터 라인들 간에서 제거되며 이로써 공통 전위 레벨 (즉, 공통 전극 상의 전위 레벨) 의 변화 정도가 효과적으로 줄어든다. 따라서, 도트 반전 구동 기술은 공통 전위 레벨의 변화 정도를 감소시키며 이로써 LCD 패널 상의 플리커를 효과적으로 방지한다.
이러한 도트 반전 구동 기술을 채용하는 LCD 장치의 한 최근의 문제점은 이러한 LCD 장치가 LCD 패널 상에 특정 패턴을 디스플레이할 때에 바람직하지 않은 플리커를 경험하게 된다. 구체적으로는, 도 1에 도시된 바와 같이, 도트 반전 구동 기술은 RGB에서 선택된 소정의 색상과 관련된 2 개의 화소가 최대 그레이스케일 레벨 (grayscale level) (도 1에서는 "255") 을 나타내고 나머지 2 색상과 연관된 두 화소로 구성된 인접하는 시리즈는 최소 그레이스케일 레벨 (도 1에서는 "0") 을 나타내는 소정의 반복된 패턴을 디스플레이할 때에 플리커 문제를 경험하게 된다. 이 도트 반전 구동 기술을 채용하는 LCD 장치가 이와 같은 패턴을 디스플 레이할 때에, 한 극성 (도 1에서는 포지티브 극성) 의 데이터 신호의 신호 레벨이 다른 극성 (도 1에서는 네거티브 극성) 의 데이터 신호의 신호 레벨을 크게 초과하게 된다. 이로써, 인접하는 데이터 라인들의 공통 전위 레벨에 대한 효과들은 제거되지 않으며, 이로써 공통 전위 레벨에서 변화가 발생한다. 이는 LCD 장치의 플리커를 유발하여서 바람직하지 않다.
이러한 문제를 풀기 위한 한가지 방식은 데이터 신호들의 극성들이 일본 공개 특허 출원 제 2003-216124 호에 개시된 바와 같이 다수의 화소의 공간적 사이클 (spatial cycle) 로 반전되는 것이다. 이러한 구동 기술은 종종 n-도트 반전 구동으로 지칭된다. 가령, 2-도트 반전 구동은 2 개의 화소의 공간적 사이클로 데이터 신호들의 극성을 반전시키는 단계를 포함하는 구동 기술을 말한다. 전체적으로, 다수의 화소의 공간적 사이클로 데이터 신호들의 극성을 반전시킴으로써 공통 전극 상의 데이터 라인들 간의 용량성 결합의 영향이 효과적으로 제거되며, 이로써 공통 전위 레벨의 변화가 감소되어 바람직하지 않은 이미지 플리커 현상이 제거된다. 이러한 기술은 또한 일본 공개 특허 출원 제 2000-29438 호 및 H05-48056 에 개시되어 있다.
n-도트 반전 구동 기술은 다수의 소스 구동기가 디스플레이 패널을 구동하는데 사용되는 대형 LCD 패널을 내장하는 LCD 장치에서 적용가능하다. 그러나, 이러한 LCD 장치는 인접하는 소스 구동기에 의해서 구동되는 LCD 패널의 인접하는 영역 간의 경계에서 디스플레이된 이미지의 불균일한 휘도 특성을 나타낸다.
본 발명자 등은 이러한 경계에서 디스플레이된 이미지의 불균일한 휘도 특성 이 이 경계에서의 데이터 신호의 극성의 불규칙성으로 인해서 발생함을 인식하였다. 소정의 경계에서의 극성 불규칙성이 디스플레이 패널 (103) 을 구동시키는 다수의 소스 구동기 (102) 를 내장하는 LCD 장치를 도시하는 도 2에서 도시되어 있다. 이 소스 구동기 (102) 중 오직 2 개의 구동기만이 도 2에서는 아래 첨자로 해서 도시되어 있다. 통상적인 LCD 장치에서, 소스 구동기 (102) 는 극성 신호 POL를 공통적으로 수신하여 이 수신된 극성 신호 POL에 응답하여 개별 데이터 신호의 극성을 결정한다. 이는 소스 구동기가 동일한 극성 패턴을 갖는 데이터 신호를 출력함을 암시한다. 이는 개별 소스 구동기 (102) 의 출력의 개수가 데이터 신호의 극성이 반전되는 공간적 사이클의 관점에서 부적절한 경우에 데이터 신호 극성의 불규칙성을 일으킨다. 도 2에 도시된 바와 같이, 가령, 각기 414 개의 출력을 갖는 소스 구동기 (102) 가 2-도트 반전 구동을 채용한다는 사실이 바람직하지 않게는 상기 불규칙성을 유발하는데, 그 이유는 소스 구동기 (102) 의 출력의 개수가 4의 배수가 아니기 때문이다.
이러한 데이터 신호 극성의 불규칙성은 데이터 신호의 극성이 반전되는 공간적 사이클에 따라서 소스 구동기의 출력의 개수를 선택함으로써 해결된다. 구체적으로는, 2-도트 반전 구동을 채용하는 LCD 장치는 소스 구동기의 출력의 개수가 4의 배수인 경우에는 데이터 신호 극성의 불규칙성을 경험하지 않게 된다.
그러나, 각 소스 구동기의 출력의 개수가 바람직하게는 데이터 신호의 극성이 반전되는 공간적 사이클에 의존하는 대신에 디스플레이 패널 내부의 데이터 라인의 개수 및 화소 데이터를 수신하는데 사용되는 인터페이스 포트의 개수에 의존 하여서 결정된다. 각기 6 개의 포트를 갖는 소스 구동기 세트가 가령 1308×1024 화소를 내장하는 디스플레이 패널을 구동하는데 사용되는 경우에, 소스 구동기의 출력의 개수는 4140 (1380×3) 를 소정의 자연수로 제산함으로써 획득될 수 있는 6의 배수인 414인 것이 유리하다. 그러나, 상술한 바와 같이, 소스 구동기 각각이 414 개의 출력을 갖는다는 사실이 바람직하지 않게는 극성 불규칙성 문제를 야기한다.
그러므로, n-도트 반전 구동 기술로 LCD 패널을 구동하는 다수의 소스 구동기를 내장하는 LCD 장치에서 데이터 신호의 극성의 불규칙성을 해결할 수 있는 새로운 기술을 제공할 필요가 있다.
본 발명의 일 양태에서, 액정 디스플레이 장치는 서로 인접한 제 1 영역 및 제 2 영역을 포함하는 디스플레이 패널, 상기 디스플레이 패널의 상기 제 1 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 1 소스 구동기 및 상기 디스플레이 패널의 상기 제 2 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 2 소스 구동기를 포함한다. 상기 제 1 소스 구동기 및 상기 제 2 소스 구동기는 상기 제 1 소스 구동기에 의해 발생하는 데이터 신호의 극성을 나타내는 제 1 극성 패턴 및 상기 제 2 소스 구동기에 의해 발생하는 데이터 신호의 극성을 나타내는 제 2 극성 패턴이 독립적으로 제어가능하도록 설계된다.
상기 제 1 소스 구동기 및 상기 제 2 소스 구동기에 의해 사용되는 상기 제 1 극성 패턴 및 상기 제 2 극성 패턴의 독립적 제어로 인해서 상기 제 1 소스 구동 기 및 상기 제 2 소스 구동기와 연관된 상기 제 1 영역 및 상기 제 2 영역 간의 경계에서 데이터 신호의 극성 불규칙성이 제거된다. 이는 디스플레이 패널 상의 바람직하지 못한 불균일한 휘도를 효과적으로 감소시킨다.
본 발명의 상술한 장점 및 다른 장점이 이제 첨부 도면과 함께 다음의 발명의 구성 부분을 독해함으로써 자명해질 것이다.
본 발명은 이제 예시적인 실시형태를 참조하여 설명될 것이다. 당업자는 수많은 다른 실시형태가 본 발명의 사상을 사용하여 성취될 수 있으며 본 발명이 설명을 목적으로 하는 본 실시형태로만 한정되지 않음을 이해할 것이다.
제 1 실시형태
(전체적 구성)
도 3에 도시된 바와 같이, 본 발명의 제 1 실시형태에서, LCD 장치는 제어기 (1), m 개의 소스 구동기 세트 (21 - 2m), (도시되지 않은) 화소가 그 내부에 행렬로 배열된 디스플레이 패널 (3) 로 구성된다. 제어기 (1) 는 소스 구동기 (21 - 2m) 를 제어한다. 소스 구동기 (21 - 2m) 는 각각 디스플레이 패널 (3) 내부의 데이터 라인에 데이터 신호를 제공하여서 화소를 구동하도록 설계된다. 디스플레이 패널 (3) 은 각기 소스 구동기 (21 - 2m) 와 연관된 영역 (41 - 4m) 으로 구성되는데, 가령 영역 (4i) 내부의 화소는 해당 소스 구동기 (2i) 로 구동된다.
세부적으로는, 제어기 (1) 는 소스 구동기 (21 - 2m) 에 화소 데이터 DATA, 동기화 클록 CLK 및 극성 신호 POL를 제공하도록 설계된다. 화소 데이터 DATA는 각각의 화소의 그레이스케일 레벨을 표시한다. 이 실시형태에서, 화소 데이터 DATA는 n-비트 데이터이다. 제어기 (1) 는 소정의 게이트 라인에 접속된 화소가 디스플레이 패널 (3) 내부에서 구동되는 소정의 수평 주기 동안 시분할 방식으로 신호 버스를 통해서 화소 데이터 DATA를 소스 구동기 (21 - 2m) 로 제공한다. 먼저, 제어기 (1) 는 화소 데이터 DATA를 소스 구동기 (21) 에 제공하며 이어서 화소 데이터 DATA를 소스 구동기 (22) 에 제공한다. 이와 마찬가지로, 제어기 (1) 는 화소 데이터 DATA를 나머지 소스 구동기 (23 - 2m) 에 순차적으로 제공한다. 동기화 클록 CLK는 소스 구동기 (21 - 2m) 의 동기화를 성취하는데 사용된다. 극성 신호 POL은 각각의 소스 구동기 (21 - 2m) 에 의해 발생된 데이터 신호의 극성 패턴을 표시하는데 사용된다. 극성 신호 POL는 각 수평 주기 동안 일정하게 유지된다.
소스 구동기 (21 - 2m) 는 화소 데이터 DATA, 동기화 클록 CLK 및 극성 신호 POL에 응답하여 디스플레이 패널 (3) 내부의 데이터 라인에 데이터 신호를 제공한다. 각 데이터 신호의 전압 레벨은 화소 데이터 DTAT에 따라서 결정되며, 각각의 데이터 신호의 극성은 극성 신호 POL에 따라서 결정된다. 소스 구동기 (21 - 2m) 각각에 동시에 6 개의 화소에 대해 화소 데이터 DATA를 수신하는 6 개의 포트가 제공된다. 추가적으로, 소스 구동기 (21 - 2m) 각각에 414 개의 데이터 라인을 구동하기 위한 414 개의 출력이 제공된다.
소스 구동기 (21 - 2m) 는 각기 시프트 개시 신호 (STH<1> - STH<m>) 를 수신하여 시프트 개시 신호 (STH<1> - STH<m>) 에 응답하여 해당 화소 데이터 DATA를 래치 (latch) 한다. 구체적으로, 소스 구동기 (21 - 2m) 는 캐스케이드-접속되며 (cascade-connected), 각 소스 구동기 (2i) 는 선행 스테이지 소스 구동기 (2i-1) 로부터 해당 시프트 개시 신호 STH<i> 를 수신한다. 제 1 스테이지 소스 구동기 (21) 는 다른 소스 구동기 (2) 대신에 제어기 (1) 로부터 시프트 개시 신호 STH<1> 를 수신한다.
구체적으로, 시프트 개시 신호 (STH<1> - STH<m>) 를 제공하는 동작을 다음과 같이 성취되는데, 제어기 (1) 가 소스 구동기 (21) 로 해당 화소 데이터 DATA를 래치하도록 허용할 때에 시프트 개시 신호 STH<1> 를 활성화시킨다 (즉, 시프트 개시 신호 STH<1> 를 논리 값 "1"로 설정한다). 이어서, 소스 구동기 (21) 가 시프트 개시 신호 STH<1> 의 활성화에 응답하여 해당 화소 데이터 DATA를 래치하기 시작한 다. 소스 구동기 (21) 가 해당 화소 데이터 DATA를 수신 완료하면, 시프트 개시 신호 STH<2> 를 활성화시켜서 이를 후속하는 소스 구동기 (22) 에 제공한다. 시프트 개시 신호 STH<2> 의 활성화에 응답하여, 소스 구동기 (22) 는 해당 화소 데이터 DATA를 래치하기 시작하며 이 해당 화소 데이터 DATA를 수신 완료하면 시프트 개시 신호 STH<3> 를 활성화시킨다. 동일한 동작이 나머지 소스 구동기 (23 - 2m) 에 대해 적용되어, 소스 구동기 (23 - 2m-1) 는 시프트 개시 신호 (STH<4> - STH<m>) 를 활성화하여 후속 소스 구동기 (24 - 2m) 가 그에 따라서 해당 화소 데이터 DATA를 래치하도록 하게 한다. 이러한 동작으로 인해서 제어기 (1) 는 화소 데이터 DATA를 시분할 방식으로 소스 구동기 (21 - 2m) 중 원하는 구동기에 제공할 수 있게 된다.
시프트 개시 신호 (STH<1> - STH<m>) 는 소스 구동기 (21 - 2m) 로 하여금 화소 데이터 DATA를 래치하도록 하는데에만 사용되는 것이 아니라 각각의 소스 구동기 (21 - 2m) 에 데이터 신호의 극성 패턴을 표시하는 제어 데이터를 제공하는데에도 사용된다. 본 실시형태에서, 이 제어 데이터는 시프트 개시 신호 (STH<1> - STH<m>) 의 파형, 보다 구체적으로는, 시프트 개시 신호 (STH<1> - STH<m>) 내부의 시프트 개시 펄스의 펄스 폭으로서 전달된다. 이 시프트 개시 펄스는 해당 소스 구동기에게 데이터 래치 개시를 지시하는 펄스이며 이 시프트 개시 펄스의 펄스 폭은 시프트 개시 신호 (STH<1> - STH<m>) 가 활성화되는 기간으로서 규정된다. 본 실시형태에서, 이 시프트 개시 펄스의 펄스 폭 각각은 1 사이클 또는 2 사이클의 동기화 클록 CLK으로서 선택된다. 이후부터는, 소정의 시프트 개시 펄스의 펄스 폭은 이 펄스 폭이 1 사이클의 동기화 클록 CLK으로서 선택될 때에는 "1"로서 규정된다. 이와 대응하게, 소정의 시프트 개시 펄스의 펄스 폭은 이 펄스 폭이 2 사이클의 동기화 클록 CLK으로서 선택될 때에는 "2"로서 규정된다.
소스 구동기 (21) 에 대한 극성 패턴은 제어기 (1) 에 의해 표시되며, 해당 소스 구동기 (22 - 2m) 에 대한 극성 패턴은 각기 선행 소스 구동기 (21 - 2m-1) 에 의해 표시된다. 구체적으로, 제어기 (1) 는 소스 구동기 (21) 에 의해 발생된 데이터 신호의 극성 패턴을 시프트 개시 신호 STH<1> 내의 시프트 개시 펄스의 펄스 폭에 의해서 표시한다. 소스 구동기 (21) 는 발생시킨 상기 데이터 신호의 극성 패턴에 응답하여 시프트 개시 펄스의 펄스 폭을 규정하고 이 규정된 펄스 폭으로 이 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<2> 를 발생시킨다. 소스 구동기 (22) 는 시프트 개시 신호 STH<2> 내부의 시프트 개시 펄스의 펄스 폭에 응답하여 소스 구동기 (22) 가 발생하는 데이터 신호의 극성 패턴을 결정한다. 추가적으로, 소스 구동기 (22) 는 해당 데이터 신호의 극성 패턴에 응답하여 시프트 개시 펄스의 펄스 폭을 규정하고 이 규정된 펄스 폭으로 이 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<3>를 발생시킨다. 이와 대응하게, 소스 구동기 (23 - 2m-1) 는 후속 소스 구동기 (24 - 2m) 에 대한 극성 패턴을 표시하는 시프트 개시 신호 (STH<4> - STH<m>) 를 발생시킨다.
이로써 기술된 동작으로 인해서 각각의 소스 구동기는 후속 소스 구동기의 극성 패턴에 응답하여 해당 데이터 신호의 극성 패턴을 적절하게 선택할 수 있게 되며 이로써 데이터 신호의 극성의 규칙성을 확립하며, 한편 이 극성은 일정한 공간적 사이클에서는 반전될 것이다.
시프트 개시 신호 (STH<1> - STH<m>) 가 데이터 신호의 극성 패턴을 표시하는데 사용될 뿐만 아니라 소스 구동기 (21 - 2m) 로 하여금 화소 데이터 DATA의 래치 동작을 개시하도록 하는데 사용되는 것이 유리한데, 그 이유는 이로써 감소된 개수의 신호 라인으로 데이터 신호의 극성 패턴을 표시할 수 있기 때문이다.
(소스 구동기 구성)
도 4는 각 소스 구동기 (2i) 의 예시적인 구성을 설명하는 블록도이다. 이 소스 구동기 (2i) 는 제어 회로 (11), 레지스터 세트 (121 - 12414) 를 포함하는 시프트 레지스터 (12), 입력측 스위칭 회로 (13), 극성 판정 회로 (14), 구동 레그 세트 (151 - 15414) 를 포함하는 구동기 회로 (15), 그레이스케일 전압 생성기 (16), 출력측 스위칭 회로 (17), 출력 증폭기 세트 (181 - 18414) 를 포함하는 증폭기 회로 (18) 및 디스플레이 패널 (3) 의 영역 (4i) 내부의 데이터 라인에 접속된 414 개의 출력 단자 세트 (19) 로 구성된다. 출력 단자 (19) 는 단자 번호 1 내지 414에 의해서 식별되는데, 단자 번호 j를 갖는 출력 단자 (19) 는 이후부터는 출력 단자 (19j) 로 지칭된다.
제어 회로 (11) 는 시프트 개시 신호 STH<i> 및 동기화 클록 CLK에 응답하여 시프트 레지스터 (12) 를 제어한다. 시프트 개시 신호 STH<i> 의 활성화에 응답하여, 제어 회로 (11) 는 시프트 레지스터 (12) 로 하여금 화소 데이터 DATA를 래치하게 한다. 추가적으로, 제어 회로 (11) 는 후속 소스 구동기 (2i+1) 에 제공될 시프트 개시 신호 STH<i+1> 를 발생하도록 설계된다.
시프트 레지스터 (12) 는 제어 회로 (11) 로부터 수신된 시프트 제어 신호에 응답하여 제어기 (1) 로부터 화소 데이터 DATA를 래치하도록 설계된다. 시프트 레지스터 (12) 는 각각이 한 화소에 대한 화소 데이터를 저장하도록 설계된 해당 레지스터 (121 - 12414) 내에 화소 데이터 DATA를 포함한다. 데이터 신호는 각기 해당 레지스터 (121 - 12414) 내에 저장된 화소 데이터 DATA에 의해 표시된 전압 레벨을 갖도록 출력 단자 (191 - 19414) 로부터 출력된다. 본 실시형태에서, 시프트 레지스터 (12) 는 69 사이클에 걸쳐서 화소 데이터 DATA를 수신하면서 각 클록 사이클에서 6 개의 화소 데이터 DATA를 수신하도록 설계된다.
입력측 스위칭 회로 (13) 는 극성 판정 회로 (14) 로부터 수신된 극성 패턴 신호 SPTN 에 응답하여 레지스터 (121 - 12414) 와 구동 레그 (151 - 15414) 간의 접속을 스위칭한다. 입력측 스위칭 회로 (13) 는 화소 데이터를 레지스터 (121 - 12414) 로부터 원하는 구동 레그 (151 - 15414) 로 전달하도록 설계된다.
극성 판정 회로 (14) 는 극성 신호 POL 및 시프트 개시 신호 STH<i> 내부의 시프트 개시 펄스의 펄스 폭에 응답하여 극성 패턴 신호 SPTN를 생성한다. 도 10에 도시된 바와 같이, 극성 패턴 신호 SPTN는 출력 단자 (191 - 19414) 로부터 출력된 데이터 신호의 극성 패턴을 표시한다. 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 출력 단자 (19) 의 어레이의 양단부에 위치한 출력 단자 (191 및 19414) 로부터 출력된 데이터 신호가 포지티브 극성을 가지며 나머지 출력 단자 (192 - 19413) 로부터 출력된 데이터 신호의 극성이 2 개의 출력 단자의 사이에서 반전되 도록 데이터 신호의 극성 패턴이 결정된다. 극성 패턴 신호 SPTN가 논리 값 "1"로 설정되면, 각각의 데이터 신호의 극성이 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정된 상기의 경우에 있어서 대응하는 극성과 반대되는 극성이 되도록 데이터 신호의 극성 패턴이 결정된다.
도 9는 극성 판정 회로 (14) 의 진리표를 도시한다. 시프트 개시 신호 STH<i> 내부의 시프트 개시 펄스의 펄스 폭이 동기화 클록 CLK의 1 클록 사이클과 동일한 "1"일 때, 극성 패턴 신호 SPTN는 극성 신호 POL의 레벨과 동일한 레벨로 설정된다. 한편, 시프트 개시 펄스의 펄스 폭이 "2"일 때, 극성 패턴 신호 SPTN는 극성 신호 POL의 레벨에 대해 상보적인 레벨로 설정된다.
도 4에서, 구동기 회로 (15) 내부의 구동 레그 (151 - 15414) 각각은 입력측 스위칭 회로 (13) 를 통해서 시프트 레지스터 (12) 로부터 수신된 화소 데이터에 대응하는 그레이스케일 전압을 출력하도록 설계된다. 이 구동 레그의 절반은 공통 레벨 (즉, 디스플레이 패널 (3) 의 공통 전극의 전위 레벨) 에 대해 포지티브 그레이스케일 전압을 발생하는 포지티브 출력 전압 구동기이며, 나머지 절반의 구동 레그는 네거티브 그레이스케일 전압을 발생하는 네거티브 출력 전압 구동기이다. 도 4에서 부호 "+"는 해당 구동 레그가 포지티브 출력 전압 구동기임을 표시하며 부호 "-"는 해당 구동 레그가 네거티브 출력 전압 구동기임을 표시한다.
구체적으로, 가장 좌측에 있는 구동 레그 (151) 는 포지티브 출력 전압 구동 기이며 가장 우측에 있는 구동 레그 (15414) 는 네거티브 출력 전압 구동기이다. 중간의 구동 레그 (152 - 15413) 는 반복적으로 배열된 2 개의 네거티브 출력 전압 구동기와 2 개의 포지티브 출력 전압 구동기로 구성되는데, 구동 레그 (152 및 153) 는 네거티브 출력 전압 구동기이며 구동 레그 (154 및 155) 는 포지티브 출력 전압 구동기이다. 이러한 배열이 나머지 구동 레그 (156 - 15413) 에 대해 적용된다.
도 5는 구동 레그 (151 - 15414) 의 예시적인 구성을 설명하는 블록도이다. 구동 레그 (151 - 15414) 각각은 래치 (21), 레벨 시프터 (22) 및 D/A 변환기 (23) 로 구성된다.
래치 (21) 는 시프트 레지스터 (12) 로부터 수신된 화소 데이터를 임시 저장하여 이 저장된 화소 데이터를 레벨 시프터 (22) 로 제공한다.
레벨 시프터 (22) 는 래치 (21) 의 출력의 레벨을 D/A 변환기 (23) 의 입력 레벨에 따르도록 변환한다.
D/A 변환기 (23) 는 레벨 시프터 (22) 를 통해 래치 (21) 로부터 수신된 화소 데이터를 D/A 변화하여 이 화소 데이터에 대응하는 그레이스케일 전압을 발생시킨다. 포지티브 출력 전압 구동기 내부의 D/A 변환기 (23) 는 그레이스케일 전압 생성기 (16) 로부터 수신된 (공통 레벨에 대해서 포지티브인) 2n 포지티브 그레이스케일 전압 VREF + 세트를 기초하여 포지티브 그레이스케일 전압을 발생시킨다. 보다 구체적으로, 포지티브 출력 전압 구동기 내부의 D/A 변환기 (23) 는 입력측 스위칭 회로 (13) 로부터 수신된 화소 데이터에 대응하는 그레이스케일 전압을 상기 포지티브 그레이스케일 전압 VREF + 세트로부터 선택하여 이 선택된 포지티브 그레이스케일 전압을 출력한다. 이와 마찬가지로, 네거티브 출력 전압 구동기 내부의 D/A 변환기 (23) 는 그레이스케일 전압 생성기 (16) 로부터 수신된 (공통 레벨에 대해서 네거티브인) 2n 네거티브 그레이스케일 전압 VREF - 세트를 기초하여 네거티브 그레이스케일 전압을 발생시킨다. 보다 구체적으로, 네거티브 출력 전압 구동기 내부의 D/A 변환기 (23) 는 입력측 스위칭 회로 (13) 로부터 수신된 화소 데이터에 대응하는 그레이스케일 전압을 상기 네거티브 그레이스케일 전압 VREF - 세트로부터 선택하여 이 선택된 네거티브 그레이스케일 전압을 출력한다. 구동 레그 (151 - 15414) 내부의 D/A 변환기 (23) 의 출력부는 출력측 스위칭 회로 (17) 에 접속된다.
도 4에서, 출력측 스위칭 회로 (17) 는 극성 패턴 신호 SPTN 에 응답하여 구동 레그 (151 - 15414) 내부의 D/A 변환기 (23) 와 출력 증폭기 (181 - 18414) 간의 접속을 스위칭한다. 출력측 스위칭 회로 (17) 는 그레이스케일 전압을 구동 레그 (151 - 15414) 로부터 원하는 출력 증폭기 (181 - 18414) 로 전달하도록 설계된다.
출력 증폭기 (181 - 18414) 는 D/A 변환기 (23) 와 이 변환기에 접속된 데이터 라인 간의 임피던스 정합 (impedance matching) 을 제공한다. 소스 팔로워 회로 (source follower circuit) 가 출력 증폭기 (181 - 18414) 로서 사용될 수 있다. 출력 증폭기 (181 - 18414) 가 출력 단자 (191 - 19414) 에 제공하는 신호는 디스플레이 패널 (3) 내부의 데이터 라인에 제공되는 데이터 신호로 사용된다. 입력측 스위칭 회로 (13) 로부터 출력된 화소 데이터 및 출력측 스위칭 회로 (17) 로부터 출력된 그레이스케일 전압의 수신지는 극성 패턴 신호 SPTN 에 응답하여 결정되고 이로써 이 극성 패턴 신호 SPTN 에 의해 표시된 극성 패턴에 따른 극성을 갖는 데이터 신호가 출력 단자 (191 - 19414) 상에 발생한다.
(소스 구동기 동작)
도 6에 도시된 바와 같이, 소스 구동기 (21 - 2m) 는 데이터 신호의 극성이 수평 방향 (즉, 데이터 라인에 대해 수직인 방향) 에서는 2 화소 마다 반전되고 수직 방향 (즉, 데이터 라인에 대해 평행인 방향) 에서는 매 라인마다 반전되도록 데이터 신호를 발생시킨다.
본 실시형태에서 소스 구동기 (21 - 2m) 의 동작은 인접하는 영역들 (41 - 4m) 간의 경계에서 데이터 신호 극성의 불규칙성을 피하도록 각각의 소스 구동기 (21 - 2m) 의 극성 패턴을 제어하는 것을 언급한다. 수평 방향에서 2 화소 마다 데 이터 신호의 극성을 반전하기 위해서, 데이터 신호의 극성은 4 개의 화소로 구성된 공간적 사이클로 반전될 필요가 있지만, 소스 구동기 (21 - 2m) 의 출력의 개수는 4의 배수가 아니다. 이는 데이터 신호 극성의 불규칙성을 피하기 위해서는 각각의 소스 구동기 (21 - 2m) 의 극성 패턴을 제어할 필요가 있음을 암시한다. 본 실시형태의 LCD 장치는 시프트 개시 신호 (STH<1> - STH<m>) 내부의 시프트 개시 펄스의 펄스 폭을 사용하여 각각의 소스 구동기 (21 - 2m) 의 극성 패턴을 제어하여 이 데이터 신호 극성의 규칙성을 유지하도록 설계된다.
도 7은 극성 신호 POL이 활성화되는 (즉, 극성 신호 POL이 논리 값 "0"으로 설정되는) 수평 주기 동안 소스 구동기 (21 및 22) 의 동작을 설명하는 타이밍 차트이다. 소스 구동기 (21) 는 시프트 개시 신호 STH<1> 의 활성화에 응답하여 화소 데이터 DATA를 래치하기 시작한다. 추가적으로, 소스 구동기 (21) 는 시프트 개시 신호 STH<1> 가 활성화된 후에 참조 부호 (31) 로 표시된 시프트 개시 펄스의 펄스 폭을 카운트하고 극성 신호 POL 및 시프트 개시 펄스 (31) 의 펄스 폭에 응답하여 극성 패턴 신호 SPTN를 발생한다. 도 7에 도시된 동작에서, 소스 구동기 (21) 내부의 극성 판정 회로 (14) 는 극성 신호 POL이 활성화되고 시프트 개시 펄스 (31) 의 펄스 폭이 "2"이다는 사실에 응답하여 극성 패턴 신호 SPTN를 논리 값 "0"으로 설정한다.
도 8에 도시된 바와 같이 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 입력측 스위칭 회로 (13) 가 레지스터 (121 - 12414) 를 구동 레그 (151 - 15414) 에 각기 접속시키고 출력측 스위칭 회로 (17) 가 구동 레그 (151 - 15414) 를 증폭기 (181 - 18414) 로 각기 접속시킨다. 이로써, 출력 단자 (191 - 19414) 상에 발생한 데이터 신호는 논리 값 "0"을 갖는 극성 패턴 신호 SPTN 에 의해 규정된 극성 패턴에 따른 극성을 갖는다 (도 10 참조).
화소 데이터 DATA의 데이터 래치를 완료한 후에, 소스 구동기 (21) 는 시프트 개시 신호 STH<2> 를 활성화하는데, 즉 소스 구동기 (22) 에 시프트 개시 펄스를 제공한다. 데이터 신호의 극성에 불규칙성이 없도록 시프트 개시 펄스의 펄스 폭이 소스 구동기 (21) 의 극성 패턴에 응답하여 규정된다. 이 실시형태에서, 소스 구동기 (21) 는 시프트 개시 신호 STH<2> 내부의 시프트 개시 펄스의 펄스 폭이 "1" 이 되게 설정한다.
시프트 개시 신호 STH<2>의 활성화에 응답하여, 소스 구동기 (22) 는 화소 데이터 DATA를 래치하기 시작한다. 추가적으로, 소스 구동기 (22) 는 시프트 개시 펄스의 펄스 폭을 카운트하고 극성 신호 POL 및 시프트 개시 펄스의 펄스 폭에 응답하여 극성 패턴 신호 SPTN를 논리 값 "1"로 설정한다.
도 8에 도시된 바와 같이 극성 패턴 신호 SPTN가 논리 값 "1"로 설정되면, 소스 구동기 (22) 내부의 입력측 스위칭 회로 (13) 가 홀수 번째 레지스터 (121,123,... 및 12413) 를 짝수 번째 구동 레그 (152,154... 및 15414) 에 각기 접속시키고 짝수 번째 레지스터 (122,124,... 및 12414) 를 홀수 번째 구동 레그 (151,153... 및 15413) 에 각기 접속시킨다. 추가적으로, 출력측 스위칭 회로 (17) 는 홀수 번째 구동 레그 (151,153,... 및 15413) 를 짝수 번째 증폭기 (182,184... 및 18414) 에 각기 접속시키고 짝수 번째 구동 레그 (152,154,... 및 15414) 를 홀수 번째 증폭기 (181,183... 및 18413) 에 각기 접속시킨다. 이로써, 출력 단자 (191 - 19414) 상에 발생한 데이터 신호는 논리 값 "1"을 갖는 극성 패턴 신호 SPTN 에 의해 규정된 극성 패턴에 따른 극성을 갖는다 (도 10 참조).
이로써, 도 6에 도시된 바와 같이, 소스 구동기 (21 및 22) 에 있어서 이들과 각기 연관된 영역 (41 및 42) 간의 경계에서 데이터 신호 극성의 불규칙성이 존재하지 않게 된다. 이는 디스플레이 패널 (3) 상의 바람직하지 않은 불균일한 휘도를 효과적으로 방지한다.
나머지 소스 구동기 (23 - 2m) 는 다음과 같이 동작한다. 시프트 개시 신호 STH<i>에 걸쳐서 펄스 폭 "2"를 갖는 시프트 개시 펄스를 수신한 소스 구동기 (2i) 는 논리 값 "0"을 갖는 극성 패턴 신호 SPTN 에 의해 규정된 극성 패턴에 따라 데이터 신호를 발생시키며 펄스 폭 "1"을 갖는 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<i+1> 를 제공한다. 한편, 시프트 개시 신호 STH<j>에 걸쳐서 펄스 폭 "2"를 갖는 시프트 개시 펄스를 수신한 다른 소스 구동기 (2j) 는 논리 값 "1"를 갖는 극성 패턴 신호 SPTN 에 의해 규정된 극성 패턴에 따라 데이터 신호를 발생시키며 펄스 폭 "2"를 갖는 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<j+1>를 제공한다. 이는 데이터 신호 극성의 규칙성을 효과적으로 유지시키며 이로써 디스플레이 패널 (3) 상에서의 바람직하지 못한 불균일한 휘도를 방지한다.
다음의 수평 주기 동안, 대응하는 동작이 논리 값 "0"으로 반전된 극성 신호와 함께 수행된다. 극성 신호 POL의 반전에 응답하여, 소스 구동기 (21) 내부의 극성 판정 회로 (14) 는 극성 패턴 신호 SPTN를 논리 값 "1"로 설정하고 소스 구동기 (22) 내부의 극성 판정 회로 (14) 는 극성 패턴 신호 SPTN를 논리 값 "0"으로 설정한다. 이와 대응되게, 홀수 번째 소스 구동기 (22i+1) 내부의 극성 판정 회로 (14) 는 해당 극성 패턴 신호 SPTN를 논리 값 "1"로 설정하고 짝수 번째 소스 구동기 (22i) 내부의 극성 판정 회로 (14) 는 해당 극성 패턴 신호 SPTN를 논리 값 "0" 으로 설정한다. 이로써, 소스 구동기 (21 - 2m) 는 선행 수평 주기 동안의 극성과 반대되는 극성을 갖는 데이터 신호를 발생시킨다.
지금까지 기술된 바와 같이, 본 실시형태의 LCD 장치는 각각의 소스 구동기 (21 - 2m) 에 시프트 개시 신호 (STH<1> - STH<m>) 에 걸친 제어 데이터를 제공함으로써 소스 구동기 (21 - 2m) 에 의해 발생된 데이터 신호의 극성 패턴을 제어하며, 이로써 데이터 신호 극성의 규칙성을 유지시킨다.
당업자는 본 발명이 n이 2 이상의 수가 되는 n-도트 반전 구동에 적용될 수 있음을 이해할 것이다.
(예시적인 변형 형태)
1. 제 1 변형 형태
도 11에 도시된 다른 실시형태에서, 데이터 신호의 극성 패턴의 표시는 극성 제어 비트 (32) 를 전달함으로써 성취되며 시프트 개시 펄스 (31) 는 전달되지 않는다. 본 실시형태에서, 도 12에 도시된 바와 같이, 극성 패턴 신호 SPTN은 극성 신호 POL 및 극성 제어 비트 (32) 에 응답하여 발생된다.
바람직하게는, 극성 제어 비트 (32) 의 전달은 해당 시프트 개시 펄스 (31) 의 생성 후에 수행된다. 해당 시프트 개시 펄스 (31) 의 생성 이전에 극성 제어 비트 (32) 를 전달하게 되면 각각의 소스 구동기 (21 - 2m) 에 극성 제어 비트 (32) 의 래치 타이밍을 지시하는 제어 신호를 제공하는 것이 요구된다. 이는 LCD 장치 내부의 신호 라인의 개수를 증가시키기 때문에 바람직하지 않다. 반대로, 해당 시프트 개시 펄스 (31) 의 생성 이후에 극성 제어 비트 (32) 를 전달하게 되면 시프트 개시 펄스 (31) 가 극성 제어 비트 (32) 의 래치 타이밍을 지시하는데 사용되게 된다. 이 경우에, 각각의 소스 구동기 (21 - 2m) 는 해당 시프트 개시 펄스 (31) 를 수신한 후에 소정의 기간 동안 극성 제어 비트 (32) 를 래치하도록 설계된다. 도 11에 도시된 동작에서, 극성 제어 비트 (32) 는 시프트 개시 펄스 (31) 가 전달된 시점에서 3 클록 사이클 후에 전달된다.
2. 제 2 변형 형태
도 13에 도시된 바와 같이, LCD 장치 내부의 신호 라인의 개수를 더 줄이기 위해서, 각각의 소스 구동기와 연관된 극성 패턴은 극성 신호 POL를 사용하지 않으면서 시프트 개시 신호 (STH<1> - STH<m>) 에 의해 전달된 제어 데이터 상에서 제어된다. 상술한 바와 같이, 극성 패턴을 지시하는 제어 데이터는 시프트 개시 펄스 (31) 의 펄스 폭으로서 전달될 수 있다. 이 경우에, 도 14에 도시된 바와 같이, 극성 패턴 신호 SPTN는 시프트 개시 펄스 (31) 의 펄스 폭에만 의존한다. 이와 달리, 도 15에 도시된 바와 같이, 극성 패턴을 지시하는 제어 데이터는 시프트 개시 펄스 (31) 와는 별도로 생성된 극성 제어 비트 (32) 로서 전달될 수 있다. 이 경우에, 도 16에 도시된 바와 같이, 극성 패턴 신호 SPTN는 오직 극성 제어 비트 (32) 에만 의존한다.
3. 제 3 변형 형태
도 19에 도시된 바와 같이, 이 허용된 극성 패턴의 개수는 데이터 신호 극성이 2 화소의 공간적 간격에서 반전되는 경우에 대해서는 4 (22) 이다. LCD 장치의 아키텍처 유연성을 개선하기 위해서, 각 소스 구동기 (2) 는 바람직하게는 상기 허용된 극성 패턴 중 임의의 것을 사용하도록 허용된다.
소스 구동기 (21 - 2m) 가 허용된 극성 패턴 중 임의의 것을 사용하도록 하기 위해서, 소스 구동기 (21 - 2m) 는 바람직하게는 도 17에서 도시된 바와 같이 설계된다. 도 17에 도시된 소스 구동기 아키텍처에서, 각 소스 구동기 (2i) 내부의 구동기 회로 (15) 는 416 개의 구동 레그 (151 - 15416) 로 구성되며, 이 개수는 출력 단자 (19) 의 개수보다 크다. 구동 레그 (151 - 15416) 중 절반은 포지티브 극성을 갖는 데이터 신호를 발생하기 위해 사용되는 포지티브 출력 전압 구동기이며, 나머지 절반은 네거티브 극성을 갖는 데이터 신호를 발생하기 위해서 사용되는 네거티브 출력 전압 구동기이다. 보다 구체적으로는, 구동 레그 어레이의 양단부에 위치한 구동 레그 (151 및 15416) 는 포지티브 출력 전압 구동기이며, 중간의 구동 레그 (152 - 15415) 는 2 개의 포지티브 출력 전압 구동기 및 2 개의 네거티브 출력 전압 구동기가 반복되는, 즉 구동 레그 (152 및 153) 는 네거티브 출력 전압 구동기이며, 구동 레그 (154 및 155) 는 포지티브 출력 전압 구동기이며 이와 같은 반복이 나머지 구동 레그 (156 - 15415) 에 대해서 적용되는 구동 레그 어레이를 형성한다. 이러한 아키텍처로 인해서 포지티브 출력 전압 구동기의 개수 및 네거티브 출력 전압 구동기의 개수가 각각 출력 단자 (19) 의 개수의 절반보다 1 만큼 커서 소스 구동기 (2) 가 허용된 극성 패턴 중 임의의 것을 사용할 수 있게 된다.
이러한 구동기 회로 (15) 의 구조의 변형에 따라서, 입력측 스위칭 회로 (13), 극성 판정 회로 (14) 의 동작, 출력측 스위칭 회로 (17) 의 동작은 다음과 같이 변형되는데, 즉 극성 판정 회로 (14) 의 동작은 도 18에 도시된 진리표에 따라서 변형된다. 2 비트 신호가 극성 판정 회로 (14) 에 의해 발생된 극성 패턴 신호 SPTN로서 사용된다. 극성 패턴 신호 SPTN는 4 개의 상이한 극성 패턴과 관련된 4 개의 값 중 임의의 것을 갖도록 허용된다. 극성 신호 POL의 값과 극성 패턴 신호 SPTN의 값의 연관은 극성 패턴이 극성 신호 POL이 반전되는 경우에 반전되도록 규정된다. 입력측 스위칭 회로 (13) 및 출력측 스위칭 회로 (17) 의 동작은 도 19에 도시된 허용된 극성 패턴 중 임의의 것을 제공하도록 구성되게 변형된다.
도 20은 도 17에 도시된 바와 같이 설계된 소스 구동기 (21 및 22) 의 예시적인 동작을 설명한다. 극성 신호가 논리 값 "0"으로 설정될 때에 펄스 폭 "1"을 갖는 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<1>를 수신하면, 소스 구동기 (21) 내부의 극성 판정 회로 (14) 는 극성 패턴 신호 SPTN을 논리 값 "0"으로 설정한다. 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 소스 구동기 (21) 내부의 입력측 스위칭 회로 (13) 는 레지스터 (121 - 12414) 를 구동 레그 (151 - 15414) 로 각기 접속시키며 출력측 스위칭 회로 (17) 는 구동 레그 (151 - 15414) 를 증폭기 (181 - 18414) 로 각기 접속시키는데, 여기서 구동 레그 (15415 및 15416) 는 데이터 신호를 발생하는데 사용되지 않는다. 추가적으로, 소스 구동기 (21) 는 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭이 소스 구동기 (21) 와 연관된 극성 패턴에 응답하여 결정되도록 시프트 개시 신호 STH<2>를 제공하며, 이로써 소스 구동기 (22) 는 데이터 신호의 극성의 규칙성을 유지할 수 있게 된다. 도 20에 도시된 동작에서, 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭은 "2"로서 결정된다.
소스 구동기 (22) 내부의 극성 판정 회로 (14) 는 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭이 "2"가 되는 것을 기반으로 하여 극성 패턴 신호 SPTN를 논리 값 "0"으로 설정한다. 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 소스 구동기 (22) 내부의 입력측 스위칭 회로 (13) 는 레지스터 (121 - 12414) 를 구동 레그 (153 - 15416) 로 각기 접속시키며 소스 구동기 (22) 내부의 출 력측 스위칭 회로 (17) 는 구동 레그 (153 - 15416) 를 증폭기 (181 - 18414) 로 각기 접속시키는데, 여기서 구동 레그 (151 및 152) 는 소스 구동기 (22) 내에서 데이터 신호를 발생하는데 사용되지 않는다. 이러한 소스 구동기 (21 및 22) 의 동작으로 인해서, 소스 구동기 (21 및 22) 와 각기 연관된 영역 (41 및 42) 간의 경계에서 데이터 신호의 극성의 규칙성이 효과적으로 유지될 수 있다. 소스 구동기 (22) 는 데이터 신호의 극성의 규칙성이 유지되도록 시프트 개시 신호 STH<3>를 발생시킨다. 나머지 소스 구동기 (23 - 2m) 도 위와 같이 동작한다.
도 17에 도시된 아키텍처는 극성 신호 POL 없이 오직 시프트 개시 신호 (STH<1> - STH<m>) 만을 사용하여 소스 구동기 (21 - 2m) 와 연관된 극성 패턴을 제어하는 것을 받게 된다. 이 경우에, 극성 패턴을 표시하는 2 비트 제어 데이터가 시프트 개시 신호 (STH<1> - STH<m>) 에 걸쳐서 각각의 소스 구동기 (21 - 2m) 에 제공된다. 이 제어 데이터는 시프트 개시 펄스의 펄스 폭으로서 소스 구동기 (21 - 2m) 에 전달될 수 있다. 이와 달리, 도 21에 도시된 바와 같이, 극성 패턴을 표시하는 2 비트 제어 데이터가 시프트 개시 펄스 (31) 와는 별도로 전달되는 극성 제어 비트 (32') 로서 각각의 소스 구동기 (21 - 2m) 에 제공된다.
이 변형 형태의 아키텍처는 n 이 2 이상인 n-도트 반전 구동을 채용하는 LCD 장치에서 적용될 수 있다. 디스플레이 패널 (3) 이 n-도트 반전 구동으로 구동되면, 각 소스 구동기 (2) 가 사용하도록 허용되는 극성 패턴의 개수는 2n이며, 2n 개의 허용된 극성 패턴을 선택하기에 충분한 데이터 비트로 구성된 제어 데이터가 시프트 개시 신호 (STH<1> - STH<m>) 에 걸쳐서 각각의 소스 구동기 (21 - 2m) 에 제공된다. 이 제어 데이터는 시프트 개시 펄스의 펄스 폭으로서 각각의 소스 구동기 (21 - 2m) 에 제공되거나 시프트 개시 펄스를 따르는 극성 제어 비트로서 전달될 수 있다.
4. 제 4 변형 형태
도 22에 도시된 데이터 신호 극성의 규칙성을 유지하기 위해서, 각각의 소스 구동기 (21 - 2m) 가 출력 단자, 증폭기 및 구동 레그로 구성되며, 이 구동 레그의 수가 각 영역 (41 - 4m) 에 제공된 데이터 신호의 수보다 크며 몇몇의 구동기, 몇몇의 증폭기 및 몇몇의 구동 레그는 데이터 라인을 구동하는데 사용되지 않는, LCD 장치 아키텍처가 채용될 수 있다. 도 22에 도시된 아키텍처에서, 각 소스 구동기 (2) 는 416 개의 구동 레그 (151 - 15416), 416 개의 증폭기 (181 - 18416) 및 416 개의 출력 단자 (191 - 19416) 로 구성된다. 출력 단자 (191 - 19416) 중 2 개는 디스플레이 패널 (3) 에 접속되지 않는데, 도 22에서 부호 "NC"는 해당 출력 단자 (19) 가 디스플레이 패널 (3) 에 접속되지 않음을 나타낸다. 구체적으로, 소스 구동기 (21) 내부의 출력 단자 (19415 및 19416) 는 디스플레이 패널 (3) 에 접속되지 않으며 소스 구동기 (22) 내부의 출력 단자 (191 및 192) 는 디스플레이 패널 (3) 에 접속되지 않는다. 이와 대응하게, 홀수 번째 소스 구동기 (23, 25, ... ) 내부의 소스 구동기 (21) 내부의 출력 단자 (19415 및 19416) 는 디스플레이 패널 (3) 에 접속되지 않으며 짝수 번째 소스 구동기 (22, 24 ... ) 내부의 출력 단자 (191 및 192) 는 디스플레이 패널 (3) 에 접속되지 않는다.
도 22에 도시된 소스 구동기 (21 및 22) 의 동작은 다음과 같은데, 즉 극성 신호가 논리 값 "0"으로 설정될 때에 펄스 폭 "1"을 갖는 시프트 개시 펄스를 포함하는 시프트 개시 신호 STH<1>를 수신하면, 소스 구동기 (21) 내부의 극성 판정 회로 (14) 는 극성 패턴 신호 SPTN을 논리 값 "0"으로 설정한다. 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 소스 구동기 (21) 내부의 입력측 스위칭 회로 (13) 는 레지스터 (121 - 12414) 를 구동 레그 (151 - 15414) 로 각기 접속시키며 출력측 스위칭 회로 (17) 는 구동 레그 (151 - 15414) 를 증폭기 (181 - 18414) 로 각기 접속시키는데, 여기서 구동 레그 (15415 및 15416), 증폭기 (18415 및 18416) 및 출력 단자 (19415 및 19416) 는 데이터 신호를 발생하는데 사용되지 않는다. 추가적으로, 소스 구동기 (21) 는 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭이 소스 구동기 (21) 와 연관된 극성 패턴에 응답하여 결정되도록 시프트 개시 신호 STH<2>를 제공하며, 이로써 소스 구동기 (22) 는 데이터 신호의 극성의 규칙성을 유지할 수 있게 된다. 도 22에 도시된 동작에서, 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭은 "2"로서 결정된다.
소스 구동기 (22) 내부의 극성 판정 회로 (14) 는 시프트 개시 신호 STH<2>내부의 시프트 개시 펄스의 펄스 폭이 "2"가 되는 것을 기반으로 하여 극성 패턴 신호 SPTN를 논리 값 "0"으로 설정한다. 극성 패턴 신호 SPTN가 논리 값 "0"으로 설정되면, 소스 구동기 (22) 내부의 입력측 스위칭 회로 (13) 는 레지스터 (121 - 12414) 를 구동 레그 (153 - 15416) 로 각기 접속시키며 소스 구동기 (22) 내부의 출력측 스위칭 회로 (17) 는 구동 레그 (153 - 15416) 를 증폭기 (183 - 18416) 로 각기 접속시키는데, 여기서 구동 레그 (151 및 152), 증폭기 (181 및 182) 및 출력 단자 (191 및 192) 는 소스 구동기 (22) 내에서 데이터 신호를 발생하는데 사용되지 않는다. 이러한 소스 구동기 (21 및 22) 의 동작으로 인해서, 소스 구동기 (21 및 22) 와 각기 연관된 영역 (41 및 42) 간의 경계에서 데이터 신호의 극성의 규칙성이 효과적으로 유지될 수 있다. 소스 구동기 (22) 는 데이터 신호의 극성의 규칙성이 유지되도록 시프트 개시 신호 STH<3>를 발생시킨다. 나머지 소스 구동기 (23 - 2m) 도 위와 같이 동작한다.
제 2 실시형태
도 23은 본 발명의 제 2 실시형태에 따른 LCD 장치의 예시적인 구성을 도시하는 블록도이다. 이 제 2 실시형태에서, 극성 패턴을 제어하는 제어 신호는 전용 신호 라인 (5a 및 5b) 을 통해서 소스 구동기 (21 - 2m) 에 제공되어 개별 소스 구동기 (21 - 2m) 의 데이터 신호 극성 제어를 성취한다. 이 실시형태에서, 시프트 개시 신호 (STH<1> - STH<m>) 는 소스 구동기 (21 - 2m) 로 하여금 화소 데이터 DATA를 래치하도록 하는 데에만 사용된다. 신호 라인 (5a) 은 제어기 (1) 에 의해서 "하이" 레벨로 풀 업 (pull up) 되며 신호 라인 (5b) 은 "로우" 레벨로 풀 다운된다. 신호 라인 (5a) 은 원하는 소스 구동기로 논리 값 "1"을 갖는 제어 신호를 분배하는데 사용되며 신호 라인 (5b) 은 다른 원하는 소스 구동기로 논리 값 "0"을 갖는 제어 신호를 분배하는데 사용된다. 신호 라인 (5a,5b) 의 소스 구동기 (21 - 2m) 로의 접속은 각 소스 구동기 (2) 가 이에 인접하는 구동기가 그에 따라서 데이터 신호를 발생하게 하는 극성 패턴과 연관된 제어 신호를 수신하도록 결정된다. 보다 구체적으로, 신호 라인 (5a) 은 홀수 번째 소스 구동기 (21, 23 ...) 에 접속되고 신호 라인 (5b) 은 짝수 번째 소스 구동기 (22, 24 ...) 에 접속된다. 이로써, 논리 값 "1"을 갖는 제어 신호는 홀수 번째 소스 구동기 (21, 23 ...) 에 제공되고, 논리 값 "0"을 갖는 제어 신호는 짝수 번째 소스 구동기 (22, 24 ...) 에 제공된다.
도 24는 제 2 실시형태에서의 각 소스 구동기 (2i) 의 예시적인 구성을 설명하는 블록도이다. 제 2 실시형태에서의 각 소스 구동기 (2i) 의 구성 및 동작은 극성 판정 회로 (14) 가 신호 라인 (5a,5b) 으로부터 제어 신호를 수신한다는 점을 제외하면 도 4에 도시된 소스 구동기의 구성 및 동작과 거의 동일하다. 이 실시형태에서, 극성 판정 회로 (14) 는 신호 라인 (5a,5b) 중 선택된 라인으로부터 수신된 제어 신호 및 극성 신호 POL에 응답하여 극성 패턴 신호 SPTN를 발생한다. 도 25는 제 2 실시형태에서 극성 판정 회로 (14) 의 동작을 설명하는 진리표를 도시한다. 수신된 제어 신호가 논리 값 "0"을 가지면, 극성 패턴 신호 SPTN는 극성 신호 POL의 값과 동일한 값으로 설정된다. 한편, 수신된 제어 신호가 논리 값 "1"를 가지면, 극성 패턴 신호 SPTN는 극성 신호 POL의 값에 대해 상보적인 값으로 설정된다. 이로써, 홀수 번째 소스 구동기 (21, 23 ...) 는 짝수 번째 소스 구동기 (22, 24 ...) 에 의해 발생된 대응하는 데이터 신호의 극성과 반대되는 극성을 갖는 데이터 신호를 발생하는데, 그 이유는 홀수 번째 소스 구동기 (21, 23 ...) 는 논리 값 "1"을 갖는 제어 신호를 수신하고 짝수 번째 소스 구동기 (22, 24 ...) 는 논리 값 "0"을 갖는 제어 신호를 수신하기 때문이다. 가령, 극성 신호 POL이 논리 값 "1"을 가지면, 홀수 번째 소스 구동기 (21, 23 ...) 는 해당 극성 패턴 신호 SPTN을 논리 값 "0"으로 설정하고 짝수 번째 소스 구동기 (22, 24 ...) 는 해당 극성 패턴 신호 SPTN을 논리 값 "1"로 설정한다. 도 6에 도시된 바와 같이, 이로써, 데이터 신호 극성의 규칙성이 효과적으로 유지된다. 동일한 사항이 극성 신호 POL이 논리 값 "0"을 가질 경우에도 적용된다.
도 26에 도시된 바와 같은 다른 실시형태에서, 한 쌍의 상보적 극성 신호 POLodd 및 POLeven 은 홀수 번째 소스 구동기 (21, 23 ...) 가 짝수 번째 소스 구동기 (22, 24 ...) 에 의해 발생된 대응하는 데이터 신호의 극성과 반대되는 극성을 갖는 신호를 발생하도록 각각의 소스 구동기 (21 - 2m) 를 제어하기 위해서 사용될 수 있으며, 극성 신호 POLodd 및 POLeven 중 하나가 논리 값 "1"로 설정되면, 나머지 극성 신호는 논리 값 "0"으로 설정된다. 극성 신호 POLodd가 홀수 번째 소스 구동기 (21, 23 ...) 에 제공되며, 극성 신호 POLeven가 짝수 번째 소스 구동기 (22, 24 ...) 에 제공된다. 도 26에 도시된 아키텍처에서, 상보적인 극성 신호 POLodd 및 POLeven 는 개별 소스 구동기 (21 - 2m) 에 극성 패턴 제어를 제공한다.
도 27은 도 26에 도시된 아키텍처가 채용된 각 소스 구동기 (2i) 의 예시적인 구성을 도시한다. 소스 구동기 (2i) 내부의 입력측 스위칭 회로 (13) 및 출력측 스위칭 회로 (17) 는 상보적인 극성 신호 POLodd 및 POLeven 중 선택된 하나를 바로 수신한다.
수신된 극성 신호가 논리 값 "0"으로 설정된 경우에, 입력측 스위칭 회로 (13) 는 레지스터 (121 - 12414) 를 구동 레그 (151 - 15414) 로 각기 접속시키며 출력측 스위칭 회로 (17) 는 구동 레그 (151 - 15414) 를 증폭기 (181 - 18414) 로 각기 접속시킨다. 이로써, 출력 단자 (191 - 19414) 상에 발생한 데이터 신호는 도 10에 도시된 논리 값 "0"을 갖는 극성 패턴 신호 SPTN 과 연관된 극성 패턴을 따른 극성을 갖게 된다.
한편, 수신된 극성 신호가 논리 값 "1"로 설정된 경우에, 입력측 스위칭 회로 (13) 는 홀수 번째 레지스터 (121,123,... 및 12413) 를 짝수 번째 구동 레그 (152,154... 및 15414) 에 각기 접속시키고 짝수 번째 레지스터 (122,124,... 및 12414) 를 홀수 번째 구동 레그 (151,153... 및 15413) 에 각기 접속시킨다. 추가적으로, 출력측 스위칭 회로 (17) 는 홀수 번째 구동 레그 (151,153,... 및 15413) 를 짝수 번째 증폭기 (182,184... 및 18414) 에 각기 접속시키고 짝수 번째 구동 레 그 (152,154,... 및 15414) 를 홀수 번째 증폭기 (181,183... 및 18413) 에 각기 접속시킨다. 이로써, 출력 단자 (191 - 19414) 상에 발생한 데이터 신호는 도 10에 도시된 논리 값 "1"을 갖는 극성 패턴 신호 SPTN 에 의해 규정된 극성 패턴에 따른 극성을 갖는다.
이로써, 짝수 번째 소스 구동기 (22, 24...) 에 의해 사용된 극성 패턴은 홀수 번째 소스 구동기 (21, 23 ...) 에 의해 사용된 극성 패턴을 상호보완하도록 결정된다. 이로써, 도 6를 참조하여 이해된 바와 같이 데이터 신호의 극성의 규칙성이 유지되어서 디스플레이 패널 (3) 상에서 원하지 않은 불균일한 휘도를 효과적으로 방지할 수 있게 된다.
요약하면, 상술된 LCD 장치 아키텍처는 개별 소스 구동기에 대해 극성 패턴 제어를 효과적으로 제공하며 이로써 데이터 신호 극성의 규칙성을 유지시킨다.
본 발명은 상술된 실시형태로만 한정되는 것이 아니라 본 발명의 범위 내에서 변형 및 변경이 가능하다. 특히, 소스 구동기 (2) 는 디스플레이 패널 (3) 로 접속되기 이전에 TAB (Tape Automated Bonding) 으로 패키징될 수 있다. 이와 달리, 소스 구동기 (2) 는 COG (chip on glass) 기술에 의해 디스플레이 패널 (3) 로 플립칩-접속 (flipchip-connected) 될 수 있다.
제 1 소스 구동기 및 제 2 소스 구동기에 의해 사용되는 제 1 극성 패턴 및 제 2 극성 패턴의 독립적 제어로 인해서 제 1 소스 구동기 및 제 2 소스 구동기와 연관된 제 1 영역 및 제 2 영역 간의 경계에서 데이터 신호의 극성 불규칙성이 제거된다. 이는 디스플레이 패널 상의 바람직하지 못한 불균일한 휘도를 효과적으로 감소시킨다.

Claims (22)

  1. 액정 디스플레이 장치로서,
    서로 인접한 제 1 영역 및 제 2 영역을 포함하는 디스플레이 패널;
    상기 디스플레이 패널의 상기 제 1 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 1 소스 구동기; 및
    상기 디스플레이 패널의 상기 제 2 영역 내부의 데이터 라인에 데이터 신호를 제공하는 제 2 소스 구동기를 포함하며,
    상기 제 1 소스 구동기 및 상기 제 2 소스 구동기는 상기 제 1 소스 구동기에 의해 발생하는 상기 데이터 신호의 극성을 나타내는 제 1 극성 패턴 및 상기 제 2 소스 구동기에 의해 발생하는 상기 데이터 신호의 극성을 나타내는 제 2 극성 패턴이 서로 독립적으로 제어가능하도록 설계되는, 액정 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 제 1 소스 구동기는 상기 제 1 극성 패턴에 응답하여 상기 제 2 소스 구동기에 제어 데이터를 제공하며,
    상기 제 2 소스 구동기는 상기 제어 데이터에 응답하여 상기 제 2 극성 패턴을 결정하는, 액정 디스플레이 장치.
  3. 제 2 항에 있어서,
    제 3 소스 구동기를 더 포함하며,
    상기 디스플레이 패널은 상기 제 2 영역에 인접하는 제 3 영역을 더 포함하고,
    상기 제 3 소스 구동기는 상기 디스플레이 패널의 상기 제 3 영역 내부의 데이터 라인에 데이터 신호를 제공하며,
    상기 제 2 소스 구동기는 상기 제 2 극성 패턴에 응답하여 상기 제 3 소스 구동기에 다른 제어 데이터를 제공하고,
    상기 제 3 소스 구동기는 상기 다른 제어 데이터에 응답하여 상기 제 3 소스 구동기에 의해 제공되는 상기 데이터 신호의 제 3 극성 패턴을 결정하는, 액정 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 제 1 소스 구동기 및 상기 제 2 소스 구동기에 상기 데이터 신호를 위해 사용되는 화소 데이터를 제공하는 신호 버스를 더 포함하며,
    상기 제 1 소스 구동기는 상기 제 2 소스 구동기로 하여금 상기 화소 데이터를 래치 (latch) 하기 시작하도록 하는 시프트 개시 신호 (shift start signal) 를 발생하고,
    상기 제어 데이터가 상기 시프트 개시 신호 동안 상기 제 2 소스 구동기에 제공되는, 액정 디스플레이 장치.
  5. 제 4 항에 있어서,
    상기 시프트 개시 신호는 시프트 개시 펄스를 포함하며,
    상기 제 2 소스 구동기는 상기 시프트 개시 펄스에 응답하여 상기 화소 데이터를 래치하고,
    상기 제어 데이터는 상기 시프트 개시 펄스의 펄스 폭으로서 상기 제 2 소스 구동기에 전달되는, 액정 디스플레이 장치.
  6. 제 4 항에 있어서,
    상기 시프트 개시 신호는 시프트 개시 펄스를 포함하며,
    상기 제 2 소스 구동기는 상기 시프트 개시 펄스에 응답하여 상기 화소 데이터를 래치하고,
    상기 제어 데이터는 상기 시프트 개시 펄스와는 별도로 제공되는 적어도 하나의 극성 제어 비트로서 상기 제 2 소스 구동기에 전달되는, 액정 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 적어도 하나의 극성 제어 비트는 상기 시프트 개시 펄스가 상기 제 2 소스 구동기로 전달된 후에 전달되는, 액정 디스플레이 장치.
  8. 제 2 항에 있어서,
    상기 제 2 소스 구동기는 상기 제어 데이터에 응답하여 다수의 소정의 극성 패턴 중에서 상기 제 2 극성 패턴을 선택하는, 액정 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 다수의 소정의 극성 패턴은 상보적인 극성 패턴 (complementary polarity patterns) 의 쌍으로 구성된, 액정 디스플레이 장치.
  10. 제 2 항에 있어서,
    상기 제 2 소스 구동기는,
    상기 데이터 신호를 발생하는데 사용되는 화소 데이터를 저장하는 다수의 레지스터;
    다수의 포지티브 구동 레그 (positive drive leg) ;
    다수의 네거티브 구동 레그;
    다수의 출력 단자;
    상기 제어 데이터에 응답하여 상기 다수의 레지스터를 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그로 접속시키는 입력측 스위칭 회로; 및
    상기 제어 데이터에 응답하여 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그를 상기 다수의 출력 단자로 접속시키는 출력측 스위칭 회로를 포함하며,
    상기 다수의 포지티브 구동 레그는 상기 입력측 스위칭 회로를 통해 상기 다수의 레지스터 중 해당 레지스터로부터 수신된 상기 화소 데이터에 응답하여 포지 티브 그레이스케일 전압 (positive grayscale voltage) 을 각기 발생하도록 설계되고,
    상기 다수의 네거티브 구동 레그는 상기 입력측 스위칭 회로를 통해 상기 다수의 레지스터 중 해당 레지스터로부터 수신된 상기 화소 데이터에 응답하여 네거티브 그레이스케일 전압을 각기 발생하도록 설계되며,
    상기 출력 단자는 상기 출력측 스위칭 회로를 통해서 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그 중 해당 구동 레그로부터 수신된 상기 그레이스케일 전압에 대응하는 상기 데이터 신호를 출력하는, 액정 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 포지티브 구동 레그의 개수 및 상기 네거티브 구동 레그의 개수는 각각 상기 출력 단자의 개수의 절반과 동일한, 액정 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 제 2 소스 구동기는,
    상기 제어 데이터에 응답하여 두 개의 상보성 극성 패턴 중 하나를 선택하여 상기 두 개의 상보성 극성 패턴 중 상기 선택된 하나를 표시하는 극성 패턴 신호를 제공하도록 설계된 극성 판정 회로를 더 포함하며,
    상기 입력측 스위칭 회로는 상기 극성 패턴 신호에 응답하여 상기 다수의 레지스터를 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그에 접속시키고,
    상기 출력측 스위칭 회로는 상기 극성 패턴 신호에 응답하여 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그를 상기 다수의 출력 단자에 접속시키는, 액정 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 포지티브 구동 레그의 개수와 상기 네거티브 구동 레그의 개수를 합한 개수는 상기 다수의 출력 단자의 개수보다 큰, 액정 디스플레이 장치.
  14. 제 10 항에 있어서,
    상기 다수의 출력 단자는 상기 디스플레이 패널 내부의 상기 데이터 라인에 접속되지 않은 비접속 출력 단자를 포함하며,
    상기 출력측 스위칭 회로는 상기 비접속 출력 단자를 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그로부터 분리시키는, 액정 디스플레이 장치.
  15. 제 1 항에 있어서,
    상기 제 1 소스 구동기는 극성 신호 및 제 1 제어 신호에 응답하여 상기 제 1 소스 구동기에 의해 발생되는 상기 데이터 신호의 상기 제 1 극성 패턴을 결정하며,
    상기 제 2 소스 구동기는 상기 극성 신호 및 상기 제 1 제어 신호와는 별도로 발생한 제 2 제어 신호에 응답하여 상기 제 2 소스 구동기에 의해 발생되는 상 기 데이터 신호의 상기 제 2 극성 패턴을 결정하는, 액정 디스플레이 장치.
  16. 제 1 항에 있어서,
    상기 제 1 소스 구동기는 제 1 극성 신호에 응답하여 상기 제 1 소스 구동기에 의해 발생되는 상기 데이터 신호의 상기 제 1 극성 패턴을 결정하며,
    상기 제 2 소스 구동기는 상기 제 1 극성 신호에 대해 상보적인 제 2 극성 신호에 응답하여 상기 제 2 소스 구동기에 의해 발생되는 상기 데이터 신호의 상기 제 2 극성 패턴을 결정하는, 액정 디스플레이 장치.
  17. 디스플레이 패널을 구동하는데 사용되는 소스 구동기로서,
    후속하는 소스 구동기에 의해 발생되는 제 1 데이터 신호의 제 1 극성 패턴에 응답하여 생성되는 제어 데이터를 수신하는 극성 판정 회로; 및
    제 2 데이터 신호를 발생하는 구동기 회로를 포함하며,
    상기 극성 판정 회로는 상기 제어 데이터에 응답하여, 상기 구동기 회로에 의해 발생한 상기 제 2 데이터 신호의 제 2 극성 패턴을 결정하는, 소스 구동기.
  18. 제 17 항에 있어서,
    다수의 레지스터; 및
    시프트 개시 신호에 응답하여 상기 다수의 레지스터로 하여금 화소 데이터를 래치하게 하는 제어 회로를 더 포함하며,
    상기 구동기 회로는 상기 화소 데이터에 응답하여 상기 제 2 데이터 신호를 발생하고,
    상기 제어 데이터는 상기 시프트 개시 신호 동안 상기 소스 구동기에 전달되며,
    상기 극성 판정 회로는 상기 시프트 개시 신호 내부에 포함된 상기 제어 데이터에 응답하여 상기 제 2 극성 패턴을 결정하는, 소스 구동기.
  19. 제 18 항에 있어서,
    상기 제어 회로는 상기 시프트 개시 신호 내부에 포함된 시프트 개시 펄스에 응답하여 상기 다수의 레지스터로 하여금 상기 화소 데이터를 래치하게 하며,
    상기 제어 데이터는 상기 시프트 개시 펄스의 펄스 폭으로서 상기 소스 구동기에 전달되고,
    상기 극성 판정 회로는 상기 시프트 개시 펄스의 상기 펄스 폭에 응답하여 상기 제 2 극성 패턴을 결정하는, 소스 구동기.
  20. 제 18 항에 있어서,
    상기 제어 회로는 상기 시프트 개시 신호 내부에 포함된 시프트 개시 펄스에 응답하여 상기 다수의 레지스터로 하여금 상기 화소 데이터를 래치하게 하며,
    상기 제어 데이터는 상기 시프트 개시 펄스와는 별도로 생성된 적어도 하나의 극성 제어 비트로서 상기 소스 구동기에 전달되고,
    상기 극성 판정 회로는 상기 적어도 하나의 극성 제어 비트에 응답하여 상기 제 2 극성 패턴을 결정하는, 소스 구동기.
  21. 제 18 항에 있어서,
    상기 구동기 회로는,
    다수의 포지티브 구동 레그;
    다수의 네거티브 구동 레그;
    다수의 출력 단자;
    상기 시프트 개시 신호 동안 전달된 상기 제어 데이터에 응답하여 상기 다수의 레지스터를 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그로 접속시키는 입력측 스위칭 회로; 및
    상기 제어 데이터에 응답하여 상기 포지티브 구동 레그 및 상기 네거티브 구동 레그를 상기 다수의 출력 단자로 접속시키는 출력측 스위칭 회로를 포함하며,
    상기 다수의 포지티브 구동 레그는 상기 입력측 스위칭 회로를 통해 상기 다수의 레지스터 중 해당 레지스터로부터 수신된 상기 화소 데이터에 응답하여 포지티브 그레이스케일 전압을 각기 발생하도록 설계되고,
    상기 다수의 네거티브 구동 레그는 상기 입력측 스위칭 회로를 통해 상기 다수의 레지스터 중 해당 레지스터로부터 수신된 상기 화소 데이터에 응답하여 네거티브 그레이스케일 전압을 각기 발생하도록 설계되며,
    상기 출력 단자는 상기 출력측 스위칭 회로를 통해서 상기 포지티브 구동 레 그 및 상기 네거티브 구동 레그 중 해당 구동 레그로부터 수신된 상기 그레이스케일 전압에 대응하는 상기 데이터 신호를 출력하는, 소스 구동기.
  22. 디스플레이 패널 내부의 데이터 라인을 구동하는 소스 구동기를 동작시키는 방법으로서,
    상기 소스 구동기에 인접하는 다른 소스 구동기에 의해 발생된 제 1 데이터 신호의 제 1 극성 패턴에 응답하여 상기 소스 구동기에 제어 데이터를 제공하는 단계;
    상기 제어 데이터에 응답하여 제 2 데이터 신호의 제 2 극성 패턴을 결정하는 단계; 및
    상기 소스 구동기에 접속된 상기 데이터 라인 상에 상기 제 2 데이터 신호를 발생하는 단계를 포함하는, 소스 구동기를 동작시키는 방법.
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