KR100594553B1 - 자주식 ｐｗｍ 증폭기 - Google Patents

자주식 ｐｗｍ 증폭기 Download PDF

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KR100594553B1
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야마하 가부시키가이샤
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Abstract

차동 적분 회로는 제1 신호원에서 공급되는 신호와 증폭기 출력의 귀환 신호와의 차분과, 제2 신호원에서 공급되는 신호와 증폭기 출력의 귀환 신호와의 차분을 적분한다. 제2 신호원에서 공급되는 신호는 제1 신호원에서 공급되는 신호와 역위상이다. 그리하여, 적분 회로는 극성이 다른 두개의 적분 신호를 출력한다. 비교기는 적분 회로로부터의 두개의 적분 신호를 비교함으로써 PWM 신호를 출력한다. 제1 구동 회로는 PWM 신호를 증폭하고 이 증폭된 PWM 신호를 반전된 위상으로 출력하고, 제2 구동 회로는 PWM 신호를 증폭하고 이 증폭된 PWM 신호를 비반전된 위상으로 출력한다. 제1 스위칭 회로는 제1 구동 회로의 출력에 의해 구동되고, 제2 스위칭 회로는 제2 구동 회로의 출력에 의해 구동된다.
자주식 PWM 증폭기, 차동 적분 회로, 부귀환 신호, 동상 귀환형, 적분용 캐패시터

Description

자주식 ＰＷＭ 증폭기{SELF-OPERATING PWM AMPLIFIER}
도 1은 본 발명의 제1 실시 형태에 따른 자주식 PWM 증폭기의 구성을 나타내는 회로도.
도 2는 도 1에 나타낸 제1 실시 형태에 따른 자주식 PWM 증폭기에 있어서의 차동 적분 회로에 사용하는 연산 증폭기의 구체적 구성을 나타내는 회로도.
도 3은 도 1에 나타낸 본 발명의 제1 실시 형태에 따른 자주식 PWM 증폭기에 있어서의 신호원의 구체적 구성을 나타내는 회로도.
도 4a 및 4b는 도 1에 나타낸 본 발명의 제1 실시 형태에 따른 자주식 PWM 증폭기의 각 부의 동작을 나타내는 파형도.
도 5는 본 발명의 제2 실시 형태에 따른 자주식 PWM 증폭기의 구성을 나타내는 회로도.
도 6은 도 5에 나타낸 본 발명의 제2 실시 형태에 따른 자주식 PWM 증폭기에 있어서의 비교기의 구체적 구성을 나타내는 회로도.
도 7은 본 발명의 제3 실시 형태에 따른 자주식 PWM 증폭기에 적용되는 귀환 회로의 상세 구성을 나타내는 회로도.
도 8은 귀환 회로가 적용되는 본 발명의 각 실시 형태에 따른 자주식 PWM 증폭기에 있어서의 증폭기 출력의 주파수 특성을 나타내는 특성도.
도 9는 본 발명의 제3 실시 형태에 따른 자주식 PWM 증폭기의 구성예를 나타내는 회로도.
도 10은 종래의 자주식 PWM 증폭기에 있어서의 귀환 회로를 도 7에 나타낸 귀환 회로로 치환한 다른 실시예를 나타내는 회로도.
도 11은 종래의 자주식 PWM 증폭기의 구성예를 나타내는 회로도.
도 12는 도 11에 나타낸 자주식 PWM 증폭기에 있어서 적분 회로에 아날로그 신호가 입력되지 않은 상태에서의 각 부의 동작 상태를 나타내는 파형도.
도 13은 도 1l에 나타낸 자주식 PWM 증폭기에 있어서 적분 회로에 아날로그 신호가 입력된 상태에서의 각 부의 동작 상태를 나타내는 파형도.
도 14는 종래의 자주식 PWM 증폭기의 개량예를 나타내는 회로도.
도 15는 자주식 PWM 증폭기에 있어서 비교기 이외의 모든 회로의 구성 예를 나타내는 회로도.
도 16은 자주식 PWM 증폭기의 출력단에 있어서의 스위칭 회로로서 사용되는 CM0S 인버터의 접속 관계를 나타내는 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
l: 차동 적분 회로,
2: 비교기,
3-l, 3-2: 구동 회로,
4-1, 4-2: 스위칭 회로,
l0, 20: 연산 증폭기,
11, 12: 적분용 캐패시터
본 발명은 자주식(self-running or self-operating) PWM(Pulse Width Modulation) 증폭기에 관한 것으로, 특히 오디오 신호를 전력 증폭하는 것에 적합한 신규한 자주식 PWM 증폭기에 관한 것이다.
소위 D급 증폭기들 중 자주식 PWM 증폭기가 있다. 도 11은 종래의 자주식 PWM 증폭기의 구성을 나타낸다. 도 11에서, 자주식 PWM 증폭기는 연산 증폭기(30l)와, 연산 증폭기(301)의 반전(-) 입력 단자와 출력 단자 사이에 접속된 캐패시터(302)로 이루어지는 적분 회로와, 저항(R1, R2) 및 연산 증폭기(303)로 이루어지는 비교기와, 드라이버(304)와, 스위칭 회로로서 기능하는 CMOS 인버터(305)를 포함한다.
CMOS 인버터(305)는, 도 16에 도시한 바와 같이 PMOS 트랜지스터(600)의 드레인과 NMOS 트랜지스터(601)의 드레인이 상호접속되어 그 접속점이 출력 단자(603)에 접속된다. PMOS 트랜지스터(600)의 게이트와, NMOS 트랜지스터(601)의 게이트가 상호접속되고, 입력 단자(602)에 접속되어 있다. 또한, PMOS 트랜지스터(600)의 소스는 전원 전압 +Vcc에, NMOS 트랜지스터(601)의 소스는 전원 전압 -Vcc의 다른 전원에 접속되어 있다.
CMOS 인버터(305)의 출력단은 인덕턴스 L1, 캐패시터 Cl로 이루어지는 저역 통과 필터를 통해 PWM 증폭기의 부하인 스피커(306)의 한쪽의 입력 단자에 접속되고, 스피커(306)의 다른 쪽의 입력 단자는 접지되어 있다. 또한, CMOS 인버터(305)의 출력단은 저항 R2를 통해 연산 증폭기(303)의 비반전(+) 입력 단자에 접속됨과 함께, 귀환 저항 RNF를 통해 적분 회로를 구성하는 연산 증폭기(301)의 반전 입력 단자에 접속되어 있다.
적분 회로의 연산 증폭기(30l)의 출력단은 저항 R1를 통해 비교기의 연산 증폭기(303)의 비반전 입력 단자에 접속되어 있다. 또한, 신호원(300)이 입력 저항 RIN을 통해 연산 증폭기(30l)의 반전 입력 단자에 접속되어 있다. 연산 증폭기(301)의 비반전 입력 단자 및 연산 증폭기(303)의 반전 입력 단자는 각각 접지되어 있다.
상술한 구성으로 이루어지는 도 11의 자주식 PWM 증폭기는, 전체로서 저항비 RNF/RIN에 대응하는 게인을 갖는 반전 증폭기로서 동작한다. 즉, 자주식 PWM 증폭기에서, 신호원(300)으로부터 입력 저항 RIN을 통해 입력되는 아날로그 신호(오디오 신호) VIN과 CMOS 인버터(305)로부터 귀환 저항 RNF를 통해 부귀환되는 출력 신호(스위칭 신호)와의 차분을 연산 증폭기(301) 및 캐패시터(302)로 이루어지는 적분 회로에서 적분하여, 이 연산 회로로부터의 적분 출력을 저항 R1, R2 및 연산 증폭기(303)로 이루어지는 히스테리시스 비교기에 의해 2치의 PWM 신호로 변환한 다.
또한, 자주식 PWM 증폭기에서, 이 PWM 신호는 구동 회로(304)에 의해 증폭되어, 구동 회로(304)는 PWM 신호에 기초하여 CMOS 인버터(305)를 스위칭 동작시키기 위해 구동한다. CMOS 인버터(305)의 출력은, 인덕턴스 L1, 캐패시터 C1로 이루어지는 저역 통과 필터를 통해 스피커(306)에 공급될 뿐아니라, 귀환 저항 RNF를 통해 적분 회로를 구성하는 연산 증폭기(30l)의 반전 입력 단자에 부귀환된다. 이러한 방법으로, PWM 증폭기가 자체로 동작할 수 있다.
적분 회로의 연산 증폭기(301)에 신호원(300)으로부터 아날로그 신호 VIN이 입력되지 않은 상태에서는, 스위칭 회로로서 기능하여, 도 12에 일점쇄선으로 나타내는 바와 같이 CMOS 인버터(305)의 출력 전압 V3는 전원 전압 +Vcc(즉, '하이 레벨')와 전원 전압 -Vcc (즉, '로우 레벨') 사이에서 듀티 사이클 50%로 스위칭 동작한다.
적분 회로를 구성하는 연산 증폭기(301)의 비반전 입력 단자가 0V로 고정되어 있기 때문에, CMOS 인버터(305)로부터의 출력 전압 V3가 하이 레벨에 있을 경우, 적분 회로의 연산 증폭기(301)로부터의 출력 전압 V1는, CMOS 인버터(305)의 출력 전압 V3를 적분하고 시간이 경과함에 따라 마이너스의 방향으로 증가 (하강)한다. CMOS 인버터(305)로부터의 출력 전압 V3가 로우 레벨에 스위칭되면, 연산 증폭기(30l)로부의 출력 전압 V1는 양의 방향으로 증가 (상승)한다. 결과적으로, CMOS 인버터(305)의 출력 전압 V3는 도 12로 파선으로 도시한 바와 같은 삼각파상의 전압 파형이 된다.
적분 회로의 출력 전압 V1이 마이너스 방향으로 증가 (하강)함에 따라, 히스테리시스 비교기를 구성하는 연산 증폭기(303)의 비반전 입력 단자로의 입력 전압 V2도 마이너스 방향으로 증가한다. 연산 증폭기(303)의 입력 전압 V2가 0V에 달한 시점에서 로우 레벨로 스위칭한 CMOS 인버터(305)의 출력 전압 V3가 저항 R2를 통해 연산 증폭기(303)의 비반전 입력 단자로 플러스 귀환된다. 그리하여, 연산 증폭기(303)의 비반전 입력 단자로의 입력 전압 V2는, 적분 회로의 현재 출력 전압 V1와, CMOS 인버터(305)의 출력 전압 V3와, 저항 R1, R2의 저항비로 결정되는 레벨로 마이너스 방향으로 급격히 인입된다.
그리고, 적분 회로의 출력 전압 V1가 플러스 방향으로 증가함에 따라, 연산 증폭기(303)의 입력 전압 V2가 증가한다. 입력 전압 V2가 0V로 상승함에 따라 하이 레벨로 변화한 CMOS 인버터(305)의 출력 전압 V3가 저항 R2를 통해 연산 증폭기(303)의 비반전 입력 단자로 플러스 귀환된다. 그리하여, 연산 증폭기(303)의 비반전 입력 단자에 있어서의 입력 전압 V2는 적분 회로의 현재 출력 전압 V1와, CMOS 인버터(305)의 출력 전압 V3와, 저항 R1, R2의 저항비로 결정되는 레벨까지 플러스 방향으로 급격히 상승한다. 이와 같이 하여, 연산 증폭기(303)의 비반전 입력 단자에 있어서의 입력 전압 V2는, 도 12에 있어서 실선으로 도시한 바와 같이 변화한다.
다음에, 신호원(300)으로부터 적분 회로를 구성하는 연산 증폭기(301)에 아 날로그 신호 VIN이 입력된 경우에는, 캐패시터(302)는 입력 신호 레벨에 따른 레이트 또는 경사로 충방전을 반복함으로써, 연산 증폭기(301)의 출력 전압 Vl은, 도 13에 있어서, 파선으로 도시한 바와 같은 파형으로 된다. 이 때, CMOS 인버터(305)는 (도 13에서 실선으로 나타낸) 아날로그 신호 VIN의 레벨에 따른 펄스 폭을 갖는 PWM 신호에 유사한 하이 레벨과, 로우 레벨 사이에서 2치로 변화하는 신호를 출력한다.
PWM 증폭기는, 입력 신호를 고주파 캐리어 신호로 변조하고, 그리하여 하나의 반도체 칩 내에 2개의 스테레오 채널 혹은 그 이상의 증폭기를 집적하는 경우에, 선형 증폭기가 칩 상에 실장되는 경우보다도 증폭기 사이의 상호 간섭이 일어나기 쉽다. 증폭기 간에 상호 간섭이 생기면 크로스토크가 발생하고 캐리어 주파수 사이에 비트가 발생함으로써 S/N비가 악화하는 등의 문제점이 생긴다.
PWM 증폭기는, 왜곡율을 저하시키기위해서 적분 회로의 입력측에 증폭기 출력을 부귀환시키는 귀환 루프를 갖게 할 수 있지만, 캐리어 주파수가 존재하기 때문에 선형 증폭기와 같이 광대역의 귀환이 허용되지 않기 때문에 왜곡율이 커지는 경향이 있다.
본 발명은 이러한 사정을 감안한 신규한 자주식 PWM 증폭기를 제공하는 데 목적이 있는 것으로, 이러한 다수의 PWM 증폭기들이 실장되는 경우 증폭기 사이의 상호 간섭을 저감하고 또한 왜곡율 특성의 개선을 달성할 수 있다.
상기 목적을 달성하기 위해서 본 발명은, 제1 신호원에서 출력되는 제1 아날로그 신호와 PWM 증폭기 출력의 부귀환 신호가 입력되는 제1 입력 단자와, 제2 신호원에서 출력되는 제2 아날로그 신호와 PWM 증폭기 출력의 부귀환 신호가 입력되는 제2 입력 단자를 포함한다. 상기 제2 아날로그 신호는 제1 아날로그 신호와는 진폭이 동일하지만 위상이 반전하고, 차동 적분 회로는 제1 입력 단자에 입력되는 제1 아날로그 신호와 상기 부귀환 신호와의 차분과, 상기 제2 입력 단자에 입력되는 제2 아날로그 신호와 상기 부귀환 신호와의 차분을 적분함으로써 극성이 다른 두개의 적분 신호를 출력한다. 자주식 PWM 증폭기는 또한, 두개의 차동 입력 단자에 플러스 귀환이 걸어져 히스테리시스 특성을 나타내는 비교기를 포함한다. 상기 비교기는 차동 적분 회로로부터 출력되는 두개의 적분 출력을 비교함으로써 PWM 신호를 출력한다. 이러한 자주식 PWM 증폭기는 또한, 제1 전원과 제2 전원 사이에 접속되는 한쌍의 스위칭 소자로 이루어지고, 상기 한쌍의 스위칭 소자의 접속점이 부하측의 일입력단에 접속되어 이루어지는 제1 스위칭 회로와, 상기 제1 전원과 제2 전원 사이에 접속되는 한쌍의 스위칭 소자로 이루어지고, 상기 한쌍의 스위칭 소자의 접속점이 부하측의 타단에 접속되어 이루어지는 제2 스위칭 회로와, 상기 비교기로부터의 PWM 신호를 상기 제1 스위칭 회로에 출력하는 제1 구동 회로와, 상기 비교기로부터의 신호를 상기 제2 스위칭 회로에 출력하는 제2 구동 회로를 포함한다.
본 발명의 자주식 PWM 증폭기에 있어서, 전체 회로가 평형 입력 신호를 수신하여 평형 출력 신호를 생성하도록 평형 회로화되었다. 이러한 평형 회로 구성은 외래 노이즈의 영향을 감소시킬 수 있고, 이러한 다수의 PWM 증폭기를 함께 실장하는 경우 상호 간섭을 저감할 수 있다. 또한, 자주식 PWM 증폭기의 평형 동작에 의해 짝수 차수의 고조파 왜곡이 효율적으로 상쇄될 수 있고, 왜곡율 특성의 개선을 도모할 수 있다. 또한, 두개의 차동 입력 단자에 각각, 플러스 귀환을 걸도록 구성하였기 때문에, 사전설정된 비교 타이밍에서의 비교기의 입력 전압이 0V로 되어, 저전압에서 비교기를 동작시킬 수 있다.
본 발명의 자주식 PWM 증폭기는, 차동 적분 회로의 제1 입력 단자와 상기 제1 스위칭 회로의 출력단 사이에 접속된 제1 귀환 회로와, 상기 차동 적분 회로의 제2 입력 단자와 상기 제2 스위칭 회로의 출력단 사이에 접속된 제2 귀환 회로를 포함한다. 여기서, 제1 귀환 회로에 의해 증폭기 출력의 부귀환 신호가 상기 차동 적분 회로의 제1 입력 단자에 귀환되고, 상기 제2 귀환 회로에 의해 증폭기 출력의 부귀환 신호가 상기 차동 적분 회로의 제2 입력 단자에 귀환된다.
일실시예에서, 제1 스위칭 회로의 출력단은 캐리어 주파수 성분 제거용의 제1 저역 통과 필터를 통해 부하의 일단에 접속되고, 상기 제2 스위칭 회로의 출력단은 캐리어 주파수 성분 제거용의 제2 저역 통과 필터를 통해 부하의 타단에 접속된다.
바람직하게는, 차동 적분 회로는, 상기 제1 아날로그 신호 및 귀환 신호, 제2 아날로그 신호 및 귀환 신호가 각각 입력되어 반전 입력 단자 및 비반전 입력 단자로 이루어지는 한쌍의 차동 입력 단자와, 극성이 다른 두개의 적분 신호를 출력하는 두개의 반전 출력 단자로 이루어지는 한쌍의 차동 출력 단자를 구비한 동상귀환형의 연산 증폭기와; 상기 연산 증폭기의 반전 입력 단자와 반전 출력 단자 사이, 및 상기 연산 증폭기의 비반전 입력 단자와 반전 출력 단자 사이에 각각 접속되는 적분용 캐패시터를 포함한다. 한쌍의 차동 입력 단자와 한쌍의 차동 출력 단자를 구비한 동상 귀환형의 연산 증폭기가 차동 적분 회로의 연산 증폭기로서 채용되고, 이 차동 적분 회로는 외래 노이즈까지 제거할 수 있는 완전 평형식으로 동작할 수 있다. 즉, 차동 적분 회로를 구성하는 적분용 캐패시터의 임피던스가 높게, 적분 회로가 자주식 PWM 증폭기의 초단의 회로로 되어고 높은 주파수로 충방전을 반복하기 때문에 상기 적분 회로는 외래 노이즈의 영향을 받기쉽다. 그러나, 상술한 바와 같이, 본 발명의 적분 회로는 차동 입력 단자와 차동 출력 단자를 갖는 동상귀환형 연산 증폭기를 사용하도록 하였기 때문에 완전평형 동작시킬 수 있어 저전압에서 외래 노이즈의 영향을 저감시켜 동작할 수 있다.
일 실시예에서, 히스테리시스 특성을 갖는 비교기는, 상기 차동 적분 회로로부터 출력되는 극성이 다른 두개의 적분 신호가 입력되는 한 쌍의 차동 입력 단자와, 상기 두 개의 적분 출력을 비교함으로써 정상 및 역상의 PWM 신호를 출력하는 한 쌍의 차동 출력 단자를 갖는 동상 귀환형 연산 증폭기를 포함한다. 본 발명의 적분 회로는 차동 입력 단자와 차동 출력 단자를 갖는 동상 귀환형 연산 증폭기로 실현되기 때문에, 완전평형한 방법으로 동작할 수 있고, 또한 본 발명은 외래 노이즈의 영향을 감소시킬 수 있다.
바람직하게는, 상기 제1, 제2 귀환 회로 각각은, 상기 부하에 공급하는 출력 신호 중 고역 주파수 성분을 통과시키는 제1 귀환 루프와, 상기 출력 신호 중 저역 주파수 성분을 통과시키는 제2 귀환 루프를 포함한다. 이러한 구성에 의하면, 본 발명은 입력 신호의 광대역 (저주파 내지 고주파)의 주파수 대역에 걸쳐 개선된 S/N비와 왜곡율을 달성한다.
이하에서 본 발명의 실시예를 설명할 것이고, 본 발명은 이러한 실시예들에 제한되는 것이 아니라 발명의 기본 원리를 벗어나지 않는 범위에서 다양한 변경이 가능하다. 따라서, 본 발명의 범주는 첨부된 특허청구범위에 의해서만 결정된다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 상세히 설명한다. 본 발명의 실시 형태의 설명에 앞서서, 종래의 자주식 PWM 증폭기의 개량 예에 대하여 도 14를 참조하여 설명한다. 도 14에 나타내는 자주식 PWM 증폭기는 소위 BTL(Balanced Transformer Less) 방식으로 증폭 신호를 출력하도록 구성된 출력단을 갖고, BTL 출력을 차동 증폭기를 통해 PWM 증폭기의 입력단을 구성하는 적분 회로의 입력측에 부귀환되도록 한 구성예를 나타내고 있다.
구체적으로, 도 14에서 자주식 PWM 증폭기는, 연산 증폭기(301)와, 연산 증폭기(301)의 반전 입력 단자와 출력 단자 사이에 접속된 캐패시터(302)로 이루어지는 적분 회로와, 저항(R3, R4) 및 연산 증폭기(310)로 이루어지는 비교기와, 신호 반전용 인버터(312)와, 스위칭 회로로서 기능하는 CMOS 인버터(31l, 313)을 포함한다. CMOS 인버터(311, 313) 각각은 도 16에 나타내는 것과 마찬가지로 구성되어 있다.
CMOS 인버터(313)의 출력단은 인덕턴스 Ll, 캐패시터 C1로 이루어지는 제1 저역 통과 필터를 통해 증폭기의 부하인 스피커(306)의 한쪽의 입력 단자에 접속되어 있다. 유사하게, CMOS 인버터(3l1)의 출력단은 인덕턴스 L1, 캐패시터 C1로 이루어지는 제2 저역 통과 필터를 통해 증폭기의 부하인 스피커(306)의 다른 쪽의 입력 단자에 접속되어 있다. CMOS 인버터(3l1)의 출력단은 저항 R5, R6, R7, R8 및 연산 증폭기(314)로 이루어지는 차동 증폭기의 한쪽의 입력단에, CMOS 인버터(313)의 출력단은 상기 차동 증폭기의 다른 쪽의 입력단에 각각 접속되어 있다.
또한, 상기 차동 증폭기의 출력단 즉, 연산 증폭기(314)의 출력 단자는 귀환 저항 RNF를 통해 적분 회로를 구성하는 연산 증폭기(301)의 반전 입력 단자에 접속되어 있다. 연산 증폭기(301)의 반전 입력 단자에는 입력 저항 RIN을 통해 신호원(300)에 접속되어 있다.
상기 구성으로 이루어지는 도 14의 자주식 PWM 증폭기는, 도 11에 나타낸 종래의 자주식 PW 증폭기와 마찬가지로, 전체로서 RNF/RIN의 저항비에 대응하는 게인을 갖는 반전 증폭기로서 동작한다. 그러나, 도 14의 자주식 PWM 증폭기에서, CMOS 인버터(311, 313)는 각각 부하인 스피커(306)에 전력 공급하는 스위칭 회로로서 기능하고, BTL-방식 출력을 생성하도록 구성된다. 저항 R3, R4 및 연산 증폭기(310)로 이루어지는 비교기보다 출력되는 PWM 신호에 기초하여 구동되는 CMOS 인버터(3l1, 313) 각각의 출력 신호는, 저항 R5, R6, R7, R8 및 연산 증폭기(314)로 이루어지는 차동 증폭기의 입력 단자에 각각 입력되어, 그 차에 비례한 전압이 귀환 저항 RNF를 통해 연산 증폭기(301)의 반전 입력 단자에 귀환됨으로써 자체적으로 동작할 수 있다(즉, 자주한다).
또한, 도 14의 자주식 PWM 증폭기에서는, BTL 방식의 출력 신호(즉, CMOS 인버터(311, 313)로부터의 출력)이, 차동 증폭기를 통해 적분 회로의 입력측으로 귀환되기 때문에, PWM 증폭기는 외래 노이즈의 일부를 제거하는 데는 다소 효과가 있다. 그러나, 캐패시터(302), 연산 증폭기(30l)로 이루어지는 적분 회로, 및 저항 R3, R4, 연산 증폭기(310)로 이루어지는 비교기로서는 높은 주파수로 스위칭 동작하기때문에, 노이즈가 발생하기 쉽고 이 부분에서 발생하는 노이즈를 제거할 수 없게 된다. 따라서, 복수 채널의 PWM 증폭기를 하나의 반도체 칩에 실장하는 경우, 도 14에서와 같이 개량이 있다하더라도 PWM 증폭기 간에 상호 간섭의 문제는 해결할 수 없다.
다음에, 도 15는 종래의 자주식 PWM 증폭기를 개량한 다른 예를 나타낸 것으로, 이 자주식 PWM 증폭기는 비교기 이외의 모든 회로부를 차동적으로 구성한 것이다. 구체적으로, 도 15의 개량된 자주식 PWM 증폭기는 연산 증폭기(40l), 캐패시터(402)로 이루어지는 제1 적분 회로와, 연산 증폭기(403), 캐패시터(404)로 이루어지는 제2 적분 회로와, 저항(405,406,407,408) 및 연산 증폭기(409)로 이루어지는 비교기와, 인버터(410)와, CMOS 인버터(411, 412)와, CMOS 인버터(411,412)의 대응하는 출력단과 부하 또는 스피커의 대응하는 입력 단자 사이에 접속되는 인덕턴스 L1 및 캐패시터 C1로 이루어지는 한쌍의 저역 통과 필터를 포함한다.
CMOS 인버터(411)의 출력단은 귀환 저항 RNF를 통해 제1 적분 회로를 구성하 는 연산 증폭기(401)의 반전 입력 단자에, 또한, CMOS 인버터(412)의 출력단은 귀환 저항 RNF를 통해 제2 적분 회로를 구성하는 연산 증폭기(403)의 반전 입력 단자에 각각 접속되어 있다. 연산 증폭기(401, 403)의 비반전 입력 단자는 공통 접속되고, 접지되어 있다. 또한, 연산 증폭기(401)의 반전 입력 단자에는 입력 저항 RIN을 통해 신호원(400)이, 연산 증폭기(403)의 반전 입력 단자에는 입력 저항 RIN을 통해 신호원(401)이 각각 접속되어 있다.
신호원(40O)은 아날로그 신호를 출력하는 신호원이고, 다른 신호원(401)은 신호원(400)이 출력하는 아날로그 신호와 진폭이 동일하고 역상의 아날로그 신호를 출력하는 신호원이다.
도 15의 자주식 PWM 증폭기에서는, 높은 주파수로 동작하는 적분 회로가 두개의 연산 증폭기로 차동적으로 구성되어 있어, 외래 노이즈를 유효하게 상쇄하는 것같이 보이지만 외래 노이즈를 효과적으로는 제거할 수는 없다. 이것은, 통상의 연산 증폭기를 사용하고 있기 때문이고 이 회로 구성에서는 동상 입력 신호들에 대한 처리가 적절히 이루어질수 없기 때문이다. 즉, 연산 증폭기에 공급하는 정 및 부의 전원 전압이 미묘히 다르거나, 혹은 연산 증폭기로 인가되는 동상 입력분이 있으면, 제1 적분 회로를 구성하는 연산 증폭기(401)의 출력과, 제2 적분 회로를 구성하는 연산 증폭기(403)의 출력이 기준 전압에 대하여 양쪽 모두 플러스 방향에 증가하여 어떤 레벨로 고정된 상태로 되어, 적분 동작이 정지하고 이것에 수반하여, 연산 증폭기(409)도 더 이상 비교기로서 동작할 수 없기 때문이다.
즉, 자주식 PWM 증폭기의 회로 구성을 단순히 평형 회로화하였을 뿐 PWM 증폭기로서 적절하게 동작할 수는 없게 된다. 본 발명은 전술한 점을 감안하여 안출된 것으로, 이하에서 좀더 상세히 설명하기로 한다.
다음에, 도1을 참조하여 본 발명의 제1 실시 형태에 따른 자주식 PWM 증폭기에 대해 상세히 설명하기로 한다. 도1에서, 본 실시의 형태에 따른 자주식 PWM 증폭기는, 차동 적분 회로(1)와, 비교기(2)와, 구동 회로(3-1, 3-2)와, 스위칭 회로(4-1, 4-2)와, 증폭기의 부하인 스피커(52)의 입력 단자와 스위칭 회로(4-l, 4-2) 사이에 접속되어 인덕턴스 L1와 캐패시터 C1로 구성되는 한쌍의 저역 통과 필터를 포함한다.
차동 적분 회로(l)는 동상 귀환형의 연산 증폭기(10)를 포함한다. 연산 증폭기(10)는 아날로그 신호 및 PWM 증폭기 출력의 귀환 신호가 입력되는 반전 입력 단자 IN-, 비반전 입력 단자 IN+로 이루어지는 한쌍의 차동 입력 단자와, 반전 출력 단자 OUT+ 및 OUT-으로 이루어지는 한쌍의 차동 출력 단자를 구비한다. 두개의 적분 신호를 출력하는 차동 적분 회로(1)는 또한, 동상귀환형의 연산 증폭기(1O)와, 연산 증폭기(lO)의 반전 입력 단자 IN-와 반전 출력 단자 OUT+ 사이에 접속되는 적분용 캐패시터(1O)와, 연산 증폭기(1O)의 비반전 입력 단자 IN+와 반전 출력 단자 OUT- 사이에 접속되는 적분용 캐패시터(l2)를 포함한다.
또한, 도 1의 자주식 PWM 증폭기에서, 비교기(2)는 저항(21, 22, 23, 24)과 연산 증폭기(20)를 포함한다. 연산 증폭기(20)의 비반전 입력 단자는 저항(22)을 통해 차동 적분 회로(1)에 있어서의 연산 증폭기(10)의 반전 출력 단자 OUT+에 접 속되고, 연산 증폭기(20)의 반전 입력 단자는 저항(24)을 통해 연산 증폭기(10)의 반전 출력 단자 OUT-에 접속되어 있다.
또한, 연산 증폭기(20)의 비반전 입력 단자는 저항(21)을 통해 스위칭 회로(4-1)의 출력단에 접속되고, 연산 증폭기(20)의 반전 입력 단자는 저항(23)을 통해 스위칭 회로(4-2)의 출력단에 접속된다. 그리하여, 스위칭 회로(4-1 및 4-2)의 출력 단자로부터 연산 증폭기(20)의 차동 입력 단자에 플러스귀환이 걸아지고, 히스테리시스 특성을 갖는 비교기(2)를 구성하게 된다.
구동 회로(3-1)는 인버터(30)를 포함하고, 다른 구동 회로(3-2)는 상호 직렬접속된 인버터(31,32)를 포함한다. 구동 회로(3-1)의 출력단은 CMOS 인버터(40)를 포함하는 스위칭 회로(4-1)의 입력단에, 구동 회로(3-2)의 출력단은 CMOS 인버터(41)를 포함하는 스위칭 회로(4-2)의 입력단에 각각 접속되어 있다.
CMOS 인버터(40, 4l)은 각각, 도 16에 나타내는 CMOS 인버터와 마찬가지이고, PMOS 트랜지스터의 소스가 플러스의 전원 전압 +Vcc에, NMOS 트랜지스터의 소스가 마이너스의 전원 전압 -Vcc에 접속되어 있다. 또한, PMOS 트랜지스터의 게이트와 NMOS 트랜지스터의 게이트는 상호접속되어 이 PMOS 트랜지스터의 소스와 NMOS 트랜지스터의 소스 사이의 접속점이 CMOS 인버터의 입력단으로 되고, PMOS 트랜지스터의 드레인과 NMOS 트랜지스터의 드레인이 접속되어, 이 PMOS 트랜지스터의 드레인과 NMOS 트랜지스터의 드레인 사이의 접속점이 출력단으로 되어있다.
CMOS 인버터(40)의 출력단은 제1 귀환 회로로서 기능하는 귀환 저항 RNF를 통 해 차동 적분 회로(l)의 연산 증폭기(1O)의 반전 입력 단자 IN-에 접속되고, CMOS 인버터(41)의 출력단은 제2 귀환 회로로서 기능하는 귀환 저항 RNF를 통해 차동 적분 회로(1)에 있어서의 연산 증폭기(1O)의 비반전 입력 단자 IN+에 접속되어 있다.
또한, 연산 증폭기(10)의 반전 입력 단자 IN-는 입력 저항 RIN을 통해 신호원(50)의 한쪽의 출력 단자(60)에 접속되고, 연산 증폭기(10)의 비반전 입력 단자는 입력 저항 RIN을 통해 신호원(51)의 한쪽의 출력 단자(61)에 접속된다. 신호원(50, 51)의 다른 출력 단자는 상호접속되고 접지되어 있다.
신호원(50)은 아날로그 신호(오디오 신호)를 출력하는 신호원이고, 다른 신호원(51)은 신호원(50)이 출력하는 아날로그 신호와 진폭이 동일하고 위상이 반전한 아날로그 신호를 출력한다.
신호원(50, 51)은, 실제로는 도 3에 도시한 바와 같이 구성되어 있다. 즉, 신호원(50)은 외부 신호원(500)과, 신호원(500)의 출력을 그대로 출력 단자(60)에 출력하는 버퍼(50l)를 포함한다. 다른 신호원(51)은 버퍼(501)의 출력 신호를 받아들여 이 수신된 신호의 반전 출력을 출력 단자(61)에 출력하는 저항(511, 5l2)과 연산 증폭기(510)로 이루어지는 반전 증폭기로서 구성되어 있다.
또한, 도 1의 자주식 PWM 증폭기에서, 신호원(500), 인덕턴스 L1, 캐패시터 C1로 이루어지는 한쌍의 저역 통과 필터 및 스피커(52) 이외의 모든 부품은 반도체 칩 상에 형성되어 있다.
도 2는 도1의 차동 적분 회로(1)에 있어서의 연산 증폭기(10)의 구체적 구성 을 나타낸다. 이 연산 증폭기(10)는 차동 입력 단자 및 차동 출력 단자를 갖는 동상귀환형의 연산 증폭기로 구성된다. 구체적으로, 연산 증폭기(1O)는 비반전 입력 단자(IN+) (1OO)와, 반전 입력 단자(IN-) (101)와, 반전 출력 단자(OUT+) (102)와, 반전 출력 단자(OUT-) (103)와, 기준 전압 설정용 단자(104)를 갖고 있다.
PM0S 트랜지스터(P1, P2)의 게이트는 비반전 입력 단자(IN+) (1OO)와 반전 입력 단자(IN-) (1O1)에 접속되고, PMOS 트랜지스터 P1의 드레인은 NMOS 트랜지스터 N1의 드레인에, PMOS 트랜지스터 P2의 드레인은 NMOS 트랜지스터 N2의 드레인에, 각각 접속되어 있다. 또한, PMOS 트랜지스터(P1, P2)의 소스는 공통 접속되어, 전류원(106)을 통해 전원 전압 +Vcc이 공급되는 전원 라인에 접속되어 있다.
반전 출력 단자(l02)과 반전 출력 단자(103) 사이에는 저항치가 같은 저항 R1, R2의 직렬 회로가 접속되어 있고, 저항 R1, R2의 접속점 X는 PMOS 트랜지스터 P3의 게이트에 접속되어 있고, 접속점 X 에서의 전위를 중점 전위 Vn으로 가정한다.
또한, 기준 전압 설정용 단자(104)는 PMOS 트랜지스터 P4의 게이트에 접속되어, PMOS 트랜지스터 P3, P4의 소스는 공통 접속되어, 전류원(107)을 통해 전원 전압 +Vcc이 공급되는 전원 라인에 접속되어 있다.
또한, PMOS 트랜지스터 P3의 드레인은, NMOS 트랜지스터 N3의 드레인에 접속되고, PMOS 트랜지스터 P4의 드레인은 전원 전압 -Vcc이 공급되는 전원 라인에 접속되어 있다. 또한, NMOS 트랜지스터 N1, N2, N3의 소스는 전원 전압 -Vcc이 공급되는 전원 라인에 접속되고, 게이트는 공통 접속되어 있다.
또한, NMOS 트랜지스터 N3의 드레인과 게이트가 단락되어 있고, NMOS 트랜지스터 N1, N2, N3은 전류 미러를 구성하고 있다.
또한, 반전 출력 단자(102, 103)는 각각, 전류원(108, 105)을 통해 전원 전압 +Vcc이 공급되는 전원 라인에 접속되어 있다. 또한, 반전 출력 단자(102, 103)는 각각, NMOS 트랜지스터 N5, N4의 드레인에 접속되어 있다. NMOS 트랜지스터(N4, N5)의 게이트는 NMOS 트랜지스터(Nl, N2)의 드레인에 접속되어, NMOS 트랜지스터 (N4, N5)의 소스는 전원 전압 -Vcc이 공급되는 전원 라인에 접속되어 있다.
NMOS 트랜지스터(N4, N5)은, 각각 드레인과 게이트 사이의 캐패시터(109, 1l0)에 접속되어 있다. 기준 전압 설정용 단자(l04)에는 기준 전압으로서 예를 들면, 0 V로 설정되어 있다.
이하에서, 상기 구성으로 이루어지는 연산 증폭기(l0)의 동작을 간단히 설명한다. 연산 증폭기(10)가 동작 중에 중점 전위 Vn이 저하하였다고 가정한다. 이 때, PMOS 트랜지스터 P3를 경유하여 전류원(107)보다 NMOS 트랜지스터(N3)에 흐르는 전류는 증가하여, 이것에 수반하여, 전류 미러를 구성하는 NMOS 트랜지스터(Nl, N2)에 흐르는 전류도 동시에 증가한다.
이 결과, NMOS 트랜지스터(N4, N5)의 게이트·소스 사이 전위가 저하하여, NMOS 트랜지스터(N4, N5)은 오프 상태가 되어, 반전 출력 단자(103, 102)의 전위가 상승한다. 결국, 접속점 X의 중점 전위 Vn이 PMOS 트랜지스터 P4의 게이트 전위인 기준 전압 VREF와 동일히 될 때까지 상승하여, Vn= VREF가 되도록 동작한다. 따라서, 반전 출력 단자(l02,103)로부터는, 항상 중점 전위 Vn, 즉 기준 전압 VREF를 기준으로 하는 차동 출력 신호만이 출력되게 된다.
이와 같이, 연산 증폭기(1O)에서는, 중점 전위 Vn이 기준 전압 VREF와 일치하도록 동상귀환되기 위해서, 연산 증폭기(10)로의 동상 입력이 있더라도 반전 출력 단자(102, l03)에는 기준 전압 VREF를 기준으로 하는 차동 출력 신호만이 출력되도록 동작한다.
이와 같이 구성된 연산 증폭기를 도 1에 있어서의 차동 적분 회로(1)에 사용하였기때문에, 도 1에 나타내는 자주식 PWM 증폭기는 비교기(2)를 제외하고 완전하게 평형 동작시킬 수 있다.
도 1에 되돌아가, 상기 구성으로 이루어지는 자주식 PWM 증폭기의 동작을 도 4를 참조하여 설명한다. 상기 구성에 있어서, 신호원(50, 51)으로부터의 출력과 상호 역상의 아날로그 신호 VIN, -VIN이 대응하는 입력 저항 RIN을 통해 차동 적분 회로(1)를 구성하는 연산 증폭기(1O)의 반전 입력 단자 IN-, 비반전 입력 단자 IN+에 입력됨과 함께, 연산 증폭기(1O의) 반전 입력 단자 IN-, 비반전 입력 단자 IN+에는 각각, 대응하는 입력 저항 RNF를 통해, 스위칭 회로(4-1, 4-2)를 구성하는 CMOS 인버터(40, 41)의 출력 신호의 일부가 부귀환된다.
차동 적분 회로(1)에서는 완전평형 동작한다. 즉, 신호원(50)으로부터 출력 되는 아날로그 신호 VIN과 귀환 저항 RNF를 통해 부귀환되는 CM0S 인버터(4O)의 출력 신호(스위칭 신호)와의 차분과, 신호원(51)으로부터 출력되는 아날로그 신호일 VIN과 귀환 저항 RNF를 통해 부귀환되는 CM0S 인버터(41)의 출력 신호(스위칭 신호)와의 차분과의 차를 등가적으로 적분하여, 상호 극성이 다른 두개의 적분 신호를 히스테리시스 특성을 갖는 비교기(2)에 출력한다.
비교기(2)는, 차동 적분 회로(1)보다 입력된 2개의 적분 신호를 비교하여, 입력 신호에 따른 펄스 폭의 2 치의 PWM 신호로 변환한다. 이 PWM 신호는 구동 회로(3-l, 3-2)로 증폭되어, 구동 회로(3-1, 3-2)는 PWM 신호에 기초하여 스위칭 회로(4-1)로서의 CMOS 인버터(40,41)를 스위칭 구동한다.
CMOS 인버터(40)의 출력 신호는 인덕턴스 L1, 캐패시터 C1 로 이루어지는 저역 통과 필터를 통해 스피커(52)의 한쪽의 입력 단자에 출력되어, CMOS 인버터(4l)의 출력 신호는, 인덕턴스 L1, 캐패시터 C1 로 이루어지는 저역 통과 필터를 통해, 스피커(52)의 다른 쪽의 입력 단자에 출력된다. 이와 동시에, CMOS 인버터(40,41)의 출력 신호는, 귀환 저항 RNF를 통해 차동 적분 회로(1)를 구성하는 연산 증폭기(lO)의 반전 입력 단자 IN-, 비반전 입력 단자 IN+에, 각각 부귀환되어 자주할 수 있다.
CMOS 인버터(40)의 출력이 플러스의 전원 전압 +Vcc에 있을 때는 차동 적분 회로(l)의 반전 출력 단자 OUT+ 에 있어서의 출력 전압 Vla는 시간이 경과함에 따라 마이너스 방향으로 증가하고, 이것에 수반하여 비교기(2)를 구성하는 연산 증폭 기(20)의 입력 전압 V2a도 마이너스 방향으로 증가한다. 그러면, 입력 전압 V2a가 OV가 된 시점에서, 연산 증폭기(20)의 출력 즉, PWM 신호가 반전함으로써 CMOS 인버터(40)의 출력도 반전한다.
이 때 연산 증폭기(20)의 입력측에 CMOS 인버터(40)의 반전 출력이 플러스귀환되기때문에, 이 시점에서의 차동 적분 회로(1)의 출력 전압 V1a, CM0S 인버터(40)의 출력 전압 V3a 및 저항(21, 22)의 저항비로 결정되는 레벨까지 연산 증폭기(2O)의 입력 전압 V2a는 OV에서 마이너스 방향에 급격히 저하하도록 변화한다.
CMOS 인버터(40)의 출력 전압 V3a가 정의 전원 전압 +Vcc에서 음의 전원 전압 -Vcc로 반전하면, 차동 적분 회로(1)의 출력 전압 Vla가 플러스 방향으로 증가하고 이것에 수반하여 비교기(2)의 연산 증폭기(20)의 입력 전압 V2a도 플러스 방향으로 증가한다. 그러면, 일단 입력 전압 V2a가 0V로 상승하면, 연산 증폭기(20)의 출력, 즉 PWM 신호가 반전됨으로써 CMOS 인버터(40)의 출력도 전원 전압 -Vcc의 레벨에서 + Vcc의 레벨로 반전한다.
이 때 연산 증폭기(20)의 입력측에 CMOS 인버터(40)의 반전 출력이 플러스귀환되기때문에, 연산 증폭기(20)의 입력 전압 V2a는 0 V에서 차동 적분 회로(1)의 현재 출력 전압 V1a, CM0S 인버터(40)의 출력 전압 V3a 및 저항(21, 22)의 저항비로 결정되는 레벨까지 급격히 상승한다.
이러한 방법으로, 차동 적분 회로(1), 연산 증폭기(20)의 입력 전압 V2a 및 CM0S 인버터(40)의 출력 전압 V3a는 도 4a에 도시한 바와 같이 변화한다.
또한, 차동 적분 회로(1)의 반전 출력 단자 OUT-에 있어서의 출력 전압 Vlb, 비교기(2)에 있어서의 연산 증폭기(20)의 입력 전압 V2b는, CMOS 인버터(4l)의 출력 전압 V3b의 출력 파형이 CMOS 인버터(40)의 출력 전압 V3a를 반전한 파형으로 되기 때문에, 도 4b에 도시한 바와 같이 차동 적분 회로(1)의 출력 전압 Vla의 파형과, 연산 증폭기(20)의 입력 전압 V2a의 파형도 차동 적분 회로(l)의 출력 전압 Vla의 파형을 반전한 파형이 된다. 그러나, 여기서, 저항(22)과 저항(24)의 저항치는 같고, 또한 저항(21)과 저항(23)의 저항치는 같은 것으로 한다.
본 발명의 제1 실시 형태에 따른 자주식 PWM 증폭기에 따르면, 자주식 PWM 증폭기의 회로 구성 전체를 평형 입력으로 또한 평형 출력이 되도록 평형 회로화하였다. 이 실시예의 평형 회로 구성은 외래 노이즈의 영향을 감소시키고 상호 간섭을 저감할 수 있다. 또한, 본 실시예에 의하면 자주식 PWM 증폭기의 평형 동작에 의해 짝수 차수의 고조파 왜곡이 상쇄되고, 왜곡율 특성의 개선을 도모할 수 있다.
또한, 비교기의 두개의 차동 입력 단자에 각각, 플러스귀환을 걸도록 하였기때문에, 사전설정된 비교 타이밍에서의 비교기의 입력 전압이 0 V로 되어 저전압 동작시킬 수 있다.
또한, 차동 적분 회로를 구성하는 연산 증폭기가 차동 입력 단자 및 차동 출력 단자를 갖는 동상귀환형 연산 증폭기를 포함하기 때문에, 본 발명의 실시예에서의 적분 회로는 완전평형 동작시할 수 있어, 외래 노이즈의 영향을 더욱 저감할 수 있다. 즉, 차동 적분 회로를 구성하는 적분용 캐패시터의 임피던스가 높게, 적분 회로가 자주식 PWM 증폭기의 초단의 회로로 되어있는 것 및 높은 주파수로 충방전 을 반복하기 때문에 상기 적분 회로는 외래 노이즈의 영향을 받기쉽다. 그러나, 상술한 바와 같이 적분 회로를 차동 입력으로 또한 차동 출력의 동상귀환형 연산 증폭기로 완전평형 동작시킴에 따라, 외래 노이즈를 제거할 수 있고, 또한 저전압 동작시킬 수 있다.
도 5는 본 발명의 제2 실시 형태에 따른 자주식 PWM 증폭기의 구성을 나타낸다. 제2 실시예는 제1 실시 형태에 따른 자주식 PWM 증폭기와 전반적으로 유사하지만, 다른 것은 비교기2를 구성하는 연산 증폭기로서 차동 입력 단자 및 차동 출력 단자를 갖는 동상귀환형의 연산 증폭기(200)를 사용한 점에서 다르다. 도 5에서, 제1 실시예와 동일한 요소에는 동일한 부호를 붙여 중복하는 설명은 생략한다. 도 5에서, 도면 부호(70,71)는 각 반전 출력 단자 0UT-, OUT+로부터 각각 출력되는 PWM 신호를 증폭하는 구동 회로이고, (40,41)는 CM0S 인버터이다.
도 6은 비교기(2)의 연산 증폭기(200)의 구성을 상세히 나타낸다. 동도에 있어서, 연산 증폭기(200)는 반전 입력 단자(IN-)(2000)와, 비반전 입력 단자( IN+)(2001)와, 한 쌍의 반전 출력 단자(OUT-)(2003)와, 반전 출력 단자(OUT+) (2004)를 갖고 있다.
반전 입력 단자(IN-)(2000) 및 비반전 입력 단자(IN+)(2001)는 각각 차동 입력단을 구성하는 PMOS 트랜지스터(2005, 2006)의 게이트에 접속된다. PMOS 트랜지스터(2005, 2006)의 소스는 공통 접속되어 전류원(2012)을 통해 전원 전압 +Vcc이 공급되는 전원 라인에 접속되어 있다. PMOS 트랜지스터(2005, 2006)의 드레인은 NMOS 트랜지스터(2007, 2026)의 드레인에 각각 접속되고 NMOS 트랜지스터(2007, 2026)의 소스는 공통 접속되어 전원 전압 -Vcc이 공급되는 전원 라인에 접속되어 있다.
또한, NMOS 트랜지스터(2006)의 드레인은 저항(2008, 2009)의 직렬 회로를 통해 NMOS 트랜지스터(2007)의 드레인에 접속되고, NMOS 트랜지스터(2006, 2007)의 게이트는 직접 상호접속되어 있다. 또한, 저항(2008, 2009)의 접속점은 NMOS 트랜지스터(2026, 2007)의 게이트에 접속되어 있다.
또한, 연산 증폭기(200)의 출력단을 구성하는 NMOS 트랜지스터(2010, 20l1)의 게이트는 각각, NMOS 트랜지스터(2007, 2006)의 드레인에 접속되어 있다. NMOS 트랜지스터(2010, 2011)의 드레인은 각각 전류원(2013, 2014)을 통해 전원 전압 +Vcc이 공급되는 전원 라인에 접속되어 있다.
또한, NMOS 트랜지스터(2010, 2011)의 소스는 공통 접속되어 전원 전압 -Vcc이 공급되는 전원 라인에 접속되어 있다. NMOS 트랜지스터(201l)의 드레인은 인버터(2015)를 통해 반전 출력 단자(OUT-) (2003)에 접속되고, NMOS 트랜지스터(2010)의 드레인은 인버터(2016)를 통해 반전 출력 단자(OUT+) (2004)에 접속되어 있다.
상기 구성으로 이루어지는 연산 증폭기(200)를 이용함으로써 동상 성분을 제거하도록 동작하는 차동 입력 차동 출력형의 비교기(2)를 구성할 수 있다.
자주식 PWM 증폭기의 제2 실시예에서, 히스테리시스 특성을 갖는 비교기(2)가 차동 입력/ 차동 출력 및 동상귀환형 연산 증폭기를 사용하여 구현되었기 때문에, 상기 비교기(2)를 완전평형 동작시킬 수 있어 외래 노이즈의 영향을 더욱 저감할 수 있다.
다음에, 도 7 내지 도 9를 참조하여 본 발명의 제3 실시 형태에 따른 자주식 PWM 증폭기에 대하여 설명한다. 본 실시의 형태에 따른 자주식 PWM 증폭기는, 증폭기 출력을 초단의 차동 적분 회로에 부귀환하는 귀환 회로를 상기 증폭기 출력 중 고역 주파수 성분을 통과시키는 제1 귀환 루프와, 상기 증폭기 출력 중 저역 주파수 성분을 통과시키는 제2 귀환 루프로 이루어지는 다중 귀환 회로로 한 것을 특징으로 하는 것이다.
도 7에 제3 실시 형태에 따른 자주식 PWM 증폭기에 사용되는 귀환 회로의 구성을 나타낸다. 도시한 바와 같이, 이 귀환 회로는 PWM 증폭기의 출력측과 차동 적분 회로의 입력측에 접속되고 증폭기의 출력 중 고역 주파수 성분을 통과시키는 귀환 저항 RNF1 및 귀환 캐패시터 CNF1의 직렬 회로로 이루어지는 제1 귀환 루프와, 증폭기 출력 중 저역 주파수 성분을 통과시키는 귀환 저항 RNF2 및 귀환 캐패시터 CNF2로 이루어지는 T 형 회로인 제2 귀환 루프로 구성된다.
도 7에 있어서, 도면 부호(80)은 자주식 PWM 증폭기의 출력단의 전압원을, (81)은 자주식 PWM 증폭기에 있어서의 차동 적분 회로의 입력측의 전류원을 나타낸다. 귀환 저항 RNF1의 저항치를 'R'로 하고, 귀환 캐패시터 CNF1의 용량치를 'C'로 하면, 귀환 저항 RNF2의 저항치는 RNF2= 'R/2', 귀환 캐패시터 CNF1의 용량 치는 CNF1= '4C'이다.
도 9에 도시된 바와 같이 제3 실시예는 도 1에 나타낸 제1 실시 형태와 전반 적으로 유사하나 도1의 제1 실시예의 귀환 회로만을 도 7에서 다중 귀환 회로로 치환한 점에서 다르다. 자주식 PWM 증폭기의 제3 실시예는 전체를 평형 회로화하고 있고, 귀환 회로도 증폭기 출력측과 차동 적분 회로의 반전입력측에 접속되는 제1 귀환 회로와, 증폭기 출력측과 차동 적분 회로의 비반전입력측에 접속되는 제2 귀환 회로를 포함한다.
도 9에서 제1 귀환 회로는, 귀환 저항 RNF1 및 귀환 캐패시터 CNF1의 직렬 회로를 CMOS 인버터(40)의 출력단과 차동 적분 회로를 구성하는 연산 증폭기(10)의 반전 입력 단자 사이에 접속함으로써 형성되는 제1 귀환 루프와, 인덕턴스 L1, 캐패시터(C1)로 이루어지는 저역 통과 필터의 출력단과, 연산 증폭기(10)의 반전 입력 단자 사이에 접속되는 귀환 저항 RNF2 및 귀환 캐패시터 CNF2로 이루어지는 T형 회로로 제2 귀환 루프를 포함한다. 제2 귀환 회로의 구성은 제1 귀환 회로와 구성이 동일하기때문에 설명을 생략한다.
제1 및 제2 귀환 회로에서, 도 8에 도시한 바와 같이 제1 귀환 루프는 부하 또는 스피커(52)에 공급하는 출력 신호 중 고역 주파수 성분을 통과시키는 주파수 특성 I2를 얻을 수 있고, 제2 귀환 루프는 부하 또는 스피커(52)에 공급하는 출력 신호 중 저역 주파수 성분을 통과시키는 주파수 특성 I1을 얻을 수 있다. 결과로서 주파수 특성 I1 및 I 2를 합성하여 저역에서 고역의 주파수 대역에 걸쳐 평탄한 주파수 특성이 된다.
여기서, 각 주파수 특성 I1, I2에 대하여, 증폭기 출력 신호가 -3 dB가 되는 차단 주파수 fc는, fc= 1/2πCR로 되어, 예를 들면, 10 KH로 선택된다.
본 발명의 제3 실시 형태에 따른 자주식 PWM 증폭기에 따르면, 제1 및 제2 귀환 회로 각각의 구성에서, 부하에 공급하는 증폭기 출력 신호 중 고역 주파수 성분을 통과시키는 제1 귀환 루프와, 상기 증폭기 출력 신호 중 저역 주파수 성분을 통과시키는 제2 귀환 루프로 구성되기 때문에, 입력 신호의 넓은 주파수 대역에 걸쳐 S/N의 향상 및 왜곡율 특성의 향상을 도모할 수 있다.
도 10은, 도 1l의 종래의 자주식 PWM 증폭기의 증폭기 출력측에서 적분 회로의 입력측 사이에 접속된 귀환 저항 RNF를 대신해서 도 7에 나타내는 귀환 회로로 치환한 것이다. 이와 같이 구성함으로써, 종래의 자주식 PWM 증폭기에 비하여 광대역에 걸쳐 S/N의 향상 및 왜곡율 특성의 향상이 도모할 수 있다.
요약하면, 자주식 PWM 증폭기의 회로 구성 전체를 평형 입력 신호를 수신하고 또한 평형 신호를 출력하도록 평형 회로화하였기 때문에, 외래 노이즈의 영향을 받기 어렵게되고, 이러한 다수의 증폭기들을 함께 실장한 경우 상호 간섭을 저감할 수 있다. 또한, 평형 회로에 의해 허용된 자주식 PWM 증폭기의 평형 동작에 의해 짝수 차수의 고조파 왜곡이 상쇄되고, 왜곡율 특성의 개선을 도모할 수 있다.
본 발명은 2001년 9월 27일 출원된 일본국특허출원번호 2001-298268호의 내용과 관련된 것으로 그 개요를 본원에서 참조하여 설명하였다.

Claims (6)

  1. 차동 적분 회로, 비교기, 제1 구동 회로, 제2 구동 회로, 제1 스위칭 회로, 제2 스위칭 회로, 제1 귀환 회로 및 제2 귀환 회로를 포함하는 자주식(self-operating) PWM 증폭기에 있어서,
    상기 차동 적분 회로는, 제1 신호원에서 공급되는 제1 아날로그 신호와 제1 부귀환(negative feedback) 신호가 입력되는 제1 입력 단자와, 제2 신호원에서 공급되고 상기 제1 아날로그 신호와 진폭이 동일하고 위상이 반전된 제2 아날로그 신호와 제2 부귀환 신호가 입력되는 제2 입력 단자를 갖고, 상기 제1 입력 단자에 입력되는 제1 아날로그 신호와 상기 제1 부귀환 신호와의 차분과, 상기 제2 입력 단자에 입력되는 제2 아날로그 신호와 상기 제2 부귀환 신호와의 차분을 적분하여 극성이 다른 두개의 적분 신호를 출력하며,
    상기 비교기는, 두개의 차동 입력 단자에 플러스 귀환(positive feedback)이 걸어져서 히스테리시스 특성을 나타내고, 상기 차동 적분 회로로부터 출력된 두개의 적분 신호들을 비교함으로써 PWM 신호를 출력하고,
    상기 제1 구동 회로는 상기 비교기로부터의 상기 PWM 신호를 상기 제1 스위칭 회로에 전달하며,
    상기 제2 구동 회로는 상기 비교기로부터의 상기 PWM 신호를 상기 제2 스위칭 회로에 전달하며,
    상기 제1 스위칭 회로는, 제1 전원과 제2 전원 사이에 접속되는 한 쌍의 스위칭 소자를 포함하고 상기 제1 구동 회로로부터 전달된 PWM 신호에 기초하여 스위칭 동작을 위해 구동되며, 제1 출력 신호를 부하의 한쪽 입력 단자에 출력하되, 상기 스위칭 소자들 사이의 접속점이 상기 부하의 한쪽 입력 단자에 접속되며,
    상기 제2 스위칭 회로는, 상기 제1 전원과 제2 전원 사이에 접속되는 한 쌍의 스위칭 소자를 포함하고, 상기 제2 구동 회로로부터 전달된 PWM 신호에 기초하여 스위칭 동작을 위해 구동되며, 제2 출력 신호를 상기 부하의 다른 쪽 입력 단자에 출력하되, 상기 스위칭 소자들 사이의 접속점이 상기 부하의 다른 쪽 입력 단자에 접속되며,
    상기 제1 귀환 회로는 상기 차동 적분 회로의 제1 입력 단자와 상기 제1 스위칭 회로의 출력 단자의 사이에 접속되며,
    상기 제2 귀환 회로는 상기 차동 적분 회로의 제2 입력 단자와 상기 제2 스위칭 회로의 출력 단자의 사이에 접속되며,
    상기 제1 부귀환 신호는, 상기 제1 귀환 회로를 통하여 상기 제1 스위칭 회로의 출력 단자로부터 상기 차동 적분 회로의 제1 입력 단자로 전달된 상기 제1 스위칭 회로로부터 출력된 제1 출력 신호이며, 상기 제2 부귀환 신호는, 상기 제2 귀환 회로를 통하여 상기 제2 스위칭 회로의 출력 단자로부터 상기 차동 적분 회로의 제2 입력 단자로 전달된 상기 제2 스위칭 회로로부터 출력된 제2 출력 신호인 자주식 PWM 증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 스위칭 회로의 출력단은 캐리어 주파수 성분 제거용의 제1 저역 통과 필터를 통해 부하의 한쪽 입력단에 접속되고,
    상기 제2 스위칭 회로의 출력단은 캐리어 주파수 성분 제거용의 제2 저역 통 과 필터를 통해 부하의 다른쪽 입력단에 접속되는 것을 특징으로 하는 자주식 PWM 증폭기.
  4. 제1항에 있어서, 상기 차동 적분 회로는
    상기 제1 아날로그 신호 및 귀환 신호, 상기 제2 아날로그 신호 및 귀환 신호가 각각 입력되는 반전 입력 단자 및 비반전 입력 단자로 이루어지는 한쌍의 차동 입력 단자와, 극성이 다른 두개의 적분 신호를 출력하는 두개의 반전 출력 단자로 이루어지는 한쌍의 차동 출력 단자를 갖는 동상 귀환형(in-phase feedback type)의 연산 증폭기와,
    상기 연산 증폭기의 반전 출력 단자들 중 하나의 단자와 반전 입력 단자 사이, 및 상기 연산 증폭기의 반전 출력 단자들 중 다른 출력 단자와 비반전 입력 단자 사이에 접속되는 적분용 캐패시터
    를 포함하는 것을 특징으로 하는 자주식 PWM 증폭기.
  5. 제1항에 있어서,
    상기 비교기는, 상기 차동 적분 회로에 의해 출력된 극성이 다른 두개의 적분 신호가 입력되는 한쌍의 차동 입력 단자와, 상기 두개의 적분 신호를 비교함으로써 정상 및 역상의 PWM 신호를 출력하는 한쌍의 차동 출력 단자를 갖는 동상 귀환형의 연산 증폭기를 포함하는 것을 특징으로 하는 자주식 PWM 증폭기.
  6. 제1항에 있어서,
    상기 제1 및 제2 귀환 회로 각각은, 상기 부하에 공급되는 상기 제1 출력 신호 또는 상기 제2 출력 신호의 고역 주파수 성분을 통과시키는 제1 귀환 루프와,
    상기 부하에 공급하는 상기 제1 출력 신호 또는 상기 제2 출력 신호의 저역 주파수 성분을 통과시키는 제2 귀환 루프
    를 포함하는 것을 특징으로 하는 자주식 PWM 증폭기.
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