JP2003110375A - 自走式ｐｗｍ増幅器 - Google Patents
自走式ｐｗｍ増幅器Info
- Publication number
- JP2003110375A JP2003110375A JP2001298268A JP2001298268A JP2003110375A JP 2003110375 A JP2003110375 A JP 2003110375A JP 2001298268 A JP2001298268 A JP 2001298268A JP 2001298268 A JP2001298268 A JP 2001298268A JP 2003110375 A JP2003110375 A JP 2003110375A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- amplifier
- signal
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2173—Class D power amplifiers; Switching amplifiers of the bridge type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 増幅器間の相互干渉を低減し、かつ歪率特性
の改善を図った自走式ＰＷＭ増幅器を提供する。 【解決手段】 第１の信号源出力と増幅器出力の帰還信
号との差分と、第１の信号源の出力と逆相の信号を出力
する第２の信号源の出力と増幅器出力の帰還信号との差
分との差を積分し、極性の異なる２つ積分信号を出力す
る差動積分回路１と、差動積分回路１から出力される２
の積分出力を比較しＰＷＭ信号を出力するコンパレータ
２と、コンパレータ２の出力を増幅しかつ反転させて出
力する第１の駆動回路３−１と、コンパレータ２の出力
を増幅し同相で出力する第２の駆動回路３−２と、第１
の駆動回路３−１の出力により駆動される第１のスイッ
チング回路４−１と、第２の駆動回路３−２の出力によ
り駆動される第２のスイッチング回路４−２とを有す
る。
の改善を図った自走式ＰＷＭ増幅器を提供する。 【解決手段】 第１の信号源出力と増幅器出力の帰還信
号との差分と、第１の信号源の出力と逆相の信号を出力
する第２の信号源の出力と増幅器出力の帰還信号との差
分との差を積分し、極性の異なる２つ積分信号を出力す
る差動積分回路１と、差動積分回路１から出力される２
の積分出力を比較しＰＷＭ信号を出力するコンパレータ
２と、コンパレータ２の出力を増幅しかつ反転させて出
力する第１の駆動回路３−１と、コンパレータ２の出力
を増幅し同相で出力する第２の駆動回路３−２と、第１
の駆動回路３−１の出力により駆動される第１のスイッ
チング回路４−１と、第２の駆動回路３−２の出力によ
り駆動される第２のスイッチング回路４−２とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は自走式ＰＷＭ増幅器
に係り、特にオーディオ信号を電力増幅するに好適な自
走式ＰＷＭ増幅器に関する。
に係り、特にオーディオ信号を電力増幅するに好適な自
走式ＰＷＭ増幅器に関する。
【０００２】
【従来の技術】Ｄ級増幅器の一つとして自励式ＰＷＭ増
幅器が有る。従来の自走式ＰＷＭ増幅器の構成を図１１
に示す。同図において、自走式ＰＷＭ増幅器は、オペア
ンプ３０１と、オペアンプ３０１の反転入力端子と出力
端子との間に接続されたコンデンサ３０２とからなる積
分回路と、抵抗Ｒ１、Ｒ２及びオペアンプ３０３からな
るコンパレータと、ドライバ３０４と、スイッチング回
路として機能するＣＭＯＳインバータ３０５とを有して
いる。
幅器が有る。従来の自走式ＰＷＭ増幅器の構成を図１１
に示す。同図において、自走式ＰＷＭ増幅器は、オペア
ンプ３０１と、オペアンプ３０１の反転入力端子と出力
端子との間に接続されたコンデンサ３０２とからなる積
分回路と、抵抗Ｒ１、Ｒ２及びオペアンプ３０３からな
るコンパレータと、ドライバ３０４と、スイッチング回
路として機能するＣＭＯＳインバータ３０５とを有して
いる。
【０００３】ＣＭＯＳインバータ３０５は、図１６に示
すようにＰＭＯＳトランジスタ６００のドレインと、Ｎ
ＭＯＳトランジスタ６０１のドレインが接続されその接
続点が出力端子６０３に接続され、ＰＭＯＳトランジス
タ６００のゲートと、ＮＭＯＳトランジスタ６０１のゲ
ートとが共通接続されて、入力端子６０２に接続されて
いる。また、ＰＭＯＳトランジスタ６００のソースは電
源電圧＋Ｖccの電源に、ＮＭＯＳトランジスタ６０１の
ソースは電源電圧−Ｖccの電源にそれぞれ、接続されて
いる。
すようにＰＭＯＳトランジスタ６００のドレインと、Ｎ
ＭＯＳトランジスタ６０１のドレインが接続されその接
続点が出力端子６０３に接続され、ＰＭＯＳトランジス
タ６００のゲートと、ＮＭＯＳトランジスタ６０１のゲ
ートとが共通接続されて、入力端子６０２に接続されて
いる。また、ＰＭＯＳトランジスタ６００のソースは電
源電圧＋Ｖccの電源に、ＮＭＯＳトランジスタ６０１の
ソースは電源電圧−Ｖccの電源にそれぞれ、接続されて
いる。
【０００４】ＣＭＯＳインバータ３０５の出力端は、イ
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタを介して増幅器の負荷であるスピーカ３０６の一
方の入力端子に接続され、スピーカ３０６の他方の入力
端子は接地されている。また、ＣＭＯＳインバータ３０
５の出力端は、抵抗Ｒ２を介してオペアンプ３０３の非
反転入力端子に接続されると共に、帰還用抵抗ＲNFを介
して積分回路を構成するオペアンプ３０１の反転入力端
子に接続されている。
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタを介して増幅器の負荷であるスピーカ３０６の一
方の入力端子に接続され、スピーカ３０６の他方の入力
端子は接地されている。また、ＣＭＯＳインバータ３０
５の出力端は、抵抗Ｒ２を介してオペアンプ３０３の非
反転入力端子に接続されると共に、帰還用抵抗ＲNFを介
して積分回路を構成するオペアンプ３０１の反転入力端
子に接続されている。
【０００５】オペアンプ３０１の出力端は抵抗Ｒ１を介
してオペアンプ３０３の非反転入力端子に接続されてい
る。さらに、信号源３００が入力抵抗ＲINを介してオペ
アンプ３０１の反転入力端子に接続されている。オペア
ンプ３０１の非反転入力端子及びオペアンプ３０３の反
転入力端子は接地されている。
してオペアンプ３０３の非反転入力端子に接続されてい
る。さらに、信号源３００が入力抵抗ＲINを介してオペ
アンプ３０１の反転入力端子に接続されている。オペア
ンプ３０１の非反転入力端子及びオペアンプ３０３の反
転入力端子は接地されている。
【０００６】上記構成からなる自走式ＰＷＭ増幅器は、
全体としてＲNF／ＲINのゲインを有する反転増幅器とし
て動作する。すなわち、信号源３００から入力抵抗ＲIN
を介して入力されるアナログ信号（オーディオ信号）Ｖ
INとＣＭＯＳインバータ３０５から帰還用抵抗ＲNFを介
して負帰還される出力信号（スイッチング信号）との差
分をオペアンプ３０１及びコンデンサ３０２からなる積
分回路で積分し、この積分出力を抵抗Ｒ１、Ｒ２及びオ
ペアンプ３０３よりなるヒステリシスコンパレータによ
り２値のＰＷＭ信号に変換する。
全体としてＲNF／ＲINのゲインを有する反転増幅器とし
て動作する。すなわち、信号源３００から入力抵抗ＲIN
を介して入力されるアナログ信号（オーディオ信号）Ｖ
INとＣＭＯＳインバータ３０５から帰還用抵抗ＲNFを介
して負帰還される出力信号（スイッチング信号）との差
分をオペアンプ３０１及びコンデンサ３０２からなる積
分回路で積分し、この積分出力を抵抗Ｒ１、Ｒ２及びオ
ペアンプ３０３よりなるヒステリシスコンパレータによ
り２値のＰＷＭ信号に変換する。
【０００７】さらに、このＰＷＭ信号は駆動回路３０４
により増幅され、駆動回路３０４はＰＷＭ信号に基づい
てＣＭＯＳインバータ３０５をスイッチング駆動すると
共に、ＣＭＯＳインバータ３０５の出力は、インダクタ
ンスＬ１、コンデンサＣ１からなるローパスフィルタを
介してスピーカ３０６に供給されると共に、帰還用抵抗
ＲNFを介して積分回路を構成するオペアンプ３０１の反
転入力端子に負帰還されることにより自走する。
により増幅され、駆動回路３０４はＰＷＭ信号に基づい
てＣＭＯＳインバータ３０５をスイッチング駆動すると
共に、ＣＭＯＳインバータ３０５の出力は、インダクタ
ンスＬ１、コンデンサＣ１からなるローパスフィルタを
介してスピーカ３０６に供給されると共に、帰還用抵抗
ＲNFを介して積分回路を構成するオペアンプ３０１の反
転入力端子に負帰還されることにより自走する。
【０００８】積分回路を構成するオペアンプ３０１に信
号源３００からアナログ信号ＶINが入力されない状態で
は、スイッチング回路として機能するＣＭＯＳインバー
タ３０５の出力電圧Ｖ３は電源電圧＋Ｖcc（以下、ハイ
レベルと記す。）と、電源電圧−Ｖcc（以下、ローレベ
ルと記す。）との間でデューティ５０％でスイッチング
動作する図１２に一点鎖線で示す波形となる。
号源３００からアナログ信号ＶINが入力されない状態で
は、スイッチング回路として機能するＣＭＯＳインバー
タ３０５の出力電圧Ｖ３は電源電圧＋Ｖcc（以下、ハイ
レベルと記す。）と、電源電圧−Ｖcc（以下、ローレベ
ルと記す。）との間でデューティ５０％でスイッチング
動作する図１２に一点鎖線で示す波形となる。
【０００９】積分回路のオペアンプ３０１の出力電圧Ｖ
１は、オペアンプ３０１の非反転入力端子が０Ｖに固定
されているために、ＣＭＯＳインバータ３０５の出力電
圧Ｖ３を積分することにより、出力電圧Ｖ３の電圧レベ
ルがハイレベルにあるときは、時間経過と共に負の方向
に増加し、ＣＭＯＳインバータ３０５の出力電圧Ｖ３が
ローレベルに変化した時点で正方向に増加する。この結
果、図１２で破線で示すような三角波状の電圧波形とな
る。
１は、オペアンプ３０１の非反転入力端子が０Ｖに固定
されているために、ＣＭＯＳインバータ３０５の出力電
圧Ｖ３を積分することにより、出力電圧Ｖ３の電圧レベ
ルがハイレベルにあるときは、時間経過と共に負の方向
に増加し、ＣＭＯＳインバータ３０５の出力電圧Ｖ３が
ローレベルに変化した時点で正方向に増加する。この結
果、図１２で破線で示すような三角波状の電圧波形とな
る。
【００１０】積分回路の出力電圧Ｖ１が負方向に増加す
るに伴い、ヒステリシスコンパレータを構成するオペア
ンプ３０３の非反転入力端子における入力電圧Ｖ２も負
方向に増加する。オペアンプ３０３の入力電圧Ｖ２が０
Ｖに達した時点でローレベルに変化したＣＭＯＳインバ
ータ３０５の出力電圧Ｖ３が抵抗Ｒ２を介して正帰還さ
れるためにこの時点における積分回路の出力電圧Ｖ１
と、ＣＭＯＳインバータ３０５の出力電圧Ｖ３と、抵抗
Ｒ１、Ｒ２の抵抗比で決まるレベルまで、オペアンプ３
０３の非反転入力端子における入力電圧Ｖ２は負方向に
急激に引き込まれる。
るに伴い、ヒステリシスコンパレータを構成するオペア
ンプ３０３の非反転入力端子における入力電圧Ｖ２も負
方向に増加する。オペアンプ３０３の入力電圧Ｖ２が０
Ｖに達した時点でローレベルに変化したＣＭＯＳインバ
ータ３０５の出力電圧Ｖ３が抵抗Ｒ２を介して正帰還さ
れるためにこの時点における積分回路の出力電圧Ｖ１
と、ＣＭＯＳインバータ３０５の出力電圧Ｖ３と、抵抗
Ｒ１、Ｒ２の抵抗比で決まるレベルまで、オペアンプ３
０３の非反転入力端子における入力電圧Ｖ２は負方向に
急激に引き込まれる。
【００１１】そして、オペアンプ３０３の入力電圧Ｖ２
は積分回路の出力電圧Ｖ１が正方向に増加するにつれて
増加し、入力電圧Ｖ２が０Ｖに達した時点でハイレベル
に変化したＣＭＯＳインバータ３０５の出力電圧Ｖ３が
抵抗Ｒ２を介して正帰還されるためにこの時点における
積分回路の出力電圧Ｖ１と、ＣＭＯＳインバータ３０５
の出力電圧Ｖ３と、抵抗Ｒ１、Ｒ２の抵抗比で決まるレ
ベルまで、オペアンプ３０３の非反転入力端子における
入力電圧Ｖ２は正方向に急激に上昇する。このようにし
て、オペアンプ３０３の非反転入力端子における入力電
圧Ｖ２は、図１２において実線で示すように変化する。
は積分回路の出力電圧Ｖ１が正方向に増加するにつれて
増加し、入力電圧Ｖ２が０Ｖに達した時点でハイレベル
に変化したＣＭＯＳインバータ３０５の出力電圧Ｖ３が
抵抗Ｒ２を介して正帰還されるためにこの時点における
積分回路の出力電圧Ｖ１と、ＣＭＯＳインバータ３０５
の出力電圧Ｖ３と、抵抗Ｒ１、Ｒ２の抵抗比で決まるレ
ベルまで、オペアンプ３０３の非反転入力端子における
入力電圧Ｖ２は正方向に急激に上昇する。このようにし
て、オペアンプ３０３の非反転入力端子における入力電
圧Ｖ２は、図１２において実線で示すように変化する。
【００１２】次に、信号源３００から積分回路を構成す
るオペアンプ３０１にアナログ信号ＶINが入力された場
合には、コンデンサ３０２は入力レベルに応じた傾斜で
充放電を繰り返し、オペアンプ３０１の出力電圧Ｖ１
は、図１３において、破線で示すような波形となる。こ
のとき、ＣＭＯＳインバータ３０５の出力は、一点鎖線
で示すように、アナログ信号ＶIN（実線で示される）の
レベルに応じたパルス幅のＰＷＭ信号に類似したハイレ
ベルと、ローレベルとの間で２値で変化する信号とな
る。
るオペアンプ３０１にアナログ信号ＶINが入力された場
合には、コンデンサ３０２は入力レベルに応じた傾斜で
充放電を繰り返し、オペアンプ３０１の出力電圧Ｖ１
は、図１３において、破線で示すような波形となる。こ
のとき、ＣＭＯＳインバータ３０５の出力は、一点鎖線
で示すように、アナログ信号ＶIN（実線で示される）の
レベルに応じたパルス幅のＰＷＭ信号に類似したハイレ
ベルと、ローレベルとの間で２値で変化する信号とな
る。
【００１３】
【発明が解決しようとする課題】ＰＷＭ増幅器は、高い
周波数のキャリアで変調するために、１つの半導体チッ
プ内にステレオ２チャンネルもしくはそれ以上の増幅器
を集積する場合に、リニアアンプよりも増幅器間の相互
干渉が起きやすい。相互干渉が生じると、クロストーク
が発生し、あるいはキャリア周波数どうしでビートが発
生することによりＳ／Ｎが悪化する等の不具合が生じ
る。
周波数のキャリアで変調するために、１つの半導体チッ
プ内にステレオ２チャンネルもしくはそれ以上の増幅器
を集積する場合に、リニアアンプよりも増幅器間の相互
干渉が起きやすい。相互干渉が生じると、クロストーク
が発生し、あるいはキャリア周波数どうしでビートが発
生することによりＳ／Ｎが悪化する等の不具合が生じ
る。
【００１４】ＰＷＭ増幅器は、歪率を低下させるために
積分回路の入力側に増幅器出力を負帰還させる帰還ルー
プを持たせることができるものの、キャリア周波数の存
在により、リニア増幅器のような広帯域の帰還がかけら
れないため、歪率が大きくなりがちである。
積分回路の入力側に増幅器出力を負帰還させる帰還ルー
プを持たせることができるものの、キャリア周波数の存
在により、リニア増幅器のような広帯域の帰還がかけら
れないため、歪率が大きくなりがちである。
【００１５】本発明は、このような事情に鑑みてなされ
たものであり、増幅器間の相互干渉を低減し、かつ歪率
特性の改善を図った自走式ＰＷＭ増幅器を提供すること
を目的とする。
たものであり、増幅器間の相互干渉を低減し、かつ歪率
特性の改善を図った自走式ＰＷＭ増幅器を提供すること
を目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、第１の信号源から出力され
る第１のアナログ信号と増幅器出力の負帰還信号とが入
力される第１の入力端子と、第２の信号源から出力され
る第１のアナログ信号とは振幅が同一で位相が反転した
第２のアナログ信号と増幅器出力の負帰還信号とが入力
される第２の入力端子とを有し、前記第１の入力端子に
入力される第１のアナログ信号と前記帰還信号との差分
と、前記第２の入力端子に入力される第２のアナログ信
号と前記帰還信号との差分をそれぞれ、積分し極性の異
なる２つの積分信号を出力する差動積分回路と、２つの
差動入力端子それぞれに、正帰還がかけられヒステリシ
ス特性を有し、前記差動積分回路から出力される２つの
積分出力を比較することによりＰＷＭ信号を出力するコ
ンパレータと、第１の電源と、第２の電源との間に接続
される一対のスイッチング素子からなり、該一対のスイ
ッチング素子の接続点が負荷側の一端に接続されてなる
第１のスイッチング回路と、第１の電源と、第２の電源
との間に接続される一対のスイッチング素子からなり、
該一対のスイッチング素子の接続点が負荷側の他端に接
続されてなる第２のスイッチング回路と、前記コンパレ
ータの出力を前記第１のスイッチング回路に出力する第
１の駆動回路と、前記コンパレータの出力を前記第２の
スイッチング回路に出力する第２の駆動回路とを有する
ことを特徴とする。
に請求項１に記載の発明は、第１の信号源から出力され
る第１のアナログ信号と増幅器出力の負帰還信号とが入
力される第１の入力端子と、第２の信号源から出力され
る第１のアナログ信号とは振幅が同一で位相が反転した
第２のアナログ信号と増幅器出力の負帰還信号とが入力
される第２の入力端子とを有し、前記第１の入力端子に
入力される第１のアナログ信号と前記帰還信号との差分
と、前記第２の入力端子に入力される第２のアナログ信
号と前記帰還信号との差分をそれぞれ、積分し極性の異
なる２つの積分信号を出力する差動積分回路と、２つの
差動入力端子それぞれに、正帰還がかけられヒステリシ
ス特性を有し、前記差動積分回路から出力される２つの
積分出力を比較することによりＰＷＭ信号を出力するコ
ンパレータと、第１の電源と、第２の電源との間に接続
される一対のスイッチング素子からなり、該一対のスイ
ッチング素子の接続点が負荷側の一端に接続されてなる
第１のスイッチング回路と、第１の電源と、第２の電源
との間に接続される一対のスイッチング素子からなり、
該一対のスイッチング素子の接続点が負荷側の他端に接
続されてなる第２のスイッチング回路と、前記コンパレ
ータの出力を前記第１のスイッチング回路に出力する第
１の駆動回路と、前記コンパレータの出力を前記第２の
スイッチング回路に出力する第２の駆動回路とを有する
ことを特徴とする。
【００１７】また、請求項２に記載の発明は、請求項１
に記載の自走式ＰＷＭ増幅器において、前記差動積分回
路の第１の入力端子と前記第１のスイッチング回路の出
力端との間に接続された第１の帰還回路と、前記差動積
分回路の第２の入力端子と前記第２のスイッチング回路
の出力端との間に接続された第２の帰還回路とを有し、
前記第１の帰還回路により増幅器出力の負帰還信号が前
記差動積分回路の第１の入力端子に帰還され、前記第２
の帰還回路により増幅器出力の負帰還信号が前記差動積
分回路の第２の入力端子に帰還されることを特徴とす
る。
に記載の自走式ＰＷＭ増幅器において、前記差動積分回
路の第１の入力端子と前記第１のスイッチング回路の出
力端との間に接続された第１の帰還回路と、前記差動積
分回路の第２の入力端子と前記第２のスイッチング回路
の出力端との間に接続された第２の帰還回路とを有し、
前記第１の帰還回路により増幅器出力の負帰還信号が前
記差動積分回路の第１の入力端子に帰還され、前記第２
の帰還回路により増幅器出力の負帰還信号が前記差動積
分回路の第２の入力端子に帰還されることを特徴とす
る。
【００１８】また、請求項３に記載の発明は、請求項１
または２のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記第１のスイッチング回路の出力端はキャリア周
波数成分除去用の第１のローパスフィルタを介して負荷
の一端に接続され、前記第２のスイッチング回路の出力
端はキャリア周波数成分除去用の第２のローパスフィル
タを介して負荷の他端に接続されることを特徴とする。
または２のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記第１のスイッチング回路の出力端はキャリア周
波数成分除去用の第１のローパスフィルタを介して負荷
の一端に接続され、前記第２のスイッチング回路の出力
端はキャリア周波数成分除去用の第２のローパスフィル
タを介して負荷の他端に接続されることを特徴とする。
【００１９】また、請求項４に記載の発明は、請求項１
乃至３のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記差動積分回路は、前記第１のアナログ信号及び
帰還信号、第２のアナログ信号及び帰還信号がそれぞれ
入力され反転入力端子及び非反転入力端子からなる一対
の差動入力端子と、極性の異なる２つの積分信号を出力
する２つの反転出力端子からなる一対の差動出力端子と
を備えた同相帰還型のオペアンプと、前記オペアンプの
反転入力端子と反転出力端子との間、及び前記オペアン
プの非反転入力端子と反転出力端子との間にそれぞれ接
続される積分用コンデンサとを有することを特徴とす
る。
乃至３のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記差動積分回路は、前記第１のアナログ信号及び
帰還信号、第２のアナログ信号及び帰還信号がそれぞれ
入力され反転入力端子及び非反転入力端子からなる一対
の差動入力端子と、極性の異なる２つの積分信号を出力
する２つの反転出力端子からなる一対の差動出力端子と
を備えた同相帰還型のオペアンプと、前記オペアンプの
反転入力端子と反転出力端子との間、及び前記オペアン
プの非反転入力端子と反転出力端子との間にそれぞれ接
続される積分用コンデンサとを有することを特徴とす
る。
【００２０】また、請求項５に記載の発明は、請求項１
乃至４のいずれか記載の自走式ＰＷＭ増幅器において、
前記コンパレータは、前記差動積分回路から出力される
極性の異なる２つの積分出力が入力される一対の差動入
力端子と、前記２つの積分出力を比較することにより正
相及び逆相のＰＷＭ信号を出力する一対の差動出力端子
とを備えた同相帰還型のオペアンプで構成されたことを
特徴とする。
乃至４のいずれか記載の自走式ＰＷＭ増幅器において、
前記コンパレータは、前記差動積分回路から出力される
極性の異なる２つの積分出力が入力される一対の差動入
力端子と、前記２つの積分出力を比較することにより正
相及び逆相のＰＷＭ信号を出力する一対の差動出力端子
とを備えた同相帰還型のオペアンプで構成されたことを
特徴とする。
【００２１】また、請求項６に記載の発明は、請求項２
乃至５のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記第１、第２の帰還回路は、前記負荷に供給する
出力信号のうち高域周波数成分を通過させる第１の帰還
ループと、前記出力信号のうち低域周波数成分を通過さ
せる第２の帰還ループとから構成されることを特徴とす
る。
乃至５のいずれかに記載の自走式ＰＷＭ増幅器におい
て、前記第１、第２の帰還回路は、前記負荷に供給する
出力信号のうち高域周波数成分を通過させる第１の帰還
ループと、前記出力信号のうち低域周波数成分を通過さ
せる第２の帰還ループとから構成されることを特徴とす
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明する。本発明の実施の形態の説
明に先立ち、従来の自走式ＰＷＭ増幅器の改良例につい
て図１４を参照して説明する。図１４に示す自走式ＰＷ
Ｍ増幅器は、増幅器出力段をＢＴＬ方式で出力するよう
に構成し、ＢＴＬ出力を、差動増幅器を介してＰＷＭ増
幅器の入力段を構成する積分回路の入力側に負帰還をか
けるようにした構成例を示している。
面を参照して詳細に説明する。本発明の実施の形態の説
明に先立ち、従来の自走式ＰＷＭ増幅器の改良例につい
て図１４を参照して説明する。図１４に示す自走式ＰＷ
Ｍ増幅器は、増幅器出力段をＢＴＬ方式で出力するよう
に構成し、ＢＴＬ出力を、差動増幅器を介してＰＷＭ増
幅器の入力段を構成する積分回路の入力側に負帰還をか
けるようにした構成例を示している。
【００２３】図１４において、この自走式ＰＷＭ増幅器
は、オペアンプ３０１と、オペアンプ３０１の反転入力
端子と出力端子との間に接続されたコンデンサ３０２と
からなる積分回路と、抵抗Ｒ３、Ｒ４及びオペアンプ３
１０からなるコンパレータと、信号反転用インバータ３
１２と、スイッチング回路として機能するＣＭＯＳイン
バータ３１１、３１３とを有している。ＣＭＯＳインバ
ータ３１１、３１３は、図１６に示すのと同様に構成さ
れている。
は、オペアンプ３０１と、オペアンプ３０１の反転入力
端子と出力端子との間に接続されたコンデンサ３０２と
からなる積分回路と、抵抗Ｒ３、Ｒ４及びオペアンプ３
１０からなるコンパレータと、信号反転用インバータ３
１２と、スイッチング回路として機能するＣＭＯＳイン
バータ３１１、３１３とを有している。ＣＭＯＳインバ
ータ３１１、３１３は、図１６に示すのと同様に構成さ
れている。
【００２４】ＣＭＯＳインバータ３１３の出力端は、イ
ンダクタンスＬ１、コンデンサＣ１からなる第１のロー
パスフィルタを介して増幅器の負荷であるスピーカ３０
６の一方の入力端子に接続されている。また、ＣＭＯＳ
インバータ３１１の出力端は、インダクタンスＬ１、コ
ンデンサＣ１からなる第２のローパスフィルタを介して
増幅器の負荷であるスピーカ３０６の他方の入力端子に
接続されている。
ンダクタンスＬ１、コンデンサＣ１からなる第１のロー
パスフィルタを介して増幅器の負荷であるスピーカ３０
６の一方の入力端子に接続されている。また、ＣＭＯＳ
インバータ３１１の出力端は、インダクタンスＬ１、コ
ンデンサＣ１からなる第２のローパスフィルタを介して
増幅器の負荷であるスピーカ３０６の他方の入力端子に
接続されている。
【００２５】また、ＣＭＯＳインバータ３１１の出力端
は、抵抗Ｒ５、Ｒ６、Ｒ７、R８及びオペアンプ３１４
からなる差動増幅器の一方の入力端に、ＣＭＯＳインバ
ータ３１３の出力端は上記差動増幅器の他方の入力端
に、それぞれ、接続されている。さらに、上記差動増幅
器の出力端、すなわちオペアンプ３１４の出力端子は帰
還用抵抗ＲNFを介して積分回路を構成するオペアンプ３
０１の反転入力端子に接続されている。また、オペアン
プ３０１の反転入力端子には入力抵抗ＲINを介して信号
源３００に接続されている。
は、抵抗Ｒ５、Ｒ６、Ｒ７、R８及びオペアンプ３１４
からなる差動増幅器の一方の入力端に、ＣＭＯＳインバ
ータ３１３の出力端は上記差動増幅器の他方の入力端
に、それぞれ、接続されている。さらに、上記差動増幅
器の出力端、すなわちオペアンプ３１４の出力端子は帰
還用抵抗ＲNFを介して積分回路を構成するオペアンプ３
０１の反転入力端子に接続されている。また、オペアン
プ３０１の反転入力端子には入力抵抗ＲINを介して信号
源３００に接続されている。
【００２６】上記構成からなる自走式ＰＷＭ増幅器は、
図１１に示した従来の自走式ＰＷ増幅器と同様に、全体
としてＲNF／ＲINのゲインを有する反転増幅器として動
作する、負荷であるスピーカ３０６に電力供給するスイ
ッチング回路としてのＣＭＯＳインバータ３１１、３１
３がＢＴＬ出力構成となっており、抵抗Ｒ３、Ｒ４及び
オペアンプ３１０からなるコンパレータより出力される
ＰＷＭ信号に基づいて駆動されるＣＭＯＳインバータ３
１１、３１３の出力が抵抗Ｒ５、Ｒ６、Ｒ７、R８及び
オペアンプ３１４からなる差動増幅器の入力端子にそれ
ぞれ入力され、その差に比例した電圧が帰還用抵抗ＲNF
を介してオペアンプ３０１の反転入力端子に帰還される
ことにより自走する。
図１１に示した従来の自走式ＰＷ増幅器と同様に、全体
としてＲNF／ＲINのゲインを有する反転増幅器として動
作する、負荷であるスピーカ３０６に電力供給するスイ
ッチング回路としてのＣＭＯＳインバータ３１１、３１
３がＢＴＬ出力構成となっており、抵抗Ｒ３、Ｒ４及び
オペアンプ３１０からなるコンパレータより出力される
ＰＷＭ信号に基づいて駆動されるＣＭＯＳインバータ３
１１、３１３の出力が抵抗Ｒ５、Ｒ６、Ｒ７、R８及び
オペアンプ３１４からなる差動増幅器の入力端子にそれ
ぞれ入力され、その差に比例した電圧が帰還用抵抗ＲNF
を介してオペアンプ３０１の反転入力端子に帰還される
ことにより自走する。
【００２７】上記構成の自走式ＰＷＭ増幅器では、ＢＴ
Ｌ方式の増幅器出力（ＣＭＯＳインバータ３１１、３１
３の出力）が、差動増幅器を介して積分回路の入力側に
負帰還をかけるように構成されているために、外来ノイ
ズの一部については効果が有るが、コンデンサ３０２、
オペアンプ３０１からなる積分回路、及び抵抗Ｒ３、Ｒ
４、オペアンプ３１０からなるコンパレータでは高い周
波数でスイッチング動作するので、ノイズが発生しやす
く、この部分で発生するノイズを除去することはでき
ず、複数チャンネルを１つの半導体チップに実装する場
合に相互干渉が生じやすいという問題は解決できない。
Ｌ方式の増幅器出力（ＣＭＯＳインバータ３１１、３１
３の出力）が、差動増幅器を介して積分回路の入力側に
負帰還をかけるように構成されているために、外来ノイ
ズの一部については効果が有るが、コンデンサ３０２、
オペアンプ３０１からなる積分回路、及び抵抗Ｒ３、Ｒ
４、オペアンプ３１０からなるコンパレータでは高い周
波数でスイッチング動作するので、ノイズが発生しやす
く、この部分で発生するノイズを除去することはでき
ず、複数チャンネルを１つの半導体チップに実装する場
合に相互干渉が生じやすいという問題は解決できない。
【００２８】次に、図１５に他の自走式ＰＷＭ増幅器の
構成例を示す。この自走式ＰＷＭ増幅器は、コンパレー
タ以外の全ての回路部を差動的に構成したものである。
上記自走式ＰＷＭ増幅器は、オペアンプ４０１、コンデ
ンサ４０２からなる第１の積分回路と、オペアンプ４０
３、コンデンサ４０４からなる第２の積分回路と、抵抗
４０５、４０６、４０７、４０８、オペアンプ４０９か
らなるコンパレータと、インバータ４１０と、ＣＭＯＳ
インバータ４１１、４１２と、ＣＭＯＳインバータ４１
１、４１２の出力端とスピーカの各端子との間に接続さ
れるインダクタンスＬ１及びコンデンサＣ１からなる一
対のローパスフィルタとを有している。
構成例を示す。この自走式ＰＷＭ増幅器は、コンパレー
タ以外の全ての回路部を差動的に構成したものである。
上記自走式ＰＷＭ増幅器は、オペアンプ４０１、コンデ
ンサ４０２からなる第１の積分回路と、オペアンプ４０
３、コンデンサ４０４からなる第２の積分回路と、抵抗
４０５、４０６、４０７、４０８、オペアンプ４０９か
らなるコンパレータと、インバータ４１０と、ＣＭＯＳ
インバータ４１１、４１２と、ＣＭＯＳインバータ４１
１、４１２の出力端とスピーカの各端子との間に接続さ
れるインダクタンスＬ１及びコンデンサＣ１からなる一
対のローパスフィルタとを有している。
【００２９】ＣＭＯＳインバータ４１１の出力端は帰還
用抵抗ＲNFを介して第１の積分回路を構成するオペアン
プ４０１の反転入力端子に、また、ＣＭＯＳインバータ
４１２の出力端は帰還用抵抗ＲNFを介して第２の積分回
路を構成するオペアンプ４０３の反転入力端子にそれぞ
れ接続されている。オペアンプ４０１、４０３の非反転
入力端子は共通接続され、接地されている。また、オペ
アンプ４０１の反転入力端子には入力抵抗ＲINを介して
信号源４００が、オペアンプ４０３の反転入力端子には
入力抵抗ＲINを介して信号源４０１がそれぞれ、接続さ
れている。
用抵抗ＲNFを介して第１の積分回路を構成するオペアン
プ４０１の反転入力端子に、また、ＣＭＯＳインバータ
４１２の出力端は帰還用抵抗ＲNFを介して第２の積分回
路を構成するオペアンプ４０３の反転入力端子にそれぞ
れ接続されている。オペアンプ４０１、４０３の非反転
入力端子は共通接続され、接地されている。また、オペ
アンプ４０１の反転入力端子には入力抵抗ＲINを介して
信号源４００が、オペアンプ４０３の反転入力端子には
入力抵抗ＲINを介して信号源４０１がそれぞれ、接続さ
れている。
【００３０】信号源４００はアナログ信号出力する信号
源であり、信号源４０１は信号源４００が出力するアナ
ログ信号と、振幅が同一で逆相のアナログ信号を出力す
る信号源である。上記構成からなる自走式ＰＷＭ増幅器
では、高い周波数で動作する積分回路が２つのオペアン
プで差動的に構成されているために、一見すると、外来
ノイズを有効に打ち消すように動作するように見える
が、実際には動作しない。これは、通常のオペアンプを
使用しているために、この回路構成では、同相入力分に
対する処理がなされていないからである。
源であり、信号源４０１は信号源４００が出力するアナ
ログ信号と、振幅が同一で逆相のアナログ信号を出力す
る信号源である。上記構成からなる自走式ＰＷＭ増幅器
では、高い周波数で動作する積分回路が２つのオペアン
プで差動的に構成されているために、一見すると、外来
ノイズを有効に打ち消すように動作するように見える
が、実際には動作しない。これは、通常のオペアンプを
使用しているために、この回路構成では、同相入力分に
対する処理がなされていないからである。
【００３１】すなわち、オペアンプに供給する正負の電
源電圧が微妙に異なったり、あるいは同相入力分が有る
と、第１の積分回路を構成するオペアンプ４０１の出力
と、第２の積分回路を構成するオペアンプ４０３の出力
とが基準電圧に対して両方とも、正方向に増加し、ある
レベルで出力が固定した状態となり、積分動作が停止し
てしまい、これに伴い、オペアンプ４０９もコンパレー
タとして動作しなくなるからである。このように、自走
式ＰＷＭ増幅器の回路構成を単純に平衡回路化しただけ
ではＰＷＭ増幅器として動作しない。
源電圧が微妙に異なったり、あるいは同相入力分が有る
と、第１の積分回路を構成するオペアンプ４０１の出力
と、第２の積分回路を構成するオペアンプ４０３の出力
とが基準電圧に対して両方とも、正方向に増加し、ある
レベルで出力が固定した状態となり、積分動作が停止し
てしまい、これに伴い、オペアンプ４０９もコンパレー
タとして動作しなくなるからである。このように、自走
式ＰＷＭ増幅器の回路構成を単純に平衡回路化しただけ
ではＰＷＭ増幅器として動作しない。
【００３２】次に、本発明の第１の実施の形態に係る自
走式ＰＷＭ増幅器の構成を図１に示す。同図において、
本実施の形態に係る自走式ＰＷＭ増幅器は、差動積分回
路１と、コンパレータ２と、駆動回路３−１、３−２
と、スイッチング回路４−１、４−２と、負荷であるス
ピーカ５２の入力端子とスイッチング回路４−１、４−
２との間に接続されインダクタンスＬ１、コンデンサＣ
１とで構成される一対のローパスフィルタとを有してい
る。
走式ＰＷＭ増幅器の構成を図１に示す。同図において、
本実施の形態に係る自走式ＰＷＭ増幅器は、差動積分回
路１と、コンパレータ２と、駆動回路３−１、３−２
と、スイッチング回路４−１、４−２と、負荷であるス
ピーカ５２の入力端子とスイッチング回路４−１、４−
２との間に接続されインダクタンスＬ１、コンデンサＣ
１とで構成される一対のローパスフィルタとを有してい
る。
【００３３】差動積分回路１は、アナログ信号及びＰＷ
Ｍ増幅器出力の帰還信号が入力される反転入力端子IN
−、非反転入力端子IN＋からなる一対の差動入力端子
と、２つの積分信号を出力する反転出力端子OUT＋、OUT
−からなる一対の差動出力端子とを備えた同相帰還型の
オペアンプ１０と、オペアンプ１０の反転入力端子IN−
と反転出力端子OUT＋との間に接続される積分用コンデ
ンサ１０と、オペアンプ１０の非反転入力端子IN＋と反
転出力端子OUT−との間に接続される積分用コンデンサ
１２とを有している。
Ｍ増幅器出力の帰還信号が入力される反転入力端子IN
−、非反転入力端子IN＋からなる一対の差動入力端子
と、２つの積分信号を出力する反転出力端子OUT＋、OUT
−からなる一対の差動出力端子とを備えた同相帰還型の
オペアンプ１０と、オペアンプ１０の反転入力端子IN−
と反転出力端子OUT＋との間に接続される積分用コンデ
ンサ１０と、オペアンプ１０の非反転入力端子IN＋と反
転出力端子OUT−との間に接続される積分用コンデンサ
１２とを有している。
【００３４】また、コンパレータ２は、抵抗２１、２
２、２３、２４と、オペアンプ２０とからなり、オペア
ンプ２０の非反転入力端子は抵抗２２を介して差動積分
回路１におけるオペアンプ１０の反転出力端子OUT＋に
接続され、オペアンプ２０の反転入力端子は抵抗２４を
介して差動積分回路１におけるオペアンプ１０の反転出
力端子OUT−に接続されている。さらに、オペアンプ２
０の非反転入力端子は抵抗２１を介してスイッチング回
路４−１の出力端に接続され、かつオペアンプ２０の反
転入力端子は抵抗２３を介してスイッチング回路４−２
の出力端に接続され、２つの差動入力端子に正帰還がか
けられ、ヒステリシス特性を有するコンパレータ２を構
成している。
２、２３、２４と、オペアンプ２０とからなり、オペア
ンプ２０の非反転入力端子は抵抗２２を介して差動積分
回路１におけるオペアンプ１０の反転出力端子OUT＋に
接続され、オペアンプ２０の反転入力端子は抵抗２４を
介して差動積分回路１におけるオペアンプ１０の反転出
力端子OUT−に接続されている。さらに、オペアンプ２
０の非反転入力端子は抵抗２１を介してスイッチング回
路４−１の出力端に接続され、かつオペアンプ２０の反
転入力端子は抵抗２３を介してスイッチング回路４−２
の出力端に接続され、２つの差動入力端子に正帰還がか
けられ、ヒステリシス特性を有するコンパレータ２を構
成している。
【００３５】駆動回路３−１はインバータ３０により構
成され、駆動回路３−２は縦続接続されたインバータ３
１、３２から構成されている。駆動回路３−１の出力端
はＣＭＯＳインバータ４０で構成されるスイッチング回
路４−１の入力端に、駆動回路３−２の出力端はＣＭＯ
Ｓインバータ４１で構成されるスイッチング回路４−２
の入力端にそれぞれ接続されている。
成され、駆動回路３−２は縦続接続されたインバータ３
１、３２から構成されている。駆動回路３−１の出力端
はＣＭＯＳインバータ４０で構成されるスイッチング回
路４−１の入力端に、駆動回路３−２の出力端はＣＭＯ
Ｓインバータ４１で構成されるスイッチング回路４−２
の入力端にそれぞれ接続されている。
【００３６】ＣＭＯＳインバータ４０、４１はそれぞ
れ、図１６に示すＣＭＯＳインバータと同様であり、Ｐ
ＭＯＳトランジスタのソースが正の電源電圧＋Ｖccに、
ＮＭＯＳトランジスタのソースが負の電源電圧−Ｖccに
接続されている。また、ＰＭＯＳトランジスタのゲート
とＮＭＯＳトランジスタのゲートは共通接続され、この
接続点が入力端となり、ＰＭＯＳトランジスタのドレイ
ンとＮＭＯＳトランジスタのドレインとが接続され、こ
の接続点が出力端となっている。
れ、図１６に示すＣＭＯＳインバータと同様であり、Ｐ
ＭＯＳトランジスタのソースが正の電源電圧＋Ｖccに、
ＮＭＯＳトランジスタのソースが負の電源電圧−Ｖccに
接続されている。また、ＰＭＯＳトランジスタのゲート
とＮＭＯＳトランジスタのゲートは共通接続され、この
接続点が入力端となり、ＰＭＯＳトランジスタのドレイ
ンとＮＭＯＳトランジスタのドレインとが接続され、こ
の接続点が出力端となっている。
【００３７】ＣＭＯＳインバータ４０の出力端は第１の
帰還回路としての帰還用抵抗ＲNFを介して差動積分回路
１のおけるオペアンプ１０の反転入力端子IN−に接続さ
れ、ＣＭＯＳインバータ４１の出力端は第２の帰還回路
としての帰還用抵抗ＲNFを介して差動積分回路１におけ
るオペアンプ１０の非反転入力端子IN＋に接続されてい
る。
帰還回路としての帰還用抵抗ＲNFを介して差動積分回路
１のおけるオペアンプ１０の反転入力端子IN−に接続さ
れ、ＣＭＯＳインバータ４１の出力端は第２の帰還回路
としての帰還用抵抗ＲNFを介して差動積分回路１におけ
るオペアンプ１０の非反転入力端子IN＋に接続されてい
る。
【００３８】また、オペアンプ１０の反転入力端子IN−
は入力抵抗ＲINを介して信号源５０の一方の出力端子６
０に接続され、オペアンプ１０の非反転入力端子は入力
抵抗ＲINを介して信号源５１の一方の出力端子６１に接
続され、信号源５０、５１の他の出力端子は共通接続さ
れ、接地されている。信号源５０はアナログ信号（オー
ディオ信号）を出力する信号源であり、信号源５１は、
信号源５０が出力するアナログ信号と振幅が同一で位相
が反転したアナログ信号を出力する。
は入力抵抗ＲINを介して信号源５０の一方の出力端子６
０に接続され、オペアンプ１０の非反転入力端子は入力
抵抗ＲINを介して信号源５１の一方の出力端子６１に接
続され、信号源５０、５１の他の出力端子は共通接続さ
れ、接地されている。信号源５０はアナログ信号（オー
ディオ信号）を出力する信号源であり、信号源５１は、
信号源５０が出力するアナログ信号と振幅が同一で位相
が反転したアナログ信号を出力する。
【００３９】信号源５０、５１は、実際には図３に示す
ように、構成されている。すなわち、信号源５０は外付
けされる信号源５００と、信号源５００の出力をそのま
ま出力端子６０に出力するバッファ５０１とからなり、
信号源５１はバッファ５０１の出力を入力とし反転出力
を出力端子６１に出力する抵抗５１１、５１２とオペア
ンプ５１０からなる反転増幅器として構成されている。
信号源５００、インダクタンスＬ１、コンデンサＣ１か
らなる一対のローパスフィルタ及びスピーカ５２以外
は、半導体チップ上に形成されている。
ように、構成されている。すなわち、信号源５０は外付
けされる信号源５００と、信号源５００の出力をそのま
ま出力端子６０に出力するバッファ５０１とからなり、
信号源５１はバッファ５０１の出力を入力とし反転出力
を出力端子６１に出力する抵抗５１１、５１２とオペア
ンプ５１０からなる反転増幅器として構成されている。
信号源５００、インダクタンスＬ１、コンデンサＣ１か
らなる一対のローパスフィルタ及びスピーカ５２以外
は、半導体チップ上に形成されている。
【００４０】次に、差動積分回路１におけるオペアンプ
１０の具体的構成を図２に示す。このオペアンプは、差
動入力端子及び差動出力端子を有する同相帰還型のオペ
アンプである。同図において、オペアンプ１０は非反転
入力端子（IN＋）１００と、反転入力端子（IN−）１０
１と、反転出力端子（OUT＋）１０２と、反転出力端子
（OUT−）１０３と、基準電圧設定用端子１０４とを有
している。
１０の具体的構成を図２に示す。このオペアンプは、差
動入力端子及び差動出力端子を有する同相帰還型のオペ
アンプである。同図において、オペアンプ１０は非反転
入力端子（IN＋）１００と、反転入力端子（IN−）１０
１と、反転出力端子（OUT＋）１０２と、反転出力端子
（OUT−）１０３と、基準電圧設定用端子１０４とを有
している。
【００４１】非反転入力端子（IN＋）１００と反転入力
端子（IN−）１０１とには、ＰＭＯＳトランジスタＰ
１、Ｐ２のゲートが接続され、ＰＭＯＳトランジスタＰ
１のドレインはＮＭＯＳトランジスタＮ１のドレイン
に、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳト
ランジスタＮ２のドレインに、それぞれ接続されてい
る。また、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは
共通接続され、電流源１０６を介して電源電圧＋Ｖccが
供給される電源ラインに接続されている。
端子（IN−）１０１とには、ＰＭＯＳトランジスタＰ
１、Ｐ２のゲートが接続され、ＰＭＯＳトランジスタＰ
１のドレインはＮＭＯＳトランジスタＮ１のドレイン
に、ＰＭＯＳトランジスタＰ２のドレインはＮＭＯＳト
ランジスタＮ２のドレインに、それぞれ接続されてい
る。また、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは
共通接続され、電流源１０６を介して電源電圧＋Ｖccが
供給される電源ラインに接続されている。
【００４２】また、反転出力端子１０２と反転出力端子
１０３との間には抵抗値の等しい抵抗Ｒ１、Ｒ２の直列
回路が接続されており、その接続点ＸはＰＭＯＳトラン
ジスタＰ３のゲートに接続されている。接続点Ｘにおけ
る電位を中点電位Ｖｎとする。さらに、基準電圧設定用
端子１０４はＰＭＯＳトランジスタＰ４のゲートに接続
され、ＰＭＯＳトランジスタＰ３、Ｐ４のソースは共通
接続され、電流源１０７を介して電源電圧＋Ｖccが供給
される電源ラインに接続されている。
１０３との間には抵抗値の等しい抵抗Ｒ１、Ｒ２の直列
回路が接続されており、その接続点ＸはＰＭＯＳトラン
ジスタＰ３のゲートに接続されている。接続点Ｘにおけ
る電位を中点電位Ｖｎとする。さらに、基準電圧設定用
端子１０４はＰＭＯＳトランジスタＰ４のゲートに接続
され、ＰＭＯＳトランジスタＰ３、Ｐ４のソースは共通
接続され、電流源１０７を介して電源電圧＋Ｖccが供給
される電源ラインに接続されている。
【００４３】また、ＰＭＯＳトランジスタＰ３のドレイ
ンは、ＮＭＯＳトランジスタＮ３のドレインに接続さ
れ、ＰＭＯＳトランジスタＰ４のドレインは電源電圧−
Ｖccが供給される電源ラインに接続されている。また、
ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のソースは電源
電圧−Ｖccが供給される電源ラインに接続され、ゲート
は共通接続されている。さらに、ＮＭＯＳトランジスタ
Ｎ３のドレインとゲートとが短絡されており、ＮＭＯＳ
トランジスタＮ１、Ｎ２、Ｎ３はカレントミラーを構成
している。
ンは、ＮＭＯＳトランジスタＮ３のドレインに接続さ
れ、ＰＭＯＳトランジスタＰ４のドレインは電源電圧−
Ｖccが供給される電源ラインに接続されている。また、
ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３のソースは電源
電圧−Ｖccが供給される電源ラインに接続され、ゲート
は共通接続されている。さらに、ＮＭＯＳトランジスタ
Ｎ３のドレインとゲートとが短絡されており、ＮＭＯＳ
トランジスタＮ１、Ｎ２、Ｎ３はカレントミラーを構成
している。
【００４４】さらに、反転出力端子１０２、１０３はそ
れぞれ、電流源１０８、１０５を介して電源電圧＋Ｖcc
が供給される電源ラインに接続されている。また、反転
出力端子１０２、１０３はそれぞれ、ＮＭＯＳトランジ
スタＮ５、Ｎ４のドレインに接続されている。ＮＭＯＳ
トランジスタＮ４、Ｎ５のゲートはＮＭＯＳトランジス
タＮ１、Ｎ２のドレインに接続され、ＮＭＯＳトランジ
スタＮ４、Ｎ５のソースは電源電圧−Ｖccが供給される
電源ラインに接続されている。さらに、ＮＭＯＳトラン
ジスタＮ４、Ｎ５は、それぞれドレインとゲート間にコ
ンデンサ１０９、１１０が接続されている。なお、基準
電圧設定用端子１０４には基準電圧として例えば、０Ｖ
に設定されている。
れぞれ、電流源１０８、１０５を介して電源電圧＋Ｖcc
が供給される電源ラインに接続されている。また、反転
出力端子１０２、１０３はそれぞれ、ＮＭＯＳトランジ
スタＮ５、Ｎ４のドレインに接続されている。ＮＭＯＳ
トランジスタＮ４、Ｎ５のゲートはＮＭＯＳトランジス
タＮ１、Ｎ２のドレインに接続され、ＮＭＯＳトランジ
スタＮ４、Ｎ５のソースは電源電圧−Ｖccが供給される
電源ラインに接続されている。さらに、ＮＭＯＳトラン
ジスタＮ４、Ｎ５は、それぞれドレインとゲート間にコ
ンデンサ１０９、１１０が接続されている。なお、基準
電圧設定用端子１０４には基準電圧として例えば、０Ｖ
に設定されている。
【００４５】上記構成からなるオペアンプ１０の動作を
簡単に説明する。オペアンプ１０が動作中に中点電位Ｖ
ｎが低下したとする。このとき、ＰＭＯＳトランジスタ
Ｐ３を経由して電流源１０７よりＮＭＯＳトランジスタ
Ｎ３に流れる電流は増加し、これに伴い、カレントミラ
ーを構成するＮＭＯＳトランジスタＮ１、Ｎ２に流れる
電流も同時に増加する。
簡単に説明する。オペアンプ１０が動作中に中点電位Ｖ
ｎが低下したとする。このとき、ＰＭＯＳトランジスタ
Ｐ３を経由して電流源１０７よりＮＭＯＳトランジスタ
Ｎ３に流れる電流は増加し、これに伴い、カレントミラ
ーを構成するＮＭＯＳトランジスタＮ１、Ｎ２に流れる
電流も同時に増加する。
【００４６】この結果、ＮＭＯＳトランジスタＮ４、Ｎ
５のゲート・ソース間電位が低下し、ＮＭＯＳトランジ
スタＮ４、Ｎ５はオフ状態となり、反転出力端子１０
３、１０２の電位が上昇し、結局接続点Ｘの中点電位Ｖ
ｎがＰＭＯＳトランジスタＰ４のゲート電位である基準
電圧ＶREFに等しくなるまで上昇し、Ｖｎ＝ＶREFとなる
ように動作する。したがって、反転出力端子１０２、１
０３からは、常に中点電位Ｖｎ、すなわち基準電圧ＶRE
Fを基準とする差動出力信号のみが出力されることとな
る。
５のゲート・ソース間電位が低下し、ＮＭＯＳトランジ
スタＮ４、Ｎ５はオフ状態となり、反転出力端子１０
３、１０２の電位が上昇し、結局接続点Ｘの中点電位Ｖ
ｎがＰＭＯＳトランジスタＰ４のゲート電位である基準
電圧ＶREFに等しくなるまで上昇し、Ｖｎ＝ＶREFとなる
ように動作する。したがって、反転出力端子１０２、１
０３からは、常に中点電位Ｖｎ、すなわち基準電圧ＶRE
Fを基準とする差動出力信号のみが出力されることとな
る。
【００４７】このように、オペアンプ１０では、中点電
位Ｖｎが基準電圧ＶREFと一致するように同相帰還され
るために、同相入力が有っても反転出力端子１０２、１
０３には基準電圧ＶREFを基準とする差動出力信号のみ
が出力されるように動作する。このように構成されたオ
ペアンプを図１における差動積分回路１に使用したの
で、図１に示す自走式ＰＷＭ増幅器はコンパレータ２を
除いて、完全に平衡動作させることができる。
位Ｖｎが基準電圧ＶREFと一致するように同相帰還され
るために、同相入力が有っても反転出力端子１０２、１
０３には基準電圧ＶREFを基準とする差動出力信号のみ
が出力されるように動作する。このように構成されたオ
ペアンプを図１における差動積分回路１に使用したの
で、図１に示す自走式ＰＷＭ増幅器はコンパレータ２を
除いて、完全に平衡動作させることができる。
【００４８】図１に戻り、上記構成からなる自走式ＰＷ
Ｍ増幅器の動作を、図４を参照して説明する。上記構成
において、信号源５０、５１よりそれぞれ、互いに逆相
のアナログ信号ＶIN，−ＶINが入力抵抗ＲINを介して差
動積分回路１を構成するオペアンプ１０の反転入力端子
IN−、非反転入力端子IN＋に入力されるとともに、オペ
アンプ１０の反転入力端子IN−、非反転入力端子IN＋に
はそれぞれ、帰還用抵抗ＲNFを介してスイッチング回路
４−１、４−２を構成するＣＭＯＳインバータ４０、４
１の出力信号の一部が負帰還される。
Ｍ増幅器の動作を、図４を参照して説明する。上記構成
において、信号源５０、５１よりそれぞれ、互いに逆相
のアナログ信号ＶIN，−ＶINが入力抵抗ＲINを介して差
動積分回路１を構成するオペアンプ１０の反転入力端子
IN−、非反転入力端子IN＋に入力されるとともに、オペ
アンプ１０の反転入力端子IN−、非反転入力端子IN＋に
はそれぞれ、帰還用抵抗ＲNFを介してスイッチング回路
４−１、４−２を構成するＣＭＯＳインバータ４０、４
１の出力信号の一部が負帰還される。
【００４９】差動積分回路１では、完全平衡動作し、信
号源５０から出力されるアナログ信号ＶINと帰還用抵抗
ＲNFを介して負帰還されるＣＭＯＳインバータ４０の出
力信号（スイッチング信号）との差分と、信号源５１か
ら出力されるアナログ信号−ＶINと帰還用抵抗ＲNFを介
して負帰還されるＣＭＯＳインバータ４１の出力信号
（スイッチング信号）との差分との差を等価的に積分
し、互いに極性の異なる２つの積分信号を、ヒステリシ
ス特性を有するコンパレータ２に出力する。
号源５０から出力されるアナログ信号ＶINと帰還用抵抗
ＲNFを介して負帰還されるＣＭＯＳインバータ４０の出
力信号（スイッチング信号）との差分と、信号源５１か
ら出力されるアナログ信号−ＶINと帰還用抵抗ＲNFを介
して負帰還されるＣＭＯＳインバータ４１の出力信号
（スイッチング信号）との差分との差を等価的に積分
し、互いに極性の異なる２つの積分信号を、ヒステリシ
ス特性を有するコンパレータ２に出力する。
【００５０】コンパレータ２では、差動積分回路１より
入力された２つの積分信号を比較し、入力信号に応じた
パルス幅の２値のＰＷＭ信号に変換する。このＰＷＭ信
号は駆動回路３−１、３−２で増幅され、駆動回路３−
１、３−２は、ＰＷＭ信号に基づいてスイッチング回路
４−１としてのＣＭＯＳインバータ４０、４１をスイッ
チング駆動する。
入力された２つの積分信号を比較し、入力信号に応じた
パルス幅の２値のＰＷＭ信号に変換する。このＰＷＭ信
号は駆動回路３−１、３−２で増幅され、駆動回路３−
１、３−２は、ＰＷＭ信号に基づいてスイッチング回路
４−１としてのＣＭＯＳインバータ４０、４１をスイッ
チング駆動する。
【００５１】ＣＭＯＳインバータ４０の出力信号は、イ
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタを介して、スピーカ５２の一方の入力端子に出力
され、ＣＭＯＳインバータ４１の出力信号は、インダク
タンスＬ１、コンデンサＣ１からなるローパスフィルタ
を介して、スピーカ５２の他方の入力端子に出力され
る。
ンダクタンスＬ１、コンデンサＣ１からなるローパスフ
ィルタを介して、スピーカ５２の一方の入力端子に出力
され、ＣＭＯＳインバータ４１の出力信号は、インダク
タンスＬ１、コンデンサＣ１からなるローパスフィルタ
を介して、スピーカ５２の他方の入力端子に出力され
る。
【００５２】これと同時に、ＣＭＯＳインバータ４０、
４１の出力信号は、帰還用抵抗ＲNFを介して差動積分回
路１を構成するオペアンプ１０の反転入力端子IN−、非
反転入力端子IN＋に、それぞれ負帰還され、自走する。
４１の出力信号は、帰還用抵抗ＲNFを介して差動積分回
路１を構成するオペアンプ１０の反転入力端子IN−、非
反転入力端子IN＋に、それぞれ負帰還され、自走する。
【００５３】ＣＭＯＳインバータ４０の出力が正の電源
電圧＋Ｖccにあるときは差動積分回路１の反転出力端子
OUT＋における出力電圧Ｖ1aは、時間経過と共に負方向
に増加し、これに伴いコンパレータ２を構成するオペア
ンプ２０の入力電圧Ｖ2aも負方向に増加する。そして入
力電圧Ｖ2aが０Ｖになった時点で、オペアンプ２０の出
力、すなわちＰＷＭ信号が反転するために、ＣＭＯＳイ
ンバータ４０の出力も反転する。
電圧＋Ｖccにあるときは差動積分回路１の反転出力端子
OUT＋における出力電圧Ｖ1aは、時間経過と共に負方向
に増加し、これに伴いコンパレータ２を構成するオペア
ンプ２０の入力電圧Ｖ2aも負方向に増加する。そして入
力電圧Ｖ2aが０Ｖになった時点で、オペアンプ２０の出
力、すなわちＰＷＭ信号が反転するために、ＣＭＯＳイ
ンバータ４０の出力も反転する。
【００５４】このときオペアンプ２０の入力側にＣＭＯ
Ｓインバータ４０の反転出力が正帰還されるので、この
時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳ
インバータ４０の出力電圧Ｖ3a及び抵抗２１，２２の抵
抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2a
は０Ｖから負方向に急激に落ち込むように変化する。
Ｓインバータ４０の反転出力が正帰還されるので、この
時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳ
インバータ４０の出力電圧Ｖ3a及び抵抗２１，２２の抵
抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2a
は０Ｖから負方向に急激に落ち込むように変化する。
【００５５】ＣＭＯＳインバータ４０の出力電圧Ｖ3aが
電源電圧＋Ｖccから−Ｖccに反転すると、差動積分回路
１の出力電圧Ｖ1aが正方向に増加し、これに伴いコンパ
レータ２を構成するオペアンプ２０の入力電圧Ｖ2aも正
方向に増加する。そして、入力電圧Ｖ2aが０Ｖになった
時点で、オペアンプ２０の出力、すなわちＰＷＭ信号が
反転するために、ＣＭＯＳインバータ４０の出力も電源
電圧−Ｖccから＋Ｖccに反転する。
電源電圧＋Ｖccから−Ｖccに反転すると、差動積分回路
１の出力電圧Ｖ1aが正方向に増加し、これに伴いコンパ
レータ２を構成するオペアンプ２０の入力電圧Ｖ2aも正
方向に増加する。そして、入力電圧Ｖ2aが０Ｖになった
時点で、オペアンプ２０の出力、すなわちＰＷＭ信号が
反転するために、ＣＭＯＳインバータ４０の出力も電源
電圧−Ｖccから＋Ｖccに反転する。
【００５６】このときオペアンプ２０の入力側にＣＭＯ
Ｓインバータ４０の反転出力が正帰還されるので、この
時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳ
インバータ４０の出力電圧Ｖ3a及び抵抗２１、２２の抵
抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2a
は０Ｖから正方向に急激に跳ね上がるように上昇する。
このようにして差動積分回路１の出力電圧Ｖ1a、オペア
ンプ２０の入力電圧Ｖ2a及びＣＭＯＳインバータ４０の
出力電圧Ｖ3aは図４（Ａ）に示すように変化する。
Ｓインバータ４０の反転出力が正帰還されるので、この
時点における差動積分回路１の出力電圧Ｖ1a、ＣＭＯＳ
インバータ４０の出力電圧Ｖ3a及び抵抗２１、２２の抵
抗比で決まるレベルまでオペアンプ２０の入力電圧Ｖ2a
は０Ｖから正方向に急激に跳ね上がるように上昇する。
このようにして差動積分回路１の出力電圧Ｖ1a、オペア
ンプ２０の入力電圧Ｖ2a及びＣＭＯＳインバータ４０の
出力電圧Ｖ3aは図４（Ａ）に示すように変化する。
【００５７】また、差動積分回路１の反転出力端子OUT
−における出力電圧Ｖ1b、コンパレータ２におけるオペ
アンプ２０の入力電圧Ｖ2b、ＣＭＯＳインバータ４１の
出力電圧Ｖ3bは、ＣＭＯＳインバータ４１の出力電圧Ｖ
3bの出力波形がＣＭＯＳインバータ４０の出力電圧Ｖ3a
を反転した波形となるので、差動積分回路１の出力電圧
Ｖ1b、オペアンプ２０の入力電圧Ｖ2bの波形も差動積分
回路１の出力電圧Ｖ1a、オペアンプ２０の入力電圧Ｖ2a
の波形を反転した波形となり、図４（Ｂ）に示すように
なる。但し、抵抗２２と抵抗２４の抵抗値は等しく、か
つ抵抗２１と抵抗２３の抵抗値は等しいものとする。
−における出力電圧Ｖ1b、コンパレータ２におけるオペ
アンプ２０の入力電圧Ｖ2b、ＣＭＯＳインバータ４１の
出力電圧Ｖ3bは、ＣＭＯＳインバータ４１の出力電圧Ｖ
3bの出力波形がＣＭＯＳインバータ４０の出力電圧Ｖ3a
を反転した波形となるので、差動積分回路１の出力電圧
Ｖ1b、オペアンプ２０の入力電圧Ｖ2bの波形も差動積分
回路１の出力電圧Ｖ1a、オペアンプ２０の入力電圧Ｖ2a
の波形を反転した波形となり、図４（Ｂ）に示すように
なる。但し、抵抗２２と抵抗２４の抵抗値は等しく、か
つ抵抗２１と抵抗２３の抵抗値は等しいものとする。
【００５８】本発明の第１の実施の形態に係る自走式Ｐ
ＷＭ増幅器によれば、自走式ＰＷＭ増幅器の回路構成全
体を平衡入力でかつ平衡出力となるように平衡回路化し
たので、外来ノイズの影響を受けにくくなり、相互干渉
を低減できる。また、平衡動作により偶数次の高調波歪
が打ち消され、歪率特性の改善が図れる。さらに、コン
パレータの２つの差動入力端子にそれぞれ、正帰還をか
けるようにしたので、比較タイミングでのコンパレータ
の入力電圧が０Ｖとなり、低電圧動作させることができ
る。
ＷＭ増幅器によれば、自走式ＰＷＭ増幅器の回路構成全
体を平衡入力でかつ平衡出力となるように平衡回路化し
たので、外来ノイズの影響を受けにくくなり、相互干渉
を低減できる。また、平衡動作により偶数次の高調波歪
が打ち消され、歪率特性の改善が図れる。さらに、コン
パレータの２つの差動入力端子にそれぞれ、正帰還をか
けるようにしたので、比較タイミングでのコンパレータ
の入力電圧が０Ｖとなり、低電圧動作させることができ
る。
【００５９】さらに、本実施の形態に係る自走式ＰＷＭ
増幅器によれば、差動積分回路を構成するオペアンプと
して差動入力でかつ差動出力の同相帰還型オペアンプを
使用するようにしたので、上記差動積分回路を完全平衡
動作させることができ、外来ノイズの影響をさらに低減
することができる。すなわち、差動積分回路を構成する
積分用コンデンサのインピーダンスが高く、積分回路が
自走式ＰＷＭ増幅器の初段の回路となっていること、さ
らには高い周波数で充放電を繰り返すために上記積分回
路は外来ノイズの影響を受けやすいが、積分回路を差動
入力でかつ差動出力の同相帰還型オペアンプで完全平衡
動作させることにより、外来ノイズを除去でき、また、
低電圧動作させることができる。
増幅器によれば、差動積分回路を構成するオペアンプと
して差動入力でかつ差動出力の同相帰還型オペアンプを
使用するようにしたので、上記差動積分回路を完全平衡
動作させることができ、外来ノイズの影響をさらに低減
することができる。すなわち、差動積分回路を構成する
積分用コンデンサのインピーダンスが高く、積分回路が
自走式ＰＷＭ増幅器の初段の回路となっていること、さ
らには高い周波数で充放電を繰り返すために上記積分回
路は外来ノイズの影響を受けやすいが、積分回路を差動
入力でかつ差動出力の同相帰還型オペアンプで完全平衡
動作させることにより、外来ノイズを除去でき、また、
低電圧動作させることができる。
【００６０】次に、本発明の第２の実施の形態に係る自
走式ＰＷＭ増幅器の構成を図５に示す。本実施の形態に
係る自走式ＰＷＭ増幅器が第１の実施の形態に係る自走
式ＰＷＭ増幅器と構成上、異なるのはコンパレータ２を
構成するオペアンプとして差動入力端子及び差動出力端
子を有する同相帰還型のオペアンプ２００を使用した点
であり、他の構成は基本的には同一であるので同一の要
素には同一の符号を付して重複する説明は省略する。
走式ＰＷＭ増幅器の構成を図５に示す。本実施の形態に
係る自走式ＰＷＭ増幅器が第１の実施の形態に係る自走
式ＰＷＭ増幅器と構成上、異なるのはコンパレータ２を
構成するオペアンプとして差動入力端子及び差動出力端
子を有する同相帰還型のオペアンプ２００を使用した点
であり、他の構成は基本的には同一であるので同一の要
素には同一の符号を付して重複する説明は省略する。
【００６１】なお、７０、７１はコンパレータ２を構成
するオペアンプ２００の反転出力OUT−、OUT＋からそれ
ぞれ、出力されるＰＷＭ信号を増幅する駆動回路、４
０、４１はＣＭＯＳインバータである。コンパレータ２
を構成するオペアンプ２００の構成を図６に示す。同図
において、オペアンプ２００は、反転入力端子（IN−）
２０００と、非反転入力端子（IN＋）２００１と、反転
出力端子（OUT−）２００３と、反転出力端子（OUT＋）
２００４とを有している。
するオペアンプ２００の反転出力OUT−、OUT＋からそれ
ぞれ、出力されるＰＷＭ信号を増幅する駆動回路、４
０、４１はＣＭＯＳインバータである。コンパレータ２
を構成するオペアンプ２００の構成を図６に示す。同図
において、オペアンプ２００は、反転入力端子（IN−）
２０００と、非反転入力端子（IN＋）２００１と、反転
出力端子（OUT−）２００３と、反転出力端子（OUT＋）
２００４とを有している。
【００６２】反転入力端子（IN−）２０００、非反転入
力端子（IN＋）２００１はそれぞれ差動入力段を構成す
るＰＭＯＳトランジスタ２００５、２００６のゲートに
接続され、ＰＭＯＳトランジスタ２００５、２００６の
ソースは共通接続され電流源２０１２を介して電源電圧
＋Ｖccが供給される電源ラインに接続されている。ま
た、ＰＭＯＳトランジスタ２００５、２００６のドレイ
ンはＮＭＯＳトランジスタ２００７、２００６のドレイ
ンにそれぞれ、接続され、これらのソースは共通接続さ
れ、電源電圧−Ｖccが供給される電源ラインに接続され
ている。
力端子（IN＋）２００１はそれぞれ差動入力段を構成す
るＰＭＯＳトランジスタ２００５、２００６のゲートに
接続され、ＰＭＯＳトランジスタ２００５、２００６の
ソースは共通接続され電流源２０１２を介して電源電圧
＋Ｖccが供給される電源ラインに接続されている。ま
た、ＰＭＯＳトランジスタ２００５、２００６のドレイ
ンはＮＭＯＳトランジスタ２００７、２００６のドレイ
ンにそれぞれ、接続され、これらのソースは共通接続さ
れ、電源電圧−Ｖccが供給される電源ラインに接続され
ている。
【００６３】さらに、ＮＭＯＳトランジスタ２００６の
ドレインは抵抗２００８、２００９の直列回路を介して
ＮＭＯＳトランジスタ２００７のドレインに接続され、
ＮＭＯＳトランジスタ２００６、２００７のゲートは直
結されている。また、抵抗２００８、２００９の接続点
はＮＭＯＳトランジスタ２００６、２００７のゲートに
それぞれ、接続されている。
ドレインは抵抗２００８、２００９の直列回路を介して
ＮＭＯＳトランジスタ２００７のドレインに接続され、
ＮＭＯＳトランジスタ２００６、２００７のゲートは直
結されている。また、抵抗２００８、２００９の接続点
はＮＭＯＳトランジスタ２００６、２００７のゲートに
それぞれ、接続されている。
【００６４】さらに、オペアンプ２００の出力段を構成
するＮＭＯＳトランジスタ２０１０、２０１１のゲート
は、それぞれ、ＮＭＯＳトランジスタ２００７、２００
６のドレインに接続されている。ＮＭＯＳトランジスタ
２０１０、２０１１のドレインはそれぞれ、電流源２０
１３、２０１４を介して電源電圧＋Ｖccが供給される電
源ラインに接続されている。
するＮＭＯＳトランジスタ２０１０、２０１１のゲート
は、それぞれ、ＮＭＯＳトランジスタ２００７、２００
６のドレインに接続されている。ＮＭＯＳトランジスタ
２０１０、２０１１のドレインはそれぞれ、電流源２０
１３、２０１４を介して電源電圧＋Ｖccが供給される電
源ラインに接続されている。
【００６５】また、ＮＭＯＳトランジスタ２０１０、２
０１１のソースは共通接続されて電源電圧−Ｖccが供給
される電源ラインに接続されている。ＮＭＯＳトランジ
スタ２０１１のドレインはインバータ２０１５を介して
反転出力端子（OUT−）２００３に接続され、ＮＭＯＳ
トランジスタ２０１０のドレインはインバータ２０１６
を介して反転出力端子（OUT＋）２００４に接続されて
いる。上記構成からなるオペアンプ２００を用いること
により同相成分を除去するように動作する差動入力差動
出力型のコンパレータ２を構成することができる。
０１１のソースは共通接続されて電源電圧−Ｖccが供給
される電源ラインに接続されている。ＮＭＯＳトランジ
スタ２０１１のドレインはインバータ２０１５を介して
反転出力端子（OUT−）２００３に接続され、ＮＭＯＳ
トランジスタ２０１０のドレインはインバータ２０１６
を介して反転出力端子（OUT＋）２００４に接続されて
いる。上記構成からなるオペアンプ２００を用いること
により同相成分を除去するように動作する差動入力差動
出力型のコンパレータ２を構成することができる。
【００６６】本発明の第２の実施の形態に係る自走式Ｐ
ＷＭ増幅器によれば、さらに、ヒステリシス特性を有す
るコンパレータを構成するオペアンプとして差動入力で
かつ差動出力の同相帰還型オペアンプを使用するように
したので、上記コンパレータを完全平衡動作させること
ができ、外来ノイズの影響をさらに低減することができ
る。
ＷＭ増幅器によれば、さらに、ヒステリシス特性を有す
るコンパレータを構成するオペアンプとして差動入力で
かつ差動出力の同相帰還型オペアンプを使用するように
したので、上記コンパレータを完全平衡動作させること
ができ、外来ノイズの影響をさらに低減することができ
る。
【００６７】次に、本発明の第３の実施の形態に係る自
走式ＰＷＭ増幅器について図７乃至図９を参照して説明
する。本実施の形態に係る自走式ＰＷＭ増幅器は、増幅
器出力を初段の差動積分回路に負帰還する帰還回路を上
記増幅器出力のうち高域周波数成分を通過させる第１の
帰還ループと、上記増幅器出力のうち低域周波数成分を
通過させる第２の帰還ループとからなる多重帰還回路と
したことを特徴とするものである。
走式ＰＷＭ増幅器について図７乃至図９を参照して説明
する。本実施の形態に係る自走式ＰＷＭ増幅器は、増幅
器出力を初段の差動積分回路に負帰還する帰還回路を上
記増幅器出力のうち高域周波数成分を通過させる第１の
帰還ループと、上記増幅器出力のうち低域周波数成分を
通過させる第２の帰還ループとからなる多重帰還回路と
したことを特徴とするものである。
【００６８】図７に本実施の形態に係る自走式ＰＷＭ増
幅器に使用される帰還回路の構成を示す。同図に示すよ
うに、この帰還回路は、自走式ＰＷＭ増幅器の出力側と
差動積分回路の入力側に接続され、増幅器の出力のうち
高域周波数成分を通過させる帰還用抵抗ＲNF1及び帰還
用コンデンサＣNF1の直列回路からなる第１の帰還ルー
プと、増幅器出力のうち低域周波数成分を通過させる帰
還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF２よ
りなるＴ型回路である第２の帰還ループとから構成され
る。
幅器に使用される帰還回路の構成を示す。同図に示すよ
うに、この帰還回路は、自走式ＰＷＭ増幅器の出力側と
差動積分回路の入力側に接続され、増幅器の出力のうち
高域周波数成分を通過させる帰還用抵抗ＲNF1及び帰還
用コンデンサＣNF1の直列回路からなる第１の帰還ルー
プと、増幅器出力のうち低域周波数成分を通過させる帰
還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF２よ
りなるＴ型回路である第２の帰還ループとから構成され
る。
【００６９】図７において、８０は、本発明の実施の形
態に係る自走式ＰＷＭ増幅器の出力段の電圧源を、８１
は自走式ＰＷＭ増幅器における差動積分回路の入力側の
電流源を示している。また、帰還用抵抗ＲNF1の抵抗値
をＲとし、帰還用コンデンサＣNF1の容量値をＣとする
と、帰還用抵抗ＲNF2の抵抗値はＲNF2-＝Ｒ／２、帰還
用コンデンサＣNF1の容量値はＣNF1＝４Ｃである。
態に係る自走式ＰＷＭ増幅器の出力段の電圧源を、８１
は自走式ＰＷＭ増幅器における差動積分回路の入力側の
電流源を示している。また、帰還用抵抗ＲNF1の抵抗値
をＲとし、帰還用コンデンサＣNF1の容量値をＣとする
と、帰還用抵抗ＲNF2の抵抗値はＲNF2-＝Ｒ／２、帰還
用コンデンサＣNF1の容量値はＣNF1＝４Ｃである。
【００７０】図９に示す自走式ＰＷＭ増幅器は、図１に
示した第１の実施の形態に係る自走式ＰＷＭ増幅器にお
いて、帰還回路のみを図７に示す多重帰還回路に置換し
たものであり、他の構成は図１と同様である。本実施の
形態に係る自走式ＰＷＭ増幅器は、既述したように全体
を平衡回路化しているために、帰還回路も増幅器出力側
と差動積分回路の反転入力側に接続される第１の帰還回
路と、増幅器出力側と差動積分回路の非反転入力側に接
続される第２の帰還回路とを有している。
示した第１の実施の形態に係る自走式ＰＷＭ増幅器にお
いて、帰還回路のみを図７に示す多重帰還回路に置換し
たものであり、他の構成は図１と同様である。本実施の
形態に係る自走式ＰＷＭ増幅器は、既述したように全体
を平衡回路化しているために、帰還回路も増幅器出力側
と差動積分回路の反転入力側に接続される第１の帰還回
路と、増幅器出力側と差動積分回路の非反転入力側に接
続される第２の帰還回路とを有している。
【００７１】図９において、第１の帰還回路は、帰還用
抵抗ＲNF1及び帰還用コンデンサＣNF1の直列回路をＣＭ
ＯＳインバータ４０の出力端と差動積分回路を構成する
オペアンプ１０の反転入力端子との間に接続されること
により形成せれる第１の帰還ループと、インダクタンス
Ｌ１、コンデンサＣ１からなるローパスフィルタの出力
端と、オペアンプ１０の反転入力端子との間に接続され
る帰還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF
２よりなるＴ型回路が接続されることにより形成される
第２の帰還ループとを有している。第２の帰還回路の構
成は、第１の帰還回路と構成が同一であるので、説明を
省略する。
抵抗ＲNF1及び帰還用コンデンサＣNF1の直列回路をＣＭ
ＯＳインバータ４０の出力端と差動積分回路を構成する
オペアンプ１０の反転入力端子との間に接続されること
により形成せれる第１の帰還ループと、インダクタンス
Ｌ１、コンデンサＣ１からなるローパスフィルタの出力
端と、オペアンプ１０の反転入力端子との間に接続され
る帰還用抵抗ＲNF２，ＲNF２及び帰還用コンデンサＣNF
２よりなるＴ型回路が接続されることにより形成される
第２の帰還ループとを有している。第２の帰還回路の構
成は、第１の帰還回路と構成が同一であるので、説明を
省略する。
【００７２】第１、第２の帰還回路において、図８に示
すように第１の帰還ループにより負荷であるスピーカ５
２に供給する出力信号のうち高域周波数成分を通過させ
る周波数特性Ｉ２が得られ、また第２の帰還ループによ
りスピーカ５２に供給する出力信号のうち低域周波数成
分を通過させる周波数特性Ｉ１が得られ、結果として周
波数特性Ｉ1、Ｉ2を合成した低域から高域の周波数帯域
にわたって平坦な周波数特性となる。ここで、出力が−
３ｄＢとなるカットオフ周波数ｆｃは、周波数特性Ｉ
1，Ｉ2とも、ｆｃ＝１／２πＣＲとなり、例えば、１０
ＫＨに選択される。
すように第１の帰還ループにより負荷であるスピーカ５
２に供給する出力信号のうち高域周波数成分を通過させ
る周波数特性Ｉ２が得られ、また第２の帰還ループによ
りスピーカ５２に供給する出力信号のうち低域周波数成
分を通過させる周波数特性Ｉ１が得られ、結果として周
波数特性Ｉ1、Ｉ2を合成した低域から高域の周波数帯域
にわたって平坦な周波数特性となる。ここで、出力が−
３ｄＢとなるカットオフ周波数ｆｃは、周波数特性Ｉ
1，Ｉ2とも、ｆｃ＝１／２πＣＲとなり、例えば、１０
ＫＨに選択される。
【００７３】本発明の第３の実施の形態に係る自走式Ｐ
ＷＭ増幅器によれば、自走式ＰＷＭ増幅器において、第
１、第２の帰還回路は、負荷に供給する出力信号のうち
高域周波数成分を通過させる第１の帰還ループと、前記
出力信号のうち低域周波数成分を通過させる第２の帰還
ループとから構成されるので、入力信号の周波数帯域に
おいて、低域から高域にわたって、Ｓ／Ｎの向上及び歪
率特性の向上が図れる。
ＷＭ増幅器によれば、自走式ＰＷＭ増幅器において、第
１、第２の帰還回路は、負荷に供給する出力信号のうち
高域周波数成分を通過させる第１の帰還ループと、前記
出力信号のうち低域周波数成分を通過させる第２の帰還
ループとから構成されるので、入力信号の周波数帯域に
おいて、低域から高域にわたって、Ｓ／Ｎの向上及び歪
率特性の向上が図れる。
【００７４】図１０は、図１１に示した従来の自走式Ｐ
ＷＭ増幅器における増幅器出力側から積分回路の入力側
に帰還する帰還用抵抗ＲNFの代わりに図７に示す帰還回
路を置換したものである。このように構成することによ
り、図１１に示した従来の自走式ＰＷＭ増幅器に比して
低域から高域にわたって、Ｓ／Ｎの向上及び歪率特性の
向上が図れる。
ＷＭ増幅器における増幅器出力側から積分回路の入力側
に帰還する帰還用抵抗ＲNFの代わりに図７に示す帰還回
路を置換したものである。このように構成することによ
り、図１１に示した従来の自走式ＰＷＭ増幅器に比して
低域から高域にわたって、Ｓ／Ｎの向上及び歪率特性の
向上が図れる。
【００７５】
【発明の効果】請求項１、２、３に記載の発明によれ
ば、自走式ＰＷＭ増幅器の回路構成全体を平衡入力でか
つ平衡出力となるように平衡回路化したので、外来ノイ
ズの影響を受けにくくなり、相互干渉を低減できる。ま
た、平衡動作により偶数次の高調波歪が打ち消され、歪
率特性の改善が図れる。
ば、自走式ＰＷＭ増幅器の回路構成全体を平衡入力でか
つ平衡出力となるように平衡回路化したので、外来ノイ
ズの影響を受けにくくなり、相互干渉を低減できる。ま
た、平衡動作により偶数次の高調波歪が打ち消され、歪
率特性の改善が図れる。
【００７６】また、平衡動作により偶数次の高調波歪が
打ち消され、歪率特性の改善が図れる。さらに、コンパ
レータの２つの差動入力端子にそれぞれ、正帰還をかけ
るようにしたので、比較タイミングでのコンパレータの
入力電圧が０Ｖとなり、低電圧動作させることができ
る。
打ち消され、歪率特性の改善が図れる。さらに、コンパ
レータの２つの差動入力端子にそれぞれ、正帰還をかけ
るようにしたので、比較タイミングでのコンパレータの
入力電圧が０Ｖとなり、低電圧動作させることができ
る。
【００７７】請求項４に記載の発明によれば、差動積分
回路を構成するオペアンプとして差動入力でかつ差動出
力の同相帰還型オペアンプを使用するようにしたので、
上記差動積分回路を完全平衡動作させることができ、外
来ノイズの影響をさらに低減することができる。
回路を構成するオペアンプとして差動入力でかつ差動出
力の同相帰還型オペアンプを使用するようにしたので、
上記差動積分回路を完全平衡動作させることができ、外
来ノイズの影響をさらに低減することができる。
【００７８】すなわち、差動積分回路を構成する積分用
コンデンサのインピーダンスが高く、積分回路が自走式
ＰＷＭ増幅器の初段の回路となっていること、さらには
高い周波数で充放電を繰り返すことにために上記積分回
路は外来ノイズの影響を受けやすいが、積分回路を差動
入力でかつ差動出力の同相帰還型オペアンプで完全平衡
動作させることにより、外来ノイズを除去でき、また、
低電圧動作させることができる。
コンデンサのインピーダンスが高く、積分回路が自走式
ＰＷＭ増幅器の初段の回路となっていること、さらには
高い周波数で充放電を繰り返すことにために上記積分回
路は外来ノイズの影響を受けやすいが、積分回路を差動
入力でかつ差動出力の同相帰還型オペアンプで完全平衡
動作させることにより、外来ノイズを除去でき、また、
低電圧動作させることができる。
【００７９】請求項５に記載の発明によれば、さらに、
ヒステリシス特性を有するコンパレータを構成するオペ
アンプとして差動入力でかつ差動出力の同相帰還型オペ
アンプを使用するようにしたので、上記差動積分回路を
完全平衡動作させることができ、外来ノイズの影響をさ
らに低減することができる。
ヒステリシス特性を有するコンパレータを構成するオペ
アンプとして差動入力でかつ差動出力の同相帰還型オペ
アンプを使用するようにしたので、上記差動積分回路を
完全平衡動作させることができ、外来ノイズの影響をさ
らに低減することができる。
【００８０】請求項６に記載の発明によれば、自走式Ｐ
ＷＭ増幅器において、前記第１、第２の帰還回路は、前
記負荷に供給する出力信号のうち高域周波数成分を通過
させる第１の帰還ループと、前記出力信号のうち低域周
波数成分を通過させる第２の帰還ループとから構成され
るので、入力信号の周波数帯域において、低域から高域
にわたって、Ｓ／Ｎの向上及び歪率特性の向上が図れ
る。
ＷＭ増幅器において、前記第１、第２の帰還回路は、前
記負荷に供給する出力信号のうち高域周波数成分を通過
させる第１の帰還ループと、前記出力信号のうち低域周
波数成分を通過させる第２の帰還ループとから構成され
るので、入力信号の周波数帯域において、低域から高域
にわたって、Ｓ／Ｎの向上及び歪率特性の向上が図れ
る。
【図１】 本発明の第１の実施の形態に係る自走式ＰＷ
Ｍ増幅器の構成を示す回路図。
Ｍ増幅器の構成を示す回路図。
【図２】 図１に示した本発明の第１の実施の形態に係
る自走式ＰＷＭ増幅器における差動積分回路に使用する
オペアンプの具体的構成を示す回路図。
る自走式ＰＷＭ増幅器における差動積分回路に使用する
オペアンプの具体的構成を示す回路図。
【図３】 図１に示した本発明の第１の実施の形態に係
る自走式ＰＷＭ増幅器における信号源の具体的構成を示
す回路図。
る自走式ＰＷＭ増幅器における信号源の具体的構成を示
す回路図。
【図４】 図１に示した本発明の第１の実施の形態に係
る自走式ＰＷＭ増幅器の各部の動作を示す波形図。
る自走式ＰＷＭ増幅器の各部の動作を示す波形図。
【図５】 本発明の第２の実施の形態に係る自走式ＰＷ
Ｍ増幅器の構成を示す回路図。
Ｍ増幅器の構成を示す回路図。
【図６】 図５に示した本発明の第２の実施の形態に係
る自走式ＰＷＭ増幅器におけるコンパレータの具体的構
成を示す回路図。
る自走式ＰＷＭ増幅器におけるコンパレータの具体的構
成を示す回路図。
【図７】 本発明の実施の形態に係る自走式ＰＷＭ増幅
器に適用される帰還回路の構成を示す回路図。
器に適用される帰還回路の構成を示す回路図。
【図８】 図７に示した帰還回路が適用される本発明の
各実施の形態に係る自走式ＰＷＭ増幅器における増幅器
出力の周波数特性を示す特性図。
各実施の形態に係る自走式ＰＷＭ増幅器における増幅器
出力の周波数特性を示す特性図。
【図９】 本発明の第３の実施の形態に係る自走式ＰＷ
Ｍ増幅器の構成を示す回路図。
Ｍ増幅器の構成を示す回路図。
【図１０】 従来の自走式ＰＷＭ増幅器における帰還回
路を図７に示した帰還回路に置換した構成例を示す回路
図。
路を図７に示した帰還回路に置換した構成例を示す回路
図。
【図１１】 従来の自走式ＰＷＭ増幅器の構成例を示す
回路図。
回路図。
【図１２】 図１１に示した自走式ＰＷＭ増幅器におい
て積分回路に信号源からアナログ信号が入力されない状
態における各部の動作状態を示す波形図。
て積分回路に信号源からアナログ信号が入力されない状
態における各部の動作状態を示す波形図。
【図１３】 図１１に示した自走式ＰＷＭ増幅器におい
て積分回路に信号源からアナログ信号が入力された状態
における各部の動作状態を示す波形図。
て積分回路に信号源からアナログ信号が入力された状態
における各部の動作状態を示す波形図。
【図１４】 従来の自走式ＰＷＭ増幅器の改良例を示す
回路図。
回路図。
【図１５】 自走式ＰＷＭ増幅器においてコンパレータ
以外の全ての回路を差動的に構成した構成例示す回路
図。
以外の全ての回路を差動的に構成した構成例示す回路
図。
【図１６】 自走式ＰＷＭ増幅器の出力段におけるスイ
ッチング回路として使用されるＣＭＯＳインバータの接
続関係を示す回路図。
ッチング回路として使用されるＣＭＯＳインバータの接
続関係を示す回路図。
１…差動積分回路、２…コンパレータ、３−１、３−２
…駆動回路、４−１、４−２…スイッチング回路、１
０、２０…オペアンプ、１１、１２…積分用コンデン
サ、２１〜２４…抵抗、ＲIN…入力抵抗、ＲNF…帰還用
抵抗、３０〜３２…ドライバ、４０、４１…ＣＭＯＳイ
ンバータ、５０、５１…信号源、５２…スピーカ、Ｌ１
…インダクタンス、Ｃ１…コンデンサ
…駆動回路、４−１、４−２…スイッチング回路、１
０、２０…オペアンプ、１１、１２…積分用コンデン
サ、２１〜２４…抵抗、ＲIN…入力抵抗、ＲNF…帰還用
抵抗、３０〜３２…ドライバ、４０、４１…ＣＭＯＳイ
ンバータ、５０、５１…信号源、５２…スピーカ、Ｌ１
…インダクタンス、Ｃ１…コンデンサ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J091 AA02 AA27 AA41 CA21 CA37
CA41 FA09 HA10 HA17 HA25
HA29 HA33 HA39 KA01 KA02
KA04 KA05 KA09 KA17 KA31
KA62 MA08 MA12 MA13 MA23
SA05 TA01 TA02 TA06 UW01
5J500 AA02 AA27 AA41 AC21 AC37
AC41 AF09 AH10 AH17 AH25
AH29 AH33 AH39 AK01 AK02
AK04 AK05 AK09 AK17 AK31
AK62 AM08 AM12 AM13 AM23
AS05 AT01 AT02 AT06 WU01
Claims (6)
- 【請求項１】 第１の信号源から出力される第１のアナ
ログ信号と増幅器出力の負帰還信号とが入力される第１
の入力端子と、第２の信号源から出力される第１のアナ
ログ信号とは振幅が同一で位相が反転した第２のアナロ
グ信号と増幅器出力の負帰還信号とが入力される第２の
入力端子とを有し、前記第１の入力端子に入力される第
１のアナログ信号と前記帰還信号との差分と、前記第２
の入力端子に入力される第２のアナログ信号と前記帰還
信号との差分をそれぞれ、積分し極性の異なる２つの積
分信号を出力する差動積分回路と、 ２つの差動入力端子それぞれに、正帰還がかけられヒス
テリシス特性を有し、前記差動積分回路から出力される
２つの積分出力を比較することによりＰＷＭ信号を出力
するコンパレータと、 第１の電源と、第２の電源との間に接続される一対のス
イッチング素子からなり、該一対のスイッチング素子の
接続点が負荷側の一端に接続されてなる第１のスイッチ
ング回路と、 第１の電源と、第２の電源との間に接続される一対のス
イッチング素子からなり、該一対のスイッチング素子の
接続点が負荷側の他端に接続されてなる第２のスイッチ
ング回路と、 前記コンパレータの出力を前記第１のスイッチング回路
に出力する第１の駆動回路と、 前記コンパレータの出力を前記第２のスイッチング回路
に出力する第２の駆動回路とを有することを特徴とする
自走式ＰＷＭ増幅器。 - 【請求項２】 前記差動積分回路の第１の入力端子と前
記第１のスイッチング回路の出力端との間に接続された
第１の帰還回路と、 前記差動積分回路の第２の入力端子と前記第２のスイッ
チング回路の出力端との間に接続された第２の帰還回路
とを有し、 前記第１の帰還回路により増幅器出力の負帰還信号が前
記差動積分回路の第１の入力端子に帰還され、前記第２
の帰還回路により増幅器出力の負帰還信号が前記差動積
分回路の第２の入力端子に帰還されることを特徴とする
請求項１に記載の自走式ＰＷＭ増幅器。 - 【請求項３】 前記第１のスイッチング回路の出力端は
キャリア周波数成分除去用の第１のローパスフィルタを
介して負荷の一端に接続され、 前記第２のスイッチング回路の出力端はキャリア周波数
成分除去用の第２のローパスフィルタを介して負荷の他
端に接続されることを特徴とする請求項１または２のい
ずれかに記載の自走式ＰＷＭ増幅器。 - 【請求項４】 前記差動積分回路は、 前記第１のアナログ信号及び帰還信号、第２のアナログ
信号及び帰還信号がそれぞれ入力され反転入力端子及び
非反転入力端子からなる一対の差動入力端子と、極性の
異なる２つの積分信号を出力する２つの反転出力端子か
らなる一対の差動出力端子とを備えた同相帰還型のオペ
アンプと、 前記オペアンプの反転入力端子と反転出力端子との間、
及び前記オペアンプの非反転入力端子と反転出力端子と
の間にそれぞれ接続される積分用コンデンサと、 を有することを特徴とする請求項１乃至３のいずれかに
記載の自走式ＰＷＭ増幅器。 - 【請求項５】 前記コンパレータは、 前記差動積分回路から出力される極性の異なる２つの積
分出力が入力される一対の差動入力端子と、前記２つの
積分出力を比較することにより正相及び逆相のＰＷＭ信
号を出力する一対の差動出力端子とを備えた同相帰還型
のオペアンプで構成されたことを特徴とする請求項１乃
至４のいずれか記載の自走式ＰＷＭ増幅器。 - 【請求項６】 前記第１、第２の帰還回路は、前記負荷
に供給する出力信号のうち高域周波数成分を通過させる
第１の帰還ループと、 前記出力信号のうち低域周波数成分を通過させる第２の
帰還ループとから構成されることを特徴とする請求項２
乃至５のいずれかに記載の自走式ＰＷＭ増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298268A JP3941443B2 (ja) | 2001-09-27 | 2001-09-27 | 自走式ｐｗｍ増幅器 |
| US10/253,077 US6707337B2 (en) | 2001-09-27 | 2002-09-24 | Self-operating PWM amplifier |
| TW091122162A TW565994B (en) | 2001-09-27 | 2002-09-26 | Self-operating PWM amplifier |
| KR1020020058754A KR100594553B1 (ko) | 2001-09-27 | 2002-09-27 | 자주식 ｐｗｍ 증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298268A JP3941443B2 (ja) | 2001-09-27 | 2001-09-27 | 自走式ｐｗｍ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003110375A true JP2003110375A (ja) | 2003-04-11 |
| JP3941443B2 JP3941443B2 (ja) | 2007-07-04 |
Family
ID=19119190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298268A Expired - Fee Related JP3941443B2 (ja) | 2001-09-27 | 2001-09-27 | 自走式ｐｗｍ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6707337B2 (ja) |
| JP (1) | JP3941443B2 (ja) |
| KR (1) | KR100594553B1 (ja) |
| TW (1) | TW565994B (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303814A (ja) * | 2004-04-14 | 2005-10-27 | Nec Electronics Corp | Ｄ級アンプ |
| KR100617960B1 (ko) | 2005-02-24 | 2006-08-30 | 삼성전자주식회사 | 자가 발진형 펄스 폭 변조회로 및 펄스 폭 변조 방법 |
| JP2006262104A (ja) * | 2005-03-17 | 2006-09-28 | Yamaha Corp | Ｄ級増幅器 |
| JP2007174671A (ja) * | 2005-12-21 | 2007-07-05 | Internatl Rectifier Corp | 起動時クリック雑音除去を備えるｄ級増幅器 |
| JP2007259456A (ja) * | 2006-03-22 | 2007-10-04 | O2 Micro Inc | 低歪のｄ級増幅器 |
| JP2008306615A (ja) * | 2007-06-11 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 利得調整用制御電圧供給回路および利得調整用制御電圧供給方法 |
| JP2009089301A (ja) * | 2007-10-03 | 2009-04-23 | Panasonic Corp | デジタル増幅装置 |
| JP2009088698A (ja) * | 2007-09-27 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2009528746A (ja) * | 2006-03-03 | 2009-08-06 | バング アンド オルフセン アイスパワー アクティーゼルスカブ | 安全な暗号解読方法 |
| JP2010193455A (ja) * | 2009-02-18 | 2010-09-02 | Hypex Electronics Bv | 自励発振型ｄ級増幅装置 |
| JP2015515839A (ja) * | 2012-04-30 | 2015-05-28 | インディス、セミコンダクター、インコーポレイテッドＩｎｄｉｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． | オーディオ周波数増幅器および安定化電源のためのパルス発生回路 |
| EP3223427A1 (en) | 2016-03-25 | 2017-09-27 | Yamaha Corporation | Btl output self-oscillating class d amplifier |
| JP2017175572A (ja) * | 2016-03-25 | 2017-09-28 | ヤマハ株式会社 | 自励式ｄ級増幅器 |
| WO2018061386A1 (ja) * | 2016-09-29 | 2018-04-05 | ヤマハ株式会社 | Ｄ級増幅器 |
| JP2020530247A (ja) * | 2017-08-07 | 2020-10-15 | リード・アコースティック・デザインズ・リミテッド | 誤差増幅器 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10231183A1 (de) * | 2002-07-10 | 2004-01-29 | Infineon Technologies Ag | Verstärkerschaltung |
| US7840015B1 (en) * | 2002-09-04 | 2010-11-23 | Cirrus Logic, Inc. | Thermal feedback for switch mode amplification |
| US7061312B2 (en) * | 2003-03-21 | 2006-06-13 | D2Audio Corporation | Systems and methods for providing multi channel pulse width modulated audio with staggered outputs |
| US7929718B1 (en) | 2003-05-12 | 2011-04-19 | D2Audio Corporation | Systems and methods for switching and mixing signals in a multi-channel amplifier |
| JP4710298B2 (ja) * | 2003-11-26 | 2011-06-29 | ヤマハ株式会社 | Ｄ級増幅器 |
| US7068103B2 (en) * | 2004-04-30 | 2006-06-27 | Texas Instruments Incorporated | Operational transconductance amplifier input driver for class D audio amplifiers |
| US7221216B2 (en) * | 2004-05-18 | 2007-05-22 | Nphysics, Inc. | Self-oscillating switching amplifier |
| US7649958B2 (en) * | 2004-06-25 | 2010-01-19 | Sige Semiconductor (Europe) Limited | Transmit signal generator and method |
| TWI344752B (en) * | 2004-10-18 | 2011-07-01 | Monolithic Power Systems Inc | Method for high efficiency audio amplifier |
| KR100716527B1 (ko) * | 2006-03-06 | 2007-05-09 | 주식회사 쓰리에스테크놀로지 | 출력 주파수의 대역폭 제어가 가능한 시그마-델타 변조방식의 3-레벨 ｄ급 오디오 증폭기 |
| FR2898442A1 (fr) * | 2006-03-13 | 2007-09-14 | St Microelectronics Sa | Generateur electronique de signal a rapport cyclique module, compense des variations de sa tension d'alimentation. |
| US7501886B2 (en) * | 2006-12-20 | 2009-03-10 | O2Micro, Inc. | Low distortion class-D amplifier |
| US7598714B2 (en) * | 2006-07-12 | 2009-10-06 | Harman International Industries, Incorporated | Amplifier employing interleaved signals for PWM ripple suppression |
| US7719141B2 (en) * | 2006-11-16 | 2010-05-18 | Star Rf, Inc. | Electronic switch network |
| US8362838B2 (en) * | 2007-01-19 | 2013-01-29 | Cirrus Logic, Inc. | Multi-stage amplifier with multiple sets of fixed and variable voltage rails |
| US7573328B2 (en) * | 2007-02-01 | 2009-08-11 | Infineon Technologies Ag | Power amplifier |
| US7843263B2 (en) * | 2007-06-08 | 2010-11-30 | Himax Analogic, Inc. | Power amplifier with noise shaping function |
| CN101557200B (zh) * | 2008-04-08 | 2011-05-18 | 原景科技股份有限公司 | 可噪声修整的功率放大器 |
| US20100013537A1 (en) * | 2008-07-15 | 2010-01-21 | Teledyne Scientific & Imaging, Llc | Low-voltage differential signaling receiver with common mode noise suppression |
| US20100019858A1 (en) * | 2008-07-22 | 2010-01-28 | Star Rf, Inc. | N:m transformer and impedance matching |
| EP2200176A1 (en) * | 2008-12-19 | 2010-06-23 | Dialog Semiconductor GmbH | Adjustable integrator using a single capacitance |
| US7830197B2 (en) | 2008-12-22 | 2010-11-09 | Dialog Semiconductor Gmbh | Adjustable integrator using a single capacitance |
| TWI411224B (zh) * | 2009-12-07 | 2013-10-01 | Faraday Tech Corp | Ｄ級放大器 |
| CN101710824B (zh) * | 2009-12-17 | 2013-03-20 | 智原科技股份有限公司 | D级放大器 |
| CN108736848B (zh) * | 2018-08-20 | 2023-09-08 | 上海艾为电子技术股份有限公司 | 一种数字音频功率放大器及电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8203428A (nl) * | 1982-09-02 | 1984-04-02 | Philips Nv | Inrichting voor het omzetten van een elektrisch signaal in een akoestisch signaal. |
| ES2212082T3 (es) * | 1996-10-31 | 2004-07-16 | BANG & OLUFSEN A/S | Amplificador de potencia con modulacion por impulsos con metodo mejorado de control en cascada. |
| DK28398A (da) * | 1998-03-03 | 1999-09-04 | Toccata Technology Aps | Fremgangsmåde ved kompensering af ulineariteter i en forstærker, en forstærker, samt anvendelser af fremgangsmåden og forst |
| US6166596A (en) * | 1998-03-31 | 2000-12-26 | Matsushita Electric Industrial Co., Ltd. | High efficiency power amplifying apparatus with phase compensation circuit |
| US6614297B2 (en) * | 2001-07-06 | 2003-09-02 | Texas Instruments Incorporated | Modulation scheme for filterless switching amplifiers with reduced EMI |
-
2001
- 2001-09-27 JP JP2001298268A patent/JP3941443B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-24 US US10/253,077 patent/US6707337B2/en not_active Expired - Fee Related
- 2002-09-26 TW TW091122162A patent/TW565994B/zh not_active IP Right Cessation
- 2002-09-27 KR KR1020020058754A patent/KR100594553B1/ko not_active IP Right Cessation
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4731828B2 (ja) * | 2004-04-14 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | Ｄ級アンプ |
| JP2005303814A (ja) * | 2004-04-14 | 2005-10-27 | Nec Electronics Corp | Ｄ級アンプ |
| KR100617960B1 (ko) | 2005-02-24 | 2006-08-30 | 삼성전자주식회사 | 자가 발진형 펄스 폭 변조회로 및 펄스 폭 변조 방법 |
| US7323919B2 (en) | 2005-02-24 | 2008-01-29 | Samsung Electronics Co., Ltd. | Pulse-width modulation circuits of self-oscillation type and pulse-width modulation methods |
| JP2006262104A (ja) * | 2005-03-17 | 2006-09-28 | Yamaha Corp | Ｄ級増幅器 |
| JP2007174671A (ja) * | 2005-12-21 | 2007-07-05 | Internatl Rectifier Corp | 起動時クリック雑音除去を備えるｄ級増幅器 |
| JP2009528746A (ja) * | 2006-03-03 | 2009-08-06 | バング アンド オルフセン アイスパワー アクティーゼルスカブ | 安全な暗号解読方法 |
| JP2007259456A (ja) * | 2006-03-22 | 2007-10-04 | O2 Micro Inc | 低歪のｄ級増幅器 |
| JP2008306615A (ja) * | 2007-06-11 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 利得調整用制御電圧供給回路および利得調整用制御電圧供給方法 |
| JP2009088698A (ja) * | 2007-09-27 | 2009-04-23 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2009089301A (ja) * | 2007-10-03 | 2009-04-23 | Panasonic Corp | デジタル増幅装置 |
| JP2010193455A (ja) * | 2009-02-18 | 2010-09-02 | Hypex Electronics Bv | 自励発振型ｄ級増幅装置 |
| JP2015515839A (ja) * | 2012-04-30 | 2015-05-28 | インディス、セミコンダクター、インコーポレイテッドＩｎｄｉｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． | オーディオ周波数増幅器および安定化電源のためのパルス発生回路 |
| EP3223427A1 (en) | 2016-03-25 | 2017-09-27 | Yamaha Corporation | Btl output self-oscillating class d amplifier |
| JP2017175572A (ja) * | 2016-03-25 | 2017-09-28 | ヤマハ株式会社 | 自励式ｄ級増幅器 |
| US10038416B2 (en) | 2016-03-25 | 2018-07-31 | Yamaha Corporation | Self-oscillating class D amplifier |
| WO2018061386A1 (ja) * | 2016-09-29 | 2018-04-05 | ヤマハ株式会社 | Ｄ級増幅器 |
| JPWO2018061386A1 (ja) * | 2016-09-29 | 2019-03-07 | ヤマハ株式会社 | Ｄ級増幅器 |
| JP2020530247A (ja) * | 2017-08-07 | 2020-10-15 | リード・アコースティック・デザインズ・リミテッド | 誤差増幅器 |
| JP7227247B2 (ja) | 2017-08-07 | 2023-02-21 | リード・アコースティック・デザインズ・リミテッド | 誤差増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW565994B (en) | 2003-12-11 |
| KR20030027801A (ko) | 2003-04-07 |
| US20030058039A1 (en) | 2003-03-27 |
| KR100594553B1 (ko) | 2006-07-03 |
| JP3941443B2 (ja) | 2007-07-04 |
| US6707337B2 (en) | 2004-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3941443B2 (ja) | 自走式ｐｗｍ増幅器 | |
| US6734723B2 (en) | Chopper chopper-stabilized operational amplifiers and methods | |
| US7142050B2 (en) | Recovery from clipping events in a class D amplifier | |
| US7068103B2 (en) | Operational transconductance amplifier input driver for class D audio amplifiers | |
| JPH0728181B2 (ja) | パルス幅変調増幅回路 | |
| US20050231280A1 (en) | Class D amplifier | |
| JP2003115730A (ja) | Ｐｗｍ変調回路及び電力増幅回路 | |
| JP2008017358A (ja) | Ｄ級増幅器 | |
| US8570099B2 (en) | Single-ended-to-differential filter using common mode feedback | |
| TWM365017U (en) | D-class amplifier | |
| JP2003204590A (ja) | Ｄ級増幅器 | |
| US10797665B2 (en) | Programmable gain amplifier systems and methods | |
| JP5936975B2 (ja) | Ｄ級増幅回路 | |
| TWI724979B (zh) | 可抑制差模電源雜訊的d類放大器 | |
| CN113169711B (zh) | 具有集成滤波器的音频放大器 | |
| KR100770747B1 (ko) | 디지털 앰프 및 음성 재생 방법 | |
| CN115133881A (zh) | 用于改进放大器性能的有源共模补偿 | |
| JP2001111419A (ja) | チャージポンプ回路 | |
| JP2005303823A (ja) | 増幅回路 | |
| JPH01157107A (ja) | オーディオ増幅回路 | |
| EP1351380A1 (en) | Class D amplifier energy control | |
| JP4140296B2 (ja) | 増幅回路 | |
| JPH01268302A (ja) | 増幅回路 | |
| CN114900136A (zh) | 用于测量连接到功率放大器的负载的电压和电流感测电路 | |
| JP2003198283A (ja) | 電圧電流変換器およびアクティブフィルタ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060808 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061010 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070313 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070326 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |