JP2009088698A

JP2009088698A - 半導体集積回路

Info

Publication number: JP2009088698A
Application number: JP2007252498A
Authority: JP
Inventors: Kenichi Kokubo; 憲一小久保
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-09-27
Filing date: 2007-09-27
Publication date: 2009-04-23

Abstract

【課題】Ｄクラスアンプを利用した２つのアンプ回路の発振を同期する。
【解決手段】コンパレータ１４−１，１４−２によりパルス幅変調を行うとともにスピーカＳＰに向けた出力を入力側にフィードバックする自励発振回路を用いるＤクラスアンプを２つ設ける。２つのＤクラスアンプのコンパレータ１４−１，１４−２の入力間を、中間点が基準電源Ｖｒｅｆに接続された２つのコンデンサＣ１，Ｃ２の直列接続によって接続するとともに、２つの抵抗の直列接続Ｒ３，Ｒ４で接続する。そして、このようなアンプ回路を２つ設ける。そして、抵抗Ｒ３，Ｒ４の直列接続の中間点Ａ同士を接続する。これによって、２つのアンプの発振を同期する。
【選択図】図１

Description

本発明は、コンパレータによりパルス幅変調を行うとともにスピーカに向けた出力を入力側にフィードバックする自励発振回路を用いるＤクラスアンプを２つ設け、スピーカをＢＴＬ駆動するアンプ回路を内蔵する１チップの半導体集積回路に関する。

従来より、音声信号を増幅するアンプとしてＤクラスアンプが知られており、効率がよいことから携帯機器などで広く採用されている。特に、このＤクラスアンプを２つ設け、スピーカをＢＴＬ（ＢｒｉｄｇｅｄＴｒａｎｓｌｅｓｓ）接続したものも多く用いられている。

例えば、図２に示すような２のＤクラスアンプを用いた回路が知られている。第１の極性のオーディオ信号である入力１は、加算部１０−１においてフィードバック信号が減算される。加算部１０−１の出力は、積分回路として動作するアンプ１２−１、抵抗Ｒ１を介し一対のしきい値を用いて矩形波を生成するシュミットトリガ回路を構成するコンパレータ１４−１に入力される。コンパレータ１４−１の出力は、出力段１６−１に入力され、ここで矩形波入力に応じたスイッチングによって電源からの電流出力を得る。そして、出力段１６−１の電流出力がローパスフィルタ１８−１を介し、スピーカＳＰの一端に供給される。ローパスフィルタ１８−１の出力は、矩形波を鈍らせる抵抗などを含むフィードバック回路２０−１を介し加算部１０−１にフィードバックされる。

第１の極性と反対の第２の極性のオーディオ信号である入力２は、加算部１０−２、アンプ１２−２、抵抗Ｒ２、コンパレータ１４−２、出力段１６−２、ローパスフィルタ１８−２を介し、スピーカＳＰの他端に供給される。また、ローパスフィルタ１８−２の出力は、フィードバック回路２０−２を介し加算部１０−２にフィードバックされる。

そして、コンパレータ１４−１の入力と、コンパレータ１４−２の入力との間には、コンデンサＣ１，Ｃ２の直列接続が配置され、その中間点が基準電源Ｖｒｅｆに接続されている。なお、この基準電源Ｖｒｅｆは、コンパレータ１４−１，１４−２の負入力端にも供給されている。

このような回路において、一対の入力は、２つのＤクラスアンプによって増幅され、スピーカがＢＴＬ駆動される。

特表２００５−５１３９０２

ここで、上述のような回路を２チャンネル設け、ステレオ放送などに対応した場合、２つのチャンネルの発振信号の周波数ずれが発生する。そして、この場合に発振周波数を制御することができないと、ＥＭＩ（放射電磁雑音）対策が不十分になり、またチャンネル間ビート対策ができないという問題があった。特に、１チップの半導体集積回路（ＩＣ，ＬＳＩ）などで、この回路を構成すると、回路の特性を調整することができず、問題がある。

本発明は、コンパレータによりパルス幅変調を行うとともにスピーカに向けた出力を入力側にフィードバックする自励発振回路を用いるＤクラスアンプを２つ設け、スピーカをＢＴＬ駆動するアンプ回路を２チャンネル分設け、これらを内蔵する１チップの半導体集積回路であって、両アンプ回路における、２つのＤクラスアンプのコンパレータの入力間を、中間点が基準電源に接続された２つのコンデンサの直列接続によって接続するとともに、２つの抵抗の直列接続で接続し、両アンプ回路の前記抵抗の直列接続の中間点同士を抵抗を介し接続したことを特徴とする。

また、前記抵抗の直列接続の中間点を外付け用の接続端子に接続し、この接続端子を介し任意抵抗の外付け抵抗により、基準電源と接続可能とすることが好適である。

本発明によれば、２つのＤクラスアンプを利用するチャンネルのアンプ回路の発振を正確に同期することができる。

以下、本発明の実施形態について、図面に基づいて説明する。

図１は、実施形態に係るシステムの全体構成を示す回路図である。２つのＤクラスアンプは、基本的には、図２の従来例と同様の構成を有しており、加算部１０−１，１０−２、アンプ１２−１，１２−２、コンパレータ１４−１，１４−２、出力段１６−１，１６−２、ローパスフィルタ１８−１，１８−２、フィードバック回路２０−１，２０−２、スピーカＳＰ、抵抗Ｒ１，Ｒ２、コンデンサＣ２およびその接続関係については、上述の図２と同様である。

ここで、本実施形態においては、コンパレータ１４−１，１４−２の入力間に抵抗Ｒ３，Ｒ４の直列接続が配置されている。抵抗Ｒ３，Ｒ４を比較的大きな抵抗（数１０〜１００ｋΩ、例えば５０ｋΩ）程度にすれば、入力１に対する回路と入力２に対する回路が同様に動作し、入力１と入力２を極性が反対の信号にすることによって、スピーカＳＰをＢＴＬ駆動することができる。

本実施形態では、図３に示すように、上述の２つのＤクラスアンプからなるアンプ回路１００を２つ設けている。一方のアンプ回路１００は、ステレオにおけるチャンネル１に利用し、他方のアンプ回路１０２は、チャネル２に利用する。両アンプ回路１００，１０２は、入力信号が異なるだけであって、構成は同一である。

そして、図１における、抵抗Ｒ３，Ｒ４の中間点が引き出されており（図においてＡ点で示されている）、両アンプ回路１００，１０２の点Ａ同士を抵抗Ｒ１０で接続する。

このように、両アンプ１００，１０２における、抵抗Ｒ３，Ｒ４の中間点同士が抵抗Ｒ１０を介し接続されると、この点の電位は、基本的に同一になろうとする。従って、両アンプ１００，１０２の自励発振は、全て同期する。

従って、２つのチャンネルのアンプ１００，１０２間のビート信号の発生を防止することができる。

図４は、さらに別の実施形態であり、抵抗Ｒ１０を２つの抵抗Ｒ１１，Ｒ１２に分割して、抵抗Ｒ１１，Ｒ１２の中間点を半導体集積回路の端子Ｐに接続している。このため、この端子Ｐには、外付け抵抗Ｒ５を接続することができる。

そして、この外付け抵抗Ｒ５の他端は、基準電源Ｖｒｅｆに接続する。すなわち、半導体集積回路には、基準電源Ｖｒｅｆ用の端子が用意されており、抵抗Ｒ５の一端を前記端子Ｐに接続し、他端をこの基準電源Ｖｒｅｆ用の端子に接続する。この抵抗Ｒ５は外付け抵抗であり、完成品の半導体集積回路に対し、接続することができる。そこで、抵抗Ｒ５の抵抗値は任意に設定することができ、半導体集積回路内における２つのＤクラスアンプの特性を見て、抵抗Ｒ５の抵抗値を決定する。

例えば、２チャンネルのＤクラスアンプの自励発振周波数を３００ｋＨｚ程度に設定した場合に、抵抗Ｒ３，Ｒ４の抵抗値を５０ｋΩ程度として、抵抗Ｒ５の抵抗値は、短絡〜数１００ｋΩ程度に設定する。これによって、自励発振周波数を約１００ｋＨｚの範囲で変更することができる。すなわち、端子Ｐを基準電源Ｖｒｅｆに短絡した場合と、数１００ｋΩの抵抗を介し基準電源Ｖｒｅｆに接続した場合とでは、発振周波数に約１００ｋＨｚの差が出る。これは、抵抗Ｒ５の抵抗値によって、抵抗Ｒ１，Ｒ２の抵抗値を変更したのと同じ効果が得られるからであり、抵抗Ｒ５の抵抗値が小さいほど、発振回路の抵抗値は小さくなり、発振周波数は大きくなる。コンデンサＣ１，Ｃ２が６ｐＦ程度、抵抗Ｒ１，Ｒ２が４０ｋΩ程度、抵抗Ｒ３，Ｒ４が５０ｋΩ程度の場合において、端子Ｐを基準電源に短絡〜５００ｋΩで基準電源Ｖｒｅｆに接続した場合に、発振周波数を４５０ｋＨｚ〜３９０ｋＨｚ程度に調整することができる。

このようにして、本実施形態では、２つのＤクラスアンプの自励発振周波数を所定の範囲で任意に変更することができる。そこで、他チャンネルの発振周波数との差を任意の値に設定することが可能であり、ＥＭＩ対策や、チャンネル間ビート信号対策を十分に行うことができる。特に、本実施形態では、２つのＤクラスアンプを共通して調整することができ、両アンプの発振周波数のバランスを崩すことなく同時に調整できる。また、比較的大きな抵抗を使用しており、アンプとしての動作にはほとんど関係なく、発振周波数の変更が行えるという効果が得られる。

実施形態の１つのアンプ回路の構成を示す図である。従来の構成を示す図である。２つのアンプ回路を接続した状態を示す図である。他の実施形態を示す図である。

符号の説明

１０−１，１０−２加算部、１２−１，１２−２アンプ、１４−１，１４−２コンパレータ、１６−１，１６−２出力段、１８−１，１８−２ローパスフィルタ、２０−１，２０−２フィードバック回路、１００，１０２アンプ回路、Ｒ１〜Ｒ５，Ｒ１０〜Ｒ１１抵抗、Ｃ１，Ｃ２コンデンサ、ＳＰスピーカ。

Claims

コンパレータによりパルス幅変調を行うとともにスピーカに向けた出力を入力側にフィードバックする自励発振回路を用いるＤクラスアンプを２つ設け、スピーカをＢＴＬ駆動するアンプ回路を２チャンネル分設け、これらを内蔵する１チップの半導体集積回路であって、
両アンプ回路における、２つのＤクラスアンプのコンパレータの入力間を、中間点が基準電源に接続された２つのコンデンサの直列接続によって接続するとともに、２つの抵抗の直列接続で接続し、
両アンプ回路の前記抵抗の直列接続の中間点同士を抵抗を介し接続したことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記抵抗の直列接続の中間点を外付け用の接続端子に接続し、この接続端子を介し任意抵抗の外付け抵抗により、基準電源と接続可能とすることを特徴とする半導体集積回路。