JP2003204590A - Ｄ級増幅器 - Google Patents
Ｄ級増幅器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/351—Pulse width modulation being used in an amplifying circuit
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Circuit For Audible Band Transducer (AREA)
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Abstract
(57)【要約】
【課題】 ミュート状態を解除するまでの待ち時間を有
効に短縮することができ、リレーなどの大型で高価な部
品を用いることなく、ポップノイズの発生を有効に抑え
ることができるＤ級増幅器を提供する。 【解決手段】 オペアンプＯＰＡは、外部から音楽信号
ＶＩＮを反転入力端子に入力すると共に基準電圧ＶＲＥ
Ｆを非反転入力端子に入力し、前記基準電圧を振幅の中
心とする信号ＩＮＡを出力する。この信号は変調回路Ｍ
ＯＤによりＰＷＭ変調されてパルス信号に変換され、駆
動回路ＤＲＶによりスピーカＳＰＫを駆動する。電源投
入時には、電圧設定回路ＶＳＥＴが、基準電圧ＶＲＥＦ
が現れるべきノードＱの電圧を所定電圧に一時的に設定
した後、前記基準電圧ＶＲＥＦに回復させる。この過程
において前ードＱの電圧と信号ＩＮＡの電圧とが略等し
くなったときにミュート状態制御回路ＭＣＴＬがミュー
ト状態を解除する。
効に短縮することができ、リレーなどの大型で高価な部
品を用いることなく、ポップノイズの発生を有効に抑え
ることができるＤ級増幅器を提供する。 【解決手段】 オペアンプＯＰＡは、外部から音楽信号
ＶＩＮを反転入力端子に入力すると共に基準電圧ＶＲＥ
Ｆを非反転入力端子に入力し、前記基準電圧を振幅の中
心とする信号ＩＮＡを出力する。この信号は変調回路Ｍ
ＯＤによりＰＷＭ変調されてパルス信号に変換され、駆
動回路ＤＲＶによりスピーカＳＰＫを駆動する。電源投
入時には、電圧設定回路ＶＳＥＴが、基準電圧ＶＲＥＦ
が現れるべきノードＱの電圧を所定電圧に一時的に設定
した後、前記基準電圧ＶＲＥＦに回復させる。この過程
において前ードＱの電圧と信号ＩＮＡの電圧とが略等し
くなったときにミュート状態制御回路ＭＣＴＬがミュー
ト状態を解除する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をパ
ルス信号に変換して電力増幅するＤ級増幅器（デジタル
アンプ）に関し、特に電源の投入時または遮断時等に発
生するいわゆるポップノイズを抑制するための技術に関
する。
ルス信号に変換して電力増幅するＤ級増幅器（デジタル
アンプ）に関し、特に電源の投入時または遮断時等に発
生するいわゆるポップノイズを抑制するための技術に関
する。
【０００２】
【従来の技術】従来、音楽信号などのアナログ信号をパ
ルス信号に変換して電力増幅するＤ級増幅器が知られて
いる。このＤ級増幅器によれば、アナログ信号に応じた
パルス幅を有するパルス信号が出力され、このパルス信
号がローパスフィルタを通過することにより、電力増幅
されたアナログ信号が得られる。Ｄ級増幅器は、シリコ
ンチップ上に形成できるため、小型かつ安価に実現する
ことができ、低消費電力が要求される携帯端末やパソコ
ンなどに多用されている。
ルス信号に変換して電力増幅するＤ級増幅器が知られて
いる。このＤ級増幅器によれば、アナログ信号に応じた
パルス幅を有するパルス信号が出力され、このパルス信
号がローパスフィルタを通過することにより、電力増幅
されたアナログ信号が得られる。Ｄ級増幅器は、シリコ
ンチップ上に形成できるため、小型かつ安価に実現する
ことができ、低消費電力が要求される携帯端末やパソコ
ンなどに多用されている。
【０００３】図９に、Ｄ級増幅器を用いたオーディオ装
置の構成例を示す。同図において、信号源ＳＩＧは、ア
ナログ量の音楽信号の発生源であり、直流成分をカット
するための入力コンデンサＣＩＮを介してＤ級増幅器Ｄ
Ａの入力端子ＴＩＮに接続される。Ｄ級増幅器ＤＡは、
出力段側に現れる信号を入力段側に負帰還させることに
より自走するように構成されたいわゆる自走式ＰＷＭ増
幅器であり、自走により得られる発振信号成分をキャリ
ア信号とし、このキャリア信号を音楽信号に基づきパル
ス幅変調してパルス信号を出力する。
置の構成例を示す。同図において、信号源ＳＩＧは、ア
ナログ量の音楽信号の発生源であり、直流成分をカット
するための入力コンデンサＣＩＮを介してＤ級増幅器Ｄ
Ａの入力端子ＴＩＮに接続される。Ｄ級増幅器ＤＡは、
出力段側に現れる信号を入力段側に負帰還させることに
より自走するように構成されたいわゆる自走式ＰＷＭ増
幅器であり、自走により得られる発振信号成分をキャリ
ア信号とし、このキャリア信号を音楽信号に基づきパル
ス幅変調してパルス信号を出力する。
【０００４】Ｄ級増幅器ＤＡの出力段には、ＣＭＯＳ構
成された一対のパワーＭＯＳトランジスタが設けられ、
これらパワーＭＯＳトランジスタにより出力端子ＴＯＵ
Ｔを介してパルス信号を外部に出力する。出力端子ＴＯ
ＵＴは、インダクタＬｏおよびコンデンサＣｏからなる
ローパスフィルタとリレーＲＬＹとを介してスピーカＳ
ＰＫの一方の入力端子に接続され、このスピーカＳＰＫ
の他方の入力端子は接地される。
成された一対のパワーＭＯＳトランジスタが設けられ、
これらパワーＭＯＳトランジスタにより出力端子ＴＯＵ
Ｔを介してパルス信号を外部に出力する。出力端子ＴＯ
ＵＴは、インダクタＬｏおよびコンデンサＣｏからなる
ローパスフィルタとリレーＲＬＹとを介してスピーカＳ
ＰＫの一方の入力端子に接続され、このスピーカＳＰＫ
の他方の入力端子は接地される。
【０００５】このように構成されたオーディオ装置によ
れば、Ｄ級増幅器ＤＡが信号源ＳＩＧからアナログ量の
音楽信号を入力し、この音楽信号をパルス幅に反映させ
てデジタル量のパルス信号に変換される。Ｄ級増幅器Ｄ
Ａから出力されたパルス信号は、インダクタＬｏおよび
コンデンサＣｏからなるローパスフィルタによりキャリ
ア周波数成分が除去される。これによりパルス信号から
音楽信号が抽出され、リレーＲＬＹを介してスピーカＳ
ＰＫに供給される。
れば、Ｄ級増幅器ＤＡが信号源ＳＩＧからアナログ量の
音楽信号を入力し、この音楽信号をパルス幅に反映させ
てデジタル量のパルス信号に変換される。Ｄ級増幅器Ｄ
Ａから出力されたパルス信号は、インダクタＬｏおよび
コンデンサＣｏからなるローパスフィルタによりキャリ
ア周波数成分が除去される。これによりパルス信号から
音楽信号が抽出され、リレーＲＬＹを介してスピーカＳ
ＰＫに供給される。
【０００６】
【発明が解決しようとする課題】ところで、増幅器の電
源投入時や電源遮断時等にいわゆるポップノイズが発生
することが知られており、このポップノイズは、増幅器
の入力部から出力部までの間に存在する各種の回路の動
作状態が不安定となることに起因している。すなわち、
Ｄ級増幅器の入力部から出力部に至る信号の伝達経路に
は遅延が存在するため、この伝達経路上の各回路の動作
が安定するまでに時間を要する。この動作が不安定な状
態では信号状態も不安定となり、この状態での信号がス
ピーカを駆動してポップノイズを発生させる。このポッ
プノイズは、何の対策も講じられないと、大きなノイズ
として現れ、スピーカを破壊することもある。
源投入時や電源遮断時等にいわゆるポップノイズが発生
することが知られており、このポップノイズは、増幅器
の入力部から出力部までの間に存在する各種の回路の動
作状態が不安定となることに起因している。すなわち、
Ｄ級増幅器の入力部から出力部に至る信号の伝達経路に
は遅延が存在するため、この伝達経路上の各回路の動作
が安定するまでに時間を要する。この動作が不安定な状
態では信号状態も不安定となり、この状態での信号がス
ピーカを駆動してポップノイズを発生させる。このポッ
プノイズは、何の対策も講じられないと、大きなノイズ
として現れ、スピーカを破壊することもある。
【０００７】そこで、一般には、上述のポップノイズの
発生を抑えるため、図９に示すように、Ｄ級増幅器ＤＡ
の出力端子ＴＯＵＴとスピーカＳＰＫの入力端子との間
にリレーＲＬＹを設けている。このリレーＲＬＹをＤ級
増幅器ＤＡの内部動作が安定するまで開放状態に制御
し、スピーカＳＰＫに対する音楽信号の供給経路を遮断
することにより、一時的にミュート状態に制御してポッ
プノイズの発生を抑制している。
発生を抑えるため、図９に示すように、Ｄ級増幅器ＤＡ
の出力端子ＴＯＵＴとスピーカＳＰＫの入力端子との間
にリレーＲＬＹを設けている。このリレーＲＬＹをＤ級
増幅器ＤＡの内部動作が安定するまで開放状態に制御
し、スピーカＳＰＫに対する音楽信号の供給経路を遮断
することにより、一時的にミュート状態に制御してポッ
プノイズの発生を抑制している。
【０００８】しかしながら、上述のポップノイズの発生
を抑制するための従来技術によれば、リレーＲＬＹを用
いてポップノイズの発生を確実に抑えるためには、Ｄ級
増幅器ＤＡの内部動作が安定するまでリレーＲＬＹを長
時間にわたって開放状態に維持し、ミュート状態を解除
するまでに十分な待ち時間を要するという問題がある。
特に、単一電源仕様の場合、周波数特性を改善するため
には入力用のコンデンサＣＩＮの値を大きく設定する必
要があり、このコンデンサＣＩＮの値を大きくすると、
信号伝達経路上の遅延成分がますます増加し、ミュート
状態を解除するまでの待ち時間をさらに延ばさなければ
ならない。また、Ｄ級増幅器自体は小型かつ安価に実現
できるにもかかわらず、ミュート状態に制御するための
リレーＲＬＹが大型かつ高価であるため、Ｄ型増幅器の
メリットが滅却され、オーディオ装置が大型化すると共
に高価になるという問題もある。
を抑制するための従来技術によれば、リレーＲＬＹを用
いてポップノイズの発生を確実に抑えるためには、Ｄ級
増幅器ＤＡの内部動作が安定するまでリレーＲＬＹを長
時間にわたって開放状態に維持し、ミュート状態を解除
するまでに十分な待ち時間を要するという問題がある。
特に、単一電源仕様の場合、周波数特性を改善するため
には入力用のコンデンサＣＩＮの値を大きく設定する必
要があり、このコンデンサＣＩＮの値を大きくすると、
信号伝達経路上の遅延成分がますます増加し、ミュート
状態を解除するまでの待ち時間をさらに延ばさなければ
ならない。また、Ｄ級増幅器自体は小型かつ安価に実現
できるにもかかわらず、ミュート状態に制御するための
リレーＲＬＹが大型かつ高価であるため、Ｄ型増幅器の
メリットが滅却され、オーディオ装置が大型化すると共
に高価になるという問題もある。
【０００９】この発明は、上記事情に鑑みてなされたも
ので、ミュート状態を解除するまでの待ち時間を有効に
短縮することができ、リレーなどの大型で高価な部品を
用いることなく、ポップノイズの発生を有効に抑えるこ
とができるＤ級増幅器を提供することを目的とする。
ので、ミュート状態を解除するまでの待ち時間を有効に
短縮することができ、リレーなどの大型で高価な部品を
用いることなく、ポップノイズの発生を有効に抑えるこ
とができるＤ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。即ち、請求項１に
記載された発明に係るＤ級増幅器は、電源投入の際に一
時的にミュート状態となるように構成されたＤ級増幅器
において、外部から第１の信号を反転入力端子に入力す
ると共に基準電圧を非反転入力端子に入力し、前記基準
電圧を振幅の中心とする第２の信号を出力する反転帰還
型のオペアンプ（例えばオペアンプＯＰＡに相当する構
成要素）と、前記第２の信号をパルスの幅に反映させて
前記第２の信号をパルス信号に変調する変調回路（例え
ば変調回路ＭＯＤに相当する構成要素）と、前記変調回
路により変調されたパルス信号を外部に出力する駆動回
路（例えば駆動回路ＤＲＶに相当する構成要素）と、前
記電源投入に応答して、前記基準電圧が現れるべきノー
ドの電圧を該基準電圧とは異なる所定電圧に一時的に設
定し、前記ノードの電圧を前記所定電圧から前記基準電
圧に変化させる電圧設定回路（例えば電圧設定回路ＶＳ
ＥＴに相当する構成要素）と、前記ノードの電圧が前記
基準電圧に変化する過程において前記ノードの電圧と前
記第２の信号の電圧とが略等しくなったときに前記ミュ
ート状態を解除するミュート状態制御回路（例えばミュ
ート状態制御回路ＭＣＴＬに相当する構成要素）と、を
備えたことを特徴とする。
め、この発明は以下の構成を有する。即ち、請求項１に
記載された発明に係るＤ級増幅器は、電源投入の際に一
時的にミュート状態となるように構成されたＤ級増幅器
において、外部から第１の信号を反転入力端子に入力す
ると共に基準電圧を非反転入力端子に入力し、前記基準
電圧を振幅の中心とする第２の信号を出力する反転帰還
型のオペアンプ（例えばオペアンプＯＰＡに相当する構
成要素）と、前記第２の信号をパルスの幅に反映させて
前記第２の信号をパルス信号に変調する変調回路（例え
ば変調回路ＭＯＤに相当する構成要素）と、前記変調回
路により変調されたパルス信号を外部に出力する駆動回
路（例えば駆動回路ＤＲＶに相当する構成要素）と、前
記電源投入に応答して、前記基準電圧が現れるべきノー
ドの電圧を該基準電圧とは異なる所定電圧に一時的に設
定し、前記ノードの電圧を前記所定電圧から前記基準電
圧に変化させる電圧設定回路（例えば電圧設定回路ＶＳ
ＥＴに相当する構成要素）と、前記ノードの電圧が前記
基準電圧に変化する過程において前記ノードの電圧と前
記第２の信号の電圧とが略等しくなったときに前記ミュ
ート状態を解除するミュート状態制御回路（例えばミュ
ート状態制御回路ＭＣＴＬに相当する構成要素）と、を
備えたことを特徴とする。
【００１１】この発明の構成によれば、電圧設定回路に
より、基準電圧が現れるべきノードの電圧（即ち非反転
入力端子の電圧）が所定電圧に設定される過程におい
て、オペアンプの特性上、反転入力端子と非反転入力端
子との間が仮想的に短絡された状態を維持するようにし
てオペアンプが動作するため、非反転入力端子の電圧に
追従してオペアンプの出力信号である第２の信号の電圧
が変化する。
より、基準電圧が現れるべきノードの電圧（即ち非反転
入力端子の電圧）が所定電圧に設定される過程におい
て、オペアンプの特性上、反転入力端子と非反転入力端
子との間が仮想的に短絡された状態を維持するようにし
てオペアンプが動作するため、非反転入力端子の電圧に
追従してオペアンプの出力信号である第２の信号の電圧
が変化する。
【００１２】続いて、上記ノードの電圧が所定電圧に到
達したあと、基準電圧に向けて変化を開始し、オペアン
プの反転入力端子と非反転入力端子との間の電位差がゼ
ロを維持するように第２の信号の電圧も変化を開始す
る。この第２の信号の電圧が変化する過程において、上
記ノードの電圧と第２の信号の電圧とがクロスし、これ
らの電圧が略等しくなる場合が起こる。ミュート状態解
除回路は、上記ノードの電圧と第２の信号の電圧とが略
等しくなったときにミュート状態を解除する。
達したあと、基準電圧に向けて変化を開始し、オペアン
プの反転入力端子と非反転入力端子との間の電位差がゼ
ロを維持するように第２の信号の電圧も変化を開始す
る。この第２の信号の電圧が変化する過程において、上
記ノードの電圧と第２の信号の電圧とがクロスし、これ
らの電圧が略等しくなる場合が起こる。ミュート状態解
除回路は、上記ノードの電圧と第２の信号の電圧とが略
等しくなったときにミュート状態を解除する。
【００１３】このとき、オペアンプの出力電圧である第
２の信号の電圧は、その振幅の中心となる基準電圧が現
れる上記ノードの電圧に略等しい状態となるから、見か
け上、無信号状態となる。このため、後段側に接続され
た変調回路および駆動回路も無信号状態となり、スピー
カの一対の入力端子に供給される電圧が等しくなる結
果、スピーカが駆動されない状態となる。従って、上記
ノードの電圧と第２の信号の電圧とが略等しくなったと
きにミュート状態を解除しても、ポップノイズは発生し
ない。
２の信号の電圧は、その振幅の中心となる基準電圧が現
れる上記ノードの電圧に略等しい状態となるから、見か
け上、無信号状態となる。このため、後段側に接続され
た変調回路および駆動回路も無信号状態となり、スピー
カの一対の入力端子に供給される電圧が等しくなる結
果、スピーカが駆動されない状態となる。従って、上記
ノードの電圧と第２の信号の電圧とが略等しくなったと
きにミュート状態を解除しても、ポップノイズは発生し
ない。
【００１４】また、上記ノードの電圧と第２の信号がク
ロスした後、第２の信号は、減衰振動しながら上記ノー
ドの電圧と第１の信号の電圧と応じて決定される電圧に
向けて安定するように変化する。この過程において第２
の信号の振動周期は可聴範囲にはなく、従ってこの過程
でもポップノイズは事実上発生しない。よって、この発
明の構成によれば、スピーカを駆動しない無信号状態に
各部の回路動作を早期に安定させるので、ミュート状態
を解除するまでの待ち時間を有効に短縮することが可能
になる。
ロスした後、第２の信号は、減衰振動しながら上記ノー
ドの電圧と第１の信号の電圧と応じて決定される電圧に
向けて安定するように変化する。この過程において第２
の信号の振動周期は可聴範囲にはなく、従ってこの過程
でもポップノイズは事実上発生しない。よって、この発
明の構成によれば、スピーカを駆動しない無信号状態に
各部の回路動作を早期に安定させるので、ミュート状態
を解除するまでの待ち時間を有効に短縮することが可能
になる。
【００１５】請求項２に記載された発明に係るＤ級増幅
器は、請求項１に記載されたＤ級増幅器において、前記
電圧設定回路が、前記電源と前記ノードとの間に電流経
路が接続されたスイッチ回路（例えばスイッチ１０４お
よび抵抗１０５からなるスイッチ回路に相当する構成要
素）と、前記基準電圧が現れるべきノードの電圧と前記
所定電圧とを比較し、前記ノードの電圧が前記所定電圧
に到達したことを検出するためのノード電圧検出用のコ
ンパレータ（例えばコンパレータ１０７に相当する構成
要素）と、前記コンパレータの出力信号をセット端子に
入力すると共に前記電源投入に応答して発生される所定
の信号をリセット端子に入力し、リセット状態にあると
きに前記スイッチ回路を閉状態に制御すると共にセット
状態にあるときに前記スイッチ回路を開状態に制御する
スイッチ制御用のセット・リセット型フリップフロップ
（例えばセット・リセット型のフリップフロップ１０８
に相当する構成要素）と、を備えたことを特徴とする。
器は、請求項１に記載されたＤ級増幅器において、前記
電圧設定回路が、前記電源と前記ノードとの間に電流経
路が接続されたスイッチ回路（例えばスイッチ１０４お
よび抵抗１０５からなるスイッチ回路に相当する構成要
素）と、前記基準電圧が現れるべきノードの電圧と前記
所定電圧とを比較し、前記ノードの電圧が前記所定電圧
に到達したことを検出するためのノード電圧検出用のコ
ンパレータ（例えばコンパレータ１０７に相当する構成
要素）と、前記コンパレータの出力信号をセット端子に
入力すると共に前記電源投入に応答して発生される所定
の信号をリセット端子に入力し、リセット状態にあると
きに前記スイッチ回路を閉状態に制御すると共にセット
状態にあるときに前記スイッチ回路を開状態に制御する
スイッチ制御用のセット・リセット型フリップフロップ
（例えばセット・リセット型のフリップフロップ１０８
に相当する構成要素）と、を備えたことを特徴とする。
【００１６】この発明の構成によれば、スイッチ回路は
電源の投入を受けて閉じる。スイッチ回路が閉じると、
基準電圧が現れるべきノードが充電され、その電圧が所
定の電圧に向けて変化する。そして、上記ノードの電圧
が所定電圧を超えるとコンパレータの出力が反転し、上
記ノードの電圧が所定電圧に到達したことが検出され
る。この検出結果を受けて、セット・リセット型のフリ
ップフロップがセット状態に遷移してスイッチ回路を閉
じる結果、上記所定のノードの電圧が基準電圧に向けて
変化を開始する。従って、この構成によれば、電源投入
に応答して、上記ノードの電圧を所定電圧に一時的に設
定し、上記ノードの電圧を所定電圧から基準電圧に変化
させることが可能になる。
電源の投入を受けて閉じる。スイッチ回路が閉じると、
基準電圧が現れるべきノードが充電され、その電圧が所
定の電圧に向けて変化する。そして、上記ノードの電圧
が所定電圧を超えるとコンパレータの出力が反転し、上
記ノードの電圧が所定電圧に到達したことが検出され
る。この検出結果を受けて、セット・リセット型のフリ
ップフロップがセット状態に遷移してスイッチ回路を閉
じる結果、上記所定のノードの電圧が基準電圧に向けて
変化を開始する。従って、この構成によれば、電源投入
に応答して、上記ノードの電圧を所定電圧に一時的に設
定し、上記ノードの電圧を所定電圧から基準電圧に変化
させることが可能になる。
【００１７】請求項３に記載された発明に係るＤ級増幅
器は、請求項２に記載されたＤ級増幅器において、前記
ミュート状態制御回路が、前記基準電圧が現れるべきノ
ードの電圧と前記第２の信号の電圧とを比較し、前記第
２の信号の電圧が前記ノードの電圧に略等しくなったこ
とを検出するための信号電圧検出用のコンパレータ（例
えばコンパレータ２００に相当する構成要素）と、前記
信号電圧検出用のコンパレータの出力信号をセット端子
に入力すると共に前記スイッチ制御用のセット・リセッ
ト型フリップフロップの出力信号をリセット端子に入力
し、リセット状態にあるときに前記駆動回路を非活性状
態に制御すると共にセット状態にあるときに前記駆動回
路を活性状態に制御する駆動回路制御用のセット・リセ
ット型フリップフロップ（例えばセット・リセット型の
フリップフロップ２０１に相当する構成要素）と、を備
えたことを特徴とする。
器は、請求項２に記載されたＤ級増幅器において、前記
ミュート状態制御回路が、前記基準電圧が現れるべきノ
ードの電圧と前記第２の信号の電圧とを比較し、前記第
２の信号の電圧が前記ノードの電圧に略等しくなったこ
とを検出するための信号電圧検出用のコンパレータ（例
えばコンパレータ２００に相当する構成要素）と、前記
信号電圧検出用のコンパレータの出力信号をセット端子
に入力すると共に前記スイッチ制御用のセット・リセッ
ト型フリップフロップの出力信号をリセット端子に入力
し、リセット状態にあるときに前記駆動回路を非活性状
態に制御すると共にセット状態にあるときに前記駆動回
路を活性状態に制御する駆動回路制御用のセット・リセ
ット型フリップフロップ（例えばセット・リセット型の
フリップフロップ２０１に相当する構成要素）と、を備
えたことを特徴とする。
【００１８】この発明の構成によれば、第２の信号と上
記ノードの電圧との大小関係に応じてコンパレータの出
力信号が反転し、第２の信号の電圧が上記ノードの電圧
に略等しくなったことが検出される。この検出結果を受
けて、セット・リセット型のフリップフロップがセット
状態となり駆動回路を活性状態に制御する。これにより
ミュート状態が解除される。従って、この構成によれ
ば、上記ノードの電圧と第２の信号の電圧が略等しくな
ったときに、ミュート状態を解除することが可能にな
る。
記ノードの電圧との大小関係に応じてコンパレータの出
力信号が反転し、第２の信号の電圧が上記ノードの電圧
に略等しくなったことが検出される。この検出結果を受
けて、セット・リセット型のフリップフロップがセット
状態となり駆動回路を活性状態に制御する。これにより
ミュート状態が解除される。従って、この構成によれ
ば、上記ノードの電圧と第２の信号の電圧が略等しくな
ったときに、ミュート状態を解除することが可能にな
る。
【００１９】請求項４に記載された発明に係るＤ級増幅
器は、請求項３に記載されたＤ級増幅器において、前記
駆動回路が、出力端子をハイレベルに駆動するためのＰ
ＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０
５に相当する構成要素）と、前記出力端子をロウレベル
に駆動するためのＮＭＯＳトランジスタ（例えばＮＭＯ
Ｓトランジスタ４０６に相当する構成要素）と、駆動回
路制御用のセット・リセット型フリップフロップがリセ
ット状態にある場合に前記ＰＭＯＳトランジスタを固定
的にオフ状態とすると共に前記ＮＭＯＳトランジスタを
オン状態とし、前記駆動回路制御用のセット・リセット
型フリップフロップがセット状態にある場合に前記変調
回路の出力信号に応答して前記ＰＭＯＳトランジスタと
前記ＮＭＯＳトランジスタとを相補的にオン状態または
オフ状態とするゲート制御回路（例えば論理和ゲート回
路４００，４０１からなるゲート回路に相当する構成要
素）と、を備えたことを特徴とする。
器は、請求項３に記載されたＤ級増幅器において、前記
駆動回路が、出力端子をハイレベルに駆動するためのＰ
ＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０
５に相当する構成要素）と、前記出力端子をロウレベル
に駆動するためのＮＭＯＳトランジスタ（例えばＮＭＯ
Ｓトランジスタ４０６に相当する構成要素）と、駆動回
路制御用のセット・リセット型フリップフロップがリセ
ット状態にある場合に前記ＰＭＯＳトランジスタを固定
的にオフ状態とすると共に前記ＮＭＯＳトランジスタを
オン状態とし、前記駆動回路制御用のセット・リセット
型フリップフロップがセット状態にある場合に前記変調
回路の出力信号に応答して前記ＰＭＯＳトランジスタと
前記ＮＭＯＳトランジスタとを相補的にオン状態または
オフ状態とするゲート制御回路（例えば論理和ゲート回
路４００，４０１からなるゲート回路に相当する構成要
素）と、を備えたことを特徴とする。
【００２０】この発明の構成によれば、駆動回路制御用
のセット・リセット型フリップフロップがリセット状態
の場合、ＮＭＯＳトランジスタがオン状態となり、一対
の出力端子を共にロウレベルに駆動する。これにより、
スピーカの一対の入力端子に同相の信号が供給され、一
対の出力端子間にはスピーカを駆動するための電流が発
生し得ない状態となる。従って、リレーを用いることな
くミュート状態を実現することが可能になる。また、駆
動回路制御用のセット・リセット型フリップフロップが
セット状態に遷移し、ミュート状態が解除されると、変
調回路の出力信号に応答してＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが相補的に導通し、パルス信号が
出力される。
のセット・リセット型フリップフロップがリセット状態
の場合、ＮＭＯＳトランジスタがオン状態となり、一対
の出力端子を共にロウレベルに駆動する。これにより、
スピーカの一対の入力端子に同相の信号が供給され、一
対の出力端子間にはスピーカを駆動するための電流が発
生し得ない状態となる。従って、リレーを用いることな
くミュート状態を実現することが可能になる。また、駆
動回路制御用のセット・リセット型フリップフロップが
セット状態に遷移し、ミュート状態が解除されると、変
調回路の出力信号に応答してＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとが相補的に導通し、パルス信号が
出力される。
【００２１】請求項５に記載された発明に係るＤ級増幅
器は、請求項３に記載されたＤ級増幅器において、前記
電源の電圧変動（例えば電圧低下）を検出する検出回路
をさらに備え、前記駆動回路が、出力端子をハイレベル
に駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯ
Ｓトランジスタ４０５に相当する構成要素）と、前記出
力端子をロウレベルに駆動するための第１のＮＭＯＳト
ランジスタ（例えばＮＭＯＳトランジスタ４０６に相当
する構成要素）と、前記第１のＮＭＯＳトランジスタと
並列接続され、前記出力端子をロウレベルに維持し得る
限度において前記第１のＮＭＯＳトランジスタよりも電
流駆動能力が小さく設定された第２のＮＭＯＳトランジ
スタ（例えばＮＭＯＳトランジスタ４０７に相当する構
成要素）と、前記駆動回路制御用のセット・リセット型
フリップフロップがセット状態にあり且つ前記検出回路
が電圧の変動を検出していない場合に前記変調回路の出
力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭ
ＯＳトランジスタとを相補的に導通状態を制御し、駆動
回路制御用のセット・リセット型フリップフロップがリ
セット状態に変化した場合または前記検出回路により電
圧の変動が検出された場合に前記ＰＭＯＳトランジスタ
を固定的にオフ状態とすると共に前記第１のＮＭＯＳト
ランジスタを一時的にオン状態とした後に前記第２のＮ
ＭＯＳトランジスタを固定的にオン状態に制御するゲー
ト制御回路（例えば論理和ゲート回路４００，４０１、
論理積ゲート回路４０２、遅延回路４０３、インバータ
４０４からなるゲート回路に相当する構成要素）と、を
備えて構成されたことを特徴とする。
器は、請求項３に記載されたＤ級増幅器において、前記
電源の電圧変動（例えば電圧低下）を検出する検出回路
をさらに備え、前記駆動回路が、出力端子をハイレベル
に駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯ
Ｓトランジスタ４０５に相当する構成要素）と、前記出
力端子をロウレベルに駆動するための第１のＮＭＯＳト
ランジスタ（例えばＮＭＯＳトランジスタ４０６に相当
する構成要素）と、前記第１のＮＭＯＳトランジスタと
並列接続され、前記出力端子をロウレベルに維持し得る
限度において前記第１のＮＭＯＳトランジスタよりも電
流駆動能力が小さく設定された第２のＮＭＯＳトランジ
スタ（例えばＮＭＯＳトランジスタ４０７に相当する構
成要素）と、前記駆動回路制御用のセット・リセット型
フリップフロップがセット状態にあり且つ前記検出回路
が電圧の変動を検出していない場合に前記変調回路の出
力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭ
ＯＳトランジスタとを相補的に導通状態を制御し、駆動
回路制御用のセット・リセット型フリップフロップがリ
セット状態に変化した場合または前記検出回路により電
圧の変動が検出された場合に前記ＰＭＯＳトランジスタ
を固定的にオフ状態とすると共に前記第１のＮＭＯＳト
ランジスタを一時的にオン状態とした後に前記第２のＮ
ＭＯＳトランジスタを固定的にオン状態に制御するゲー
ト制御回路（例えば論理和ゲート回路４００，４０１、
論理積ゲート回路４０２、遅延回路４０３、インバータ
４０４からなるゲート回路に相当する構成要素）と、を
備えて構成されたことを特徴とする。
【００２２】請求項６に記載された発明に係るＤ級増幅
器は、請求項１ないし５の何れか１項に記載されたＤ級
増幅器において、前記反転帰還型のオペアンプの反転入
力端子と出力端子との間に、前記電圧設定回路の出力信
号に基づき開閉するスイッチを設けたことを特徴とす
る。請求項７に記載された発明に係るＤ級増幅器は、請
求項５に記載されたＤ級増幅器において、前記検出回路
の出力信号から高域成分を除去するローパスフィルタを
さらに備えたことを特徴とする。
器は、請求項１ないし５の何れか１項に記載されたＤ級
増幅器において、前記反転帰還型のオペアンプの反転入
力端子と出力端子との間に、前記電圧設定回路の出力信
号に基づき開閉するスイッチを設けたことを特徴とす
る。請求項７に記載された発明に係るＤ級増幅器は、請
求項５に記載されたＤ級増幅器において、前記検出回路
の出力信号から高域成分を除去するローパスフィルタを
さらに備えたことを特徴とする。
【００２３】請求項８に記載された発明に係るＤ級増幅
器は、外部から第１の信号を反転入力端子に入力すると
共に基準電圧を非反転入力端子に入力し、前記基準電圧
を振幅の中心とする第２の信号を出力する反転帰還型の
オペアンプと、前記第２の信号をパルスの幅に反映させ
て前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を入力し、一
対の出力端子を介して前記パルス信号の相補信号を外部
に出力すると共に、ミュート時には強制的に前記一対の
出力端子を共にロウレベルまたはハイレベルに駆動する
ＢＴＬ型の駆動回路と、を備えたことを特徴とする。
器は、外部から第１の信号を反転入力端子に入力すると
共に基準電圧を非反転入力端子に入力し、前記基準電圧
を振幅の中心とする第２の信号を出力する反転帰還型の
オペアンプと、前記第２の信号をパルスの幅に反映させ
て前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を入力し、一
対の出力端子を介して前記パルス信号の相補信号を外部
に出力すると共に、ミュート時には強制的に前記一対の
出力端子を共にロウレベルまたはハイレベルに駆動する
ＢＴＬ型の駆動回路と、を備えたことを特徴とする。
【００２４】この発明の構成によれば、ミュート時には
一対の出力端子を共にロウレベルまたはハイレベルに駆
動し、スピーカの一対の入力端子に同相の信号を供給す
る。従って、一対の出力端子間にはスピーカを駆動する
ための電流が発生し得ず、リレーを用いることなくミュ
ート状態を実現することが可能になる。しかも、例えば
製品テストの一種であるショート試験の際に、一対の出
力端子がショートされたとしても、これによるショート
電流（大電流）が発生しない。
一対の出力端子を共にロウレベルまたはハイレベルに駆
動し、スピーカの一対の入力端子に同相の信号を供給す
る。従って、一対の出力端子間にはスピーカを駆動する
ための電流が発生し得ず、リレーを用いることなくミュ
ート状態を実現することが可能になる。しかも、例えば
製品テストの一種であるショート試験の際に、一対の出
力端子がショートされたとしても、これによるショート
電流（大電流）が発生しない。
【００２５】請求項９に記載された発明は、請求項８に
記載されたＤ級増幅器において、前記駆動回路が、前記
一対の出力端子のそれぞれに対し、前記出力端子をハイ
レベルに駆動するためのＰＭＯＳトランジスタと、前記
出力端子をロウレベルに駆動するための第１のＮＭＯＳ
トランジスタと、前記第１のＮＭＯＳトランジスタと並
列接続され、前記出力端子をロウレベルに維持し得る限
度において前記第１のＮＭＯＳトランジスタよりも電流
駆動能力が小さく設定された第２のＮＭＯＳトランジス
タと、ミュート状態に設定するための所定の信号を受け
て前記ＰＭＯＳトランジスタを固定的にオフ状態とする
と共に前記第１のＮＭＯＳトランジスタを一時的にオン
状態とした後に前記第２のＮＭＯＳトランジスタを固定
的にオン状態に制御するゲート制御回路と、を備えて構
成されたことを特徴とする。
記載されたＤ級増幅器において、前記駆動回路が、前記
一対の出力端子のそれぞれに対し、前記出力端子をハイ
レベルに駆動するためのＰＭＯＳトランジスタと、前記
出力端子をロウレベルに駆動するための第１のＮＭＯＳ
トランジスタと、前記第１のＮＭＯＳトランジスタと並
列接続され、前記出力端子をロウレベルに維持し得る限
度において前記第１のＮＭＯＳトランジスタよりも電流
駆動能力が小さく設定された第２のＮＭＯＳトランジス
タと、ミュート状態に設定するための所定の信号を受け
て前記ＰＭＯＳトランジスタを固定的にオフ状態とする
と共に前記第１のＮＭＯＳトランジスタを一時的にオン
状態とした後に前記第２のＮＭＯＳトランジスタを固定
的にオン状態に制御するゲート制御回路と、を備えて構
成されたことを特徴とする。
【００２６】この発明の構成によれば、第１のＮＭＯＳ
トランジスタが一時的にオン状態となることにより、出
力端子を早急にロウレベルに駆動する。そして、その
後、第２のＮＭＯＳトランジスタがオン状態となって、
ロウレベルを維持する。従って、ミュート状態において
出力端子に外部から電圧が印加されたとしても、電流駆
動能力が小さな第２のＮＭＯＳトランジスタのみがオン
状態にあり、負荷を駆動するために電流駆動能力が確保
されたＰＭＯＳトランジスタおよび第１のＮＭＯＳトラ
ンジスタはオフ状態にあるから、これらのトランジスタ
を介して過大な電流が流れることはなく、この種の電流
に起因したトラブルの発生を防止することが可能にな
る。
トランジスタが一時的にオン状態となることにより、出
力端子を早急にロウレベルに駆動する。そして、その
後、第２のＮＭＯＳトランジスタがオン状態となって、
ロウレベルを維持する。従って、ミュート状態において
出力端子に外部から電圧が印加されたとしても、電流駆
動能力が小さな第２のＮＭＯＳトランジスタのみがオン
状態にあり、負荷を駆動するために電流駆動能力が確保
されたＰＭＯＳトランジスタおよび第１のＮＭＯＳトラ
ンジスタはオフ状態にあるから、これらのトランジスタ
を介して過大な電流が流れることはなく、この種の電流
に起因したトラブルの発生を防止することが可能にな
る。
【００２７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 （実施の形態１）図１に、この実施の形態１に係るＤ級
増幅器ＤＡＭＰの構成および適用例を示す。同図におい
て、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中心と
する音楽信号（アナログ信号）の発生源である。この実
施の形態１では、音楽信号をアナログ量の信号とする
が、ディジタル量であってもよい。入力コンデンサＣＩ
Ｎは、信号源ＳＩＧが発生する音楽信号から直流成分を
除去するためのものである。入力コンデンサＣＩＮによ
り直流成分が除去された信号は、音楽信号ＶＩＮ（第１
の信号）としてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与
えられる。
の実施の形態を説明する。 （実施の形態１）図１に、この実施の形態１に係るＤ級
増幅器ＤＡＭＰの構成および適用例を示す。同図におい
て、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中心と
する音楽信号（アナログ信号）の発生源である。この実
施の形態１では、音楽信号をアナログ量の信号とする
が、ディジタル量であってもよい。入力コンデンサＣＩ
Ｎは、信号源ＳＩＧが発生する音楽信号から直流成分を
除去するためのものである。入力コンデンサＣＩＮによ
り直流成分が除去された信号は、音楽信号ＶＩＮ（第１
の信号）としてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与
えられる。
【００２８】Ｄ級増幅器ＤＡＭＰは、音楽信号ＶＩＮを
パルスの幅に反映させてパルス信号に変換することによ
り音楽信号ＶＩＮを電力増幅するものであり、いわゆる
自走式ＰＷＭ増幅器として構成されている。また、この
Ｄ級増幅器ＤＡＭＰは、ＢＴＬ形式で負荷を駆動するよ
うに構成されており、一対の出力端子ＴＡ，ＴＢを備え
ている。さらに、このＤ級増幅器ＤＡＭＰには電源ＶＣ
Ｃと接地ＧＮＤが供給され、単一電源（ＶＣＣ）で動作
するように構成されている。このＤ級増幅器ＤＡＭＰの
詳細な構成については後述する。
パルスの幅に反映させてパルス信号に変換することによ
り音楽信号ＶＩＮを電力増幅するものであり、いわゆる
自走式ＰＷＭ増幅器として構成されている。また、この
Ｄ級増幅器ＤＡＭＰは、ＢＴＬ形式で負荷を駆動するよ
うに構成されており、一対の出力端子ＴＡ，ＴＢを備え
ている。さらに、このＤ級増幅器ＤＡＭＰには電源ＶＣ
Ｃと接地ＧＮＤが供給され、単一電源（ＶＣＣ）で動作
するように構成されている。このＤ級増幅器ＤＡＭＰの
詳細な構成については後述する。
【００２９】Ｄ級増幅器ＤＡＭＰの一方の出力端子ＴＡ
は、インダクタＬＡおよびコンデンサＣＡからなるロー
パスフィルタを介してスピーカＳＰＫの一方の入力端子
に接続され、他方の出力端子ＴＢは、インダクタＬＢお
よびコンデンサＣＢからなるローパスフィルタを介して
スピーカＳＰＫの他方の入力端子に接続される。これら
ローパスフィルタの定数は、出力端子ＴＡ，ＴＢを介し
てＤ級増幅器ＤＡＭＰから出力されるパルス信号からキ
ャリア周波数成分を除去し、かつ音楽信号成分のみを通
過させるように設定される。
は、インダクタＬＡおよびコンデンサＣＡからなるロー
パスフィルタを介してスピーカＳＰＫの一方の入力端子
に接続され、他方の出力端子ＴＢは、インダクタＬＢお
よびコンデンサＣＢからなるローパスフィルタを介して
スピーカＳＰＫの他方の入力端子に接続される。これら
ローパスフィルタの定数は、出力端子ＴＡ，ＴＢを介し
てＤ級増幅器ＤＡＭＰから出力されるパルス信号からキ
ャリア周波数成分を除去し、かつ音楽信号成分のみを通
過させるように設定される。
【００３０】ここで、上述のＤ級増幅器ＤＡＭＰの構成
を説明する。抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰ
Ａは、反転増幅器を構成し、Ｄ級増幅器ＤＡＭＰの入力
段として機能する。抵抗ＲＡ１は、オペアンプＯＰＡの
入力抵抗であり、その一端はオペアンプＯＰＡの反転入
力部に接続され、その他端は入力端子ＴＩに接続され
る。抵抗ＲＡ２は、オペアンプＯＰＡの帰還抵抗であ
り、オペアンプＯＰＡの反転入力部と出力部との間に接
続される。オペアンプＯＰＡの非反転入力部には、基準
電圧ＶＲＥＦが与えられる。この基準電圧ＶＲＥＦは、
後述する電圧設定回路ＶＳＥＴで発生され、外部端子Ｔ
Ｒを介して外付けされたコンデンサＣＲＥＦで安定化さ
れてオペアンプＯＰＡに供給される。
を説明する。抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰ
Ａは、反転増幅器を構成し、Ｄ級増幅器ＤＡＭＰの入力
段として機能する。抵抗ＲＡ１は、オペアンプＯＰＡの
入力抵抗であり、その一端はオペアンプＯＰＡの反転入
力部に接続され、その他端は入力端子ＴＩに接続され
る。抵抗ＲＡ２は、オペアンプＯＰＡの帰還抵抗であ
り、オペアンプＯＰＡの反転入力部と出力部との間に接
続される。オペアンプＯＰＡの非反転入力部には、基準
電圧ＶＲＥＦが与えられる。この基準電圧ＶＲＥＦは、
後述する電圧設定回路ＶＳＥＴで発生され、外部端子Ｔ
Ｒを介して外付けされたコンデンサＣＲＥＦで安定化さ
れてオペアンプＯＰＡに供給される。
【００３１】この実施の形態１では、抵抗ＲＡ１と抵抗
ＲＡ２とをほぼ等しく設定し（即ち、ＲＡ１＝ＲＡ
２）、オペアンプＯＰＡを主体として構成された反転増
幅器の増幅度を「１」とする。従って、この反転増幅器
は、接地電位を振幅の中心とする音楽信号ＶＩＮ（第１
の信号）を、基準信号ＶＲＥＦを振幅の中心とする信号
ＩＮＡ（第２の信号）に変換するレベルシフタとして機
能する。ただし、信号ＶＩＮに対して信号ＩＮＡの位相
は反転したものとなる。
ＲＡ２とをほぼ等しく設定し（即ち、ＲＡ１＝ＲＡ
２）、オペアンプＯＰＡを主体として構成された反転増
幅器の増幅度を「１」とする。従って、この反転増幅器
は、接地電位を振幅の中心とする音楽信号ＶＩＮ（第１
の信号）を、基準信号ＶＲＥＦを振幅の中心とする信号
ＩＮＡ（第２の信号）に変換するレベルシフタとして機
能する。ただし、信号ＶＩＮに対して信号ＩＮＡの位相
は反転したものとなる。
【００３２】上述のオペアンプＯＰＡの出力部には、抵
抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転
増幅器の入力部が接続される。抵抗ＲＢ１は、オペアン
プＯＰＢの入力抵抗であり、上述のオペアンプＯＰＡの
出力部とオペアンプＯＰＢの反転入力部の間に接続され
る。抵抗ＲＢ２は、オペアンプＯＰＢの帰還抵抗であ
り、オペアンプＯＰＢの反転入力部と出力部との間に接
続される。オペアンプＯＰＢの非反転入力部には上述の
基準電圧ＶＲＥＦが共通に与えられる。
抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転
増幅器の入力部が接続される。抵抗ＲＢ１は、オペアン
プＯＰＢの入力抵抗であり、上述のオペアンプＯＰＡの
出力部とオペアンプＯＰＢの反転入力部の間に接続され
る。抵抗ＲＢ２は、オペアンプＯＰＢの帰還抵抗であ
り、オペアンプＯＰＢの反転入力部と出力部との間に接
続される。オペアンプＯＰＢの非反転入力部には上述の
基準電圧ＶＲＥＦが共通に与えられる。
【００３３】ここでも抵抗ＲＢ１と抵抗ＲＢ２はほぼ等
しいものとし（即ち、ＲＢ１＝ＲＢ２）、オペアンプＯ
ＰＢを主体として構成された反転増幅器の増幅度を
「１」とする。従って、音楽信号ＶＩＮは、基準電圧Ｖ
ＲＥＦを振幅の中心として互いに逆位相の関係にあるア
ナログ量の信号ＩＮＡおよび信号ＩＮＢに変換され、こ
れら信号ＩＮＡ，ＩＮＢは変調回路ＭＯＤに与えられ
る。
しいものとし（即ち、ＲＢ１＝ＲＢ２）、オペアンプＯ
ＰＢを主体として構成された反転増幅器の増幅度を
「１」とする。従って、音楽信号ＶＩＮは、基準電圧Ｖ
ＲＥＦを振幅の中心として互いに逆位相の関係にあるア
ナログ量の信号ＩＮＡおよび信号ＩＮＢに変換され、こ
れら信号ＩＮＡ，ＩＮＢは変調回路ＭＯＤに与えられ
る。
【００３４】変調回路ＭＯＤは、出力信号を負帰還させ
て自走（発振）することによりアナログ量の信号ＩＮ
Ａ，ＩＮＢを１つのパルス信号に変換するものであり、
このパルス信号の幅に信号ＩＮＡ，ＩＮＢの振幅成分を
反映させる。駆動回路ＤＶＲは、変調回路ＭＯＤにより
変調されたパルス信号をＢＴＬ形式で外部に出力するも
ので、互いに逆位相の関係にある一対のパルス信号を出
力端子ＴＡ，ＴＢに出力する。これら変調回路ＭＯＤお
よび駆動回路ＤＶＲの構成については後述する。
て自走（発振）することによりアナログ量の信号ＩＮ
Ａ，ＩＮＢを１つのパルス信号に変換するものであり、
このパルス信号の幅に信号ＩＮＡ，ＩＮＢの振幅成分を
反映させる。駆動回路ＤＶＲは、変調回路ＭＯＤにより
変調されたパルス信号をＢＴＬ形式で外部に出力するも
ので、互いに逆位相の関係にある一対のパルス信号を出
力端子ＴＡ，ＴＢに出力する。これら変調回路ＭＯＤお
よび駆動回路ＤＶＲの構成については後述する。
【００３５】電圧設定回路ＶＳＥＴは、上述の基準電圧
ＶＲＥＦを発生すると共に、この基準電圧ＶＲＥＦを一
時的に所定電圧に設定するものである。ミュート状態制
御回路ＭＣＴＬは、 基準電圧ＶＲＥＦが現れるべきノ
ードＱの電圧が、基準電圧ＶＲＥＦに変化する過程にお
いて信号ＩＮＡの電圧と略等しくなったときにミュート
状態を解除するものである。
ＶＲＥＦを発生すると共に、この基準電圧ＶＲＥＦを一
時的に所定電圧に設定するものである。ミュート状態制
御回路ＭＣＴＬは、 基準電圧ＶＲＥＦが現れるべきノ
ードＱの電圧が、基準電圧ＶＲＥＦに変化する過程にお
いて信号ＩＮＡの電圧と略等しくなったときにミュート
状態を解除するものである。
【００３６】図２に電圧設定回路ＶＳＥＴの構成を示
す。同図において、抵抗１００，１０１，１０２，１０
３は、電源ＶＣＣと接地ＧＮＤとの間にこの順に直列接
続され、抵抗１０１と抵抗１０２との間のノードＰにＶ
ＣＣ／２の電圧が現れるように各抵抗の値が設定されて
いる。また、電源ＶＣＣと外部端子ＴＲとの間には、ス
イッチ１０４と抵抗１０５を直列接続してなるスイッチ
回路（符号なし）が接続され、抵抗１０５と外部端子Ｔ
Ｒとの間のノードＱと、上述のノードＰとの間には抵抗
１０６が接続される。ここで、スイッチ１０４が閉じた
状態では、抵抗１００と抵抗１０１との間のノードＲよ
りもノードＱの電圧が高くなり、スイッチ１０４が開い
た状態では、これらのノードの電圧の大小関係が逆転す
るように、抵抗１０５および抵抗１０６の値が設定され
る。
す。同図において、抵抗１００，１０１，１０２，１０
３は、電源ＶＣＣと接地ＧＮＤとの間にこの順に直列接
続され、抵抗１０１と抵抗１０２との間のノードＰにＶ
ＣＣ／２の電圧が現れるように各抵抗の値が設定されて
いる。また、電源ＶＣＣと外部端子ＴＲとの間には、ス
イッチ１０４と抵抗１０５を直列接続してなるスイッチ
回路（符号なし）が接続され、抵抗１０５と外部端子Ｔ
Ｒとの間のノードＱと、上述のノードＰとの間には抵抗
１０６が接続される。ここで、スイッチ１０４が閉じた
状態では、抵抗１００と抵抗１０１との間のノードＲよ
りもノードＱの電圧が高くなり、スイッチ１０４が開い
た状態では、これらのノードの電圧の大小関係が逆転す
るように、抵抗１０５および抵抗１０６の値が設定され
る。
【００３７】上述のノードＱとノードＲとには、それぞ
れノード電圧検出用のコンパレータ１０７の非反転入力
部と反転入力部とが接続される。このコンパレータ１０
７の出力部は、セット・リセット型のフリップフロップ
１０８のセット入力部に接続され、そのリセット入力部
にはいわゆるパワーオンリセット信号ＰＯＲが与えられ
る。このパワーオンリセット信号ＰＯＲは、電源投入時
にＤ級増幅器内部で発生されるパルス信号であって、回
路の各部を初期化するために電源の立ち上がりを検出し
て生成されるものである。フリップフロップ１０８の出
力信号は、制御信号ＳＥＱとしてスイッチ１０４の制御
端子に与えられ、このスイッチ１０４を導通制御する。
また、制御信号ＳＥＱは、後述するミュート状態制御回
路ＭＣＴＬに供給され、その動作の制御に使用される。
れノード電圧検出用のコンパレータ１０７の非反転入力
部と反転入力部とが接続される。このコンパレータ１０
７の出力部は、セット・リセット型のフリップフロップ
１０８のセット入力部に接続され、そのリセット入力部
にはいわゆるパワーオンリセット信号ＰＯＲが与えられ
る。このパワーオンリセット信号ＰＯＲは、電源投入時
にＤ級増幅器内部で発生されるパルス信号であって、回
路の各部を初期化するために電源の立ち上がりを検出し
て生成されるものである。フリップフロップ１０８の出
力信号は、制御信号ＳＥＱとしてスイッチ１０４の制御
端子に与えられ、このスイッチ１０４を導通制御する。
また、制御信号ＳＥＱは、後述するミュート状態制御回
路ＭＣＴＬに供給され、その動作の制御に使用される。
【００３８】図３に、ミュート状態制御回路ＭＣＴＬの
構成を示す。同図において、抵抗ＲＡ１，ＲＡ２、オペ
アンプＯＰＡ、コンデンサＣＲＥＦは、上述の図１に示
すものである。ミュート状態制御回路ＭＣＴＬは、コン
パレータ２００、セット・リセット型のフリップフロッ
プ２０１、論理和ゲート回路２０２、およびスイッチ２
０３から構成される。ここで、コンパレータ２００の非
反転入力部は、基準電圧ＶＲＥＦが現れるノードＱ、即
ちオペアンプＯＰＡの非反転入力部と、外部端子ＴＲと
に接続され、反転入力部は、オペアンプＯＰＡの出力部
に接続される。
構成を示す。同図において、抵抗ＲＡ１，ＲＡ２、オペ
アンプＯＰＡ、コンデンサＣＲＥＦは、上述の図１に示
すものである。ミュート状態制御回路ＭＣＴＬは、コン
パレータ２００、セット・リセット型のフリップフロッ
プ２０１、論理和ゲート回路２０２、およびスイッチ２
０３から構成される。ここで、コンパレータ２００の非
反転入力部は、基準電圧ＶＲＥＦが現れるノードＱ、即
ちオペアンプＯＰＡの非反転入力部と、外部端子ＴＲと
に接続され、反転入力部は、オペアンプＯＰＡの出力部
に接続される。
【００３９】フリップフロップ２０１のセット入力部に
はコンパレータ２００の出力部が接続され、リセット入
力部には上述の制御信号ＳＥＱが与えられる。このフリ
ップフロップ２０１の出力部は負論理出力となってお
り、論理和ゲート回路２０２の入力部に接続される。こ
の論理和ゲート回路２０２には、フリップフロップ２０
１の出力信号の他、ミュート状態を制御するためのミュ
ート制御信号ＭＵＴＥが外部より入力される。
はコンパレータ２００の出力部が接続され、リセット入
力部には上述の制御信号ＳＥＱが与えられる。このフリ
ップフロップ２０１の出力部は負論理出力となってお
り、論理和ゲート回路２０２の入力部に接続される。こ
の論理和ゲート回路２０２には、フリップフロップ２０
１の出力信号の他、ミュート状態を制御するためのミュ
ート制御信号ＭＵＴＥが外部より入力される。
【００４０】図３では、論理和ゲート回路２０２に信号
ＭＵＴ２も入力されているが、この信号は後述する実施
の形態２で使用する信号であり、この実施の形態１では
使用しない。従って、この実施の形態では、信号ＭＵＴ
２はロウレベルに固定されているものとする。論理和ゲ
ート回路２０２の出力信号は、ミュート状態を制御する
ための制御信号ＭＵＴとして駆動回路ＤＲＶに与えられ
る。スイッチ２０３は、帰還用の抵抗ＲＡ２と並列に、
オペアンプＯＰＡの出力部と反転入力部との間に接続さ
れ、上述の信号ＳＥＱに基づき導通制御される。
ＭＵＴ２も入力されているが、この信号は後述する実施
の形態２で使用する信号であり、この実施の形態１では
使用しない。従って、この実施の形態では、信号ＭＵＴ
２はロウレベルに固定されているものとする。論理和ゲ
ート回路２０２の出力信号は、ミュート状態を制御する
ための制御信号ＭＵＴとして駆動回路ＤＲＶに与えられ
る。スイッチ２０３は、帰還用の抵抗ＲＡ２と並列に、
オペアンプＯＰＡの出力部と反転入力部との間に接続さ
れ、上述の信号ＳＥＱに基づき導通制御される。
【００４１】図４に、変調回路ＭＯＤおよび駆動回路Ｄ
ＲＶの構成を示す。変調回路ＭＯＤは、差分積分回路３
０と、コンパレータ３１と、抵抗ＲＩＮＡ，ＲＩＮＢ，
ＲＮＦＡ，ＲＮＦＢから構成される。ここで、差動積分
回路３０は、入力段をなすオペアンプＯＰＡ，ＯＰＢか
らのアナログ信号ＩＮＡ，ＩＮＢ及びＰＷＭ増幅器出力
の帰還信号が入力される反転入力端子IN-および非反転
入力端子IN+からなる一対の差動入力端子と、２つの積
分信号を出力する非反転出力端子OUT+および反転出力端
子OUT-からなる一対の差動出力端子とを備えた同相帰還
型のオペアンプ３００と、オペアンプ３００の反転入力
端子IN-と非反転出力端子OUT+との間に接続される積分
用コンデンサ３０１と、オペアンプ３００の非反転入力
端子IN+と反転出力端子OUT-との間に接続される積分用
コンデンサ３０２とを有している。オペアンプ３００
は、非反転出力端子OUT+および反転出力端子OUT-から、
常に基準電圧ＶＲＥＦを基準とする差動出力信号のみを
出力するように構成されている。
ＲＶの構成を示す。変調回路ＭＯＤは、差分積分回路３
０と、コンパレータ３１と、抵抗ＲＩＮＡ，ＲＩＮＢ，
ＲＮＦＡ，ＲＮＦＢから構成される。ここで、差動積分
回路３０は、入力段をなすオペアンプＯＰＡ，ＯＰＢか
らのアナログ信号ＩＮＡ，ＩＮＢ及びＰＷＭ増幅器出力
の帰還信号が入力される反転入力端子IN-および非反転
入力端子IN+からなる一対の差動入力端子と、２つの積
分信号を出力する非反転出力端子OUT+および反転出力端
子OUT-からなる一対の差動出力端子とを備えた同相帰還
型のオペアンプ３００と、オペアンプ３００の反転入力
端子IN-と非反転出力端子OUT+との間に接続される積分
用コンデンサ３０１と、オペアンプ３００の非反転入力
端子IN+と反転出力端子OUT-との間に接続される積分用
コンデンサ３０２とを有している。オペアンプ３００
は、非反転出力端子OUT+および反転出力端子OUT-から、
常に基準電圧ＶＲＥＦを基準とする差動出力信号のみを
出力するように構成されている。
【００４２】また、コンパレータ３１は、抵抗３１１，
３１２，３１３，３１４と、オペアンプ３１０とからな
り、オペアンプ３１０の非反転入力端子は抵抗３１２を
介して差動積分回路３０におけるオペアンプ３００の非
反転出力端子OUT+に接続され、オペアンプ３１０の反転
入力端子は抵抗３１４を介して差動積分回路３０におけ
るオペアンプ３００の反転出力端子OUT-に接続されてい
る。さらに、オペアンプ３１０の非反転入力端子は抵抗
３１１を介して後述する駆動回路ＤＲＶの一方の出力端
に接続され、かつオペアンプ３１０の反転入力端子は抵
抗３１３を介して駆動回路ＤＲＶの他方の出力端に接続
され、２つの差動入力端子に正帰還がかけられ、ヒステ
リシス特性を有するコンパレータ３１を構成している。
３１２，３１３，３１４と、オペアンプ３１０とからな
り、オペアンプ３１０の非反転入力端子は抵抗３１２を
介して差動積分回路３０におけるオペアンプ３００の非
反転出力端子OUT+に接続され、オペアンプ３１０の反転
入力端子は抵抗３１４を介して差動積分回路３０におけ
るオペアンプ３００の反転出力端子OUT-に接続されてい
る。さらに、オペアンプ３１０の非反転入力端子は抵抗
３１１を介して後述する駆動回路ＤＲＶの一方の出力端
に接続され、かつオペアンプ３１０の反転入力端子は抵
抗３１３を介して駆動回路ＤＲＶの他方の出力端に接続
され、２つの差動入力端子に正帰還がかけられ、ヒステ
リシス特性を有するコンパレータ３１を構成している。
【００４３】駆動回路ＤＲＶは、インバータ３２，３３
と、出力バッファ回路４０，４１とからなる。上述の変
調回路ＭＯＤの出力信号はインバータ３２の入力部に与
えられ、このインバータ３２の出力信号は出力バッファ
回路４０に与えられると共にインバータ３３で反転され
て出力バッファ回路４１に与えられる。即ち、変調回路
ＭＯＤから出力されるパルス信号と逆位相のパルス信号
が出力バッファ回路４０に与えられ、同位相のパルス信
号が出力バッファ回路４１に与えられる。
と、出力バッファ回路４０，４１とからなる。上述の変
調回路ＭＯＤの出力信号はインバータ３２の入力部に与
えられ、このインバータ３２の出力信号は出力バッファ
回路４０に与えられると共にインバータ３３で反転され
て出力バッファ回路４１に与えられる。即ち、変調回路
ＭＯＤから出力されるパルス信号と逆位相のパルス信号
が出力バッファ回路４０に与えられ、同位相のパルス信
号が出力バッファ回路４１に与えられる。
【００４４】出力バッファ回路４０は、論理和ゲート回
路４００，４０１、論理積ゲート回路４０２、遅延回路
４０３、インバータ４０４、ＰＭＯＳトランジスタ４０
５、ＮＭＯＳトランジスタ４０６，４０７から構成され
る。ここで、ＰＭＯＳトランジスタ４０５およびＮＭＯ
Ｓトランジスタ４０６の各電流駆動能力は、出力端子に
接続された負荷を十分に駆動し得るように設定され、Ｎ
ＭＯＳトランジスタ４０７の電流駆動能力は、出力端子
ＴＡをロウレベルに維持し得る限度において小さく設定
されている。ここで、ＮＭＯＳトランジスタ４０７のオ
ン抵抗値は、例えば、ＮＭＯＳトランジスタ４０６のオ
ン抵抗値よりも１桁ないし２桁ほど大きな値に設定さ
れ、望ましくはＮＭＯＳトランジスタ４０６のオン抵抗
値の３０〜７０倍程度の値に設定される。
路４００，４０１、論理積ゲート回路４０２、遅延回路
４０３、インバータ４０４、ＰＭＯＳトランジスタ４０
５、ＮＭＯＳトランジスタ４０６，４０７から構成され
る。ここで、ＰＭＯＳトランジスタ４０５およびＮＭＯ
Ｓトランジスタ４０６の各電流駆動能力は、出力端子に
接続された負荷を十分に駆動し得るように設定され、Ｎ
ＭＯＳトランジスタ４０７の電流駆動能力は、出力端子
ＴＡをロウレベルに維持し得る限度において小さく設定
されている。ここで、ＮＭＯＳトランジスタ４０７のオ
ン抵抗値は、例えば、ＮＭＯＳトランジスタ４０６のオ
ン抵抗値よりも１桁ないし２桁ほど大きな値に設定さ
れ、望ましくはＮＭＯＳトランジスタ４０６のオン抵抗
値の３０〜７０倍程度の値に設定される。
【００４５】論理和ゲート回路４００，４０１の入力部
にはインバータ３２の出力信号と上述の制御信号ＭＵＴ
が共通に与えられ、論理和ゲート回路４００の出力部は
ＰＭＯＳトランジスタ４０５のゲートに接続される。論
理積ゲート回路４０２の一方の入力部には論理和ゲート
回路４０１の出力部が接続され、他方の入力部には、上
述の制御信号ＭＵＴが遅延回路４０３およびインバータ
４０４を介して与えられる。
にはインバータ３２の出力信号と上述の制御信号ＭＵＴ
が共通に与えられ、論理和ゲート回路４００の出力部は
ＰＭＯＳトランジスタ４０５のゲートに接続される。論
理積ゲート回路４０２の一方の入力部には論理和ゲート
回路４０１の出力部が接続され、他方の入力部には、上
述の制御信号ＭＵＴが遅延回路４０３およびインバータ
４０４を介して与えられる。
【００４６】ＮＭＯＳトランジスタ４０６のゲートには
論理積ゲート回路４０２の出力部が接続され、ＮＭＯＳ
トランジスタ４０７のゲートには遅延回路４０３の出力
部が接続される。ＰＭＯＳトランジスタ４０５のソース
は電源ＶＣＣに接続され、そのドレインはＮＭＯＳトラ
ンジスタ４０６，４０７のドレインに接続される。これ
らＮＭＯＳトランジスタ４０６，４０７のソースは共に
接地される。ＭＯＳトランジスタ４０５のドレインとＮ
ＭＯＳトランジスタ４０６，４０７のドレインとの接続
点は出力端子ＴＡに接続される。
論理積ゲート回路４０２の出力部が接続され、ＮＭＯＳ
トランジスタ４０７のゲートには遅延回路４０３の出力
部が接続される。ＰＭＯＳトランジスタ４０５のソース
は電源ＶＣＣに接続され、そのドレインはＮＭＯＳトラ
ンジスタ４０６，４０７のドレインに接続される。これ
らＮＭＯＳトランジスタ４０６，４０７のソースは共に
接地される。ＭＯＳトランジスタ４０５のドレインとＮ
ＭＯＳトランジスタ４０６，４０７のドレインとの接続
点は出力端子ＴＡに接続される。
【００４７】上述の論理和ゲート回路４００，４０１、
論理積ゲート回路４０２、遅延回路４０３、インバータ
４０４は、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトラ
ンジスタ４０６，４０７を導通制御するためのゲート回
路を構成する。出力バッファ回路４１は、上述の出力バ
ッファ回路４０と同様に構成される。ただし、入力部に
は変調回路ＭＯＤが出力するパルス信号と同位相のパル
ス信号がインバータ３３から入力され、出力部は出力端
子ＴＢに接続される。
論理積ゲート回路４０２、遅延回路４０３、インバータ
４０４は、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトラ
ンジスタ４０６，４０７を導通制御するためのゲート回
路を構成する。出力バッファ回路４１は、上述の出力バ
ッファ回路４０と同様に構成される。ただし、入力部に
は変調回路ＭＯＤが出力するパルス信号と同位相のパル
ス信号がインバータ３３から入力され、出力部は出力端
子ＴＢに接続される。
【００４８】出力バッファ回路４０の出力端は、第１の
帰還回路としての帰還用抵抗ＲＮＦＡを介して差動積分
回路３０におけるオペアンプ３００の反転入力端子IN-
に接続され、出力バッファ回路４１の出力端は第２の帰
還回路としての帰還用抵抗ＲＮＦＢを介して差動積分回
路３０におけるオペアンプ３００の非反転入力端子IN+
に接続されている。また、オペアンプ３００の反転入力
端子IN-は入力抵抗ＲＩＮＡを介して図１に示すオペア
ンプＯＰＡの出力部に接続され、オペアンプ３００の非
反転入力端子IN+は入力抵抗ＲＩＮＢを介して同図に示
すオペアンプＯＰＢの出力部に接続される。
帰還回路としての帰還用抵抗ＲＮＦＡを介して差動積分
回路３０におけるオペアンプ３００の反転入力端子IN-
に接続され、出力バッファ回路４１の出力端は第２の帰
還回路としての帰還用抵抗ＲＮＦＢを介して差動積分回
路３０におけるオペアンプ３００の非反転入力端子IN+
に接続されている。また、オペアンプ３００の反転入力
端子IN-は入力抵抗ＲＩＮＡを介して図１に示すオペア
ンプＯＰＡの出力部に接続され、オペアンプ３００の非
反転入力端子IN+は入力抵抗ＲＩＮＢを介して同図に示
すオペアンプＯＰＢの出力部に接続される。
【００４９】(動作の説明）以下、この実施の形態１の
動作について、一般的な増幅動作を説明した後、本発明
の特徴である電源の投入時におけるミュート制御動作を
説明する。 Ａ．増幅動作 図１に示す構成において、信号源ＳＩＧより入力コンデ
ンサＣＩＮを介して音楽信号ＶＩＮがＤ級増幅器ＤＡＭ
Ｐの入力端子ＴＩに与えられると、抵抗ＲＡ１，ＲＡ２
およびオペアンプＯＰＡからなる反転増幅器は、接地電
圧（０Ｖ）を振幅の中心とする音楽信号ＶＩＮを基準電
圧ＶＲＥＦ分だけシフトさせ、基準電圧ＶＲＥＦを振幅
の中心とする信号ＩＮＡを生成し、これを変調回路ＭＯ
Ｄに与える。この信号ＩＮＡは、抵抗ＲＢ１，ＲＢ２お
よびオペアンプＯＰＢからなる反転増幅器により反転さ
れ、信号ＩＮＢとして変調回路ＭＯＤに与えられる。
動作について、一般的な増幅動作を説明した後、本発明
の特徴である電源の投入時におけるミュート制御動作を
説明する。 Ａ．増幅動作 図１に示す構成において、信号源ＳＩＧより入力コンデ
ンサＣＩＮを介して音楽信号ＶＩＮがＤ級増幅器ＤＡＭ
Ｐの入力端子ＴＩに与えられると、抵抗ＲＡ１，ＲＡ２
およびオペアンプＯＰＡからなる反転増幅器は、接地電
圧（０Ｖ）を振幅の中心とする音楽信号ＶＩＮを基準電
圧ＶＲＥＦ分だけシフトさせ、基準電圧ＶＲＥＦを振幅
の中心とする信号ＩＮＡを生成し、これを変調回路ＭＯ
Ｄに与える。この信号ＩＮＡは、抵抗ＲＢ１，ＲＢ２お
よびオペアンプＯＰＢからなる反転増幅器により反転さ
れ、信号ＩＮＢとして変調回路ＭＯＤに与えられる。
【００５０】続いて、図４に示す構成において、信号Ｉ
ＮＡ，ＩＮＢが入力抵抗ＲＩＮＡ，ＲＩＮＢを介してオ
ペアンプ３００の反転入力端子IN-、非反転入力端子IN+
に入力されるとともに、オペアンプ３００の反転入力端
子IN-、非反転入力端子IN+にはそれぞれ、帰還用抵抗Ｒ
ＮＦＡ，ＲＮＦＢを介して出力バッファ回路４０，４１
の出力信号の一部が負帰還される。
ＮＡ，ＩＮＢが入力抵抗ＲＩＮＡ，ＲＩＮＢを介してオ
ペアンプ３００の反転入力端子IN-、非反転入力端子IN+
に入力されるとともに、オペアンプ３００の反転入力端
子IN-、非反転入力端子IN+にはそれぞれ、帰還用抵抗Ｒ
ＮＦＡ，ＲＮＦＢを介して出力バッファ回路４０，４１
の出力信号の一部が負帰還される。
【００５１】差動積分回路３０では、信号ＩＮＡと帰還
用抵抗ＲＮＦＡを介して負帰還される出力バッファ回路
４０の出力信号（スイッチング信号）との差分と、信号
ＩＮＢと帰還用抵抗ＲＮＦＢを介して負帰還される出力
バッファ回路４１の出力信号（スイッチング信号）との
差分との差を等価的に積分し、互いに極性の異なる２つ
の積分信号をコンパレータ３１０に出力する。コンパレ
ータ３１０では、オペアンプ３００より入力された２つ
の積分信号を比較し、信号ＩＮＡ，ＩＮＢに応じたパル
ス幅を有する２値のＰＷＭ信号に変換する。
用抵抗ＲＮＦＡを介して負帰還される出力バッファ回路
４０の出力信号（スイッチング信号）との差分と、信号
ＩＮＢと帰還用抵抗ＲＮＦＢを介して負帰還される出力
バッファ回路４１の出力信号（スイッチング信号）との
差分との差を等価的に積分し、互いに極性の異なる２つ
の積分信号をコンパレータ３１０に出力する。コンパレ
ータ３１０では、オペアンプ３００より入力された２つ
の積分信号を比較し、信号ＩＮＡ，ＩＮＢに応じたパル
ス幅を有する２値のＰＷＭ信号に変換する。
【００５２】コンパレータ３１０から出力されるＰＷＭ
信号は駆動回路ＤＲＶを構成するインバータ３２に入力
される。インバータ３２は、ＰＷＭ信号を反転させて出
力バッファ回路４０に与える。出力バッファ回路４０
は、ＰＷＭ信号の反転信号に基づき動作してパルス信号
Ｖ３ａを出力端子ＴＡに出力する。また、ＰＷＭ信号は
インバータ３２，３３を介して出力バッファ回路４１に
入力され、出力バッファ回路４１は、ＰＷＭ信号の同相
信号に基づき動作してパルス信号Ｖ３ｂを出力端子ＴＢ
に出力する。これと同時に、出力バッファ回路４０、４
１の出力信号Ｖ３ａ，Ｖ３ｂは、帰還用抵抗ＲＮＦＡ，
ＲＮＦＢを介して差動積分回路３０を構成するオペアン
プ３００の反転入力端子IN-、非反転入力端子IN+に、そ
れぞれ負帰還され、これにより自走状態となる。
信号は駆動回路ＤＲＶを構成するインバータ３２に入力
される。インバータ３２は、ＰＷＭ信号を反転させて出
力バッファ回路４０に与える。出力バッファ回路４０
は、ＰＷＭ信号の反転信号に基づき動作してパルス信号
Ｖ３ａを出力端子ＴＡに出力する。また、ＰＷＭ信号は
インバータ３２，３３を介して出力バッファ回路４１に
入力され、出力バッファ回路４１は、ＰＷＭ信号の同相
信号に基づき動作してパルス信号Ｖ３ｂを出力端子ＴＢ
に出力する。これと同時に、出力バッファ回路４０、４
１の出力信号Ｖ３ａ，Ｖ３ｂは、帰還用抵抗ＲＮＦＡ，
ＲＮＦＢを介して差動積分回路３０を構成するオペアン
プ３００の反転入力端子IN-、非反転入力端子IN+に、そ
れぞれ負帰還され、これにより自走状態となる。
【００５３】図５に、自走状態にある場合のオペアンプ
３００の出力に現れる信号Ｖ１ａと、コンパレータ３１
０の入力部に現れる信号Ｖ２ａと、駆動回路ＤＲＶの出
力信号Ｖ３ａの各波形を示す。なお、信号Ｖ１ｂ、信号
Ｖ２ｂ、信号Ｖ３ｂについては記載されていないが、信
号Ｖ１ａ、信号Ｖ２ａ、信号Ｖ３ａに対して逆位相の信
号波形になる。同図に示すように、オペアンプ３００の
出力信号Ｖ１ａは三角波状の電圧波形となり、パルス信
号Ｖ３ａのパルス幅は信号Ｖ１ａの位相に応じたものと
なる。
３００の出力に現れる信号Ｖ１ａと、コンパレータ３１
０の入力部に現れる信号Ｖ２ａと、駆動回路ＤＲＶの出
力信号Ｖ３ａの各波形を示す。なお、信号Ｖ１ｂ、信号
Ｖ２ｂ、信号Ｖ３ｂについては記載されていないが、信
号Ｖ１ａ、信号Ｖ２ａ、信号Ｖ３ａに対して逆位相の信
号波形になる。同図に示すように、オペアンプ３００の
出力信号Ｖ１ａは三角波状の電圧波形となり、パルス信
号Ｖ３ａのパルス幅は信号Ｖ１ａの位相に応じたものと
なる。
【００５４】ここで、信号ＶＩＮが入力されない状態、
即ち信号ＶＩＮが０Ｖに固定された状態では、図５
（ａ）に示すように、パルス信号Ｖ３ａのデューティは
５０％となる。これに対し、信号ＶＩＮが入力された状
態では、図５（ｂ）に示すように、信号ＶＩＮの振幅に
応じて信号Ｖ１ａの位相が変化し、信号Ｖ３ａのデュー
ティが変化する。即ちパルス信号Ｖ３ａのパルス幅が音
楽信号ＶＩＮの振幅に応じて変調される。同様に、音楽
信号ＶＩＮにより変調された信号Ｖ３ｂを得る。
即ち信号ＶＩＮが０Ｖに固定された状態では、図５
（ａ）に示すように、パルス信号Ｖ３ａのデューティは
５０％となる。これに対し、信号ＶＩＮが入力された状
態では、図５（ｂ）に示すように、信号ＶＩＮの振幅に
応じて信号Ｖ１ａの位相が変化し、信号Ｖ３ａのデュー
ティが変化する。即ちパルス信号Ｖ３ａのパルス幅が音
楽信号ＶＩＮの振幅に応じて変調される。同様に、音楽
信号ＶＩＮにより変調された信号Ｖ３ｂを得る。
【００５５】出力バッファ回路４０の出力信号Ｖ３ａ
は、インダクタンスＬＡ、コンデンサＣＡからなるロー
パスフィルタを介して、スピーカＳＰＫの一方の入力端
子に出力され、出力バッファ回路４１の出力信号Ｖ３ｂ
は、インダクタンスＬＢ、コンデンサＣＢからなるロー
パスフィルタを介して、スピーカＳＰＫの他方の入力端
子に出力される。このとき、自走によるキャリア周波数
成分がローパスフィルタにより除去されて音楽信号成分
のみがＢＴＬ形式でスピーカＳＰＫに供給される。以上
で、電力増幅動作を説明した。
は、インダクタンスＬＡ、コンデンサＣＡからなるロー
パスフィルタを介して、スピーカＳＰＫの一方の入力端
子に出力され、出力バッファ回路４１の出力信号Ｖ３ｂ
は、インダクタンスＬＢ、コンデンサＣＢからなるロー
パスフィルタを介して、スピーカＳＰＫの他方の入力端
子に出力される。このとき、自走によるキャリア周波数
成分がローパスフィルタにより除去されて音楽信号成分
のみがＢＴＬ形式でスピーカＳＰＫに供給される。以上
で、電力増幅動作を説明した。
【００５６】Ｂ．ミュート制御動作（電源投入時）
図６に示す波形図を参照して、電源ＶＣＣの投入時にお
けるミュート制御動作を説明する。電源ＶＣＣが投入さ
れる前の初期状態では、図２において、電源ＶＣＣの電
圧は接地電圧に概ね等しい状態にあり、スイッチ１０４
は開いた状態にある。この初期状態から図６に示す時刻
ｔ０において電源ＶＣＣが投入されると、増幅器内部の
図示しない所定回路により電源ＶＣＣの投入が検出さ
れ、パワーオンリセット信号ＰＯＲが発生される。この
パワーオンリセット信号ＰＯＲを受けて、図２に示すフ
リップフロップ１０８がリセット状態となり、信号ＳＥ
Ｑがロウレベルとなる。そして、ロウレベルの信号ＳＥ
Ｑを受けて、図３に示すフリップフロップ２０１がリセ
ット状態となり、同図に示すミュート状態制御回路ＭＣ
ＴＬから信号ＭＵＴとしてハイレベルが出力される。
けるミュート制御動作を説明する。電源ＶＣＣが投入さ
れる前の初期状態では、図２において、電源ＶＣＣの電
圧は接地電圧に概ね等しい状態にあり、スイッチ１０４
は開いた状態にある。この初期状態から図６に示す時刻
ｔ０において電源ＶＣＣが投入されると、増幅器内部の
図示しない所定回路により電源ＶＣＣの投入が検出さ
れ、パワーオンリセット信号ＰＯＲが発生される。この
パワーオンリセット信号ＰＯＲを受けて、図２に示すフ
リップフロップ１０８がリセット状態となり、信号ＳＥ
Ｑがロウレベルとなる。そして、ロウレベルの信号ＳＥ
Ｑを受けて、図３に示すフリップフロップ２０１がリセ
ット状態となり、同図に示すミュート状態制御回路ＭＣ
ＴＬから信号ＭＵＴとしてハイレベルが出力される。
【００５７】ハイレベルとなった信号ＭＵＴを受けて、
図４に示す出力バッファ回路４０では、論理和ゲート回
路４００が出力信号Ｓ４００としてハイレベルをＰＭＯ
Ｓトランジスタ４０５のゲートに出力し、ＰＭＯＳトラ
ンジスタ４０５をオフ状態とする。また、同じく信号Ｍ
ＵＴを入力する論理和ゲート回路４０１はハイレベルを
論理積ゲート回路４０２の一方の入力部に出力する。こ
の論理積ゲート回路４０２の他方の入力部には、遅延回
路４０３およびインバータ４０４を介して信号ＭＵＴの
反転信号が与えられ、論理積ゲート回路４０２が出力信
号Ｓ４０２としてロウレベルを出力する。
図４に示す出力バッファ回路４０では、論理和ゲート回
路４００が出力信号Ｓ４００としてハイレベルをＰＭＯ
Ｓトランジスタ４０５のゲートに出力し、ＰＭＯＳトラ
ンジスタ４０５をオフ状態とする。また、同じく信号Ｍ
ＵＴを入力する論理和ゲート回路４０１はハイレベルを
論理積ゲート回路４０２の一方の入力部に出力する。こ
の論理積ゲート回路４０２の他方の入力部には、遅延回
路４０３およびインバータ４０４を介して信号ＭＵＴの
反転信号が与えられ、論理積ゲート回路４０２が出力信
号Ｓ４０２としてロウレベルを出力する。
【００５８】ここで、ＮＭＯＳトランジスタ４０６は、
信号ＭＵＴがハイレベルになってから遅延回路４０３の
遅延時間に相当する一定時間が経過するまでオン状態と
なり、その後にオフ状態に移行する。これにより、出力
端子ＴＡをロウレベルに駆動する。また、ＮＭＯＳトラ
ンジスタ４０６がオフ状態になるタイミングに合わせ
て、遅延回路４０３の出力信号をゲートで受けるＮＭＯ
Ｓトランジスタ４０７がオン状態になり、出力端子ＴＡ
をロウレベルに維持する。出力バッファ回路４１も同様
に動作し、ハイレベルの信号ＭＵＴを受けて出力端子Ｔ
Ｂをロウレベルに駆動して維持する。このように、電源
が投入された直後には、出力端子ＴＡ，ＴＢが共にロウ
レベルに駆動され、ミュート状態となる。
信号ＭＵＴがハイレベルになってから遅延回路４０３の
遅延時間に相当する一定時間が経過するまでオン状態と
なり、その後にオフ状態に移行する。これにより、出力
端子ＴＡをロウレベルに駆動する。また、ＮＭＯＳトラ
ンジスタ４０６がオフ状態になるタイミングに合わせ
て、遅延回路４０３の出力信号をゲートで受けるＮＭＯ
Ｓトランジスタ４０７がオン状態になり、出力端子ＴＡ
をロウレベルに維持する。出力バッファ回路４１も同様
に動作し、ハイレベルの信号ＭＵＴを受けて出力端子Ｔ
Ｂをロウレベルに駆動して維持する。このように、電源
が投入された直後には、出力端子ＴＡ，ＴＢが共にロウ
レベルに駆動され、ミュート状態となる。
【００５９】上述の動作と並行して、図２において、フ
リップフロップ１０８がリセット状態になると、スイッ
チ１０４が閉じられ、これによりスイッチ１０４および
抵抗１０５を介してコンデンサＣＲＥＦが充電され、ノ
ードＱの電圧が徐々に上昇する。このとき、電源ＶＣＣ
の上昇に伴ってノードＰの電圧も上昇するが、コンデン
サＣＲＥＦが接続されたノードＱよりも、ノードＰの電
圧の上昇速度が速いため、ノードＰの電圧がノードＱの
電圧よりも高い状態に維持される。この状態では、コン
パレータ１０７の出力はロウレベルとなり、フリップフ
ロップ１０８はリセット状態となる。
リップフロップ１０８がリセット状態になると、スイッ
チ１０４が閉じられ、これによりスイッチ１０４および
抵抗１０５を介してコンデンサＣＲＥＦが充電され、ノ
ードＱの電圧が徐々に上昇する。このとき、電源ＶＣＣ
の上昇に伴ってノードＰの電圧も上昇するが、コンデン
サＣＲＥＦが接続されたノードＱよりも、ノードＰの電
圧の上昇速度が速いため、ノードＰの電圧がノードＱの
電圧よりも高い状態に維持される。この状態では、コン
パレータ１０７の出力はロウレベルとなり、フリップフ
ロップ１０８はリセット状態となる。
【００６０】このようにノードＱの電圧が上昇すると、
図３において、オペアンプＯＰＡの反転入力部と非反転
入力部とが略ゼロ（仮想短絡）となるように信号ＩＮＡ
の電圧が応答する結果、図６に示すようにノードＱの電
圧と共に信号ＩＮＡが上昇する。即ち、いま制御信号Ｓ
ＥＱによりスイッチ２０３は閉じた状態にあるので、オ
ペアンプＯＰＡの反転入力部と出力部とが同電位とさ
れ、従ってオペアンプＯＰＡの出力信号である信号ＩＮ
Ａは、反転入力部と仮想短絡された非反転入力部に与え
られるノードＱの電圧と共に上昇する。これにより、電
源投入時に、基準電圧ＶＲＥＦを与えるノードＱの電圧
と、入力信号である音楽信号ＶＩＮとの関係を一定に保
ち、これらの関係が不安定になることに起因するポップ
ノイズの発生が抑制された信号状態となる。
図３において、オペアンプＯＰＡの反転入力部と非反転
入力部とが略ゼロ（仮想短絡）となるように信号ＩＮＡ
の電圧が応答する結果、図６に示すようにノードＱの電
圧と共に信号ＩＮＡが上昇する。即ち、いま制御信号Ｓ
ＥＱによりスイッチ２０３は閉じた状態にあるので、オ
ペアンプＯＰＡの反転入力部と出力部とが同電位とさ
れ、従ってオペアンプＯＰＡの出力信号である信号ＩＮ
Ａは、反転入力部と仮想短絡された非反転入力部に与え
られるノードＱの電圧と共に上昇する。これにより、電
源投入時に、基準電圧ＶＲＥＦを与えるノードＱの電圧
と、入力信号である音楽信号ＶＩＮとの関係を一定に保
ち、これらの関係が不安定になることに起因するポップ
ノイズの発生が抑制された信号状態となる。
【００６１】そして、図２においてノードＱの電圧がノ
ードＰの電圧（図６に示す所定電圧に相当する電圧）を
越えると、コンパレータ１０７がハイレベルを出力し、
これをセット入力部で受けるフリップフロップ１０８が
セット状態になり、信号ＳＥＱとしてハイレベルを出力
する。これを受けてスイッチ１０４が開き、コンデンサ
ＣＲＥＦの充電が停止する。この結果、図６に示す時刻
ｔ１において、ノードＰの電圧が、抵抗１００，１０
１，１０２，１０３によって分圧して得られる基準電圧
ＶＲＥＦに向かって安定するように降下を開始し、これ
によりノードＱの電圧も基準電圧ＶＲＥＦに向かって安
定するように降下を開始する。
ードＰの電圧（図６に示す所定電圧に相当する電圧）を
越えると、コンパレータ１０７がハイレベルを出力し、
これをセット入力部で受けるフリップフロップ１０８が
セット状態になり、信号ＳＥＱとしてハイレベルを出力
する。これを受けてスイッチ１０４が開き、コンデンサ
ＣＲＥＦの充電が停止する。この結果、図６に示す時刻
ｔ１において、ノードＰの電圧が、抵抗１００，１０
１，１０２，１０３によって分圧して得られる基準電圧
ＶＲＥＦに向かって安定するように降下を開始し、これ
によりノードＱの電圧も基準電圧ＶＲＥＦに向かって安
定するように降下を開始する。
【００６２】また、信号ＳＥＱがハイレベルになると、
図３において、スイッチ２０３が開いた状態になり、帰
還用の抵抗ＲＡ２が顕在化するため、オペアンプＯＰＡ
の非反転入力部と反転入力部とが等電位（仮想短絡状
態）を維持するように信号ＩＮＡが応答する。この結
果、信号ＩＮＡの電圧が瞬時的に上昇し、その後、降下
を開始する。この降下の過程において、図６に示す時刻
ｔ２においてノードＱの電圧と信号ＩＮＡとがクロス
し、これらが略同電圧となる場合が起こる。この場合、
見かけ上、信号ＩＮＡが、その振幅の中心となるべき基
準電圧が現れるノードＱの電圧に等しくなるから、オペ
アンプＯＰＡはいわば無信号状態となる。従って、この
信号ＩＮＡを入力する後段側の回路も無信号状態とな
り、この状態では、スピーカＳＰＫが駆動されることは
ない。
図３において、スイッチ２０３が開いた状態になり、帰
還用の抵抗ＲＡ２が顕在化するため、オペアンプＯＰＡ
の非反転入力部と反転入力部とが等電位（仮想短絡状
態）を維持するように信号ＩＮＡが応答する。この結
果、信号ＩＮＡの電圧が瞬時的に上昇し、その後、降下
を開始する。この降下の過程において、図６に示す時刻
ｔ２においてノードＱの電圧と信号ＩＮＡとがクロス
し、これらが略同電圧となる場合が起こる。この場合、
見かけ上、信号ＩＮＡが、その振幅の中心となるべき基
準電圧が現れるノードＱの電圧に等しくなるから、オペ
アンプＯＰＡはいわば無信号状態となる。従って、この
信号ＩＮＡを入力する後段側の回路も無信号状態とな
り、この状態では、スピーカＳＰＫが駆動されることは
ない。
【００６３】そして、信号ＩＮＡの電圧がノードＱの電
圧をクロスして、信号ＩＮＡの電圧がノードＱの電圧よ
りも低くなると、コンパレータ２００がハイレベルを出
力し、これをセット入力部で受けるフリップフロップ２
０１がセット状態に移行する。これにより論理和ゲート
回路２０２から出力される信号ＭＵＴがロウレベルにな
り、これを受けて図４に示す駆動回路ＤＲＶが活性状態
になり、ミュート状態が解除される。この後、信号ＩＮ
Ａは減衰振動しながら、ノードＱの電圧に漸近し、最終
的には基準電圧ＶＲＥＦに安定する。ここで、信号ＩＮ
Ａの振動周期は可聴範囲にないので、仮に信号ＩＮＡの
減衰振動に伴ってスピーカＳＰＫを駆動する信号成分が
発生したとしても、ポップノイズとしては顕在化しな
い。以上説明したように、電源投入時には早期に回路状
態を無信号状態に安定化させることが可能となり、ミュ
ートを解除する時期を早めることが可能になる。なお、
この実施の形態１では、コンパレータ２００を用いてノ
ードＱの電圧と信号ＩＮＡとを比較するものとしている
都合上、信号ＩＮＡがノードＱの電圧よりも低くなった
場合にミュート状態を解除するものとしているが、この
ことは、事実上、信号ＩＮＡとノードＱの電圧とが等し
くなったことを検出してミュートを解除することを意味
している。もちろん、コンパレータ２００に代えて、信
号ＩＮＡとノードＱの電圧とが等しくなったことを直接
的に検出する手段を用いてもよい。
圧をクロスして、信号ＩＮＡの電圧がノードＱの電圧よ
りも低くなると、コンパレータ２００がハイレベルを出
力し、これをセット入力部で受けるフリップフロップ２
０１がセット状態に移行する。これにより論理和ゲート
回路２０２から出力される信号ＭＵＴがロウレベルにな
り、これを受けて図４に示す駆動回路ＤＲＶが活性状態
になり、ミュート状態が解除される。この後、信号ＩＮ
Ａは減衰振動しながら、ノードＱの電圧に漸近し、最終
的には基準電圧ＶＲＥＦに安定する。ここで、信号ＩＮ
Ａの振動周期は可聴範囲にないので、仮に信号ＩＮＡの
減衰振動に伴ってスピーカＳＰＫを駆動する信号成分が
発生したとしても、ポップノイズとしては顕在化しな
い。以上説明したように、電源投入時には早期に回路状
態を無信号状態に安定化させることが可能となり、ミュ
ートを解除する時期を早めることが可能になる。なお、
この実施の形態１では、コンパレータ２００を用いてノ
ードＱの電圧と信号ＩＮＡとを比較するものとしている
都合上、信号ＩＮＡがノードＱの電圧よりも低くなった
場合にミュート状態を解除するものとしているが、この
ことは、事実上、信号ＩＮＡとノードＱの電圧とが等し
くなったことを検出してミュートを解除することを意味
している。もちろん、コンパレータ２００に代えて、信
号ＩＮＡとノードＱの電圧とが等しくなったことを直接
的に検出する手段を用いてもよい。
【００６４】（実施の形態２）次に、この発明の実施の
形態２を説明する。上述の実施の形態１では、電源投入
時に発生するポップノイズを抑制するものとしたが、こ
の実施の形態２では、さらに電源遮断時や電源電圧が急
激に変化した際に発生するポップノイズを抑制する。こ
の実施の形態２に係るＤ級増幅器は、上述の実施の形態
１の構成において、図１および図２に示す電圧設定回路
ＶＳＥＴに代え、図７に示す電圧設定回路ＶＳＥＴ２を
備える。図７において、図２に示す要素と共通する要素
には同一符号を付す。
形態２を説明する。上述の実施の形態１では、電源投入
時に発生するポップノイズを抑制するものとしたが、こ
の実施の形態２では、さらに電源遮断時や電源電圧が急
激に変化した際に発生するポップノイズを抑制する。こ
の実施の形態２に係るＤ級増幅器は、上述の実施の形態
１の構成において、図１および図２に示す電圧設定回路
ＶＳＥＴに代え、図７に示す電圧設定回路ＶＳＥＴ２を
備える。図７において、図２に示す要素と共通する要素
には同一符号を付す。
【００６５】ここで、電圧設定回路ＶＳＥＴ２は、上述
の実施の形態１に係る電圧設定回路ＶＳＥＴの構成に加
え、コンパレータ５００，５０１、論理和ゲート回路５
０２、ローパスフィルタ５０３をさらに備える。コンパ
レータ５００の非反転入力部は抵抗１０２と抵抗１０３
との接続点であるノードＳに接続され、その反転入力部
はノードＱに接続される。コンパレータ５０１の非反転
入力部には基準電圧ＶＲＥＦ２が印加され、その反転入
力部はノードＰに接続される。基準電圧ＶＲＥＦ２は、
電源電圧が低下したことを判定するための基準を与える
もので、例えばバンドギャップ型の基準電圧発生回路を
用いて生成される。ここで、抵抗１００，１０１，１０
２，１０３，１０６、キャパシタＣＲＥＦ、およびコン
パレータ１０７，５００，５０１は、電源Ｖｃｃの電圧
変動を検出するための検出回路を構成する。
の実施の形態１に係る電圧設定回路ＶＳＥＴの構成に加
え、コンパレータ５００，５０１、論理和ゲート回路５
０２、ローパスフィルタ５０３をさらに備える。コンパ
レータ５００の非反転入力部は抵抗１０２と抵抗１０３
との接続点であるノードＳに接続され、その反転入力部
はノードＱに接続される。コンパレータ５０１の非反転
入力部には基準電圧ＶＲＥＦ２が印加され、その反転入
力部はノードＰに接続される。基準電圧ＶＲＥＦ２は、
電源電圧が低下したことを判定するための基準を与える
もので、例えばバンドギャップ型の基準電圧発生回路を
用いて生成される。ここで、抵抗１００，１０１，１０
２，１０３，１０６、キャパシタＣＲＥＦ、およびコン
パレータ１０７，５００，５０１は、電源Ｖｃｃの電圧
変動を検出するための検出回路を構成する。
【００６６】コンパレータ１０７，５００，５０１の出
力部は、論理和ゲート回路５０２の入力部に接続され、
この論理和ゲート回路５０２の出力部はローパスフィル
タ５０３の入力部に接続される。ローパスフィルタ５０
３の出力部に現れる信号は、ミュート状態を制御するた
めの信号ＭＵＴ２とされ、上述の実施の形態１に係る信
号ＭＵＴに代えて図４に示す出力バッファ回路４０，４
１に供給される。
力部は、論理和ゲート回路５０２の入力部に接続され、
この論理和ゲート回路５０２の出力部はローパスフィル
タ５０３の入力部に接続される。ローパスフィルタ５０
３の出力部に現れる信号は、ミュート状態を制御するた
めの信号ＭＵＴ２とされ、上述の実施の形態１に係る信
号ＭＵＴに代えて図４に示す出力バッファ回路４０，４
１に供給される。
【００６７】以下、この実施の形態２の動作を説明す
る。この実施の形態２では、コンパレータ１０７，５０
０，５０１により電源状態を検出し、電源ＶＣＣの電圧
が急激に変化した場合や一定レベル以下に低下した場合
に駆動回路ＤＲＶをミュート状態に制御する。即ち、コ
ンパレータ１０７は、上述の実施の形態１において説明
したように、電源投入時にノードＱの電圧が所定電圧に
到達したことを検出するものであると共に、電源電圧の
急激な降下を検出するものとして機能する。また、コン
パレータ５００は、電源電圧の急激な上昇を検出するも
のとして機能する。さらに、コンパレータ５０１は、電
源電圧が一定レベル（基準電圧ＶＲＥＦ２）以下にある
ことを検出するものとして機能する。以下、順に説明す
る。
る。この実施の形態２では、コンパレータ１０７，５０
０，５０１により電源状態を検出し、電源ＶＣＣの電圧
が急激に変化した場合や一定レベル以下に低下した場合
に駆動回路ＤＲＶをミュート状態に制御する。即ち、コ
ンパレータ１０７は、上述の実施の形態１において説明
したように、電源投入時にノードＱの電圧が所定電圧に
到達したことを検出するものであると共に、電源電圧の
急激な降下を検出するものとして機能する。また、コン
パレータ５００は、電源電圧の急激な上昇を検出するも
のとして機能する。さらに、コンパレータ５０１は、電
源電圧が一定レベル（基準電圧ＶＲＥＦ２）以下にある
ことを検出するものとして機能する。以下、順に説明す
る。
【００６８】まず、電源ＶＣＣが規定の電源電圧（５
Ｖ）にある場合、ノードＱの電圧がノードＲの電圧より
も低くなり、コンパレータ１０７がロウレベルを出力す
る。また、ノードＱの電圧はノードＳの電圧よりも高く
なり、コンパレータ５００がロウレベルを出力する。さ
らに、ノードＰの電圧が基準電圧ＶＲＥＦ２よりも高く
なり、コンパレータ５０１がロウレベルを出力する。即
ち、電源ＶＣＣが規定の電圧にある場合、コンパレータ
１０７，５００，５０１の何れもロウレベルを出力す
る。
Ｖ）にある場合、ノードＱの電圧がノードＲの電圧より
も低くなり、コンパレータ１０７がロウレベルを出力す
る。また、ノードＱの電圧はノードＳの電圧よりも高く
なり、コンパレータ５００がロウレベルを出力する。さ
らに、ノードＰの電圧が基準電圧ＶＲＥＦ２よりも高く
なり、コンパレータ５０１がロウレベルを出力する。即
ち、電源ＶＣＣが規定の電圧にある場合、コンパレータ
１０７，５００，５０１の何れもロウレベルを出力す
る。
【００６９】この状態から電源ＶＣＣの電圧が急激に低
下した場合、電源ＶＣＣの低下に伴ってノードＰ，Ｒの
電圧も低下するが、ノードＱにはコンデンサＣＲＥＦが
接続されているため、ノードＲの電圧がノードＱの電圧
よりも速く低下してノードＱの電圧よりも低くなる状態
が発生する。このため、ノードＱおよびノードＲに非反
転入力部および反転入力部がそれぞれ接続されたコンパ
レータ１０７の出力信号がハイレベルとなり、信号ＭＵ
Ｔ２がハイレベルとなる。
下した場合、電源ＶＣＣの低下に伴ってノードＰ，Ｒの
電圧も低下するが、ノードＱにはコンデンサＣＲＥＦが
接続されているため、ノードＲの電圧がノードＱの電圧
よりも速く低下してノードＱの電圧よりも低くなる状態
が発生する。このため、ノードＱおよびノードＲに非反
転入力部および反転入力部がそれぞれ接続されたコンパ
レータ１０７の出力信号がハイレベルとなり、信号ＭＵ
Ｔ２がハイレベルとなる。
【００７０】また、電源ＶＣＣが規定の電圧から急激に
上昇した場合には、ノードＱの電圧とノードＳの電圧が
上昇するが、ノードＱにはコンデンサＣＲＥＦが接続さ
れているため、この時定数によりノードＱの電圧の上昇
が緩慢になり、ノードＳの電圧がノードＱの電圧よりも
速く上昇してノードＱの電圧よりも高くなる状態が発生
する。このため、ノードＱおよびノードＳに反転入力部
および非反転入力部がそれぞれ接続されたコンパレータ
５００の出力信号がハイレベルとなり、信号ＭＵＴ２が
ハイレベルとなる。
上昇した場合には、ノードＱの電圧とノードＳの電圧が
上昇するが、ノードＱにはコンデンサＣＲＥＦが接続さ
れているため、この時定数によりノードＱの電圧の上昇
が緩慢になり、ノードＳの電圧がノードＱの電圧よりも
速く上昇してノードＱの電圧よりも高くなる状態が発生
する。このため、ノードＱおよびノードＳに反転入力部
および非反転入力部がそれぞれ接続されたコンパレータ
５００の出力信号がハイレベルとなり、信号ＭＵＴ２が
ハイレベルとなる。
【００７１】さらに、電源ＶＣＣの電圧が緩やかに低下
した場合、コンデンサＣＲＥＦによる時定数が顕在化し
ないため、ノードＱとノードＲ，Ｓとの電圧の大小関係
が、電源ＶＣＣが規定電圧にあるときと同様の関係に維
持される。従って、上述のコンパレータ１０７，５００
によっては電源ＶＣＣの変化を検出できない。そこで、
この場合には、コンパレータ５０１がノードＰと基準電
圧ＶＲＥＦ２とを比較し、ノードＰの電圧が基準電圧Ｖ
ＲＥＦ２を下回った場合にハイレベルを出力する。従っ
て、信号ＭＵＴ２がハイレベルとなり、駆動回路ＤＲＶ
がミュート状態に制御される。
した場合、コンデンサＣＲＥＦによる時定数が顕在化し
ないため、ノードＱとノードＲ，Ｓとの電圧の大小関係
が、電源ＶＣＣが規定電圧にあるときと同様の関係に維
持される。従って、上述のコンパレータ１０７，５００
によっては電源ＶＣＣの変化を検出できない。そこで、
この場合には、コンパレータ５０１がノードＰと基準電
圧ＶＲＥＦ２とを比較し、ノードＰの電圧が基準電圧Ｖ
ＲＥＦ２を下回った場合にハイレベルを出力する。従っ
て、信号ＭＵＴ２がハイレベルとなり、駆動回路ＤＲＶ
がミュート状態に制御される。
【００７２】このように、電源ＶＣＣが急激に変化した
場合や一定レベル以下に低下した場合には、コンパレー
タ１０７，５００，５０１がハイレベルを出力する結
果、信号ＭＵＴ２がハイレベルとなる。そして、ハイレ
ベルの信号ＭＵＴ２を受けて図４に示す駆動回路ＤＲＶ
をなす出力バッファ回路４０，４１が出力端子ＴＡ，Ｔ
Ｂにそれぞれロウレベルを出力し、ミュート状態とな
る。
場合や一定レベル以下に低下した場合には、コンパレー
タ１０７，５００，５０１がハイレベルを出力する結
果、信号ＭＵＴ２がハイレベルとなる。そして、ハイレ
ベルの信号ＭＵＴ２を受けて図４に示す駆動回路ＤＲＶ
をなす出力バッファ回路４０，４１が出力端子ＴＡ，Ｔ
Ｂにそれぞれロウレベルを出力し、ミュート状態とな
る。
【００７３】ここで、電源ＶＣＣの電圧変化が一時的で
あり、コンパレータ１０７，５００，５０１の出力信号
がハイレベルに変化しても短時間でロウレベルに回復す
る場合にはポップノイズはそもそも発生しない。そこで
このような場合には、図７においてローパスフィルタ５
０３により論理和ゲート回路５０２の出力信号の通過が
阻止され、信号ＭＵＴ２がロウレベルに維持される。従
って、必要以上に駆動回路をミュート状態に制御するこ
とがなくなり、回路動作が安定化する。このように、ロ
ーパスフィルタ５０３を設けることにより、不要な制御
動作が抑制され、電源ＶＣＣが一定時間以上にわたって
変化している状態にある場合や、電源ＶＣＣが一定電圧
（基準電圧ＶＲＥＦ２）以下に低下した状態が一定時間
以上にわたって続いている場合にのみミュート状態の制
御が行われる。
あり、コンパレータ１０７，５００，５０１の出力信号
がハイレベルに変化しても短時間でロウレベルに回復す
る場合にはポップノイズはそもそも発生しない。そこで
このような場合には、図７においてローパスフィルタ５
０３により論理和ゲート回路５０２の出力信号の通過が
阻止され、信号ＭＵＴ２がロウレベルに維持される。従
って、必要以上に駆動回路をミュート状態に制御するこ
とがなくなり、回路動作が安定化する。このように、ロ
ーパスフィルタ５０３を設けることにより、不要な制御
動作が抑制され、電源ＶＣＣが一定時間以上にわたって
変化している状態にある場合や、電源ＶＣＣが一定電圧
（基準電圧ＶＲＥＦ２）以下に低下した状態が一定時間
以上にわたって続いている場合にのみミュート状態の制
御が行われる。
【００７４】次に、図８を参照して、ハイレベルの信号
ＭＵＴ２を受けた場合の出力バッファ回路４０，４１の
ミュート動作を説明する。なお、説明の便宜上、駆動回
路ＤＲＶを構成するインバータ３２の出力信号はロウレ
ベルに固定されているものとする。先ず、信号ＭＵＴ２
（信号ＭＵＴに相当する信号）がロウレベルにある場
合、論理和ゲート回路４００の出力信号Ｓ４００がロウ
レベル、論理積ゲート回路４０２の出力信号Ｓ４０２が
ロウレベル、遅延回路４０３の出力信号Ｓ４０３がロウ
レベルにある。従って、この場合、ＰＭＯＳトランジス
タ４０５がオン状態、ＮＭＯＳトランジスタ４０６がオ
フ状態、ＮＭＯＳトランジスタ４０７がオフ状態にあ
り、ＰＭＯＳトランジスタ４０５により出力端子ＴＡが
ハイレベルに駆動されている状態にある。
ＭＵＴ２を受けた場合の出力バッファ回路４０，４１の
ミュート動作を説明する。なお、説明の便宜上、駆動回
路ＤＲＶを構成するインバータ３２の出力信号はロウレ
ベルに固定されているものとする。先ず、信号ＭＵＴ２
（信号ＭＵＴに相当する信号）がロウレベルにある場
合、論理和ゲート回路４００の出力信号Ｓ４００がロウ
レベル、論理積ゲート回路４０２の出力信号Ｓ４０２が
ロウレベル、遅延回路４０３の出力信号Ｓ４０３がロウ
レベルにある。従って、この場合、ＰＭＯＳトランジス
タ４０５がオン状態、ＮＭＯＳトランジスタ４０６がオ
フ状態、ＮＭＯＳトランジスタ４０７がオフ状態にあ
り、ＰＭＯＳトランジスタ４０５により出力端子ＴＡが
ハイレベルに駆動されている状態にある。
【００７５】この状態から信号ＭＵＴ２がハイレベルに
遷移すると、これを受けて論理和ゲート回路４００の出
力信号Ｓ４００がハイレベルになり、ＰＭＯＳトランジ
スタ４０５がオフ状態となる。また、ハイレベルの信号
ＭＵＴ２を受けて論理和ゲート回路４０１の出力信号が
ハイレベルになる。このとき、遅延回路４０３の出力信
号Ｓ４０３はその遅延時間分だけロウレベルを維持する
ため、これを入力するインバータ４０４の出力信号は、
遅延回路４０３の遅延時間分だけハイレベルを維持す
る。従って、論理積ゲート回路４０２の出力信号Ｓ４０
２は、論理和ゲート回路４０１の出力信号がハイレベル
になると、これに応答してハイレベルとなり、ＮＭＯＳ
トランジスタ４０６がオン状態となって信号Ｖａ３がロ
ウレベルになる。
遷移すると、これを受けて論理和ゲート回路４００の出
力信号Ｓ４００がハイレベルになり、ＰＭＯＳトランジ
スタ４０５がオフ状態となる。また、ハイレベルの信号
ＭＵＴ２を受けて論理和ゲート回路４０１の出力信号が
ハイレベルになる。このとき、遅延回路４０３の出力信
号Ｓ４０３はその遅延時間分だけロウレベルを維持する
ため、これを入力するインバータ４０４の出力信号は、
遅延回路４０３の遅延時間分だけハイレベルを維持す
る。従って、論理積ゲート回路４０２の出力信号Ｓ４０
２は、論理和ゲート回路４０１の出力信号がハイレベル
になると、これに応答してハイレベルとなり、ＮＭＯＳ
トランジスタ４０６がオン状態となって信号Ｖａ３がロ
ウレベルになる。
【００７６】そして、遅延回路４０３の出力信号Ｓ４０
３がハイレベルになると、これに応答してインバータ４
０４の出力信号がロウレベルとなり、論理積ゲート回路
４０２の出力信号Ｓ４０２はロウレベルとなってＮＭＯ
Ｓトランジスタ４０６がオフ状態となる。また、ＮＭＯ
Ｓトランジスタ４０６がオフ状態になるタイミングで、
ハイレベルの信号Ｓ４０３を受けてＮＭＯＳトランジス
タ４０７がオン状態となる。従って、信号ＭＵＴ２がロ
ウレベルからハイレベルに遷移した場合、ＰＭＯＳトラ
ンジスタ４０５がオフ状態に固定されると共に、ＮＭＯ
Ｓトランジスタ４０６が一時的にオン状態となり、ロウ
レベルの信号Ｖ３ａが出力端子ＴＡに出力される。その
後ＮＭＯＳトランジスタ４０７がオン状態となり、信号
Ｖ３ａをロウレベルに維持する。出力バッファ回路４１
も同様に動作して、ロウレベルの信号Ｖ３ｂが出力端子
ＴＢに出力される。
３がハイレベルになると、これに応答してインバータ４
０４の出力信号がロウレベルとなり、論理積ゲート回路
４０２の出力信号Ｓ４０２はロウレベルとなってＮＭＯ
Ｓトランジスタ４０６がオフ状態となる。また、ＮＭＯ
Ｓトランジスタ４０６がオフ状態になるタイミングで、
ハイレベルの信号Ｓ４０３を受けてＮＭＯＳトランジス
タ４０７がオン状態となる。従って、信号ＭＵＴ２がロ
ウレベルからハイレベルに遷移した場合、ＰＭＯＳトラ
ンジスタ４０５がオフ状態に固定されると共に、ＮＭＯ
Ｓトランジスタ４０６が一時的にオン状態となり、ロウ
レベルの信号Ｖ３ａが出力端子ＴＡに出力される。その
後ＮＭＯＳトランジスタ４０７がオン状態となり、信号
Ｖ３ａをロウレベルに維持する。出力バッファ回路４１
も同様に動作して、ロウレベルの信号Ｖ３ｂが出力端子
ＴＢに出力される。
【００７７】このように、図４に示す駆動回路ＤＲＶを
なす出力バッファ回路４０，４１は、ハイレベルの信号
ＭＵＴ２を受けて出力端子ＴＡ，ＴＢにロウレベルを出
力する。このため、図１において、出力端子ＴＡ，ＴＢ
に接続されるインダクタＬＡ，ＬＢの一端側が強制的に
接地電圧（０Ｖ）に固定され、スピーカＳＰＫ側の一対
の入力端子間の電位差が０Ｖに固定される。また、電源
の遮断時に電源電圧が変化し、基準電圧ＶＲＥＦと入力
信号のバランスがくずれた場合、ポップノイズが発生す
るよりも早く駆動回路ＤＲＶが非活性化され、ミュート
状態となる。したがって、スピーカＳＰＫは、電源が遮
断されると即座に駆動され得ない状態に制御され、ポッ
プノイズなどの異音を発生させることなくミュート状態
となる。
なす出力バッファ回路４０，４１は、ハイレベルの信号
ＭＵＴ２を受けて出力端子ＴＡ，ＴＢにロウレベルを出
力する。このため、図１において、出力端子ＴＡ，ＴＢ
に接続されるインダクタＬＡ，ＬＢの一端側が強制的に
接地電圧（０Ｖ）に固定され、スピーカＳＰＫ側の一対
の入力端子間の電位差が０Ｖに固定される。また、電源
の遮断時に電源電圧が変化し、基準電圧ＶＲＥＦと入力
信号のバランスがくずれた場合、ポップノイズが発生す
るよりも早く駆動回路ＤＲＶが非活性化され、ミュート
状態となる。したがって、スピーカＳＰＫは、電源が遮
断されると即座に駆動され得ない状態に制御され、ポッ
プノイズなどの異音を発生させることなくミュート状態
となる。
【００７８】以上、この発明の一実施形態を説明した
が、この発明は、上述の実施の形態に限られるものでは
なく、この発明の要旨を逸脱しない範囲の設計変更等が
あっても本発明に含まれる。例えば、上述の実施の形態
では、単一電源（５Ｖ）で動作するものとし、基準電圧
ＶＲＥＦを電源ＶＣＣの２分の１に設定したが、これに
限定されることなく、接地電圧を中点電圧としする正電
源と負電源との２系統の電源供給を受けて動作するよう
に構成した場合にも本発明を適用することが可能であ
る。この場合、基準電圧ＶＲＥＦを接地電圧（０Ｖ）に
設定すればよい。
が、この発明は、上述の実施の形態に限られるものでは
なく、この発明の要旨を逸脱しない範囲の設計変更等が
あっても本発明に含まれる。例えば、上述の実施の形態
では、単一電源（５Ｖ）で動作するものとし、基準電圧
ＶＲＥＦを電源ＶＣＣの２分の１に設定したが、これに
限定されることなく、接地電圧を中点電圧としする正電
源と負電源との２系統の電源供給を受けて動作するよう
に構成した場合にも本発明を適用することが可能であ
る。この場合、基準電圧ＶＲＥＦを接地電圧（０Ｖ）に
設定すればよい。
【００７９】また、上述の実施の形態では、ノードＱの
電圧と信号ＩＮＡとがクロスしたとき、即ちノードＱの
電圧と信号ＩＮＡの電圧とが略等しくなったときにミュ
ート状態を解除するものとしたが、必要に応じて、ノー
ドＱの電圧と信号ＩＮＡとがクロスした後にミュート状
態を解除するものとしてもよい。さらに、ＮＭＯＳトラ
ンジスタ４０７を備え、ＮＭＯＳトランジスタ４０６を
一時的にオン状態に駆動した後、ＮＭＯＳトランジスタ
４０７により出力端子をロウレベルに維持するものとし
たが、必要に応じてＮＭＯＳトランジスタ４０７を省
き、単にＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６を相補的に導通制御するものとしてもよ
い。この場合、図４において、論理和ゲート回路４０１
の出力部を直接的にＮＭＯＳトランジスタ４０６のゲー
トに接続すればよい。
電圧と信号ＩＮＡとがクロスしたとき、即ちノードＱの
電圧と信号ＩＮＡの電圧とが略等しくなったときにミュ
ート状態を解除するものとしたが、必要に応じて、ノー
ドＱの電圧と信号ＩＮＡとがクロスした後にミュート状
態を解除するものとしてもよい。さらに、ＮＭＯＳトラ
ンジスタ４０７を備え、ＮＭＯＳトランジスタ４０６を
一時的にオン状態に駆動した後、ＮＭＯＳトランジスタ
４０７により出力端子をロウレベルに維持するものとし
たが、必要に応じてＮＭＯＳトランジスタ４０７を省
き、単にＰＭＯＳトランジスタ４０５とＮＭＯＳトラン
ジスタ４０６を相補的に導通制御するものとしてもよ
い。この場合、図４において、論理和ゲート回路４０１
の出力部を直接的にＮＭＯＳトランジスタ４０６のゲー
トに接続すればよい。
【００８０】
【発明の効果】以上説明したように、この発明によれ
ば、第１の信号を反転入力端子に入力すると共に基準電
圧を非反転入力端子に入力して第２の信号を出力する反
転帰還型のオペアンプと、前記第２の信号をパルス信号
に変調する変調回路と、前記変調されたパルス信号を外
部に出力する駆動回路と、電源投入に応答して、前記基
準電圧が現れるべきノードの電圧を所定電圧に一時的に
設定する電圧設定回路と、前記ノードの電圧が前記第２
の信号の電圧と略等しくなったときにミュート状態を解
除するミュート状態制御回路とを備えたので、ミュート
状態を解除するまでの待ち時間を有効に短縮することが
でき、リレーなどの大型で高価な部品を用いることな
く、ポップノイズの発生を有効に抑えることができる。
ば、第１の信号を反転入力端子に入力すると共に基準電
圧を非反転入力端子に入力して第２の信号を出力する反
転帰還型のオペアンプと、前記第２の信号をパルス信号
に変調する変調回路と、前記変調されたパルス信号を外
部に出力する駆動回路と、電源投入に応答して、前記基
準電圧が現れるべきノードの電圧を所定電圧に一時的に
設定する電圧設定回路と、前記ノードの電圧が前記第２
の信号の電圧と略等しくなったときにミュート状態を解
除するミュート状態制御回路とを備えたので、ミュート
状態を解除するまでの待ち時間を有効に短縮することが
でき、リレーなどの大型で高価な部品を用いることな
く、ポップノイズの発生を有効に抑えることができる。
【図１】 この発明の実施の形態１に係るＤ級増幅器の
構成および適用例を説明するための構成図である。
構成および適用例を説明するための構成図である。
【図２】 この発明の実施の形態１に係る電圧設定回路
の構成を示す回路図である。
の構成を示す回路図である。
【図３】 この発明の実施の形態１に係るミュート状態
制御回路の構成を示す回路図である。
制御回路の構成を示す回路図である。
【図４】 この発明の実施の形態１に係る変調回路と駆
動回路の構成を示す回路図である。
動回路の構成を示す回路図である。
【図５】 この発明の実施の形態１に係るＤ級増幅器の
増幅動作を説明するための波形図である。
増幅動作を説明するための波形図である。
【図６】 この発明の実施の形態１に係るＤ級増幅器の
ミュート制御動作（電源投入時）を説明するための波形
図である。
ミュート制御動作（電源投入時）を説明するための波形
図である。
【図７】 この発明の実施の形態２に係る電圧設定回路
の構成を示す回路図である。
の構成を示す回路図である。
【図８】 この発明の実施の形態２に係るＤ級増幅器の
ミュート制御動作（電源遮断時）を説明するための波形
図である。
ミュート制御動作（電源遮断時）を説明するための波形
図である。
【図９】 従来技術に係るＤ級増幅器の構成を説明する
ための図である。
ための図である。
ＳＩＧ：信号源、ＣＩＮ：コンデンサ、ＤＡＭＰ：Ｄ級
増幅器、ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２：抵抗、ＯＰ
Ａ，ＯＰＢ：オペアンプ、ＭＯＤ：変調回路、ＤＲＶ：
駆動回路、ＶＳＥＴ、ＶＳＥＴ２：電圧設定回路、ＭＣ
ＴＬ：ミュート状態制御回路、ＣＲＥＦ：コンデンサ、
ＴＩ：入力端子、ＴＡ，ＴＢ：出力端子、ＬＡ，ＬＢ：
インダクタ、ＣＡ，ＣＢ：コンデンサ、ＳＰＫ：スピー
カ、３０：差動積分回路、３１：コンパレータ、３２，
３３：インバータ、１０４：スイッチ、１００〜１０
５：抵抗、１０７：コンパレータ、１０８：セット・リ
セット型のフリップフロップ、２００：コンパレータ、
２０１：セット・リセット型のフリップフロップ、２０
２：論理積ゲート回路、２０３：スイッチ、４００，４
０１：論理和ゲート回路、４０２：論理積ゲート回路、
４０３：遅延回路、４０４：インバータ、４０５：ＰＭ
ＯＳトランジスタ、４０６，４０７：ＮＭＯＳトランジ
スタ、５００，５０１：コンパレータ、５０２：セット
・リセット型のフリップフロップ、５０３：ローパスフ
ィルタ。
増幅器、ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２：抵抗、ＯＰ
Ａ，ＯＰＢ：オペアンプ、ＭＯＤ：変調回路、ＤＲＶ：
駆動回路、ＶＳＥＴ、ＶＳＥＴ２：電圧設定回路、ＭＣ
ＴＬ：ミュート状態制御回路、ＣＲＥＦ：コンデンサ、
ＴＩ：入力端子、ＴＡ，ＴＢ：出力端子、ＬＡ，ＬＢ：
インダクタ、ＣＡ，ＣＢ：コンデンサ、ＳＰＫ：スピー
カ、３０：差動積分回路、３１：コンパレータ、３２，
３３：インバータ、１０４：スイッチ、１００〜１０
５：抵抗、１０７：コンパレータ、１０８：セット・リ
セット型のフリップフロップ、２００：コンパレータ、
２０１：セット・リセット型のフリップフロップ、２０
２：論理積ゲート回路、２０３：スイッチ、４００，４
０１：論理和ゲート回路、４０２：論理積ゲート回路、
４０３：遅延回路、４０４：インバータ、４０５：ＰＭ
ＯＳトランジスタ、４０６，４０７：ＮＭＯＳトランジ
スタ、５００，５０１：コンパレータ、５０２：セット
・リセット型のフリップフロップ、５０３：ローパスフ
ィルタ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5D020 AA01
5J091 AA02 AA27 AA66 CA48 FA18
HA10 HA17 HA25 HA29 HA33
KA01 KA04 KA11 KA17 KA36
KA42 KA53 KA62 MA15
5J500 AA02 AA27 AA66 AC48 AF18
AH10 AH17 AH25 AH29 AH33
AK01 AK04 AK11 AK17 AK36
AK42 AK53 AK62 AM15
Claims (9)
- 【請求項１】 電源投入の際に一時的にミュート状態と
なるように構成されたＤ級増幅器において、 外部から第１の信号を反転入力端子に入力すると共に基
準電圧を非反転入力端子に入力し、前記基準電圧を振幅
の中心とする第２の信号を出力する反転帰還型のオペア
ンプと、 前記第２の信号をパルスの幅に反映させて前記第２の信
号をパルス信号に変調する変調回路と、 前記変調回路により変調されたパルス信号を外部に出力
する駆動回路と、 前記電源投入に応答して、前記基準電圧が現れるべきノ
ードの電圧を該基準電圧とは異なる所定電圧に一時的に
設定し、前記ノードの電圧を前記所定電圧から前記基準
電圧に変化させる電圧設定回路と、 前記ノードの電圧が前記基準電圧に変化する過程におい
て前記ノードの電圧と前記第２の信号の電圧とが略等し
くなったときに前記ミュート状態を解除するミュート状
態制御回路と、 を備えたことを特徴とするＤ級増幅器。 - 【請求項２】 前記電圧設定回路が、 前記電源と前記ノードとの間に電流経路が接続されたス
イッチ回路と、 前記基準電圧が現れるべきノードの電圧と前記所定電圧
とを比較し、前記ノードの電圧が前記所定電圧に到達し
たことを検出するためのノード電圧検出用のコンパレー
タと、 前記コンパレータの出力信号をセット端子に入力すると
共に前記電源投入に応答して発生される所定の信号をリ
セット端子に入力し、リセット状態にあるときに前記ス
イッチ回路を閉状態に制御すると共にセット状態にある
ときに前記スイッチ回路を開状態に制御するスイッチ制
御用のセット・リセット型フリップフロップと、 を備えたことを特徴とする請求項１に記載されたＤ級増
幅器。 - 【請求項３】 前記ミュート状態制御回路が、 前記基準電圧が現れるべきノードの電圧と前記第２の信
号の電圧とを比較し、前記第２の信号の電圧が前記ノー
ドの電圧に略等しくなったことを検出するための信号電
圧検出用のコンパレータと、 前記信号電圧検出用のコンパレータの出力信号をセット
端子に入力すると共に前記スイッチ制御用のセット・リ
セット型フリップフロップの出力信号をリセット端子に
入力し、リセット状態にあるときに前記駆動回路を非活
性状態に制御すると共にセット状態にあるときに前記駆
動回路を活性状態に制御する駆動回路制御用のセット・
リセット型フリップフロップと、 を備えたことを特徴とする請求項２に記載されたＤ級増
幅器。 - 【請求項４】 前記駆動回路が、 出力端子をハイレベルに駆動するためのＰＭＯＳトラン
ジスタと、 前記出力端子をロウレベルに駆動するためのＮＭＯＳト
ランジスタと、 駆動回路制御用のセット・リセット型フリップフロップ
がリセット状態にある場合に前記ＰＭＯＳトランジスタ
を固定的にオフ状態とすると共に前記ＮＭＯＳトランジ
スタをオン状態とし、前記駆動回路制御用のセット・リ
セット型フリップフロップがセット状態にある場合に前
記変調回路の出力信号に応答して前記ＰＭＯＳトランジ
スタと前記ＮＭＯＳトランジスタとを相補的にオン状態
またはオフ状態とするゲート制御回路と、 を備えたことを特徴とする請求項３に記載されたＤ級増
幅器。 - 【請求項５】 前記電源の電圧変動を検出する検出回路
をさらに備え、 前記駆動回路が、 出力端子をハイレベルに駆動するためのＰＭＯＳトラン
ジスタと、 前記出力端子をロウレベルに駆動するための第１のＮＭ
ＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタと並列接続され、前記
出力端子をロウレベルに維持し得る限度において前記第
１のＮＭＯＳトランジスタよりも電流駆動能力が小さく
設定された第２のＮＭＯＳトランジスタと、 前記駆動回路制御用のセット・リセット型フリップフロ
ップがセット状態にあり且つ前記検出回路が電圧の変動
を検出していない場合に前記変調回路の出力信号に応答
して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジ
スタとを相補的に導通状態を制御し、駆動回路制御用の
セット・リセット型フリップフロップがリセット状態に
変化した場合または前記検出回路により電圧の変動が検
出された場合に前記ＰＭＯＳトランジスタを固定的にオ
フ状態とすると共に前記第１のＮＭＯＳトランジスタを
一時的にオン状態とした後に前記第２のＮＭＯＳトラン
ジスタを固定的にオン状態に制御するゲート制御回路
と、 を備えて構成されたことを特徴とする請求項３に記載さ
れたＤ級増幅器。 - 【請求項６】 前記反転帰還型のオペアンプの反転入力
端子と出力端子との間に、前記電圧設定回路の出力信号
に基づき開閉するスイッチを設けたことを特徴とする請
求項１ないし５の何れか１項に記載されたＤ級増幅器。 - 【請求項７】 前記検出回路の出力信号から高域成分を
除去するローパスフィルタをさらに備えたことを特徴と
する請求項５に記載されたＤ級増幅器。 - 【請求項８】 外部から第１の信号を反転入力端子に入
力すると共に基準電圧を非反転入力端子に入力し、前記
基準電圧を振幅の中心とする第２の信号を出力する反転
帰還型のオペアンプと、 前記第２の信号をパルスの幅に反映させて前記第２の信
号をパルス信号に変調する変調回路と、 前記変調回路により変調されたパルス信号を入力し、一
対の出力端子を介して前記パルス信号の相補信号を外部
に出力すると共に、ミュート時には強制的に前記一対の
出力端子を共にロウレベルまたはハイレベルに駆動する
ＢＴＬ型の駆動回路と、 を備えたことを特徴とするＤ級増幅器。 - 【請求項９】 前記駆動回路が、前記一対の出力端子の
それぞれに対し、 前記出力端子をハイレベルに駆動するためのＰＭＯＳト
ランジスタと、 前記出力端子をロウレベルに駆動するための第１のＮＭ
ＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタと並列接続され、前記
出力端子をロウレベルに維持し得る限度において前記第
１のＮＭＯＳトランジスタよりも電流駆動能力が小さく
設定された第２のＮＭＯＳトランジスタと、 ミュート状態に設定するための所定の信号を受けて前記
ＰＭＯＳトランジスタを固定的にオフ状態とすると共に
前記第１のＮＭＯＳトランジスタを一時的にオン状態と
した後に前記第２のＮＭＯＳトランジスタを固定的にオ
ン状態に制御するゲート制御回路と、 を備えて構成されたことを特徴とする請求項８に記載さ
れたＤ級増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001276A JP4048781B2 (ja) | 2002-01-08 | 2002-01-08 | Ｄ級増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001276A JP4048781B2 (ja) | 2002-01-08 | 2002-01-08 | Ｄ級増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204590A true JP2003204590A (ja) | 2003-07-18 |
| JP4048781B2 JP4048781B2 (ja) | 2008-02-20 |
Family
ID=27641445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002001276A Expired - Fee Related JP4048781B2 (ja) | 2002-01-08 | 2002-01-08 | Ｄ級増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4048781B2 (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311859A (ja) * | 2004-04-23 | 2005-11-04 | Foster Electric Co Ltd | 音響システムおよびスピーカシステム |
| JP2006042057A (ja) * | 2004-07-28 | 2006-02-09 | Sanyo Electric Co Ltd | ショック音抑制回路 |
| JP2007074702A (ja) * | 2005-09-02 | 2007-03-22 | Princeton Technology Corp | 充電回路、集積回路、および制御方法 |
| JP2007180644A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | スイッチング増幅器 |
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