JP6219371B2 - オーディオ周波数増幅器および安定化電源のためのパルス発生回路 - Google Patents

Description

本発明は、電子回路に関する。詳細には、本発明は、例えば、オーディオ周波数増幅器および安定化電源に組み込まれ得る電子回路に関する。

理想的なオーディオ周波数増幅器のための設計基準は、エネルギー効率の最大化（したがって、熱発生の最小化）、重量の最小化、および嵩の最小化を含む。

１つのタイプの非常に効率の良いオーディオ周波数増幅器が、「Ｄ級」増幅器として知られている。Ｄ級増幅器において、入力信号が、異なる幅のパルスの系列を生成するようにパルス発生器を制御する。これらのパルスは、時間が経つにつれて平均されて（ローパス・フィルタを使用することなどによって）、出力信号を生成する。パルスは、決まった振幅であるため、スイッチング素子（通常は、ＭＯＳＦＥＴである）は、完全にオンに、または完全にオフに切り換えられる。ＭＯＳＦＥＴは、完全にオンである場合、最低の抵抗で動作し、このため、電源が消費されることも取られることもない完全にオフの場合を除いて、その条件にある場合に最低の電力損失を有する。

ハイペックス・エレクトロニクス（Ｈｙｐｅｘ Ｅｌｅｃｔｒｏｎｉｃｓ）Ｂ．Ｖ．（「ハイペックス特許」）に譲渡された米国特許第８，２８９，０９７号において説明される発明が、処理される入力信号を可能な限り乱さない単純な構造のパルス幅変調ループを開示する。この回路は、Ｄ級増幅器などのオーディオ周波数増幅器に組み込まれ得る。

具体的には、ハイペックス特許の図６を参照すると、ハイペックス特許は、外部鋸歯状波形（ｅｘｔｅｒｎａｌ ｓａｗｔｈｏｏｔｈ ｗａｖｅｆｏｒｍ）を有するポスト・フィルタ固定周波数変換器に関する。この鋸歯状波形は、フィルタ、フィードバック・ネットワーク、「順方向パス（ｆｏｒｗａｒｄ ｐａｔｈ）」、および比較器を含む回路の様々な部分の振舞いを表す因子によって補正される。ハイペックス特許において開示される発明は、その文献の段落

で説明される「固定して」決められた、または知られているクロック回路に限定される。

また、ハイペックス特許は、様々な因子が決定され得るように広範な内部測定回路によって増幅器の応答をあらかじめ設定することにさらに依拠する。無論、これらの因子は、非常に複雑であり、温度、負荷、および周波数の所産である。これらの範囲にわたってこれらの因子を正確に決定することは、相当な計算労力を要する。

さらに、Ｂ．Ｈ．ＣａｎｄｙおよびＳ．Ｍ．Ｃｏｘ、「Ｉｍｐｒｏｖｅｄ ａｎａｌｏｇｕｅ ｃｌａｓｓ−Ｄ ａｍｐｌｉｆｉｅｒ ｗｉｔｈ ｃａｒｒｉｅｒ ｓｙｍｍｅｔｒｙ ｍｏｄｕｌａｔｉｏｎ」、Ａｕｄｉｏ Ｅｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ １１７^ｔｈ Ｃｏｎｖｅｎｔｉｏｎ、２００４年１０月２８〜３１日、米国カリフォルニア州サンフランシスコ、Ｃｏｎｖｅｎｔｉｏｎ Ｐａｐｅｒ ６２６０が、Ｄ級増幅器応用例における歪みを低減することを検討する。開示されるアナログＤ級増幅器は、負のフィードバックを有するよく知られた従来技術のＤ級構造に従うが、入力信号の導関数による搬送波オシレータ波形の対称性の変調を含む。開示される回路は、従来技術の構造に固有の非線形の位相変調効果を補償する。

本発明の実施形態は、これに限定されないが、知られているＤ級回路を制御することに特に適したパルス波形を生成するための回路を提供する。さらに、本発明の実施形態は、従来技術の欠点のうちのいくつかを改善することを目指す。

したがって、一態様において、本発明は、第１の信号に応答して一連のパルスを生成するための回路を提供し、この回路は、第２の信号を入力として受け取る損失積分器と、入力の一方でこの損失積分器の出力を受け取り、入力の他方で第１の信号を受け取る比較器とを備える。

損失積分器とは、減衰構成要素を有する積分器を指す。そのようなデバイスの一実施形態が、選択されたスイッチ周波数を基準として長い時定数を有するＲＣネットワークである。数学的には、これは、線形であることも、非線形であることも可能な減衰項を有する、誤差のある、または誤差のない積分器であり得る。

この損失積分器が抵抗器とキャパシタとを直列に備えることが好ましい。代替として、この損失積分器が、或る抵抗器とキャパシタとを直列に備え、さらに或る抵抗器をそのキャパシタと並列に備えることが好ましく、損失積分器に対する入力は、両方の抵抗器に印加され、損失積分器の出力は、キャパシタの両端で生成される。

或る実施形態において、比較器は、比較器の加算する入力（ｓｕｍｍｉｎｇ ｉｎｐｕｔ）において損失積分器の出力を受け取り、さらに比較器のネゲートする入力（ｎｅｇａｔｉｎｇ ｉｎｐｕｔ）において第１の信号を受け取る。

損失積分器と比較器の少なくともいずれかが、デジタル演算を使用することによって実装されることが好ましい。

比較器の出力によって決定される信号が少なくとも１つのスイッチング素子の切り換えを制御することが好ましい。

スイッチング素子がハーフブリッジ構成であることが好ましい。代替として、スイッチング素子は、フルブリッジ構成である。

スイッチング素子が負荷に対する電力を切り換えることが好ましい。

ローパス・フィルタがスイッチング素子と負荷の間に置かれることが好ましい。代替として、負荷がローパス・フィルタとしても作用する。

第２の信号が、少なくとも部分的に、少なくとも１つのスイッチング素子の出力に依存することが好ましい。

第１の信号が、少なくとも部分的に、バイアス信号に依存することが好ましい。

第１の信号が、少なくとも部分的に、増幅されるべき信号に依存することが好ましい。

各スイッチング素子がトランジスタ、例えば、ＦＥＴであることが好ましい。

本発明のよりよい理解のため、さらに本発明がどのように実施され得るかを示すように、本発明の実施形態が、単に限定的でない例として、添付の図面で示される。

本発明の第１の実施形態による回路を示す概略図である。

図１のいくつかのポイントにおける電圧波形を示すグラフのセットである。

図１、および本発明の第２の実施形態の簡略化された概略図である。

図３に示される実施形態の数学的モデルを示す図である。

図３のいくつかのポイントにおける電圧波形を示す図である。

図４に示される波形の代替の表現を示す図である。

図４に示される電圧波形のズームインされた図である。

本発明の第３の実施形態による回路を示す概略図である。

本発明の第４の実施形態による回路を示す概略図である。

図７のいくつかのポイントにおける電圧波形を示す図である。

図８の部分Ａ−Ａ’における波形のズームインされた図である。

本発明の第５の実施形態による回路を示す概略図である。

図１０に示される実施形態の数学的モデルを示す図である。

本発明の第６の実施形態による回路を示す概略図である。

本発明の第７の実施形態による回路を示す概略図である。

本発明の別の実施形態の数学的モデルに関する非常に一般化された機能図である。

本発明のさらに別の実施形態の数学的モデルに関する非常に一般化された機能図である。

本発明の別の実施形態による回路を示す概略図である。

図１５に示される実施形態の数学的モデルを示す図である。

入力信号、前述の実施形態の回路による搬送波信号、および図１５に示される実施形態による搬送波信号の電圧波形を示す図である。

図１の実施形態の構造

図１の回路１は、安定化電源として動作する本発明の実施形態を示す。回路１は、電源ユニット２と、バイアス発生器３と、比較器４と、損失積分器６と、ハーフブリッジ・スイッチング回路７と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。

電源ユニット２は、中点で接地された２つの同一電圧源Ｖ_２、Ｖ_３を備える。

バイアス発生器３は、電源レールＶ＋またはＶ−の両端に直列に接続される２つの抵抗器Ｒ４とＲ５とを備え、抵抗器Ｒ４とＲ５の接点においてバイアス電圧Ｖ_Ｂｉａｓを発生させる。Ｖ_Ｂｉａｓは、各電源レール上の電圧、および比、Ｒ５／（Ｒ４＋Ｒ５）によって決定される。

損失積分器６は、信号Ｓ２を生成する。損失積分器６は、出力Ｏｕｔ１と接地の間に終端間で接続された抵抗器Ｒ１とＲ３とを備え、抵抗器Ｒ１とＲ３の接点と接地の間のキャパシタＣ１を有する。信号Ｓ２が、抵抗器Ｒ１とＲ２の接点からタップされる。したがって、損失積分器は、分圧（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｄ）ローパス・フィルタである。このフィルタの折点周波数は、Ｒ１とＲ３の等価並列抵抗（ｐａｒａｌｌｅｌ ｅｑｕｉｖａｌｅｎｔ ｒｅｓｉｓｔａｎｃｅ）、およびキャパシタＣのキャパシタンスによって決定される。理想的には、このＲＣ値は、要求される最大信号周波数より高く設定されなければならない。目立たないが、重要であるのが、出力Ｏｕｔ１における信号歪みが、切り換えられた状態でも、安定状態でも、積分器信号Ｓ２に存在することである。

ハーフブリッジ・スイッチング回路７は、正の電源レールおよび負の電源レールＶ＋またはＶ−の間で直列に接続された第１のＮＦＥＴ回路８と第２のＮＦＥＴ回路９とを備え、第１のＮＦＥＴ回路８と第２のＮＦＥＴ回路９の接点において出力Ｏｕｔ１を生成する。ＮＦＥＴ回路８が、インバータＹ１ １１１経由でＮＦＥＴ回路８の入力において信号ＤＲＶを受け取り、さらにＮＦＥＴ回路９が、ＮＦＥＴ回路９の入力において信号ＤＲＶを受け取る。信号Ｏｕｔ１は、ハーフブリッジ出力電圧を表し、理想的には、いずれのＦＥＴがオンであるかに依存してＶ＋またはＶ−である。実際的な応用例において、このことは、ＦＥＴの理想的でない振舞いのため、安定状態（スイッチングでない）でも、スイッチング・モードでも実現可能ではない。この理想的でない振舞いは、信号Ｏｕｔ１の歪みをもたらし、このことが、補償されない場合、負荷１２における潜在的な歪みを生じさせる。このことは、従来の回路の抱える一般的な大きな問題である。

比較器４は、反転させる入力においてＶ_Ｂｉａｓを受け取り、さらに反転させない入力において損失積分器から信号Ｓ２を受け取って、信号ＤＲＶを生成する。次に、比較器は、バイアス信号Ｖ_ＢｉａｓをＳ２と比較し、いずれがより高いかに依存して、高または低に切り換わる。信号ＤＲＶは、ＤＲＶ信号の極性に依存して、ＮＦＥＴ回路８と９の一方をオンに切り換え、ＮＦＥＴ回路８と９の他方をオフに切り換える。理論上、スイッチング速度は、無限であるが、システム全体にわたって遅延が存在する。これらの遅延には、比較器ヒステリシス、ブリッジ・スイッチング遅延、およびＦＥＴドライバ信号の遅延、ならびに損失積分器の位相シフト遅延が含まれる。

図１の実施形態の動作

回路１の動作が、図２に示される信号トレースによって例示される。図１の回路の理解を簡単にするのに、各ＮＦＥＴ回路８および９が、無限に迅速な遷移時間を有するバイナリ状態マシンと見なされ得る。図２を参照すると、信号ＤＲＶ２２０が高から低に遷移した場合、上のＮＦＥＴ８がオンになり、同時に、下のＮＥＦＴ９がオフになる。このことは、ＤＲＶが変化する前にＶ−と等しかったＯｕｔ１が、現時点で、Ｖ＋と等しいことを意味する。損失積分器６の入力のステップ応答変化が、この事例では、どこであれ遷移に先立つところからの、Ｓ２におけるランプ電圧を生じさせる。このことが、波形Ｓ２ ２１０が、波形ＤＲＶ２２０遷移の結果、三角形、つまり、ランプ関数である、図２で理解され得る。

ランプがバイアス２３０を超えると、ＤＲＶは、状態を再び変え、このことが、Ｏｕｔ１をＶ＋からＶ−に戻るようにさせ、このことが、Ｓ２を再び下降ランプ２１１させる。Ｓ２がバイアス２３０より低く下降すると、ＤＲＶは、再び２２１に遷移する。

Ｏｕｔ１におけるエッジ遷移勾配は、無論、無限ではなく、実際、線形でさえない。電力レール変動は、Ｏｕｔ１において常に変化が存在することを意味する。損失積分器６は、これらの変動を検知し、これらの変動は、所望される信号と一緒に比較器４に与えられる。誤差は、元の信号と比較されることによって補償される。

電圧レール、ドライバＦＥＴ、および負荷がすべて安定しているものと想定すると、この実施例は、システムの最大速度で固定のデューティ・サイクルと共振する。このことが、低い信号周波数において出力で０の信号をもたらし、スイッチング周波数でフィルタに起因して小さい信号をもたらす。しかし、ノイズがＦＥＴに、または電源レールに注入された場合、または他のノイズ源が存在する場合、比較器４が、信号Ｓ２をバイアス電圧に対して中立になるように強制するように自動的に補償する。このことが、負荷の両端で非常に小さい、または０の差をもたらし、したがって、もたらされるノイズを、ほとんど、または完全に無くす。

したがって、図１の回路１は、非常に安定した安定化電源として動作する。

図のいずれにおいて示される構成要素も、図１の回路において示される構成要素と同一である以下の説明において、同一の参照符号が、それらの構成要素を識別するのに使用される。

簡略化された例示的な構造

図１で例示された回路が、図３に示される概略図において簡略化された形態（ハーフブリッジ・スイッチング回路を除外した）で示される。この概略図は、本発明の動作の態様を例示するのに使用される。図３Ａは、図３の簡略化された回路に対応する数学的モデルである。この簡略化された回路は、本発明の第２の実施形態を形成し、エンコーダ、低出力増幅器（ｌｏｗ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ）、低出力電源ユニット（ｌｏｗ ｐｏｗｅｒ ｓｕｐｐｌｙ ｕｎｉｔ）、または絶縁エンコーダを含む様々な応用例のために使用され得る。

図４、図４Ａ、および図５はそれぞれ、図３のいくつかのポイントにおける電圧波形を示す。波形は、それらの波形の相対的関係を示すように図４と図５で同一軸上に置かれる。図４Ａで、波形は、それらの波形の個々の形状をより明確に示すように別個の軸上に置かれる。

回路１４は、損失積分器６と、比較器４と、フィルタ・ネットワーク１１と、負荷１２とを含む。図３Ａに示される数学的モデルは、比較器４に対する入力として信号Ｘ（ｓ）を示し、その他の入力は、関数Ｋ１．Ｆ１（ｓ）によって変換された比較器４の出力からのフィードバック信号であり、ただし、Ｋ１は、定数であり、さらにＦ１（ｓ）は、損失積分器６を表す。関数Ｈ１（ｓ）は、図３のフィルタ・ネットワーク１１を表す。

回路１４は、図４、図４Ａ、および図５における曲線Ｖ_{ｓｉｇｎａｌ}４１０によって表される信号源Ｖ５からの信号を受け取る。損失積分器６は、図４、図４Ａ、および図５におけるグラフＶ_Ｓ２４２０によって例示される三角信号を生成する。比較器は、図４、図４Ａ、および図５におけるグラフＶ_ＤＲＶ４３０によって表されるパルス出力を生成する。フィルタ１１は、負荷１２に印加される出力Ｖ_Ｒ２４４０を生成する。回路１４は、Ｃ１の両端に抵抗器を追加することによって利得構成要素を含み得る。さらに、Ｖ５は、システム電圧から導き出されて、その結果、電力レール・リップルを除波することが可能である。

図４、図４Ａ、および図５から理解され得るとおり、Ｖ_Ｓ２４２０（損失積分器の三角出力）が信号値Ｖ_{ｓｉｇｎａｌ}４１０を超えている限り、駆動電圧Ｖ_ＤＲＶ４３０は低く、積分器の出力Ｖ_Ｓ２４２０は値が下がる。損失積分器の出力Ｖ_Ｓ２４２０が信号Ｖ_{ｓｉｇｎａｌ}４１０を下回ると、駆動電圧Ｖ_ＤＲＶ４１０は、高く、損失積分器の出力Ｖ_Ｓ２４２０を上昇させる。このことは、Ｖ_{ｓｉｇｎａｌ}４１０が、高い値と低い値によって規定されるＶ_ＤＲＶ出力境界内に留まる限り、損失積分器の三角波形Ｖ_Ｓ２４２０が常に、信号Ｖ_{ｓｉｇｎａｌ}４１０の付近を動くため、自励発振をもたらす。

この実施形態の利点は、この回路のハードウェア実装またはソフトウェア実装が、前述したハイペックス特許などの従来技術のものと比べて簡単であることである。さらに、この回路によって示される歪みは、従来技術のものと比べて軽減される。

本発明の他の実施形態

図６の回路３６は、本発明の第３の実施形態の簡略化された表現である。回路３６は、さらなる１つの構成要素を含むという点で、図３の回路１４と比べて、わずかにより複雑な回路である。図６に示される構成要素は、損失積分器６、比較器４、インバータ３７、ローパス・フィルタ・ネットワーク１１、および負荷１２である。比較器４の出力が、フィルタ・ネットワーク１１の一方の側に入力され、比較器４のネゲートされた出力が、フィルタ・ネットワーク１１の他方の側に入力される。この構成は、比較器４のパルス出力と同相、および逆相であるフィルタ・ネットワーク１１に対する入力が存在するため、２の利得である、より高い利得をもたらすため、図３の回路より有利である。さらに、この構成は、図３の回路の４倍の出力を有する。さらに、ＤＣオフセットは全く存在せず、このことは、スピーカなどの誘導負荷を使用している場合、好ましい。回路１４と同様に、さらなる利得が、Ｃ１の両端に抵抗器を追加することによってもたらされ得る。

図７の回路１６は、本発明の第４の実施形態を示す。この実施形態は、周波数範囲要件および振幅範囲要件、ならびに制御要件が極端であり、したがって、最も困難な応用例のうちの１つを実証するオーディオ応用例のために使用され得る。この実施形態は、ハーフブリッジ・スイッチング回路にかかわり、さらにこの実施形態が、一部の応用例においてより低費用の代替を提供し得るため、後段で説明されるフルブリッジ回路より有利である。図７、図８、および図９が、この実施形態に関する。

回路１６は、電源ユニット２と、比較器４と、損失積分器６と、ハーフブリッジ回路７と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。回路１６は、回路１のバイアス発生器３に存在しない機能を含むバイアス発生器１７を有するという点で回路１とは異なる。バイアス発生器１７は、この場合、バイアス電圧によってシフトされた信号Ｖ５を組み込む。

図８および図９の信号トレースから理解され得るとおり、回路１６は、信号増幅器として動作する。図８が、全周期を示す一方で、図９は、図８のＡ−Ａ’というラベルが付けられた、ズームインされたセクションを示す。図８の波形を参照すると、負荷Ｖ_Ｒ２９５０の両端の電圧は、信号Ｖ５ ９２０に比例する。Ｓ２ ９３０が、この場合、やはり信号９２０に従うことが理解され得る。図９のズームインされたトレースは、信号が最小、すなわち、単に通常のバイアス電圧である場合、スイッチングが、図２の実施例と非常に似通っているように見え、さらに周波数が最大であることを示す。したがって、信号が最大にある場合、スイッチング周波数は、それに応答して低下する。

図１０の回路１９は、本発明の第５の実施形態を示す。図１０Ａは、図１０に示される回路に対応する簡略化された数学的モデルである。回路１９は、電源ユニット２と、比較器４と、損失積分器６と、ハーフブリッジ回路７と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。回路１９は、バイアス発生器２１の構成、および信号−バイアス加算回路２２の追加の点で回路１および回路１６とは異なる。バイアス発生器２１は、この場合、バッファＯ４に従う電圧を組み込んで、バイアス電圧を表す正確な電圧源をもたらし、このことが、さらに、最小の信号がバイアス源に戻るように流れることを許されることを確実にする。次に、このことが、Ｖ５における差動信号の中に混合する信号−バイアス回路２２における差動増幅器にバイアスをかけるのに使用される。結果は、電源電圧変動を除去するシステムである。この回路は、電源除去をもたらし、複合増幅器−電源性能（ｃｏｍｂｉｎｅｄ ａｍｐｌｉｆｉｅｒ ａｎｄ ｐｏｗｅｒ ｓｕｐｐｌｙ ｐｅｒｆｏｒｍａｎｃｅ）の実際的なノイズ特性（ｎｏｉｓｅ ｐｅｒｆｏｒｍａｎｃｅ）を向上させる。

図１１の回路２６は、本発明の第６の実施形態を示す。回路２６は、電源ユニット２と、比較器４と、２つの損失積分器６と、「フルブリッジ」回路もしくは「Ｈブリッジ」回路２７と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。回路２６は、回路１９と同様に、バイアス発生器２１、および信号−バイアス加算回路２２を含むという点で、回路１および回路１６とは異なる。

Ｈブリッジ回路２７は、第１のＮＦＥＴ回路２８、第２のＮＦＥＴ回路２９、第３のＮＦＥＴ回路３１、および第４のＮＦＥＴ回路３２を備える。ＮＦＥＴ回路２８と２９が、１つのハーフブリッジ回路を構成し、ＮＦＥＴ回路３１と３１が別のハーフブリッジ回路を構成する。ローパス・フィルタ１１が、この場合、この２つのハーフブリッジ回路の間に接続され、負荷１２によって終端させられる。

図１、図７、および図１０のハーフブリッジ回路の場合と同様に、損失積分器６が、各ブリッジ中点Ｏｕｔ１に接続する。次に、これが、前述の場合と同様にバッファリングされ、バイアスは、この場合、２つのハーフブリッジ信号を合計することによって生成されている。システムに誤差が全く存在しない場合、両方の信号は、バイアスに関して同一であるが、逆である。これらのサイドが逆ではない場合、バイアスは動き、誤差を表す。次に、これが、信号−バイアス加算回路２２によって所望される信号と合計され、比較器４に与えられる。比較器４は、その信号を損失積分器６のうちの１つの損失積分器６の出力と比較する。次に、比較器４は、図７に示されるハーフブリッジ実施形態の場合と同様に、その２つの信号を可能な限り互いに近く保つように切り換わる。

ブリッジの両方の半分を集め、合計することによって、出力フィルタ１１の両端の誤差が高い精度で知られる。電力レール変動はいずれも、両方の半分において等しく出現し、したがって、それに相応してバイアス点を移動させる。次に、これが、比較器４によって補償されて、電圧レール・ノイズが除去されて、出力フィルタ１１上に存在しないことを確実にする。

バイアスと混合された信号はいずれも、さらなる誤差であると見なされ得るが、その信号は、Ｈブリッジ２７の両方の半分に等しく、逆の極性で存在するはずなので、バイアス電圧においては出現しない。したがって、補償する際、比較器は、実際には、両方の半分で信号を等しく加える。前述した不均衡は、バイアス信号においては出現せず、したがって、除去される。

図１２の回路３４は、本発明の第６の実施形態を示す。回路３４は、電源ユニット２と、バイアス発生器３と、比較器４と、単一の損失積分器６と、フルブリッジ回路もしくはＨブリッジ回路２７と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。図１２の回路３４は、図１１の回路２６と比較された場合、誤差検出が低下するという代償を払って、より少ない数の構成要素を有する。

図１３は、本発明の別の実施形態に関する数学的モデル３８を示す。モデル３８は、４０でバイアス電圧４１と合計されるものとして参照符号３９で識別される入力信号Ｘ（ｓ）を含む。バイアス電圧４１は、任意の適切な方法で発生させられ、好ましくは、本発明の前述した実施形態により発生させられる。その合計の結果は、比較器４２に対する一方の入力である。

比較器４２に対する他方の入力は、いくつかの信号の合計４９である。それらの信号のうちの１つは、関数Ｋ１．Ｆ１（ｓ）によって変換された比較器４２の出力であり、ただし、Ｋ１は、利得に関するスケーリング比であり、さらにＦ１（ｓ）は、損失積分器である。これにより、自励発振が生じる。関数Ｈ１（ｓ）４１およびＨ２（ｓ）４４は、オプションの様々な出力フィルタである。合計４９に対する入力のうちの第２の入力は、関数Ｈ１（ｓ）．Ｋ２．Ｆ２（ｓ）によって変換された比較器４２の出力である。変換Ｋ２．Ｆ２（ｓ）４７は、オプションのさらなるフィードバック関数である。この実施形態は、図１３にパスＨ２（ｓ）．Ｋ３．Ｆ３（ｓ）だけによって例示される任意の数のフィードバック・パス（Ｋｎ．Ｆｎ（ｓ））を許す。

図１４のモデル５１は、合計がどのように行われるかに関してだけ、図１３のモデル３８と異なる。図１３のモデル３８の場合と同様に、比較器４２の入力の一方は、関数Ｋ１．Ｆ１（ｓ）によってスケーリングされたその比較器の出力である。しかし、そのポイントで合計される他の信号は全く存在しない。代わりに、変換Ｈ１（ｓ）．Ｋ２．Ｆ２（ｓ）およびＨ２．Ｋ３．Ｆ３（Ｓ）によってさらに変換された比較器の出力が、合計５２においてバイアスおよび信号３９と合計される。

図１５は、本発明のさらなる実施形態を示す回路６０の概略図である。回路６０は、電源ユニット２と、バイアス発生器３と、比較器４と、２つの損失積分器６と、フルブリッジ・スイッチング回路もしくはＨブリッジ・スイッチング回路６５と、ローパス・フィルタ・ネットワーク１１と、負荷１２とを備える。この実施形態において、Ｏｕｔ１は、この場合、抵抗器Ｒ８と、キャパシタＣ５とを備える微分接続（ｄｅｒｉｖａｔｉｖｅ ｃｏｎｎｅｃｔｉｏｎ）６６を介して損失積分器６のＯｕｔ２に接続され、さらにＯｕｔ２は、この場合、抵抗器Ｒ２と、キャパシタＣ３とを備える別の微分接続６６’を介して他方の損失積分器６のＯｕｔ１に接続される。クロスオーバが、補償（すなわち、ネゲート）をもたらす一方で、Ｒ８、Ｒ２の抵抗値、およびＣ５、Ｃ３のキャパシタンス値は、損失積分器６と一緒になってシステム周波数応答を決定する。このことが、損失積分器の減衰する波形の性質の部分を打ち消して、システムの全高調波歪み（ＴＨＤ）の低減を可能にする。

図１５Ａは、独立した２つの伝達関数Ｋ１．Ｆ１（ｓ）７１、Ｋ１．Ｆ２（ｓ）７２が、比較器４からの矩形波出力から入力を受け取る、図１５の数学的モデルを示す。Ｋ１．Ｆ１（ｓ）は、搬送波生成を担う損失積分器であることが可能であり、さらにＫ２．Ｆ２（ｓ）は、負性微分（ｎｅｇａｔｉｖｅ ｄｅｒｉｖａｔｉｖｅ）である。これらの特徴を合計することは、搬送波が、この場合、損失積分器６の寄生ＴＨＤとは逆方向に搬送波勾配をシフトさせるさらなる高周波数情報を包含するため、損失積分器のＴＨＤ効果を無効にする。

図１６は、追跡され、増幅されるべき入力信号８１０を示す。波形８２０および８３０は、搬送波信号であり、さらに波形８２０は、従来技術の回路からの元の補償されていない積分された信号であり、８３０は、図１５の回路、または微分接続を有する図１５Ａのモデルを使用してもたらされる波形である。

「損失積分器」の信号利得は、信号電圧範囲にわたって一定ではなく、入力信号の大きさが増加するにつれ、小さくなる傾向がある。

図１６で、波形８２０および８３０は、入力信号８１０に依存して形状を変える。

補償されていない積分された信号８２０は、長い「充電」期間Ｂ−Ｂ’と、短い「放電」期間Ｂ’−Ｂ”とを有する。このことは、比較器のデジタル時間遅延、および搬送波がレール中間（ｍｉｄ−ｒａｉｌ）（搬送波が対称的である）付近にない場合の差分電圧勾配（ｄｉｆｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｇｒａｄｉｅｎｔｓ）の副産物である。結果は、レール中間に向かう傾向のある過度のオーバシュートであり、これは、信号がレール中間から離れるにつれ、したがって、圧縮から離れるにつれ、より顕著になる効果である。

波形８３０は、図１５の回路を使用すること、つまり、近似の、または理想的な負性微分を加えることの結果である。入力信号は、２つの搬送波に関して同一であることに留意されたい。しかし、搬送波波形８３０は、いくつかのやり方で波形８２０とは異なる。最も明白なのは、オーバシュートが大幅に小さいことであり、このことは、ＴＨＤを即時に小さくする。別の、より目立たない違いは、波形の「充電」（つまり、立ち上がり）エッジの変化である。波形８３０において、減衰は、最初、実際に、逆転され、レール中間から離れる加速をもたらす。この加速は、短く、再び減衰しはじめる。このことが、オーバシュートがより小さい理由である。

さらに、搬送波周波数がより小さく、このことは、スイッチング電力も低減しながら、システム・ノイズを低減するという利点を有する。ハイペックス特許は、同様の効果をもたらそうと試みるが、はるかに複雑な手段を介してそうする。

本発明は、多くの態様において従来技術の回路とは異なる。この回路は、ポスト・フィルタ出力ではなく、スイッチ・ユニットの出力電圧をサンプリングし、損失積分器を介して三角波搬送波を生成するスイッチ付きの段（ｓｗｉｔｃｈｅｄ ｓｔａｇｅ）である。本発明者の想定は、正しく設計された受動フィルタは、歪みをほとんど加えないが、ポスト・フィルタ・ネットワーク信号を過度に使用しようとする試みは、フィルタ遅延による相互変調歪みを加える可能性があるということである。ポスト・フィルタ・フィードバックを加えるのは選択肢であるが、既に述べられた理由でこれを最小限に抑えることが望ましい。

損失積分器は、動作の周波数が、回路タスクに合うように意図的に変更された回路の伝搬遅延に依存する自励発振回路をもたらす。このため、フィルタ設計とフィルタ動作は、ほとんど独立関数である。回路周波数は、「固定して」決められるわけではない。フィルタのこの独立した動作は、多くの応用例においてＥＭＩ問題が対処され得るように要求される。

この回路は、相互変調積（ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ ｐｒｏｄｕｃｔ）を広い周波数範囲にわたって不可聴のレベルにまで不鮮明化する（ｓｍｅａｒ）。通常、相互変調積は、固定クロックと変調信号の間の和積および差積をもたらす位相と周波数の非線形性によってもたらされる。数学的に、可変搬送波と信号の間の相互変調積の解は、容易には算出されないが、いずれの特定の周波数におけるレベルも、固定周波数回路と比べて、１つの箇所に留まる（したがって、可聴である）確率がはるかに低いことが想定され得る。

損失積分器は、幾分、理想的ではないことが認められるが、回路関数は、単純であり、損失積分器の非線形性は、簡単なＲＣネットワークによって導き出される歪み関数を加えることによって変更され得る。このネットワークは、圧縮されたピークとトラフにおいて波形を増大させ、波形の影響を受けない中間においてほとんど増大させない。このことは、本発明者が知る限り、知られているいずれの文献においても報告されていない。この変更は、ほとんどのスピーカを下回る大きさのオーダである高調波歪み、および可聴の気に障る（ａｎｎｏｙｉｎｇ）最新技術の相互変調歪みを生じる増幅器をもたらす。

前述した実施形態における回路は、アナログ構成要素を使用する。したがって、これらの回路は、連続的時間領域において動作する。しかし、これらの回路は、アナログ構成要素の代わりにデジタル構成要素が用いられる場合、離散時間領域において動作することも可能である。

ソフトウェアにおいて、損失積分器は、適宜、無限インパルス応答（ＩＩＲ）形態で書かれても、有限インパルス応答（ＦＩＲ）形態で書かれてもよい。デジタル損失積分器は、例えば、計算サイクルごとに、またはセットのサイクルごとに決まった量、または不定の量をそれから差し引いている。

本発明は、Ｄ級増幅器制御アプローチに固有の従来の問題の多くを緩和する、または取り除きさえする増幅器を制御する新たな方法を提供する。

従来技術と比較された本発明の重要な違いは、単一の比較器と組み合わされた積分器を使用することである。このことは、はるかに簡単でありながら、より優れたシステムをもたらす。

さらに、本発明は、レール不均衡が、もたらされる信号に与え得る影響を大幅に小さくする。

本発明の別の利点は、ブラシレスモータに適用された場合に実現される。このシステムの優れたスイッチング速度および遷移応答が、強化されながらも、簡単な駆動制御を可能にする。

本発明は、いくつかの特定の実施形態を参照して説明されてきたが、説明は、本発明を例示するものであり、本発明を限定するものと解釈されるべきではない。添付の特許請求の範囲によって定義される本発明の趣旨および範囲を逸脱することなく、様々な変形形態が当業者には想起され得る。

本明細書における従来技術の参照は、参照される従来技術が、オーストラリア国内においてであれ、それ以外の場所においてであれ、共通の一般的知識の一部を形成することを認めるものでも、いずれの形態であれ示唆するものでもなく、そのように解釈されるべきでもない。

本明細書全体にわたって、「備える」、「備えていた」、「備えている」という語は、明記される特徴、完全体（ｉｎｔｅｇｅｒ）、ステップ、または構成要素の存在を指定するものと解釈されるべきであるが、他の１つまたは複数の特徴、完全体、ステップ、構成要素、または以上のグループの存在を追加も排除もしない。

特許請求の範囲において、各従属請求項は、親請求項も侵害されるのでない限り、従属請求項が侵害されたものと解釈されるべきではないという意味で、親請求項もしくは複数の親請求項の範囲内に含まれるものとして読まれるべきである。

Claims (19)

1. 第１の信号に応答して一連のパルスを生成するための回路であって、
   積分器入力と積分器出力とを有し、前記積分器出力は、前記積分器入力で受け取られたられた第１のフィードバック信号に少なくとも部分的に基づく積分信号を出力する、損失積分器と、
   第１の比較器入力と、第２の比較器入力と、比較器出力とを有し、前記第１の比較器入力は前記第１の信号を受け取り、前記第２の比較器入力は前記積分信号に少なくとも部分的に基づく第２の信号を受け取り、前記比較器出力は前記第１の信号と前記第２の信号との間の比較に基づいて、前記第１のフィードバック信号が少なくとも部分的に基づく前記一連のパルスを出力する比較器と、
   フィルタ出力とフィルタ入力とを有するハイパスフィルタであって、前記フィルタ出力は、前記フィルタ入力で受け取られた第２のフィードバック信号に少なくとも部分的に基づくフィルタリングされた信号を供給し、前記第２のフィードバック信号は、前記第１のフィードバック信号の反転に少なくとも部分的に基づいており、前記フィルタリングされた信号は、前記積分信号に加算されたときに、前記第２の比較器入力で受ける前記第２の信号を決定する、ハイパスフィルタと、を備える回路。
2. 前記損失積分器は、
   第１の端子と第２の端子とを有し、前記第１の端子が第１ノードで前記積分器入力を含む抵抗器と、
   第２ノードで前記積分器入力を含む前記第２の端子に接続されたキャパシタと、を備える請求項１に記載の回路。
3. 前記抵抗器は、第１の抵抗器であり、
   前記損失積分器は、
   前記第２ノードにおいて、前記第１の抵抗器の前記第２の端子に接続され且つ前記キャパシタと並列の第２の抵抗器を備える、
   請求項１に記載の回路。
4. 前記損失積分器と前記比較器のうちの少なくともいずれかは、デジタル演算を使用して実装される請求項１に記載の回路。
5. 前記比較器出力から供給される前記一連のパルスは、少なくとも１つのスイッチング素子の切り換えを制御する請求項１から４のいずれか一項に記載の回路。
6. 前記少なくとも１つのスイッチング素子は、ハーフブリッジ構成に含まれる請求項５に記載の回路。
7. 前記少なくとも１つのスイッチング素子は、フルブリッジ構成に含まれる請求項５に記載の回路。
8. 前記少なくとも１つのスイッチング素子は、負荷に対する電源を切り換える請求項５から７のいずれか一項に記載の回路。
9. ローパス・フィルタは、前記少なくとも１つのスイッチング素子と前記負荷との間に置かれる請求項８に記載の回路。
10. 前記負荷は、ローパス・フィルタとしても作用する請求項９に記載の回路。
11. 前記第１のフィードバック信号は、少なくとも部分的に、少なくとも１つのスイッチング素子の出力信号に基づく請求項１から１０のいずれか一項に記載の回路。
12. 前記第１の信号は、少なくとも部分的に、バイアス信号に基づく請求項１から１１のいずれか一項に記載の回路。
13. 前記第１の信号は、少なくとも部分的に、増幅されるべき入力信号に基づく請求項１から１２のいずれか一項に記載の回路。
14. 前記少なくとも１つのスイッチング素子は、トランジスタである請求項１から１３のいずれか一項に記載の回路。
15. 前記トランジスタは、ＦＥＴである請求項１４に記載の回路。
16. 請求項１から１２のいずれか一項に記載の回路を備える安定化電源。
17. 請求項１から１２のいずれか一項に記載の回路を備える増幅器。
18. 前記第１のフィードバック信号は、前記一連のパルスである請求項１から１５のいずれか一項に記載の回路。
19. 前記第２のフィードバック信号は、前記一連のパルスの反転である請求項１に記載の回路。

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