JP4992189B2 - D級増幅器 - Google Patents
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また、D級増幅器70のマイナス側入力端−INは、コンデンサC11、端子111を介して信号源100から出力されるアナログ信号を反転したアナログ信号を出力する信号源101に接続されている。抵抗R10、R11は入力抵抗である。
また、(2)の駆動方法では、入力信号レベルが制限されてしまうという問題が有る。
また、(1)と(2)の駆動方法では、入力信号がなくても負荷がVDD/2にバイアスされてしまうという問題が有る。
また、請求項3に記載の発明は、前記増幅回路は、前記2つの第1のNMOSトランジスタ各々とカレントミラー接続される第4のNMOSトランジスタに流れる電流を制御することを特徴とする。
この差動オペアンプ10の具体的構成については後述する。
D級増幅器1のプラス側入力端+INは、アナログ信号を出力する信号源100に接続されており、D級増幅器1のマイナス側入力端−INは、信号源100から出力されるアナログ信号を反転したアナログ信号を出力する信号源101に接続されている。
図2では、図1におけるプラス側入力端+INに接続された保護回路30についてのみ示しているが、マイナス側入力端−INに接続された保護回路についても同様である。
上記ダイオード接続されたPMOSトランジスタM1により正方向の過大電圧がクランプされ、またNMOSトランジスタM2により負方向の過大電圧がクランプされることにより、過大入力電圧がトランジスタの耐圧(ブレークダウン電圧)で制限される。
差動積分器では、差動オペアンプ10において、プラス側入力端+INより非反転入力端子に入力されたアナログ信号と、マイナス側入力端−INから反転入力端子に入力されたアナログ信号の差分が増幅され、非反転出力端子より図4(a)に示したアナログ入力信号と同相のアナログ信号が出力され、反転出力端子より図4(b)に示したアナログ入力信号が出力される。差動オペアンプ10の各入力端子は仮想接地点となり、ほぼ0Vであるので、ダイオードD3、D4により電圧制限されていても動作可能である。これらの出力信号は、PWM変調器11に入力される。
図7において、本D級増幅器は、抵抗R1,R2,R3,R4と、コンデンサC1,C2,C100と、オペアンプ(演算増幅器)10と、コンパレータ112,113と、インバータ121,122と、AND回路131,132と、電流源140で構成されている。ここで、コンデンサC100及び電流源140は、三角波発生回路を構成しており、三角波をコンパレータ112,113のマイナス側入力端に出力している。コンパレータ112,113と、インバータ121,122と、AND回路131,132と、電流源140及びコンデンサC100は、図1におけるPWM変調器11を構成している。
これらにより、コンパレータ112は、オペアンプ10のマイナス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。
コンパレータ113は、オペアンプ10のプラス側出力と三角波発生回路の出力とを比較して、その比較結果を出力する。
AND回路132は、コンパレータ113の出力を反転した信号とコンパレータ112の出力との論理積演算を行い、その演算結果を出力する。
AND回路132の出力は、本D級増幅器のマイナス側出力−OUTとなる。このマイナス側出力−OUTは、抵抗R2によりオペアンプのプラス側入力にフィードバックされる。
NMOSトランジスタMN1、MN2、MN7は、入力段の差動増幅回路を構成するPMOSトランジスタMP1、MP2の動作点を設定する回路として機能する。
NMOSトランジスタMN3、MN4、MN9は、入力段の差動増幅回路を構成するPMOSトランジスタMP1、MP2のドレイン電位を決定する機能を有している。
NMOSトランジスタMN5、MN6は、出力段の増幅回路を構成しており、NMOSトランジスタMN5、MN6のドレインは、それぞれ非反転出力端子OP、反転出力端子ONに接続されている。
50は、各電流源の出力電流を設定する電流設定回路であり、電流設定回路50は、NMOSトランジスタMN10、MN11、MN12、MP17、MP18から構成されている。ここで、NMOSトランジスタMN12のドレインには基準電流Irefが供給されるようになっている。
NMOSトランジスタMN3のドレインと非反転出力端子OPとの間にはコンデンサC1、抵抗R1の直列回路が、また、NMOSトランジスタMN4のドレインと反転出力端子ONとの間にはコンデンサC2、抵抗R2の直列回路がそれぞれ、接続されている。これらの直列回路は、位相補償用のCR回路である。
Claims (3)
- 正負の極性で変化するアナログ入力信号をなすプラス側入力信号とマイナス側入力信号との差分を積分する差動積分器と、
前記差動積分器の出力に基づいて前記アナログ入力信号の正の期間における信号レベルに応じたパルス幅のパルス列信号を第1の出力端子から出力し、かつ前記アナログ入力信号の負の期間における信号レベルに応じたパルス幅のパルス列信号を第2の出力端子から出力するPWM変調器とを有する単一電源で動作するD級増幅器であって、
正負方向の過大入力電圧を制限する保護回路を有し、
前記差動積分器は、0Vを中心とした正負の極性を有するアナログ入力信号の電圧レベルが0V付近で動作可能な演算増幅器を含んで構成され、
前記演算増幅器は、
入力段を構成する2つのPMOSトランジスタと、
ドレインがそれぞれ前記2つのPMOSトランジスタのドレインに接続され、前記2つのPMOSトランジスタの動作点を設定する2つの第1のNMOSトランジスタと、
前記2つのPMOSトランジスタに定電流を供給する定電流源と、
ソースがそれぞれ前記2つのPMOSトランジスタのドレインに接続され、前記2つのPMOSトランジスタのドレイン電位を設定する2つの第2のNMOSトランジスタと、
前記2つの第2のNMOSトランジスタとカレントミラー接続される第3のNMOSトランジスタと、
を含んで構成され、
前記2つのPMOSトランジスタのドレイン電位を該PMOSトランジスタが動作可能な0V付近の電位に固定したことを特徴とするD級増幅器。 - 前記演算増幅器は、
前記2つの第2のNMOSトランジスタ、及び前記第3のNMOSトランジスタに定電流を供給する第2の定電流源と、
前記定電流源、及び前記第2の定電流源の出力電流を設定する電流設定回路と、
前記演算増幅器からの差動出力のバランスをとるための増幅回路と、を更に備え、
前記電流設定回路に基準電流が供給されると、前記定電流源、前記第2の定電流源、及び前記演算増幅器に前記基準電流に応じた電流が流れて、前記各トランジスタのバイアス点が固定され、
前記第3のNMOSトランジスタにより前記2つの第2のNMOSトランジスタのゲート電位が固定され、
前記2つの第2のNMOSトランジスタのソース電位が前記第3のNMOSトランジスタのゲート、及びドレイン電位に対してそれぞれ前記第2のNMOSトランジスタの閾値電圧分降下した電位に設定され、
前記2つのPMOSトランジスタのドレイン電位を該PMOSトランジスタが動作可能な0V付近の電位に固定したことを特徴とする請求項1に記載のD級増幅器。 - 前記増幅回路は、前記2つの第1のNMOSトランジスタ各々とカレントミラー接続される第4のNMOSトランジスタに流れる電流を制御することを特徴とする請求項2に記載のD級増幅器。
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