JP3612474B2 - 増幅回路 - Google Patents
増幅回路 Download PDFInfo
- Publication number
- JP3612474B2 JP3612474B2 JP2000243968A JP2000243968A JP3612474B2 JP 3612474 B2 JP3612474 B2 JP 3612474B2 JP 2000243968 A JP2000243968 A JP 2000243968A JP 2000243968 A JP2000243968 A JP 2000243968A JP 3612474 B2 JP3612474 B2 JP 3612474B2
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- resistor
- inverting input
- analog
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は増幅回路に関する。
【０００２】
【従来の技術】
従来の増幅回路の第１の例の構成を図１９に示す。この第１の例の増幅回路は反転型増幅回路であって、演算増幅器１０を有している。この増幅回路の入力電圧ｅｉは中点電位ＶＲＥＦを平均値とする。今、電源リップルｅｒに係数ａをかけたａ・ｅｒが入力電圧ｅｉに重畳しているとする。図１９に示す増幅回路の出力ｅｏは、次式で表わされる。
【０００３】
ｅｏ＝−（Ｒ２／Ｒ１）・（ｅｉ＋ａ・ｅｒ）
従って−（Ｒ２／Ｒ１）（ａ・ｅｒ）なるノイズが混入する。そこで公開技法（本出願人が発行）において図２０に示す増幅回路が提案されている。この増幅回路では、オペアンプの正入力側にｂ・ｅｒなるノイズを入力することで負入力からのノイズを打ち消している。ここで正入力側からのゲインは、（Ｒ１＋Ｒ２）／Ｒ１であるから
ｂ・ｅｒ・（Ｒ１＋Ｒ２）／Ｒ１＝（Ｒ２／Ｒ１）・（ａ・ｅｒ）
となればノイズを打ち消すことができる。よって
ｂ＝ａ・Ｒ２／（Ｒ１＋Ｒ２）
となるように抵抗Ｒ３〜Ｒ５を決めればよい。但し抵抗Ｒ５には直列に容量Ｃが接続されるので、中点電位ＶＲＥＦは抵抗Ｒ３，Ｒ４のみで決定し、交流分は
で決める。ここで記号「／／」は並列接続したときの抵抗値を示す。例えばＲ４／／Ｒ５は抵抗Ｒ４，Ｒ５を並列接続したときの抵抗値を示す。
【０００４】
ここで図２１に示すように反転アンプの帰還抵抗Ｒ２をショート（短絡）することによりアナログミュートを行う回路を考える。コントロール信号ＭＴがＨとなるとスイッチＳＷがショート状態となるとする。この時アンプは正入力側からみるとポルテージフォロアになっている。つまり反転入力からの出力は０で正側入力の電圧がそのまま出力される。この場合当然交流出力は
となり、電源リップルが出力に出てしまう。さらに悪いことに、アナログミュートにより入力信号は出力されないので、なおさらノイズが目立ってしまう。
【０００５】
次に従来の増幅回路の第２の例を説明する。
【０００６】
図２３は異なる基板上に構成した二つの回路系の基準電位（グランド）間にノイズが発生するメカニズムを説明する図である。二つの回路系間の矢印は信号のやりとりの方向を示す。第１回路系から第２回路系への信号の受け渡しにトータルでＩ１の電流が流れ、第２回路系から第１回路系は信号の受け渡しにトータルでＩ２の電流が流れるとすると、二つの基板の基準電位間の接続ラインには回路系１から回路系２へＩ１−Ｉ２なる電流が流れる。さらに、この接続ラインがアンテナの役割を果たす場合、電波の形で入り込むノイズによる電流Ｉｎも流れる。この基準電位接続ラインがインピーダンスＺを持っているとすると、二つの回路系間の基準電位差Ｖｘは
Ｖｘ＝Ｚ・（Ｉ２−Ｉ１＋Ｉｎ）
で表される。
【０００７】
この式において、Ｉ１，Ｉ２は信号の受け渡しの際に必ず発生するものであり、システムが大きくなり、デジタル回路が増えるとともに大きくなる。又、Ｉｎもデジタル回路が増えて不要放射が増加し、かつ、基準電位接続ラインが長くなる程大きくなる。よって、大規模でかつデジタル部が大きなシステムほど、基準電位差Ｖｘは大きくなると考えられる。
【０００８】
この基準電位差ＶｘのＤＣ成分はカップリングコンデンサでカットすることができるが、ＡＣ成分はアナログ信号の受け渡しの際に信号成分に重畳し、伝達性能を悪化させてしまう。
【０００９】
これを避けるために、差動出力型の信号受け渡し回路が使われていた。図２２は、この信号受け渡し回路の一例である。この回路は、信号出力側の第１回路系の出力段に設けられ、送信すべき信号ｅｉ１の差動信号ｅｏ＋，ｅｏ−を生成する反転型アナログアンプ１，２，３よりなる増幅回路と、信号入力側の第２回路系の入力段に設けられ、差動信号ｅｏ＋，ｅｏ−が入力される差動アンプ１５と、差動信号を伝播する２本の信号ラインにより構成される。差動出力で信号を送信し、差動入力で信号を受信することにより、基準電位が共通でないことにより発生するノイズ成分をキャンセルしている。すなわち、図２２において
Ｒ２／Ｒ１＝１， Ｒ２１／Ｒ１１＝Ｒ２２／Ｒ１２＝Ａ
とすると、第１回路系の第１基準電位から見た第１回路系の出力電位ｅｏ＋とｅｏ−は、
ｅｏ＋＝Ａ・ｅｉ１， ｅｏ−＝−Ａ・ｅｉ１
となる。第２回路系の差動アンプ１５から見たｅｏ＋とｅｏ−は第２回路系の第２基準電位を基準とするので、
ｅｏ＋＝Ａ・ｅｉ１＋Ｖｘ， ｅｏ−＝−Ａ・ｅｉ１＋Ｖｘ
となる。第２回路系の差動アンプのゲインをＡ’とすると、差動アンプ１５の出力電位ｅｏ２は、
となりノイズＶｘが出力電位ｅｏ２に現れないようにすることができる。
【００１０】
しかし、従来回路では１チャンネル当たり、送信側において３個の出力アンプと２本の信号ラインが必要となり、さらに信号を受ける側においても差動入力が必要となるため、コストや占有面積が増大する。
【００１１】
そこで図２４に示す回路が提案されている（特開平９−３１２５２５号公報参照）。
【００１２】
この回路では、第１回路系において、信号ｅｉ１は抵抗Ｒ１を介して演算増幅器１０の反転入力端子に供給され、反転入力端子と出力端子は抵抗Ｒ２を介して接続されてアナログアンプ１を構成している。アナログアンプ１の出力は第２回路系のアナログアンプ２の入力に接続されている。又、第２回路系の基準電位はカップリングコンデンサＣを介して第１回路系の基準電位差キャンセル回路１７の入力端子ＩＮに接続される。基準電位差キャンセル回路１７は、ＤＣ的にはＶＤＤを抵抗Ｒ３，Ｒ４で分圧して出力ｏＵＴに出力する分圧回路であり、ＡＣ的には基準電位差キャンセル回路１７の入力端子ＩＮに入ったノイズをＲ５と、Ｒ３とＲ４の並列抵抗とで分圧しｏＵＴに出力する分圧回路である。
【００１３】
ここで入力端子ＩＮには−Ｖｘなるノイズ電圧が供給されるので出力端子ｏＵＴでのＡＣ成分出力はｅｎ
ｅｎ＝−Ｖｘ・（Ｒ３／／Ｒ４）／［（Ｒ３／／Ｒ４）＋Ｒ５］＝−Ｖｘ・（Ｒ３・Ｒ４）／［Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５］アナログアンプ１の＋入力側から見たＡＣゲインは（Ｒ１＋Ｒ２）／Ｒ１であるからアナログアンプ１の出力でのノイズｅｎｏは、
ｅｎｏ＝−Ｖｘ・（Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ１（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］
となる。ここで
（Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ１（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］＝１
となるように抵抗値を設定すれば、
ｅｎｏ＝−Ｖｘ
となる。よって、ｅｏ１は
ｅｏ１＝−（Ｒ２／Ｒ１）・ｅｉ１−Ｖｘ
となる。一方第２回路系のアナログアンプは第２基準電位を基準にしているので
となり、異なる基準電位差間のノイズＶｘを除去することができる。例えば
Ｒ１＝Ｒ２＝Ｒ，Ｒ３＝Ｒ４＝ｒ とすると Ｒ５＝ｒ／２ に設定すればＶｘをキャンセルできる。
【００１４】
この従来回路は差動回路を用いたものに比較して接続ラインが少なくて済み、回路規模も小さくできる。
【００１５】
ところで、最近、このアナログアンプ１の帰還抵抗をショートして入力信号を遮断するアナログミュート回路が施される場合が出てきた。図２５にその回路例を示す。このアナログミュートがＯＮするとＲ２がショートされるので＋入力からみたゲインは１となり、ｅｏ２のところでＶｘをキャンセルできなくなってしまう。例えば
となり、Ｖｘ／２のノイズがアナログアンプ２に入力されてしまう。この場合アナログミュートによって入力信号は０となるので、このＶｘ／２なるノイズは非常に耳障りになる。
【００１６】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたものであって、アナログミュートをかけた場合も出力側にノイズが現れるのを可及的に防止することのできる増幅回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、前記演算増幅器の反転入力端子と出力端子とを短絡する第１のアナログスイッチと、前記第５の抵抗の両端を短絡する第２のアナログスイッチと、を備え、前記第１のアナログスイッチと前記第２のアナログスイッチがほぼ同時にＯＮ／ＯＦＦするように構成したことを特徴とする。
【００１８】
また、本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、前記第５の抵抗の両端を短絡するアナログスイッチと、を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、前記アナログスイッチは概略前記第２の抵抗が第２所定値から段階的に短絡状態に抵抗値を変化している間にＯＮし、前記短絡状態から段階的に前記第２所定値に抵抗値を変化している間にＯＦＦするように構成したことを特徴とする。
【００１９】
また、本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、前記第５抵抗は第２所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第２所定値に抵抗値を変化し、前記第２の抵抗と前記第５の抵抗は概略同一時刻に前記所定値から段階的に短絡状態に抵抗値を変化し、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成されていることを特徴とする。
【００２０】
また、本発明による増幅回路は、アナログミュートＯＦＦ時には第１の基準電位に基づいて第１の信号を増幅し、アナログミュートＯＮ時にはゲインが０となるアナログアンプを有する第１の回路系と、前記第１の回路系のアナログアンプの出力端に接続され、第２の基準電位に基づいて前記アナログアンプの出力信号を増幅する第２の回路系と、入力端子が容量を介して前記第２の回路系の第２の基準電位に接続され、出力信号が前記第１の信号とともに前記アナログアンプの入力端に供給され、前記入力端子から前記アナログアンプ出力までのＡＣゲインがアナログミュートＯＮ、ＯＦＦにかかわらず１である基準電位差キャンセル回路と、を備えたことを特徴とする。
【００２１】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に設けられた第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第１のアナログスイッチとを有するアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、前記基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、前記第５の抵抗に並列に接続された第２のアナログスイッチと、を備え、前記第１と第２のアナログスイッチは概略同時刻に、アナログミュートＯＦＦ時には開放状態となり、アナログミュートＯＮ時には短絡状態となるように構成しても良い。
【００２２】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、を備えたアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、前記第５の抵抗に並列に接続されたアナログスイッチと、を備え、前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に所定値となり、アナログミュートＯＦＦ時には前記所定値を保持し、アナログミュートＯＮ直後には前記所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記アナログスイッチは、概略前記第２の抵抗が前記所定値から段階的に短絡状態に抵抗値を変化している間に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、概略前記第２の抵抗が短絡状態から段階的に前記所定値に抵抗値を変化している間に開放状態となり、アナログミュートＯＦＦ時に開放状態を保持するように構成しても良い。
【００２３】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、を備えたアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、を備え、前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第１所定値となり、アナログミュートＯＦＦ時には前記第１所定値を保持し、アナログミュートＯＮ直後には前記第１所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記第５の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第２所定値となり、アナログミュートＯＦＦ時には前記第２所定値を保持し、アナログミュートＯＮ直後には前記第２所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記第２の抵抗と前記第５の抵抗は概略同一時刻に前記所定値から段階的に短絡状態に抵抗値を変化、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成しても良い。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
（第１の実施の形態）
本発明による増幅回路の第１の実施の形態の構成を図１に示す。この実施の形態の増幅回路は、反転入力端子および非反転入力端子を有する演算増幅器１０と、抵抗Ｒ１〜Ｒ５と、アナログスイッチＳＷ１，ＳＷ２と、バイパスコンデンサＣとを備えている。
【００２６】
演算増幅器１０の反転入力端子には抵抗Ｒ１を介して入力信号（電圧）ｅｉが入力される。そして演算増幅器１０の反転入力端子と出力端子との間に帰還抵抗Ｒ２が接続され、この抵抗Ｒ２と並列にアナログスイッチＳＷ１が設けられている。
【００２７】
また、演算増幅器１０の非反転入力端子には、駆動電圧ＶＤＤを抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧が印加されるとともに、抵抗Ｒ５の一端が接続された構成となっている。この抵抗Ｒ５の他端はバイパスコンデンサＣを介して接続されている。また抵抗Ｒ５と並列にアナログスイッチＳＷ２が設けられた構成となっている。
【００２８】
この第１の実施の形態の増幅回路は、図２０に示す従来の増幅回路において、抵抗Ｒ５に並列にアナログスイッチＳＷ２を設けた構成となっている。このように構成したことに、アナログミュート信号ＭＴがＨとなると抵抗Ｒ５の両端がスイッチＳＷ２で短絡される。この時、抵抗Ｒ２の両端がスイッチＳＷ１で短絡されるので入力信号は遮断され、非反転入力端子から見たアンプはボルテージフォロアとなるがスイッチＳＷ２もＯＮしているので、非反転入力端子は容量ＣによりＡＣ的に接地される。これにより従来例と異なりアナログミュートをＯＮにしても電源リップルは出力されないので、ノイズが出力に出ることは回避することができる。
【００２９】
（第２の実施の形態）
次に本発明による増幅回路の第２の実施の形態の構成を図２に示す。この第２の実施の形態の増幅回路は図１に示す第１の実施の形態の増幅回路において、アナログスイッチＳＷ１を削除するとともに、抵抗Ｒ２を抵抗値が零と所定値との間で段階的に増減するボリュームタイプの回路に置換えた構成となっている。なお、このボリュームタイプの抵抗は制御信号ＣＮＴによって制御される。このように構成したことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここでＳＷのＯＮ／ＯＦＦのタイミングは抵抗Ｒ２の抵抗値が変化し始める時から変化し終わる時までの間の適当な時点で行えばよい。
【００３０】
なお、この第２の実施の形態も第１の実施の形態と同様の効果を奏することはいうまでもない。
【００３１】
（第３の実施の形態）
次に本発明による増幅回路の第３の実施の形態の構成を図３に示す。この第３の実施の形態の増幅回路は、図１に示す第１の実施の形態の増幅回路において、アナログスイッチＳＷ１，ＳＷ２を削除して抵抗Ｒ２，Ｒ５を、抵抗値が零と所定値との間で段階的に増減するボリュームタイプの回路に置換えた構成となっている。
【００３２】
このような構成としたことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗値が変化し始める時間と変化し終わる時間を一致させ、その間は各自適当に変化させても十分な効果がえられる。しかし、出力での電源リップルを完全に抑えたい場合や、抵抗変化の時間が長い場合は抵抗の変化時間も一致させ、かつ各時点で出力の電源リップルが完全に打ち消されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構成する。
【００３３】
次に第２および第３の実施の形態の増幅回路で用いられるボリュームタイプの抵抗の構成を図４（ａ）に示し、アナログスイッチの具体的構成を図４（ｂ）に示す。
【００３４】
図４（ａ）に示すボリュームタイプの抵抗は、１５本の信号ラインを介して入力される１５ビットの信号Ｓ１〜Ｓ１５からなる制御信号ＣＮＴによって制御され、１６ステップの０〜１５・ｒの抵抗値を取るように構成されている。
【００３５】
上述の制御信号ＣＮＴを形成する制御信号形成回路の構成を図５に示す。この制御信号形成回路は４ビットアップダウンカウンタと、４ビット−１５ラインデコーダとから構成される。この４ビット−１５ラインデコーダの具体的な構成を図６（ａ）に示し、その入力と出力の関係を図６（ｂ）に示す。また上記４ビット−１５ラインデコーダに用いられるフリップフロップ回路の構成を図７に示す。また上記４ビットアップダウンカウンタの具体的な構成を図８に示す。また上記制御信号形成回路の動作タイミングチャートを図９に示す。
【００３６】
アナログミュート信号ＭＴがＨとなるとアップダウンカウンタがアップカウントをスタートし、抵抗Ｒ２の値が段階的に小さくなる。カウンタの値が１５になると抵抗Ｒ２は０となり完全にミュートＯＮの状態となる。
【００３７】
次に、アナログミュート信号ＭＴがＬとなるとアップダウンカウンタがダウンカウントをスタートし、抵抗Ｒ２の値が段階的に大きくなる。カウンタの値が０になると抵抗Ｒ２は１５・ｒとなり完全にミュートＯＦＦの状態となる。
【００３８】
図２に示す第２の実施の形態の増幅回路においては、図９に示すタイミングチャートのＭＴ信号をそのまま使用することができる。
【００３９】
また図３に示す第３の実施の形態の増幅回路においては、抵抗Ｒ５の制御信号として上述の抵抗Ｒ２の制御信号と同じものを使用することができる。更に図４に示すボリュームタイプの回路もミュートＯＦＦ時の値を１５で除した値を上述のｒとして構成しても良いし、ミュートＯＮ／ＯＦＦの途中段階で完全に電源リップルが出現しないような値で構成しても良い。
【００４０】
（第４の実施の形態）
次に本発明による増幅回路の第４の実施の形態の構成を図１０に示す。この第４の実施の形態の増幅回路は、第１回路系と、第２回路系と、コンデンサＣ１，Ｃ２と、インピーダンスＺと、を有している。第１回路系はアナログアンプ１と、基準電位差キャンセル回路１３と、第１基準電位と、を備えている。第２回路系はアナログアンプ２０と、第２基準電位とを有している。
【００４１】
アナログアンプ１は、反転入力端子および非反転入力端子を有する演算増幅器１０と、抵抗Ｒ１，Ｒ２と、スイッチＳＷ１とを備えている。抵抗Ｒ１は一端が演算増幅器１０の反転入力端子に接続され、他端に入力信号（電圧）ｅｉ１が入力される。そして抵抗Ｒ２は演算増幅器の反転入力端子と出力端子との間に設けられている。また、スイッチＳＷ１は抵抗Ｒ２に並列に接続されるように構成されている。なお、演算増幅器１０の出力端はコンデンサＣ１を介してアナログアンプ２０の入力端に接続される。
【００４２】
基準電位差キャンセル回路１３は抵抗Ｒ３〜Ｒ５と、スイッチＳＷ２とを備えている。駆動電圧ＶＤＤを抵抗Ｒ３および抵抗Ｒ４によって分圧した電圧が演算増幅器１０の非反転入力端子に印加される。また抵抗Ｒ５は一端が演算増幅器の非反転入力端子に接続され、他端がコンデンサＣ２の一端に接続された構成となっている。またスイッチＳＷ２は抵抗Ｒ５に並列に接続された構成となっている。なお、コンデンサＣ２の他端は第２回路系の第２基準電位に接続されている。またインピーダンスＺは第１回路系の第１基準電位と第２回路系の第２基準電位との間に設けられている。
【００４３】
すなわち、この実施の形態の増幅回路は、図２５に示す従来の増幅回路において、基準電位差キャンセル回路１７の抵抗Ｒ５に並列にスイッチＳＷ２を設けた構成となっている。
【００４４】
このように構成したことにより、アナログミュート信号ＭＴがＨとなると抵抗Ｒ５の両端がＳＷ２で短絡される。この時、抵抗Ｒ２の両端がＳＷ１で短絡されるので入力信号は遮断され、非反転入力端子から見たアンプはボルテージフォロアとなるからスイッチＳＷ２もＯＮしているので、非反転入力端子は容量Ｃ２により回路系２の基準電位２に接地される。このため従来例と異なりアナログミュートＯＮにしても二つの回路系間の基準電位差Ｖｘを打消すことが可能となりノイズが出力に出ることは回避することができる。
【００４５】
（第５の実施の形態）
次に本発明による増幅回路の第５の実施の形態の構成を図１１に示す。この第５の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路において、アナログアンプ１をアナログアンプ２に置換えた構成となっている。アナログアンプ２はアナログアンプ１において、スイッチＳＷ１を削除するとともに抵抗Ｒ２を、抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。
【００４６】
これにより信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここでスイッチＳＷ２のＯＮ／ＯＦＦのタイミングは抵抗Ｒ２の抵抗値が変化し始める時から変化し終わる時までの間の適当な時点で行えば良い。
【００４７】
（第６の実施の形態）
次に本発明による増幅回路の第６の実施の形態の構成を図１２に示す。この第６の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路において、スイッチＳＷ１，ＳＷ２を削除するとともに、抵抗Ｒ２，Ｒ５を、各々抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。このように構成したことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗値が変化し始める時間と変化し終わる時間を一致させ、その間は各自適当に変化させても十分な効果がえられる。しかし、出力での電源リップルを完全に抑えたい場合や、抵抗変化の時間が長い場合は抵抗の変化時間も一致させ、かつ各時点で出力の電源リップルが完全に打ち消されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構成する。
【００４８】
（第７の実施の形態）
次に本発明による増幅回路の第７の実施の形態の構成を図１３に示す。この第７の実施の形態の増幅回路は、第１回路系と、第２回路系と、コンデンサＣ１ａ，Ｃ１ｂ，Ｃ２と、インピーダンスＺと、を備えている。第１回路系はアナログアンプ１ａ，１ｂと、基準電位差キャンセル回路１３ａ，１３ｂとを備えている。第２回路系はアナログアンプ２０ａ，２０ｂを有している。
【００４９】
アナログアンプ１ａは演算増幅器１０ａと、抵抗Ｒ１ａ，Ｒ２ａと、スイッチＳＷ１ａとを備えており、図１０に示すアナログアンプ１と同様の構成となっている。またアナログアンプ１ｂも、演算増幅器１０ｂと、抵抗Ｒ１ｂ，Ｒ２ｂと、スイッチＳＷ１ｂとを備えており、図１０に示すアナログアンプ１と同様の構成となっている。
【００５０】
基準電位差キャンセル回路１３ａは抵抗Ｒ３ａ〜Ｒ５ａと、スイッチＳＷ２ａとを備えており、図１０に示す基準電位キャンセル回路１３と同様な構成となっている。また、基準電位差キャンセル回路１３ｂは、抵抗Ｒ３ｂ〜Ｒ５ｂと、スイッチＳＷ２ｂとを備えており、図１０に示す基準電位キャンセル回路１３と同様な構成となっている。基準電位差キャンセル回路１３ａの抵抗Ｒ５ａの一端は演算増幅器１０ａの非反転入力端子に接続され、他端はコンデンサＣ２の一端に接続されている。また、基準電位差キャンセル回路１３ｂの抵抗Ｒ５ｂの一端は演算増幅器１０ｂの非反転入力端子に接続され、他端はコンデンサＣ２の一端に接続されている。
【００５１】
また、演算増幅器１０ａの出力端は第２回路系のアナログアンプ２０ａの入力端に接続され、演算増幅器１０ｂの出力端は第２回路系のアナログアンプ２０ｂの入力端に接続される構成となっている。
【００５２】
すなわち、この第７の実施の形態は、図１０に示す増幅回路が２チャンネルあって、基準電位差キャンセル回路１３ａ，１３ｂの入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１０に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５３】
なお、この第７の実施の形態も第４の実施の形態と同様の効果を奏することは云うまでもない。
【００５４】
（第８の実施の形態）
次に本発明による増幅回路の第８の実施の形態の構成を図１４に示す。この第８の実施の形態の増幅回路は、図１３に示す第７の実施の形態の増幅回路において、アナログアンプ１ａ，１ｂをアナログアンプ２ａ，２ｂに各々置換えた構成となっている。アナログアンプ２ａはアナログアンプ１ａにおいて、スイッチＳＷ１ａを削除するとともに、抵抗Ｒ２ａを、抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。また、アナログアンプ２ｂはアナログアンプ１ｂにおいて、スイッチＳＷ１ｂを削除するとともに、抵抗Ｒ２ｂを、ボリュームタイプの回路に置換えた構成となっている。
【００５５】
すなわち、この第８の実施の形態の増幅回路は、図１１に示す第５の実施の形態の増幅回路が２チャンネルあって、基準電位差キャンセル回路１３ａ，１３ｂの入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１１に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５６】
なお、この第８の実施の形態も第５の実施の形態と同様の効果を奏することは云うまでもない。
【００５７】
（第９の実施の形態）
次に本発明による増幅回路の第９の実施の形態の構成を図１５に示す。この第９の実施の形態の増幅回路は、図１４に示す第８の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを、基準電位差キャンセル回路１４ａ，１４ｂに置換えた構成となっている。基準電位差キャンセル回路１３ａにおいて、スイッチＳＷ２ａを削除するとともに、抵抗Ｒ５ａを、ボリュームタイプの回路に置換えた構成となっている。また基準電位差キャンセル回路１４ｂは基準電位差キャンセル回路１３ｂにおいて、スイッチＳＷ２ｂを削除するとともに、抵抗Ｒ５ｂをボリュームタイプの回路に置換えた構成となっている。
【００５８】
すなわち、この第９の実施の形態の増幅回路は、図１２に示す第６の実施の形態の増幅回路が２チャンネルあって、基準電位差キャンセル回路の入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１２に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５９】
なお、この第９の実施の形態も第６の実施の形態と同様の効果を奏することは云うまでもない。
【００６０】
（第１０の実施の形態）
次に本発明による増幅回路の第１０の実施の形態の構成を図１６に示す。この第１０の実施の形態の増幅回路は、図１３に示す第７の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを削除して１個の基準電位差キャンセル回路１３を新たに設けた構成となっている。この基準電位差キャンセル回路１３は、抵抗Ｒ３〜Ｒ５と、スイッチＳＷ２と、を備えている。駆動電圧ＶＤＤを抵抗Ｒ３と抵抗Ｒ４によって分圧した電圧が演算増幅器１０ａおよび１０ｂの非反転入力端子に印加される。また、抵抗Ｒ５の一端が演算増幅器１０ａおよび１０ｂの非反転入力端子に接続されるとともに、他端がコンデンサＣ２を介して第２回路系の第２基準電位に接続された構成となっている。
【００６１】
すなわち、この第１０の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず、基準電位差キャンセル回路まで共通にした構成となっている。これによりコンデンサを１個と抵抗３個、アナログスイッチ１個が削減できる。更に図１０に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６２】
なお、この実施の形態も第４の実施の形態と同様の効果を奏することは云うまでもない。
【００６３】
（第１１の実施の形態）
次に本発明による増幅回路の第１１の実施の形態の構成を図１７に示す。この第１１の実施の形態の増幅回路は、図１４に示す第８の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを削除して１個の基準電位差キャンセル回路１３を設けた構成となっている。この基準電位差キャンセル回路は第１０の実施の形態で説明したものと同一の構成であって、抵抗Ｒ３と抵抗Ｒ４によって電源電圧ＶＤＤを分圧した電圧が演算増幅器１０ａ，１０ｂの非反転入力端子に入力されている。また、抵抗Ｒ５の一端が上記演算増幅器の非反転入力端子に接続され、他端がコンデンサＣ２を介して第２回路系の第２基準電位に接続された構成となっている。
【００６４】
なお、スイッチＳＷ２は抵抗Ｒ５に並列に接続されている。
【００６５】
すなわち、この第１１の実施の形態の増幅回路は、図１１に示す第５の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず、基準電位差キャンセル回路まで共通化した構成となっている。これによりコンデンサを１個と抵抗３個、アナログスイッチ１個が削減できる。図１１に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６６】
なお、この第１１の実施の形態の増幅回路は第５の実施の形態と同様の効果を奏することは云うまでもない。
【００６７】
（第１２の実施の形態）
次に本発明による増幅回路の第１２の実施の形態の構成を図１８に示す。この第１２の実施の形態の増幅回路は、図１７に示す第１１の実施の形態の増幅回路において、基準電位差キャンセル回路１３を基準電位差キャンセル回路１４に置換えた構成となっている。基準電位差キャンセル回路１４は基準電位差キャンセル回路１３において、スイッチＳＷ２を削除して抵抗Ｒ５をボリュームタイプの回路に置換えた構成となっている。
【００６８】
すなわち、この第１２の実施の形態の増幅回路は図１２に示す第６の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず基準電位差キャンセル回路まで共通にした構成となっている。これによりコンデンサを１個と抵抗２個、デジタル制御可変抵抗１個が削減できる。更に図１２に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６９】
なお、この第１２の実施の形態の増幅回路も第６の実施の形態の増幅回路と同様の効果を奏することは云うまでもない。
【００７０】
【発明の効果】
以上述べたように、本発明によれば、アナログミュートをかけた場合も出力側にノイズが現われるのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図。
【図２】本発明の第２の実施の形態の構成を示す回路図。
【図３】本発明の第３の実施の形態の構成を示す回路図。
【図４】ボリュームタイプの抵抗回路およびアナログスイッチ回路の構成を示す回路図。
【図５】制御信号形成回路の構成を示すブロック図。
【図６】４ビット−１５ラインデコーダの構成を示す図。
【図７】フリップフロップ回路の構成を示す図。
【図８】４ビットアップダウンカウンタの構成を示す図。
【図９】制御信号形成回路の動作を示すタイミングチャート。
【図１０】本発明の第４の実施の形態の構成を示す回路図。
【図１１】本発明の第５の実施の形態の構成を示す回路図。
【図１２】本発明の第６の実施の形態の構成を示す回路図。
【図１３】本発明の第７の実施の形態の構成を示す回路図。
【図１４】本発明の第８の実施の形態の構成を示す回路図。
【図１５】本発明の第９の実施の形態の構成を示す回路図。
【図１６】本発明の第１０の実施の形態の構成を示す回路図。
【図１７】本発明の第１１の実施の形態の構成を示す回路図。
【図１８】本発明の第１２の実施の形態の構成を示す回路図。
【図１９】従来の反転増幅回路の構成を示す回路図。
【図２０】電源リップル除去比を改善した従来の反転増幅回路の構成を示す回路図。
【図２１】アナログミュート付き従来の反転増幅回路の構成を示す回路図。
【図２２】異なる基板でのノイズの影響を無くした従来の差動型増幅回路の構成を示す回路図。
【図２３】異なる基板間で基準電位間に発生するノイズを説明する図。
【図２４】図２２に示す増幅回路を改良した従来の増幅回路の構成を示す回路図。
【図２５】図２４に示す増幅回路にアナログミュート機能を設けた従来の増幅回路の構成を示す回路図。
【符号の説明】
１，２ アナログアンプ
１０ 演算増幅器
Ｒ１〜Ｒ５ 抵抗
ＳＷ１〜ＳＷ２ スイッチ
【発明の属する技術分野】
本発明は増幅回路に関する。
【０００２】
【従来の技術】
従来の増幅回路の第１の例の構成を図１９に示す。この第１の例の増幅回路は反転型増幅回路であって、演算増幅器１０を有している。この増幅回路の入力電圧ｅｉは中点電位ＶＲＥＦを平均値とする。今、電源リップルｅｒに係数ａをかけたａ・ｅｒが入力電圧ｅｉに重畳しているとする。図１９に示す増幅回路の出力ｅｏは、次式で表わされる。
【０００３】
ｅｏ＝−（Ｒ２／Ｒ１）・（ｅｉ＋ａ・ｅｒ）
従って−（Ｒ２／Ｒ１）（ａ・ｅｒ）なるノイズが混入する。そこで公開技法（本出願人が発行）において図２０に示す増幅回路が提案されている。この増幅回路では、オペアンプの正入力側にｂ・ｅｒなるノイズを入力することで負入力からのノイズを打ち消している。ここで正入力側からのゲインは、（Ｒ１＋Ｒ２）／Ｒ１であるから
ｂ・ｅｒ・（Ｒ１＋Ｒ２）／Ｒ１＝（Ｒ２／Ｒ１）・（ａ・ｅｒ）
となればノイズを打ち消すことができる。よって
ｂ＝ａ・Ｒ２／（Ｒ１＋Ｒ２）
となるように抵抗Ｒ３〜Ｒ５を決めればよい。但し抵抗Ｒ５には直列に容量Ｃが接続されるので、中点電位ＶＲＥＦは抵抗Ｒ３，Ｒ４のみで決定し、交流分は
【０００４】
ここで図２１に示すように反転アンプの帰還抵抗Ｒ２をショート（短絡）することによりアナログミュートを行う回路を考える。コントロール信号ＭＴがＨとなるとスイッチＳＷがショート状態となるとする。この時アンプは正入力側からみるとポルテージフォロアになっている。つまり反転入力からの出力は０で正側入力の電圧がそのまま出力される。この場合当然交流出力は
【０００５】
次に従来の増幅回路の第２の例を説明する。
【０００６】
図２３は異なる基板上に構成した二つの回路系の基準電位（グランド）間にノイズが発生するメカニズムを説明する図である。二つの回路系間の矢印は信号のやりとりの方向を示す。第１回路系から第２回路系への信号の受け渡しにトータルでＩ１の電流が流れ、第２回路系から第１回路系は信号の受け渡しにトータルでＩ２の電流が流れるとすると、二つの基板の基準電位間の接続ラインには回路系１から回路系２へＩ１−Ｉ２なる電流が流れる。さらに、この接続ラインがアンテナの役割を果たす場合、電波の形で入り込むノイズによる電流Ｉｎも流れる。この基準電位接続ラインがインピーダンスＺを持っているとすると、二つの回路系間の基準電位差Ｖｘは
Ｖｘ＝Ｚ・（Ｉ２−Ｉ１＋Ｉｎ）
で表される。
【０００７】
この式において、Ｉ１，Ｉ２は信号の受け渡しの際に必ず発生するものであり、システムが大きくなり、デジタル回路が増えるとともに大きくなる。又、Ｉｎもデジタル回路が増えて不要放射が増加し、かつ、基準電位接続ラインが長くなる程大きくなる。よって、大規模でかつデジタル部が大きなシステムほど、基準電位差Ｖｘは大きくなると考えられる。
【０００８】
この基準電位差ＶｘのＤＣ成分はカップリングコンデンサでカットすることができるが、ＡＣ成分はアナログ信号の受け渡しの際に信号成分に重畳し、伝達性能を悪化させてしまう。
【０００９】
これを避けるために、差動出力型の信号受け渡し回路が使われていた。図２２は、この信号受け渡し回路の一例である。この回路は、信号出力側の第１回路系の出力段に設けられ、送信すべき信号ｅｉ１の差動信号ｅｏ＋，ｅｏ−を生成する反転型アナログアンプ１，２，３よりなる増幅回路と、信号入力側の第２回路系の入力段に設けられ、差動信号ｅｏ＋，ｅｏ−が入力される差動アンプ１５と、差動信号を伝播する２本の信号ラインにより構成される。差動出力で信号を送信し、差動入力で信号を受信することにより、基準電位が共通でないことにより発生するノイズ成分をキャンセルしている。すなわち、図２２において
Ｒ２／Ｒ１＝１， Ｒ２１／Ｒ１１＝Ｒ２２／Ｒ１２＝Ａ
とすると、第１回路系の第１基準電位から見た第１回路系の出力電位ｅｏ＋とｅｏ−は、
ｅｏ＋＝Ａ・ｅｉ１， ｅｏ−＝−Ａ・ｅｉ１
となる。第２回路系の差動アンプ１５から見たｅｏ＋とｅｏ−は第２回路系の第２基準電位を基準とするので、
ｅｏ＋＝Ａ・ｅｉ１＋Ｖｘ， ｅｏ−＝−Ａ・ｅｉ１＋Ｖｘ
となる。第２回路系の差動アンプのゲインをＡ’とすると、差動アンプ１５の出力電位ｅｏ２は、
【００１０】
しかし、従来回路では１チャンネル当たり、送信側において３個の出力アンプと２本の信号ラインが必要となり、さらに信号を受ける側においても差動入力が必要となるため、コストや占有面積が増大する。
【００１１】
そこで図２４に示す回路が提案されている（特開平９−３１２５２５号公報参照）。
【００１２】
この回路では、第１回路系において、信号ｅｉ１は抵抗Ｒ１を介して演算増幅器１０の反転入力端子に供給され、反転入力端子と出力端子は抵抗Ｒ２を介して接続されてアナログアンプ１を構成している。アナログアンプ１の出力は第２回路系のアナログアンプ２の入力に接続されている。又、第２回路系の基準電位はカップリングコンデンサＣを介して第１回路系の基準電位差キャンセル回路１７の入力端子ＩＮに接続される。基準電位差キャンセル回路１７は、ＤＣ的にはＶＤＤを抵抗Ｒ３，Ｒ４で分圧して出力ｏＵＴに出力する分圧回路であり、ＡＣ的には基準電位差キャンセル回路１７の入力端子ＩＮに入ったノイズをＲ５と、Ｒ３とＲ４の並列抵抗とで分圧しｏＵＴに出力する分圧回路である。
【００１３】
ここで入力端子ＩＮには−Ｖｘなるノイズ電圧が供給されるので出力端子ｏＵＴでのＡＣ成分出力はｅｎ
ｅｎ＝−Ｖｘ・（Ｒ３／／Ｒ４）／［（Ｒ３／／Ｒ４）＋Ｒ５］＝−Ｖｘ・（Ｒ３・Ｒ４）／［Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５］アナログアンプ１の＋入力側から見たＡＣゲインは（Ｒ１＋Ｒ２）／Ｒ１であるからアナログアンプ１の出力でのノイズｅｎｏは、
ｅｎｏ＝−Ｖｘ・（Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ１（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］
となる。ここで
（Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ１（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］＝１
となるように抵抗値を設定すれば、
ｅｎｏ＝−Ｖｘ
となる。よって、ｅｏ１は
ｅｏ１＝−（Ｒ２／Ｒ１）・ｅｉ１−Ｖｘ
となる。一方第２回路系のアナログアンプは第２基準電位を基準にしているので
Ｒ１＝Ｒ２＝Ｒ，Ｒ３＝Ｒ４＝ｒ とすると Ｒ５＝ｒ／２ に設定すればＶｘをキャンセルできる。
【００１４】
この従来回路は差動回路を用いたものに比較して接続ラインが少なくて済み、回路規模も小さくできる。
【００１５】
ところで、最近、このアナログアンプ１の帰還抵抗をショートして入力信号を遮断するアナログミュート回路が施される場合が出てきた。図２５にその回路例を示す。このアナログミュートがＯＮするとＲ２がショートされるので＋入力からみたゲインは１となり、ｅｏ２のところでＶｘをキャンセルできなくなってしまう。例えば
【００１６】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたものであって、アナログミュートをかけた場合も出力側にノイズが現れるのを可及的に防止することのできる増幅回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、前記演算増幅器の反転入力端子と出力端子とを短絡する第１のアナログスイッチと、前記第５の抵抗の両端を短絡する第２のアナログスイッチと、を備え、前記第１のアナログスイッチと前記第２のアナログスイッチがほぼ同時にＯＮ／ＯＦＦするように構成したことを特徴とする。
【００１８】
また、本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、前記第５の抵抗の両端を短絡するアナログスイッチと、を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、前記アナログスイッチは概略前記第２の抵抗が第２所定値から段階的に短絡状態に抵抗値を変化している間にＯＮし、前記短絡状態から段階的に前記第２所定値に抵抗値を変化している間にＯＦＦするように構成したことを特徴とする。
【００１９】
また、本発明による増幅回路は、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、前記第５抵抗は第２所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第２所定値に抵抗値を変化し、前記第２の抵抗と前記第５の抵抗は概略同一時刻に前記所定値から段階的に短絡状態に抵抗値を変化し、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成されていることを特徴とする。
【００２０】
また、本発明による増幅回路は、アナログミュートＯＦＦ時には第１の基準電位に基づいて第１の信号を増幅し、アナログミュートＯＮ時にはゲインが０となるアナログアンプを有する第１の回路系と、前記第１の回路系のアナログアンプの出力端に接続され、第２の基準電位に基づいて前記アナログアンプの出力信号を増幅する第２の回路系と、入力端子が容量を介して前記第２の回路系の第２の基準電位に接続され、出力信号が前記第１の信号とともに前記アナログアンプの入力端に供給され、前記入力端子から前記アナログアンプ出力までのＡＣゲインがアナログミュートＯＮ、ＯＦＦにかかわらず１である基準電位差キャンセル回路と、を備えたことを特徴とする。
【００２１】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に設けられた第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第１のアナログスイッチとを有するアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、前記基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、前記第５の抵抗に並列に接続された第２のアナログスイッチと、を備え、前記第１と第２のアナログスイッチは概略同時刻に、アナログミュートＯＦＦ時には開放状態となり、アナログミュートＯＮ時には短絡状態となるように構成しても良い。
【００２２】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、を備えたアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、前記第５の抵抗に並列に接続されたアナログスイッチと、を備え、前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に所定値となり、アナログミュートＯＦＦ時には前記所定値を保持し、アナログミュートＯＮ直後には前記所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記アナログスイッチは、概略前記第２の抵抗が前記所定値から段階的に短絡状態に抵抗値を変化している間に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、概略前記第２の抵抗が短絡状態から段階的に前記所定値に抵抗値を変化している間に開放状態となり、アナログミュートＯＦＦ時に開放状態を保持するように構成しても良い。
【００２３】
なお、前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、を備えたアナログミュート機能付き反転型アナログアンプであり、前記基準電位差キャンセル回路は、前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、を備え、前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第１所定値となり、アナログミュートＯＦＦ時には前記第１所定値を保持し、アナログミュートＯＮ直後には前記第１所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記第５の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第２所定値となり、アナログミュートＯＦＦ時には前記第２所定値を保持し、アナログミュートＯＮ直後には前記第２所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、前記第２の抵抗と前記第５の抵抗は概略同一時刻に前記所定値から段階的に短絡状態に抵抗値を変化、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成しても良い。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２５】
（第１の実施の形態）
本発明による増幅回路の第１の実施の形態の構成を図１に示す。この実施の形態の増幅回路は、反転入力端子および非反転入力端子を有する演算増幅器１０と、抵抗Ｒ１〜Ｒ５と、アナログスイッチＳＷ１，ＳＷ２と、バイパスコンデンサＣとを備えている。
【００２６】
演算増幅器１０の反転入力端子には抵抗Ｒ１を介して入力信号（電圧）ｅｉが入力される。そして演算増幅器１０の反転入力端子と出力端子との間に帰還抵抗Ｒ２が接続され、この抵抗Ｒ２と並列にアナログスイッチＳＷ１が設けられている。
【００２７】
また、演算増幅器１０の非反転入力端子には、駆動電圧ＶＤＤを抵抗Ｒ３と抵抗Ｒ４とで分圧した電圧が印加されるとともに、抵抗Ｒ５の一端が接続された構成となっている。この抵抗Ｒ５の他端はバイパスコンデンサＣを介して接続されている。また抵抗Ｒ５と並列にアナログスイッチＳＷ２が設けられた構成となっている。
【００２８】
この第１の実施の形態の増幅回路は、図２０に示す従来の増幅回路において、抵抗Ｒ５に並列にアナログスイッチＳＷ２を設けた構成となっている。このように構成したことに、アナログミュート信号ＭＴがＨとなると抵抗Ｒ５の両端がスイッチＳＷ２で短絡される。この時、抵抗Ｒ２の両端がスイッチＳＷ１で短絡されるので入力信号は遮断され、非反転入力端子から見たアンプはボルテージフォロアとなるがスイッチＳＷ２もＯＮしているので、非反転入力端子は容量ＣによりＡＣ的に接地される。これにより従来例と異なりアナログミュートをＯＮにしても電源リップルは出力されないので、ノイズが出力に出ることは回避することができる。
【００２９】
（第２の実施の形態）
次に本発明による増幅回路の第２の実施の形態の構成を図２に示す。この第２の実施の形態の増幅回路は図１に示す第１の実施の形態の増幅回路において、アナログスイッチＳＷ１を削除するとともに、抵抗Ｒ２を抵抗値が零と所定値との間で段階的に増減するボリュームタイプの回路に置換えた構成となっている。なお、このボリュームタイプの抵抗は制御信号ＣＮＴによって制御される。このように構成したことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここでＳＷのＯＮ／ＯＦＦのタイミングは抵抗Ｒ２の抵抗値が変化し始める時から変化し終わる時までの間の適当な時点で行えばよい。
【００３０】
なお、この第２の実施の形態も第１の実施の形態と同様の効果を奏することはいうまでもない。
【００３１】
（第３の実施の形態）
次に本発明による増幅回路の第３の実施の形態の構成を図３に示す。この第３の実施の形態の増幅回路は、図１に示す第１の実施の形態の増幅回路において、アナログスイッチＳＷ１，ＳＷ２を削除して抵抗Ｒ２，Ｒ５を、抵抗値が零と所定値との間で段階的に増減するボリュームタイプの回路に置換えた構成となっている。
【００３２】
このような構成としたことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗値が変化し始める時間と変化し終わる時間を一致させ、その間は各自適当に変化させても十分な効果がえられる。しかし、出力での電源リップルを完全に抑えたい場合や、抵抗変化の時間が長い場合は抵抗の変化時間も一致させ、かつ各時点で出力の電源リップルが完全に打ち消されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構成する。
【００３３】
次に第２および第３の実施の形態の増幅回路で用いられるボリュームタイプの抵抗の構成を図４（ａ）に示し、アナログスイッチの具体的構成を図４（ｂ）に示す。
【００３４】
図４（ａ）に示すボリュームタイプの抵抗は、１５本の信号ラインを介して入力される１５ビットの信号Ｓ１〜Ｓ１５からなる制御信号ＣＮＴによって制御され、１６ステップの０〜１５・ｒの抵抗値を取るように構成されている。
【００３５】
上述の制御信号ＣＮＴを形成する制御信号形成回路の構成を図５に示す。この制御信号形成回路は４ビットアップダウンカウンタと、４ビット−１５ラインデコーダとから構成される。この４ビット−１５ラインデコーダの具体的な構成を図６（ａ）に示し、その入力と出力の関係を図６（ｂ）に示す。また上記４ビット−１５ラインデコーダに用いられるフリップフロップ回路の構成を図７に示す。また上記４ビットアップダウンカウンタの具体的な構成を図８に示す。また上記制御信号形成回路の動作タイミングチャートを図９に示す。
【００３６】
アナログミュート信号ＭＴがＨとなるとアップダウンカウンタがアップカウントをスタートし、抵抗Ｒ２の値が段階的に小さくなる。カウンタの値が１５になると抵抗Ｒ２は０となり完全にミュートＯＮの状態となる。
【００３７】
次に、アナログミュート信号ＭＴがＬとなるとアップダウンカウンタがダウンカウントをスタートし、抵抗Ｒ２の値が段階的に大きくなる。カウンタの値が０になると抵抗Ｒ２は１５・ｒとなり完全にミュートＯＦＦの状態となる。
【００３８】
図２に示す第２の実施の形態の増幅回路においては、図９に示すタイミングチャートのＭＴ信号をそのまま使用することができる。
【００３９】
また図３に示す第３の実施の形態の増幅回路においては、抵抗Ｒ５の制御信号として上述の抵抗Ｒ２の制御信号と同じものを使用することができる。更に図４に示すボリュームタイプの回路もミュートＯＦＦ時の値を１５で除した値を上述のｒとして構成しても良いし、ミュートＯＮ／ＯＦＦの途中段階で完全に電源リップルが出現しないような値で構成しても良い。
【００４０】
（第４の実施の形態）
次に本発明による増幅回路の第４の実施の形態の構成を図１０に示す。この第４の実施の形態の増幅回路は、第１回路系と、第２回路系と、コンデンサＣ１，Ｃ２と、インピーダンスＺと、を有している。第１回路系はアナログアンプ１と、基準電位差キャンセル回路１３と、第１基準電位と、を備えている。第２回路系はアナログアンプ２０と、第２基準電位とを有している。
【００４１】
アナログアンプ１は、反転入力端子および非反転入力端子を有する演算増幅器１０と、抵抗Ｒ１，Ｒ２と、スイッチＳＷ１とを備えている。抵抗Ｒ１は一端が演算増幅器１０の反転入力端子に接続され、他端に入力信号（電圧）ｅｉ１が入力される。そして抵抗Ｒ２は演算増幅器の反転入力端子と出力端子との間に設けられている。また、スイッチＳＷ１は抵抗Ｒ２に並列に接続されるように構成されている。なお、演算増幅器１０の出力端はコンデンサＣ１を介してアナログアンプ２０の入力端に接続される。
【００４２】
基準電位差キャンセル回路１３は抵抗Ｒ３〜Ｒ５と、スイッチＳＷ２とを備えている。駆動電圧ＶＤＤを抵抗Ｒ３および抵抗Ｒ４によって分圧した電圧が演算増幅器１０の非反転入力端子に印加される。また抵抗Ｒ５は一端が演算増幅器の非反転入力端子に接続され、他端がコンデンサＣ２の一端に接続された構成となっている。またスイッチＳＷ２は抵抗Ｒ５に並列に接続された構成となっている。なお、コンデンサＣ２の他端は第２回路系の第２基準電位に接続されている。またインピーダンスＺは第１回路系の第１基準電位と第２回路系の第２基準電位との間に設けられている。
【００４３】
すなわち、この実施の形態の増幅回路は、図２５に示す従来の増幅回路において、基準電位差キャンセル回路１７の抵抗Ｒ５に並列にスイッチＳＷ２を設けた構成となっている。
【００４４】
このように構成したことにより、アナログミュート信号ＭＴがＨとなると抵抗Ｒ５の両端がＳＷ２で短絡される。この時、抵抗Ｒ２の両端がＳＷ１で短絡されるので入力信号は遮断され、非反転入力端子から見たアンプはボルテージフォロアとなるからスイッチＳＷ２もＯＮしているので、非反転入力端子は容量Ｃ２により回路系２の基準電位２に接地される。このため従来例と異なりアナログミュートＯＮにしても二つの回路系間の基準電位差Ｖｘを打消すことが可能となりノイズが出力に出ることは回避することができる。
【００４５】
（第５の実施の形態）
次に本発明による増幅回路の第５の実施の形態の構成を図１１に示す。この第５の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路において、アナログアンプ１をアナログアンプ２に置換えた構成となっている。アナログアンプ２はアナログアンプ１において、スイッチＳＷ１を削除するとともに抵抗Ｒ２を、抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。
【００４６】
これにより信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここでスイッチＳＷ２のＯＮ／ＯＦＦのタイミングは抵抗Ｒ２の抵抗値が変化し始める時から変化し終わる時までの間の適当な時点で行えば良い。
【００４７】
（第６の実施の形態）
次に本発明による増幅回路の第６の実施の形態の構成を図１２に示す。この第６の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路において、スイッチＳＷ１，ＳＷ２を削除するとともに、抵抗Ｒ２，Ｒ５を、各々抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。このように構成したことにより、信号が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な変化によるボツ音を防ぐことができる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗値が変化し始める時間と変化し終わる時間を一致させ、その間は各自適当に変化させても十分な効果がえられる。しかし、出力での電源リップルを完全に抑えたい場合や、抵抗変化の時間が長い場合は抵抗の変化時間も一致させ、かつ各時点で出力の電源リップルが完全に打ち消されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構成する。
【００４８】
（第７の実施の形態）
次に本発明による増幅回路の第７の実施の形態の構成を図１３に示す。この第７の実施の形態の増幅回路は、第１回路系と、第２回路系と、コンデンサＣ１ａ，Ｃ１ｂ，Ｃ２と、インピーダンスＺと、を備えている。第１回路系はアナログアンプ１ａ，１ｂと、基準電位差キャンセル回路１３ａ，１３ｂとを備えている。第２回路系はアナログアンプ２０ａ，２０ｂを有している。
【００４９】
アナログアンプ１ａは演算増幅器１０ａと、抵抗Ｒ１ａ，Ｒ２ａと、スイッチＳＷ１ａとを備えており、図１０に示すアナログアンプ１と同様の構成となっている。またアナログアンプ１ｂも、演算増幅器１０ｂと、抵抗Ｒ１ｂ，Ｒ２ｂと、スイッチＳＷ１ｂとを備えており、図１０に示すアナログアンプ１と同様の構成となっている。
【００５０】
基準電位差キャンセル回路１３ａは抵抗Ｒ３ａ〜Ｒ５ａと、スイッチＳＷ２ａとを備えており、図１０に示す基準電位キャンセル回路１３と同様な構成となっている。また、基準電位差キャンセル回路１３ｂは、抵抗Ｒ３ｂ〜Ｒ５ｂと、スイッチＳＷ２ｂとを備えており、図１０に示す基準電位キャンセル回路１３と同様な構成となっている。基準電位差キャンセル回路１３ａの抵抗Ｒ５ａの一端は演算増幅器１０ａの非反転入力端子に接続され、他端はコンデンサＣ２の一端に接続されている。また、基準電位差キャンセル回路１３ｂの抵抗Ｒ５ｂの一端は演算増幅器１０ｂの非反転入力端子に接続され、他端はコンデンサＣ２の一端に接続されている。
【００５１】
また、演算増幅器１０ａの出力端は第２回路系のアナログアンプ２０ａの入力端に接続され、演算増幅器１０ｂの出力端は第２回路系のアナログアンプ２０ｂの入力端に接続される構成となっている。
【００５２】
すなわち、この第７の実施の形態は、図１０に示す増幅回路が２チャンネルあって、基準電位差キャンセル回路１３ａ，１３ｂの入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１０に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５３】
なお、この第７の実施の形態も第４の実施の形態と同様の効果を奏することは云うまでもない。
【００５４】
（第８の実施の形態）
次に本発明による増幅回路の第８の実施の形態の構成を図１４に示す。この第８の実施の形態の増幅回路は、図１３に示す第７の実施の形態の増幅回路において、アナログアンプ１ａ，１ｂをアナログアンプ２ａ，２ｂに各々置換えた構成となっている。アナログアンプ２ａはアナログアンプ１ａにおいて、スイッチＳＷ１ａを削除するとともに、抵抗Ｒ２ａを、抵抗値が段階的に増減するボリュームタイプの回路に置換えた構成となっている。また、アナログアンプ２ｂはアナログアンプ１ｂにおいて、スイッチＳＷ１ｂを削除するとともに、抵抗Ｒ２ｂを、ボリュームタイプの回路に置換えた構成となっている。
【００５５】
すなわち、この第８の実施の形態の増幅回路は、図１１に示す第５の実施の形態の増幅回路が２チャンネルあって、基準電位差キャンセル回路１３ａ，１３ｂの入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１１に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５６】
なお、この第８の実施の形態も第５の実施の形態と同様の効果を奏することは云うまでもない。
【００５７】
（第９の実施の形態）
次に本発明による増幅回路の第９の実施の形態の構成を図１５に示す。この第９の実施の形態の増幅回路は、図１４に示す第８の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを、基準電位差キャンセル回路１４ａ，１４ｂに置換えた構成となっている。基準電位差キャンセル回路１３ａにおいて、スイッチＳＷ２ａを削除するとともに、抵抗Ｒ５ａを、ボリュームタイプの回路に置換えた構成となっている。また基準電位差キャンセル回路１４ｂは基準電位差キャンセル回路１３ｂにおいて、スイッチＳＷ２ｂを削除するとともに、抵抗Ｒ５ｂをボリュームタイプの回路に置換えた構成となっている。
【００５８】
すなわち、この第９の実施の形態の増幅回路は、図１２に示す第６の実施の形態の増幅回路が２チャンネルあって、基準電位差キャンセル回路の入力ＩＮと第２回路系の第２基準電位とを接続するコンデンサＣ２を共通にした構成となっている。これによりコンデンサを１個削減することができる。更に図１２に示す回路が３チャンネル以上ある場合もコンデンサＣ２を共有化することが可能であり、この場合はさらにコンデンサを節約できる。
【００５９】
なお、この第９の実施の形態も第６の実施の形態と同様の効果を奏することは云うまでもない。
【００６０】
（第１０の実施の形態）
次に本発明による増幅回路の第１０の実施の形態の構成を図１６に示す。この第１０の実施の形態の増幅回路は、図１３に示す第７の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを削除して１個の基準電位差キャンセル回路１３を新たに設けた構成となっている。この基準電位差キャンセル回路１３は、抵抗Ｒ３〜Ｒ５と、スイッチＳＷ２と、を備えている。駆動電圧ＶＤＤを抵抗Ｒ３と抵抗Ｒ４によって分圧した電圧が演算増幅器１０ａおよび１０ｂの非反転入力端子に印加される。また、抵抗Ｒ５の一端が演算増幅器１０ａおよび１０ｂの非反転入力端子に接続されるとともに、他端がコンデンサＣ２を介して第２回路系の第２基準電位に接続された構成となっている。
【００６１】
すなわち、この第１０の実施の形態の増幅回路は、図１０に示す第４の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず、基準電位差キャンセル回路まで共通にした構成となっている。これによりコンデンサを１個と抵抗３個、アナログスイッチ１個が削減できる。更に図１０に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６２】
なお、この実施の形態も第４の実施の形態と同様の効果を奏することは云うまでもない。
【００６３】
（第１１の実施の形態）
次に本発明による増幅回路の第１１の実施の形態の構成を図１７に示す。この第１１の実施の形態の増幅回路は、図１４に示す第８の実施の形態の増幅回路において、基準電位差キャンセル回路１３ａ，１３ｂを削除して１個の基準電位差キャンセル回路１３を設けた構成となっている。この基準電位差キャンセル回路は第１０の実施の形態で説明したものと同一の構成であって、抵抗Ｒ３と抵抗Ｒ４によって電源電圧ＶＤＤを分圧した電圧が演算増幅器１０ａ，１０ｂの非反転入力端子に入力されている。また、抵抗Ｒ５の一端が上記演算増幅器の非反転入力端子に接続され、他端がコンデンサＣ２を介して第２回路系の第２基準電位に接続された構成となっている。
【００６４】
なお、スイッチＳＷ２は抵抗Ｒ５に並列に接続されている。
【００６５】
すなわち、この第１１の実施の形態の増幅回路は、図１１に示す第５の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず、基準電位差キャンセル回路まで共通化した構成となっている。これによりコンデンサを１個と抵抗３個、アナログスイッチ１個が削減できる。図１１に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６６】
なお、この第１１の実施の形態の増幅回路は第５の実施の形態と同様の効果を奏することは云うまでもない。
【００６７】
（第１２の実施の形態）
次に本発明による増幅回路の第１２の実施の形態の構成を図１８に示す。この第１２の実施の形態の増幅回路は、図１７に示す第１１の実施の形態の増幅回路において、基準電位差キャンセル回路１３を基準電位差キャンセル回路１４に置換えた構成となっている。基準電位差キャンセル回路１４は基準電位差キャンセル回路１３において、スイッチＳＷ２を削除して抵抗Ｒ５をボリュームタイプの回路に置換えた構成となっている。
【００６８】
すなわち、この第１２の実施の形態の増幅回路は図１２に示す第６の実施の形態の増幅回路を２チャンネル設けてかつコンデンサＣ２のみならず基準電位差キャンセル回路まで共通にした構成となっている。これによりコンデンサを１個と抵抗２個、デジタル制御可変抵抗１個が削減できる。更に図１２に示す回路が３チャンネル以上ある場合もコンデンサＣ２と基準電位差キャンセル回路を共有化することが可能であり、この場合はさらに部品を節約できる。
【００６９】
なお、この第１２の実施の形態の増幅回路も第６の実施の形態の増幅回路と同様の効果を奏することは云うまでもない。
【００７０】
【発明の効果】
以上述べたように、本発明によれば、アナログミュートをかけた場合も出力側にノイズが現われるのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図。
【図２】本発明の第２の実施の形態の構成を示す回路図。
【図３】本発明の第３の実施の形態の構成を示す回路図。
【図４】ボリュームタイプの抵抗回路およびアナログスイッチ回路の構成を示す回路図。
【図５】制御信号形成回路の構成を示すブロック図。
【図６】４ビット−１５ラインデコーダの構成を示す図。
【図７】フリップフロップ回路の構成を示す図。
【図８】４ビットアップダウンカウンタの構成を示す図。
【図９】制御信号形成回路の動作を示すタイミングチャート。
【図１０】本発明の第４の実施の形態の構成を示す回路図。
【図１１】本発明の第５の実施の形態の構成を示す回路図。
【図１２】本発明の第６の実施の形態の構成を示す回路図。
【図１３】本発明の第７の実施の形態の構成を示す回路図。
【図１４】本発明の第８の実施の形態の構成を示す回路図。
【図１５】本発明の第９の実施の形態の構成を示す回路図。
【図１６】本発明の第１０の実施の形態の構成を示す回路図。
【図１７】本発明の第１１の実施の形態の構成を示す回路図。
【図１８】本発明の第１２の実施の形態の構成を示す回路図。
【図１９】従来の反転増幅回路の構成を示す回路図。
【図２０】電源リップル除去比を改善した従来の反転増幅回路の構成を示す回路図。
【図２１】アナログミュート付き従来の反転増幅回路の構成を示す回路図。
【図２２】異なる基板でのノイズの影響を無くした従来の差動型増幅回路の構成を示す回路図。
【図２３】異なる基板間で基準電位間に発生するノイズを説明する図。
【図２４】図２２に示す増幅回路を改良した従来の増幅回路の構成を示す回路図。
【図２５】図２４に示す増幅回路にアナログミュート機能を設けた従来の増幅回路の構成を示す回路図。
【符号の説明】
１，２ アナログアンプ
１０ 演算増幅器
Ｒ１〜Ｒ５ 抵抗
ＳＷ１〜ＳＷ２ スイッチ
Claims (7)
- 反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、
前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、
一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して接地電源に接続された第５の抵抗と、
前記演算増幅器の反転入力端子と出力端子とを短絡する第１のアナログスイッチと、
前記第５の抵抗の両端を短絡する第２のアナログスイッチと、
を備え、前記第１のアナログスイッチと前記第２のアナログスイッチがほぼ同時にＯＮ／ＯＦＦするように構成したことを特徴とする増幅回路。 - 反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、
前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、
一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して前記接地電源に接続された第５の抵抗と、
前記第５の抵抗の両端を短絡するアナログスイッチと、
を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、前記アナログスイッチは概略前記第２の抵抗が第２所定値から段階的に短絡状態に抵抗値を変化している間にＯＮし、前記短絡状態から段階的に前記第２所定値に抵抗値を変化している間にＯＦＦするように構成したことを特徴とする増幅回路。 - 反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に信号が入力され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、
前記演算増幅器の非反転入力端子と駆動電源間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と接地電源間に設けられた第４の抵抗と、
一端が前記演算増幅器の非反転入力端子に接続され、他端が容量を介して前記接地電源に接続された第５の抵抗と、
を備え、前記第２の抵抗は第１所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第１所定値に抵抗値を変化し、
前記第５抵抗は第２所定値から段階的に短絡状態に抵抗値を変化し、又短絡状態から段階的に前記第２所定値に抵抗値を変化し、前記第２の抵抗と前記第５の抵抗は概略同一時刻に前記所定値から段階的に短絡状態に抵抗値を変化し、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成されていることを特徴とする増幅回路。 - アナログミュートＯＦＦ時には第１の基準電位に基づいて第１の信号を増幅し、アナログミュートＯＮ時にはゲインが０となるアナログアンプを有する第１の回路系と、
前記第１の回路系のアナログアンプの出力端に接続され、第２の基準電位に基づいて前記アナログアンプの出力信号を増幅する第２の回路系と、
入力端子が容量を介して前記第２の回路系の前記第２の基準電位に接続され、出力信号が前記第１の信号とともに前記アナログアンプの入力端に供給され、前記入力端子から前記アナログアンプ出力までのＡＣゲインがアナログミュートＯＮ、ＯＦＦにかかわらず１である基準電位差キャンセル回路と、
を備えたことを特徴とする増幅回路。 - 前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に前記第１の信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第１のアナログスイッチとを有するアナログミュート機能付き反転型アナログアンプであり、
前記基準電位差キャンセル回路は、
前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、
前記基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、
前記第５の抵抗に並列に接続された第２のアナログスイッチと、
を備え、
前記第１と第２のアナログスイッチは概略同時刻に、アナログミュートＯＦＦ時には開放状態となり、アナログミュートＯＮ時には短絡状態となるように構成したことを特徴とする請求項４記載の増幅回路。 - 前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に接続された第２の抵抗と、
を備えたアナログミュート機能付き反転型アナログアンプであり、
前記基準電位差キャンセル回路は、
前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、
基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、
前記第５の抵抗に並列に接続されたアナログスイッチと、
を備え、
前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に所定の値となり、アナログミュートＯＦＦ時には所定の値を保持し、アナログミュートＯＮ直後には前記所定の値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、
前記アナログスイッチは、概略前記第２の抵抗が前記所定値から段階的に短絡状態に抵抗値を変化している間に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、概略前記第２の抵抗が短絡状態から段階的に前記所定値に抵抗値を変化している間に開放状態となり、アナログミュートＯＦＦ時に開放状態を保持するように構成されたことを特徴とする請求項４記載の増幅回路。 - 前記アナログアンプは、反転入力端子と非反転入力端子とを有する演算増幅器と、
一端に前記信号が供給され、他端が前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記演算増幅器の反転入力端子と出力端子間に設けられた第２の抵抗と、
を備えたアナログミュート機能付き反転型アナログアンプであり、
前記基準電位差キャンセル回路は、
前記演算増幅器の非反転入力端子と前記第１の回路系の駆動電源との間に設けられた第３の抵抗と、
前記演算増幅器の非反転入力端子と前記第１の基準電位の間に設けられた第４の抵抗と、
基準電位差キャンセル回路の入力端子と前記演算増幅器の非反転入力端子との間に設けられた第５の抵抗と、
を備え、
前記第２の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第１所定値となり、アナログミュートＯＦＦ時には前記第１所定値を保持し、アナログミュートＯＮ直後には前記第１所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、
前記第５の抵抗は、アナログミュートＯＦＦ直後には短絡状態から段階的に第２所定値となり、アナログミュートＯＦＦ時には前記第２所定値を保持し、アナログミュートＯＮ直後には前記第２所定値から段階的に短絡状態となり、アナログミュートＯＮ時に短絡状態を保持し、
前記第２の抵抗および前記第５の抵抗は概略同一時刻にそれぞれ前記所定値から段階的に短絡状態に抵抗値を変化、概略同一時刻に前記短絡状態から段階的に前記所定値に抵抗値を変化するように構成したことを特徴とする請求項４記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243968A JP3612474B2 (ja) | 2000-08-11 | 2000-08-11 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000243968A JP3612474B2 (ja) | 2000-08-11 | 2000-08-11 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002057538A JP2002057538A (ja) | 2002-02-22 |
| JP3612474B2 true JP3612474B2 (ja) | 2005-01-19 |
Family
ID=18734735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000243968A Expired - Fee Related JP3612474B2 (ja) | 2000-08-11 | 2000-08-11 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3612474B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005520385A (ja) * | 2002-03-13 | 2005-07-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 種々のモードを有する前段増幅器 |
| JP2006042057A (ja) * | 2004-07-28 | 2006-02-09 | Sanyo Electric Co Ltd | ショック音抑制回路 |
| JP5697144B2 (ja) * | 2011-01-07 | 2015-04-08 | ルネサスエレクトロニクス株式会社 | 電圧増幅装置、及び電圧増幅方法 |
-
2000
- 2000-08-11 JP JP2000243968A patent/JP3612474B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002057538A (ja) | 2002-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7560969B2 (en) | Receiver of high speed digital interface | |
| US7795960B2 (en) | Low power, low noise amplifier system | |
| JP3941443B2 (ja) | 自走式ｐｗｍ増幅器 | |
| US7479826B2 (en) | Chopper amplifier circuit and semiconductor device | |
| US7592871B1 (en) | Fully differential current-feedback CMOS/bipolar operational amplifier | |
| EP2466745A1 (en) | Amplifier common-mode control methods | |
| JPH09331363A (ja) | 伝送路損失等化回路 | |
| KR101127461B1 (ko) | 고도의 선형 가변이득 증폭기 | |
| US5789973A (en) | Resistorless operational transconductance amplifier circuit | |
| US6781464B2 (en) | Balanced amplifier and filter using the same | |
| JP3410901B2 (ja) | 増幅回路 | |
| JP3612474B2 (ja) | 増幅回路 | |
| US20190356282A1 (en) | Mems sensor | |
| JP4827673B2 (ja) | 選択回路 | |
| US5394113A (en) | High impedance low-distortion linear amplifier | |
| KR101094705B1 (ko) | 차동 증폭기 회로 | |
| US6046634A (en) | Amplifier circuit employing floating error cancellation | |
| JP4140296B2 (ja) | 増幅回路 | |
| JP2000031758A (ja) | 平衡増幅回路 | |
| JP4461480B2 (ja) | 増幅器 | |
| CN114900136A (zh) | 用于测量连接到功率放大器的负载的电压和电流感测电路 | |
| JP4369820B2 (ja) | スイッチトキャパシタ増幅回路 | |
| JP2006129107A (ja) | 信号増幅装置 | |
| JP3452833B2 (ja) | コンパレータ回路 | |
| US20040164793A1 (en) | Differential circuit with a linearity correction loop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041025 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |