KR101094705B1 - 차동 증폭기 회로 - Google Patents

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Abstract

본 발명은 차동 증폭기 회로를 제공한다. 이 차동 증폭 회로는 제1 연산 증폭기, 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1), 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2), 제2 저항(R2)과 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부, 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3), 및 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함한다. 이득변환부는 제2 연산 증폭기, 제2 연산 증폭기의 제2 음의 입력단과 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1), 및 제2 음의 입력단과 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함한다. 제2 연산 증폭기의 제2 양의 입력단은 제1 기준전압(Vr1)에 연결되고, 제2 저항(R2)은 제2 연산 증폭기의 제2 출력단에 연결된다.

Description

차동 증폭기 회로{Differential Amplifier Circuit}
본 발명은 차동 증폭 회로에 관한 것이다. 더 구조체적으로, 연산 증폭기를 이용한 차동 증폭기 회로 구성에 관한 것이다.
본 발명은 교육과학기술부의 21세기프론티어연구개발사업인 뇌기능활용 및뇌질환치료 기술개발 연구사업단의 연구비 지원(과제번호-2009K001281)으로 수행한 연구로부터 도출된 것이다.
차동 증폭기는 두 입력 신호의 차이를 증폭할 필요가 있는 전자회로에서 많이 사용된다. 두 신호에 포함된 공통 모드 신호는 최대한 억제하고, 차동 신호만 최대한 증폭하는 것이 차동 증폭 회로에 요구되는 핵심 사항이다.
전통적인 차동 증폭 회로에서는 공통모드 신호 억제 효과를 높이기 위해서는 회로의 주변 저항값들의 균형과 정확한 값의 일치가 무엇보다 중요하다. 그런데 이러한 요구사항은 증폭기의 이득을 변화시켜야 할 필요가 있을 때는 큰 장애요소가 된다. 이득 결정 저항값들을 변경할 때마다 올바른 균형을 위해 정확한 값의 일치를 조정해야 하기 때문이다. 회로 주변의 저항값들이 정확하게 부합하지 않으면 공통 모드 제거 효과를 보장하기 어렵고, 그러면 굳이 차동 증폭 회로를 사용해야 할 이유가 없어지게 된다.
본 발명이 해결하고자 하는 일 기술적 과제는 회로 저항값들의 번거로운 교정 없이도 증폭기의 차동 신호 이득을 변경할 수 있는 차동 증폭 회로를 제공하는 것이다.
본 발명의 일 실시예에 따른 차동 증폭 회로는 제1 연산 증폭기, 상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1), 상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2), 상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부, 상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3), 및 상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함한다. 상기 이득변환부는 제2 연산 증폭기, 상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1), 및 상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함한다. 상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고, 상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결된다.
본 발명의 일 실시예에 따른 차동 증폭회로는 회로 저항값들의 번거로운 교정 없이도 증폭기의 차동 신호 이득을 변경할 수 있으며, 동시에 다양한 필터의 구성 및 입출력 신호에 임의의 직류 크기 제어할 수 있다.
도 1 및 도 2는 통상적인 차동 증폭 회로를 설명하는 도면들이다.
도 3은 본 발명의 일 실시예에 따른 차동 증폭 회로를 설명하는 도면이다.
도 4 내지 도 7은 본 발명의 다른 실시예들에 따른 차동 증폭 회로를 설명하는 도면들이다.
도 1은 통상적인 차동 증폭 회로(100)를 설명하는 도면이다.
도 1을 참조하면, 차동 증폭 회로(100)는 제1 양의 입력단(11), 제1 음의 입력단(12), 및 제1 출력단(13)을 포함하는 연산 증폭기(10)를 포함한다. 제1 저항(22,R1)은 제1 입력 신호(V1)와 제1 양의 입력단(11) 사이에 연결된다. 제2 저항(24,R2)은 상기 제1 양의 입력단(11)과 접지 사이에 배치된다. 제3 저항(26,R3)은 제2 입력 신호(V2)와 제1 음의 입력단(12)에 연결된다. 제4 저항(28,R4)은 제1 음의 입력단(12)와 상기 제1 출력단(13) 사이에 배치된다.
상기 차동 증폭 회로(100)의 입출력 전달함수는 다음과 같다.
Figure 112010002872611-pat00001
Figure 112010002872611-pat00002
수학식 2와 같은 조건이 성립하면, 수학식 1의 상기 입출력 전달함수는 다음과 같이 주어진다.
Figure 112010002872611-pat00003
수학식 3을 참조하면, 상기 차동 증폭 회로(100)는 두 입력 신호의 차이(V1-V2)를 제1 저항(22)에 대한 제2 저항(24)의 저항비(R2/R1)로 증폭하여 출력한다. 상기 제1 및 제2 입력 신호(V1,V2)에 포함된 공통 모드 전압(common mode voltage)은 출력에 나타나지 않는다. 상기 차동 증폭 회로(100)는 상기 제1 및 제2 입력 신호의 차이(V1-V2)만 증폭하여 출력으로 나타난다. 따라서, 상기 차동 증폭 회로(100)는 공통 모드 신호는 억제하고 차동 신호(differential signal)만 증폭한다. 상기 차동 증폭 회로(100)의 특성은 공통모드전압제거비(common mode rejection ratio: CMRR)로 평가된다.
상기 차동 증폭 회로(100)의 저항값들이 수학식 2의 관계를 만족하면, 상기 차동 증폭 회로(100)의 공통모드전압제거비(Common mode rejection ratio:CMRR)는 사용된 연산 증폭기의 자체 공통모드전압제거비(CMRR0)와 같다. 하지만, 상기 차동 증폭 회로(100)의 저항값들이 수학식 2의 관계를 만족하는 못하는 경우, 상기 차동 증폭 회로(100)의 공통모드전압제거비(CMRR)은 다음으로 수정된다.
Figure 112010002872611-pat00004
수학식 4를 참조하면, CMRR0는 상기 차동 증폭 회로(100)에 사용된 연산 증폭기(10)의 자체 공통모드전압제거비이다. 상기 차동 증폭 회로(100)의 저항값들이 수학식 2를 만족하면, 수학식 4는 CMRR0값과 같아진다. 현실적으로, 사용된 연산 증폭기 소자의 자체 CMRR0값 이상의 공통모드전압제거비(CMMR)는 얻을 수 없다. 단순히 증폭기 이득만 변경하고자 하여도, 관련된 회로 저항값들의 일치를 동반하여야 한다. 따라서, 한 번 설정해둔 회로 저항값들은 쉽게 변경될 수 없다.
상기 차동 증폭 회로는 제1 및 제2 입력 신호(V1,V2)에 대해 입력 임피던스(input impedance)가 서로 다르고 유한하다. 제 1 또는 제2 입력 신호(V1,V2)를 제공하는 신호원의 출력 임피던스(output impedance)가 비교적 큰 입력 신호에 대하여, 수학식 2의 조건은 성립하지 않는다. 따라서, 상기 차동 증폭 회로(100)는 정상적인 동작을 보장하지 못할 수 있다.
도 2는 통상적인 다른 차동 증폭 회로를 설명하는 도면이다.
도 1 및 도 2를 참조하면, 상기 차동 증폭 회로(100a)는 입력단에 버퍼를 포함하는 계장 증폭기(Instrumentation Amplifier)를 구성한다.
차동 증폭 회로(100,100a)는 제1 양의 입력단(11), 제1 음의 입력단(12), 및 제1 출력단(13)을 포함하는 연산 증폭기(10)를 포함한다. 제1 저항(22,R1)은 제1 양의 입력단(11)에 연결된다. 제2 저항(24,R2)은 상기 제1 양의 입력단(11)과 접지 사이에 배치된다. 제3 저항(26,R3)은 제1 음의 입력단(12)에 연결된다. 제4 저항(28,R4)은 제1 음의 입력단(12)와 상기 제1 출력단(13) 사이에 배치된다.
상기 차동 증폭 회로(100a)는 제1 버퍼(30) 및 제2 버퍼(50)를 포함한다. 상기 제1 버퍼(30)의 제2 양의 입력단(31)은 제1 입력 신호(V1)에 연결된다. 상기 제1 버퍼(30)의 제2 음의 입력단(32)은 제5 저항(40)을 통하여 상기 제1 버퍼(30)의 제2 출력단(33)에 연결된다. 상기 제1 버퍼(30)의 제2 출력단(33)은 상기 제1 저항(22)에 연결된다.
상기 제2 버퍼(50)의 제3 양의 입력단(52)은 제2 입력 신호(V2)에 연결된다. 제 6 저항(70)은 상기 제1 버퍼(30)의 제2의 음의 입력단(32)과 상기 제2 버퍼(50)의 제3의 음의 입력단(51) 사이에 배치된다. 상기 제2 버퍼(50)의 제3 음의 입력단(51)은 제7 저항(60)을 통하여 상기 제2 버퍼(50)의 제3 출력단(53)에 연결된다. 상기 제2 버퍼(50)의 제3 출력단(53)은 상기 제3 저항(26)에 연결된다.
상기 차동 증폭 회로(100a)의 입출력 전달함수는 다음과 같다.
Figure 112010002872611-pat00005
상기 차동 증폭 회로(100a)는 제1 및 제2 입력 신호(V1,V2)에 대해 고입력 임피던스(high input impedance)를 달성하면서 차동 신호 증폭을 수행할 수 있다. 상기 차동 증폭 회로(100a)의 차동 신호(differential signal)의 이득은 차동 증폭 회로(100a)의 기본 이득(R2/R1), 및 버퍼들의 저항비(R5/R6, R7/R6)에 의해서 조절될 수 있다. 이 특성은 증폭기 설계에 있어서 이득 설정을 위한 운신의 폭을 넓혀준다. 그러나, 상기 차동 증폭 회로(100a)는 수학식 1의 저항값 일치 조건과 유사한 저항값 일치 조건(R5=R7)을 만족해야 한다. 또한, 상기 버퍼(30,50)에 포함되는 직류 오프셋 성분(dc offset component)은 상기 연산 증폭기(10)에 의해 증폭되어 출력에 나타날 수 있다.
이하에서 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 일 실시예에 따른 차동 증폭 회로는 통상적인 차동 증폭기 회로의 이러한 문제점을 극복하여 공통 모드 신호 억제 효과를 높이고 이득도 쉽게 가변 가능하다. 또한, 상기 차동 증폭 회로의 입력 임피던스 균형을 깨뜨리지 않고, 임의 필터 등을 동시에 구현할 수 있는 회로가 제안된다. 상기 차동 증폭 회로는 생체 신호 계측 분야에서 60Hz 전원 잡음을 줄이기 위한 목적으로 많이 사용되기 때문에 본 발명에 의한 차동 증폭기 회로는 생체 신호 계측 분야를 포함한 다양한 전자회로에서 널리 활용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 차동 증폭 회로(200)를 설명하는 도면이다.
본 발명의 일 실시예에 따른 차동 증폭 회로(200)는 회로의 CMRR에는 영향을 주지 않으면서, 차동 신호 이득을 변경할 수 있다. 또한, 본 발명의 일 실시예에 따른 차동 증폭 회로(200)는 위에서 설명한 문제점들을 해결할 수 있고, 풍부한 회로 활용성을 제공할 수 있다.
도 3을 참조하면, 상기 차동 증폭 회로(200)는 제1 연산 증폭기(210), 상기 제1 연산 증폭기(210)의 제1 양의 입력단(211)과 제1 신호(V1)를 연결하는 제1 저항(R1,222), 상기 제1 연산 증폭기(210)의 제1 양의 입력단(211)에 연결된 제2 저항(R2,224), 상기 제2 저항(R2,224)과 상기 제1 연산 증폭기(210)의 제1 출력단(213)에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부(300), 상기 제1 연산 증폭기(210)의 제1 음의 입력단(212)과 제2 신호(V2)를 연결하는 제 3 저항(R3,226), 및 상기 제1 연산 증폭기(210)의 제1 음의 입력단(212)과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4,228)을 포함한다. 상기 이득변환부(300)는 제2 연산 증폭기(230), 상기 제2 연산 증폭기(230)의 제2 음의 입력단(232)과 상기 제1 연산 증폭기(210)의 제1 출력단(213)을 연결하는 제1 임피던스(Z1,250), 및 상기 제2 음의 입력단(232)과 상기 제2 연산 증폭기(230)의 제2 출력단(233)에 연결되는 제2 임피던스(Z2,240)를 포함한다. 상기 제2 연산 증폭기(230)의 제2 양의 입력단(231)은 상기 제1 기준전압(Vr1)에 연결되고, 상기 제2 저항(R2,224)은 상기 제2 연산 증폭기(230)의 제2 출력단(233)에 연결된다.
상기 차동 증폭 회로(200)의 입출력 전달함수는 다음과 같다.
Figure 112010002872611-pat00006
여기서, 제 3 저항(R3,226)과 제4 저항(R4,228)은 각각 제1 저항(R1,222) 과 제2 저항(R2,224)과 같다는 조건이 사용되었다. 이 조건이 성립할 경우, 상기 차동 증폭 회로(200)의 공통모드전압제거비 (CMRR)는 사용된 증폭기 소자의 자체 공통모드전압제거비(CMRR0)와 같다. 이 조건이 성립하지 않을 경우, 공통모드전압제거비(CMRR)는 수학식 4와 같다.
수학식 6을 참조하면, 차동 신호(V1-V2)의 이득은 제1 저항(222)에 대한 제2 저항(224)의 저항비(R2/R1), 및 제2 임피던스(240)에 대한 제1 임피던스(250)의 임피던스비(Z1/Z2)에 의존한다. 그러나, 수학식 4의 공통모드전압제거비(CMRR)는 상기 임피던스비(Z1/Z2)를 포함하지 않는다. 따라서, 상기 임피던스비(Z1/Z2)를 조절하면, 상기 차동 증폭 회로(200)의 이득은 변경될 수 있고, 상기 차동 증폭 회로(200)의 공통모드전업제거비(CMRR)는 영향을 받지 않을 수 있다.
수학식 6을 참조하여, 상기 차동 신호(V1-V2)에 직류 오프셋이 포함된 경우를 설명한다. 이 경우, 제1 및 제2 기준 전압(Vr1, Vr2)의 조정(adjusting)에 따라 상기 제1 연산 증폭기(210)의 출력은 포화되지 않으면서 차동 증폭 동작을 수행할 수 있다.
출력(VOUT)에 직류를 포함한 임의 신호를 포함시켜야 할 필요가 있을 경우, 상기 제1,2 기준 전압(Vr1,Vr2)은 상기 임의 신호에 연결될 수 있다. 구체적으로, 단일 전원(single power supply)을 사용하는 상기 차동 증폭 회로(200)의 출력 신호(VOUT)에 직류 성분을 포함하도록 한다든지, 디지털 변환을 위해 직류 기준 전압으로 띄운다든지(floating) 하는 신호처리를 수행하는데 활용할 수 있다.
상기 차동 증폭 회로(200)는 임피던스들(Z1, Z2)을 구성하는 방식에 따라 차동 증폭 회로 및/또는 필터회로로 사용될 수 있다. 즉, 상기 차동 증폭 회로(200)는 입력에 포함된 직류 성분의 영향을 효과적으로 억제하고 필요에 따라 출력에 직류 뿐만 아니라 임의 신호가 포함되도록 처리할 수 있다. 또한, 상기 차동 증폭 회로(200)는 CMRR에 영향없이 이득을 변경할 수 있다. 이와 동시에, 상기 차동 증폭 회로(200)는 입력 신호 필터의 역할을 수행할 수 있다.
임피던스들(Z1, Z2)의 구성에 따라, 상기 차동 증폭 회로(200)의 필터 특성은 달라질 수 있다. 임피던스들(Z1, Z2)이 저항만으로 구성될 경우, 상기 차동 증폭 회로(200)는 단순한 증폭 기능만 수행한다. 하지만, 상기 임피던스들(Z1, Z2)이 저항과 커패시터의 조합으로 구성되면, 상기 차동 증폭 회로(200)는 고주파 통과 필터(HPF), 저주파 통과 피터(LPF), 대역 통과 필터(BPF), 또는 대역 제거 필터(BEF) 등으로 동작할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 차동 증폭 회로를 설명하는 도면이다. 도 3에서 설명한 것과 중복되는 설명은 생략한다.
도 4를 참조하면, 상기 차동 증폭 회로(200a)는 고주파 통과 필터(HPF)로 동작할 수 있다. 상기 제1 임피던스(250a)는 보조 저항(Rg)으로 구성될 수 있다. 상기 제2 임피던스(240a)는 직렬 연결된 피드백 축전기(Cf)와 피드백 저항(Rg)을 포함할 수 있다.
수학식 6을 참조하면, 상기 차동 증폭 회로(200a)의 임피던스 비(Z1/Z2)는 다음과 같이 주어진다.
Figure 112010002872611-pat00007
여기서 i는 복소수, ω는 입력 신호들(V1,V2)의 각주파수를 각각 나타낸다. 입력 신호들의 각주파수가 0인 경우(직류인 경우), 상기 임피던스 비(Z1/Z2)는 영(zero)이 된다. 따라서, 수학식 6을 참조하면, 출력 신호(VOUT)는 입력 신호들(V1,V2)에 대한 의존성을 나타내지 않는다. 이 경우, 기준 전압(Vr1, Vr2)에 의한 입력 직류 오프셋 조정은 필요 없다. 회로의 고주파 통과 필터의 특성이 입력 신호들에 포함된 직류 오프셋을 제거한다.
한편, 입력 신호들의 주파수가 차단 주파수(Cuf-off frequency: fC _ HPF)보다 아주 클 경우, 임피던스 비(Z1/Z2)는 Rg/Rf로 된다. 상기 차동 증폭 회로(200a)의 저항비(Rg/Rf)가 차동 신호의 이득을 결정할 수 있다. 이러한 동작 특성은 고주파 통과 필터의 전형적인 행태이다. 수학식 7을 참조하면, 상기 차동 증폭 회로(200a)의 차단 주파수는 다음과 같이 주어진다.
Figure 112010002872611-pat00008
도 5는 본 발명의 또 다른 실시예에 따른 차동 증폭 회로를 설명하는 도면이다. 도 3에서 설명한 것과 중복되는 설명은 생략한다.
도 5를 참조하면, 상기 차동 증폭 회로(200b)는 저주파 통과 필터(LPF)로 동작할 수 있다. 상기 차동 증폭 회로는 저주파 통과 필터(LPF)로 동작할 수 있다. 상기 제1 임피던스(250b)는 병렬 연결된 보조 저항(Rg) 및 보조 축전기(Cg)를 포함할 수 있다. 상기 제2 임피던스(240b)는 피드백 저항(Rf)을 포함할 수 있다.
수학식 6을 참조하면, 상기 차동 증폭 회로(200b)의 임피던스 비(Z1/Z2)는 다음과 같이 주어진다.
Figure 112010002872611-pat00009
상기 차동 증폭 회로(200b)의 차단 주파수(fC _ LPF)는 다음과 같이 주어진다.
Figure 112010002872611-pat00010
입력 신호들(V1,V2)의 각주파수(ω)가 영(직류)인 경우, 상기 임피던스 비(Z1/Z2)는 회로의 저항비(Rg/Rf)가 된다. 상기 저항비(Rg/Rf)는 상기 차동 증폭기 회로(200b)의 이득을 결정한다. 이 경우, 입력 신호들(V1,V2)에 포함된 직류 오프셋을 제거하기 위해, 기준 전압(Vr1, Vr2)는 적합하게 조정(tuning)될 수 있다. 입력 신호들의 각주파수(ω)가 클 경우, 상기 임피던스 비(Z1/Z2)는 영이 된다. 따라서, 입력 신호들(V1,V2)은 출력 신호(VOUT)에 나타나지 않는다. 이러한 동작 특성은 저주파 통과 필터 회로의 동작 특성이다.
도 6는 본 발명의 또 다른 실시예에 따른 차동 증폭 회로를 설명하는 도면이다. 도 3에서 설명한 것과 중복되는 설명은 생략한다.
도 6을 참조하면, 상기 차동 증폭 회로(200c)는 대역 제거 필터(BEF)로 동작할 수 있다. 상기 제1 임피던스(250c)는 서로 직렬 연결된 제1 보조 저항(Rg) 과 보조 축전기(Cg)를 포함할 수 있다. 상기 제1 임피던스는 직렬 연결된 제1 보조 저항(Rg) 및 보조 축전기(Cg)에 추가로 병렬로 연결된 제2 보조 저항(Ro)을 포함할 수 있다. 상기 제2 임피던스(240c)는 병렬 연결된 피드백 저항(Rf) 및 피드백 축전기(Cf)을 포함할 수 있다. 제2 보조 저항(Ro)은 직류 신호 성분에서 이득이 발산하는 것을 방지한다. 중심 주파수(fO _ BEF)에서 이득이 최소값을 가지기 때문에 대역 제거 필터로서 동작할 수 있다. 상기 차동 증폭 회로(200c)는 특정한 중심 주파수(fO _ BEF)에서 최소 이득을 제공하도록 동작한다.
상기 차동 증폭 회로(200c)의 임피던스 비(Z1/Z2)는 다음과 같이 주어진다.
Figure 112010002872611-pat00011
상기 차동 증폭 회로(200c)에서 이득이 최소인 중심 주파수(fO _ BEF)는 다음과 같이 주어진다.
Figure 112010002872611-pat00012
도 7은 본 발명의 또 다른 실시예에 따른 차동 증폭 회로를 설명하는 도면이다. 도 3에서 설명한 것과 중복되는 설명은 생략한다.
도 7을 참조하면, 상기 차동 증폭 회로(200d)는 대역 통과 필터로 동작할 수 있다. 상기 제1 임피던스(250d)는 서로 병렬 연결된 제1 보조 저항(Rg) 과 보조 축전기(Cg)를 포함할 수 있다. 상기 제2 임피던스(240c)는 직렬 연결된 피드백 저항(Rf) 및 피드백 축전기(Cf)을 포함할 수 있다.
상기 차동 증폭 회로(200d)의 임피던스 비(Z1/Z2)는 다음과 같이 주어진다.
Figure 112010002872611-pat00013
상기 차동 증폭 회로(200d)에서 대역 통과 필터의 중심 주파수(fO - BFP)는 다음과 같다.
Figure 112010002872611-pat00014
입력 신호들(V1,V2)의 주파수(f)가 영 또는 무한대(infinity)인 경우, 상기 차동 증폭 회로의 이득은 영이 된다. 또한, 상기 차동 증폭 회로(200c)는 중심 주파수(fO - BEF)에서 특정한 이득을 가지는 전형적인 대역 통과 필터 특성을 보이고 있다.
임피던스들(Z1,Z2)의 구성 요소들이 어떻게 구성되는가에 따라 본 발명의 차동 증폭 회로의 동작 특성은 다양하게 변할 수 있다. 비록 그 모든 조합을 제시하지 않았다 하더라도 도 3의 회로 구성 범위 내에서 본질적으로 동등함을 알 수 있을 것이다.
이제까지 본 발명에 대하여 그 바람직한 실시 예들을 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있었을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
차동 증폭 회로:100, 제1 양의 입력단:11, 제1 음의 입력단:12,
제1 출력단:13, 연산 증폭기:10, 제1 저항:22, 제1 입력 신호:V1,
제1 양의 입력단:11, 제2 저항:24, 제3 저항:26, 제2 입력 신호:V2
차동 증폭 회로:200, 제1 연산 증폭기:210, 제1 양의 입력단:211, 제1 신호:V1,
제1 저항:222, 제2 저항:224, 제1 출력단:213, 제1 기준 전압:Vr1,
이득변환부:300, 제1 음의 입력단:212, 제2 신호:V2, 제 3 저항:226,
제2 기준 전압:Vr2, 제4 저항:228, 제2 연산 증폭기:230, 제2 음의 입력단:232,
제1 출력단:213, 제1 임피던스:250, 제2 출력단:233, 제2 임피던스:240

Claims (12)

  1. 삭제
  2. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 임피던스(Z1)는 저항 및 커패시터 중에서 적어도 하나를 포함하고,
    상기 제2 임피던스(Z2)는 저항 및 커패시터 중에서 적어도 하나를 포함하는 것을 특징으로 하는 차동 증폭 회로.
  3. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 기준 전압(Vr1)을 제공하는 제1 기준 전압원; 및
    상기 제2 기준 전압(Vr2)을 제공하는 제2 기준 전압원을 더 포함하고,
    상기 제1 기준 전압원 및 상기 제2 기준 전압원은 독립적으로 제공되는 것을 특징으로 하는 차동 증폭 회로.
  4. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 기준 전압(Vr1)을 제공하는 제1 기준 전압원; 및
    상기 제2 기준 전압(Vr2)을 제공하는 제2 기준 전압원을 더 포함하고,
    상기 제1 기준 전압원과 상기 제2 기준 전압원은 서로 연결되어 하나의 전압원인 것을 특정으로 하는 차동 증폭 회로.
  5. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 저항(R1)의 저항값과 상기 제3 저항(R3)의 저항값은 같고,
    상기 제2 저항(R2)의 저항값과 상기 제4 저항(R4)의 저항값이 같은 것을 특징으로 하는 차동 증폭 회로.
  6. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 저항(R1)의 저항값과 상기 제3 저항(R3)의 저항값이 같고,
    상기 제2 저항(R2)의 저항값과 상기 제4 저항(R4)의 저항값)이 같고,
    상기 차동 증폭 회로의 차동 입력 신호에 대한 이득이 (Z1/Z2)x(R2/R1)으로 주어지는 것을 특징으로 하는 차동 증폭 회로.
  7. 제 6항에 있어서,
    상기 제2 임피던스(Z2)에 대한 상기 제1 임피던스(Z1)의 비(Z1/Z2)를 변화시켜 상기 차동 증폭 회로의 공통모드전압제거비는 그대로 유지되고,
    상기 차동 증폭 회로의 이득은 변화되는 것을 특징으로 하는 차동 증폭 회로.
  8. 제1 연산 증폭기;
    상기 제1 연산 증폭기의 제1 양의 입력단과 제1 신호(V1)를 연결하는 제1 저항(R1);
    상기 제1 연산 증폭기의 제1 양의 입력단에 연결된 제2 저항(R2);
    상기 제2 저항(R2)과 상기 제1 연산 증폭기의 제1 출력단에 사이에 연결되고 제1 기준 전압(Vr1)을 포함하는 이득변환부;
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 신호(V2)를 연결하는 제 3 저항(R3); 및
    상기 제1 연산 증폭기의 제1 음의 입력단과 제2 기준 전압(Vr2)을 연결하는 제4 저항(R4)을 포함하고,
    상기 이득변환부는:
    제2 연산 증폭기;
    상기 제2 연산 증폭기의 제2 음의 입력단과 상기 제1 연산 증폭기의 제1 출력단을 연결하는 제1 임피던스(Z1); 및
    상기 제2 음의 입력단과 상기 제2 연산 증폭기의 제2 출력단에 연결되는 제2 임피던스(Z2)를 포함하고,
    상기 제2 연산 증폭기의 제2 양의 입력단은 상기 제1 기준전압(Vr1)에 연결되고,
    상기 제2 저항(R2)은 상기 제2 연산 증폭기의 제2 출력단에 연결되고,
    상기 제1 저항(R1)의 저항값과 상기 제3 저항(R3)의 저항값이 같고,
    상기 제2 저항(R2)의 저항값과 상기 제4 저항(R4)의 저항값이 같고,
    상기 제1 연산 증폭기의 출력단의 출력신호는 Vr1+(Z1/Z2)((R2/R1)(V1-V2)+Vr1 -Vr2)으로 주어지는 것을 특징으로 하는 차동 증폭 회로.
  9. 제 2 항에 있어서,
    상기 제 1 임피던스는 보조 저항을 포함하고,
    상기 제 2 임피던스는 직렬 연결된 피드백 저항 및 피드백 축전기를 포함하는 것을 특징으로 하는 차동 증폭 회로.
  10. 제 2 항에 있어서,
    상기 제 1 임피던스는 병렬 연결된 보조 저항 및 보조 축전기를 포함하고,
    상기 제 2 임피던스는 피드백 저항을 포함하는 것을 특징으로 하는 차동 증폭 회로.
  11. 제 2 항에 있어서,
    상기 제 1 임피던스는 직렬 연결된 제1 보조 저항 및 보조 축전기, 및 상기 제1 보조 저항 및 보조 축전기에 병렬 연결된 제2 보조 저항을 포함하고,
    상기 제 2 임피던스는 병렬 연결된 피드백 저항 및 피드백 축전기를 포함하는 것을 특징으로 하는 차동 증폭 회로.
  12. 제 2 항에 있어서,
    상기 제 1 임피던스는 병렬 연결된 보조 저항 및 보조 축전기를 포함하고,
    상기 제 2 임피던스는 직렬 연결된 피드백 저항 및 피드백 축전기를 포함하는 것을 특징으로 하는 차동 증폭 회로.
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JPH1022752A (ja) 1996-07-01 1998-01-23 Sony Corp 増幅回路

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