JP2002057538A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 アナログミュートをかけた場合でも出力側に
ノイズが現われるのを可及的に防止することを可能にす
る。 【解決手段】 反転入力端子と非反転入力端子とを有す
る演算増幅器１０と、一端に信号が入力され、他端が演
算増幅器の反転入力端子に接続された第１の抵抗Ｒ１
と、演算増幅器の反転入力端子と出力端子間に設けられ
た第２の抵抗Ｒ２と、演算増幅器の非反転入力端子と駆
動電源間に設けられた第３の抵抗Ｒ３と、演算増幅器の
非反転入力端子と接地電源間に設けられた第４の抵抗Ｒ
４と、一端が演算増幅器の非反転入力端子に接続され、
他端が容量を介して接地電源に接続された第５の抵抗Ｒ
５と、演算増幅器の反転入力端子と出力端子とを短絡す
る第１のアナログスイッチＳＷ１と、第５の抵抗の両端
を短絡する第２のアナログスイッチＳＷ２と、を備え、
第１のアナログスイッチと第２のアナログスイッチがほ
ぼ同時にＯＮ／ＯＦＦするように構成したことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は増幅回路に関する。

【０００２】

【従来の技術】従来の増幅回路の第１の例の構成を図１
９に示す。この第１の例の増幅回路は反転型増幅回路で
あって、演算増幅器１０を有している。この増幅回路の
入力電圧ｅｉは中点電位ＶＲＥＦを平均値とする。今、
電源リップルｅｒに係数ａをかけたａ・ｅｒが入力電圧
ｅｉに重畳しているとする。図１９に示す増幅回路の出
力ｅｏは、次式で表わされる。

【０００３】 ｅｏ＝−（Ｒ２／Ｒ１）・（ｅｉ＋ａ・ｅｒ） 従って−（Ｒ２／Ｒ１）（ａ・ｅｒ）なるノイズが混入
する。そこで公開技法（本出願人が発行）において図２
０に示す増幅回路が提案されている。この増幅回路で
は、オペアンプの正入力側にｂ・ｅｒなるノイズを入力
することで負入力からのノイズを打ち消している。ここ
で正入力側からのゲインは、（Ｒ１＋Ｒ２）／Ｒ１であ
るから ｂ・ｅｒ・（Ｒ１＋Ｒ２）／Ｒ１＝（Ｒ２／Ｒ１）・
（ａ・ｅｒ） となればノイズを打ち消すことができる。よって ｂ＝ａ・Ｒ２／（Ｒ１＋Ｒ２） となるように抵抗Ｒ３〜Ｒ５を決めればよい。但し抵抗
Ｒ５には直列に容量Ｃが接続されるので、中点電位ＶＲ
ＥＦは抵抗Ｒ３，Ｒ４のみで決定し、交流分は ｂ＝（Ｒ４//Ｒ５）／（Ｒ３＋Ｒ４//Ｒ５） ＝（Ｒ４・Ｒ５）／（Ｒ３・Ｒ４＋Ｒ３・Ｒ５＋Ｒ４・Ｒ５） で決める。ここで記号「//」は並列接続したときの抵抗
値を示す。例えばＲ４//Ｒ５は抵抗Ｒ４，Ｒ５を並列接
続したときの抵抗値を示す。

【０００４】ここで図２１に示すように反転アンプの帰
還抵抗Ｒ２をショート（短絡）することによりアナログ
ミュートを行う回路を考える。コントロール信号ＭＴが
ＨとなるとスイッチＳＷがショート状態となるとする。
この時アンプは正入力側からみるとポルテージフォロア
になっている。つまり反転入力からの出力は０で正側入
力の電圧がそのまま出力される。この場合当然交流出力
は ｂ・ｅｒ＝（Ｒ４//Ｒ５）／（Ｒ３＋Ｒ４//Ｒ５）＝
（Ｒ４・Ｒ５）／（Ｒ３・Ｒ４＋Ｒ３・Ｒ５＋Ｒ４・Ｒ
５）・ｅｒ となり、電源リップルが出力に出てしまう。さらに悪い
ことに、アナログミュートにより入力信号は出力されな
いので、なおさらノイズが目立ってしまう。

【０００５】次に従来の増幅回路の第２の例を説明す
る。

【０００６】図２３は異なる基板上に構成した二つの回
路系の基準電位（グランド）間にノイズが発生するメカ
ニズムを説明する図である。二つの回路系間の矢印は信
号のやりとりの方向を示す。第１回路系から第２回路系
への信号の受け渡しにトータルでＩ１の電流が流れ、第
２回路系から第１回路系は信号の受け渡しにトータルで
Ｉ２の電流が流れるとすると、二つの基板の基準電位間
の接続ラインには回路系１から回路系２へＩ１−Ｉ２な
る電流が流れる。さらに、この接続ラインがアンテナの
役割を果たす場合、電波の形で入り込むノイズによる電
流Ｉｎも流れる。この基準電位接続ラインがインピーダ
ンスＺを持っているとすると、二つの回路系間の基準電
位差Ｖｘは Ｖｘ＝Ｚ・（Ｉ２−Ｉ１＋Ｉｎ） で表される。

【０００７】この式において、Ｉ１，Ｉ２は信号の受け
渡しの際に必ず発生するものであり、システムが大きく
なり、デジタル回路が増えるとともに大きくなる。又、
Ｉｎもデジタル回路が増えて不要放射が増加し、かつ、
基準電位接続ラインが長くなる程大きくなる。よって、
大規模でかつデジタル部が大きなシステムほど、基準電
位差Ｖｘは大きくなると考えられる。

【０００８】この基準電位差ＶｘのＤＣ成分はカップリ
ングコンデンサでカットすることができるが、ＡＣ成分
はアナログ信号の受け渡しの際に信号成分に重畳し、伝
達性能を悪化させてしまう。

【０００９】これを避けるために、差動出力型の信号受
け渡し回路が使われていた。図２２は、この信号受け渡
し回路の一例である。この回路は、信号出力側の第１回
路系の出力段に設けられ、送信すべき信号ｅｉ１の差動
信号ｅｏ＋，ｅｏ−を生成する反転型アナログアンプ
１，２，３よりなる増幅回路と、信号入力側の第２回路
系の入力段に設けられ、差動信号ｅｏ＋，ｅｏ−が入力
される差動アンプ１５と、差動信号を伝播する２本の信
号ラインにより構成される。差動出力で信号を送信し、
差動入力で信号を受信することにより、基準電位が共通
でないことにより発生するノイズ成分をキャンセルして
いる。すなわち、図２２において Ｒ２／Ｒ１＝１， Ｒ２１／Ｒ１１＝Ｒ２２／Ｒ１２＝
Ａ とすると、第１回路系の第１基準電位から見た第１回路
系の出力電位ｅｏ＋とｅｏ−は、 ｅｏ＋＝Ａ・ｅｉ１， ｅｏ−＝−Ａ・ｅｉ１ となる。第２回路系の差動アンプ１５から見たｅｏ＋と
ｅｏ−は第２回路系の第２基準電位を基準とするので、 ｅｏ＋＝Ａ・ｅｉ１＋Ｖｘ， ｅｏ−＝−Ａ・ｅｉ１＋
Ｖｘ となる。第２回路系の差動アンプのゲインをＡ’とする
と、差動アンプ１５の出力電位ｅｏ２は、 ｅｏ２＝Ａ’・［（ｅｏ＋）−（ｅｏ−）］ ＝Ａ’・［（Ａ・ｅｉ１＋Ｖｘ）−（−Ａ・ｅｉ１＋Ｖｘ）］ ＝２Ａ’・Ａ・ｅｉ１ となりノイズＶｘが出力電位ｅｏ２に現れないようにす
ることができる。

【００１０】しかし、従来回路では１チャンネル当た
り、送信側において３個の出力アンプと２本の信号ライ
ンが必要となり、さらに信号を受ける側においても差動
入力が必要となるため、コストや占有面積が増大する。

【００１１】そこで図２４に示す回路が提案されている
（特開平９−３１２５２５号公報参照）。

【００１２】この回路では、第１回路系において、信号
ｅｉ１は抵抗Ｒ１を介して演算増幅器１０の反転入力端
子に供給され、反転入力端子と出力端子は抵抗Ｒ２を介
して接続されてアナログアンプ１を構成している。アナ
ログアンプ１の出力は第２回路系のアナログアンプ２の
入力に接続されている。又、第２回路系の基準電位はカ
ップリングコンデンサＣを介して第１回路系の基準電位
差キャンセル回路１７の入力端子ＩＮに接続される。基
準電位差キャンセル回路１７は、ＤＣ的にはＶＤＤを抵
抗Ｒ３，Ｒ４で分圧して出力ｏＵＴに出力する分圧回路
であり、ＡＣ的には基準電位差キャンセル回路１７の入
力端子ＩＮに入ったノイズをＲ５と、Ｒ３とＲ４の並列
抵抗とで分圧しｏＵＴに出力する分圧回路である。

【００１３】ここで入力端子ＩＮには−Ｖｘなるノイズ
電圧が供給されるので出力端子ｏＵＴでのＡＣ成分出力
はｅｎ ｅｎ＝−Ｖｘ・（Ｒ３//Ｒ４）／［（Ｒ３//Ｒ４）＋Ｒ５］ ＝−Ｖｘ・（Ｒ３・Ｒ４）／［Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５］ アナログアンプ１の＋入力側から見たＡＣゲインは（Ｒ
１＋Ｒ２）／Ｒ１であるからアナログアンプ１の出力で
のノイズｅｎｏは、 ｅｎｏ＝−Ｖｘ・（Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ
１（Ｒ３・Ｒ４＋Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］ となる。ここで （Ｒ３・Ｒ４）（Ｒ１＋Ｒ２）／［Ｒ１（Ｒ３・Ｒ４＋
Ｒ４・Ｒ５＋Ｒ３・Ｒ５）］＝１ となるように抵抗値を設定すれば、 ｅｎｏ＝−Ｖｘ となる。よって、ｅｏ１は ｅｏ１＝−（Ｒ２／Ｒ１）・ｅｉ１−Ｖｘ となる。一方第２回路系のアナログアンプは第２基準電
位を基準にしているので となり、異なる基準電位差間のノイズＶｘを除去するこ
とができる。例えばＲ１＝Ｒ２＝Ｒ，Ｒ３＝Ｒ４＝ｒ
とすると Ｒ５＝ｒ／２ に設定すればＶｘをキャンセ
ルできる。

【００１４】この従来回路は差動回路を用いたものに比
較して接続ラインが少なくて済み、回路規模も小さくで
きる。

【００１５】ところで、最近、このアナログアンプ１の
帰還抵抗をショートして入力信号を遮断するアナログミ
ュート回路が施される場合が出てきた。図２５にその回
路例を示す。このアナログミュートがＯＮするとＲ２が
ショートされるので＋入力からみたゲインは１となり、
ｅｏ２のところでＶｘをキャンセルできなくなってしま
う。例えばＲ１＝Ｒ２＝Ｒ，Ｒ３＝Ｒ４＝ｒ，Ｒ５＝ｒ
／２ の場合、 ｅｏ１＝−（０／Ｒ）・ｅｉ１−Ｖｘ／２ ＝−Ｖｘ／２ ｅｏ２＝Ｖｘ／２ となり、Ｖｘ／２のノイズがアナログアンプ２に入力さ
れてしまう。この場合アナログミュートによって入力信
号は０となるので、このＶｘ／２なるノイズは非常に耳
障りになる。

【００１６】

【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたものであって、アナログミュートをか
けた場合も出力側にノイズが現れるのを可及的に防止す
ることのできる増幅回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明による増幅回路
は、反転入力端子と非反転入力端子とを有する演算増幅
器と、一端に信号が入力され、他端が前記演算増幅器の
反転入力端子に接続された第１の抵抗と、前記演算増幅
器の反転入力端子と出力端子間に設けられた第２の抵抗
と、前記演算増幅器の非反転入力端子と駆動電源間に設
けられた第３の抵抗と、前記演算増幅器の非反転入力端
子と接地電源間に設けられた第４の抵抗と、一端が前記
演算増幅器の非反転入力端子に接続され、他端が容量を
介して接地電源に接続された第５の抵抗と、前記演算増
幅器の反転入力端子と出力端子とを短絡する第１のアナ
ログスイッチと、前記第５の抵抗の両端を短絡する第２
のアナログスイッチと、を備え、前記第１のアナログス
イッチと前記第２のアナログスイッチがほぼ同時にＯＮ
／ＯＦＦするように構成したことを特徴とする。

【００１８】また、本発明による増幅回路は、反転入力
端子と非反転入力端子とを有する演算増幅器と、一端に
信号が入力され、他端が前記演算増幅器の反転入力に接
続された第１の抵抗と、前記演算増幅器の反転入力端子
と出力端子間に設けられた第２の抵抗と、前記演算増幅
器の非反転入力端子と駆動電源間に設けられた第３の抵
抗と、前記演算増幅器の非反転入力端子と接地電源間に
設けられた第４の抵抗と、一端が前記演算増幅器の非反
転入力端子に接続され、他端が容量を介して接地電源に
接続された第５の抵抗と、前記第５の抵抗の両端を短絡
するアナログスイッチと、を備え、前記第２の抵抗は第
１所定値から段階的に短絡状態に抵抗値を変化し、又短
絡状態から段階的に前記第１所定値に抵抗値を変化し、
前記アナログスイッチは概略前記第２の抵抗が第２所定
値から段階的に短絡状態に抵抗値を変化している間にＯ
Ｎし、前記短絡状態から段階的に前記第２所定値に抵抗
値を変化している間にＯＦＦするように構成したことを
特徴とする。

【００１９】また、本発明による増幅回路は、反転入力
端子と非反転入力端子とを有する演算増幅器と、一端に
信号が入力され、他端が前記演算増幅器の反転入力端子
に接続された第１の抵抗と、前記演算増幅器の反転入力
端子と出力端子間に設けられた第２の抵抗と、前記演算
増幅器の非反転入力端子と駆動電源間に設けられた第３
の抵抗と、前記演算増幅器の非反転入力端子と接地電源
間に設けられた第４の抵抗と、一端が前記演算増幅器の
非反転入力端子に接続され、他端が容量を介して接地電
源に接続された第５の抵抗と、を備え、前記第２の抵抗
は第１所定値から段階的に短絡状態に抵抗値を変化し、
又短絡状態から段階的に前記第１所定値に抵抗値を変化
し、前記第５抵抗は第２所定値から段階的に短絡状態に
抵抗値を変化し、又短絡状態から段階的に前記第２所定
値に抵抗値を変化し、前記第２の抵抗と前記第５の抵抗
は概略同一時刻に前記所定値から段階的に短絡状態に抵
抗値を変化し、概略同一時刻に前記短絡状態から段階的
に前記所定値に抵抗値を変化するように構成されている
ことを特徴とする。

【００２０】また、本発明による増幅回路は、アナログ
ミュートＯＦＦ時には第１の基準電位に基づいて第１の
信号を増幅し、アナログミュートＯＮ時にはゲインが０
となるアナログアンプを有する第１の回路系と、前記第
１の回路系のアナログアンプの出力端に接続され、第２
の基準電位に基づいて前記アナログアンプの出力信号を
増幅する第２の回路系と、入力端子が容量を介して前記
第２の回路系の第２の基準電位に接続され、出力信号が
前記第１の信号とともに前記アナログアンプの入力端に
供給され、前記入力端子から前記アナログアンプ出力ま
でのＡＣゲインがアナログミュートＯＮ、ＯＦＦにかか
わらず１である基準電位差キャンセル回路と、を備えた
ことを特徴とする。

【００２１】なお、前記アナログアンプは、反転入力端
子と非反転入力端子とを有する演算増幅器と、一端に前
記信号が供給され、他端が前記演算増幅器の反転入力端
子に設けられた第１の抵抗と、前記演算増幅器の反転入
力端子と出力端子間に設けられた第２の抵抗と、前記演
算増幅器の反転入力端子と出力端子間に設けられた第１
のアナログスイッチとを有するアナログミュート機能付
き反転型アナログアンプであり、前記基準電位差キャン
セル回路は、前記演算増幅器の非反転入力端子と前記第
１の回路系の駆動電源との間に設けられた第３の抵抗
と、前記演算増幅器の非反転入力端子と前記第１の基準
電位の間に設けられた第４の抵抗と、前記基準電位差キ
ャンセル回路の入力端子と前記演算増幅器の非反転入力
端子との間に設けられた第５の抵抗と、前記第５の抵抗
に並列に接続された第２のアナログスイッチと、を備
え、前記第１と第２のアナログスイッチは概略同時刻
に、アナログミュートＯＦＦ時には開放状態となり、ア
ナログミュートＯＮ時には短絡状態となるように構成し
ても良い。

【００２２】なお、前記アナログアンプは、反転入力端
子と非反転入力端子とを有する演算増幅器と、一端に前
記信号が供給され、他端が前記演算増幅器の反転入力端
子に接続された第１の抵抗と、前記演算増幅器の反転入
力端子と出力端子間に設けられた第２の抵抗と、を備え
たアナログミュート機能付き反転型アナログアンプであ
り、前記基準電位差キャンセル回路は、前記演算増幅器
の非反転入力端子と前記第１の回路系の駆動電源との間
に設けられた第３の抵抗と、前記演算増幅器の非反転入
力端子と前記第１の基準電位の間に設けられた第４の抵
抗と、基準電位差キャンセル回路の入力端子と前記演算
増幅器の非反転入力端子との間に設けられた第５の抵抗
と、前記第５の抵抗に並列に接続されたアナログスイッ
チと、を備え、前記第２の抵抗は、アナログミュートＯ
ＦＦ直後には短絡状態から段階的に所定値となり、アナ
ログミュートＯＦＦ時には前記所定値を保持し、アナロ
グミュートＯＮ直後には前記所定値から段階的に短絡状
態となり、アナログミュートＯＮ時に短絡状態を保持
し、前記アナログスイッチは、概略前記第２の抵抗が前
記所定値から段階的に短絡状態に抵抗値を変化している
間に短絡状態となり、アナログミュートＯＮ時に短絡状
態を保持し、概略前記第２の抵抗が短絡状態から段階的
に前記所定値に抵抗値を変化している間に開放状態とな
り、アナログミュートＯＦＦ時に開放状態を保持するよ
うに構成しても良い。

【００２３】なお、前記アナログアンプは、反転入力端
子と非反転入力端子とを有する演算増幅器と、一端に前
記信号が供給され、他端が前記演算増幅器の反転入力端
子に接続された第１の抵抗と、前記演算増幅器の反転入
力端子と出力端子間に設けられた第２の抵抗と、を備え
たアナログミュート機能付き反転型アナログアンプであ
り、前記基準電位差キャンセル回路は、前記演算増幅器
の非反転入力端子と前記第１の回路系の駆動電源との間
に設けられた第３の抵抗と、前記演算増幅器の非反転入
力端子と前記第１の基準電位の間に設けられた第４の抵
抗と、基準電位差キャンセル回路の入力端子と前記演算
増幅器の非反転入力端子との間に設けられた第５の抵抗
と、を備え、前記第２の抵抗は、アナログミュートＯＦ
Ｆ直後には短絡状態から段階的に第１所定値となり、ア
ナログミュートＯＦＦ時には前記第１所定値を保持し、
アナログミュートＯＮ直後には前記第１所定値から段階
的に短絡状態となり、アナログミュートＯＮ時に短絡状
態を保持し、前記第５の抵抗は、アナログミュートＯＦ
Ｆ直後には短絡状態から段階的に第２所定値となり、ア
ナログミュートＯＦＦ時には前記第２所定値を保持し、
アナログミュートＯＮ直後には前記第２所定値から段階
的に短絡状態となり、アナログミュートＯＮ時に短絡状
態を保持し、前記第２の抵抗と前記第５の抵抗は概略同
一時刻に前記所定値から段階的に短絡状態に抵抗値を変
化、概略同一時刻に前記短絡状態から段階的に前記所定
値に抵抗値を変化するように構成しても良い。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２５】（第１の実施の形態）本発明による増幅回
路の第１の実施の形態の構成を図１に示す。この実施の
形態の増幅回路は、反転入力端子および非反転入力端子
を有する演算増幅器１０と、抵抗Ｒ１〜Ｒ５と、アナロ
グスイッチＳＷ１，ＳＷ２と、バイパスコンデンサＣと
を備えている。

【００２６】演算増幅器１０の反転入力端子には抵抗Ｒ
１を介して入力信号（電圧）ｅｉが入力される。そして
演算増幅器１０の反転入力端子と出力端子との間に帰還
抵抗Ｒ２が接続され、この抵抗Ｒ２と並列にアナログス
イッチＳＷ１が設けられている。

【００２７】また、演算増幅器１０の非反転入力端子に
は、駆動電圧Ｖ_ＤＤを抵抗Ｒ３と抵抗Ｒ４とで分圧した
電圧が印加されるとともに、抵抗Ｒ５の一端が接続され
た構成となっている。この抵抗Ｒ５の他端はバイパスコ
ンデンサＣを介して接続されている。また抵抗Ｒ５と並
列にアナログスイッチＳＷ２が設けられた構成となって
いる。

【００２８】この第１の実施の形態の増幅回路は、図２
０に示す従来の増幅回路において、抵抗Ｒ５に並列にア
ナログスイッチＳＷ２を設けた構成となっている。この
ように構成したことに、アナログミュート信号ＭＴがＨ
となると抵抗Ｒ５の両端がスイッチＳＷ２で短絡され
る。この時、抵抗Ｒ２の両端がスイッチＳＷ１で短絡さ
れるので入力信号は遮断され、非反転入力端子から見た
アンプはボルテージフォロアとなるがスイッチＳＷ２も
ＯＮしているので、非反転入力端子は容量ＣによりＡＣ
的に接地される。これにより従来例と異なりアナログミ
ュートをＯＮにしても電源リップルは出力されないの
で、ノイズが出力に出ることは回避することができる。

【００２９】（第２の実施の形態）次に本発明による増
幅回路の第２の実施の形態の構成を図２に示す。この第
２の実施の形態の増幅回路は図１に示す第１の実施の形
態の増幅回路において、アナログスイッチＳＷ１を削除
するとともに、抵抗Ｒ２を抵抗値が零と所定値との間で
段階的に増減するボリュームタイプの回路に置換えた構
成となっている。なお、このボリュームタイプの抵抗は
制御信号ＣＮＴによって制御される。このように構成し
たことにより、信号が急激にＯＮ／ＯＦＦすることによ
る不快な音を防ぐとともに、アナログミュートＯＮ／Ｏ
ＦＦ時のアンプ出力のＤＣオフセットの急激な変化によ
るボツ音を防ぐことができる。ここでＳＷのＯＮ／ＯＦ
Ｆのタイミングは抵抗Ｒ２の抵抗値が変化し始める時か
ら変化し終わる時までの間の適当な時点で行えばよい。

【００３０】なお、この第２の実施の形態も第１の実施
の形態と同様の効果を奏することはいうまでもない。

【００３１】（第３の実施の形態）次に本発明による増
幅回路の第３の実施の形態の構成を図３に示す。この第
３の実施の形態の増幅回路は、図１に示す第１の実施の
形態の増幅回路において、アナログスイッチＳＷ１，Ｓ
Ｗ２を削除して抵抗Ｒ２，Ｒ５を、抵抗値が零と所定値
との間で段階的に増減するボリュームタイプの回路に置
換えた構成となっている。

【００３２】このような構成としたことにより、信号が
急激にＯＮ／ＯＦＦすることによる不快な音を防ぐとと
もに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力の
ＤＣオフセットの急激な変化によるボツ音を防ぐことが
できる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗値
が変化し始める時間と変化し終わる時間を一致させ、そ
の間は各自適当に変化させても十分な効果がえられる。
しかし、出力での電源リップルを完全に抑えたい場合
や、抵抗変化の時間が長い場合は抵抗の変化時間も一致
させ、かつ各時点で出力の電源リップルが完全に打ち消
されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構成
する。

【００３３】次に第２および第３の実施の形態の増幅回
路で用いられるボリュームタイプの抵抗の構成を図４
（ａ）に示し、アナログスイッチの具体的構成を図４
（ｂ）に示す。

【００３４】図４（ａ）に示すボリュームタイプの抵抗
は、１５本の信号ラインを介して入力される１５ビット
の信号Ｓ１〜Ｓ１５からなる制御信号ＣＮＴによって制
御され、１６ステップの０〜１５・ｒの抵抗値を取るよ
うに構成されている。

【００３５】上述の制御信号ＣＮＴを形成する制御信号
形成回路の構成を図５に示す。この制御信号形成回路は
４ビットアップダウンカウンタと、４ビット−１５ライ
ンデコーダとから構成される。この４ビット−１５ライ
ンデコーダの具体的な構成を図６（ａ）に示し、その入
力と出力の関係を図６（ｂ）に示す。また上記４ビット
−１５ラインデコーダに用いられるフリップフロップ回
路の構成を図７に示す。また上記４ビットアップダウン
カウンタの具体的な構成を図８に示す。また上記制御信
号形成回路の動作タイミングチャートを図９に示す。

【００３６】アナログミュート信号ＭＴがＨとなるとア
ップダウンカウンタがアップカウントをスタートし、抵
抗Ｒ２の値が段階的に小さくなる。カウンタの値が１５
になると抵抗Ｒ２は０となり完全にミュートＯＮの状態
となる。

【００３７】次に、アナログミュート信号ＭＴがＬとな
るとアップダウンカウンタがダウンカウントをスタート
し、抵抗Ｒ２の値が段階的に大きくなる。カウンタの値
が０になると抵抗Ｒ２は１５・ｒとなり完全にミュート
ＯＦＦの状態となる。

【００３８】図２に示す第２の実施の形態の増幅回路に
おいては、図９に示すタイミングチャートのＭＴ信号を
そのまま使用することができる。

【００３９】また図３に示す第３の実施の形態の増幅回
路においては、抵抗Ｒ５の制御信号として上述の抵抗Ｒ
２の制御信号と同じものを使用することができる。更に
図４に示すボリュームタイプの回路もミュートＯＦＦ時
の値を１５で除した値を上述のｒとして構成しても良い
し、ミュートＯＮ／ＯＦＦの途中段階で完全に電源リッ
プルが出現しないような値で構成しても良い。

【００４０】（第４の実施の形態）次に本発明による増
幅回路の第４の実施の形態の構成を図１０に示す。この
第４の実施の形態の増幅回路は、第１回路系と、第２回
路系と、コンデンサＣ１，Ｃ２と、インピーダンスＺ
と、を有している。第１回路系はアナログアンプ１と、
基準電位差キャンセル回路１３と、第１基準電位と、を
備えている。第２回路系はアナログアンプ２０と、第２
基準電位とを有している。

【００４１】アナログアンプ１は、反転入力端子および
非反転入力端子を有する演算増幅器１０と、抵抗Ｒ１，
Ｒ２と、スイッチＳＷ１とを備えている。抵抗Ｒ１は一
端が演算増幅器１０の反転入力端子に接続され、他端に
入力信号（電圧）ｅｉ１が入力される。そして抵抗Ｒ２
は演算増幅器の反転入力端子と出力端子との間に設けら
れている。また、スイッチＳＷ１は抵抗Ｒ２に並列に接
続されるように構成されている。なお、演算増幅器１０
の出力端はコンデンサＣ１を介してアナログアンプ２０
の入力端に接続される。

【００４２】基準電位差キャンセル回路１３は抵抗Ｒ３
〜Ｒ５と、スイッチＳＷ２とを備えている。駆動電圧Ｖ
_ＤＤを抵抗Ｒ３および抵抗Ｒ４によって分圧した電圧が
演算増幅器１０の非反転入力端子に印加される。また抵
抗Ｒ５は一端が演算増幅器の非反転入力端子に接続さ
れ、他端がコンデンサＣ２の一端に接続された構成とな
っている。またスイッチＳＷ２は抵抗Ｒ５に並列に接続
された構成となっている。なお、コンデンサＣ２の他端
は第２回路系の第２基準電位に接続されている。またイ
ンピーダンスＺは第１回路系の第１基準電位と第２回路
系の第２基準電位との間に設けられている。

【００４３】すなわち、この実施の形態の増幅回路は、
図２５に示す従来の増幅回路において、基準電位差キャ
ンセル回路１７の抵抗Ｒ５に並列にスイッチＳＷ２を設
けた構成となっている。

【００４４】このように構成したことにより、アナログ
ミュート信号ＭＴがＨとなると抵抗Ｒ５の両端がＳＷ２
で短絡される。この時、抵抗Ｒ２の両端がＳＷ１で短絡
されるので入力信号は遮断され、非反転入力端子から見
たアンプはボルテージフォロアとなるからスイッチＳＷ
２もＯＮしているので、非反転入力端子は容量Ｃ２によ
り回路系２の基準電位２に接地される。このため従来例
と異なりアナログミュートＯＮにしても二つの回路系間
の基準電位差Ｖｘを打消すことが可能となりノイズが出
力に出ることは回避することができる。

【００４５】（第５の実施の形態）次に本発明による増
幅回路の第５の実施の形態の構成を図１１に示す。この
第５の実施の形態の増幅回路は、図１０に示す第４の実
施の形態の増幅回路において、アナログアンプ１をアナ
ログアンプ２に置換えた構成となっている。アナログア
ンプ２はアナログアンプ１において、スイッチＳＷ１を
削除するとともに抵抗Ｒ２を、抵抗値が段階的に増減す
るボリュームタイプの回路に置換えた構成となってい
る。

【００４６】これにより信号が急激にＯＮ／ＯＦＦする
ことによる不快な音を防ぐとともに、アナログミュート
ＯＮ／ＯＦＦ時のアンプ出力のＤＣオフセットの急激な
変化によるボツ音を防ぐことができる。ここでスイッチ
ＳＷ２のＯＮ／ＯＦＦのタイミングは抵抗Ｒ２の抵抗値
が変化し始める時から変化し終わる時までの間の適当な
時点で行えば良い。

【００４７】（第６の実施の形態）次に本発明による増
幅回路の第６の実施の形態の構成を図１２に示す。この
第６の実施の形態の増幅回路は、図１０に示す第４の実
施の形態の増幅回路において、スイッチＳＷ１，ＳＷ２
を削除するとともに、抵抗Ｒ２，Ｒ５を、各々抵抗値が
段階的に増減するボリュームタイプの回路に置換えた構
成となっている。このように構成したことにより、信号
が急激にＯＮ／ＯＦＦすることによる不快な音を防ぐと
ともに、アナログミュートＯＮ／ＯＦＦ時のアンプ出力
のＤＣオフセットの急激な変化によるボツ音を防ぐこと
ができる。ここで抵抗Ｒ２と抵抗Ｒ５の抵抗変化は抵抗
値が変化し始める時間と変化し終わる時間を一致させ、
その間は各自適当に変化させても十分な効果がえられ
る。しかし、出力での電源リップルを完全に抑えたい場
合や、抵抗変化の時間が長い場合は抵抗の変化時間も一
致させ、かつ各時点で出力の電源リップルが完全に打ち
消されるような値を抵抗Ｒ２と抵抗Ｒ５が取るように構
成する。

【００４８】（第７の実施の形態）次に本発明による増
幅回路の第７の実施の形態の構成を図１３に示す。この
第７の実施の形態の増幅回路は、第１回路系と、第２回
路系と、コンデンサＣ１ａ，Ｃ１ｂ，Ｃ２と、インピー
ダンスＺと、を備えている。第１回路系はアナログアン
プ１ａ，１ｂと、基準電位差キャンセル回路１３ａ，１
３ｂとを備えている。第２回路系はアナログアンプ２０
ａ，２０ｂを有している。

【００４９】アナログアンプ１ａは演算増幅器１０ａ
と、抵抗Ｒ１ａ，Ｒ２ａと、スイッチＳＷ１ａとを備え
ており、図１０に示すアナログアンプ１と同様の構成と
なっている。またアナログアンプ１ｂも、演算増幅器１
０ｂと、抵抗Ｒ１ｂ，Ｒ２ｂと、スイッチＳＷ１ｂとを
備えており、図１０に示すアナログアンプ１と同様の構
成となっている。

【００５０】基準電位差キャンセル回路１３ａは抵抗Ｒ
３ａ〜Ｒ５ａと、スイッチＳＷ２ａとを備えており、図
１０に示す基準電位キャンセル回路１３と同様な構成と
なっている。また、基準電位差キャンセル回路１３ｂ
は、抵抗Ｒ３ｂ〜Ｒ５ｂと、スイッチＳＷ２ｂとを備え
ており、図１０に示す基準電位キャンセル回路１３と同
様な構成となっている。基準電位差キャンセル回路１３
ａの抵抗Ｒ５ａの一端は演算増幅器１０ａの非反転入力
端子に接続され、他端はコンデンサＣ２の一端に接続さ
れている。また、基準電位差キャンセル回路１３ｂの抵
抗Ｒ５ｂの一端は演算増幅器１０ｂの非反転入力端子に
接続され、他端はコンデンサＣ２の一端に接続されてい
る。

【００５１】また、演算増幅器１０ａの出力端は第２回
路系のアナログアンプ２０ａの入力端に接続され、演算
増幅器１０ｂの出力端は第２回路系のアナログアンプ２
０ｂの入力端に接続される構成となっている。

【００５２】すなわち、この第７の実施の形態は、図１
０に示す増幅回路が２チャンネルあって、基準電位差キ
ャンセル回路１３ａ，１３ｂの入力ＩＮと第２回路系の
第２基準電位とを接続するコンデンサＣ２を共通にした
構成となっている。これによりコンデンサを１個削減す
ることができる。更に図１０に示す回路が３チャンネル
以上ある場合もコンデンサＣ２を共有化することが可能
であり、この場合はさらにコンデンサを節約できる。

【００５３】なお、この第７の実施の形態も第４の実施
の形態と同様の効果を奏することは云うまでもない。

【００５４】（第８の実施の形態）次に本発明による増
幅回路の第８の実施の形態の構成を図１４に示す。この
第８の実施の形態の増幅回路は、図１３に示す第７の実
施の形態の増幅回路において、アナログアンプ１ａ，１
ｂをアナログアンプ２ａ，２ｂに各々置換えた構成とな
っている。アナログアンプ２ａはアナログアンプ１ａに
おいて、スイッチＳＷ１ａを削除するとともに、抵抗Ｒ
２ａを、抵抗値が段階的に増減するボリュームタイプの
回路に置換えた構成となっている。また、アナログアン
プ２ｂはアナログアンプ１ｂにおいて、スイッチＳＷ１
ｂを削除するとともに、抵抗Ｒ２ｂを、ボリュームタイ
プの回路に置換えた構成となっている。

【００５５】すなわち、この第８の実施の形態の増幅回
路は、図１１に示す第５の実施の形態の増幅回路が２チ
ャンネルあって、基準電位差キャンセル回路１３ａ，１
３ｂの入力ＩＮと第２回路系の第２基準電位とを接続す
るコンデンサＣ２を共通にした構成となっている。これ
によりコンデンサを１個削減することができる。更に図
１１に示す回路が３チャンネル以上ある場合もコンデン
サＣ２を共有化することが可能であり、この場合はさら
にコンデンサを節約できる。

【００５６】なお、この第８の実施の形態も第５の実施
の形態と同様の効果を奏することは云うまでもない。

【００５７】（第９の実施の形態）次に本発明による増
幅回路の第９の実施の形態の構成を図１５に示す。この
第９の実施の形態の増幅回路は、図１４に示す第８の実
施の形態の増幅回路において、基準電位差キャンセル回
路１３ａ，１３ｂを、基準電位差キャンセル回路１４
ａ，１４ｂに置換えた構成となっている。基準電位差キ
ャンセル回路１３ａにおいて、スイッチＳＷ２ａを削除
するとともに、抵抗Ｒ５ａを、ボリュームタイプの回路
に置換えた構成となっている。また基準電位差キャンセ
ル回路１４ｂは基準電位差キャンセル回路１３ｂにおい
て、スイッチＳＷ２ｂを削除するとともに、抵抗Ｒ５ｂ
をボリュームタイプの回路に置換えた構成となってい
る。

【００５８】すなわち、この第９の実施の形態の増幅回
路は、図１２に示す第６の実施の形態の増幅回路が２チ
ャンネルあって、基準電位差キャンセル回路の入力ＩＮ
と第２回路系の第２基準電位とを接続するコンデンサＣ
２を共通にした構成となっている。これによりコンデン
サを１個削減することができる。更に図１２に示す回路
が３チャンネル以上ある場合もコンデンサＣ２を共有化
することが可能であり、この場合はさらにコンデンサを
節約できる。

【００５９】なお、この第９の実施の形態も第６の実施
の形態と同様の効果を奏することは云うまでもない。

【００６０】（第１０の実施の形態）次に本発明による
増幅回路の第１０の実施の形態の構成を図１６に示す。
この第１０の実施の形態の増幅回路は、図１３に示す第
７の実施の形態の増幅回路において、基準電位差キャン
セル回路１３ａ，１３ｂを削除して１個の基準電位差キ
ャンセル回路１３を新たに設けた構成となっている。こ
の基準電位差キャンセル回路１３は、抵抗Ｒ３〜Ｒ５
と、スイッチＳＷ２と、を備えている。駆動電圧Ｖ_ＤＤ
を抵抗Ｒ３と抵抗Ｒ４によって分圧した電圧が演算増幅
器１０ａおよび１０ｂの非反転入力端子に印加される。
また、抵抗Ｒ５の一端が演算増幅器１０ａおよび１０ｂ
の非反転入力端子に接続されるとともに、他端がコンデ
ンサＣ２を介して第２回路系の第２基準電位に接続され
た構成となっている。

【００６１】すなわち、この第１０の実施の形態の増幅
回路は、図１０に示す第４の実施の形態の増幅回路を２
チャンネル設けてかつコンデンサＣ２のみならず、基準
電位差キャンセル回路まで共通にした構成となってい
る。これによりコンデンサを１個と抵抗３個、アナログ
スイッチ１個が削減できる。更に図１０に示す回路が３
チャンネル以上ある場合もコンデンサＣ２と基準電位差
キャンセル回路を共有化することが可能であり、この場
合はさらに部品を節約できる。

【００６２】なお、この実施の形態も第４の実施の形態
と同様の効果を奏することは云うまでもない。

【００６３】（第１１の実施の形態）次に本発明による
増幅回路の第１１の実施の形態の構成を図１７に示す。
この第１１の実施の形態の増幅回路は、図１４に示す第
８の実施の形態の増幅回路において、基準電位差キャン
セル回路１３ａ，１３ｂを削除して１個の基準電位差キ
ャンセル回路１３を設けた構成となっている。この基準
電位差キャンセル回路は第１０の実施の形態で説明した
ものと同一の構成であって、抵抗Ｒ３と抵抗Ｒ４によっ
て電源電圧Ｖ_ＤＤを分圧した電圧が演算増幅器１０ａ，
１０ｂの非反転入力端子に入力されている。また、抵抗
Ｒ５の一端が上記演算増幅器の非反転入力端子に接続さ
れ、他端がコンデンサＣ２を介して第２回路系の第２基
準電位に接続された構成となっている。

【００６４】なお、スイッチＳＷ２は抵抗Ｒ５に並列に
接続されている。

【００６５】すなわち、この第１１の実施の形態の増幅
回路は、図１１に示す第５の実施の形態の増幅回路を２
チャンネル設けてかつコンデンサＣ２のみならず、基準
電位差キャンセル回路まで共通化した構成となってい
る。これによりコンデンサを１個と抵抗３個、アナログ
スイッチ１個が削減できる。図１１に示す回路が３チャ
ンネル以上ある場合もコンデンサＣ２と基準電位差キャ
ンセル回路を共有化することが可能であり、この場合は
さらに部品を節約できる。

【００６６】なお、この第１１の実施の形態の増幅回路
は第５の実施の形態と同様の効果を奏することは云うま
でもない。

【００６７】（第１２の実施の形態）次に本発明による
増幅回路の第１２の実施の形態の構成を図１８に示す。
この第１２の実施の形態の増幅回路は、図１７に示す第
１１の実施の形態の増幅回路において、基準電位差キャ
ンセル回路１３を基準電位差キャンセル回路１４に置換
えた構成となっている。基準電位差キャンセル回路１４
は基準電位差キャンセル回路１３において、スイッチＳ
Ｗ２を削除して抵抗Ｒ５をボリュームタイプの回路に置
換えた構成となっている。

【００６８】すなわち、この第１２の実施の形態の増幅
回路は図１２に示す第６の実施の形態の増幅回路を２チ
ャンネル設けてかつコンデンサＣ２のみならず基準電位
差キャンセル回路まで共通にした構成となっている。こ
れによりコンデンサを１個と抵抗２個、デジタル制御可
変抵抗１個が削減できる。更に図１２に示す回路が３チ
ャンネル以上ある場合もコンデンサＣ２と基準電位差キ
ャンセル回路を共有化することが可能であり、この場合
はさらに部品を節約できる。

【００６９】なお、この第１２の実施の形態の増幅回路
も第６の実施の形態の増幅回路と同様の効果を奏するこ
とは云うまでもない。

【００７０】

【発明の効果】以上述べたように、本発明によれば、ア
ナログミュートをかけた場合も出力側にノイズが現われ
るのを可及的に防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示す回路
図。

【図２】本発明の第２の実施の形態の構成を示す回路
図。

【図３】本発明の第３の実施の形態の構成を示す回路
図。

【図４】ボリュームタイプの抵抗回路およびアナログス
イッチ回路の構成を示す回路図。

【図５】制御信号形成回路の構成を示すブロック図。

【図６】４ビット−１５ラインデコーダの構成を示す
図。

【図７】フリップフロップ回路の構成を示す図。

【図８】４ビットアップダウンカウンタの構成を示す
図。

【図９】制御信号形成回路の動作を示すタイミングチャ
ート。

【図１０】本発明の第４の実施の形態の構成を示す回路
図。

【図１１】本発明の第５の実施の形態の構成を示す回路
図。

【図１２】本発明の第６の実施の形態の構成を示す回路
図。

【図１３】本発明の第７の実施の形態の構成を示す回路
図。

【図１４】本発明の第８の実施の形態の構成を示す回路
図。

【図１５】本発明の第９の実施の形態の構成を示す回路
図。

【図１６】本発明の第１０の実施の形態の構成を示す回
路図。

【図１７】本発明の第１１の実施の形態の構成を示す回
路図。

【図１８】本発明の第１２の実施の形態の構成を示す回
路図。

【図１９】従来の反転増幅回路の構成を示す回路図。

【図２０】電源リップル除去比を改善した従来の反転増
幅回路の構成を示す回路図。

【図２１】アナログミュート付き従来の反転増幅回路の
構成を示す回路図。

【図２２】異なる基板でのノイズの影響を無くした従来
の差動型増幅回路の構成を示す回路図。

【図２３】異なる基板間で基準電位間に発生するノイズ
を説明する図。

【図２４】図２２に示す増幅回路を改良した従来の増幅
回路の構成を示す回路図。

【図２５】図２４に示す増幅回路にアナログミュート機
能を設けた従来の増幅回路の構成を示す回路図。

【符号の説明】

１，２ アナログアンプ １０ 演算増幅器 Ｒ１〜Ｒ５ 抵抗 ＳＷ１〜ＳＷ２ スイッチ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J069 AA01 AA21 AA47 AA54 AC00 CA41 FA18 HA25 HA26 HA29 HA39 KA33 KA35 KA36 MA08 TA01 TA06 5J090 AA01 AA21 AA47 AA54 CA41 DN02 FA18 HA25 HA26 HA29 HA39 KA33 KA35 KA36 MA08 MN02 TA01 TA06

Claims (7)

【特許請求の範囲】
1. 【請求項１】反転入力端子と非反転入力端子とを有する
   演算増幅器と、 一端に信号が入力され、他端が前記演算増幅器の反転入
   力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第２の抵抗と、 前記演算増幅器の非反転入力端子と駆動電源間に設けら
   れた第３の抵抗と、 前記演算増幅器の非反転入力端子と接地電源間に設けら
   れた第４の抵抗と、 一端が前記演算増幅器の非反転入力端子に接続され、他
   端が容量を介して接地電源に接続された第５の抵抗と、 前記演算増幅器の反転入力端子と出力端子とを短絡する
   第１のアナログスイッチと、 前記第５の抵抗の両端を短絡する第２のアナログスイッ
   チと、 を備え、前記第１のアナログスイッチと前記第２のアナ
   ログスイッチがほぼ同時にＯＮ／ＯＦＦするように構成
   したことを特徴とする増幅回路。
2. 【請求項２】反転入力端子と非反転入力端子とを有する
   演算増幅器と、 一端に信号が入力され、他端が前記演算増幅器の反転入
   力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第２の抵抗と、 前記演算増幅器の非反転入力端子と駆動電源間に設けら
   れた第３の抵抗と、 前記演算増幅器の非反転入力端子と接地電源間に設けら
   れた第４の抵抗と、 一端が前記演算増幅器の非反転入力端子に接続され、他
   端が容量を介して前記接地電源に接続された第５の抵抗
   と、 前記第５の抵抗の両端を短絡するアナログスイッチと、 を備え、前記第２の抵抗は第１所定値から段階的に短絡
   状態に抵抗値を変化し、又短絡状態から段階的に前記第
   １所定値に抵抗値を変化し、前記アナログスイッチは概
   略前記第２の抵抗が第２所定値から段階的に短絡状態に
   抵抗値を変化している間にＯＮし、前記短絡状態から段
   階的に前記第２所定値に抵抗値を変化している間にＯＦ
   Ｆするように構成したことを特徴とする増幅回路。
3. 【請求項３】反転入力端子と非反転入力端子とを有する
   演算増幅器と、 一端に信号が入力され、他端が前記演算増幅器の反転入
   力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第２の抵抗と、 前記演算増幅器の非反転入力端子と駆動電源間に設けら
   れた第３の抵抗と、 前記演算増幅器の非反転入力端子と接地電源間に設けら
   れた第４の抵抗と、 一端が前記演算増幅器の非反転入力端子に接続され、他
   端が容量を介して前記接地電源に接続された第５の抵抗
   と、 を備え、前記第２の抵抗は第１所定値から段階的に短絡
   状態に抵抗値を変化し、又短絡状態から段階的に前記第
   １所定値に抵抗値を変化し、 前記第５抵抗は第２所定値から段階的に短絡状態に抵抗
   値を変化し、又短絡状態から段階的に前記第２所定値に
   抵抗値を変化し、前記第２の抵抗と前記第５の抵抗は概
   略同一時刻に前記所定値から段階的に短絡状態に抵抗値
   を変化し、概略同一時刻に前記短絡状態から段階的に前
   記所定値に抵抗値を変化するように構成されていること
   を特徴とする増幅回路。
4. 【請求項４】アナログミュートＯＦＦ時には第１の基準
   電位に基づいて第１の信号を増幅し、アナログミュート
   ＯＮ時にはゲインが０となるアナログアンプを有する第
   １の回路系と、 前記第１の回路系のアナログアンプの出力端に接続さ
   れ、第２の基準電位に基づいて前記アナログアンプの出
   力信号を増幅する第２の回路系と、 入力端子が容量を介して前記第２の回路系の前記第２の
   基準電位に接続され、出力信号が前記第１の信号ととも
   に前記アナログアンプの入力端に供給され、前記入力端
   子から前記アナログアンプ出力までのＡＣゲインがアナ
   ログミュートＯＮ、ＯＦＦにかかわらず１である基準電
   位差キャンセル回路と、 を備えたことを特徴とする増幅回路。
5. 【請求項５】前記アナログアンプは、反転入力端子と非
   反転入力端子とを有する演算増幅器と、 一端に前記第１の信号が供給され、他端が前記演算増幅
   器の反転入力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第２の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第１のアナログスイッチとを有するアナログミュート
   機能付き反転型アナログアンプであり、 前記基準電位差キャンセル回路は、 前記演算増幅器の非反転入力端子と前記第１の回路系の
   駆動電源との間に設けられた第３の抵抗と、 前記演算増幅器の非反転入力端子と前記第１の基準電位
   の間に設けられた第４の抵抗と、 前記基準電位差キャンセル回路の入力端子と前記演算増
   幅器の非反転入力端子との間に設けられた第５の抵抗
   と、 前記第５の抵抗に並列に接続された第２のアナログスイ
   ッチと、 を備え、 前記第１と第２のアナログスイッチは概略同時刻に、ア
   ナログミュートＯＦＦ時には開放状態となり、アナログ
   ミュートＯＮ時には短絡状態となるように構成したこと
   を特徴とする請求項４記載の増幅回路。
6. 【請求項６】前記アナログアンプは、反転入力端子と非
   反転入力端子とを有する演算増幅器と、 一端に前記信号が供給され、他端が前記演算増幅器の反
   転入力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に接続され
   た第２の抵抗と、 を備えたアナログミュート機能付き反転型アナログアン
   プであり、 前記基準電位差キャンセル回路は、 前記演算増幅器の非反転入力端子と前記第１の回路系の
   駆動電源との間に設けられた第３の抵抗と、 前記演算増幅器の非反転入力端子と前記第１の基準電位
   の間に設けられた第４の抵抗と、 基準電位差キャンセル回路の入力端子と前記演算増幅器
   の非反転入力端子との間に設けられた第５の抵抗と、 前記第５の抵抗に並列に接続されたアナログスイッチ
   と、 を備え、 前記第２の抵抗は、アナログミュートＯＦＦ直後には短
   絡状態から段階的に所定の値となり、アナログミュート
   ＯＦＦ時には所定の値を保持し、アナログミュートＯＮ
   直後には前記所定の値から段階的に短絡状態となり、ア
   ナログミュートＯＮ時に短絡状態を保持し、 前記アナログスイッチは、概略前記第２の抵抗が前記所
   定値から段階的に短絡状態に抵抗値を変化している間に
   短絡状態となり、アナログミュートＯＮ時に短絡状態を
   保持し、概略前記第２の抵抗が短絡状態から段階的に前
   記所定値に抵抗値を変化している間に開放状態となり、
   アナログミュートＯＦＦ時に開放状態を保持するように
   構成されたことを特徴とする請求項４記載の増幅回路。
7. 【請求項７】前記アナログアンプは、反転入力端子と非
   反転入力端子とを有する演算増幅器と、 一端に前記信号が供給され、他端が前記演算増幅器の反
   転入力端子に接続された第１の抵抗と、 前記演算増幅器の反転入力端子と出力端子間に設けられ
   た第２の抵抗と、 を備えたアナログミュート機能付き反転型アナログアン
   プであり、 前記基準電位差キャンセル回路は、 前記演算増幅器の非反転入力端子と前記第１の回路系の
   駆動電源との間に設けられた第３の抵抗と、 前記演算増幅器の非反転入力端子と前記第１の基準電位
   の間に設けられた第４の抵抗と、 基準電位差キャンセル回路の入力端子と前記演算増幅器
   の非反転入力端子との間に設けられた第５の抵抗と、 を備え、 前記第２の抵抗は、アナログミュートＯＦＦ直後には短
   絡状態から段階的に第１所定値となり、アナログミュー
   トＯＦＦ時には前記第１所定値を保持し、アナログミュ
   ートＯＮ直後には前記第１所定値から段階的に短絡状態
   となり、アナログミュートＯＮ時に短絡状態を保持し、 前記第５の抵抗は、アナログミュートＯＦＦ直後には短
   絡状態から段階的に第２所定値となり、アナログミュー
   トＯＦＦ時には前記第２所定値を保持し、アナログミュ
   ートＯＮ直後には前記第２所定値から段階的に短絡状態
   となり、アナログミュートＯＮ時に短絡状態を保持し、 前記第２の抵抗および前記第５の抵抗は概略同一時刻に
   それぞれ前記所定値から段階的に短絡状態に抵抗値を変
   化、概略同一時刻に前記短絡状態から段階的に前記所定
   値に抵抗値を変化するように構成したことを特徴とする
   請求項４記載の増幅回路。