KR100563408B1 - 전기 광학 장치의 제조 방법, 전기 광학 장치, 전사 칩,전사원 기판, 전자 기기 - Google Patents

전기 광학 장치의 제조 방법, 전기 광학 장치, 전사 칩,전사원 기판, 전자 기기 Download PDF

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Abstract

본 발명의 과제는 표시 장치(전기 광학 장치)의 제조 수율을 향상시키는 것이다.
상기 과제를 해결하기 위한 수단으로, 복수의 색화소를 포함하는 기본 화소(101)를 복수 배열한 표시 영역을 포함하는 전기 광학 장치의 제조 방법으로서, 제 1 기판에 각 색화소를 구성하는 복수의 전기 광학 소자를 구동 하기 위한 배선(20, 30)을 기본 화소의 배열에 대응해 형성하는 기판 배선 형성 공정과, 제 2 기판에 기본 화소의 복수의 색화소가 되는 복수의 전기 광학 소자를 구동 하기 위한 구동 회로를 각 기본 화소마다에 전사 가능하게 칩화(化)하여 형성하고, 복수의 기본 화소 구동 칩(34)을 얻는 기본 화소 구동 칩 형성 공정과, 각 기본 화소 구동 칩(34)을 제 2 기판으로부터 제 1 기판에 전사하고, 배선막(20, 30)의 기본 화소(101)에 대응하는 각 영역에 구동 회로를 접속하는 기본 화소 구동 칩 전사 공정을 포함한다.
색화소, 전사 칩, 전기 광학 장치, 전자 기기

Description

전기 광학 장치의 제조 방법, 전기 광학 장치, 전사 칩, 전사원 기판, 전자 기기{METHOD OF MANUFACTURING ELECTRO-OPTICAL DEVICE, ELECTRO-OPTICAL DEVICE, TRANSFERRED CHIP, TRANSFER ORIGIN SUBSTRATE, AND ELECTRONIC APPARATUS}
도 1은 유기 EL 표시 장치의 구성에 대해서 개략적으로 나타내는 도면,
도 2는 화소의 구조에 대해서 설명하는 도면,
도 3은 칩의 내부 구조를 나타내는 평면도,
도 4는 칩의 층 구조를 설명하기 위한 부분 단면도,
도 5는 패드에 대해서 설명하는 도면,
도 6은 칩 위에 설치되는 각 패드의 배치에 대해서 설명하는 도면,
도 7은 본 실시형태에 관한 제조 방법을 설명하는 도면,
도 8은 본 실시형태에 관한 제조 방법을 설명하는 도면,
도 9는 유기 EL 표시 장치를 적용할 수 있는 전자 기기의 구체적인 예를 나타내는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
1, 2, 3 : 색화소
20, 30 : 배선
34 : 칩(기본 화소 구동칩)
36 : 패드(접속 단자)
40 : 화소 전극
42 : 대향 전극
44 : 발광층
100 : 유기 EL(일렉트로루미네선스) 표시 장치
101 : 화소(기본 화소)
본 발명은 박막 트랜지스터 등의 소자를 사용해 화소 구동을 행하는 표시 장치(전기 광학 장치) 및 그 제조 방법에 관한 것이다.
박막 트랜지스터를 화소 구동에 사용하는 표시 장치(전기 광학 장치), 예를 들면, 박막 트랜지스터 구동 액정 표시 장치, 박막 트랜지스터 구동 유기 EL 표시 장치, 박막 트랜지스터 구동 발광 다이오드 표시 장치, 박막 트랜지스터 구동 전기 영동 표시 장치 등에서는, 박막 트랜지스터는 장치 전체의 일부분을 이루는 것이며, 그 이외의 대부분은 배선이나 지지 기판 등으로 이루어지는 경우가 적지 않다. 이러한 표시 장치(박막 트랜지스터 구동 표시 장치)를 박막 트랜지스터와 배선이나 지지 기판을 일체로서 동일한 제조 과정을 거쳐 제조하는 경우에는, 박막 트랜지스터를 작성하기 위한 고도하고 복잡한 제조 과정이 필요하게 되기 때문에, 일반적으로, 제조 비용이 고액이 된다. 그렇지만, 배선이나 지지 기판만을 위해서는, 고도하고 복잡한 제조 과정은 필요하지 않고, 제조 비용은 염가이다. 만약, 박막 트랜지스터와 배선이나 지지 기판을 별개로 작성하고, 필요로 되는 부분에만 박막 트랜지스터를 배치할 수 있으면, 박막 트랜지스터 구동 표시 장치의 제조 비용을 저감할 수 있다.
이러한 요망에 대해서, 전사원 기재(基材) 상에 박리층을 통하여, 박막 트랜지스터 등의 소자로 이루어지는 피전사층을 형성하고, 이것을 모두 전사 대상 기재에 접합하고서 박리층에 빛을 조사하고 박리를 생기게 해, 전사원 기재를 박리층으로부터 이탈시킴으로써, 전사 대상 기재 상의 소망한 위치에 소자를 형성하는 전사 방법이 개발되어 있다. 이러한 전사 방법은 예를 들면 일본국 특개평10-125931호 공보에 개시되고 있다(특허 문헌 1). 상술한 전사 방법을 사용함으로써, 필요로 되는 부분에만 박막 트랜지스터를 배치할 수 있으므로, 전체로서 평균하면, 이 박막 트랜지스터 구동 표시 장치의 제조 비용을 저감하는 것이 가능해진다. 또한, 이 때, 박리나 전사의 과정으로서는, 레이져 어블레이션(ablation)이나 접착제가 이용된다(T. Shimoda 등, Techn. Dig. IEDM 1999, 289(비특허 문헌 1), S. Utsunomiya 등, Dig. Tech. Pap. SID 2000, 916(비특허 문헌 2), T. Shimoda, Proc. Asia Display/IDW '01, 327(비특허 문헌 3), S. Utsunomiya 등, Proc. Asia Display/IDW '01, 339(비특허 문헌 4), S. Utsunomiya 등, AM-LCD '02, 공개 예정(비특허 문헌 5)).
특허 문헌 1 : 일본국 특개평10-125931호 공보
비특허 문헌 1 : T. Shimoda 등, Techn. Dig. IEDM 1999, 289
비특허 문헌 2 : S. Utsunomiya 등, Dig. Tech. Pap. SID 2000, 916
비특허 문헌 3 : T. Shimoda, Proc. Asia Display/IDW '01, 327
비특허 문헌 4 : S. Utsunomiya 등, Proc. Asia Display/IDW '01, 339
비특허 문헌 5 : S. Utsunomiya 등, AM-LCD '02, 공개 예정
상술한 전사 방법을 사용해 표시 장치를 제조하는 경우에는, 전사원 기재로부터 전사 대상 기재에 대해서 전사하는 대상이 되는 피전사체의 수가 많아지는 만큼 제조 수율이 저하하는 경향이 있다.
또한, 피전사체 위와 전사 대상 기재 위에 패드(전기적 접속을 담당하는 접속 단자)를 서로 대응시켜 형성해 둠으로써, 피전사체에 포함되는 소자와 전사 대상 기재에 포함되는 배선 등의 사이의 전기적인 접속을 행하는 것이 많지만, 이 경우에는 패드의 수가 많아지는 만큼 제조 수율이 저하하는 경향이 있다.
또한, 피전사체의 각각의 면적에 대해서도, 해당 면적의 대소에 따라 전사원 기재 상에 형성 가능한 피전사체의 수가 증감하기 때문에, 제조 비용을 좌우하는 요인이 된다.
그래서, 본 발명은 표시 장치의 제조 수율을 향상시키는 것을 목적으로 한다. 또한, 본 발명은 표시 장치의 제조 비용을 저감하는 것을 목적으로 한다.
상기 목적을 달성 하기 위해서, 본 발명은, 복수의 색화소를 포함하는 기본 화소를 복수 배열한 표시 영역을 포함하는 전기 광학 장치의 제조 방법으로서, 제 1 기판에 각 색화소를 구성하는 복수의 전기 광학 소자를 구동하기 위한 배선을 상기 기본 화소의 배열에 대응하여 형성하는 기판 배선 형성 공정과, 제 2 기판에 기본 화소의 복수의 색화소가 되는 복수의 전기 광학 소자를 구동하기 위한 구동 회로를 각 기본 화소마다에 전사 가능하게 칩화(化)하여 형성하고, 복수의 기본 화소 구동 칩을 얻는 기본 화소 구동 칩 형성 공정과, 각 기본 화소 구동 칩을 상기 제 2 기판으로부터 상기 제 1 기판에 전사하고, 배선의 기본 화소에 대응하는 각 영역에 구동 회로를 접속하는 기본 화소 구동 칩 전사 공정을 포함한다.
여기서, 본 발명에서의 「전기 광학 소자」에는, 일렉트로루미네선스(EL) 소자, 전기 발광 소자, 플라즈마 발광 소자, 전기영동소자, 액정 소자, LED 등의 소자가 포함된다. 또한, 본 발명에서, 「전사 가능하게 칩화하여」라는 것은 제 2 기판 위에서 각 기본 화소 구동 칩(피전사체)을 개별로 전사 대상으로 할 수 있도록 물리적으로 분리 가능한 상태로 형성하는 것을 말하고, 반드시 1개의 칩으로 분리(혹은 분할)되어 있는 것에 한정되는 것이 아니다.
예를 들면, 하나의 기본 화소에 3개의 색화소가 포함되어 있는 경우에는, 그것들 3개의 색화소의 각각에 대응해 박막 트랜지스터 등의 소자(피전사체)를 전사하는 것을 생각할 수 있지만, 그 경우에는, 각 기본 화소에 대한 전사 회수는 3회가 된다.
이것에 대해서, 본 발명에서는, 하나의 기본 화소에 포함되는 복수의 색화소를 구동하는 기능이 하나의 칩에 집약된 기본 화소 구동 칩을 제 2 기판 위에 형성한 뒤에, 박리 전사을 행하고 있기 때문에, 각 기본 화소에 대한 전사 회수는 1회 로 끝나게 된다. 즉, 본 발명에서는, 피전사체의 수를 적게 하고, 전사 회수를 저감할 수 있으므로, 그 만큼 전사 오류 등의 불량을 회피하는 것이 용이해져, 제조 수율을 향상시키는 것이 가능하게 된다.
바람직하게는, 상기 기본 화소 구동 칩은 복수의 전기 광학 소자의 각각의 동작 상태를 각각 제어하는 복수의 제어 수단을 포함해 구성된다.
각 제어 수단은 예를 들면, 박막 트랜지스터 등의 능동 소자를 단체(單體)로 사용해 구성하거나, 이러한 능동 소자를 복수 조합한다든지, 혹은 이것들과 캐패시터 등의 수동 소자를 적당히 조합한 회로를 구성함으로써 실현할 수 있다. 각 전기 광학 소자에 대해서 일대일로 대응시켜 제어 수단을 설치함으로써, 기본 화소 구동 칩에 포함되는 구동 회로의 구성이 간소화되어, 설계나 제조가 용이하게 된다.
바람직하게는, 상술한 제어 수단의 각각은, 전기 광학 소자에 흐르는 전류를 제어하는 제 1 트랜지스터와, 상기 제 1 트랜지스터를 입력 신호에 따라 동작시키는 제 2 트랜지스터를 포함해 구성된다.
이와 같이, 전기 광학 소자에 구동 전류를 공급하는 역할과, 전기 광학 소자의 선택/비선택 상태를 제어하는 역할을 다른 트랜지스터가 담당하도록 구성함으로써, 특히 비교적 큰 구동 전류가 필요한 전기 광학 소자(예를 들면, EL 소자 등)를 구동하는 경우에 매우 적합한 기본 화소 구동 칩을 실현하는 것이 가능하게 된다.
바람직하게는, 제어 수단의 각각에 포함되는 제 2 트랜지스터의 게이트 전극의 각각은, 각 제어 수단을 통하는 하나의 공통 배선에 접속되어 있다.
이것에 의해, 각 제 2 트랜지스터의 게이트 전극에 각각 배선을 설치하는 경우에 비해서, 배선의 수를 삭감할 수 있으므로, 기본 화소 구동 칩의 칩 사이즈를 저감하는 것이 가능하게 된다. 이것에 의해, 전사원 기판(제 2 기판)에 대해서, 피전사체인 기본 화소 구동 칩을 보다 많이 형성하는 것이 가능해지므로, 제조 비용을 저감할 수 있게 된다. 또한, 배선의 수의 저감에 의해, 칩 내의 배선의 레이아웃을 설계할 때의 자유도도 크게 되는 이점도 있다.
또한, 기본 화소 구동 칩에 내장되는 구동 회로와 외부와의 전기적 접속을 꾀하기 위한 접속 개소가 적게 되는 것으로부터도 칩 사이즈의 저감이 가능해진다. 또한, 접속 개소의 감소에 의해, 전사시에 접속 불량이 발생하는 빈도도 적게 된다. 이것들로부터, 제조 수율의 향상이나, 제조 비용의 저감이 가능해진다.
바람직하게는, 상기 기본 화소 구동 칩에는, 그 기본 화소 구동 칩과의 전기적 접속을 담당하는 복수의 제 1 접속 단자가 구비되고, 상기 제 1 기판에는, 기본 화소 구동 칩이 전사되어야 할 영역에 제 1 접속 단자와 일대일로 대응하도록 설치되고, 배선과 전기적 접속을 담당하는 복수의 제 2 접속 단자가 구비되어 있고, 상기 기본 화소 구동 칩 전사 공정에 있어서는, 복수의 제 1 및 제 2 접속 단자를 각각 맞닿도록 전사를 행함으로써 기본 화소 구동 칩과 제 1 기판 사이의 전기적 접속을 도모하고 있고, 기본 화소 구동 칩에 포함되는 공통 배선과, 이 공통 배선과 전기적으로 접속되어야 할 제 1 기판 위의 배선에는, 각각 하나의 제 1 및 제 2 접속 단자가 할당된다.
이것에 의해, 전기적 접속을 담당하는 접속 단자(패드)의 수를 적게 할 수 있으므로, 접속 개소의 감소에 의한 제조 수율의 향상을 실현할 수 있다. 또한, 기본 화소 구동 칩의 칩 사이즈를 저감하여 제조 비용을 저감하는 것이 가능하게 된다.
바람직하게는, 상기 기본 화소 구동 칩 전사 공정은, 기본 화소 구동 칩에 형성된 제 1 접속 단자 또는 제 1 기판 위에 형성된 제 2 접속 단자의 적어도 한쪽에 접착층을 형성하는 공정을 포함한다. 이것에 의해, 제 1 및 제 2 접속 단자 간의 접속을 보다 강고한 것으로 하는 것이 가능해진다.
바람직하게는, 복수의 제 1 접속 단자는, 상호간을 소정 거리 이간함과 함께, 기본 화소 구동 칩의 한 방향을 따라 2열로 배열해 형성된다. 이것에 의해, 복수의 제 1 접속 단자의 배치에 필요한 면적을 보다 적게 할 수 있으므로, 기본 화소 구동 칩의 칩 사이즈를 저감하는 것이 가능하게 된다. 또한, 제 1 접속 단자를 상술한 배치로 함으로써, 이것들 제 1 접속 단자와 일대일로 대응시켜 배치되어야 할 제 2 접속 단자에 대해서도, 그 배치에 필요한 면적을 보다 적게 하는 것이 가능하게 된다.
바람직하게는, 상기 기본 화소 구동 칩 형성 공정은, 제 2 기판과 기본 화소 구동 칩의 사이에 개재하고, 에너지의 부여에 의해서 상태 변화를 일으켜 기본 화소 구동 칩과의 고착 정도가 약해지는 성질을 가지는 박리층을 형성하는 공정을 포함한다. 이것에 의해, 전사시에 기본 화소 구동 칩을 제 2 기판으로부터 박리하는 것이 용이해진다. 또한, 에너지의 부여 방법에는, 열을 주는 방법이나 광조사를 행하는 방법 등 여러 가지 방법을 생각할 수 있지만, 특히, 레이저광 등을 사용한 광조사에 의한 방법이 바람직하다. 광조사에 의한 방법에 의하면, 임의의 영역으로의 에너지 부여를 행할 수 있고, 아울러 정확한 위치 맞춤이 가능해진다.
또한, 본 발명은 배선 기판 위에 기본 화소 회로를 복수 배열하여 이루어지는 전기 광학 장치를 제조하기 위해서 사용되는 전사 칩으로서, 기본 화소 회로를 구동하기 위한 구동 회로와, 배선 기판과 구동 회로를 접속하기 위한 복수의 접속 단자를 포함하고 있고, 이 복수의 접속 단자는 전사 칩의 전사면에 상기 전사면의 전체에 걸친 2열 배치의 패턴으로서 형성된다.
여기서, 본 발명에서의「전사 칩」이란 상술한 것 같은 전사 기술, 구체적으로는, 처음에 전사원이 되는 기판 위에 피전사체를 형성해 두고, 그 후에 피전사체를 전사원 기판과는 다른 전사 대상 기판(예를 들면, 최종 제품을 구성하는 기판)으로 전사하는 박리 전사 기술을 사용하는 경우에 있어서, 피전사체로서의 최소 단위가 되는 상태의 것을 말하고, 예를 들면, 각종의 소자나 이들의 조합으로 이루어지는 회로를 포함해 구성되어 소정의 기능을 담당하는 것이다.
상술한 본 발명에 관한 구성으로 함으로써, 복수의 접속 단자의 배치에 필요한 면적을 보다 적게 할 수 있으므로, 전사 칩의 칩 사이즈를 저감하는 것이 가능해진다. 이것에 의해, 전사원 기판(제 2 기판)에 대해서, 피전사체인 기본 화소 구동 칩을 보다 많이 형성하는 것이 가능해지므로, 제조 비용을 저감할 수 있게 된다.
바람직하게는, 상기 기본 화소 회로는 복수의 색화소를 각각 형성하는 복수의 전기 광학 소자를 포함하고, 상기 구동 회로는 복수의 전기 광학 소자의 각각을 구동 제어하는 기능을 구비한다. 이것에 의해, 구동 회로의 구성이 간소화되고, 설계나 제조가 용이해져, 제조 비용의 저감을 도모할 수 있게 된다.
또한, 본 발명은 상술한 본 발명에 관한 전사 칩을 기판 위에 복수 형성해 구성되는 전사원 기판이기도 하다. 또한, 바람직하게는, 상기 전사원 기판은 기판과 전사 칩의 사이에 개재하고, 에너지의 부여에 의해서 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 가지는 박리층을 더 포함한다.
또한, 본 발명은 상술한 제조 방법을 사용해 제조되는 전기 광학 장치이기도 하다. 혹은, 본 발명은 상술한 전사 칩 또는 상술한 전사원 기판을 사용해 제조되는 전기 광학 장치이기도 하다. 이것에 의해, 전기 광학 장치의 저비용화 및 제조 수율의 저감이 가능해진다. 또한, 본 발명에서의「전기 광학 장치」에는 일렉트로루미네선스(EL) 소자, 전기 발광 소자, 플라즈마 발광 소자, 전기영동소자, 액정 소자 등의 각종의 전기 광학 소자를 포함해 구성되는 표시 장치가 포함된다.
또한, 본 발명은 상술한 본 발명에 관한 전기 광학 장치를 표시부로서 사용하는 전자 기기이기도 하다. 여기서, 전자 기기에는 비디오 카메라, 휴대 전화, 퍼스널 컴퓨터, 휴대형 정보 단말장치(이른바 PDA)나, 기타 각종의 것이 포함된다. 본 발명에 관한 전기 광학 장치를 사용함으로써, 표시부를 저비용에 구성할 수 있으므로, 전자 기기의 저비용화를 도모할 수 있게 된다.
(발명의 실시 형태)
이하, 본 실시 형태의 박막 트랜지스터 구동 표시 장치에 대해서, 그 구조 및 제조 방법을 상세하게 설명한다. 본 실시 형태에서는, 박막 트랜지스터 구동 표시 장치의 일례로서, 유기 EL 표시 장치에 대해서 설명을 행한다.
도 1은 본 실시 형태의 유기 EL 표시 장치의 구성에 대해서 개략적으로 나타내는 도면이다. 도 1에 나타내는 유기 EL 표시 장치(100)는 3 개의 색화소(1, 2, 3)를 포함해 구성되는 화소(기본 화소)(101)를 매트릭스 형상으로 다수 배열해 구성되어 있다.
각 색화소는 예를 들면, 색화소(1)가 적색, 색화소(2)가 녹색, 색화소(3)가 청색에 대응하고 있다. 각 화소(101)는 복수의 박막 트랜지스터(TFT)를 포함해 구성되는 구동 회로를 내장한 칩을 사용해 구동된다.
도 2는 화소(101)의 구조에 대해서 설명하는 도면이다. 도 2의 (a)는 화소(101)의 평면도를 나타내고, 도 2의 (b)는 도 2의 (a)에 있어서의 A-A' 단면도를 나타내고 있다. 또한, 도 2의 (a)에서는 설명의 편의상, 구성요소의 일부를 생략해 나타내고 있다.
도 2에 나타내는 것처럼, 화소(101)는 유리 등의 절연 재료로 이루어지는 기판(10) 상에, 하층(下層)측으로부터 순서대로, 제 1 배선층(12), 제 2 배선층(14), 발광 소자층(16)을 적층해 형성되어 있다. 또한, 도 2의 (a)에서는, 제 1 및 제 2 배선층의 구조를 설명하기 위해서, 제 2 배선층(14)의 일부와 발광 소자층(16)이 생략되어 나타나고 있다.
제 1 배선층(12)는 기판(10) 상에 형성되는 신호선(배선)(20)과, 이 신호선(20)과 제 2 배선층에 포함되는 신호선(후술함)과의 사이를 전기적으로 접속하기 위한 플러그(plug)(22)를 포함해 구성되고 있다. 또한, 각 신호선(20)이나 각 플러그(22)의 사이에는, 절연 부재(예를 들면, 산화 실리콘 등)가 형성되어 있다. 또한, 도 2의 (a)에서는 상기 절연 부재에 대해서는 생략하고 나타내고 있다.
제 2 배선층(14)은 제 1 배선층(12) 상에 형성되는 신호선(배선)(30)과, 이 신호선(30)과 발광 소자층(16)에 포함되는 전극(후술함)과의 사이를 전기적으로 접속하기 위한 플러그(32)와, 발광 소자층(16)을 구동하기 위한 칩(34)과, 이 칩(34)과 신호선(30)과의 사이를 전기적으로 접속하기 위한 복수의 패드(36)로 이루어지는 패드군(38)을 포함해 구성되고 있다. 또한, 도 2의 (a)에서는 도시를 생략하고 있지만, 각 신호선(30)이나 각 플러그(32) 등의 사이에는, 절연부재(예를 들면, 산화 실리콘 등)가 형성되고 있다. 또한, 도 2의 (a)에서는, 칩(34)에 대해서도 생략해 나타내고 있지만, 이 칩(34)은 상술한 패드군(38) 상에 형성된다.
본 실시 형태에서는, 상술한 칩(34)은 복수의 박막 트랜지스터를 포함해 구성되고 있고, 1개의 화소(101) 내에 포함되는 각 색화소(1, 2, 3)를 각각 독립으로 제어하는 기능을 구비하고 있다. 이 칩(34)은 기판(10)과는 다른 기판(전사원 기판) 위에 형성되어, 그 후에 전사원 기판으로부터 박리해 기판(10)에 전사함으로써 형성된다. 이 전사 방법의 상세에 대해서는 후술한다.
발광 소자층(16)은 제 2 배선층(14) 상에 형성되는 3개의 화소 전극(40)과, 이 화소 전극(40)과 대향해 형성되는 공통 전극(42)과, 각 화소 전극(40)과 공통 전극(42)의 사이에 형성되는 3개의 발광층(44)과, 공통 전극(42)상 에 형성되는 보호층(46)을 포함해 구성되고 있다. 또한, 각 화소 전극(40)이나 각 발광층(44) 등의 사이에는, 절연부재(예를 들면, 산화 실리콘 등)가 형성되고 있다. 각 화소 전 극(40)과 그 위에 적층되는 각 발광층(44), 및 공통 전극(42)에 의해서 3개의 색 화소(1, 2, 3)가 각각 구성되고 있다. 상술한 칩(34)에 의해, 각 화소 전극(40)을 통해서 각 발광층(44)에 대해서 각각 독립으로 전류가 공급되도록 되어 있어, 각 색화소(1, 2, 3)가 각각 독립으로 스위칭된다.
이와 같이, 3개의 색화소에 대한 구동 회로를 1개의 칩(34)에 집약해 형성함으로써 각 색화소(1, 2, 3)의 각각 대해 개별적으로 박막 트랜지스터 등을 전사하는 경우에 비해서, 전사 대상이 되는 칩의 수가 1/3로 삭감되어, 전사 회수를 1/3로 삭감할 수 있으므로, 제조시의 수율을 향상 시키는 것이 가능해진다. 또한, 이 칩(34)이 「기본 화소 구동 칩」 및「전사 칩」에 대응하고 있다.
다음으로, 본 실시 형태의 칩(34)의 내부 구조에 대해서, 구체적인 예를 나타내 상세하게 설명한다.
도 3은 칩(34)의 내부 구조를 나타내는 평면도이다. 도 3에서는, 칩(34) 내에 포함되는 박막 트랜지스터(TFT)나 배선 등의 구조를 알기 쉽게 하기 위해서, 이들의 박막 트랜지스터 등 윗면에 설치되는 구성 요소를 생략해 나타내고 있다. 도 시를 생략되고 있는 구성 요소에 대해서는, 아래에서 설명한다.
도 3에 나타내는 것처럼, 칩(34)는 우측의 영역에 상하 방향으로 늘어놓아 형성되고 있는 3개의 스위칭 박막 트랜지스터(ST1, ST2, ST3)와, 좌측의 영역에 좌우 방향으로 늘어놓아 형성되고 있는 3개의 드라이빙 박막 트랜지스터(DT1, DT2, DT3)를 포함해 구성되고 있다.
본 실시 형태에서는, 하나의 색화소에 대해서, 하나의 스위칭 박막 트랜지스 터와 하나의 드라이빙 박막 트랜지스터를 조합하여 구성되는 화소 회로에 의해서 구동하고 있다. 구체적으로는, 도 3에 나타내는 스위칭 박막 트랜지스터(ST1)는 입력 신호(주사 신호)에 따라 드라이빙 박막 트랜지스터(DT1)를 동작시킨다. 드라이빙 박막 트랜지스터(DT1)는 색화소(1)를 구성하는 발광층(44)에 흘리는 전류를 제어한다. 이와 같이, 스위칭 박막 트랜지스터(ST2)와 드라이빙 박막 트랜지스터(DT2)를 조합한 화소 회로에 의해서, 색화소(2)를 구성하는 발광층(44)에 흘리는 전류를 제어한다. 스위칭 박막 트랜지스터(ST3)와 드라이빙 박막 트랜지스터(DT3)를 조합한 화소 회로에 의해서, 색화소(3)를 구성하는 발광층(44)에 흘리는 전류를 제어한다.
상술한 각 스위칭 박막 트랜지스터 및 각 드라이빙 박막 트랜지스터는, 제 1 배선층과, 박막 트랜지스터의 활성 영역 등을 형성하는 반도체막을 포함하고 있고, 제 1 배선층 상에 형성되는 반도체층과, 이 반도체층 상에 형성되는 제 2 배선층을 포함해 구성되고 있다. 도 3에서는, 각 층을 알기 쉽게 하기 위해서, 제 1 배선층이 흰색, 반도체층이 오른쪽 내림의 성긴 햇칭(hatching), 제 2 배선층이 오른쪽 오름의 가는 햇칭에 의해 각각 나타나 있다. 또한, 각 층의 층간(層間)에는, SiO2 등으로 이루어지는 절연층이 형성되어 있다.
도 4는 칩(34)의 층 구조를 설명하기 위한 부분 단면도이다. 도 4에서는, 일례로서, 스위칭 박막 트랜지스터(ST2)의 평면도를 도 4의 (a)에 나타내는 것과 동시에, 도 4의 (a)의 B-B' 단면도를 도 4의 (b)에 나타내고 있다.
도 4의 (b)에 나타내는 것처럼, 칩(34)은 기재(基材)(56) 상에, 제 1 배선층(50), 반도체층(52), 제 2 배선층(54)을 순서대로 적층해 구성되고 있다. 제 1 배선층(50)은 스위칭 박막 트랜지스터(ST2)의 게이트 전극을 겸하는 배선(50a)을 포함해 구성되어 있다. 반도체층(52)은 스위칭 박막 트랜지스터(ST2)의 활성 영역을 담당하는 반도체막(52b)과, 이 반도체막(52b)과 제 2 배선층(54)을 전기적으로 접속하기 위한 플러그(53a, 53b)를 포함해 구성되고 있다. 제 2 배선층(54)은 스위칭 박막 트랜지스터(ST2)의 소스/드레인 영역에 전류를 공급하는 기능을 담당하는 배선(54c, 54d)을 포함해 구성되고 있다. 또한, 도시를 생략하는 다른 박막 트랜지스터에 대해서도, 도 4에 나타내는 스위칭 박막 트랜지스터(ST2)와 같은 층 구조를 가지고 있다.
다음에, 도 3을 참조하면서, 제 1 배선층, 반도체층, 제 2 배선층의 각각에 대해서, 그 구조를 더욱 상세하게 설명한다.
제 1 배선층(50)은 배선(50a~50d)을 포함하여 구성되고 있다. 배선(50a)은 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)의 게이트 전극을 겸하고 있는 것과 동시에, 제 2 배선층에 포함되는 배선(54a)과 전기적으로 접속되고 있다. 이 배선(50a)에 대해서, 배선(54a)을 통해서 주사 신호를 공급함으로써, 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)의 동작을 제어할 수 있다.
또한, 배선(54a)은 도 3에서는 도시를 생략하고 있지만, 실제로는 제 2 배선층 위측에 설치되는 패드(전기적 접속을 담당하는 접속 단자)와 전기적으로 접속 되어 있고, 이 패드를 통해서 칩(34)의 외부로부터 배선(54a)에 주사 신호가 전달 된다. 패드의 상세에 대해서는 아래에서 설명한다. 이와 같이 본 실시 형태에서는, 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)에 주사 신호를 공급하는 배선을 공통화하여 한 개의 공통 배선으로 함으로써, 제 1 배선층의 형성에 필요한 면적을 삭감함과 함께 패드의 수를 삭감하고, 칩(34)의 사이즈의 축소를 달성하고 있다. 또한, 패드수(바꿔 말하면 접속 개소)가 적게 됨으로써, 전사시에 접속 불량이 발생하는 빈도도 적게 된다. 이런 것들로부터도, 제조 수율의 향상이나, 제조 비용의 저감이 가능하게 된다.
배선(50b)은 반도체막(52a)과 전기적으로 접속되어 있고, 스위칭 박막 트랜지스터(ST1)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT1)에 전달하는 기능을 담당함과 동시에, 드라이빙 박막 트랜지스터(DT1)의 게이트 전극을 겸한다.
배선(50c)은 제 2 배선층에 포함되는 배선(54d)을 통하여 반도체막(52b)과 전기적으로 접속되어 있고, 스위칭 박막 트랜지스터(ST2)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT2)에 전달하는 기능을 담당함과 동시에, 드라이빙 박막 트랜지스터(DT2)의 게이트 전극을 겸한다.
배선(50d)은 반도체막(52c)과 전기적으로 접속되어 있고, 스위칭 박막 트랜지스터(ST3)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT3)에 전달하는 기능을 담당함과 동시에, 드라이빙 박막 트랜지스터(DT3)의 게이트 전극을 겸한다.
반도체층(52)은 반도체막(52a~52f)을 포함하여 구성되어 있다. 반도체막(52a)은 일단측이 배선(54b)과 접속되고, 타단측이 배선(50b)과 접속되어 있고, 스위칭 박막 트랜지스터(ST1)의 활성 영역을 담당한다. 반도체막(52b)은 일 단측이 배선(54c)과 접속되고, 타단측이 배선(54d)과 접속되어 있고, 스위칭 박막 트랜지스터(ST2)의 활성 영역을 담당한다. 반도체막(52c)은 일단측이 배선(54e)과 접속되고, 타단측이 배선(50d)과 접속되어 있고, 스위칭 박막 트랜지스터(ST3)의 활성 영역을 담당한다.
반도체막(52d)은 배선(54g, 54f)의 각각과 접속됨과 동시에, 후술하는 패드(여기서는 도시하지 않음)와 접속되어 있고, 드라이빙 박막 트랜지스터(DT1)의 활성 영역을 담당한다. 반도체막(52e)은 배선(54h, 54i)의 각각과 접속됨과 동시에, 후술하는 패드(여기서는 도시하지 않음)와 접속되어 있고, 드라이빙 박막 트랜지스터(DT2)의 활성 영역을 담당한다. 반도체막(52f)은 배선(54j, 54k)의 각각과 접속됨과 동시에, 후술하는 패드(여기서는 도시하지 않음)와 접속되어 있고, 드라이빙 박막 트랜지스터(DT3)의 활성 영역을 담당한다.
제 2 배선층(54)은 배선(54a~54k)을 포함하여 구성되어 있다. 여기서, 제 2 배선층(54) 위측에 형성되고, 칩(34)의 내부 회로와 외부와의 전기적 접속을 담당하는 패드에 대해서, 배선(54a~54k)과의 접속 관계를 포함해서 설명한다.
도 5는 패드에 대해서 설명하는 도면이다. 도 5에 나타내는 것처럼, 칩(34)의 제 2 배선층(54) 위측에는, 10개의 패드(56a~56j)가 설치된다. 본 실시 형태에서는, 각 패드(56a) 등은 직방체(直方體) 형상의 돌기부로서 형성된다. 이들의 패드(56a~56j)는 상술한 화소(101)에 포함되는 각 패드(36)(도 2 참조)와 일대일로 대응하도록 구성되어 있다. 도 5에 나타내는 칩(34)을 반전하고, 각 패드(56a) 등을 상술한 도 2에 나타내는 화소(101)에 포함되는 패드군(38)의 각 패드(36)에 대 해서 마주보게 하도록, 칩(34)이 접합(bonding)된다. 칩(34)의 접합 방법에 대해서는 후술한다.
패드(56a)는 플러그(55a)를 통해서 배선(54a)과 전기적으로 접속되어 있다. 이 패드(56a)를 통해서 외부로부터 배선(54a)에 주사 신호가 공급되고, 스위칭 트랜지스터(ST1~ST3)가 구동된다.
패드(56b)는 플러그(55b)를 통해서 배선(54b)과 전기적으로 접속되어 있다. 이 패드(56b)를 통해서 외부로부터 배선(54b)에 전류가 공급되고, 스위칭 박막 트랜지스터(ST1)의 활성 영역에 전류가 공급된다.
패드(56c)는 플러그(55c)를 통해서 배선(54c)과 전기적으로 접속되어 있다. 이 패드(56c)를 통해서 외부로부터 배선(54c)에 전류가 공급되고, 스위칭 박막 트랜지스터(ST2)의 활성 영역에 전류가 공급된다.
패드(56d)는 플러그(55d)를 통해서 배선(54e)과 전기적으로 접속되어 있다. 이 패드(56d)를 통해서 외부로부터 배선(54e)에 전류가 공급되고, 스위칭 박막 트랜지스터(ST3)의 활성 영역에 전류가 공급된다.
패드(56e)는 플러그(55e)를 통해서 배선(54f)과 전기적으로 접속되어 있다. 이 패드(56e)를 통해서 외부로부터 배선(54f)에 전류가 공급되고, 드라이빙 박막 트랜지스터(DT1)의 활성 영역에 전류가 공급된다.
패드(56f)는 플러그(55f)를 통해서 배선(54g)과 전기적으로 접속되어 있다. 이 패드(56f)는 상술한 패드(36)의 하나와 전기적으로 접속된다. 그리고, 드라이빙 박막 트랜지스터(DT1)로부터 출력되는 전류가 배선(54g), 플러그(55f), 패드(56f) 및 이 패드(56f)와 전기적으로 접속된 패드(36)를 통해서, 색화소(1)에 공급된다.
패드(56g)는 플러그(55g)를 통해서 배선(54h)과 전기적으로 접속되어 있다. 이 패드(56g)를 통해서 외부로부터 배선(54h)에 전류가 공급되고, 드라이빙 박막 트랜지스터(DT2)의 활성 영역에 전류가 공급된다.
패드(56h)는 플러그(55h)를 통해서 배선(54i)과 전기적으로 접속되어 있다. 이 패드(56h)는 상술한 패드(36)의 하나와 전기적으로 접속된다. 그리고, 드라이빙 박막 트랜지스터(DT2)로부터 출력되는 전류가 배선(54i), 플러그(55h), 패드(56h) 및 이 패드(56h)와 전기적으로 접속된 패드(36)를 통해서, 색화소(2)로 공급된다.
패드(56i)는 플러그(55i)를 통해서 배선(54j)과 전기적으로 접속되어 있다. 이 패드(56i)를 통해서 외부로부터 배선(54j)에 전류가 공급되고, 드라이빙 박막 트랜지스터(DT3)의 활성 영역에 전류가 공급된다.
패드(56j)는 플러그(55j)를 통해서 배선(54k)과 전기적으로 접속되어 있다. 이 패드(56j)는 상술한 패드(36)의 하나와 전기적으로 접속된다. 그리고, 드라이빙 박막 트랜지스터(DT3)로부터 출력되는 전류가 배선(54k), 플러그(55i), 패드(56i) 및 이 패드(56i)와 전기적으로 접속된 패드(36)를 통해서, 색화소(3)에 공급된다.
다음으로, 칩(34) 상에 설치되는 10개의 패드(56a~56j)와, 이들의 패드(56a) 등과 일대일로 대응해 설치되는 10개의 패드(36)의 배치에 대해서 설명한다. 또한, 각 패드(56a) 등과, 각 패드(36)의 배치는 같게 되므로, 여기에서는 칩(34)에 설치되는 패드(56a) 등의 배치에 대해서만 설명하고, 패드(36)에 관한 설명은 생략한다.
도 6은 칩(34) 상에 설치되는 각 패드의 배치에 대해서 설명하는 도면이다. 도 6의 (a)는 본 실시 형태에서의 패드의 배치에 대해서 설명하는 도면이다.
또한, 도 6의 (b)는 패드 배치의 비교예에 대해서 설명하는 도면이다.
도 6의 (a)에 나타내는 것처럼, 각 패드(56a) 등은 칩(34)의 길이 방향(도시의 X방향)으로 5개 늘어놓고, 길이 방향과 직교하는 Y방향으로 2개 늘어놓는 배치(5×2개의 배치)로 되어 있다. 각 패드의 사이는 설계상이나 제조상의 여러가지 사정을 고려해 적당히 설정되는 소정 거리(도시의 예에서는 1O㎛)를 이간해 배치되고 있다.
이와 같이, 각 패드를 칩(34)의 한 방향을 따라 2열로 배치함으로서, 도 6의 (b)에 나타내는 것처럼 각 패드를 3열로 배치한 경우, 혹은 3열 이상으로 배치한 경우에 비해서, 칩(34)의 면적을 삭감하는 것이 가능하게 되고, 제조 비용을 저감하는 것이 가능하게 된다. 이 점에 대해서, 도 6에 예시한 수치를 사용해 더 구체적인 예로 설명한다.
도 6에 나타내는 구체예에서는, 패드(56a~56j)의 개수를 10개, 각 패드의 사이즈를 24㎛×15㎛, 각 패드의 간격을 10㎛로 하고 있다. 또한, 이들의 수치는, 제조 과정의 성능, 설계 등의 사정에 의해 정해지는 것이지만, 예시의 수치에 한정되는 것은 아니다.
도 6의 (a)에 나타내는 것처럼, 각 패드를 2열로 배치하는 경우의 칩(34)의 면적은 6400㎛2 (=160㎛×40㎛이 되고, 각 패드를 3열로 배치하는 경우의 칩(34)의 면적은 8190㎛2 (=126㎛×65㎛)가 된다. 이 결과로부터, 각 패드를 2열로 배치함으로써 칩(34)의 칩 면적이 삭감되는 것을 안다.
본 실시 형태의 칩(34)은 상술한 것과 같은 구성을 갖고 있고, 다음에, 본 실시 형태의 유기 EL 표시 장치의 제조 방법에 대해서 설명을 행한다. 본 실시 형태에서는, 상술한 칩(34)을 전사원 기판 위에 복수 형성해 두고, 그 후 상기 칩(34)을 제 1 기판으로부터 박리해, 유기 EL 표시 장치를 구성하는 기판 위로 전사하는 전사 기술을 사용하고 있다. 이하의 설명에서는, 칩(34)의 전사 방법에 대해서 주목해 상세하게 설명한다.
도 7 및 도 8은 본 실시 형태에 관한 제조 방법을 설명하는 도면이다. 이 전사 방법은, 이하에 설명하는 제 1 공정 ~ 제 5공정을 포함하고 있다.
<제 1 공정>
제 1 공정은 도 7의 (a)에 나타내는 것처럼, 전사원 기판(60) 상에 박리층(광흡수층)(62)을 형성한다.
전사원 기판(60)은 빛이 투과할 수 있는 투광성을 갖는 것인 것이 바람직하다. 이것에 의해, 전사원 기판을 통해서 박리층에 빛을 조사할 수 있어, 박리층을 광조사에 의해서 신속 또한 정확하게 박리시킬 수 있다. 이 경우, 빛의 투과율은 10% 이상인 것이 바람직하고, 50% 이상인 것이 보다 바람직하다. 이 투과율이 높 을수록 빛의 감쇠(로스)가 보다 적게 되어, 박리층(62)을 박리하는 것에 보다 작은 광량으로 끝낼 수 있기 때문이다.
또한, 전사원 기판(60)은 신뢰성이 높은 재료로 구성되어 있는 것이 바람직하고, 특히, 내열성이 뛰어난 재료로 구성되어 있는 것이 바람직하다. 그 이유는, 예를 들면, 피전사체로서의 칩(34)을 형성할 때에, 그 종류나 형성 방법에 의해서는 공정 온도가 높게 되는(예를 들면 350~1000℃ 정도) 경우가 있지만, 그 경우에서도, 전사원 기판(60)이 내열성이 뛰어나다면, 전사원 기판(60) 위로의 칩(34)의 형성시에, 그 온도 조건 등의 성막 조건의 설정 폭이 넓어지기 때문이다. 이것에 의해, 전사원 기판 위에 다수의 칩을 제조할 때에, 소망한 고온 처리가 가능하게 되고, 신뢰성이 높고 고성능의 소자나 회로를 제조할 수 있다.
따라서, 전사원 기판(60)은 칩(34)의 형성 시의 최고 온도를 Tmax로 했을 때, 왜점(歪点)이 Tmax 이상의 재료로 구성되고 있는 것이 바람직하다. 구체적으로는, 전사원 기판(60)의 구성 재료는, 왜점이 350℃ 이상의 것이 바람직하고, 50O℃이상의 것이 보다 바람직하다. 이러한 것으로서는, 예를 들면, 석영 유리, 코닝(corning) 7059, 일본전기 유리 OA-2 등의 내열성 유리를 들 수 있다.
또한, 전사원 기판(60)의 두께는 특히 한정되어 있지 않지만, 통상은, 0.1~5.0mm 정도인 것이 바람직하고, 0.5~1.5mm 정도인 것이 보다 바람직하다. 전사원 기판(60)의 두께가 보다 두꺼우면 보다 강도가 상승하고, 보다 얇으면 전사원 기판(60)의 투과율이 낮은 경우에, 빛의 감쇠를 보다 생기기 어렵게 되기 때문이다.
또한, 전사원 기판(60)의 빛의 투과율이 높은 경우에는, 그 두께는 상기 상한치를 넘는 것이어도 좋다. 또한, 빛을 균일하게 조사할 수 있도록, 전사원 기판(60)의 두께는, 균일인 것이 바람직하다.
이와 같이 전사원 기판에는 수많은 조건이 있지만, 전사원 기판은 최종 제품이 되는 전사 대상 기판과는 다르고, 반복 이용할 수 있기 때문에, 비교적 고가의 재료를 사용해도 반복 사용에 의해서 제조 비용의 상승을 적게 할 수 있다.
박리층(62)은 조사되는 빛을 흡수하고, 그 층내(層內) 및/또는 계면에서 박리(이하, 「층내 박리」, 「계면 박리」라고 한다)를 생기도록 하는 성질을 갖는 것이고, 바람직하게는, 빛의 조사에 의해, 박리층(11)을 구성하는 물질의 원자간 또는 분자간의 결합력이 소실 또는 감소하는 것, 즉, 어블레이션이 생겨서 층내 박리 및/또는 계면 박리에 이르는 것이 좋다.
또한, 빛의 조사에 의해, 박리층(62)으로부터 기체가 방출되고, 분리 효과가 발현되는 경우도 있다. 즉, 박리층(62)에 함유되고 있던 성분이 기체가 되어 방출되는 경우와, 박리층(62)이 빛을 흡수해 일순간 기체가 되고, 그 증기가 방출되어, 분리에 기여하는 경우가 있다. 이러한 박리층(62)의 조성으로서는, 예를 들면, 다음 A~F에 기재되는 것을 들 수 있다.
(A) 어모퍼스(amorphous) 실리콘(a-Si)
이 어모퍼스 실리콘 중에는, 수소(H)가 함유되어 있어도 좋다. 이 경우, H의 함유량은, 2원자% 이상 정도인 것이 바람직하고, 2~20원자% 정도인 것이 보다 바람직하다.
(B) 산화 규소 또는 규산 화합물, 산화 티탄 또는 티탄산 화합물, 산화 지르코늄 또는 지르코늄산 화합물, 산화 란탄 또는 란탄산 화합물 등의 각종 산화물 세라믹스, 유전체(강유전체) 혹은 반도체
(C) PZT, PLZT, PLLZT, PBZT 등의 세라믹스 혹은 유전체(강유전체)
(D) 질화 규소, 질화 알루미늄, 질화 티탄 등의 질화물 세라믹스
(E) 유기 고분자 재료
유기 고분자 재료로서는, -CH-, -CO-(케톤), -CONH-(아미드), -NH-(이미드), -COO-(에스테르), -N=N-(아조), -CH=N-(시프) 등의 결합(빛의 조사에 의해 이들의 결합이 절단됨)을 가지는 것, 특히, 이들의 결합을 많이 가지는 것이면 어떠한 것 이라도 좋다. 또한, 유기 고분자 재료는, 구성식 중에 방향족 탄화수소(1 또는 2 이상의 벤젠환(環) 또는 그 축합환(環))을 가지는 것이어도 좋다.
이러한 유기 고분자 재료의 구체적인 예로서는, 폴리에틸렌, 폴리프로필렌과 같은 폴리올레핀(polyolefin), 폴리이미드, 폴리아미드, 폴리에스테르, 폴리메틸메타크릴레이트(PMMA), 폴리페닐렌설파이드(polyphenylene sulfides)(PPS), 폴리에테르술폰(PES), 엑폭시 수지 등을 들 수 있다.
(F) 금속
금속으로서는, 예를 들면, Al, Li, Ti, Mn, In, Sn, Y, La, Ce, Nd, Pr, Gd, Sm 또는 이들 중 적어도 1종을 포함하는 합금을 들 수 있다. 그 외, 박리층을 수소 함유 합금으로 구성할 수도 있다. 박리층에 수소 함유 합금을 사용한 경우, 빛의 조사에 수반해 수소가 방출되고, 이것에 의해서 박리층에서의 박리가 촉진되기 때 문이다.
또한, 박리층을 질소 함유 합금으로 구성할 수도 있다. 박리층에 질소 함유 합금을 사용한 경우, 빛의 조사에 수반해 질소가 방출되고, 이것에 의해서 박리층에서의 박리가 촉진되기 때문이다. 또한, 박리층을 다층막으로 이루어지는 것으로 할 수도 있다. 다층막은, 예를 들면 어모퍼스 실리콘막과 그 위에 형성된 금속막으로 이루어지는 것으로 할 수 있다. 다층막의 재료로서, 상기한 세라믹스, 금속, 유기 고분자 재료 중 적어도 일종으로 구성할 수도 있다.
박리층(62)의 형성 방법은, 특히 한정되지 않고, 막조성이나 막두께 등의 여러 조건에 따라 적당히 선택된다. 예를 들면, CVD, 스퍼터링 등의 각종 기상(氣相) 성막법, 각종 도금법, 스핀 코트 등의 도포법, 각종 인쇄법, 전사법, 잉크젯 코팅법, 분말 제트법 등을 들 수 있고, 이들 중 2이상을 조합하여 형성할 수도 있다.
또한, 도 7의 (a)는 나타내고 있지 않지만, 전사원 기판(60)과 박리층(62)의 성상(性狀)에 따라, 양자(兩者)의 밀착성의 향상 등을 목적으로 한 중간층을 전사원 기판(60)과 박리층(62)의 사이에 설치해도 좋다. 이 중간층은, 예를 들면 제조시 또는 사용시에서 피전사층을 물리적 또는 화학적으로 보호하는 보호층, 절연층, 피전사층으로의 또는 피전사층으로부터의 성분의 이행(migration)을 저지하는 배리어층, 반사층으로서의 기능 중 적어도 하나를 발휘하는 것이다.
<제 2공정>
다음으로, 제 2 공정에 대해서 설명한다. 제 2 공정은 도 7의 (b)에 나타내 는 것처럼, 박리층(62) 상에 복수의 칩(34)을 형성한다. 복수의 칩(34)으로 구성되는 층을 피전사층(64)으로 칭한다. 각 칩(34)은 상술한 것처럼 6개의 박막 트랜지스터를 포함해 구성된다.
박막 트랜지스터의 제조에는, 어느 정도의 고온 공정이 요구되고, 박막 트랜지스터를 형성하는 기재는 전사원 기판과 같이 여러 가지의 조건을 만족할 필요가 있다.
본 실시 형태의 제조 방법에서는, 여러 가지의 제조 조건을 만족하는 전사원 기판에서 박막 트랜지스터를 제조하고나서, 이 제조 조건을 만족하지 않는 최종 기판에 박막 트랜지스터를 전사하는 것이 가능하게 된다. 즉, 본 실시 형태의 제조 방법에서는, 최종 기판으로서, 보다 염가의 재료로 이루어지는 기판을 사용할 수 있게 되어 제조 비용을 삭감하는 것이 가능하게 되는 이점이나, 가요(可撓)성을 갖는 플렉서블 기판 등을 사용할 수 있게 되어 최종 기판의 선택의 폭이 넓게 되는 등의 이점이 있다.
여기서, 피전사층(64)에서의 각 칩(34)의 분리에 대해서 설명한다. 각 칩(34)의 분리 방법으로서는, 각각을 에칭 등에 의해 분리하는 방법, 특히 분리시키기 위한 구조를 설치하지 않는 방법, 박리층만을 분리하는 방법 및 소정의 구조를 전사원 기판에 형성함으로써 개개의 피전사체로 분리하기 쉽게 하는 방법을 생각할 수 있다. 여기에서는 개개의 칩(34)을 완전하게 분리하는 방법을 설명한다.
도 7의 (c)에 나타내는 것처럼, 각 칩(34)을 개개로 분리하기 위해서, 칩(34)에 상당하는 영역의 외주에 웨트 에칭 또는 드라이 에칭 등에 의해서 오목부 구조가 되는 홈(62c)을 형성하여 각각의 칩(34)을 섬 형상으로 남긴다. 이 홈(62c)은 기판의 두께 방향에서, 피전사층(64)의 전부 및 박리층(62)의 전부(도 7의 (c) 참조) 또는 일부(도 7의 (d) 참조)를 컷하고 있다. 이 컷은 피전사층(64)만을 대상으로 하는 것보다 얕은 것이어도 좋다. 이 홈(62c)은 도 7의 (d)에 나타내는 것처럼 박리층(62)의 일부까지 에칭하여 형성해 두는 것 외, 도 7의 (c)에 나타내는 것처럼, 박리층(62)도 완전하게 에칭하여, 각각의 칩(34)과 그 직하(直下)의 박리층(62)을 같은 형상으로 섬 형상으로 남기도록 해도 좋다. 동일한 칩(34)을 형성하고, 동일한 피치로 에칭해 각 피전사체를 전사원 기판(60) 상에 늘어놓은 배치로 함으로써, 박리 공정(후술하는 제 4 및 제 5 공정)에서 소망한 칩(34)만을 전사하는 것이 용이해진다.
미리 피전사층(62)을 컷해 둠으로써, 박리체의 일부를 그 영역의 형태를 따라 깨끗하게 박리하는 것이 가능하게 되어, 상기 영역이 박리시에 파괴되는 것을 방지할 수 있게 된다. 또한 박리에 수반하는 피전사층(62)의 파단(破斷)이 인접 영역에 미치지 않도록 하는 것이 가능하게 된다. 또한, 막두께 방향으로 컷을 넣어 둠으로써, 특정의 칩(34)을 전사 대상 기재에 접합하기 위한 접착층의 접합력이 약한 경우이어도 칩(34)을 벗기는 것을 가능하게 한다.
또한, 전사 대상이 되는 영역의 외관이 명확하기 때문에 기판 사이의 전사시의 위치 맞춤이 용이해진다.
또한, 도 7의 (e)에 나타내는 것처럼, 박리층(62)의 칩(34)으로의 접착 면적이 피전사체의 박리층 접합면의 전체 면적보다도 작게 되도록 오버 에칭해도 좋다. 이와 같이 박리층(62)을 오버 에칭함으로써, 박리층의 면적이 적게 되기 때문에 박리층(62)에 빛을 조사하여 박리할 때에 적은 힘으로 확실히 박리할 수 있음과 동시에, 박리층(62)을 축소함으로써 박리시에 필요한 광 에너지양을 줄일 수 있기 때문이다.
또한, 도 7의 (d)에 나타내는 것처럼, 피전사층(64)만 에칭하여 홈(62c)을 형성해 두고 박리층(62)은 연속시킨 채로 남겨 두어도 좋다. 칩(34)이 형성된 영역에 빠짐없이 에너지를 부여할 수 있다면 이 영역의 박리층(62)에 확실하게 박리를 생기게 할 수 있기 때문에, 박리층(62) 자체에 균열을 마련하지 않아도 소망한 피전사체만을 박리시킬 수 있다.
<제 3 공정>
다음에, 도 8의 (a)에 나타내는 것처럼, 전사원 기판(60)의 칩(34)의 형성측의 면과, 전사 대상 기판(66)의 칩(34)을 전사하는 측의 면을, 얼라인먼트(aligning)하면서 중첩(overlapping)하여서, 필요에 따라 압압력(押壓力)을 부가함으로써, 전사해야 할 칩(34)만을 선택적으로, 도전성을 가지는 접착층(68)을 통해서 전사 대상 기판(66)측에 접합시킨다.
여기서, 본 실시 형태에 있어서는, 상술한 기판(10) 상에 제 1 배선층(12)을 형성하고, 이 제 1 배선층(12) 상에 신호선(30) 및 패드(36)를 형성한 상태의 것(도 2 참조)이 도 8의 (a)에 나타내는 전사 대상 기판(66)에 대응한다. 그리고, 이 전사 대상 기판(66)에 포함되는 각 패드(36)와, 전사 대상이 되는 칩(34)에 설치되어 있는 각 패드(56a) 등과 맞닿게해서 칩(34)의 접합이 행해진다.
상술한 접착층(68)을 구성하는 접착제의 매우 적합한 예로서는, 반응 경화형 접착제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기(嫌氣) 경화형 접착제 등의 각종 경화형 접착제를 들 수 있다. 접착제의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등 어떠한 것이라도 좋다. 또한 시판의 접착제를 사용하는 경우, 사용하는 접착제는 적당한 용제(溶劑)를 첨가함으로써, 도포하기 위해서 매우 적합한 점도로 조절해도 좋다.
본 실시 형태에 있어서, 접착층(68)은 전사해야 할 칩(34) 상에만, 혹은 전사해야 할 칩(34)에 대응하는 전사 대상 기판(66) 상에만 형성된다. 이와 같은 접착층(68)의 국부 형성은 각종의 인쇄법이나 액체 토출법을 적용해서 실시할 수 있다. 액체 토출법에는, 압전체의 변형을 이용해서 액체를 토출하는 피에조제트법이나 열에 의해 기포를 발생시켜서 액체를 토출하는 방법 등이 있다. 본 실시 형태에 있어서는, 잉크젯 코팅(액체 토출)법을 사용한 접착층(68)의 형성을 예시한다.
<제 4공정>
다음으로, 도 8의 (b)에 나타내는 것처럼, 전사원 기판(60)과 전사 대상 기판(66)과의 접합체의 전사원 기판(60)측으로부터, 전사해야 할 칩(34)의 박리층(62)에만 선택적으로 빛(L)을 조사함으로써, 전사해야 할 칩(34)을 지지하고 있는 박리층(62)에만 박리(층내 박리 및/또는 계면 박리)를 생기게 한다.
박리층(62)의 층내 박리 및/또는 계면 박리가 생기는 원리는, 박리층(62)의 구성 재료에 어블레이션이 생기는 것, 그리고 박리층(62)에 포함되어 있는 가스의 방출, 또 조사 직후에 생기는 용융, 증산 등의 상변화에 의한 것이다.
여기서, 어블레이션이라 함은, 조사광을 흡수한 고정 재료(박리층(62)의 구성 재료)가 광화학적 또는 열적으로 여기되어, 그 표면이나 내부의 원자 또는 분자의 결합이 절단되어서 방출하는 것을 말하며, 주로, 박리층(62)의 구성 재료의 전부 또는 일부가 용융, 증산(기화) 등의 상변화를 발생시키는 현상으로서 나타난다. 또한, 상기 상변화에 의해서 미소한 발포 상태가 되어, 결합력이 저하하는 경우도 있다.
박리층(62)이 층내 박리를 일으킬지, 계면 박리를 일으킬지, 또는 그 양쪽 모두일지는, 박리층(62)의 조성이나, 기타 여러 가지의 요인에 좌우되고, 그 요인의 하나로서, 조사되는 빛의 종류, 파장, 강도, 도달 깊이 등의 조건을 들 수 있다.
조사하는 빛(L)으로서는, 박리층(62)에 층내 박리 및/또는 계면 박리를 일으키게 하는 것이면 어떠한 것이라도 좋고, 예를 들면, X선, 자외선, 가시광, 적외선, 레이저광 등을 들 수 있다.
그 중에서도, 박리층(62)의 박리(어블레이션)을 일으키기 쉽고, 고정밀도의 국부 조사가 가능한 점에서, 레이저광이 바람직하다. 이 레이저광으로서는, 파장 100nm~350nm를 가지는 레이저광이 바람직하다. 이와 같이 단파장 레이저광을 사용함으로써, 광조사 정밀도를 높일 수 있음과 동시에, 박리층(62)에서의 박리을 효과적으로 행할 수 있다.
이러한 레이저광을 발생시키는 레이저 장치로서는, 엑시머 레이저가 매우 적합하게 이용된다. 엑시머 레이저는, 단파장역역에서 고에너지를 출력하기 때문에, 지극히 단시간에 박리층(62)에 어블레이션을 생기게 할 수 있고, 따라서 인접하는 전사 대상 기판(66)이나 제 1 기판(60) 등에 온도 상승을 거의 생기게 하지 않고, 칩(34) 등에 열화, 손상을 생기게 하지 않고, 박리층(62)을 박리할 수 있다.
혹은, 박리층(62)에, 예를 들면 가스 방출, 기화, 승화 등의 상변화를 일으켜서 분리 특성을 주는 경우, 조사되는 레이저광의 파장은, 350nm~1200nm 정도가 바람직하다. 이러한 파장의 레이저광은, YAG, 가스 레이져 등의 일반 가공 분야에서 널리 사용되는 레이저 광원이나 조사 장치를 사용할 수 있고, 광조사를 염가로 간단하게 행할 수 있다. 또한, 이러한 가시광 영역의 파장의 레이저광을 사용함으로써, 전사원 기판(60)이 가시광 투광성이면 되어서, 전사원 기판(60)의 선택의 자유도를 넓힐 수 있다.
또한, 조사되는 레이저광의 에너지 밀도, 특히, 엑시머 레이저 경우의 에너지 밀도는 10~500OmJ/cm2정도로 하는 것이 바람직하고, 100~50OmJ/cm2정도로 하는 것이 보다 바람직하다. 또한, 조사 시간은, 1~1OOOnsec정도로 하는 것이 바람직하고, 1O~1OOnsec 정도로 하는 것이 보다 바람직하다. 에너지 밀도가 보다 높고 또는 조사 시간이 보다 길수록 어블레이션 등이 생기기 쉽고, 한편으로, 에너지 밀도가 보다 낮고 또는 조사 시간이 보다 짧을수록 박리층(62)을 투과한 조사광에 의해 칩(34) 등에 악영향을 미치게 할 우려를 저감할 수 있기 때문이다.
<제 5공정>
다음으로, 도 8의 (c)에 나타내는 것처럼, 전사원 기판(60)과 전사 대상 기판(66)에, 쌍방을 이간시키는 방향으로 힘을 더함으로써, 전사 대상 기판(66)으로부터 전사원 기판(60)을 뗀다. 상기 제 4 공정에 의해서, 전사 대상 기판(66)에 전사시켜야 할 칩(34)의 박리층(62)이 칩(34)으로부터 박리하고 있기 때문에, 이들의 전사해야 할 칩(34)은 전사원 기판(60)측과 절단되고 있다. 또한 전사해야 할 칩(34)은, 접착층(68)에 의해서 전사 대상 기판(66)에 접합되어 있다.
또한, 상기 제 4 공정에 있어서, 박리층(62)은 완전하게 박리를 생기게 하는 것이 바람직하지만, 전사해야 할 칩(34)의 접착층(68)의 접착 강도 쪽이, 잔존하는 박리층(62)에 의한 접합력보다도 크게해 두고, 결과적으로 전사원 기판(60)과 전사 대상 기판(66)을 갈라 놓을 때에, 전사해야 할 칩(34)이 확실히 전사 대상 기판(66) 측에 전사된다면, 박리층(62)의 일부에만 박리를 생기게 해도 좋다.
이와 같이 피전사체의 전사는 박리층의 박리에 의해서 약해진 박리층의 결합력과, 피전사체에 적용된 접착층의 결합력과의 상대적인 힘관계로 정해진다. 박리층에 의한 박리가 충분하다면 접착층의 결합력이 약해도 피전사체의 전사가 가능하고, 역으로 박리층에 의한 박리가 불충분해도 접착층의 결합력이 높으면 피전사체를 전사하는 것이 가능하다.
도 8의 (c)에 나타내는 것처럼, 전사 대상 기판(66)으로부터 전사원 기판(60)을 갈라 놓음으로써, 전사 대상 기판(66) 상의 소망한 위치에 칩(34)이 전사된다. 그 후, 칩(34) 등을 덮는 절연 부재를 형성함으로써 도 2에 나타낸 제 2 배선층(14)이 형성되고, 또한 이 제 2 배선층(14) 상에 발광 소자층(16)을 형성함으로써, 유기 EL 표시 장치(1OO)가 형성된다.
또한, 전사 대상 기판(66)에 전사된 칩(34)에는, 박리층(62)의 박리 잔분이 부착되어 있는 경우가 있고, 이것을 완전하게 없애는 것이 바람직하다. 잔존하고 있는 박리층(62)을 제거하기 위한 방법은, 예를 들면 세정, 에칭, 애싱(ashing), 연마 등의 방법, 또는 이것들을 조합한 방법 중에서 적당히 선택해서 채용할 수 있다.
이와 같이, 칩(34)의 전사을 끝낸 전사원 기판(60)의 표면에 박리층(62)의 박리 잔분이 부착되어 있는 경우에는, 상기의 전사 대상 기판(66)과 동일하게 제거할 수 있다. 이것에 의해서 전사원 기판(60)을 재이용(리사이클)에 제공될 수 있다. 이와 같이 전사원 기판(60)을 재이용함으로써, 제조 비용의 낭비를 없앨 수 있다. 이것은 석영 유리와 같은 고가의 재료, 희소인 재료로 이루어지는 전사원 기판(60)을 사용하는 경우에 특히 유효하게 된다.
이와 같이, 본 실시 형태에서는, 하나의 화소(101)에 포함되는 3개의 색화소(1, 2, 3)의 각각을 구동하는 기능이 집약된 칩(34)을 전사원 기판(60) 상에 형성한 뒤에, 전사을 행하고 있기 때문에, 각 화소(101)에 대한 전사 회수는 1회(回)로 끝나게 된다. 이것에 의해, 피전사체의 수를 적게 하고, 전사 회수를 저감할 수 있으므로, 그것만큼 전사 오류 등의 불량을 일으키는 회수도 적게 되고, 제조 수율을 향상 시키는 것이 가능하게 된다.
다음으로, 본 실시 형태의 유기 EL 표시 장치(100)를 포함하여 구성되는 각종의 전자 기기에 대해서 설명한다. 도 9는 본 실시 형태에 관한 유기 EL 표시 장치(100)을 적용할 수 있는 전자 기기의 구체적인 예를 나타내는 도면이다.
도 9의 (a)는 휴대 전화로의 적용예이고, 이 휴대 전화(230)는 안테나부(231), 음성 출력부(232), 음성 입력부(233), 조작부(234), 및 본 실시 형태의 유기 EL 표시 장치(10O)를 구비하고 있다. 이와 같이 본 발명에 관한 표시 장치는 표시부로서 이용할 수 있다.
도 9의 (b)는 비디오 카메라로의 적용예이고, 이 비디오 카메라(240)는 수상부(241), 조작부(242), 음성 입력부(243), 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 관한 표시 장치는 파인더나 표시부로서 이용할 수 있다.
도 9의 (c)는 휴대형 퍼스널 컴퓨터로의 적용예이고, 이 컴퓨터(250)는 카메라부(251), 조작부(252), 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 관한 표시 장치는 표시부로서 이용할 수 있다.
도 9의 (d)는 헤드 마운트 디스플레이로의 적용예이고, 이 헤드 마운트 디스플레이(260)는 밴드(261), 광학계 수납부(262) 및 본 실시 형태의 유기 EL 표시 장치(10O)를 구비하고 있다. 이와 같이 본 발명에 관한 표시 장치는 화상 표시원으로서 이용할 수 있다.
또한, 본 발명에 관한 표시 장치(100)는 상술한 예에 한하지 않고, 예를 들면, 표시 기능 부착 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자 수첩 등 각종의 전자 기기에 적용 가능하다.
또한, 본 발명은 상술한 실시 형태의 내용에 한정되는 것이 아니고, 본 발명의 요지 범위 내에서 여러 가지의 변형 실시가 가능하다. 예를 들어, 상술한 실시 형태에서는, 본 발명에 관한 전기 광학 장치의 일례로서 유기 EL 표시 장치에 대해서 설명을 행하고 있었지만, 본 발명의 적용 범위는 이것에 한정되는 것이 아니고, 다른 여러 가지의 전기 광학 소자(예를 들면, 플라즈마 발광 소자, 전기영동소자, 액정 소자 등)를 사용해 구성되는 전기 광학 장치에 대해서 적용할 수 있다.
본 발명에 따르면, 표시 장치의 제조 수율을 향상시킬 수 있을 뿐만 아니라, 표시 장치의 제조 비용을 저감할 수 있다.

Claims (14)

  1. 복수의 색화소를 포함하는 기본 화소를 복수 배열한 표시 영역을 포함하는 전기 광학 장치의 제조 방법으로서,
    제 1 기판에 각 색화소를 구성하는 복수의 전기 광학 소자를 구동하기 위한 배선을 상기 기본 화소의 배열에 대응하여 형성하는 기판 배선 형성 공정과,
    제 2 기판에 상기 기본 화소의 복수의 색화소가 되는 상기 복수의 전기 광학 소자를 구동하기 위한 구동 회로를 각 기본 화소마다에 전사 가능하게 칩화(化)하여 형성하고, 복수의 기본 화소 구동 칩을 얻는 기본 화소 구동 칩 형성 공정과,
    각 기본 화소 구동 칩을 상기 제 2 기판으로부터 상기 제 1 기판에 전사하고, 상기 배선의 상기 기본 화소에 대응하는 각 영역에 상기 구동 회로를 접속하는 기본 화소 구동 칩 전사 공정을 포함하는 전기 광학 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기본 화소 구동 칩은 상기 복수의 전기 광학 소자의 각각의 동작 상태를 각각 제어하는 복수의 제어 수단을 포함하여 구성되는 전기 광학 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제어 수단의 각각은 상기 전기 광학 소자에 흐르는 전류를 제어하는 제 1 트랜지스터와, 상기 제 1 트랜지스터를 입력 신호에 따라 동작시키는 제 2 트랜지스터를 포함하여 구성되는 전기 광학 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제어 수단의 각각에 포함되는 상기 제 2 트랜지스터의 게이트 전극의 각각은, 각 제어 수단을 통하는 하나의 공통 배선에 접속되어 있는 전기 광학 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 기본 화소 구동 칩은 상기 기본 화소 구동 칩과의 전기적 접속을 담당하는 복수의 제 1 접속 단자를 구비하고,
    상기 제 1 기판은 상기 기본 화소 구동 칩이 전사되어야 할 영역에 상기 제 1 접속 단자와 일대일로 대응하도록 설치되고, 상기 배선과 전기적 접속을 담당하는 복수의 제 2 접속 단자를 구비하고,
    상기 기본 화소 구동 칩 전사 공정은 상기 복수의 제 1 및 제 2 접속 단자를 각각 맞닿게 하도록 전사를 행함으로써 상기 기본 화소 구동 칩과 상기 제 1 기판 사이의 전기적 접속을 도모하고 있고,
    상기 기본 화소 구동 칩에 포함되는 상기 공통 배선과, 상기 공통 배선과 전기적으로 접속되어야 할 상기 제 1 기판 위의 배선에는, 각각 하나의 제 1 및 제 2 접속 단자가 할당되는 전기 광학 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 기본 화소 구동 칩 전사 공정은 상기 기본 화소 구동 칩에 형성된 상기 제 1 접속 단자 또는 상기 제 1 기판 위에 형성된 상기 제 2 접속 단자의 적어도 한쪽에 접착층을 형성하는 공정을 포함하는 전기 광학 장치의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 복수의 제 1 접속 단자는 상호간을 소정 거리 이간함과 함께, 상기 기본 화소 구동 칩의 한 방향을 따라 2열로 배열해 형성되는 전기 광학 장치의 제조 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기본 화소 구동 칩 형성 공정은 상기 제 2 기판과 상기 기본 화소 구동 칩의 사이에 개재하고, 에너지의 부여에 의해서 상태 변화를 일으켜 상기 기본 화소 구동 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 형성하는 공정을 포함하는 전기 광학 장치의 제조 방법.
  9. 배선 기판 위에 기본 화소 회로를 복수 배열하여 이루어지는 전기 광학 장치를 제조하기 위해서 사용되는 전사 칩으로서,
    상기 기본 화소 회로를 구동하기 위한 구동 회로와,
    상기 배선 기판과 상기 구동 회로를 접속하기 위한 복수의 접속 단자를 포함하고,
    상기 복수의 접속 단자는 상기 전사 칩의 전사면에 상기 전사면의 전체에 걸친 2열 배치의 패턴으로서 형성되는 전사 칩.
  10. 제 9 항에 있어서,
    상기 기본 화소 회로는 복수의 색화소를 각각 형성하는 복수의 전기 광학 소자를 포함하고,
    상기 구동 회로는 상기 복수의 전기 광학 소자의 각각을 구동 제어하는 전사 칩.
  11. 제 9 항 또는 제 10 항에 기재된 전사 칩을 기판 위에 복수 형성해 구성되는 전사원 기판.
  12. 제 11 항에 있어서,
    상기 전사원 기판은 상기 기판과 상기 전사 칩의 사이에 개재하고, 에너지의 부여에 의해서 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 더 포함하는 전사원 기판.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 제조 방법을 사용해 제조되는 전기 광학 장치.
  14. 제 13 항에 기재된 전기 광학 장치를 표시부로서 사용하는 전자 기기.
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