KR100553491B1 - 회로 기판 및 그 제조 방법, 전사 칩, 전사원 기판, 전기광학 장치,전자 기기 - Google Patents

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기무라무츠미
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 과제는 피전사체와 전사선 기재의 사이에 패드 전극을 마련하여 양자를 전기적으로 접속할 때에, 양호한 도통 상태를 확보할 수 있게 하는 기술을 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명에 의한 전사 칩은, 적층막에 의해서 형성되는 박막 전기 회로와 이 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 복수의 패드 전극을 적어도 포함하는 전사 단위로 제1 기판에 형성되고, 그 제1 기판으로부터 배선이 형성된 제2 기판에 전사되는 전사 칩으로서, 복수의 패드 전극(56d,56f)은 전사 칩의 한 면의 전체에 걸쳐 배치되고, 각 패드 전극(56d,56f)은 그 하측에 존재하는 박막 전기 회로를 구성하는 박막 소자 또는 박막 배선을 덮어서 형성되고, 이것에 의해 표면에 생기는 요철 부분의 최고부(56d-1,56d-2,56f-1)의 높이가 각 패드 전극(56d,56f)에서 거의 동일하게 되도록 형성되어 있다.
회로 기판, 전사 칩, 전사원 기판, 전기광학 장치

Description

회로 기판 및 그 제조 방법, 전사 칩, 전사원 기판, 전기 광학 장치,전자 기기{CIRCUIT SUBSTRATE AND METHOD OF PRODUCING THEREOF, TRANSFER CHIP, TRANSFERED ORIGINAL SUBSTRATE, ELECTRIC OPTICAL DEVICE, ELECTRONIC APPARATUS}
도 1은 유기 EL 표시 장치의 구성에 대해서 개략적으로 나타내는 도면.
도 2는 화소의 구조에 대해서 설명하는 도면.
도 3은 칩의 내부 구조를 나타내는 평면도.
도 4는 패드 전극에 대해서 설명하는 도면.
도 5는 패드 전극의 높이에 대해서 설명하는 도면.
도 6은 화소에 형성되는 패드 전극에 대해서 설명하는 도면.
도 7은 화소에 형성되는 패드 전극에 대해서 설명하는 도면.
도 8은 본 실시 형태에 의한 제조 방법을 설명하는 도면.
도 9는 본 실시 형태에 의한 제조 방법을 설명하는 도면.
도 10은 이방성 도전막을 사용하여 접착층을 형성하는 경우에 대해서 설명하는 도면.
도 11은 유기 EL 표시 장치를 적용할 수 있는 전자 기기의 구체적인 예를 나타내는 도면.
도 12는 대향 배치되어 쌍을 이루는 각 패드 전극의 최고부의 높이의 합계가 거의 일정하게 되도록 하는 경우에 대해서 설명하는 도면.
[부호의 설명]
20,30···배선, 34···칩(전사 칩), 36, 36a∼36j, 54a∼54j···패드 전극(접속 단자), 36d-1, 36d-2, 36f-1, 36f-2, 56d-1, 56d-2, 56f-1···최고부, 40···화소 전극, 42···공통 전극, 44···발광층, 100···유기 EL(전계 발광)표시 장치, 101···화소
본 발명은 전기 회로의 기판간 전사 기술의 개량 및 이 기술을 사용한 표시 장치(전기 광학 장치) 및 그 제조 방법에 관한 것이다.
박막 트랜지스터를 화소 구동에 사용하는 표시 장치(전기 광학 장치), 예를 들면, 박막 트랜지스터 구동 액정 표시 장치, 박막 트랜지스터 구동 유기 일렉트로루미네선스 표시 장치, 박막 트랜지스터 구동 발광 다이오드 표시 장치, 박막 트랜지스터 구동 전기영동 표시 장치 등에서는, 박막 트랜지스터는 장치 전체의 일부분을 구성하는 것이고, 그 이외의 대부분은 배선이나 지지 기판 등으로 되는 경우가 적지 않다. 이러한 표시 장치(박막 트랜지스터 구동 표시 장치)를, 박막 트랜지스터와 배선이나 지지 기판을 일체로 하여 동일한 제조 프로세스를 거쳐서 제조하는 경우에는, 박막 트랜지스터를 제조하기 위한 고도로 복잡한 제조 프로세스를 필요로 하기 때문에, 일반적으로, 제조 비용이 고액으로 된다. 그러나, 배선이나 지지 기판만을 위해서는, 고도로 복잡한 제조 프로세스는 필요하지 않으며, 제조 비용은 염가이다. 만약, 박막 트랜지스터와 배선이나 지지 기판을 별개로 제조하고, 필요로 하는 부분에만 박막 트랜지스터를 배치할 수 있으면, 박막 트랜지스터 구동 표시 장치의 제조 비용을 저감할 수 있다.
이러한 요망에 대해서, 전사원 기재 상에 박리층을 거쳐서, 박막 트랜지스터 등의 소자로 되는 피전사층을 형성하고, 이것을 전체 전사선(轉寫先) 기재에 접합하고 나서 박리층에 광을 조사하여 박리를 일으켜서, 전사원(轉寫元) 기재를 박리층으로부터 이탈시킴에 의해, 전사선 기재 상의 원하는 위치에 소자를 형성하는 전사 방법이 개발되어 있다. 이러한 전사 방법은, 예를 들면, 일본 특개평10-125931호 공보에 개시되어 있다(특허 문헌 1). 상술한 전사 방법을 사용함으로써, 필요로 하는 부분에만 박막 트랜지스터를 배치할 수 있으므로, 전체로서 평균하면, 이 박막 트랜지스터 구동 표시 장치의 제조 비용을 저감할 수 있게 된다.
상술한 전사 방법을 사용하여, 박막 트랜지스터 등을 포함하는 회로 등으로 되는 피전사체(전사 칩)를 원하는 전사선 기재(예를 들면, 표시 장치를 구성하는 기판 등)에 전사하는 경우에는, 피전사체와 전사선 기재의 각각에 패드 전극(전기적 접속을 담당하는 접속 단자)을 서로 대응시켜 형성해 둠으로써, 피전사체에 포함되는 소자와 전사선 기재에 포함되는 배선 등의 사이의 전기적인 접속을 행하는 경우가 많다. 이 경우에, 피전사체에 마련되는 패드 전극과 전사선 기재에 마련되는 패드 전극의 도통을 확실히 행하는 것은 전사선 기판을 포함하여 구성되는 표시 장치 등의 최종 제품의 우량품율의 향상, 비용 삭감, 내구성 등의 성능 향상을 도모하기 위하여 중요한 과제이다.
그래서, 본 발명은, 피전사체와 전사선 기재 사이에 패드 전극을 마련하여 양자를 전기적으로 접속할 때에, 양호한 도통 상태를 확보할 수 있게 하는 기술을 제공함을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 회로 기판의 제조 방법은, 적층막에 의해서 형성되는 박막 전기 회로와, 그 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 접속 단자로서 사용되는 복수의 제1 패드 전극을 포함하는 전사 칩을 제1 기판 상에 형성하는 전사 칩 형성 공정과, 전기 회로 배선과, 이 전기 회로 배선에 접속되는 동시에 상기 전사 칩에 형성되는 복수의 제1 패드 전극의 각각에 대응하여 전사 대상 영역에 배치된 복수의 제2 패드 전극을 포함하는 제2 기판을 형성하는 전사선 기판 형성 공정과, 제1 기판 상의 전사 칩을 제2 기판 상의 전사 대상 영역에 전사함으로써 전기 회로 배선에 박막 전기 회로를 접속하여 회로 기판을 형성하는 전사 공정을 포함하고, 상기 복수의 제1 패드 전극은, 전사 칩의 일면 전체에 걸쳐서 배치되고, 각 제1 패드 전극은 그 하측에 존재하는 박막 전기 회로를 구성하는 박막 소자 또는 박막 배선을 덮어서 형성되고, 이것에 의해 표면에 생기는 요철 부분의 최고부의 높이가 각 패드 전극에서 거의 동일하게 되도록 형성된다.
여기서, 본 발명에서의「전사 칩」이라 함은, 상술한 바와 같은 전사 기술, 구체적으로는, 처음에 전사원으로 되는 기판 상에 피전사체를 형성해 두고, 그 후에 피전사체를 전사원 기판과는 다른 전사선 기판(예를 들면, 최종 제품을 구성하는 기판)에 전사하는 박리 전사 기술을 사용하는 경우에 있어서, 피전사체로서의 최소 단위로 되는 상태의 것을 말하고, 예를 들면, 각종 소자나 이들의 조합으로 되는 회로를 포함하여 구성되어 소정의 기능을 담당하는 것이다.
이러한 피전사체로서의 전사 칩과, 전사선으로 되는 기판(제2 기판) 사이에 전기적 접속을 담당하는 패드 전극을 개재시켜 회로 형성을 행하는 경우에는 전사 시의 위치 맞춤 정밀도의 편의 등에서, 패드 전극의 크기(접촉 면적)를 어느 정도 크게 확보함이 바람직하다. 따라서, 패드 전극은, 전사 칩의 일면(전사면)의 전체에 걸쳐서 크게 면적을 취하여 배치되는 경우가 많지만, 이 경우에, 전사 칩측의 패드 전극(제1 패드 전극)은 박막 전기 회로의 각 부분을 걸쳐서 형성되기 때문에, 표면에 요철이 생기는 것을 회피하기 어렵게 된다. 이러한 패드 전극의 표면의 요철은, 전사 시의 접촉 불량을 초래하는 원인으로 되기 쉽다.
그런데, 본 발명에서는, 패드 전극의 표면에 생기는 요철 부분의 최고부, 즉 가장 높은 부분의 높이가 각 패드 전극에서 거의 동일하게 되도록 패드 전극을 형성하고 있다. 이것에 의해, 전사 칩이 전사선 기판 상의 전사 대상 영역에 전사될 때의 접촉면을 거의 같은 높이로 가지런하게 할 수 있으므로, 양호한 도통 상태를 확보할 수 있게 된다.
바람직하게는, 상기 복수의 제1 패드 전극은, 박막 소자 또는 박막 배선을 형성할 때에 높이 조정막을 부가함으로써 요철 부분의 최고부의 높이가 조정된다. 이것에 의해, 요철 부분의 최고부의 높이의 조정이 용이해진다. 이러한 높이 조정막은, 예를 들면, 상술한 박막 소자 등을 형성할 때에 사용되는 반도체막, 도전막 또는 이들 간에 마련되는 절연막 등을 이용하여 형성할 수 있다. 이 경우에는, 박막 소자 등의 형성 시에 한꺼번에 높이 조정막을 형성할 수 있으므로, 공정의 증가나 복잡화를 초래하지 않아 좋다. 또한, 박막 소자 등을 형성하기 위한 박막과는 별개로 높이 조정막을 형성하게 해도 좋다.
바람직하게는, 상기 전사선 기판 형성 공정에서, 복수의 제2 패드 전극은 그 하측에 존재하는 전기 회로 배선을 덮어서 형성되고, 이것에 의해서 표면에 생기는 요철 부분의 최고부의 높이가 각 제2 패드 전극에서 거의 동일하게 되도록 형성된다. 이것에 의해, 전사선 기판(제2 기판) 상의 전사 대상 영역이 평탄하지 않고, 여기에 형성되는 제2 패드 전극의 표면에 요철이 생기는 경우라도, 전사선 기판 상의 전사 대상 영역에서의 전사 칩과의 접촉면을 거의 같은 높이로 가지런히 할 수 있으므로, 양호한 도통 상태를 확보할 수 있게 된다.
바람직하게는, 상기 복수의 제2 패드 전극은, 전기 회로 배선을 형성할 때에 높이 조정막을 부가함으로써 요철 부분의 최고부의 높이가 조정된다. 이것에 의해, 요철 부분의 최고부의 높이의 조정이 용이해진다. 이러한 높이 조정막은, 예를 들면, 상술한 전기 회로 배선을 형성할 때에 사용되는 도전막, 절연막 등을 이용하여 형성할 수 있다. 이 경우에는, 전기 회로 배선 형성 시에 한꺼번에 높이 조정막을 형성할 수 있으므로, 공정의 증가나 복잡화를 초래하지 않아 형편이 좋다. 또한, 전기 회로 배선을 형성하기 위한 박막과는 별개로 높이 조정막을 형성하게 해도 좋다.
바람직하게는, 상기 복수의 제1 패드 전극의 각각은 최고부에 대응하는 영역에서의 적층막의 막구성이 동일하다. 또한, 바람직하게는, 상기 복수의 제2 패드 전극의 각각은 최고부에 대응하는 영역에서의 하측의 적층막의 막구성이 동일하다. 여기서, 본 발명에서「막구성이 동일함」이라 함은, 막 두께, 막 재료, 막형성 방법 등의 어느 하나 또는 전부가 동일함을 말한다. 이와 같이, 최고부의 막구성을 동일하게 함으로써, 각 패드 전극의 최고부의 각종 특성(예를 들면, 도전률이나 기계적 강도 등)을 보다 균질하게 할 수 있으므로, 도통 상태를 한층 더 향상하거나, 신뢰성의 향상을 도모할 수 있게 된다.
또한, 본 발명의 회로 기판의 제조 방법은, 적층막에 의해서 형성되는 박막 전기 회로와, 그 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 접속 단자로서 사용되는 복수의 제1 패드 전극을 포함하는 전사 칩을 제1 기판상에 형성하는 전사 칩 형성 공정과, 전기 회로 배선과, 이 전기 회로 배선에 접속되는 동시에 상기 전사 칩에 형성되는 복수의 제1 패드 전극 각각에 대응하여 전사 대상 영역에 배치된 복수의 제2 패드 전극을 포함하는 제2 기판을 형성하는 전사선 기판 형성 공정과, 제1 기판 상의 전사 칩을 제2 기판 상의 전사 대상 영역에 전사함으로써 전기 회로 배선에 박막 전기 회로를 접속하여 회로 기판을 형성하는 전사 공정을 포함한다. 또한, 상기 복수의 제1 패드 전극은 전사 칩의 일면의 전체에 걸쳐서 배치되고, 각 제1 패드 전극은 그 하측에 존재하는 박막 전기 회로를 구성하는 박막 소자 또는 박막 배선을 덮어서 형성되고, 상기 복수의 제2 패드 전극은, 복수의 제1 패드 전극의 배치에 대응하여 전사 대상 영역의 전체에 걸쳐서 배치되고, 각 제2 패드 전극은 그 하측에 존재하는 전기 회로 배선을 덮어서 형성되고, 제1 패드 전극 및 제2 패드 전극의 각각은 대향 배치되어 쌍을 이루는 1조의 제1 및 제2 패드 전극의 각각의 표면에 생기는 요철 부분의 최고부의 높이의 합계가 거의 일정하게 되도록 형성된다.
상술한 바와 같이, 전사 칩과 전사선 기판(제2 기판)의 각각에 형성되는 패드 전극은, 그 크기(접촉 면적)를 어느 정도 크게 확보하는 것이 바람직하므로, 박막 전기 회로 또는 전기 회로 배선의 각 부분을 걸쳐서 형성되게 되어, 표면에 요철이 생김을 회피하기 어려워진다. 이러한 패드 전극의 표면의 요철은, 전사 시의 접촉 불량을 초래하는 원인으로 되기 쉽다.
그런데, 본 발명에서는, 대향 배치되어 쌍을 이루는 1조의 제1 및 제2 패드 전극에 대하여, 각 패드 전극의 표면에 생기는 요철 부분의 최고부의 높이의 합계가 거의 일정하게 되도록, 제1 및 제2 패드 전극의 각각을 형성하고 있다. 이것에 의해, 대향 배치된 제1 및 제2 패드 전극의 각각을 확실히 접촉시켜, 양호한 도통상태를 확보할 수 있게 된다.
또한, 본 발명에서도, 제1 및 제2 패드 전극의 각각에 대해서, 상술한 바와 같은 높이 조정막을 사용하여 최고부의 높이를 조정하는 것은 바람직하다. 또한, 제1 및 제2 패드 전극의 각각에 대해서, 최고부의 막구성을 동일하게 하는 것도 바람직하다. 이러한 구성을 채용함에 의한 효과는 상술한 바와 같다.
또한, 상술한 본 발명의 각각에서, 전사 공정은, 전사 칩에 형성된 제1 패드 전극과 제2 기판 상에 형성된 제2 패드 전극의 사이에 접착층을 형성하는 공정을 포함하는 것이 바람직하다. 이것에 의해, 제1 및 제2 패드 전극간의 접속을 보다 강고하고 또한 확실히 할 수 있게 된다. 또한, 접착층은, 예를 들면, 도전성을 갖는 접착제나, 도전성 입자를 포함하여 구성되는 이방성 도전막 등을 사용하여 형성하는 것이 적합하다.
또한, 전사 칩 형성 공정은, 제1 기판과 전사 칩의 사이에 개재하고, 에너지 부여에 의해서 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 형성하는 공정을 포함하는 것이 바람직하다. 이것에 의해, 전사시에 전사 칩을 제2 기판으로부터 박리함이 용이해진다. 또한, 에너지의 부여 방법으로는, 열을 가하는 방법이나 광조사를 행하는 방법 등 여러 방법이 고려되지만, 특히, 레이저광 등을 사용한 광조사에 의한 방법이 바람직하다. 광조사에 의한 방법에 의하면, 임의의 영역으로의 에너지 부여를 행할 수 있고, 아울러 정확한 위치 맞춤이 가능해진다.
또한, 본 발명은, 적층막에 의해서 형성되는 박막 전기 회로와 이 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 복수의 패드 전극을 적어도 포함하는 전사 단위로 제1 기판에 형성되고, 그 제1 기판으로부터 배선이 형성된 제2 기판에 전사되는 전사 칩으로서, 상기 복수의 패드 전극은 전사 칩의 일면의 전체에 걸쳐서 배치되고, 각 패드 전극은 그 하측에 존재하는 박막 전기 회로를 구성하는 박막 소자 또는 박막 배선을 덮어 형성되고, 이것에 의해서 표면에 생기는 요철 부분의 최고부의 높이가 각 패드 전극에서 거의 동일하게 되도록 형성되어 있다.
이러한 구성을 채용함으로써, 전사 칩이 전사선 기판(제2 기판) 상의 전사 대상 영역에 전사될 때의 접촉면을 거의 같은 높이로 가지런히 할 수 있으므로, 양호한 도통 상태를 확보할 수 있게 된다.
또한, 본 발명은 상술한 본 발명에 의한 전사 칩을 기판 상에 복수로 형성하여 구성되는 전사원 기판이기도 하다. 또한, 그 전사원 기판은, 기판과 전사 칩의 사이에 개재하고, 에너지 부여에 의해서 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 더 포함하는 것이 바람직하다.
또한, 본 발명은, 상술한 본 발명에 의한 제조 방법에 의해 제조되는 회로 기판을 사용하여 제조되는 전기 광학 장치이기도 하다. 보다 구체적으로는, 본 발명은 상술한 회로 기판과 그 회로 기판에 의해서 동작이 제어되는 전기 광학 소자를 조합하여 구성되는 전기 광학 장치이다. 또한, 본 발명은, 상술한 전사 칩 또는 상술한 전사원 기판을 사용하여 제조되는 전기 광학 장치이기도 한다. 이것에 의해, 전기 광학 장치의 우량품율의 향상, 비용 삭감, 내구성 등의 성능 향상이 가능해진다. 또한, 본 발명에서의 「전기 광학 장치」에는, 일렉트로루미네선스(EL) 소자, 전기 발광 소자, 플라즈마 발광 소자, 전기영동 소자, 액정 소자 등의 각종 전기 광학 소자를 포함하여 구성되는 표시 장치가 포함된다.
또한, 본 발명은 상술한 본 발명에 의한 전기 광학 장치를 표시부로서 사용하는 전자 기기이기도 하다. 여기서, 전자 기기로는, 비디오 카메라, 휴대 전화, 퍼스널 컴퓨터, 휴대형 정보 단말장치(이른바 PDA)나, 기타 각종의 것이 포함된다. 본 발명에 의한 전기 광학 장치를 사용함으로써, 전자 기기의 우량품율의 향상, 비 용 삭감, 내구성 등의 성능 향상을 도모할 수 있게 된다.
[발명의 실시 형태]
이하, 본 발명을 적용한 일실시 형태의 박막 트랜지스터 구동형의 표시 장치에 대해서 설명한다. 본 실시 형태에서는, 박막 트랜지스터 구동형의 표시 장치의 일례로서, 전기 광학 소자의 하나인 유기 EL 소자를 포함하여 구성되는 유기 EL 표시 장치에 대해서 설명한다.
도 1은 본 실시 형태의 유기 EL 표시 장치의 구성에 대해서 개략적으로 나타낸 도면이다. 동도면에 표시되는 유기 EL 표시 장치(10O)는, 3개의 색화소(1,2,3)를 포함하여 구성되는 화소(기본 화소)(101)를 매트릭스상으로 다수 배열하여 구성되어 있다.
각 색화소는, 예를 들면, 색화소(1)가 적색, 색화소(2)가 녹색, 색화소(3)가 청색에 대응하고 있다. 각 화소(1O1)는 복수의 박막 트랜지스터(TFT)를 포함하여 구성되는 구동 회로(박막 전기 회로)를 내장한 칩을 사용하여 구동시킨다.
도 2는 화소(101)의 구조에 대해서 설명하는 도면이다. 도 2(a)는 화소(101)의 평면도를 나타내고, 도 2(b)는 도 2(a)에서의 A-A'단면도를 나타낸다. 또한, 도 2(a)에서는 설명의 편의상, 구성 요소의 일부를 생략하여 나타내고 있다.
도 2에 나타내는 바와 같이, 화소(101)는 유리 등의 절연 재료로 되는 기판(10)상에, 하층측으로부터 순서대로, 제1 배선층(12), 제2 배선층(14), 발광 소자층(16)을 적층하여 형성되어 있다. 또한, 도 2(a)에는, 제1 및 제2 배선층의 구조를 설명하기 위해서, 제2 배선층(14)의 일부와 발광 소자층(16)을 생략하여 나 타내고 있다.
제1 배선층(12)은 기판(10)상에 형성되는 배선(20)과, 그 배선(20)과 제2 배선층(14)에 포함되는 배선(후술하는)의 사이를 전기적으로 접속하기 위해서 마련되는 개구부(22)를 포함하여 구성되어 있다. 이 개구부(22)를 거쳐서, 제2 배선층(14)에 포함되는 배선이 부분적으로 배선(20)과 맞닿아 있어, 양자의 전기적 접속이 도모된다. 또한, 각 배선(20)의 사이에는, 절연부재(예를 들면, 산화실리콘 등)가 형성되어 있다. 또한, 도 2(a)에서는 그 절연부재에 대해서는 생략하여 나타내고 있다.
제2 배선층(14)은 제1 배선층(12)상에 형성되는 배선(30)과, 이 배선(30)과 발광 소자층(16)에 포함되는 전극(후술하는)의 사이를 전기적으로 접속하기 위한 플러그(32)와, 발광 소자층(16)을 구동하기 위한 칩(34)과, 이 칩(34)과 배선(30)의 사이를 전기적으로 접속하기 위한 복수의 패드 전극(36)으로 되는 패드군(38)을 포함하여 구성되어 있다. 또한, 도 2(a)에서는 도시를 생략하고 있지만, 각 배선(30)이나 각 플러그(32) 등의 사이에는, 절연부재(예를 들면, 산화실리콘 등)가 형성되어 있다. 또한, 도 2(a)에는, 칩(34)에 대해서도 생략하여 나타내고 있지만, 그 칩(34)은 상술한 패드군(38)상에 형성된다.
본 실시 형태에서는, 제1 배선층(12) 및 제2 배선층에 의해 전기 회로 배선이 형성되어 있다. 또한, 칩(34)는, 복수의 박막 트랜지스터를 포함하여 구성되어 있고, 1개의 화소(101)내에 포함되는 각 색화소(1, 2, 3)를 각각 독립적으로 제어하는 기능을 구비하고 있다. 이 칩(34)은 기판(10)과는 별개의 기판(전사원 기판)상에 형성되고, 그 후에 전사원 기판으로부터 박리하여 기판(10)에 전사된다. 또한, 그 칩(34)이 「전사 칩」에 대응한다. 그 전사 방법의 상세한 것에 대해서는 후술한다.
발광 소자층(16)은, 제2 배선층(14) 상에 형성되는 3개의 화소 전극(40)과, 이 화소 전극(40)과 대향하여 배치되는 공통 전극(42)과, 각 화소 전극(40)과 공통 전극(42)의 사이에 배치되는 3개의 발광층(44)과, 공통 전극(42)상에 형성되는 보호층(46)을 포함하여 구성되어 있다. 또한, 각 화소 전극(40)이나 각 발광층(44) 등의 사이에는, 절연부재(예를 들면, 산화실리콘 등)가 형성되어 있다. 각 화소 전극(40)과 그 위에 적층되는 각 발광층(44), 및 공통 전극(42)에 의해서 3개의 발광 소자(전기 광학 소자)가 형성되고, 각 발광 소자에 의해서 색화소(1, 2, 3)가 각각 구성되어 있다. 상술한 칩(34)에 의해, 각 화소 전극(40)을 거쳐서 각 발광층(44)에 대해서 각각 독립적으로 전류가 공급되도록 되어 있어, 각 색화소(1, 2, 3)가 각각 독립적으로 스위칭된다.
다음에, 본 실시 형태의 칩(34)의 내부 구조에 대해서, 구체적인 예를 나타내어 상세하게 설명한다.
도 3은 칩(34)의 내부 구조를 나타내는 평면도이다. 도 3에서는, 칩(34)내에 포함되는 박막 트랜지스터(TFT)나 박막 배선 등의 구조를 알기 쉽게 하기 위해서, 이들 박막 트랜지스터 등의 윗면에 마련되는 구성 요소를 생략하여 나타내고 있다. 도시를 생략하고 있는 구성 요소에 대해서는, 나중에 설명한다.
도 3에 나타내는 바와 같이, 칩(34)은 우측 영역에 상하 방향으로 나란히 형 성되어 있는 3개의 스위칭 박막 트랜지스터(ST1, ST2, ST3)와, 좌측 영역에 좌우 방향으로 나란히 형성되어 있는 3개의 드라이빙 박막 트랜지스터(DT1, DT2, DT3)를 포함하여 구성되어 있다.
본 실시 형태에서는, 하나의 색화소에 대해서, 하나의 스위칭 박막 트랜지스터와 하나의 드라이빙 박막 트랜지스터를 조합하여 구성되는 화소 회로에 의해 구동하고 있다. 구체적으로는, 도 3에 나타내는 스위칭 박막 트랜지스터(ST1)는 입력 신호(주사 신호)에 따라 드라이빙 박막 트랜지스터(DT1)를 동작시킨다. 드라이빙 박막 트랜지스터(DT1)는 색화소(1)를 구성하는 발광층(44)에 흐르는 전류를 제어한다. 마찬가지로, 스위칭 박막 트랜지스터(ST2)와 드라이빙 박막 트랜지스터 (DT2)를 조합한 화소 회로에 의해서 색화소(2)를 구성하는 발광층(44)에 흐르는 전류를 제어한다. 스위칭 박막 트랜지스터(ST3)와 드라이빙 박막 트랜지스터(DT3)를 조합한 화소 회로에 의해, 색화소(3)를 구성하는 발광층(44)에 흐르는 전류를 제어한다.
상술한 각 스위칭 박막 트랜지스터 및 각 드라이빙 박막 트랜지스터는, 제1 박막 배선층과 박막 트랜지스터의 활성 영역 등을 형성하는 반도체막을 포함하고 있고, 제1 박막 배선층 상에 형성되는 반도체층과, 그 반도체층상에 형성되는 제2 박막 배선층을 포함하여 구성되어 있다. 도 3에서는, 각 층의 구별을 명확하게 하기 위해서, 제1 박막 배선층을 무색, 반도체층이 오른쪽 아래로의 성긴 해칭(hatching), 제2 박막 배선층이 오른쪽 위로의 촘촘한 해칭으로 각각 나타내고 있다. 또한, 각 층의 층간에는 SiO2 등으로 되는 절연층이 형성되어 있다.
다음에, 도 3을 참조하면서, 제1 박막 배선층, 반도체층, 제2 박막 배선층의 각각에 대해서, 그 구조를 더 상세하게 설명한다.
제1 박막 배선층은, 박막 배선(50a∼50d)을 포함하여 구성되어 있다. 박막 배선(50a)은 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)의 게이트 전극을 겸하고 있는 동시에, 제2 박막 배선층에 포함되는 박막 배선(54a)과 전기적으로 접속되어 있다. 이 박막 배선(50a)에 대해서, 박막 배선(54a)을 거쳐서 주사 신호를 공급함으로써, 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)의 동작을 제어할 수 있다.
또한, 박막 배선(54a)은, 도 3에서는 도시를 생략하고 있지만, 실제로는 제2 박막 배선층의 상측에 마련되는 패드 전극(전기적 접속을 담당하는 접속 단자)과 전기적으로 접속되어 있고, 이 패드 전극을 거쳐서 칩(34)의 외부로부터 박막 배선(54a)에 주사 신호가 전달된다. 패드 전극의 상세한 것에 대해서는 나중에 설명한다. 이와 같이 본 실시 형태에서는, 각 스위칭 박막 트랜지스터(ST1, ST2, ST3)에 주사 신호를 공급하는 배선을 공통화하여 1개의 공통 배선으로 함으로써, 제1 박막 배선층의 형성에 필요한 면적을 삭감하는 동시에 패드 전극의 수를 삭감하여, 칩(34)의 사이즈의 축소를 달성하고 있다. 또한, 패드 전극수(바꿔말하면 개소)가 적어짐으로써, 전사시에 접속 불량이 발생하는 빈도도 적어진다.
박막 배선(50b)은 반도체막(52a)과 전기적으로 접속되어 있어, 스위칭 박막 트랜지스터(ST1)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT1)에 전달하 는 기능을 담당하는 동시에, 드라이빙 박막 트랜지스터(DT1)의 게이트 전극을 겸한다.
박막 배선(50c)은 제2 박막 배선층에 포함되는 박막 배선(54d)을 거쳐서 반도체막(52b)과 전기적으로 접속되어 있고, 스위칭 박막 트랜지스터(ST2)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT2)에 전달하는 기능을 담당하는 동시에, 드라이빙 박막 트랜지스터(DT2)의 게이트 전극을 겸한다.
박막 배선(50d)은 반도체막(52c)과 전기적으로 접속되어 있어, 스위칭 박막 트랜지스터(ST3)로부터 공급되는 전류를 드라이빙 박막 트랜지스터(DT3)에 전달하는 기능을 담당하는 동시에, 드라이빙 박막 트랜지스터(DT3)의 게이트 전극을 겸한다.
반도체층은 반도체막(52a∼52k)을 포함하여 구성되어 있다. 반도체막(52a)은 한 말단측이 박막 배선(54b)과 접속되고, 다른 말단측이 박막 배선(50b)과 접속되어 있어, 스위칭 박막 트랜지스터(ST1)의 활성 영역을 담당한다. 반도체막(52b)은 한 말단측이 박막 배선(54c)과 접속되고, 다른 말단측이 박막 배선(54d)과 접속되어 있어, 스위칭 박막 트랜지스터(ST2)의 활성 영역을 담당한다. 반도체막(52c)은 한 말단측이 박막 배선(54e)과 접속되고, 다른 말단측이 박막 배선(50d)과 접속되어 있고, 스위칭 박막 트랜지스터(ST3)의 활성 영역을 담당한다.
반도체막(52d)은 박막 배선(54g, 54f)의 각각과 접속되는 동시에, 후술하는 패드 전극(여기에서는 도시하지 않음)과 접속되어 있어, 드라이빙 박막 트랜지스터(DT1)의 활성 영역을 담당한다. 반도체막(52e)은 박막 배선(54h, 54i) 의 각각과 접속되는 동시에, 후술하는 패드 전극(여기서는 도시하지 않음)과 접속되어 있어, 드라이빙 박막 트랜지스터(DT2)의 활성 영역을 담당한다. 반도체막(52f)은 박막 배선(54j, 54k)의 각각과 접속되는 동시에, 후술하는 패드 전극(여기서는 도시하지 않음)과 접속되어 있어, 드라이빙 박막 트랜지스터(DT3)의 활성 영역을 담당한다.
반도체막(52g)은 박막 배선(54c)의 하층에 형성되어 있어, 그 박막 배선(54c) 상층에 형성되는 패드 전극의 높이를 조정하기 위해 사용되고 있다. 마찬가지로, 반도체막(52h)은 박막 배선(54e)의 하층에 형성되어 있어, 그 박막 배선(54e)의 상층에 형성되는 패드 전극의 높이를 조정하기 위해 사용되고 있다. 또한, 반도체막(52i, 52j, 52k)의 각각에 대해서도 마찬가지로, 박막 배선(54b, 54a, 54k)의 각각의 상층에 형성되는 패드 전극의 높이를 조정하기 위해서 사용되고 있다. 또한, 패드 전극의 상세(특히, 패드 전극의「높이」의 규정 방법 등)한 것에 대해서는, 나중에 상세히 설명한다.
이와 같이, 본 실시 형태에서는, 박막 트랜지스터의 활성 영역을 담당하는 반도체막을 형성할 때에, 아울러, 패드 전극의 높이를 조정하기 위한 반도체막, 즉「높이 조정막」을 형성하고 있다. 이것에 의해, 제조 공정의 증가나 복잡화를 초래하지 않고, 패드 전극의 높이를 적당히 조정할 수 있다. 또한, 반도체막을 사용하는 경우 외에, 박막 배선이나 절연막 등을 이용하여 높이 조정막을 형성해도 좋다.
제2 박막 배선층은 박막 배선(54a∼54k)을 포함하여 구성되어 있다. 여기 서, 제2 박막 배선층 상측에 형성되어, 칩(34)의 내부 회로와 외부의 전기적 접속을 담당하는 패드 전극에 대해서, 박막 배선(54a∼54k)과의 접속 관계를 포함하여 설명한다.
도 4는 패드 전극에 대해서 설명하는 도면이다. 동도면에 나타내는 바와 같이, 칩(34)의 제2 박막 배선층 상측에는, 10개의 패드 전극(56a∼56j)이 마련된다. 이들 패드 전극(56a∼56j)은 상술한 화소(101)에 포함되는 각 패드 전극(36)(도 2참조)과 일대일로 대응하도록 구성되어 있다. 도 4에 나타내는 칩(34)을 반전(反轉)시켜, 각 패드 전극(56a) 등을 상술한 도 2에 나타내는 화소(101)에 포함되는 패드군(38)의 각 패드 전극(36)에 대해서 서로 마주보게 접합시킴으로써 칩(34)의 전사가 이루어진다. 칩(34)의 전사 방법의 상세한 것에 대해서는 후술한다.
패드 전극(56a)은 제2 박막 배선 상의 절연막에 형성된 개구부(55a)를 거쳐서 박막 배선(54a)과 전기적으로 접속되어 있다. 이 패드 전극(56a)을 거쳐서 외부로부터 박막 배선(54a)에 주사 신호가 공급되어, 스위칭 트랜지스터(ST1∼ST3)가 구동된다. 패드 전극(56b)은 박막 배선(54b)상의 절연막에 형성되는 개구부(55b)를 거쳐서 박막 배선(54b)과 전기적으로 접속되어 있다.
이 패드 전극(56b)을 거쳐서 외부로부터 박막 배선(54b)에 전류가 공급되어, 스위칭 박막 트랜지스터(ST1)의 활성 영역에 전류가 공급된다. 패드 전극(56c)은 박막 배선(54c)상의 절연막에 형성된 개구부(55c)를 거쳐서 박막 배선(54c)과 전기적으로 접속되어 있다. 이 패드 전극(56c)을 거쳐서 외부로부터 박막 배선(54c)에 전류가 공급되어, 스위칭 박막 트랜지스터(ST2)의 활성 영역에 전류가 공급된다. 패드 전극(56d)은 박막 배선(54e)상의 절연막에 형성된 개구부(55d)를 거쳐서 박막 배선(54e)과 전기적으로 접속되어 있다. 이 패드 전극(56d)을 거쳐서 외부로부터 박막 배선(54e)에 전류가 공급되어, 스위칭 박막 트랜지스터(ST3)의 활성 영역에 전류가 공급된다.
패드 전극(56e)은 박막 배선(54f)상의 절연막에 형성된 개구부(55e)를 거쳐서 박막 배선(54f)과 전기적으로 접속되어 있다. 이 패드 전극(56e)을 거쳐서 외부로부터 박막 배선(54f)에 전류가 공급되어, 드라이빙 박막 트랜지스터(DT1)의 활성 영역에 전류가 공급된다. 패드 전극(56f)은 박막 배선(54g)상의 절연막에 형성된 개구부(55f)를 거쳐서 박막 배선(54g)과 전기적으로 접속되어 있다. 이 패드 전극(56e)은 상술한 패드 전극(36)의 하나와 전기적으로 접속된다. 따라서, 드라이빙 박막 트랜지스터(DT1)로부터 출력되는 전류가 박막 배선(54g), 패드 전극(56f) 및 그 패드 전극(56f)과 전기적으로 접속된 패드 전극(36)을 거쳐서, 색화소(1)에 공급된다.
패드 전극(56g)은 박막 배선(54h)상의 절연막에 형성된 개구부(55g)를 거쳐서 박막 배선(54h)과 전기적으로 접속되어 있다. 이 패드 전극(56g)을 거쳐서 외부로부터 박막 배선(54h)에 전류가 공급되어, 드라이빙 박막 트랜지스터(DT2)의 활성 영역에 전류가 공급된다. 패드 전극(56h)은 박막 배선(54i)상의 절연막에 형성된 개구부(55h)를 거쳐서 박막 배선(54i)과 전기적으로 접속되어 있다. 이 패드 전극(56h)은 상술한 패드 전극(36)의 하나와 전기적으로 접속된다. 또한, 드라이빙 박막 트랜지스터(DT2)로부터 출력되는 전류가 박막 배선(54i), 패드 전극(56h) 및 그 패드 전극(56h)과 전기적으로 접속된 패드 전극(36)을 거쳐서, 색화소(2)에 공급된다.
패드 전극(56i)은 박막 배선(54j)상의 절연막에 형성된 개구부(55i)를 거쳐서 박막 배선(54j)과 전기적으로 접속되어 있다. 이 패드 전극(56i)을 거쳐서 외부로부터 박막 배선(54j)에 전류가 공급되어, 드라이빙 박막 트랜지스터(DT3)의 활성 영역에 전류가 공급된다. 패드 전극(56j)은 박막 배선(54k)상의 절연막에 형성된 개구부(55j)를 거쳐서 박막 배선(54k)과 전기적으로 접속되어 있다. 이 패드 전극(56j)은 상술한 패드 전극(36)의 하나와 전기적으로 접속된다. 또한, 드라이빙 박막 트랜지스터(DT3)로부터 출력되는 전류가 박막 배선(54k), 패드 전극(56i) 및 그 패드 전극(56i)과 전기적으로 접속된 패드 전극(36)을 거쳐서, 색화소(3)에 공급된다.
다음에, 칩(34)상에 마련되는 각 패드 전극(56a∼56j)의 높이에 대해서 설명한다.
도 5는 패드 전극의 높이에 대해서 설명하는 도면이다. 구체적으로는, 도 5(a)는 패드 전극(56d)을 도 3 및 도 4에 나타내는 B-B'방향에서 본 단면도를 나타내고, 도 5(b)는 패드 전극(56f)을 도 3 및 도 4에 나타내는 C-C'방향에서 본 단면도를 나타낸다.
도 5(a)에 나타내는 바와 같이, 패드 전극(56d)은 칩(34)의 저면으로부터의 높이(이간(離間)하는 거리)가 가장 높은 부분인「최고부」를 2개소 가지고 있다. 또한, 이들 2개소의 최고부(56d-1, 56d-2)는 각각 칩(34)의 저면으로부터의 높이가 L1로 되어 있다. 또한, 도 5(b)에 나타내는 바와 같이, 패드 전극(56f)은 1개소의 최고부(56f-1)를 가지고 있고, 그 최고부(56f-1)의 칩(34)의 저면으로부터의 높이는 L1로 되어 있다. 또한, 도시하지 않은 다른 패드 전극(56a) 등의 각각에 대해서도, 칩(34)의 저면으로부터의 높이로부터의 높이가 L1로 되어 있는 최고부를 적어도 1개소씩 가지고 있다.
즉, 복수 패드 전극(56a∼56j)은 박막 배선층이나 반도체층을 적층하여 형성되는 박막 전기 회로 윗면에 형성되기 때문에, 외부(구체적으로는, 대향 배치되는 각 패드 전극(34))와의 접촉면이 평탄하지 않게 된다. 그래서, 본 실시 형태에서는, 각 패드 전극의 각각이 적어도 1개소씩의 최고부를 가지고 있고, 또한, 그들의 최고부가 거의 동일한 높이(L1)로 되도록 각 패드 전극을 형성하고 있다. 이와 같이, 최고부의 높이가 거의 L1로 동일하게 되도록 조정하기 위해서, 박막 전기 회로의 구성에는 직접적으로 기여 하지 않는 반도체막(또는 절연막 등)을 높이 조정막으로서 적당히 형성하고 있다. 또한, 복수의 패드 전극(56a∼56j)의 각각은, 최고부에 대응하는 영역에서의 적층막의 막구성이 동일하게 되어 있다.
또한, 도 5에 나타내는 예에서는, 칩(34)의 저면을「기준면」으로 하여 각 최고부의 높이(L1)를 규정하고 있었지만, 기준면은 이것에 한정되는 것은 아니고, 공통의 기준으로 할 수 있는 다른 평면(예를 들면, 박막 배선(50a) 등의 형성면이나, 반도체막(52e) 등의 형성면 등)을 기준면으로 해도 좋다.
다음에, 상술한 칩(34)에 형성되는 각 패드 전극(56a∼56j)과 일대일로 대응시켜 각 화소(101)에 형성되는 복수의 패드 전극(36)에 대해서 상세히 설명한다.
도 6 및 도 7은 화소(101)에 형성되는 패드 전극(36)에 대해서 설명하는 도면이다. 도 6은 도 2에 나타낸 화소(101) 내의 패드 전극(36)을 포함하는 영역을 확대하여 나타내는 도면이다. 여기서는 설명의 편의 상, 각 패드 전극(36)의 구별을 용이하게 하기 위해서, 패드 전극(36a∼36j)으로 부호를 바꿔 나타내고 있다. 각 패드 전극(36a∼36j)의 각각은, 칩(34)상의 각 패드 전극(56a∼56j)의 각각과 대응해 있다. 또한, 도 7(a)는 패드 전극(36d)을 도 6에 나타내는 D-D'방향에서 본 단면도를 나타내고, 도 7(b)는 패드 전극(36f)을 도 6에 나타내는 E-E'방향에서 본 단면도를 나타낸다.
도 7(a)에 나타내는 바와 같이, 패드 전극(36d)은 화소부(101)가 형성된 기판(10)의 저면으로부터의 높이가 가장 높은 부분인「최고부」를 2개소 가지고 있다.
또한, 이들 2개소의 최고부(36d-1, 36d-2)는 각각 기판(10)의 저면으로부터의 높이가 L2로 되어 있다. 또한, 도7(b)에 나타내는 바와 같이, 패드 전극(36f)은 2개소의 최고부(36f-1, 36f-2)를 가지고 있고, 이들 최고부(36f-1, 36f-2)의 높이가 L2로 되어 있다. 또한, 도시하지 않은 다른 패드 전극(36a) 등의 각각에 대해서도, 기판(10)의 저면으로부터의 높이가 L2로 되어 있는 최고부를 적어도 1개소씩 가지고 있다.
즉, 복수의 패드 전극(34a∼34j)은 배선층이나 절연층을 적층하여 형성되는 전기 회로 배선의 윗면에 형성되기 때문에, 외부(구체적으로는, 대향 배치되는 각 패드 전극(56a) 등)와의 접촉면이 평탄하지 않게 된다. 그래서, 본 실시 형태에서 는, 각 패드 전극의 각각이 적어도 1개소씩의 최고부를 가지고 있고, 또한, 그들 최고부가 거의 같은 높이(L2)로 되도록 각 패드 전극을 형성하고 있다. 또한, 복수의 패드 전극(34a∼34j)의 각각은 최고부에 대응하는 영역에서의 적층막의 막구성이 동일하게 되어 있다.
또한, 도 7에 나타내는 예에서는, 특히 높이 조정막은 마련되어 있지 않지만, 패드 전극의 형성 위치에 따라서는 필요하게 되는 경우도 있다. 이러한 경우에는, 최고부의 높이가 거의 L2로 동일하게 되도록 조정하기 위해서, 전기 회로 배선의 구성에는 직접적으로 기여하지 않는 절연막 등을 높이 조정막으로 적당히 형성하면 좋다. 구체적인 방법은, 상술한 패드 전극(56a) 등의 경우(도 5 참조)와 동일하다.
본 실시 형태의 칩(34)은 상술한 바와 같은 구성을 가지고 있고, 다음에, 본 실시 형태의 유기 EL 표시 장치의 제조 방법에 대해서 설명한다. 본 실시 형태에서는, 상술한 칩(34)을 전사원 기판 상에 복수개 형성해 두고, 그 후 그 칩(34)을 제1 기판으로부터 박리하여, 유기 EL 표시 장치를 구성하는 기판 상에 전사하는 전사 기술을 사용하고 있다. 이하의 설명에서는, 칩(34)의 전사 방법에 대해서 주목하여 상세히 설명한다.
도 8 및 도 9는, 본 실시 형태에 의한 제조 방법을 설명하는 도면이다. 그 전사 방법은, 이하에 설명하는 제1 공정∼제5 공정을 포함하고 있다.
<제1 공정>
제1 공정은, 도 8(a)에 나타내는 바와 같이, 전사원 기판(60) 상에 박리층( 광흡수층)(62)을 형성한다.
전사원 기판(60)은 광이 투과할 수 있는 투광성을 갖는 것이 바람직하다. 이것에 의해, 전사원 기판을 거쳐서 박리층에 광을 조사할 수 있어, 박리층을 광조사에 의해서 신속 또한 정확히 박리시킬 수 있다. 이 경우, 광의 투과율은 10%이상인 것이 바람직하고, 50%이상인 것이 보다 바람직하다. 이 투과율이 높을수록 광의 감쇠(로스)가 보다 적어지고, 박리층(62)를 박리하는데 보다 작은 광량으로 완료되기 때문이다.
또한, 전사원 기판(60)은, 신뢰성이 높은 재료로 구성되어 있는 것이 바람직하고, 특히, 내열성이 뛰어난 재료로 구성되어 있는 것이 바람직하다. 그 이유는 예를 들면, 피전사체로서의 칩(34)을 형성할 때에, 그 종류나 형성 방법에 따라서는 프로세스 온도가 높아지는(예를 들면 350∼1000℃정도) 경우가 있지만, 그 경우에도, 전사원 기판(60)이 우수한 내열성을 갖는다면, 전사원 기판(60)상으로의 칩(34)의 형성시에, 그 온도 조건 등의 막형성 조건의 설정 폭이 넓어지기 때문이다. 이것에 의해, 전사원 기판 상에 다수의 칩을 제조할 때에, 소망한 고온 처리가 가능해지고, 신뢰성이 높은 고성능의 소자나 회로를 제조할 수 있다.
따라서, 전사원 기판(60)은, 칩(34) 형성 시의 최고 온도를 Tmax로 했을 때, 변형점이 Tmax 이상의 재료로 구성되어 있는 것이 바람직하다. 구체적으로는, 전사원 기판(60)의 구성 재료는, 변형점이 350℃ 이상의 것이 바람직하고, 500℃ 이상의 것이 보다 바람직하다. 이러한 것으로는, 예를 들면, 석영 유리, 코닝 7059, 일본 전기 유리 OA-2 등의 내열성 유리를 들 수 있다.
또한, 전사원 기판(60)의 두께는, 특별히 한정되지 않으나, 통상은, 0.1∼ 5.0mm정도인 것이 바람직하고, 0.5∼1.5mm정도인 것이 보다 바람직하다. 전사원 기판(60)의 두께가 보다 두꺼우면 보다 강도가 상승하고, 보다 얇으면, 전사원 기판(60)의 투과율이 낮은 경우에, 광의 감쇠를 보다 일으키기 어려워지기 때문이다.
또한, 전사원 기판(60)의 광의 투과율이 높은 경우에는, 그 두께는, 상기 상한값를 넘는 것이어도 좋다. 또한, 광을 균일하게 조사할 수 있도록, 전사원 기판(60)의 두께는 균일한 것이 바람직하다.
이와 같이 전사원 기판에는 여러가지 조건이 있지만, 전사원 기판은 최종 제품으로 되는 전사선 기판과는 달리, 반복 이용할 수 있기 때문에, 비교적 고가의 재료를 사용해도 반복 사용에 의해 제조 비용의 상승을 적게 할 수 있다.
박리층(62)은 조사되는 광을 흡수하고, 그 층내 및/또는 계면에서 박리(이하,「층 박리」, 「계면 박리」라고 함)를 일으키는 성질을 갖는 것이며, 바람직하게는, 광의 조사에 의해, 박리층(62)을 구성하는 물질의 원자간 또는 분자간의 결합력이 소실 또는 감소하는 것, 즉, 어블레이션(ablation)이 생겨 층내 박리 및/또는 계면 박리에 이르는 것이 좋다.
또한, 광 조사에 의해, 박리층(62)으로부터 기체가 방출되어, 분리 효과가 발현되는 경우도 있다. 즉, 박리층(62)에 함유되어 있던 성분이 기체로 되어 방출되는 경우와, 박리층(62)이 광을 흡수하여 일순간에 기체로 되어, 그 증기가 방출되어, 분리에 기여하는 경우가 있다. 이러한 박리층(62)의 조성으로는, 예를 들면, 다음 A∼F에 기재되는 것을 들 수 있다.
(A) 비결정 실리콘(a-Si)
이 비결정 실리콘 중에는, 수소(H)가 함유되어 있어도 좋다. 이 경우, H의 함유량은, 2원자% 이상 정도인 것이 바람직하고, 2∼20원자% 정도인 것이 보다 바람직하다.
(B) 산화 규소 또는 규산 화합물, 산화티탄 또는 티탄산 화합물, 산화 지르코늄 또는 지르콘산 화합물, 산화 란탄 또는 란탄 산화 화합물 등의 각종 산화물 세라믹스, 유전체(透電體)(강유전체) 또는 반도체
(C) PZT, PLZT, PLLZT, PBZT 등의 세라믹스 또는 유전체(강유전체)
(D) 질화 규소, 질화 알루미늄, 질화 티탄 등의 질화물 세라믹스
(E) 유기 고분자 재료
유기 고분자 재료로는, -CH-, -CO-(케톤), -CONH-(아미드), -NH-(이미드), -COO-(에스테르), -N=N-(아조), -CH=N-(시프) 등의 결합(광의 조사에 의해 이들 결합이 절단됨)을 갖는 것, 특히, 이들 결합을 많이 갖는 것이면 어떠한 것이라도 좋다. 또한, 유기 고분자 재료는, 구성식 중에 방향족 탄화수소(1 또는 2이상의 벤젠환 또는 그 축합환)을 갖는 것이어도 좋다.
이러한 유기 고분자 재료의 구체적인 예로는, 폴리에틸렌, 폴리프로필렌과 같은 폴리올레핀, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리메틸메타크릴레이트 (PMMA), 폴리페닐렌설파이드(PPS), 폴리에테르설폰(PES), 에폭시 수지 등을 들 수 있다.
(F) 금속
금속으로는, 예를 들면, Al, Li, Ti, Mn, In, Sn, Y, La, Ce, Nd, Pr, Gd, Sm 또는 이들 중의 적어도 1종을 포함하는 합금을 들 수 있다. 그 외, 박리층을 수소 함유 합금으로 구성할 수도 있다. 박리층에 수소 함유 합금을 사용한 경우, 광의 조사에 수반하여 수소가 방출되고, 이것에 의해서 박리층에서의 박리가 촉진되기 때문이다.
또한, 박리층을 질소 함유 합금으로 구성할 수도 있다. 박리층에 질소 함유 합금을 사용한 경우, 광의 조사에 수반하여 질소가 방출되고, 이것에 의해서 박리층에서의 박리가 촉진되기 때문이다. 또한, 박리층을 다층막으로 이루어지는 것으로 할 수도 있다. 다층막은, 예를 들면 비결정 실리콘 막과 그 위에 형성된 금속막으로 되는 것으로 할 수 있다. 다층막의 재료로서, 상기한 세라믹스, 금속, 유기 고분자 재료의 적어도 1종으로 구성할 수도 있다.
박리층(62)의 형성 방법은, 특히 한정되지 않으며, 막 조성이나 막 두께 등의 여러 조건에 따라 적당히 선택된다. 예를 들면, CVD, 스퍼터링 등의 각종 기상 막형성법, 각종 도금법, 스핀 코팅 등의 도포법, 각종 인쇄법, 전사법, 잉크젯 코팅법, 분말 제트법 등을 들 수 있고, 이들 중의 2 이상을 조합하여 형성할 수도 있다.
또한, 도 8(a)은 나타내지 않지만, 전사원 기판(60)과 박리층(62)의 성상에 따라, 양자의 밀착성의 향상 등을 목적으로 한 중간층을 전사원 기판(60)과 박리층(62) 사이에 마련해도 좋다. 이 중간층은, 예를 들면 제조 시 또는 사용 시에서 피전사층을 물리적 또는 화학적으로 보호하는 보호층, 절연층, 피전사층으로 의 또는 피전사층으로부터의 성분의 이행(migration)을 저지하는 배리어층, 반사층으로서의 기능 중 적어도 하나를 발휘하는 것이다.
<제2 공정>
다음에, 제2공정에 대해서 설명한다. 제2 공정은, 도 8(b)에 나타내는 바와 같이, 박리층(62) 상에 복수의 칩(34)을 형성한다. 복수의 칩(34)으로부터 구성되는 층을 피전사층(64)이라 한다.
박막 트랜지스터의 제조에는, 어느 정도의 고온 프로세스가 요구되고, 박막 트랜지스터 등을 형성하는 기재는 전사원 기판과 같이 각종 조건을 만족할 필요가 있다. 본 실시 형태의 제조 방법에서는, 각종 제조 조건을 만족하는 전사원 기판으로 박막 트랜지스터 등을 제조하고 나서, 이 제조 조건을 만족하지 않는 최종 기판에 박막 트랜지스터 등을 전사할 수 있게 된다. 즉, 본 실시 형태의 제조 방법에서는, 최종 기판으로서, 보다 염가의 재료로 되는 기판을 사용할 수 있도록 되어 제조 비용을 삭감할 수 있게 되는 이점이나, 가요성(可撓性)을 갖는 플렉시블 기판 등을 사용할 수 있게 되어 최종 기판의 선택의 폭이 넓어지는 등의 이점이 있다.
여기서, 피전사층(64)에서의 각 칩(34)의 분리에 대해서 설명한다. 각 칩(34)의 분리 방법으로는, 각각을 에칭 등에 의해 분리하는 방법, 특히 분리하기 위한 구조를 마련하지 않은 방법, 박리층만을 분리하는 방법 및 소정의 구조를 전사원 기판에 형성함으로써 개개의 피전사체로 분리하기 쉽게 하는 방법이 고려된다. 여기서는 개개의 칩(34)을 완전히 분리하는 방법을 설명한다.
도 8(c)에 나타내는 바와 같이, 각 칩(34)을 개개로 분리하기 위해서, 칩(34)에 상당하는 영역의 외주에 습식 에칭 또는 건식 에칭 등에 의해 요부 구조로 되는 홈(62c)을 형성하여 각각의 칩(34)를 섬(島) 형상으로 남긴다. 이 홈(62c)은 기판의 두께 방향에서, 피전사층(64)의 전부 및 박리층(62)의 전부(도 8(c) 참조) 또는 일부(도 8(d) 참조)를 커팅하고 있다. 이 커팅은, 피전사층(64)만을 대상으로 하는 보다 얕은 것이어도 좋다. 이 홈(62c)은 도 8(d)에 나타내는 바와 같이 박리층(62)의 일부까지 에칭하여 형성해 두는 것 외에, 도 8(c)에 나타내는 바와 같이, 박리층(62)도 완전히 에칭하여, 각각의 칩(34)과 그 바로 아래의 박리층(62)을 동일한 형상으로 섬 형상으로 남게 해도 좋다. 동일한 칩(34)을 형성하고, 같은 피치로 에칭하여 각 피전사체를 전사원 기판(60)상에 나란히 배치함으로써, 박리 공정(후술하는 제4 및 제5 공정)에서 소망한 칩(34)만을 전사함이 용이해진다.
미리 피전사층(64)을 커팅해 둠으로써, 박리체의 일부를 그 영역의 형태에 따라서 깨끗하게 박리할 수 있게 되고, 그 영역이 박리 시에 파괴되는 것을 방지할 수 있게 된다. 또한, 박리에 수반하는 피전사층(64)의 파단이 인접한 영역에 미치지 않도록 할 수 있게 된다. 또한, 막 두께 방향으로 컷을 넣어 둠으로써, 특정한 칩(34)을 전사선 기재에 접합하기 위한 접착층의 접합력이 약한 경우여도 칩(34)을 박리할 수 있게 한다. 또한, 전사 대상으로 되는 영역의 외관이 명확하므로 기판간의 전사 시의 위치 맞춤이 용이해진다.
또한, 도 8(e)에 나타내는 바와 같이, 박리층(62)의 칩(34)으로의 접착 면적이 피전사체의 박리층 접합면의 전면적보다도 작게 되도록 오버에칭 해도 좋다. 이와 같이 박리층(62)을 오버 에칭함으로써, 박리층의 면적이 적어지기 때문에 박리층(62)으로 광을 조사하여 박리할 때에 적은 힘으로 확실히 박리할 수 있는 동시에, 박리층(62)을 축소함으로써 박리 시에 필요한 광 에너지량을 줄일 수 있기 때문이다.
또한, 도 8(d)에 나타내는 바와 같이, 피전사층(64)에만 에칭하여 홈(62c)를 형성해 두고 박리층(62)은 연속된 채로 남겨두어도 좋다. 칩(34)이 형성된 영역에 구석구석까지 에너지를 부여할 수 있다면 이 영역의 박리층(62)에 확실히 박리를 일으킬 수 있기 때문에, 박리층(62) 자체에 균열을 마련하지 않아도 원하는 피전사체만을 박리시킬 수 있다.
<제3 공정>
다음에, 도 9(a)에 나타내는 바와 같이, 전사원 기판(60)의 칩(34)의 형성측면과, 전사선 기판(66)의 칩(34)을 전사하는 측면을, 얼라이먼트하면서 중첩하여, 필요에 따라서 압압력(押壓力)을 부가함으로써, 전사할 칩(34)만을 선택적으로, 도전성을 갖는 접착층(68)을 거쳐서 전사선 기판(66)측에 접합시킨다.
여기서, 본 실시 형태에서는, 상술한 기판(10)상에 제1 배선층(12)을 형성하고, 그 제1 배선층(12)상에 배선(30) 및 패드 전극(36)을 형성한 상태의 것(도 2 참조)이 도 9(a)에 나타내는 전사선 기판(66)에 상당한다. 따라서, 이 전사선 기판(66)에 포함되는 각 패드 전극(36)과, 전사 대상으로 되는 칩(34)에 마련되어 있는 각 패드 전극(56a) 등을 서로 맞닿게 하여 칩(34)의 접합이 행해진다.
상술한 접착층(68)을 구성하는 접착제의 적합한 예로는, 반응 경화형 접착 제, 열경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기 경화형 접착제 등의 각종 경화형 접착제를 들 수 있다. 접착제의 조성으로는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등, 어떠한 것이라도 좋다. 또한, 시판의 접착제를 사용하는 경우, 사용하는 접착제는 적당한 용제를 첨가함으로써, 도포하기 위해 적합한 점도로 조절해도 좋다.
본 실시 형태에서, 접착층(68)은 전사하고자 하는 칩(34) 상에만, 또는 전사하고자 하는 칩(34)에 대응하는 전사선 기판(66)에만 형성된다. 이러한 접착층(68)의 국부 형성은, 각종 인쇄법이나 액체 토출법을 적용하여 실시할 수 있다. 액체 토출법에는 압전체의 변형을 이용하여 액체를 토출하는 피에조 제트법이나 열에 의해 기포를 발생시켜 액체를 토출하는 방법 등이 있다. 본 실시 형태에서는 잉크젯 코팅(액체 토출)법을 사용한 접착층(68)의 형성을 예시한다.
또한, 도 10에 나타내는 바와 같이, 도전성 입자를 포함하여 구성되는 이방성 도전막을 사용하여 접착층(69)을 형성하는 것도 적합하다. 이 경우에는, 개개의 패드 전극에 개별적으로 접착층을 마련할 필요가 없으므로 위치 맞춤 정도가 그다지 요구되지 않아, 접착층의 형성이 용이해지는 이점이 있다.
<제4 공정>
다음에, 도 9(b)에 나타내는 바와 같이, 전사원 기판(60)과 전사선 기판(66)의 접합체의 전사원 기판(60)측으로부터, 전사할 칩(34)의 박리층(62)에만 선택적으로 광(L)을 조사함으로써, 전사할 칩(34)을 지지하고 있는 박리층(62)에만 박리(층내 박리 및/또는 계면 박리)를 일으킨다.
박리층(62)의 층내 박리 및/또는 계면 박리가 일어나는 원리는 박리층(62)의 구성 재료에 어블레이션이 일어나는 것, 또, 박리층(62)에 포함되어 있는 가스의 방출, 또는 조사 직후에 일어나는 용융, 증산(蒸散) 등의 상 변화에 의한 것이다.
여기서, 어블레이션이라 함은 조사광을 흡수한 고정 재료(박리층(62)의 구성 재료)가 광화학적 또는 열적으로 여기되어, 그 표면이나 내부의 원자 또는 분자의 결합이 절단되어 방출함을 말하고, 주로, 박리층(62)의 구성 재료의 전부 또는 일부가 용융, 증산(기화) 등의 상변화를 일으키는 현상으로서 나타난다. 또한, 상기 상변화에 의해서 미소한 발포 상태로 되어, 결합력이 저하하는 경우도 있다.
박리층(62)이 층내 박리를 일으키는지, 계면 박리를 일으키는지, 또는 그 양방 모두 일으키는 지는 박리층(62)의 조성이나, 기타 각종 요인에 좌우되고, 그 요인의 하나로서, 조사되는 광의 종류, 파장, 강도, 도달 깊이 등의 조건을 들 수 있다.
조사하는 광(L)으로는, 박리층(62)에 층내 박리 및/또는 계면 박리를 일으키는 것이면 어떠한 것이라도 좋고, 예를 들면, X선, 자외선, 가시광, 적외선, 레이저광 등을 들 수 있다.
그 중에서도, 박리층(62)의 박리(어블레이션)을 일으키기 쉽고, 또한 고정밀도의 국부 조사가 가능한 점에서, 레이저광이 바람직하다. 이 레이저 광으로는 파장 100nm∼350nm를 갖는 레이저광이 바람직하다. 이와 같이 단파장 레이저 광을 사용함으로써, 광조사 정밀도가 높아지는 동시에, 박리층(62)에서의 박리를 효과적으로 행할 수 있다.
이러한 레이저광을 발생시키는 레이저 장치로는 엑시머 레이저가 적합하게 사용된다. 엑시머 레이저는 단파장 영역에서 고에너지를 출력하기 때문에, 매우 단시간에 박리층(62)에 어브레이션을 일으킬 수 있으므로, 인접하는 전사선 기판(66)이나 제1 기판(60) 등에 온도 상승을 거의 일으키지 않고, 칩(34) 등에 열화, 손상을 일으키지 않고, 박리층(62)을 박리할 수 있다.
또한, 박리층(62)에, 예를 들면, 가스 방출, 기화, 승화 등의 상변화를 일으켜 분리 특성을 부여하는 경우, 조사되는 레이저 광의 파장은 350nm∼1200nm 정도가 바람직하다. 이러한 파장의 레이저광은 YAG, 가스 레이저 등의 일반 가공 분야에서 널리 사용되는 레이저광원이나 조사 장치를 사용할 수 있어, 광조사를 염가로 또한 간단히 행할 수 있다. 또한, 이러한 가시광 영역의 파장의 레이저광을 사용함으로써, 전사원 기판(60)이 가시광 투광성이면 좋고, 전사원 기판(60)의 선택의 자유도를 넓힐 수 있다.
또한, 조사되는 레이저광의 에너지 밀도, 특히, 엑시머 레이저의 경우의 에너지 밀도는 1O∼5O0OmJ/㎠ 정도로 하는 것이 바람직하고, 1OO∼5OOmJ/㎠ 정도로 하는 것이 보다 바람직하다. 또한, 조사시간은 1∼1OOOnsec 정도로 하는 것이 바람직하고, 1O∼1OOnsec 정도로 하는 것이 보다 바람직하다. 에너지 밀도가 보다 높거나 또는 조사 시간이 보다 길수록 어브레이션 등이 일어나기 쉽고, 한편으로, 에너지 밀도가 보다 낮거나 또는 조사시간이 보다 짧을수록 박리층(62)을 투과한 조사광에 의해 칩(34) 등에 악 영향을 미칠 우려를 저감할 수 있기 때문이다.
<제5 공정>
다음에, 도 9(c)에 나타내는 바와 같이, 전사원 기판(60)과 전사선 기판(66)에, 쌍방을 이간시키는 방향으로 힘을 가함으로써, 전사선 기판(66)으로부터 전사원 기판(60)을 떼어낸다. 상기 제4 공정에 의해서, 전사선 기판(66)에 전사할 칩(34)의 박리층(62)이 칩(34)으로부터 박리함으로써, 이들 전사할 칩(34)은 제1 기판(60)층과 절단되어 있다. 또한 전사할 칩(34)은 접착층(68)에 의해서 전사선 기판(66)에 접합되어 있다.
또한, 상기 제4 공정에서, 박리층(62)은 완전히 박리를 일으키는 것이 바람직하지만, 전사할 칩(34)의 접착층(68)의 접착 강도 쪽이, 잔존하는 박리층(62)에 의한 접합력보다도 더 커서, 결과적으로 전사원 기판(60)과 전사선 기판(66)을 떼어놓을 때에, 전사할 칩(34)이 확실히 전사선 기판(66)측에 전사되면, 박리층(62)의 일부에만 박리를 일으켜도 좋다.
이와 같이 피전사체의 전사는 박리층의 박리에 의해서 약해진 박리층의 결합력과, 피전사체에 적용된 접착층의 결합력의 상대적인 힘관계로 결정된다. 박리층에 의한 박리가 충분하면 접착층의 결합력이 약해도 피전사체의 전사가 가능하고, 역으로 박리층에 의한 박리가 불충분해도 접착층의 결합력이 높으면 피전사체를 전사할 수 있다.
도 9(c)에 나타내는 바와 같이, 전사선 기판(66)으로부터 전사원 기판(60)을 떼어놓음으로써, 전사선 기판(66)상의 원하는 위치에 칩(34)이 전사된다. 그 후, 칩(34) 등을 덮는 절연막 등을 형성함으로써 도 2에 나타낸 제2 배선층(14)이 형성되어 회로 기판이 완성하고, 또한 제2 배선층(14)상에 발광 소자층(16)을 형성함으 로써, 유기 EL 표시 장치(100)가 형성된다.
또한, 전사선 기판(66)에 전사된 칩(34)에는, 박리층(62)의 박리 잔분이 부착해 있는 경우가 있어, 이것을 완전히 제거하는 것이 바람직하다. 잔존하는 박리층(62)을 제거하기 위한 방법은, 예를 들면 세정, 에칭, 애싱, 연마 등의 방법, 또는 이들을 조합한 방법 중에서 적당히 선택하여 채용할 수 있다.
마찬가지로, 칩(34)의 전사를 끝낸 전사원 기판(60)의 표면에 박리층(62)의 박리잔분이 부착해 있는 경우에는, 상기 전사선 기판(66)과 동일하게 제거할 수 있다. 이것에 의해서 전사원 기판(60)을 재이용(리사이클)에 제공할 수 있다. 이와 같이 전사원 기판(60)을 재이용함으로써, 제조 비용의 낭비를 줄일 수 있다. 이것은 석영 유리와 같은 고가의 재료, 희소 재료로 되는 전사원 기판(60)을 사용하는 경우에 특히 유효하게 된다.
이와 같이, 본 실시 형태에서는, 칩(34)측에 마련되는 패드 전극과, 전사선 기판(66)(화소(101)가 형성되는 기판(10))측에 마련되는 패드 전극의 각각에 대해서, 그 표면에 요철부분의 최고부, 즉 가장 높은 부분의 높이가 거의 동일하게 되도록 각 패드 전극을 형성하고 있다. 이것에 의해, 칩(34)이 기판(10)상의 전사 대상 영역으로 전사될 때의 접촉면을 거의 같은 높이로 가지런히 할 수 있으므로, 양호한 도통 상태를 확보할 수 있게 된다.
다음에, 본 실시 형태의 유기 EL 표시 장치(100)을 포함하여 구성되는 각종 전자기기에 대해서 설명한다. 도 11은 본 실시 형태에 의한 유기 EL 표시 장치(100)를 적용할 수 있는 전자 기기의 구체적인 예를 나타내는 도면이다.
도 11(a)는 휴대 전화의 적용예이며, 그 휴대전화(230)는 안테나부 (231), 음성 출력부(232), 음성 입력부(233), 조작부(234), 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 의한 표시 장치는 표시부로서 이용할 수 있다.
도 11(b)는 비디오 카메라의 적용예이며, 그 비디오 카메라(240)는 수상부(241), 조작부(242), 음성 입력부(243), 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 의한 표시 장치는 파인더나 표시부로서 이용할 수 있다.
도 11(c)는 휴대형 퍼스널 컴퓨터의 적용예이며, 그 컴퓨터(250)는 카메라부(251), 조작부(252), 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 의한 표시 장치는 표시부로서 이용할 수 있다.
도 11(d)는 헤드 마운트 디스플레이의 적용예이며, 그 헤드 마운트 디스플레이(260)는 밴드(261), 광학계 수납부(262) 및 본 실시 형태의 유기 EL 표시 장치(100)를 구비하고 있다. 이와 같이 본 발명에 의한 표시 장치는 화상 표시원으로서 이용할 수 있다.
또한, 본 발명에 의한 표시 장치(100)는 상술한 예에 한정되지 않고, 예를 들면, 표시기능부착 팩스 장치, 디지털 카메라의 파인더, 휴대형 TV, 전자 수첩 등 각종 전자 기기에 적용할 수 있다.
또한, 본 발명은 상술한 실시 형태의 내용에 한정되지 않으며, 본 발명의 요지의 범위내에서 여러 가지로 변형 실시할 수 있다. 예를 들면, 상술한 실시 형태 에서는, 각 패드 전극(56a∼56j)의 각각에 포함되는 「최고부」의 높이를 모두 L1로 가지런히하여 형성하는 동시에, 각 패드 전극(36a∼36j)의 각각에 포함되는「최고부」의 높이를 모두 L2로 가지런히하여 형성했지만, 대향 배치되어 쌍을 이루는 1조의 패드 전극의 각각에 대해서, 표면에 생기는 요철 부분의 최고부의 높이의 합계가 거의 일정하게 되도록 각 패드 전극을 형성하도록 해도, 상기 실시 행태와 동일한 효과를 얻을 수 있다.
도 12는 대향 배치되어 쌍을 이루는 각 패드 전극의 최고부의 높이의 합계가 거의 일정하게 되도록 하는 경우에 대해서 설명하는 도면이다. 도 12에서, 패드 전극(136a)과 패드 전극(156a), 패드 전극(136b)과 패드 전극(156b)의 각각이 대향배치되어 쌍을 이루도록 형성되어 있다. 또한, 도12에서는 각 패드 전극의 하측에 형성되는 적층막에 대해서는 생략하여 나타내고 있다.
전사 칩(134)측에 형성되는 각 패드 전극은 패드 전극(156a)의 최고부의 높이가 L11, 패드 전극(156b)의 최고부의 높이가 L12이고, 양자의 높이가 다르다. 또한, 기판(110)측에 형성되는 각 패드 전극은, 패드 전극(136a)의 최고부의 높이가 L21, 패드 전극(136b)의 최고부의 높이가 L22이고, 양자의 높이는 다르다. 그러나, 쌍을 이루는 패드 전극의 최고부의 높이에 주목하면, 패드 전극(136a)과 패드 전극(156a)의 최고부의 높이의 합계와, 패드 전극(136b)과 패드 전극(156b)의 최고부의 높이의 합계가 거의 동일하게 되도록, 각 전극 패드가 형성되어 있다.
이와 같이, 도 12에 나타내는 실시 형태에서는, 쌍을 이루는 1조의 패드 전극의 각각에 대하여, 최고부의 높이의 합계가 거의 일정하게 되도록 각 패드 전극 이 형성되어 있다. 이렇게 하여 각 패드 전극을 형성함으로써도, 전기적 접속을 보다 확실히 확보할 수 있게 된다.
또한, 상술한 실시 형태에서는, 본 발명에 의한 전기 광학 장치의 일례로서 유기 EL 표시 장치에 대해서 설명하고 있지만, 본 발명의 적용 범위는 이것에 한정되는 것은 아니고, 다른 여러 가지의 전기 광학 소자(예를 들면, 플라즈마 발광 소자, 전기영동 소자, 액정 소자 등)를 사용하여 구성되는 전기 광학 장치에 대해서 적용할 수 있다. 또한, 본 발명의 적용 범위는 전기 광학 장치 및 그 제조 방법에 한정되지 않고, 전사 기술을 사용하여 형성되는 각종 장치에 널리 적용할 수 있다.
본 발명에 의하면, 피전사체와 전사재의 사이에 패드 전극을 마련하여 양자를 전기적으로 접속할 때에, 양호한 도통 상태를 확보할 수 있게 하는 기술을 제공할 수 있다.

Claims (14)

  1. 적층막에 의해 형성되는 박막 전기 회로와, 그 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 접속 단자로 사용되는 복수의 제1 패드 전극을 포함하는 전사 칩을 제1 기판 상에 형성하는 전사 칩 형성 공정과,
    전기 회로 배선과, 이 전기 회로 배선에 접속되는 동시에 상기 전사 칩에 형성되는 상기 복수의 제1 패드 전극의 각각에 대응하여 전사 대상 영역에 배치된 복수의 제2 패드 전극을 포함하는 제2 기판을 형성하는 전사선(轉寫先) 기판 형성 공정과,
    상기 제1 기판 상의 상기 전사 칩을 상기 제2 기판 상의 상기 전사 대상 영역에 전사함으로써 상기 전기 회로 배선에 상기 박막 전기 회로를 접속하여 회로 기판을 형성하는 전사 공정을 포함하고,
    상기 복수의 제1 패드 전극은 상기 전사 칩의 일면의 전체에 걸쳐서 배치되고, 각 제1 패드 전극은 그 하측에 존재하는 상기 박막 전기 회로를 구성하는 박막 소자 및 박막 배선의 적어도 하나를 덮어서 형성되고, 이것에 의해 표면에 생기는 요철 부분의 최고부의 높이가 각 패드 전극에서 같게 되도록 형성되는 회로 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 제1 패드 전극은, 상기 박막 소자 또는 상기 박막 배선을 형성 할 때에 높이 조정막을 부가함으로써 상기 요철 부분의 최고부의 높이가 조정되는 회로 기판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 전사선 기판 형성 공정에서, 상기 복수의 제2 패드 전극은 그 하측에 존재하는 상기 전기 회로 배선을 덮어서 형성되고, 이것에 의해 표면에 생기는 요철 부분의 최고부의 높이가 각 제2 패드 전극에서 같게 되도록 형성되는 회로기판의 제조 방법.
  4. 제3항에 있어서,
    상기 복수의 제2 패드 전극은 상기 전기 회로 배선을 형성할 때에 높이 조정막을 부가함으로써 상기 요철 부분의 최고부의 높이가 조정되는 회로 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 복수의 제1 패드 전극의 각각은 상기 최고부에 대응하는 영역에서의 상기 적층막의 막구성이 동일한 회로 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 복수의 제2 패드 전극의 각각은 상기 최고부에 대응하는 영역에서의 하측의 상기 적층막의 막구성이 동일한 회로 기판의 제조 방법.
  7. 적층막에 의해 형성되는 박막 전기 회로와, 그 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 접속 단자로 사용되는 복수의 제1 패드 전극을 포함하는 전사 칩을 제1 기판 상에 형성하는 전사 칩 형성 공정과,
    전기 회로 배선과, 이 전기 회로 배선에 접속되는 동시에 상기 전사 칩에 형성되는 상기 복수의 제1 패드 전극의 각각에 대응하여 전사 대상 영역에 배치된 복수의 제2 패드 전극을 포함하는 제2 기판을 형성하는 전사선 기판 형성 공정과,
    상기 제1 기판 상의 상기 전사 칩을 상기 제2 기판 상의 전사 대상 영역에 전사함으로써 상기 전기 회로 배선에 상기 박막 전기 회로를 접속하여 회로 기판을 형성하는 전사 공정을 포함하고,
    상기 복수의 제1 패드 전극은, 상기 전사 칩의 일면의 전체에 걸쳐서 배치되고, 각 제1 패드 전극은 그 하측에 존재하는 상기 박막 전기 회로를 구성하는 박막 소자 및 박막 배선의 적어도 하나를 덮어서 형성되어 있고,
    상기 복수의 제2 패드 전극은 상기 복수의 제1 패드 전극의 배치에 대응하여 상기 전사 대상 영역의 전체에 걸쳐서 배치되고, 각 제2 패드 전극은 그 하측에 존재하는 상기 전기 회로 배선을 덮어서 형성되어 있고,
    상기 제1 패드 전극 및 제2 패드 전극의 각각은 대향 배치되어 쌍을 이루는 1조의 제1 및 제2 패드 전극의 각각의 표면에 생기는 요철 부분의 최고부의 높이의 합계가 일정하게 되도록 형성되는 회로 기판의 제조 방법.
  8. 제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 전사 공정은 상기 전사 칩에 형성된 상기 제1 패드 전극과 상기 제2 기판 상에 형성된 상기 제2 패드 전극의 사이에 접착층을 형성하는 공정을 포함하는 회로 기판의 제조 방법.
  9. 제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 전사 칩 형성 공정은, 상기 제1 기판과 상기 전사 칩 사이에 개재하고 에너지 부여에 의해서 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 형성하는 공정을 포함하는 회로 기판의 제조 방법.
  10. 적층막에 의해 형성되는 박막 전기 회로와 이 박막 전기 회로에 대한 전기적인 접속을 행하기 위한 복수의 패드 전극을 적어도 포함하는 전사 단위로 제1 기판에 형성되고, 그 제1 기판으로부터 배선이 형성된 제2 기판에 전사되는 전사 칩으로서,
    상기 복수의 패드 전극은 상기 전사 칩의 일면의 전체에 걸쳐서 배치되고, 각 패드 전극은 그 하측에 존재하는 상기 박막 전기 회로를 구성하는 박막 소자 및 박막 배선의 적어도 하나를 덮어서 형성되고, 이것에 의해 표면에 생기는 요철 부분의 최고부의 높이가 각 패드 전극에서 같게 되도록 형성되어 있는 전사 칩.
  11. 제10항 기재의 전사 칩을 기판 상에 복수 형성하여 되는 전사원(轉寫元) 기판.
  12. 제11항에 있어서,
    상기 전사원 기판은 상기 기판과 상기 전사 칩의 사이에 개재하고, 에너지 부여에 의해 상태 변화를 일으켜 상기 전사 칩과의 고착 정도가 약해지는 성질을 갖는 박리층을 더 포함하는 전사원 기판.
  13. 제1항, 제2항 및 제7항 중 어느 한 항에 기재된 제조 방법에 의해 제조되는 회로 기판을 사용하여 제조되는 전기 광학 장치.
  14. 제13항 기재의 전기 광학 장치를 표시부로 사용하는 전자 기기.
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* Cited by examiner, † Cited by third party
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JP4411598B2 (ja) * 2004-09-30 2010-02-10 セイコーエプソン株式会社 転写元基板及び半導体装置の製造方法
JP2006196712A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 薄膜素子の製造方法
JP4692268B2 (ja) * 2005-12-22 2011-06-01 パナソニック株式会社 電子部品実装システムおよび電子部品実装方法
JP2008003577A (ja) * 2006-05-25 2008-01-10 Canon Inc 画像表示装置の製造方法および分断方法
US20080122119A1 (en) * 2006-08-31 2008-05-29 Avery Dennison Corporation Method and apparatus for creating rfid devices using masking techniques
KR100867924B1 (ko) * 2007-03-07 2008-11-10 삼성에스디아이 주식회사 도너기판, 그의 제조방법 및 유기전계발광소자
US7807520B2 (en) * 2007-06-29 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8034663B2 (en) 2008-09-24 2011-10-11 Eastman Kodak Company Low cost die release wafer
US20100072490A1 (en) * 2008-09-24 2010-03-25 Kerr Roger S Low cost flexible display sheet
JP5390832B2 (ja) * 2008-11-04 2014-01-15 キヤノン株式会社 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
US8279145B2 (en) * 2009-02-17 2012-10-02 Global Oled Technology Llc Chiplet driver pairs for two-dimensional display
JP5258666B2 (ja) * 2009-04-22 2013-08-07 株式会社半導体エネルギー研究所 発光装置の作製方法および成膜用基板
US9209059B2 (en) * 2009-12-17 2015-12-08 Cooledge Lighting, Inc. Method and eletrostatic transfer stamp for transferring semiconductor dice using electrostatic transfer printing techniques
US20110151114A1 (en) * 2009-12-18 2011-06-23 Cooledge Lighting, Inc. Composite patterning device and method for removing elements from host substrate by establishing conformal contact between device and a contact surface
US11325828B2 (en) * 2013-02-22 2022-05-10 Vibrant Composites Inc. High-volume millimeter scale manufacturing
KR20180021926A (ko) 2013-12-02 2018-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 제조방법
CN111128707B (zh) * 2014-08-26 2023-06-16 株式会社尼康 元件制造方法及转印基板
CN106158848B (zh) * 2015-04-07 2019-03-22 群创光电股份有限公司 显示面板
WO2016183844A1 (en) * 2015-05-21 2016-11-24 Goertek.Inc Transferring method, manufacturing method, device and electronic apparatus of micro-led
EP3221882A4 (en) * 2015-07-14 2018-05-02 Goertek Inc. Assembling method, manufacturing method, device and electronic apparatus of flip-die
US10586817B2 (en) 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
JP2017207744A (ja) 2016-05-11 2017-11-24 株式会社半導体エネルギー研究所 表示装置、モジュール、及び電子機器
KR102554183B1 (ko) 2016-07-29 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법, 표시 장치, 표시 모듈, 및 전자 기기
KR102638304B1 (ko) * 2016-08-02 2024-02-20 삼성디스플레이 주식회사 표시장치
TW201808628A (zh) 2016-08-09 2018-03-16 Semiconductor Energy Lab 半導體裝置的製造方法
DE102016124646A1 (de) * 2016-12-16 2018-06-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements
KR102448482B1 (ko) * 2017-12-29 2022-09-27 엘지디스플레이 주식회사 마이크로 칩을 포함하는 표시장치
CN108807265B (zh) * 2018-07-09 2020-01-31 厦门乾照光电股份有限公司 Micro-LED巨量转移方法、显示装置及制作方法
CN113540156A (zh) * 2020-04-15 2021-10-22 深圳市柔宇科技有限公司 显示面板及其制备方法、电子装置
CN112967987B (zh) * 2020-10-30 2022-03-01 重庆康佳光电技术研究院有限公司 芯片转移基板和芯片转移方法
CN113257978A (zh) * 2021-05-12 2021-08-13 华南理工大学 芯片转移装置和芯片转移方法
CN113257979A (zh) * 2021-05-12 2021-08-13 华南理工大学 芯片转移基板、芯片转移装置和芯片转移方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8402654D0 (en) * 1984-02-01 1984-03-07 Secr Defence Flatpanel display
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
DE4032397A1 (de) * 1990-10-12 1992-04-16 Bosch Gmbh Robert Verfahren zur herstellung einer hybriden halbleiterstruktur und nach dem verfahren hergestellte halbleiterstruktur
AU648417B2 (en) * 1991-03-27 1994-04-21 Integrated System Assemblies Corporation Multichip integrated circuit module and method of fabrication
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5384691A (en) * 1993-01-08 1995-01-24 General Electric Company High density interconnect multi-chip modules including embedded distributed power supply elements
KR0162531B1 (ko) * 1994-09-30 1998-12-15 가네꼬 히사시 액정표시장치에 사용되는 이방성 도전막의 제조방법
US20020004320A1 (en) * 1995-05-26 2002-01-10 David V. Pedersen Attaratus for socketably receiving interconnection elements of an electronic component
US5566448A (en) * 1995-06-06 1996-10-22 International Business Machines Corporation Method of construction for multi-tiered cavities used in laminate carriers
JPH1041349A (ja) * 1996-07-24 1998-02-13 Hitachi Chem Co Ltd 回路板
JP4619462B2 (ja) * 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
JP2000323534A (ja) * 1999-05-13 2000-11-24 Sony Corp 半導体素子の実装構造及び実装方法
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
JP4058607B2 (ja) * 1999-08-19 2008-03-12 セイコーエプソン株式会社 配線基板及びその製造方法、電子部品、回路基板並びに電子機器
JP2001168339A (ja) * 1999-12-08 2001-06-22 Sharp Corp 表示用トランジスタアレイパネルの形成方法
JP3906653B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 画像表示装置及びその製造方法
JP4655368B2 (ja) 2000-12-12 2011-03-23 日本電気株式会社 移動体端末
JP2002244576A (ja) * 2001-02-21 2002-08-30 Sony Corp 表示装置の製造方法、表示装置及び液晶表示装置
JP3994681B2 (ja) 2001-04-11 2007-10-24 ソニー株式会社 素子の配列方法及び画像表示装置の製造方法
JP3890921B2 (ja) 2001-06-05 2007-03-07 ソニー株式会社 素子の配列方法及び画像表示装置の製造方法
JP2002314123A (ja) 2001-04-18 2002-10-25 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP3608615B2 (ja) 2001-04-19 2005-01-12 ソニー株式会社 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP2002343944A (ja) 2001-05-14 2002-11-29 Sony Corp 電子部品の転写方法及び素子の配列方法、画像表示装置の製造方法

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