JP2001168339A - 表示用トランジスタアレイパネルの形成方法 - Google Patents
表示用トランジスタアレイパネルの形成方法Info
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Abstract
(57)【要約】
【課題】 高精細ＴＦＴアレイパネルの形成において、
位置合わせ、姿勢制御が非常に困難であり、また、ＴＦ
Ｔ素子を表示用パネルに選択転写した後、コンタクトホ
ール加工を用いてＴＦＴ素子の各電極とデータ信号線，
走査信号線等を接続する必要性があるため、各電極用に
コンタクトホール形成用の余裕代部分を作成する必要が
あり、ＴＦＴ素子面積が大きくなってしまうという問題
がある。 【解決手段】 データ信号線と、素子を転写した際にゲ
ート電極の役割を兼ねる走査信号線とを形成した第１の
基板に、画素の一方向への配列ピッチｄxを２以上の自
然数ｍで除したｄx/ｍのピッチ、および、他方向への配
列ピッチｄyを２以上の自然数ｎで除したｄy/ｎのピッ
チでゲート電極部を除く素子を形成した第２の基板か
ら、前記画素の配列ピッチｄx,ｄyに対応する素子のみ
を選択的に転写する。
位置合わせ、姿勢制御が非常に困難であり、また、ＴＦ
Ｔ素子を表示用パネルに選択転写した後、コンタクトホ
ール加工を用いてＴＦＴ素子の各電極とデータ信号線，
走査信号線等を接続する必要性があるため、各電極用に
コンタクトホール形成用の余裕代部分を作成する必要が
あり、ＴＦＴ素子面積が大きくなってしまうという問題
がある。 【解決手段】 データ信号線と、素子を転写した際にゲ
ート電極の役割を兼ねる走査信号線とを形成した第１の
基板に、画素の一方向への配列ピッチｄxを２以上の自
然数ｍで除したｄx/ｍのピッチ、および、他方向への配
列ピッチｄyを２以上の自然数ｎで除したｄy/ｎのピッ
チでゲート電極部を除く素子を形成した第２の基板か
ら、前記画素の配列ピッチｄx,ｄyに対応する素子のみ
を選択的に転写する。
Description
【０００１】
【発明の技術分野】本発明は、薄膜トランジスタ(以
下、ＴＦＴと言う)等のスイッチング素子を有して、デ
ィスプレイに使用される表示用トランジスタアレイパネ
ルに関するものである。
下、ＴＦＴと言う)等のスイッチング素子を有して、デ
ィスプレイに使用される表示用トランジスタアレイパネ
ルに関するものである。
【０００２】
【従来の技術】従来、コンピュータやテレビジョン装置
等のディスプレイに使用される表示用トランジスタアレ
イパネルの形成方法として、例えば、特開平１１−１４
２８７８号公報に開示されているようなものがある。
等のディスプレイに使用される表示用トランジスタアレ
イパネルの形成方法として、例えば、特開平１１−１４
２８７８号公報に開示されているようなものがある。
【０００３】特開平１１−１４２８７８号公報では、ま
ずＳｉ基板上にＳｉ酸化膜を形成し、その上に目的とす
る表示用トランジスタアレイパネルの画素の配列ピッチ
ｄx、ｄｙを２以上の自然数ｍ、nで除したｄx/ｍ、ｄy/
ｎのピッチでＴＦＴ素子を形成する。続いて、このう
ち、上記画素の配列ピッチｄx,ｄyに対応するＴＦＴ素
子のみを選択的に上記表示用パネル上の所定位置に転写
ことによって表示用トランジスタアレイパネルを得る方
法が開示されている。
ずＳｉ基板上にＳｉ酸化膜を形成し、その上に目的とす
る表示用トランジスタアレイパネルの画素の配列ピッチ
ｄx、ｄｙを２以上の自然数ｍ、nで除したｄx/ｍ、ｄy/
ｎのピッチでＴＦＴ素子を形成する。続いて、このう
ち、上記画素の配列ピッチｄx,ｄyに対応するＴＦＴ素
子のみを選択的に上記表示用パネル上の所定位置に転写
ことによって表示用トランジスタアレイパネルを得る方
法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報に開示されている表示用トランジスタアレイパネルの
形成方法には、以下のような問題がある。
報に開示されている表示用トランジスタアレイパネルの
形成方法には、以下のような問題がある。
【０００５】すなわち、上記公報で開示されている方法
では、ＴＦＴ素子の転写位置精度、およびソース、ゲー
ト、ドレイン各端子の配線工程について問題がある。
では、ＴＦＴ素子の転写位置精度、およびソース、ゲー
ト、ドレイン各端子の配線工程について問題がある。
【０００６】まず、上記公報に開示されている基板上に
密に形成されたＴＦＴ素子を粗に配置し直す転写方法で
は、Ｓｉ基板上より転写されるＴＦＴ素子と表示用トラ
ンジスタアレイ用基板上にあらかじめ形成された、デー
タ信号線および走査信号線との相対的な位置関係が、そ
れぞれの形成ピッチ精度のみに因って決定される。その
ため、少なくとも１μm程度の位置合わせ精度と上下左
右方向の姿勢制御が必要な高精細表示用トランジスタア
レイパネルの形成においては、位置合わせ、姿勢制御が
非常に困難となる。特に、熱膨張係数の大きな樹脂フィ
ルムへ転写する場合には、位置決め前後の局所的な温度
/応力変動によって位置合わせ精度や姿勢制御が損なわ
れ易いと推察される。
密に形成されたＴＦＴ素子を粗に配置し直す転写方法で
は、Ｓｉ基板上より転写されるＴＦＴ素子と表示用トラ
ンジスタアレイ用基板上にあらかじめ形成された、デー
タ信号線および走査信号線との相対的な位置関係が、そ
れぞれの形成ピッチ精度のみに因って決定される。その
ため、少なくとも１μm程度の位置合わせ精度と上下左
右方向の姿勢制御が必要な高精細表示用トランジスタア
レイパネルの形成においては、位置合わせ、姿勢制御が
非常に困難となる。特に、熱膨張係数の大きな樹脂フィ
ルムへ転写する場合には、位置決め前後の局所的な温度
/応力変動によって位置合わせ精度や姿勢制御が損なわ
れ易いと推察される。
【０００７】これに対して、上記公報では、ＴＦＴ素子
が選択転写される基板上の所定の位置に、ＴＦＴ素子全
体が嵌合される凹部を形成し、接着剤層を選択的に形成
することにより、転写の際の位置合せ精度や姿勢制御を
容易に行えるとしている。しかしながら、凹部を形成す
るだけでは位置決め精度は向上させられるものの、姿勢
制御を行うことはできないという問題がある。
が選択転写される基板上の所定の位置に、ＴＦＴ素子全
体が嵌合される凹部を形成し、接着剤層を選択的に形成
することにより、転写の際の位置合せ精度や姿勢制御を
容易に行えるとしている。しかしながら、凹部を形成す
るだけでは位置決め精度は向上させられるものの、姿勢
制御を行うことはできないという問題がある。
【０００８】また、上記公報では、ＴＦＴ素子を表示用
トランジスタアレイ用基板上に選択転写した後、転写接
着されたＴＦＴ素子は電気的に独立した状態であるた
め、データ信号線とソース電極、走査信号線とゲート電
極を配線し、さらに画素電極を形成した後、ドレイン電
極と画素電極を配線する必要がある。実際の工程として
は、ＴＦＴ素子分離エッチング等の際にＴＦＴ素子を保
護するためにＴＦＴ素子を覆って形成されているＳｉ酸
化膜等に電極接続用のコンタクトホールを穴あけエッチ
ングで形成し、データ信号線や走査信号線とＴＦＴ素子
の各電極との接続を行っている。従って、各電極用にコ
ンタクトホール形成用の余裕代部分を作成する必要があ
り、１つのＴＦＴ素子が大きくなってしまうという問題
がある。
トランジスタアレイ用基板上に選択転写した後、転写接
着されたＴＦＴ素子は電気的に独立した状態であるた
め、データ信号線とソース電極、走査信号線とゲート電
極を配線し、さらに画素電極を形成した後、ドレイン電
極と画素電極を配線する必要がある。実際の工程として
は、ＴＦＴ素子分離エッチング等の際にＴＦＴ素子を保
護するためにＴＦＴ素子を覆って形成されているＳｉ酸
化膜等に電極接続用のコンタクトホールを穴あけエッチ
ングで形成し、データ信号線や走査信号線とＴＦＴ素子
の各電極との接続を行っている。従って、各電極用にコ
ンタクトホール形成用の余裕代部分を作成する必要があ
り、１つのＴＦＴ素子が大きくなってしまうという問題
がある。
【０００９】
【課題を解決するための手段】本発明は上記従来の問題
点を解決するためになされたものであり、第１発明は、
第１の基板上に、データ信号線と、素子を転写した際に
ゲート電極の役割を兼ねる走査信号線とを形成する工程
と、第２の基板上に、画素の一方向への配列ピッチｄx
を２以上の自然数ｍで除したｄx/ｍのピッチ、および、
他方向への配列ピッチｄyを２以上の自然数ｎで除した
ｄy/ｎのピッチでゲート電極部を除く素子を形成する工
程と、前記第２の基板上に設けられた素子のうち、前記
画素の配列ピッチｄx,ｄyに対応する素子のみを選択的
に前記第１の基板に転写する工程とを備えたことを特徴
とする表示用トランジスタアレイパネルの形成方法であ
る。
点を解決するためになされたものであり、第１発明は、
第１の基板上に、データ信号線と、素子を転写した際に
ゲート電極の役割を兼ねる走査信号線とを形成する工程
と、第２の基板上に、画素の一方向への配列ピッチｄx
を２以上の自然数ｍで除したｄx/ｍのピッチ、および、
他方向への配列ピッチｄyを２以上の自然数ｎで除した
ｄy/ｎのピッチでゲート電極部を除く素子を形成する工
程と、前記第２の基板上に設けられた素子のうち、前記
画素の配列ピッチｄx,ｄyに対応する素子のみを選択的
に前記第１の基板に転写する工程とを備えたことを特徴
とする表示用トランジスタアレイパネルの形成方法であ
る。
【００１０】また、第２発明は、第１の基板上に、デー
タ信号線と、素子を転写した際にゲート電極の役割を兼
ねる走査信号線とを形成する工程と、第２の基板上に、
画素の一方向への配列ピッチｄxを２以上の自然数ｍで
除したｄx/ｍのピッチ、および、他方向への配列ピッチ
ｄyを２以上の自然数ｎで除したｄy/ｎのピッチでゲー
ト電極部を除く素子を形成する工程と、前記第２の基板
上に形成された素子を第３の基板上に全体転写する工程
と、前記第２の基板を除去して、前記素子を前記第３の
基板上に孤立配列させる工程と、前記第３の基板上に転
写された素子のうち、前記画素の配列ピッチｄx,ｄyに
対応する素子のみを選択的に前記第１の基板に転写する
工程とを備えたことを特徴とする表示用トランジスタア
レイパネルの形成方法である。
タ信号線と、素子を転写した際にゲート電極の役割を兼
ねる走査信号線とを形成する工程と、第２の基板上に、
画素の一方向への配列ピッチｄxを２以上の自然数ｍで
除したｄx/ｍのピッチ、および、他方向への配列ピッチ
ｄyを２以上の自然数ｎで除したｄy/ｎのピッチでゲー
ト電極部を除く素子を形成する工程と、前記第２の基板
上に形成された素子を第３の基板上に全体転写する工程
と、前記第２の基板を除去して、前記素子を前記第３の
基板上に孤立配列させる工程と、前記第３の基板上に転
写された素子のうち、前記画素の配列ピッチｄx,ｄyに
対応する素子のみを選択的に前記第１の基板に転写する
工程とを備えたことを特徴とする表示用トランジスタア
レイパネルの形成方法である。
【００１１】さらに、第３発明は、前記第２の基板上の
素子の前記第３の基板上への全体転写は、光によって接
着力が低下する接着剤によって行い、前記第３の基板上
の素子の前記第１の基板上への選択転写は、前記第３の
基板の裏面から前記画素の配列ピッチｄx,ｄyに対応す
る素子の箇所への光照射によって転写の対象となる素子
のみを選択的に前記第３の基板から剥離することによっ
て行うことを特徴とする第２発明の表示用トランジスタ
アレイパネルの形成方法である。
素子の前記第３の基板上への全体転写は、光によって接
着力が低下する接着剤によって行い、前記第３の基板上
の素子の前記第１の基板上への選択転写は、前記第３の
基板の裏面から前記画素の配列ピッチｄx,ｄyに対応す
る素子の箇所への光照射によって転写の対象となる素子
のみを選択的に前記第３の基板から剥離することによっ
て行うことを特徴とする第２発明の表示用トランジスタ
アレイパネルの形成方法である。
【００１２】また、第４発明は、前記素子は、逆スタガ
型の薄膜トランジスタであることを特徴とする第１乃至
第３発明の表示用トランジスタアレイパネルの形成方法
である。
型の薄膜トランジスタであることを特徴とする第１乃至
第３発明の表示用トランジスタアレイパネルの形成方法
である。
【００１３】
【発明の実施の形態】以下、本発明について、図をもと
に詳細に説明する。
に詳細に説明する。
【００１４】図１および図２は表示用トランジスタアレ
イパネルの形成方法の手順を示す図である。なお、ここ
では、第１の基板としてＳｉ基板またはガラス基板を用
い、第２の基板としてＳｉ基板を用い、第３の基板とし
てガラス基板を用いている。
イパネルの形成方法の手順を示す図である。なお、ここ
では、第１の基板としてＳｉ基板またはガラス基板を用
い、第２の基板としてＳｉ基板を用い、第３の基板とし
てガラス基板を用いている。
【００１５】図１（ａ）に示すように、Ｓi基板４１
（第２の基板）上にフォトレジストあるいは有機溶剤に
より除去可能な樹脂を用いて、従来のゲート電極パター
ン４２を形成する。その上に透明絶縁膜としてＳi酸化
膜４３を形成した後、ｉ線スパッタを用いたフォトプロ
セスを含む公知の素子形成プロセスを行って、ゲートラ
イ電極部を除くＴＦＴ素子４４を素子分離溝４５を隔て
て所定のピッチで形成する。
（第２の基板）上にフォトレジストあるいは有機溶剤に
より除去可能な樹脂を用いて、従来のゲート電極パター
ン４２を形成する。その上に透明絶縁膜としてＳi酸化
膜４３を形成した後、ｉ線スパッタを用いたフォトプロ
セスを含む公知の素子形成プロセスを行って、ゲートラ
イ電極部を除くＴＦＴ素子４４を素子分離溝４５を隔て
て所定のピッチで形成する。
【００１６】ここで、上記ピッチは、目的とする表示用
トランジスタアレイパネルの画素ドットの配列ピッチｄ
x,ｄyを、「２」以上の自然数ｍ,ｎで除した値ｄx/ｍ,ｄ
y/ｎである。
トランジスタアレイパネルの画素ドットの配列ピッチｄ
x,ｄyを、「２」以上の自然数ｍ,ｎで除した値ｄx/ｍ,ｄ
y/ｎである。
【００１７】また、ここで形成するＴＦＴ素子４４の構
造は図４に示す逆スタガ構造のＴＦＴ素子からゲート電
極部を除いた素子である。
造は図４に示す逆スタガ構造のＴＦＴ素子からゲート電
極部を除いた素子である。
【００１８】次に、図１（ｂ）に示すように、上記ＴＦ
Ｔ素子４４上にＵＶ剥離樹脂４７を塗布し、光透過性基
板としてのガラス基板４６（第３の基板）を張り付け
る。ここで、ＵＶ剥離樹脂４７としては、シリコン(メ
タ)アクリレート添加のアクリル系樹脂や紫外線照射で
接着力が低下するＵＶ硬化型粘着剤等を用いる。
Ｔ素子４４上にＵＶ剥離樹脂４７を塗布し、光透過性基
板としてのガラス基板４６（第３の基板）を張り付け
る。ここで、ＵＶ剥離樹脂４７としては、シリコン(メ
タ)アクリレート添加のアクリル系樹脂や紫外線照射で
接着力が低下するＵＶ硬化型粘着剤等を用いる。
【００１９】次に、図１（ｃ）に示すように、Ｓi基板
４１（第２の基板）を水酸化カリウム水溶液でエッチン
グ除去し、フォトレジストあるいは樹脂で形成されたゲ
ート電極パターン４２を有機溶剤で除去した後、ＴＦＴ
素子分離溝４５の箇所のＳi酸化膜４３に対してＴＦＴ
素子分離エッチングを行って個々のＴＦＴ素子４４を孤
立した状態にする。
４１（第２の基板）を水酸化カリウム水溶液でエッチン
グ除去し、フォトレジストあるいは樹脂で形成されたゲ
ート電極パターン４２を有機溶剤で除去した後、ＴＦＴ
素子分離溝４５の箇所のＳi酸化膜４３に対してＴＦＴ
素子分離エッチングを行って個々のＴＦＴ素子４４を孤
立した状態にする。
【００２０】次に、図１（ｄ）に示すように、表示用ト
ランジスタパネル用のガラス基板４８（第１の基板）
に、データ信号線４９および走査信号線５０を形成す
る。
ランジスタパネル用のガラス基板４８（第１の基板）
に、データ信号線４９および走査信号線５０を形成す
る。
【００２１】次に、図２（ｄ´）に示すように、表示用
トランジスタパネル用のガラス基板４８のＴＦＴ素子形
成部に接着樹脂５１を塗布したものを、アライメントを
行いつつガラス基板（第２の基板）４６に近接させる。
トランジスタパネル用のガラス基板４８のＴＦＴ素子形
成部に接着樹脂５１を塗布したものを、アライメントを
行いつつガラス基板（第２の基板）４６に近接させる。
【００２２】次に、フォトマスク５２を用いて、接着樹
脂５１における転写の対象となる（後に画素を構成す
る）ＴＦＴ素子４４の箇所に位置する部分に紫外線５３
を照射して半硬化させて接着性を高め、その半硬化部分
５４を転写対象のＴＦＴ素子４４の裏面に押し付けてガ
ラス基板４８（第１の基板）を貼り合わせる。
脂５１における転写の対象となる（後に画素を構成す
る）ＴＦＴ素子４４の箇所に位置する部分に紫外線５３
を照射して半硬化させて接着性を高め、その半硬化部分
５４を転写対象のＴＦＴ素子４４の裏面に押し付けてガ
ラス基板４８（第１の基板）を貼り合わせる。
【００２３】その際、ＴＦＴ素子４４裏面の凹部とガラ
ス基板４８（第１の基板）上の走査信号線５０の凸部
（接着樹脂半硬化部分５４）を嵌合させることにより、
位置合せ精度を向上させ、ＴＦＴ素子の姿勢を制御する
ことができる。
ス基板４８（第１の基板）上の走査信号線５０の凸部
（接着樹脂半硬化部分５４）を嵌合させることにより、
位置合せ精度を向上させ、ＴＦＴ素子の姿勢を制御する
ことができる。
【００２４】なお、接着樹脂５１としては、例えばアク
リレート系のＵＶ硬化樹脂やＵＶ硬化エポキシ系樹脂等
を用いる。
リレート系のＵＶ硬化樹脂やＵＶ硬化エポキシ系樹脂等
を用いる。
【００２５】その後、図１（ｅ）に示すように、フォト
マスク５５を用いて、ガラス基板４６（第３の基板）側
から、ＵＶ剥離樹脂４７における転写対象のＴＦＴ素子
４４の箇所の部分に紫外線５６を選択的に照射して、Ｕ
Ｖ剥離樹脂４７の接着力を低下させて、ＴＦＴ素子４４
との密着性を低減させる。
マスク５５を用いて、ガラス基板４６（第３の基板）側
から、ＵＶ剥離樹脂４７における転写対象のＴＦＴ素子
４４の箇所の部分に紫外線５６を選択的に照射して、Ｕ
Ｖ剥離樹脂４７の接着力を低下させて、ＴＦＴ素子４４
との密着性を低減させる。
【００２６】以上の処理によって、上記転写対象のＴＦ
Ｔ素子４４は隣接しているＴＦＴ素子４４とは孤立して
おり、ガラス基板４６（第３の基板）との間のＵＶ剥離
樹脂４７は接着力が低下している。
Ｔ素子４４は隣接しているＴＦＴ素子４４とは孤立して
おり、ガラス基板４６（第３の基板）との間のＵＶ剥離
樹脂４７は接着力が低下している。
【００２７】したがって、図１（ｆ）に示すように、表
示用トランジスタパネル用のガラス基板４８（第１の基
板）に転写対象のＴＦＴ素子４４のみが移し取られる
（転写接着される）。そして、未露光のＴＦＴ素子４４
は、ガラス基板４８（第１の基板）に転写接着されな
い。なお、未露光の接着樹脂４７は選択転写後に除去し
ておく。
示用トランジスタパネル用のガラス基板４８（第１の基
板）に転写対象のＴＦＴ素子４４のみが移し取られる
（転写接着される）。そして、未露光のＴＦＴ素子４４
は、ガラス基板４８（第１の基板）に転写接着されな
い。なお、未露光の接着樹脂４７は選択転写後に除去し
ておく。
【００２８】最後に、受動素子部の形成処理を行う。こ
の受動素子部の形成処理は、図３（（ａ）平面図、
（ｂ）断面図）に示すように、上記表示用トランジスタ
パネル用のガラス基板４８（第１の基板）上に画素ドッ
トの配列ピッチｄx,ｄyで転写接着されたＴＦＴ素子４
４に、データ信号線４９に接続するためのソース電極配
線６１、ドレイン電極配線６２を配線する。さらに、ド
レイン電極配線６２に接続される液晶駆動用の画素電極
６３を形成する。
の受動素子部の形成処理は、図３（（ａ）平面図、
（ｂ）断面図）に示すように、上記表示用トランジスタ
パネル用のガラス基板４８（第１の基板）上に画素ドッ
トの配列ピッチｄx,ｄyで転写接着されたＴＦＴ素子４
４に、データ信号線４９に接続するためのソース電極配
線６１、ドレイン電極配線６２を配線する。さらに、ド
レイン電極配線６２に接続される液晶駆動用の画素電極
６３を形成する。
【００２９】具体的には、配線間絶縁膜として、例えば
ポリイミド膜を用い、上述の図１（ｃ）)におけるＴＦ
Ｔ素子分離エッチング等の際にＴＦＴ素子４４を保護す
るためにＴＦＴ素子４４を覆って形成されている例えば
Ｓi酸化膜（図示せず）に、電極接続用のコンタクトホ
ールをあけ、エッチングで形成する。そして、ガラス基
板４８（第１の基板）上のデータ信号線４９および画素
電極６３とＴＦＴ素子４４の各電極との接続を上記ソー
ス電極配線６１、ドレイン電極配線６２を用いて行う。
ポリイミド膜を用い、上述の図１（ｃ）)におけるＴＦ
Ｔ素子分離エッチング等の際にＴＦＴ素子４４を保護す
るためにＴＦＴ素子４４を覆って形成されている例えば
Ｓi酸化膜（図示せず）に、電極接続用のコンタクトホ
ールをあけ、エッチングで形成する。そして、ガラス基
板４８（第１の基板）上のデータ信号線４９および画素
電極６３とＴＦＴ素子４４の各電極との接続を上記ソー
ス電極配線６１、ドレイン電極配線６２を用いて行う。
【００３０】なお、画素電極６３は、ＴＦＴ素子４４が
転写接着される前に、予めガラス基板４８（第１の基
板）上に形成しておいても構わない。
転写接着される前に、予めガラス基板４８（第１の基
板）上に形成しておいても構わない。
【００３１】図４（ａ）、（ｂ）は、一般的な逆スタガ
型ＴＦＴ素子の構造の一例の断面図および上面図であ
る。
型ＴＦＴ素子の構造の一例の断面図および上面図であ
る。
【００３２】逆スタガＴＦＴ素子では、ゲート電極１０
１が、ソース電極１０２とドレイン電極１０３とに接続
するチャネル層１０４の下側に、ゲート絶縁膜１０５お
よび金属酸化膜１０６を介して形成されている。なお、
１０７,１０８はオーミック・コンタクト層であり、１１
０はＳi酸化膜１０９に形成されたソース電極１０２に
対するコンタクトホールである。また、１１１はドレイ
ン電極１０３に対するコンタクトホールであり、１１２
はゲート電極に対するコンタクトホールである。
１が、ソース電極１０２とドレイン電極１０３とに接続
するチャネル層１０４の下側に、ゲート絶縁膜１０５お
よび金属酸化膜１０６を介して形成されている。なお、
１０７,１０８はオーミック・コンタクト層であり、１１
０はＳi酸化膜１０９に形成されたソース電極１０２に
対するコンタクトホールである。また、１１１はドレイ
ン電極１０３に対するコンタクトホールであり、１１２
はゲート電極に対するコンタクトホールである。
【００３３】なお、本発明のゲート電極部を除いた逆ス
タガ型ＴＦＴ素子の構造は、図４（ａ）からゲート電極
部１０１および金属酸化膜１０６を除いた構造となって
いる。
タガ型ＴＦＴ素子の構造は、図４（ａ）からゲート電極
部１０１および金属酸化膜１０６を除いた構造となって
いる。
【００３４】上述のように、本発明では、第１の基板上
にフォトレジスト等でゲート電極パターンを形成した上
に、ＴＦＴ素子４４を素子分離溝４５を隔ててピッチｄ
x/ｍ,ｄy/ｎで形成する。ここで、ｄx,ｄyは画素ドット
の配列ピッチであり、ｍ,ｎは「２」以上の自然数であ
る。そして、ＴＦＴ素子４４側にＵＶ剥離樹脂４７で第
３の基板を張り付けた後、第２の基板４１をエッチング
除去し、ＴＦＴ素子分離エッチングを行って各ＴＦＴ素
子４４を分離させる。そして、ＴＦＴ素子裏面の凹部と
第１の基板上の走査信号線凸部を嵌合させることによ
り、第１の基板に接着樹脂５１で転写対象のＴＦＴ素子
４４のみを選択的に接着させ、第３の基板側から転写対
象のＴＦＴ素子４４の箇所に紫外線６２を選択的に照射
してＵＶ剥離樹脂４７の接着力を低下させて、転写対象
の（つまり、画素を構成する）ＴＦＴ素子４４のみを第
１の基板に選択転写する。
にフォトレジスト等でゲート電極パターンを形成した上
に、ＴＦＴ素子４４を素子分離溝４５を隔ててピッチｄ
x/ｍ,ｄy/ｎで形成する。ここで、ｄx,ｄyは画素ドット
の配列ピッチであり、ｍ,ｎは「２」以上の自然数であ
る。そして、ＴＦＴ素子４４側にＵＶ剥離樹脂４７で第
３の基板を張り付けた後、第２の基板４１をエッチング
除去し、ＴＦＴ素子分離エッチングを行って各ＴＦＴ素
子４４を分離させる。そして、ＴＦＴ素子裏面の凹部と
第１の基板上の走査信号線凸部を嵌合させることによ
り、第１の基板に接着樹脂５１で転写対象のＴＦＴ素子
４４のみを選択的に接着させ、第３の基板側から転写対
象のＴＦＴ素子４４の箇所に紫外線６２を選択的に照射
してＵＶ剥離樹脂４７の接着力を低下させて、転写対象
の（つまり、画素を構成する）ＴＦＴ素子４４のみを第
１の基板に選択転写する。
【００３５】したがって、上記第３の基板上のピッチｄ
x/ｍ,ｄy/ｎのＴＦＴ素子４４の第１の基板上でのピッ
チｄx,ｄyへの拡大転写の際の位置合せ精度を、従来の
方法に比べて精度よくできるだけでなく、ＴＦＴ素子の
４４姿勢制御も行うことが可能となる。
x/ｍ,ｄy/ｎのＴＦＴ素子４４の第１の基板上でのピッ
チｄx,ｄyへの拡大転写の際の位置合せ精度を、従来の
方法に比べて精度よくできるだけでなく、ＴＦＴ素子の
４４姿勢制御も行うことが可能となる。
【００３６】また、受動素子部の形成処理においては、
転写されたＴＦＴ素子４４裏面凹部と嵌合した走査信号
線４９の凸部は、新たに配線することなしにＴＦＴアレ
イのゲート電極として機能するため、ゲート電極−走査
信号線間の配線が不要となり、ＴＦＴアレイ毎の配線工
程を短縮することが可能となると同時に、ゲート電極に
対するコンタクトホール形成用余裕代が不要となるた
め、1つのＴＦＴ素子の大きさが小さくでき、生産性を
より向上させることが可能となる。
転写されたＴＦＴ素子４４裏面凹部と嵌合した走査信号
線４９の凸部は、新たに配線することなしにＴＦＴアレ
イのゲート電極として機能するため、ゲート電極−走査
信号線間の配線が不要となり、ＴＦＴアレイ毎の配線工
程を短縮することが可能となると同時に、ゲート電極に
対するコンタクトホール形成用余裕代が不要となるた
め、1つのＴＦＴ素子の大きさが小さくでき、生産性を
より向上させることが可能となる。
【００３７】なお、上記では、第２の基板を水酸化カリ
ウム水溶液でエッチング処理することによって除去して
いるが、本発明はこれに限定されるものではなく、例え
ば、第２の基板上にあらかじめ基板分離用の犠牲層を形
成することによって第２の基板の分離・除去を行っても
構わない。
ウム水溶液でエッチング処理することによって除去して
いるが、本発明はこれに限定されるものではなく、例え
ば、第２の基板上にあらかじめ基板分離用の犠牲層を形
成することによって第２の基板の分離・除去を行っても
構わない。
【００３８】また、上記では、紫外線に対するＵＶ剥離
樹脂の性質を利用して選択転写を行っている。しかしな
がら、本発明はこれに限定されるものではなく、例え
ば、転写側の基板の一方側、あるいは両側からの静電引
力や電磁力を利用して選択転写を行っても構わない。
樹脂の性質を利用して選択転写を行っている。しかしな
がら、本発明はこれに限定されるものではなく、例え
ば、転写側の基板の一方側、あるいは両側からの静電引
力や電磁力を利用して選択転写を行っても構わない。
【００３９】
【発明の効果】以上より明らかなように、本発明に係る
発明の表示用トランジスタアレイパネルの形成方法によ
れば、第２の基板または第３の基板から第１の基板（表
示用トランジスタアレイパネル）上への選択転写の際の
位置合せ精度を、従来の方法に比べて精度よくできるだ
けでなく、ＴＦＴ素子の姿勢制御も行うことが可能とな
る。
発明の表示用トランジスタアレイパネルの形成方法によ
れば、第２の基板または第３の基板から第１の基板（表
示用トランジスタアレイパネル）上への選択転写の際の
位置合せ精度を、従来の方法に比べて精度よくできるだ
けでなく、ＴＦＴ素子の姿勢制御も行うことが可能とな
る。
【００４０】また、転写されたＴＦＴアレイと嵌合した
走査信号線部分は、新たに配線することなしにＴＦＴア
レイのゲートラインとして機能するため、ゲート電極と
走査信号線の配線が不要となり、ＴＦＴアレイ毎の配線
工程を短縮することが可能となる。
走査信号線部分は、新たに配線することなしにＴＦＴア
レイのゲートラインとして機能するため、ゲート電極と
走査信号線の配線が不要となり、ＴＦＴアレイ毎の配線
工程を短縮することが可能となる。
【図１】本発明に係る表示用トランジスタアレイパネル
の形成方法の手順を示す図である。
の形成方法の手順を示す図である。
【図２】本発明に係る表示用トランジスタアレイパネル
の形成方法の手順を示す図である。
の形成方法の手順を示す図である。
【図３】受動素子部形成処理の説明するための図であ
る。
る。
【図４】逆スタガ型ＴＦＴ素子の構造を示す図である。
４１…Ｓi基板（第１の基板） ４２…フォトレジスト ４３、１０９…Ｓi酸化膜 ４４…ＴＦＴ素子 ４５…素子分離溝 ４６…ガラス基板（第２の基板） ４７…ＵＶ剥離樹脂 ４８…ガラス基板（第３の基板） ４９…データ信号線 ５０…走査信号線 ５１…接着樹脂 ５４…接着樹脂半硬化部 ５２、５５…フォトマスク ５３、５６…紫外線 ６１…ソース電極配線 ６２…ドレイン電極配線 ６３…画素電極 ６４…ゲート電極配線 １０１…ゲート電極 １０２…ソース電極 １０３…ドレイン電極 １０４…チャネル層 １０５…ゲート絶縁層 １０６…金属酸化層 １０７、１０８…オーミック・コンタクト層 １１２…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA26 JA46 JB23 JB24 JB32 JB33 MA01 MA12 MA31 NA27 PA01 5C094 AA05 AA15 BA03 BA43 CA19 EA03 EA04 EA07 GB01 5F110 AA30 CC07 DD02 DD05 QQ16 5G435 AA17 AA18 BB12 CC09 KK05
Claims (4)
- 【請求項１】 第１の基板上に、データ信号線と、素子
を転写した際にゲート電極の役割を兼ねる走査信号線と
を形成する工程と、 第２の基板上に、画素の一方向への配列ピッチｄxを２
以上の自然数ｍで除したｄx/ｍのピッチ、および、他方
向への配列ピッチｄyを２以上の自然数ｎで除したｄy/
ｎのピッチでゲート電極部を除く素子を形成する工程
と、 前記第２の基板上に設けられた素子のうち、前記画素の
配列ピッチｄx,ｄyに対応する素子のみを選択的に前記
第１の基板に転写する工程とを備えたことを特徴とする
表示用トランジスタアレイパネルの形成方法。 - 【請求項２】 第１の基板上に、データ信号線と、素子
を転写した際にゲート電極の役割を兼ねる走査信号線と
を形成する工程と、 第２の基板上に、画素の一方向への配列ピッチｄxを２
以上の自然数ｍで除したｄx/ｍのピッチ、および、他方
向への配列ピッチｄyを２以上の自然数ｎで除したｄy/
ｎのピッチでゲート電極部を除く素子を形成する工程
と、 前記第２の基板上に形成された素子を第３の基板上に全
体転写する工程と、 前記第２の基板を除去して、前記素子を前記第３の基板
上に孤立配列させる工程と、 前記第３の基板上に転写された素子のうち、前記画素の
配列ピッチｄx,ｄyに対応する素子のみを選択的に前記
第１の基板に転写する工程とを備えたことを特徴とする
表示用トランジスタアレイパネルの形成方法。 - 【請求項３】 前記第２の基板上の素子の前記第３の基
板上への全体転写は、光によって接着力が低下する接着
剤によって行い、 前記第３の基板上の素子の前記第１の基板上への選択転
写は、前記第３の基板の裏面から前記画素の配列ピッチ
ｄx,ｄyに対応する素子の箇所への光照射によって転写
の対象となる素子のみを選択的に前記第３の基板から剥
離することによって行うことを特徴とする請求項２記載
の表示用トランジスタアレイパネルの形成方法。 - 【請求項４】 前記素子は、逆スタガ型の薄膜トランジ
スタであることを特徴とする請求項１乃至請求項３に記
載の表示用トランジスタアレイパネルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34855299A JP2001168339A (ja) | 1999-12-08 | 1999-12-08 | 表示用トランジスタアレイパネルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34855299A JP2001168339A (ja) | 1999-12-08 | 1999-12-08 | 表示用トランジスタアレイパネルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168339A true JP2001168339A (ja) | 2001-06-22 |
Family
ID=18397795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34855299A Pending JP2001168339A (ja) | 1999-12-08 | 1999-12-08 | 表示用トランジスタアレイパネルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168339A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231877A (ja) * | 2001-02-06 | 2002-08-16 | Sony Corp | 素子配列型装置、素子配列型装置の製造方法、及び画像表示装置 |
| JP2004119725A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 電気光学装置の製造方法、電気光学装置、転写チップ、転写元基板、電子機器 |
| JP2004133047A (ja) * | 2002-10-08 | 2004-04-30 | Seiko Epson Corp | 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器 |
| US7341894B2 (en) | 2002-03-29 | 2008-03-11 | Seiko Epson Corporation | Semiconductor, electrooptic apparatus and electronic apparatus |
-
1999
- 1999-12-08 JP JP34855299A patent/JP2001168339A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231877A (ja) * | 2001-02-06 | 2002-08-16 | Sony Corp | 素子配列型装置、素子配列型装置の製造方法、及び画像表示装置 |
| JP4691793B2 (ja) * | 2001-02-06 | 2011-06-01 | ソニー株式会社 | 素子配列型装置の製造方法 |
| US7341894B2 (en) | 2002-03-29 | 2008-03-11 | Seiko Epson Corporation | Semiconductor, electrooptic apparatus and electronic apparatus |
| JP2004119725A (ja) * | 2002-09-26 | 2004-04-15 | Seiko Epson Corp | 電気光学装置の製造方法、電気光学装置、転写チップ、転写元基板、電子機器 |
| JP2004133047A (ja) * | 2002-10-08 | 2004-04-30 | Seiko Epson Corp | 回路基板及びその製造方法、転写チップ、転写元基板、電気光学装置、電子機器 |
| US7726013B2 (en) | 2002-10-08 | 2010-06-01 | Seiko Epson Corporation | Method of manufacturing circuit board including transfer chip having a plurality of first pad electrodes connected to wiring |
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