KR100539045B1 - 반도체박막의형성방법 - Google Patents

반도체박막의형성방법 Download PDF

Info

Publication number
KR100539045B1
KR100539045B1 KR1019980028887A KR19980028887A KR100539045B1 KR 100539045 B1 KR100539045 B1 KR 100539045B1 KR 1019980028887 A KR1019980028887 A KR 1019980028887A KR 19980028887 A KR19980028887 A KR 19980028887A KR 100539045 B1 KR100539045 B1 KR 100539045B1
Authority
KR
South Korea
Prior art keywords
film
thin film
semiconductor thin
substrate
forming
Prior art date
Application number
KR1019980028887A
Other languages
English (en)
Other versions
KR19990013957A (ko
Inventor
드하램 펄 고세인
조나단 웨스트워터
미야꼬 나까고에
세쯔오 우스이
가즈마사 노모또
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR19990013957A publication Critical patent/KR19990013957A/ko
Application granted granted Critical
Publication of KR100539045B1 publication Critical patent/KR100539045B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02098—Cleaning only involving lasers, e.g. laser ablation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 박막을 결정화할 때에, 완전히 결정화시키기 위한 최적 에너지의 에너지 빔을 조사한 경우에도 막 파손이나 기판의 변형 등의 문제가 발생할 우려가 없는 반도체 박막의 형성 방법을 제공하는 데에 있다. 이를 위해 펄스 레이저빔을 조사함으로써, 반도체 박막이 형성되는 하지막 표면에 부착되어 있는 오염 물질을 제거하는 공정과, 상기 오염 물질이 제거된 하지막 표면 상에 반도체 박막을 형성하는 공정과, 상기 반도체 박막을 결정화시키는 공정을 포함하고 있다.

Description

반도체 박막의 형성 방법{METHOD OF FORMING A SEMICONDUCTOR THIN FILM}
본 발명은 반도체 기판 또는 글래스나 플라스틱 등의 절연 기판의 표면 또한 이들의 기판 상에 형성된 박막의 표면의 세정 공정을 포함하는 반도체 박막의 형성 방법에 관한 것으로, 특히 액정 표시 장치 (LCD; Liquid Crystal Display) 등에 이용될 수 있는 박막 트랜지스터 (TFT; Thin Film Transistor)의 제조 공정과 같이, 에너지 빔의 조사에 의한 비정질막의 다결정화가 행해질 수 있는 반도체 박막의 형성 방법 및 이 방법에 적용되는 플라스틱 기판에 관한 것이다.
TFT 액정 표시 장치는 스위칭 기능을 갖는 소자에 박막 트랜지스터 (TFT)를 이용하기 때문에, 이 TFT는 액정 디스플레이의 화소 각각에 대응하여 기판 상에 형성된다. TFT에는 비정질 실리콘(Si)막 제조에 의한 것과 다결정 실리콘막 제조에 의한 것이 있고, 이 중에서 다결정 실리콘막 제조의 TFT는 비정질 실리콘막에 비해서 에너지 빔, 특히 에너지 플라즈마를 조사함으로써, 저온에서 기판 상에 고성능의 것을 제작하는 것이 가능하다. 이와 같은 다결정 실리콘막 제조의 TFT를 이용하여, 액정 디스플레이의 주변 회로와 픽셀 스위칭 소자를 동일 기판 상에 제작할 수 있다. 최근에, 이 다결정 실리콘막 제조의 TFT 중, 특히 안정된 특성이 얻어질 수 있기 때문에, 바텀 게이트 (bottom gate) 구조의 TFT가 주목되고 있다.
이 바텀 게이트 구조의 TFT는 예를 들면 다음과 같은 구성을 갖고 있다. 글래스 기판 상에 몰리브뎀 탄탈(MoTa)로 이루어진 게이트 전극이 형성되고, 이 게이트 전극 상에 산화막(Ta2O5)가 형성되어 있다. 이 산화막을 포함하는 글래스 기판 상에는 질화 실리콘(Si3N4)막 및 이산화 실리콘(SiO2)막으로 이루어진 게이트 절연막이 형성되고, 또한 이 이산화 실리콘막상에 얇은 다결정 실리콘막이 형성되어 있다. 이 다결정 실리콘막 내에는 예를 들면 n형 불순물이 도입됨으로써 소스 영역 및 드레인 영역이 각각 형성되어 있다. 다결정 실리콘막 상에는 이 다결정 실리콘막의 채널 영역에 대응하여 이산화 실리콘막이 선택적으로 형성되어 있다. 다결정 실리콘막 및 이산화 실리콘막 상에는 n+ 도핑 다결정 실리콘막, 또한 이 n+ 도핑 다결정 실리콘막 상에서 소스 영역에 전기적으로 접속하는 소스 전극, 또한 드레인 영역에 전기적으로 접속하는 드레인 전극이 각각 형성되어 있다.
상술한 구성을 갖는 TFT의 다결정 실리콘막은 예를 들면 비정질 실리콘막을 성막한 후에, 이 비정질 실리콘막에 대해 에너지 빔을 조사하여 일단 용융시킨 후, 실온이 될 때까지 냉각함으로써 제작할 수 있다.
그러나, 종래의 제조 방법에서는, 비정질 실리콘막에 대하여 에너지 빔을 조사함으로써 비정질 실리콘막을 다결정화하는 공정 등에서, 에너지 빔의 조사에 의해 비정질 실리콘막의 하지에 부착되어 있는 휘발성 오염 물질이 기화(가스화)하여 부분적으로 비정질 실리콘막의 막 파손이 생기는 경우가 있는 것을 본 발명자들에 의해 확인하였다.
이 휘발성 오염 물질이라는 것은, 디바이스 제조 프로세스에서 기판 또는 기판상에 형성된 박막의 표면이 대기중에 폭발하여 표면에 흡착한 물, 레지스트를 마스크에 이용하여 에칭을 행할 때의 레지스트의 잔존 파편, 또는 기판의 취급시 부착한 먼지 등의 유기물이다. 이와 같은 휘발성 오염 물질이 기화하여, 방출된 기체가 박막 (비정질 실리콘막)과 하지 사이에 모여 있으면, 박막이 자연히 박리되게 된다.
이 때문에, 비정질 실리콘막의 막파손을 방지하기 위해, 조사되는 에너지 빔의 에너지 값을 다결정화하기 위한 에너지의 최적치보다 낮게 한 경우에는, 완전히 다결정화되어 있지 않은 불완전한 결정을 얻을 수 없다는 문제가 있다.
또, 이런 종류의 TFT에서는 기판으로서 글래스 외에 플라스틱을 고려하고 있지만, 특히 플라스틱 기판은 내열성이 열악하기 때문에, 종래 방법에서는 에너지 빔의 조사에 의해 발생하는 열의 영향을 기판측에도 미치게 되어, 플라스틱 기판이 변형하는 등의 문제가 생긴다. 이 때문에, 상기와 동일하게, 최적 에너지의 에너지 빔을 조사할 수 없으며, 불완전한 결정 밖에 얻을 수 없다는 문제가 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 제1 목적은 반도체 박막을 결정화할 때에, 완전히 결정화시키기 위한 최적 에너지의 에너지 빔을 조사한 경우에도 막 파손이나 기판의 변형 등의 문제가 발생할 우려가 없는 반도체 박막의 형성 방법을 제공하는 데에 있다.
본 발명은 또, 이와 같은 반도체 박막의 형성에 적합한 플라스틱 기판을 제공하는 것을 제2 목적으로 한다.
상술한 목적을 달성하기 위해서, 본 발명의 반도체 박막의 형성 방법은, 기판상의 면에 영향을 미치지 않을 정도로 높은 에너지를 갖는 펄스 레이저 빔을 조사함으로써 기판상의 면에 부착되어 있는 오염 물질을 제거하는 공정과, 오염 물질이 제거된 기판 상에 반도체 박막을 형성하는 공정과, 기판 상에 형성된 반도체 박막을 결정화시키는 공정을 포함한다.
다른 본 발명의 반도체 박막의 형성 방법은, 기판상의 면에 영향을 미치지 않을 정도로 높은 에너지를 갖는 펄스 레이저빔을 조사함으로써 기판 상의 면에 부착되어 있는 오염 물질을 제거하는 공정과, 오염 물질이 제거된 기판 상에 박막 트랜지스터의 게이트 전극으로서의 금속막을 선택적으로 형성하는 공정과, 금속막에 영향을 미치지 않을 정도로 높은 에너지를 갖는 펄스 레이저빔을 조사함으로써 금속막의 표면에 부착되어 있는 오염 물질을 제거하는 공정과, 금속막상의 면에 절연막을 형성하는 공정과, 절연막에 영향을 미치지 않을 정도로 높은 에너지를 갖는 펄스 레이저빔을 조사함으로써 절연막의 표면에 부착되어 있는 오염 물질을 제거하는 공정과, 오염 물질이 제거된 절연막 상에 반도체 박막을 형성하는 공정과, 반도체막 중에 선택적으로 불순물을 도입하여 소스 영역 및 드레인 영역을 각각 형성하는 공정과, 에너지 빔을 조사함으로써, 상기 소스 영역 및 드레인 영역이 형성된 반도체 박막을 결정화시키는 공정을 포함하는 것이다.
또한, 다른 본 발명의 반도체 박막의 형성 방법은, 플라스틱 기판의 표면에 가스 투과를 저지하는 가스 배리어층을 형성하는 공정과, 가스 배리어층 상에 열의 전도를 저지하는 기능을 갖는 내열 버퍼층을 형성하는 공정과, 내열 버퍼층 상에 에너지 빔 조사에 의한 가열 처리가 행해지는 반도체 박막을 형성하는 공정과, 에너지빔을 조사하여 상기 반도체 박막의 가열 처리를 행하는 공정을 포함하는 것이다.
또한, 본 발명의 반도체 박막의 형성 방법은, 플라스틱 기판의 표면에 영향을 미치지 않을 정도로 높은 에너지를 갖는 펄스 레이저빔을 조사함으로써 플라스틱 기판 상의 표면에 부착되어 있는 오염 물질을 제거하는 공정과, 오염 물질이 제거된 플라스틱 기판 상에 가스의 투과를 저지하는 기능을 갖는 가스 배리어층을 형성하는 공정과, 가스 배리어층 상에 열의 전도를 저지하는 기능을 갖는 내열 버퍼층을 형성하는 공정과, 내열 버퍼층 상에 반도체 박막을 형성하는 공정과, 반도체 박막에 대해 에너지 빔을 조사하여 반도체 박막을 결정화시키는 공정을 포함하는 것이다.
또, 본 발명의 플라스틱 기판은 가스의 투과를 저지하는 기능을 갖는 가스 배리어층과, 열의 전도를 저지하는 기능을 갖는 내열 버퍼층으로 이루어진 보호층을 표면에 갖는 구성으로 되어 있다.
본 발명의 반도체 박막의 형성 방법에서는, 반도체 박막의 형성시에, 이전 처리로서 하지에 예를 들면 파장이 100∼350㎚의 펄스 레이저빔이 조사되어 휘발성 오염 물질이 제거됨으로써 하지 표면에 부착된 오염 물질의 기화에 의한 막 파손의 우려가 없어진다. 따라서, 반도체 박막을 결정화하는 공정에서 조사되는 에너지빔의 에너지값을 다결정화를 위한 최적치로 하는 것이 가능하게 된다.
또, 본 발명의 반도체 박막의 형성 방법에서는, 반도체막에 에너지빔을 조사할 때, 플라스틱 기판과 반도체막 사이의 내열 버퍼층에 의해 에너지빔 조사에 의한 발열의 영향이 플라스틱 기판에 미치는 것을 저지함과 동시에, 가스 배리어층에 의해 플라스틱 기판으로부터 반도체측으로의 가스 투과가 저지된다.
또, 본 발명의 반도체 박막의 형성 방법에서는, 펄스 레이저빔이 조사됨으로써 플라스틱 기판의 표면의 세정화가 행해진다. 또, 반도체막에 에너지빔을 조사할 때, 플라스틱 기판과 반도체막 사이의 내열 버퍼층에 의해 에너지 빔 조사에 의한 발열의 영향이 플라스틱 기판에 미치는 일을 방지하면서, 가스 배리어층에 의해 플라스틱 기판으로부터 반도체막 측으로의 가스의 투과가 저지된다.
또, 본 발명의 플라스틱 기판에서는, 가스 배리어층 및 내열 버퍼층으로 이루어진 보호층이 형성되어 있기 때문에, 반도체막에 대해 최적의 에너지값의 에너지빔을 조사하는 것이 가능하게 된다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다. 여기에서는 본 발명을 박막 트랜지스터의 제조 방법에 적용한 경우에 대해 설명한다.
도 1a∼도 1d, 도 2a∼도 2c 및 도 3은 본 발명의 일 실시 형태에 관한 박막 트랜지스터의 제조 방법을 공정 순으로 나타낸 것이다. 먼저, 예를 들면 두께 200㎛의 플라스틱으로 이루어진 기판(11)의 표면을 중성 세제와 순수(H2O)로 초기 세정하고, 그 중 도 1a에서 나타낸 바와 같이 UV 펄스 레이저 빔을 예를 들면 50∼350mJ/㎠의 범위 내의 값의 에너지로 조사하여, 기판(11)의 표면에 부착되어 있는 물이나 유기물 등의 휘발성 오염 물질을 제거한다. UV 펄스 레이저빔을 조사함으로써 물의 경우에는 에너지를 흡수하면 온도가 급속히 상승하고, 물은 증발한다. 또, 유기물의 경우에는 에너지를 흡수하면 유기물 내부에 진동 에너지가 축적되어 규칙적인 진동 운동이 생겨서 배출된다(Andrew C. Tam, Wing P. Leung, Werner Zapta and Windfrid Ziemlich, J. Appl. Phys., 71(1992) 3515 참조).
UV 펄스 레이저로서는, KrF(공진 파장 248㎚), ArF(공진 파장 193㎚) 및 XeCl(공진 파장 308㎚) 등의 단파장의 에너지 레이저를 이용하는 것이 바람직하다. 기판(11)을 구성하는 플라스틱으로서는, 예를 들면 폴리에테르술폰(PES; Polyethr Sulfone)이나 폴리메틸메타크릴레이트(PMMA)가 이용된다. 본 실시예의 형태에서는, 연화 온도가 250℃ 이하인 플라스틱 기판의 경우에 특히 유효하지만, 이 이상의 내열성을 갖는 플라스틱 기판에 적용하는 것도 가능하다. 또, 기판(11)으로서는 플라스틱에 의해 형성된 것에 한하지 않고, 그 외 다른 재질, 예를 들면 석영(SiO2) 등으로 이루어진 기판을 이용하도록 해도 좋다.
다음에, 도 1b에서 나타낸 바와 같이, 기판(11)상에 가스 에어리어층(12)으로서, 예를 들면 막 두께가 50㎚의 질화 실리콘(SiNx)막을, 예를 들면 분위기 가스로서 헬륨(He)을 이용하면서 산소(O2)를 도입한 스퍼터링법에 의해 성막한다. 계속하여, 이 가스 에어리어층(12) 상에 내열 버퍼층(13)으로서 예를 들면 막 두께가 1㎛인 이산화 실리콘(SiO2)막을 PVD(Physical Vapor Deposition; 물리적 기상 성장)법에 의해 성막한다. 또, 상기 UV 펄스 레이저빔의 조사를, 더욱 이 내열 버퍼층(13)을 형성한 후에 행해도 좋고, 또는 어느 한 쪽의 경우만을 행해도록 해도 좋다.
이어서, 도 1c에서 나타낸 바와 같이, 세정된 내열 버퍼층(13) 상에 예를 들면 막 두께가 100㎚인 탄탈(Ta)로 이루어진 게이트 전극(14)를 형성한다. 즉, 내열 버퍼층(13) 상에 예를 들면 스퍼터링법에 의해 탄탈막을 성막하고, 그 후, 이 탄탈막 상에 포토레지스트막을 형성한다. 그리고, 이 포토레지스트막의 패터닝을 행하고, 또한, 이 포토레지스트막을 마스크로 하여 탄탈막의 에칭을 행한다. 그 후 레지스트막을 벗겨냄으로서 게이트 전극(14)의 패턴이 형성된다. 이어서, 게이트 전극(14)의 표면을 아세톤 또는 순수를 이용하여 세정하고, 또한 UV 펄스 레이저빔을 예를 들면 50∼350mJ/㎠의 범위 내의 값의 에너지로 조사하여 포토레지스트의 단편(15)을 제거한다.
이어서, 도 1d에서 나타낸 바와 같이, 세정된 게이트 전극(14) 상에 절연막(16a)로서 예를 들면 막 두께가 100㎚인 이산화 실리콘막, 절연막(16b)으로서, 예를 들면 막 두께가 50㎚인 질화 실리콘막을 헬륨(He) 가스 분위기중의 스퍼터링법에 의해 순차 적층한 후, 또한 UV 펄스 레이저빔을 조사함으로써 절연막(16b)의 표면을 세정화한다. 또한, 이 절연막(16a, 16b)으로 이루어진 적층막이 게이트 절연막이 된다.
다음에 도 2a에서 나타낸 바와 같이, 세정화된 절연막(16b) 상에 예를 들면 헬륨(He) 가스 분위기 중의 스퍼터링법에 의해 막 두께가 30㎚인 비정질 실리콘막(17)을 형성한다. 이어서, 비정질 실리콘막(17) 상에 예를 들면, 동일하게 헬륨(He) 가스 분위기 중의 스퍼터링법에 의해 막 두께가 100㎚인 이산화 실리콘으로 이루어진 절연층(18)을 성막한다. 또한, 절연층(18)의 전면에 포토레지스트막(19)을 도포 형성하고, 이 포토레지스트막(19)에 대해 기판(11)의 이면측으로부터 예를 들면 g선(파장 436㎚)에 의한 노광(이면 노광)(20)을 행한다. 이 때 게이트 전극(14)이 마스크가 되고 게이트 전극(14)과 동일한 폭의 포토레지스트막(19)이 자기 정합적으로 형성된다.
이어서, 이 포토레지스트막(19)을 마스크로 하여 에칭함으로써 도 2b에서 나타낸 바와 같이 게이트 전극(14)이 형성된 영역에만 대응하여 절연층(18)을 남긴다. 이어서, 포토레지스트막(19)을 마스크로 하여 예를 들면 90℃의 저온에서 PH3(호스핀)의 플라즈마를 이용한 플라즈마 도핑 또는 이온 도핑에 의해 n형 불순물(21), 예를 들면 인(P)을 비정질 실리콘막(17)에 도입한다. 이에 의해 소스 영역(22a) 및 드레인 영역(22b)이 형성된다. 이어서, 포토레지스트막(19)을 벗긴 후에, 도 2c에서 나타낸 바와 같이, 기판 표면으로부터 엑세머 레이저빔을 조사한다. 이 엑시머 레이저빔의 조사에 의해 비정질 실리콘막(17)이 용융되고, 그 후, 실온에서 냉각됨으로써 용융 영역이 다결정화되어, 소스 영역(22a) 및 드레인 영역(22b)을 구비한 다결정 실리콘막(23)이 형성된다.
여기에서, 본 실시 형태에서는, 비정질 실리콘막(17)의 다결정화를 위한 레이저빔 조사 공정의 전 단계에서, UV 펄스 레이저빔을 조사함으로써 하지에 부착한 휘발성 오염 물질이 제거되어 있기 때문에, 기판(11)과 비정질 실리콘막(17)과의 사이에 오염 물질은 존재하지 않는다. 이 때문에, 오염 물질의 기화에 의해 생긴 기체가 방출되며 막 파손이 생길 우려가 없어진다. 따라서, 비정질 실리콘막(17)을 다결정화하기 위해서 조사되는 레이저빔의 에너지 강도를 다결정화하기 위한 최적치 까지 높이는 것이 가능하게 된다.
이어서, 도 3에서 나타낸 바와 같이 수소 플라즈마 중에서, 다결정 실리콘막(23) 중의 채널 영역의 수소화를 행함으로써 댕글링 본드 등을 불활성화시킨다. 이어서, 스퍼터링법이나 PECVD 법에 의해 보호층(25)으로서 질화 실리콘막을 형성한다. 이어서, 엑시머 레이저빔을 조사함으로써 플라즈마 수소화 중에 발생한 다결정 실리콘 중의 결함을 제거하고, 또한 다결정 실리콘중의 수소 방출을 방지하면서, 다결정 실리콘 중의 수소화를 완전하게 함과 동시에 수소 분포의 균일화를 도모한다. 최후에, 예를 들면 스퍼터 가스로서 아르곤(Ar)을 이용한 스퍼터링법에 의해 다결정 실리콘막(23) 중의 소스 영역(22a) 상에 알루미늄(Al)으로 이루어진 소스 전극(24a), 드레인 영역(22b) 상에 동일하게 알루미늄으로 이루어진 드레인 전극(24b)를 각각 형성함으로써 박막 트랜지스터가 완성된다.
〈실시예〉
다음에, 본 발명의 반도체 박막 형성 방법을 적용한 실시예에 대해서 설명한다.
본 실시예에서는, 기판으로서 석영 기판을 이용하고, 에너지(기판 세정화 조사 에너지)가 약 310mJ/㎠의 에너지 레이저빔을 10펄스 조사함으로써 석영 기판 및 석영 기판 상에 형성된 박막의 표면에 부착된 휘발성 오염 물질을 제거한다. 이와 같이 휘발성 오염 물질이 제거된 석영 기판 상에 상기 실시예의 형태에서 설명한 박막 트랜지스터의 제조 방법에 의해 소스 영역 및 드레인 영역을 갖는 비정질 실리콘막을 복수개 준비하고, 각각 다결정화하기 위해 각각 다른 에너지 강도의 엑세머 레이저빔을 100 펄스 조사한다.
그 결과, 본 실시예에서는, 도 4에서 나타낸 바와 같이, 레이저빔의 에너지(조사 가능 에너지)를 300mJ/㎠로 한 경우에도 실리콘막은 파손되지 않는 것이 분명하였다. 또, 이 300mJ/㎠는 비정질 실리콘막이 완전히 다결정화되는 데에 충분히 큰 에너지 값이다.
또, 비교예로서 UV 펄스 레이저빔을 조사하여 석영 기판 및 석영 기판 상에 형성된 박막의 표면에 부착된 휘발성 오염 물질을 제거하는 공정을 거치지 않고(즉, 기판 세정화 조사 에너지를 영으로 하고), 그 외는 상술한 실시예와 동일한 방법을 이용하여 비정질 실리콘막의 다결정화를 행한다. 그 결과, 도 4에서 나타낸 바와 같이, 150mJ/㎠ 이하의 에너지로 에너지빔을 조사하지 않으면 실리콘막이 파손되는 것을 알았다.
이상의 실시예 및 비교예로부터, 이전 처리로서 기판 등에 UV 펄스 레이저빔을 조사하여 기판 등의 표면을 세정화함으로써, 비정질 실리콘막을 다결정화할 때에 조사 가능한 레이저빔의 에너지 강도를 완전한 다결정화에 필요한 최적 에너지 강도 이상으로 할 수 있는 것을 알았다.
이와 같이 본 실시 형태에 의한 반도체 박막의 형성 방법에서는, 반도체 박막을 형성할 때 이전 처리로서 UV 펄스 레이저빔을 조사하여 하지의 세정화를 행하도록 했기 때문에, 박막 형성시에 하지로부터 가스가 방출되는 것을 방지할 수 있다. 따라서, 반도체 막막의 막파손의 우려가 없고, 다결정화하는 데에 최적인 강도의 에너지 빔을 조사할 수 있으며, 품질이 향상된 고성능의 반도체 박막을 제작하는 것이 가능하게 된다.
다음에, 상기 실시 형태에서의 내열 버퍼층(13) 및 가스 버퍼층(12)의 역할에 대해 설명한다. 또, 이것은 기판(11)의 연화 온도가 250℃ 이하의 플라스틱 기판인 경우에 특히 효과가 있다.
먼저, 도 5∼도 7 및 도 8을 참조하여, 내열 버퍼층(13)의 두께와, 플라스틱제의 기판(11)의 표면의 최대 온도와의 관계를 설명한다. 도 5는 PMMA로 이루어지고 두께가 0.01㎜의 플라스틱 기판(51) 상에 SiO2로 이루어진 두께 0.5㎛의 내열 버퍼층(52A)을 거쳐 막 두께가 30㎚인 비정질 실리콘막(53)을 형성한 상태를 나타내고 있다. 또, 도 6은 도 5에서 나타낸 내열 버퍼층(52A) 대신에 두께가 1.0㎛인 내열 버퍼층(52B)을, 도 7은 동일하게 두께가 1.5㎛인 내열 버퍼층(52C)를 형성한 상태를 각각 나타내고 있다.
도 8은 도 5∼도 7에서 나타낸 각 비정질 실리콘막(53)을 에너지 200mJ/㎠의 엑시머 레이저빔(공진 파장 308㎚)에 의해 다결정화된 경우, 플라스틱 기판(51)과 내열 버퍼층(52A, 52B, 52C)와의 계면(즉 플라스틱 기판(51)의 표면)에서의 온도(최대 온도)를 시뮬레이션한 결과를 나타낸 것이다. 내열 버퍼층의 두께가 얇아지면, 플라스틱 기판(51)의 표면의 온도가 높아진다.
도 9는 도 6에서 나타낸 두께 1.0㎛의 내열 버퍼층(52B)에 엑시머 레이저빔을 조사한 경우, 비정질 실리콘 기판(53)의 표면으로부터의 두께(횡축) 방향의 온도 분포(종축)을 레이저 조사 후 일정 시간 마다 나타낸 것이다. 여기에서 실선 A는 레이저 조사로부터 1㎲ 경과한 후의 온도 분포, 파선 B는 레이저 조사로부터 5㎲후의 온도 분포, 일점 쇄선 C는 레이저 조사로부터 10㎲ 후의 온도 분포를 각각 나타내고 있다.
도 9 및 도 8의 결과에 의해 두 가지 점이 분명하게 된다. 하나는 내열 버퍼층(SiO2)의 두께가 1.0㎛ 미만이 되면, 플라스틱 기판(51)과 열적 버퍼층(52B)의 계면에서는 플라스틱(PMMA)의 연화 온도 100℃ 이상으로 온도가 상승한다. 다른 하나는 플라스틱 기판(51)의 내부에서는 온도 분포는 급격하게 변화하기 때문에, 플라스틱 기판이 얇은 경우에는 그 영향을 받는다. 따라서, 내열 버퍼층의 두께는 1.0∼2.0㎛가 되는 것이 바람직하다.
단, 가소성의 플라스틱 기판 상에 직접 내열 버퍼층을 형성하면, 열적 버퍼층 및 비정질 실리콘막의 평탄성을 확보하는 것이 곤란하다. 또, 플라스틱 기판의 경우에는 기판 자신으로부터 가스나 불순물이 생기기 쉽고, 이 가스의 비정질 실리콘막 측으로의 투과를 저지할 필요가 있다. 이 때문에, 상기 실시 형태와 같이 예를 들면 SiN(실리콘 질화막)과 같이 치밀한 재료에 의해 형성된 가스 배리어층을 플라스틱 기판측에 설치하여, 내열 버퍼층과의 2층 구조로 하는 것이 바람직하다.
또, 이 내열 버퍼층과 가스 배리어층의 합계 두께는 적어도 결정화 대상이 되는 비정질 실리콘막의 두께 보다 두껍게 하는 것이 바람직하다. 예를 들면, 도 3에서 나타낸 바와 같은 바텀 게이트 구조의 TFT의 경우, 가스 배리어층(12), 열적 버퍼층(13) 및 절연층(게이트 절연막; 16a, 16b)을 모두 포함한 두께가 비정질 실리콘막(17) 보다 두꺼우면 좋다. 또, 도핑게이트 구조의 TFT의 경우에는, 가스 배리어층(12) 및 내열 버퍼층(13)을 포함한 두께가 비정질 실리콘막 보다 두꺼우면 좋다.
본 실시 형태에서는, 전술한 효과에 더하여, 플라스틱제의 기판(11)과 비정질 실리콘막(17)과의 사이에 가스 배리어층(12)이 개재되어 있기 때문에, 기판(11)으로부터 비정질 실리콘막(17)측으로의 가스 투과가 저지된다. 또, 기판(11)과 비정질 실리콘막(17)과의 사이에는 내열 버퍼층(13)이 개재되어 있기 때문에, 에너지 빔 조사에 의한 발열의 영향이 플라스틱제의 기판(11)에 미치어, 연화되는 등의 우려가 없어진다. 따라서, 에너지 빔의 에너지값을 결정화하기 위한 최적치로 할 수 있어, 고품질의 다결정 실리콘막을 형성할 수 있다.
이상 실시 형태 및 실시예를 들어 본 발명을 설명했지만, 본 발명은 상기 실시 형태 및 실시예에 한정되는 것은 아니고 각종 변형 가능하다. 예를 들면, 상기 실시 형태에서는, 각 공정 마다(도 1a∼도 1d)에서 세정화를 위한 UV 펄스 레이저빔을 조사하도록 했지만, 적당히 생략할 수도 있다. 또, 상기 실시 형태에서는, 비정질 반도체 박막으로서 실리콘막을 이용하여 설명했지만, 그 외 비정질 막에 대해서도 에너지빔의 조사에 의해 다결정화하는 것이면 적용 가능하다. 또한, 상기 실시 형태에서는, 본 발명을 박막 트랜지스터의 제조 방법에 적용한 예에 대해서 설명했지만, 그 외 반도체 디바이스의 제조 프로세스에 적용하는 것도 가능하다.
이상 설명한 바와 같이, 비정질 반도체 박막을 다결정화기 위해서 에너지 빔을 조사할 때, 이전 처리로서 펄스 레이저빔을 기판에 조사하고, 기판에 부착된 오염 물질을 제거하도록 했기 때문에, 휘발성 오염 물질에 기인하는 기체의 발생을 저지할 수 있으며, 다결정화를 위한 최적 에너지값의 에너지 빔을 조사함으로써 반도체 박막을 다결정화시킬 수 있다. 따라서, 막 파손의 우려가 없어지고, 막 품질이 향상되면서 프로세스 마진을 크게 할 수 있다고 하는 효과를 발휘한다.
또, 플라스틱 기판의 표면에, 가스의 투과를 저지하는 기능을 갖는 가스 배리어층, 및 열의 전도를 저지하는 기능을 갖는 내열 버퍼층의 적층 구조를 형성하도록 했기 때문에, 비정질 반도체막에 에너지 빔을 조사할 때에, 플라스틱 기판과 비정질 반도체막과의 사이의 내열 버퍼층에 의해 에너지빔 조사에 의한 발열의 영향이 플라스틱 기판으로 미치는 것이 저지됨과 동시에, 가스배리어층에 의해 플라스틱 기판으로부터 비정질 반도체막 측으로의 가스 투과가 저지된다. 따라서, 다결정화를 위한 최적 에너지값의 에너지 빔을 조사할 수 있어, 막 품질이 향상됨과 동시에 프로세스 마진을 크게 할 수 있다고 하는 효과를 발휘한다.
또한, 플라스틱 기판의 표면에 가스 배리어층 및 내열 버퍼층으로 이루어진 보호층을 형성하도록 했기 때문에, 비정질 반도체막에 비해 최적의 에너지값의 에너빔을 조사하는 것이 가능하게 된다.
도 1은 본 발명의 일 실시 형태에 관한 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2는 도 1에 계속되는 공정을 나타내는 단면도이다.
도 3은 도 2에 계속되는 공정을 나타내는 단면도이다.
도 4는 기판 세정화를 위한 조사 에너지와, 반도체막의 다결정화시에 조사 가능한 에너지 강도와의 관계를 나타내는 특성도이다.
도 5는 내열 버퍼층의 역할을 설명하기 위한 단면도이다.
도 6은 내열 버퍼층의 역할을 설명하기 위한 단면도이다.
도 7은 내열 버퍼층의 역할을 설명하기 위한 단면도이다.
도 8은 내열 버퍼층의 두께와 플라스틱 기판의 표면 온도(최대 온도)와의 관계를 나타내는 특성도이다.
도 9는 에너지 레이저빔을 조사한 경우 비정질 실리콘 기판의 표면으로부터의 두께 방향의 온도 분포를 일정한 시간경과 마다 나타내는 특성도이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 기판
12 : 가스 에어리어층
13 : 내열 버퍼층
14 : 게이트 전극
15 : 포토레지스트의 단편
16a, 16b : 절연막
17 : 비정질 실리콘막
18 : 절연층
19 : 포토레지스트막
23 : 다결정 실리콘막
25 : 보온층

Claims (10)

  1. 에너지 범위가 50mJ/㎠ ~ 350mJ/㎠인 펄스 레이저빔을 조사하는 것에 의해, 반도체 박막이 형성되는 하지막 표면에 부착되어 있는 오염 물질을 제거하는 공정과,
    상기 오염 물질이 제거된 하지막 표면 상에 반도체 박막을 형성하는 공정과,
    상기 반도체 박막을 결정화시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 박막의 형성 방법.
  2. 제1항에 있어서, 상기 하지막은 기판인 것을 특징으로 하는 반도체 박막의 형성 방법.
  3. 제1항에 있어서, 상기 하지막은 기판 상에 형성된 막인 것을 특징으로 하는 반도체 박막의 형성 방법.
  4. 제1항에 있어서, 상기 반도체 박막은 실리콘인 것을 특징으로 하는 반도체 박막의 형성 방법.
  5. 제1항에 있어서, 상기 펄스 레이저빔의 파장은 100∼350㎚의 범위인 것을 특징으로 하는 반도체 박막의 형성 방법.
  6. 제5항에 있어서, 상기 펄스 레이저빔은 엑시머 레이저빔인 것을 특징으로 하는 반도체 박막의 형성 방법.
  7. 제1항에 있어서, 상기 반도체 박막은 비정질 반도체 박막인 것을 특징으로 하는 반도체 박막의 형성 방법.
  8. 제1항에 있어서, 상기 하지막은 플라스틱으로 이루어진 것을 특징으로 하는 반도체 박막의 형성 방법.
  9. 제1항에 있어서, 상기 하지막은 산화 실리콘 및 질화 실리콘 중 하나로 이루어진 것을 특징으로 하는 반도체 박막의 형성 방법.
  10. 에너지 범위가 50mJ/㎠ ~ 350mJ/㎠인 펄스 레이저빔을 조사하는 것에 의해 기판 상에 부착되어 있는 오염 물질을 제거하는 공정과,
    상기 오염 물질이 제거된 기판 상에 게이트 전극 패턴을 형성하는 공정과,
    에너지 범위가 50mJ/㎠ ~ 350mJ/㎠인 펄스 레이저빔을 조사하는 것에 의해 상기 게이트 전극 패턴의 표면에 부착되어 있는 오염 물질을 제거하는 공정과,
    상기 게이트 전극 패턴 상에 절연막을 형성하는 공정과,
    에너지 범위가 50mJ/㎠ ~ 350mJ/㎠인 펄스 레이저 빔을 조사하는 것에 의해, 상기 절연막의 표면에 부착되어 있는 오염 물질을 제거하는 공정과,
    상기 오염 물질이 제거된 절연막 상에 반도체 박막을 형성하는 공정과,
    상기 반도체막 중에 선택적으로 불순물을 도입하여 소스 영역 및 드레인 영역을 각각 형성하는 공정과,
    에너지빔을 조사하는 것에 의해 상기 반도체 박막을 결정화시키는 공정
    을 포함하는 것을 특징으로 하는 반도체 박막의 형성 방법.
KR1019980028887A 1997-07-16 1998-07-16 반도체박막의형성방법 KR100539045B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP97-191538 1997-07-16
JP19153897 1997-07-16
JP10011496A JPH11102867A (ja) 1997-07-16 1998-01-23 半導体薄膜の形成方法およびプラスチック基板
JP98-011496 1998-01-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020050056260A Division KR100581626B1 (ko) 1997-07-16 2005-06-28 플라스틱 기판에 반도체 박막을 형성하는 방법 및 플라스틱기판

Publications (2)

Publication Number Publication Date
KR19990013957A KR19990013957A (ko) 1999-02-25
KR100539045B1 true KR100539045B1 (ko) 2006-02-28

Family

ID=26346930

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019980028887A KR100539045B1 (ko) 1997-07-16 1998-07-16 반도체박막의형성방법
KR1020050056260A KR100581626B1 (ko) 1997-07-16 2005-06-28 플라스틱 기판에 반도체 박막을 형성하는 방법 및 플라스틱기판

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020050056260A KR100581626B1 (ko) 1997-07-16 2005-06-28 플라스틱 기판에 반도체 박막을 형성하는 방법 및 플라스틱기판

Country Status (3)

Country Link
US (3) US6376290B1 (ko)
JP (1) JPH11102867A (ko)
KR (2) KR100539045B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007205A (ko) * 2010-07-14 2012-01-20 현대자동차주식회사 자동차 와이어링 고정용 클립

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4386978B2 (ja) * 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same
JP3645755B2 (ja) * 1999-09-17 2005-05-11 日本電気株式会社 薄膜トランジスタおよびその製造方法
KR100679877B1 (ko) * 1999-11-22 2007-02-07 소니 가부시끼 가이샤 기능성 디바이스 및 그 제조 방법
JP2001217423A (ja) * 2000-02-01 2001-08-10 Sony Corp 薄膜半導体装置及び表示装置とその製造方法
JP2001267578A (ja) * 2000-03-17 2001-09-28 Sony Corp 薄膜半導体装置及びその製造方法
JP2001320056A (ja) * 2000-05-10 2001-11-16 Sony Corp 薄膜トランジスタの製造方法及び薄膜半導体装置
CN1146059C (zh) * 2000-05-31 2004-04-14 索尼株式会社 半导体器件的制造方法
KR100586241B1 (ko) * 2000-10-28 2006-06-02 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 및 제조방법
JP2002141514A (ja) * 2000-11-07 2002-05-17 Sanyo Electric Co Ltd ボトムゲート型薄膜トランジスタ及びその製造方法
KR100437474B1 (ko) * 2001-04-04 2004-06-23 삼성에스디아이 주식회사 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
US7288444B2 (en) 2001-04-04 2007-10-30 Samsung Sdi Co., Ltd. Thin film transistor and method of manufacturing the same
US20020170897A1 (en) * 2001-05-21 2002-11-21 Hall Frank L. Methods for preparing ball grid array substrates via use of a laser
JP2002368224A (ja) * 2001-06-04 2002-12-20 Sony Corp 機能性デバイスおよびその製造方法
KR100523990B1 (ko) * 2001-11-29 2005-10-26 대우전자서비스주식회사 플라스틱 디스플레이 기판의 제조방법
US6555411B1 (en) * 2001-12-18 2003-04-29 Lucent Technologies Inc. Thin film transistors
TWI272556B (en) 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
TWI305681B (en) * 2002-11-22 2009-01-21 Toppoly Optoelectronics Corp Method for fabricating thin film transistor array and driving circuits
US6905908B2 (en) * 2002-12-26 2005-06-14 Motorola, Inc. Method of fabricating organic field effect transistors
US20040169176A1 (en) * 2003-02-28 2004-09-02 Peterson Paul E. Methods of forming thin film transistors and related systems
US7297414B2 (en) 2003-09-30 2007-11-20 Fujifilm Corporation Gas barrier film and method for producing the same
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
TW200541079A (en) * 2004-06-04 2005-12-16 Adv Lcd Tech Dev Ct Co Ltd Crystallizing method, thin-film transistor manufacturing method, thin-film transistor, and display device
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
KR100672820B1 (ko) * 2004-11-12 2007-01-22 삼성전자주식회사 플라즈마를 사용한 피처리체의 처리 방법
TWI276191B (en) * 2005-08-30 2007-03-11 Ind Tech Res Inst Alignment precision enhancement of electronic component process on flexible substrate device and method thereof the same
JP2009033003A (ja) * 2007-07-30 2009-02-12 Fujifilm Corp 薄膜素子とその製造方法、半導体装置
TW201001624A (en) * 2008-01-24 2010-01-01 Soligie Inc Silicon thin film transistors, systems, and methods of making same
US8465795B2 (en) * 2008-05-20 2013-06-18 Palo Alto Research Center Incorporated Annealing a buffer layer for fabricating electronic devices on compliant substrates
KR100989123B1 (ko) * 2008-10-15 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조 방법 및 그를 이용한 유기전계발광표시장치
KR101064402B1 (ko) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
TWI462183B (zh) * 2009-07-20 2014-11-21 Univ Nat Chiao Tung 薄膜電晶體之製造方法
JP2011202129A (ja) 2010-03-26 2011-10-13 Fujifilm Corp ポリエステル樹脂、並びに、これを用いた光学材料、フィルムおよび画像表示装置
KR101793047B1 (ko) 2010-08-03 2017-11-03 삼성디스플레이 주식회사 플렉서블 디스플레이 및 이의 제조 방법
CN102723279A (zh) * 2012-06-12 2012-10-10 华南理工大学 一种金属氧化物薄膜晶体管的制作方法
WO2023143288A1 (zh) * 2022-01-25 2023-08-03 嘉兴阿特斯技术研究院有限公司 光伏组件的制备方法、光伏组件和异质结电池

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521410A (ja) * 1991-07-16 1993-01-29 Nippon Sheet Glass Co Ltd 基板表面清浄方法および清浄装置
JPH05335337A (ja) * 1992-05-28 1993-12-17 Ricoh Co Ltd 薄膜トランジスタの製造方法
JPH08179291A (ja) * 1994-12-27 1996-07-12 Dainippon Printing Co Ltd 液晶表示素子用プラスチック基板の製造方法
JPH09153625A (ja) * 1995-09-29 1997-06-10 Sony Corp 薄膜加工方法と薄膜半導体装置の製造方法
KR100215594B1 (ko) * 1994-06-30 1999-08-16 니시무로 타이죠 실리콘 웨이퍼의 처리방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5024968A (en) * 1988-07-08 1991-06-18 Engelsberg Audrey C Removal of surface contaminants by irradiation from a high-energy source
US5114556A (en) * 1989-12-27 1992-05-19 Machine Technology, Inc. Deposition apparatus and method for enhancing step coverage and planarization on semiconductor wafers
EP0459763B1 (en) * 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
US5624873A (en) * 1993-11-12 1997-04-29 The Penn State Research Foundation Enhanced crystallization of amorphous films
JP3637078B2 (ja) * 1994-08-29 2005-04-06 三井化学株式会社 ガスバリヤー性低透湿性絶縁性透明電極用基板およびその用途
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5834327A (en) * 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
TW284907B (en) * 1995-06-07 1996-09-01 Cauldron Lp Removal of material by polarized irradiation and back side application for radiation
US5817550A (en) * 1996-03-05 1998-10-06 Regents Of The University Of California Method for formation of thin film transistors on plastic substrates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521410A (ja) * 1991-07-16 1993-01-29 Nippon Sheet Glass Co Ltd 基板表面清浄方法および清浄装置
JPH05335337A (ja) * 1992-05-28 1993-12-17 Ricoh Co Ltd 薄膜トランジスタの製造方法
KR100215594B1 (ko) * 1994-06-30 1999-08-16 니시무로 타이죠 실리콘 웨이퍼의 처리방법
JPH08179291A (ja) * 1994-12-27 1996-07-12 Dainippon Printing Co Ltd 液晶表示素子用プラスチック基板の製造方法
JPH09153625A (ja) * 1995-09-29 1997-06-10 Sony Corp 薄膜加工方法と薄膜半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120007205A (ko) * 2010-07-14 2012-01-20 현대자동차주식회사 자동차 와이어링 고정용 클립

Also Published As

Publication number Publication date
US20020048869A1 (en) 2002-04-25
JPH11102867A (ja) 1999-04-13
US6794673B2 (en) 2004-09-21
KR100581626B1 (ko) 2006-05-22
US6376290B1 (en) 2002-04-23
KR19990013957A (ko) 1999-02-25
US20020068390A1 (en) 2002-06-06

Similar Documents

Publication Publication Date Title
KR100539045B1 (ko) 반도체박막의형성방법
JP3586558B2 (ja) 薄膜の改質方法及びその実施に使用する装置
KR100561991B1 (ko) 박막트랜지스터를형성하기위한방법
US7033434B2 (en) Mask for crystallizing, method of crystallizing amorphous silicon and method of manufacturing array substrate using the same
US5183780A (en) Method of fabricating semiconductor device
JP2010245545A (ja) 半導体装置及びその作製方法
KR20030069779A (ko) 박막트랜지스터 및 그 제조방법
JPH07202214A (ja) 薄膜半導体装置の作製方法
JPH1050607A (ja) 半導体装置の製造方法
KR100661104B1 (ko) 박막 트랜지스터 및 그 제조방법
JP2004006703A (ja) 半導体のアニールおよびドーピングのための処理方法ならびにその装置
JPS6235571A (ja) 半導体装置の製造方法
JP3279280B2 (ja) 薄膜半導体素子の製造方法
JPH10163112A (ja) 半導体装置の製造方法
JP3242867B2 (ja) 半導体素子の製造方法、および液晶表示装置の製造方法
JP3386713B2 (ja) アクテイブマトリクス型表示装置の作製方法
JP2000216129A (ja) 膜表面浄化方法及びその装置
JPH1187724A (ja) 半導体素子の製造方法
JP4271453B2 (ja) 半導体結晶化方法および薄膜トランジスタの製造方法
JPH03284831A (ja) 半導体薄膜の形成方法
JPH10340855A (ja) 半導体薄膜の結晶化方法およびそれを用いた薄膜トランジスタの製造方法
JP3019533B2 (ja) 薄膜トランジスタの製造方法
JP2002057120A (ja) 薄膜半導体製造装置、薄膜半導体製造方法およびこれを用いたアクティブマトリクス基板
JPH0697101A (ja) 薄膜トランジスタ素子の製造法
JP2005150438A (ja) 半導体デバイスの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081120

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee