KR100523131B1

KR100523131B1 - 건 다이오드, 엔알디 가이드 건 발진기와 그 제조방법 및 실장구조

Info

Publication number: KR100523131B1
Application number: KR10-1999-0014953A
Authority: KR
Inventors: 나카가와아쓰시; 와타나베겐이치
Original assignee: 신니혼무센 가부시키가이샤
Priority date: 1998-04-28
Filing date: 1999-04-27
Publication date: 2005-10-19
Also published as: US6514832B1; EP1388901B1; EP0954039B1; CN1278398C; KR100503694B1; EP1388931A2; US6426511B1; EP1388931A3; EP1388902A3; EP1388901A2; EP0954039A1; DE69934933D1; CN1236190A; EP1388931B1; CN100364111C; US6369663B1; EP1388902A2; KR20050061415A; EP1388901A3; CN1529348A

Abstract

반도체 기판상에 제1 반도체층, 활성층 및 제2 반도체층이 순차 적층된 건 다이오드. 전기 제2 반도체층상에 배치되고 전기 활성층에 전압을 인가하기 위한 제1, 제2 전극과, 그 제1 전극의 주위에서 전기 제2 반도체층 및 전기 활성층을 향해 까아 내고, 또한 전기 제1 전극이 접속되는 전기 제2 반도체층 및 전기 활성층을 건 다이오드로 기능시키는 영역으로 구획하는 오목부를 갖추고 있다. 건 다이오드로서 기능하는 영역을 구획 결정하는 에칭을, 그 영역의 상부에 형성한 전극층을 마스크로 한 자기정합적 드라이에칭에 의하여 행하므로써 건 다이오드 특성의 산포(편차)를 적게 할 수 있다. 건 다이오드의 고주파 발진출력을 취출하기 위한 NRD 가이드에 장착한 NRD 가이드 건 발진기, 건 다이오드의 제조법 및 그 실장 구조도 개시하고 있다.

Description

건 다이오드, 엔알디 가이드 건 발진기와 그 제조방법 및 실장구조{Gunn diode, NRD guide gunn oscillator and method for processing the same and mounting configuration}

본 발명은 마이크로파나 밀리파 발진용으로 사용되는 건 다이오드에 관한 것으로서, 특히 방열성 향상, 수율 향상, 평면회로에의 실장 용이성 등을 실현한 건 다이오드와 그 제조방법 및 그 실장구조에 관한 것이다.

또한, 본 발명은 NRD 가이드(Non Radiative Dielectic Wave Guide : 비방사성 유도체 가이드)회로와 건 다이오드와를 조합시켜 구성한 NRD 가이드 건 발진기에 관한 것이다.

마이크로파나 밀리파의 발진용 건 다이오드는, 통상 갈륨비소(GaAs)나 인듐인(InP)과 같은 화합물 반도체로 형성되어 있다. 이들 화합물 반도체에 있어서, 저전계에서는 전자의 이동도가 수천 ㎠/V·sec 로 큰 것에 대하여, 고전계가 가해지면 가속된 전자가 유효질량이 큰 대역으로 천이 하여 그 이동도가 저하하고, 소재(bulk) 내에 부성(負性)미분 이동도가 생기고, 결과적으로 전류전압 특성의 부성 미분 컨덕턴스가 나타나 열역학적 불안정이 생긴다. 이 때문에 도메인이 발생하여 캐소드 측에서 애노드 측으로 주행한다. 이것이 반복되는 결과 진동전류(발진)가 얻어진다.

이 도메인이 주행하는 거리에 따라 건 다이오드의 발진주파수가 결정된다. 밀리파용 건 다이오드의 경우는 이 주행거리를 1∼2 ㎛ 로 극히 짧게 할 필요가 있다. 더욱이 충분한 발진효율을 얻기 위해서는, 도메인의 주행공간(활성층)의 불순물 농도와 두께의 곱을 소정치(예를 들면 1×10^１２／㎠)로 설정할 필요가 있다. 또한, 발진주파수는 일률적으로 활성층의 두께에 의해 결정되므로 밀리파 같은 고주파대에서는 활성층의 불순물 농도는 상당히 높아진다. 그리고 동작상태에서의 전류밀도는, 활성층의 불순물 농도와 포화전자 속도와의 곱에 의하여 정해지고, 밀리파대에서는 전류밀도의 증대에 의하여 활성층의 온도가 상승하여 발진효율이 저하되어 버린다.

따라서 이러한 문제를 해소하기 위하여, 종래의 밀리파용 건 다이오드에서는 메사형 구조를 취하므로써 활성층을 포함한 소자의 크기를 수 10 ㎛ 직경 정도로 매우 작게 형성함과 동시에, 가장 중요한 성능지수를 좌우하는 발진효율에 큰 영향을 미치는 방열 효율이 좋은 다이아몬드 등의 방열부를 구비한 필형 패키지 내에 조립하였다.

도 29에 종래의 메사형 구조 갈륨비소 건 다이오드 소자(100)의 단면도를 나타낸다.

고농도 n형 갈륨비소로 된 반도체 기판(101)상에 MBE 법에 의하여 고농도 n형 갈륨비소로 되는 제1 콘택트층(102), 저농도 n형 갈륨비소로 되는 활성층(103), 고농도 n형 갈륨비소로 되는 제2 콘택트층(104)이 순차 적층되고, 전자의 주행공간 면적을 작게 하기 위하여 메사구조가 채택되어 있다.

그 후, 반도체 기판(101)의 이면을 박층화하고, 그 반도체 기판(101)의 이면에 캐소드 전극(105)을 형성함과 동시에 제2 콘택트층(104)의 표면에 애노드 전극 (106)을 형성하고 나서 소자 분리를 행하여 건 다이오드 소자를 완성시킨다.

이와 같이 형성된 건 다이오드 소자(100)는 도 30에 나타내는 바와 같은 필형 패키지(110) 내에 조립된다. 이 필형 패키지(110)는 방열기대 전극(111)과 건 다이오드 소자(100)를 둘러싸는 외위기로 되는 글라스나 세라믹으로 된 원통(112)을 가지고, 이 원통(112)은 방열기대 전극(111)에 납땜된 구조로 되어 있다. 건 다이오드 소자(100)는 도시하지 않은 사파이어재 등의 결합 수단(bonding tool)으로 정전 흡착되어 방열기대 전극(111)에 접착된다.

또한 금제 리본(113)에 의해 건 다이오드 소자(100)와 원통(112)의 선단에 설치된 금속층이 열 압착 등에 의하여 접속된다. 금제 리본(113)을 접속한 후에 원통(112)상에 덮개 모양의 금속 디스크(114)를 납땜하여 필형 패키지(110)로의 조립이 끝난다.

필형 패키지(110)에 조립된 건 다이오드의 마이크로 스트립 선로(120)에의 실장구조에 관한 일 예를 도 31에 나타낸다. 필형 패키지(110)의 양 전극(111, 114)의 한쪽은 알루미나 등으로 되는 평판 절연기판(121)에 형성된 구멍에 관통 삽입하여 그 평판 기판(121)의 이면에 형성된 접지전극(122)과 전기적으로 접속되고, 다른 쪽은 금제 리본(123)에 의해 평판 기판(121) 상에 마이크로 스트립 선로로서 형성된 신호 선로(124)에 접속된다.

ＮＲＤ 가이드 회로는, 마이크로파 스트립 선로에 비하여 전반손실(傳搬損失)이 낮고, 또한 도파관에 비하여 전반로(傳搬路)의 제작이 용이한 점에서 마이크로파, 특히 30 GHz 이상의 밀리파대의 전송 선로로 주목되고 있다.

이 NRD 가이드 회로는 전자파가 전반하는 유전체 스트립 선로를 도전성 금속으로 된 2장의 평행 평판 사이로 끼운 구조이고, 이 평행 평판의 대면 간격이 사용 주파수의 자유공간 파장의 1/2 이하로 설정되어 있으므로, 이 유전체 스트립 선로 이외의 장소에서는 전자파가 차단되어 그 방사가 억제되기 때문에 유전체 스트립 선로를 따라 전자파를 저손실로 전반시킬 수 있다.

이 NRD 가이드 회로와 건 다이오드를 조합하여 구성한 35 GHz 대 및 60 GHz대의 발진기가 개발되어 도파관에 필적하는 발진 출력이 얻어지고 있다.

도 32ａ는 종래의 NRD 가이드 건 발진기의 구조를 나타내는 도면이다. 이것은 평행 평판(201, 202) 사이의 공간에 유전체 스트립 선로(203)와 건 다이오드 (310)를 동시에 탑재한 마운트(320)를 설치한 것이고, 건 다이오드(310)에서 발진한 고주파출력이 공진기(330)를 경유하여 유전체 스트립 선로(203)로 도출된다. 도 32ｂ는 공진기(330)의 대표적 예를 표시한 도이고, 테프론 동장(銅張)적층 기판의 동박을 에칭으로 패터닝한 동박부분(331)을 가지게 한 것이다. 이 동박부분(331)의 폭이나 길이를 조정하므로써 발진주파수를 조정할 수 있다.

도 33은 마운트(320)의 구조를 나타내는 도면이다. 건 다이오드(310)는 원통부(321)의 안에 수납되어 있고, 그 원통부(321)의 옆에 접속된 바이어스 초크 (340)를 개재하여 바이어스 전력이 인가된다. 이 바이어스 초크(340)는 테프론 동장 적층판을 에칭으로 패터닝하고, 다시 원통부(321)에서의 접속부용 리드(341)와 접속하는 동박 부분이 남아 있도록 적층판 부분을 깎아낸 것이다. 건 다이오드 (310)는 그 캐소드 전극이 마운트(320)의 방열기대(322)에 접속되어 있다. 이 방열기대(322)는 리드(341)와의 사이가 원통형의 세라믹(342)에 의해 절연 분리되어 있고, 이 리드(341)가 건 다이오드(310)의 애노드 전극에 리본(343)에 의하여 접속되어 있다.

종래의 건 다이오드 소자(100)는 전기한 메사형 구조로 하기 위해서, 통상 포토레지스트를 에칭마스크로 사용하여 화학적인 습식에칭에 의한 방법으로 형성되지만, 이 에칭 방법으로는 깊이 방향 뿐만아니라 횡방향으로도 동시에 에칭이 진행하여 전자의 주행공간(활성층)의 제어가 상당히 어렵다는 제조상의 난점이 있고, 건 다이오드 소자의 소자 특성이 균일하지 않는 문제점이 있다.

또한 필형 패키지(110)에 조립되는 경우에, 방열기대 전극(111)에 건 다이오드 소자(100)를 접착할 때, 전기한 결합 수단이 시야를 가리게 되어 방열기대 전극 (111)을 직접 보고 확인하는 것이 곤란하게 되어 조립작업의 효율이 대단히 나쁘다는 문제점이 있다.

그리고, 건 다이오드 소자(100)를 넣은 필형 패키지(110)를 평판 기판(121) 상에 구성한 마이크로 스트립 선로(120)에 실장할 때, 금제 리본(123)으로 접속하므로 기생 인덕턴스가 발생하고 특성이 균일하게 되지 않는 실장상의 문제점도 있다.

또한 상기한 NRD 가이드 건 발진기는 특수한 마운트(320)를 사용하고 있으므로 그 제작이 곤란하고, 특히 바이어스 초크(340)는 기판을 깎아 리드(341)를 노출해야 하기 때문에 그 작업 능률이 매우 나쁘다는 문제점이 있다.

또한 건 다이오드(310)의 애노드 전극과 리드(341)를 리본(343)으로 접속하므로 기생 인덕턴스가 발생하고 특성이 균일하게 되지 않는 문제점도 있다.

본 발명의 목적은 상기 제조상, 조립상 및 실장상의 문제점을 해소하는 건 다이오드와 그 제조방법 및 그 실장구조를 제공하는 것이다.

본 발명의 다른 목적은 전기의 문제점을 해결한 NRD 가이드 건 발진기를 제공하는 것이다.

이를 위하여 본 발명의 제1의 건 다이오드는, 반도체 기판상에 제1 반도체층, 활성층 및 제2 반도체층이 순차적으로 적층된 건 다이오드에 있어서, 전기 제2 반도체층상에 배치되고 전기 활성층에 전압을 인가하기 위한 제1, 제2 전극과 그 제1 전극 주위에서 전기 제2 반도체층 및 전기 활성층을 향해 깎아 내고, 또한 전기 제1 전극이 접속되는 전기 제2 반도체층 및 전기 활성층을 건 다이오드로 기능 시키는 영역으로 구획하는 오목부를 갖추도록 구성한다.

본 발명의 제2의 건 다이오드는, 제1 발명에 있어서 전기 제2 전극과 제1 반도체층과의 사이를 단락하는 도전성막을 전기 오목부 내에 설치하여 구성한다.

본 발명의 제3의 건 다이오드는, 전기 제1, 제2 전극이 기재 전극층과 그 기재 전극층에 연속하고 상면이 거의 같은 레벨의 높이로 형성된 도전성 돌기부로 구성되도록 한다.

본 발명의 제4의 건 다이오드는, 제1 내지 제3 발명에 있어서, 전기 제1 전극의 도전성 돌기부를 대략 중앙부에 형성하고, 그 양쪽에 전기 제2 전극의 도전성 돌기부를 형성하여 구성하였다.

본 발명의 제5의 건 다이오드는, 제1 내지 제4 발명에 있어서 전기 제1 전극의 면적을 전기 제2 전극 면적의 1/10 이하로 설정하여 구성하였다.

본 발명의 제6의 건 다이오드는, 제1 내지 제5 발명에 있어서 전기 제1 전극 및 전기 제1 전극의 주위에서 깎아낸 전기 오목부가 2개 이상 형성되도록 구성하였다.

본 발명의 제7의 건 다이오드는, 제1 내지 제6 발명에 있어서 전기 반도체 기판, 전기 제1 반도체층, 전기 활성층 및 제2 반도체층이 갈륨비소, 인듐인 등의 화합물 반도체로 되도록 구성하였다.

본 발명의 제8의 건 다이오드는, 제1 내지 제7 발명에 있어서 전기 제2 전극에 연속하는 전기 제2 반도체층 및 전기 활성층을 단일의 반도체층 또는 도체층으로 치환하여 구성하였다.

본 발명의 제9의 건 다이오드는, 제1 내지 제8 발명에 있어서 전기 반도체 기판의 이면에 제3 전극을 설치하고, 그 제3 전극과 전기 제1 전극을 전기 활성층에의 전압 인가용으로 하고 전기 제2 전극을 스페이서용으로 대체하여 구성하였다.

본 발명의 제10의 건 다이오드의 제조방법은, 반도체 기판상에 제1 콘택트층으로 되는 제1 반도체층과, 활성층과, 제2 콘택트층으로 되는 제2 반도체층을 순차로 적층 형성하는 제1 공정과, 전기 제2 콘택트층상에 소정 형상의 제1, 제2 전극을 형성하는 제2 공정과, 전기 제1, 제2 전극을 마스크로 하여 드라이에칭에 의하여 전기 제2 반도체층 및 활성층을 제거하는 제3 공정을 가지도록 구성하였다.

본 발명의 제11의 건 다이오드의 제조방법은, 제10 발명에 있어서 전기 제2 공정이 소정 형상의 전기 제1, 제2 전극용 기재 전극층을 형성한 후에 그 기재 전극층상에 거의 같은 높이의 도전성 돌기부를 형성하는 공정을 포함하도록 구성하였다.

본 발명의 제12의 건 다이오드의 제조방법은, 제10 또는 제11 발명에 있어서 전기 반도체 기판, 전기 제1 반도체층, 전기 활성층 및 전기 제2 반도체층이 갈륨비소, 인듐인 등의 화합물 반도체로 되도록 구성하였다.

본 발명의 제13의 건 다이오드의 실장구조는, 반절연성의 평판 기판의 표면에 신호전극을 형성하고, 이면에 접지전극을 형성한 마이크로 스트립 선로의 그 표면에, 전기 이면의 접지전극에서 비어홀을 개재하여 접속되는 표면 접지전극을 형성하고, 전기 신호전극과 전기 표면 접지전극에 제1 내지 제8 발명의 건 다이오드의 제1, 제2 전극을 각각 접속 탑재하여 구성하였다.

본 발명의 제14의 건 다이오드의 실장 구조는, 반절연성의 평판 기판 의 표면에 신호전극 및 1쌍의 접지전극을 형성한 동일 평면상 선로의 그 신호전극과 그 접지전극에 제1 내지 제8 발명의 건 다이오드의 제1, 제2 전극을 각각 접속 탑재하여 구성하였다.

본 발명의 제15의 건 다이오드의 실장구조는, 전기 신호전극의 일단이 전기 건 다이오드의 제1 전극이 접속된 개소에서 길이 L로 개방하고, 그 길이 L의 제1 전극부분을 공진기로 작동시켜 그 길이 L에 따라 발진주파수를 결정하도록 구성하였다.

본 발명의 제16의 건 다이오드의 실장구조는, 절연성 기판으로 되는 히트 싱크에 제4, 제5 전극을 형성하고, 전기 제9 발명의 건 다이오드의 제1 전극을 전기 히트 싱크의 제4 전극에 직접 접속 탑재하고, 전기 건 다이오드의 제2 전극을 전기 히트 싱크의 제5 전극에 직접 접속 탑재하여 구성하였다.

본 발명의 제17의 건 다이오드의 실장구조는, 반절연성의 평판 기판의 표면에 신호전극을 형성하고, 이면에 방열기대를 겸하는 접지전극을 형성한 마이크로 스트립 선로에, 표면에서 이면의 접지전극에 이르는 구멍을 형성하고, 그 구멍 내에서 제16 발명의 히트 싱크의 제5 전극을 전기 접지전극에 접속하고, 제16 발명의 건 다이오드의 제3 전극을 전기 마이크로 스트립 선로의 신호전극에 도전선으로 접속하여 구성하였다.

본 발명의 제18의 건 다이오드의 실장구조는, 제13 내지 제17 발명에 있어서 전기 신호전극, 전기 접지전극 및 전기 건 다이오드에 의해, 혹은 여기에 유전체 공진기를 부가하므로써 소정의 주파수로 발진하는 발진회로를 구성하였다.

본 발명의 제19의 건 다이오드의 실장구조는, 제18 발명에 있어서 전기 신호전극 내의 전기 발진회로의 전극으로 기능하는 부분을, 적어도 일부가 도체의 평판 기판에 의해 피복되고, 그 평판 기판의 그 도체부분을 전기 접지전극에 접속하여 구성하였다.

본 발명의 제20의 건 다이오드의 실장구조는, 제13 내지 제19 발명에 있어서, 마이크로 스트립 선로 또는 동일 평면상의 선로의 평판 기판의 비저항을 10⁶Ω·㎝ 이상으로 하고, 또한 열전도율을 140 W／mk 이상으로 하였다.

본 발명의 제21의 건 다이오드의 실장구조는, 제13 내지 제20 발명에 있어서, 전기 마이크로 스트립 선로 또는 동일 평면상의 선로의 평판 기판이 AlN, Si, SiC, 또는 다이아몬드 중의 적어도 하나로 구성되도록 하였다.

본 발명의 제22 발명은, 2장의 금속판으로 되는 평행 평판을 사용 주파수의 자유공간 파장의 1/2 이하의 간격으로 배치하고, 그 평행 평판 사이에 유전체 스트립 선로를 끼운 NRD 가이드 회로와 건 다이오드를 조합하여 되는 NRD 가이드 건 발진기에 있어서, 신호선로에 접속된 신호전극 및 그 신호전극에 대하여 절연된 접지전극이 표면에 형성된 절연성 또는 반절연성의 평판 기판과, 동일 면에 애노드 전극 및 캐소드 전극이 형성되고, 그 양전극의 한쪽이 전기 평판 기판의 신호전극에 접속되고 다른 쪽이 전기 접지전극에 접속된 건 다이오드와, 전기 평판 기판의 이면을 전기 평행 평판의 한쪽에 대하여 지지하는 히트 싱크를 구비하고, 전기 평판 기판의 전기 신호 선로의 선단이 전기 유전체 스트립 선로에 전자(電磁)적으로 결합하도록 구성하였다.

본 발명의 제23 발명은, 제22 발명에 있어서, 전기 건 다이오드가 접속 탑재된 전기 평판 기판이 전기 평행 평판에 대하여 평행이고, 또한 전기 신호 선로가 전기 유전체 스트립 선로에 대하여 수직 방향으로 전자적으로 결합하도록 구성하였다.

본 발명의 제24 발명은, 제22 발명에 있어서, 전기 건 다이오드가 접속 탑재된 전기 평판 기판이 전기 평행 평판에 대하여 평행이고, 또한 전기 신호 선로의 전자파 진행 방향이 전기 유전체 스트립 선로의 전자파 진행 방향과 동일하고, 전기 신호 선로가 전기 유전체 스트립 선로의 기단부와 전자적으로 결합하고 있도록 구성하였다.

본 발명의 제25 발명은, 제23 또는 제24 발명에 있어서, 전기 건 다이오드가 접속 탑재된 전기 평판 기판의 자세를, 전기 평행 평판에 대하여 평행에서 수직으로 바꾸어 구성하였다.

본 발명의 제26 발명은, 제22 내지 제25 발명에 있어서, 전기 신호 선로가 서스펜디드 선로, 마이크로 스트립 선로 또는 동일 평면 선로이도록 구성하였다.

본 발명의 제27 발명은, 제22 내지 제26 발명에 있어서, 전기 평판 기판이 이면에 접지용 전극을 가지고, 그 접지용 전극과 전기 접지전극이 비어홀로 접속되도록 구성하였다.

본 발명의 제28 발명은, 2장의 금속판으로 되는 평행 평판을 사용 주파수의 자유공간 파장의 1/2 이하의 간격으로 배치하고, 그 평행 평판 사이에 유전체 스트립 선로를 끼운 NRD 가이드 회로와 건 다이오드를 조합하여 되는 NRD 가이드 건 발진기에 있어서, 신호 선로의 양단에 접속된 2개의 신호전극 및 각각의 신호전극에 대하여 절연된 접지전극이 표면에 형성된 절연성 또는 반절연성의 평판 기판과, 동일 면에 애노드 전극 및 캐소드 전극이 형성되고, 그 양전극의 한쪽이 전기 평판 기판의 신호전극에 접속되며 다른 쪽이 전기 접지전극에 접속된 2개의 건 다이오드와, 전기 평판 기판의 이면을 전기 평행 평판에 대하여 지지하는 히트 싱크를 구비하고, 전기 평판 기판의 전기 신호 선로의 대략 중앙을 전기 유전체 스트립선로에 전자적으로 결합하도록 구성하였다.

본 발명의 제29 발명은, 제28 발명에 있어서, 전기 신호 선로의 길이가 그 신호 선로의 파장의 거의 1/2 이거나 그 정수배가 되도록 구성하였다.

본 발명의 제30 발명은, 제28 또는 제29 발명에 있어서, 전기 건 다이오드가 접속 탑재된 평판 기판이 전기 평행 기판에 대하여 수직이고, 전기 신호 선로의 대략 중앙을 전기 유전체 스트립의 종단부와 전자적으로 결합하도록 구성하였다.

본 발명의 제31 발명은, 제30 발명에 있어서, 전기 건 다이오드가 접속 탑재된 전기 평판 기판의 자세를 전기 평행 평판에 대하여 수직에서 평행으로 바꾸어 구성하였다.

본 발명의 제32 발명은, 제28 내지 제31 발명에 있어서, 전기 신호 선로가 서스펜디드 선로, 마이크로 스트립 선로 또는 동일 평면상 선로로 되도록 구성하였다.

본 발명의 제33 발명은, 제28 내지 제32 발명에 있어서, 전기 평판 기판이 이면에 접지용 전극을 가지고, 그 접지용 전극과 전기 접지전극이 비어홀에 의해 접속되도록 구성하였다.

(실시예 1)

도 1a는 본 발명의 제1 실시형태로서 갈륨비소로 구성된 건 다이오드 소자(10)의 구조를 나타내는 평면도이고, 도 1b는 그 단면도이다. 도 2a 내지 도 2d는 제조 공정도이다.

먼저, 도 2a 내지 도 2d에 도시한 내용에 따라 제조 공정을 설명한다.

불순물 농도가 1∼2 ×10¹⁸atom/㎤ 의 n형 갈륨비소로 된 반도체 기판(11) 상에 MBE 법에 의하여 불순물 농도가 2 ×10¹⁸atom/㎤ 이고 두께 1.5 ㎛의 n형 갈륨비소로 된 제1 콘택트층(12), 불순물 농도가 1.2 ×10¹⁶atom/㎤ 이고 두께 1.6 ㎛의 n형 갈륨비소로 된 활성층(13), 불순물 농도가 1 ×10¹⁸atom/㎤ 이고 두께 0.3 ㎛의 n형 갈륨비소로 된 제2 콘택트층(14)을 순차 적층한 반도체 기판을 준비한다.

제2 콘택트층(14)상에 캐소드 전극 및 애노드 전극의 형성 예정 영역을 개구하기 위한 포토레지스트를 패터닝하고, 제2 콘택트층(14)과 오옴 접촉하는 AuGe, Ni, Au 등으로 된 금속막(기재 전극층)을 증착한다. 전기 포토레지스트를 제거한 후, 가열처리(어닐링)를 행하고, 제2 콘택트층(14)상에 캐소드 전극(15) 및 애노드 전극(16)을 분리하여 형성한다(도 2a). 도 1에 도시한 바와 같이, 캐소드 전극 (15)의 평면 형상은 테두리가 방형체, 애노드 전극(16)의 평면 형상은 원형이지만, 타원형 또는 거의 정방형 등으로 선택할 수도 있다.

다음에, 캐소드 전극(15) 및 애노드 전극(16)의 표면의 일부를 개구하도록 포토레지스트(17)를 패터닝하고 개구내에 전해 도금법 또는 무전해 도금법을 이용하여 Ａｕ 등으로 된 도전성 돌기부인 범프(전극: 18, 19)를 석출 형성한다(도 2b).

이어서, 포토레지스트(17)를 제거하므로써 캐소드 전극(15) 및 애노드 전극 (16)을 형성한 제2 콘택트층(14)을 노출시키고 나서, 캐소드 전극(15) 및 애노드 전극(16)을 마스크로 사용하여 염소가스 등을 이용한 리액티브 이온에칭(RIE) 등의 드라이에칭으로 제2 콘택트층(14) 및 활성층(13)을 제거하고, 상기 애노드 전극 (16)의 주변에 대략 메사상 또는 수직상의 오목부(20)를 형성한다(도 2c). 이와 같이 상부의 캐소드 전극(15)과 애노드 전극(16)을 마스크로 한 자기 정합에 의한 수직방향의 에칭에 의하여 목표로 하는 오목부(20)를 정확하게 형성할 수 있다.

여기서, 오목부(20)에 의해 구획된 애노드 전극(16)이 접속되는 활성층(13)의 면적은 건 다이오드에 필요한 소정의 동작전류를 얻을 수 있는 면적(횡방향 단면적)으로 설정된다. 즉, 건 다이오드로서 기능할 수 있는 면적으로 설정된다. 또한 캐소드 전극(15)이 접속되는 활성층(13)의 면적은 애노드 전극(16)이 접속되는 활성층(13)의 면적의 10배 이상으로 하여, 캐소드 전극(15) 하측의 반도체 적층부의 전기저항을 애노드 전극(16) 하측의 반도체 적층부의 전기저항의 1/10 이하로 함으로써, 이 부분을 건 다이오드로는 기능시키지 않고 실질적으로 낮은 값의 저항으로 기능시키고, 캐소드 전극(15)을 실질적으로 제1 콘택트층(12)에 접속시킨다. 이상의 활성층(13)의 면적비는 10 미만의 경우, 동작효율이 저하할 뿐으로 효과가 없어 10 이상으로 할 필요가 있으며, 100 이상으로 하는 것이 바람직하다.

한편, 오목부(20)의 절삭 깊이는 활성층(13)의 전부를 제거하는 깊이로 하였으나, 어느 정도 활성층(13)의 일부가 남아 있게 하거나 또는 제1 콘택트층(12)을 어느 정도 잠식하게 하여도 된다.

여기에서는 캐소드 전극 하측의 활성층 면적을 애노드 전극의 그것보다 크게 하였지만, 반대로 애노드 전극 하측의 활성층 면적을 캐소드 전극의 그것보다 크게 하여도 좋다. 즉 애노드 전극과 캐소드 전극은 서로 교체할 수 있는 것이다.

또한, 여기서는 활성층(13)의 불순물 농도의 농도 구배가 없도록 하였으므로 애노드 전극(16)과 캐소드 전극(15)을 반대로 하여도 지장이 없지만, 농도 구배를 다르게 하였을 때는 농도가 낮은 쪽 전극이 캐소드 전극, 높은 쪽 전극이 애노드 전극으로 된다.

다음에 통상의 건 다이오드 제조공정에 따라, 건 다이오드의 전체 두께가 60㎛ 정도로 되도록 반도체 기판(11)의 이면을 연마하여 박층화한다. 그 다음 필요에 따라, 반도체 기판(11)의 이면에 반도체 기판(11)과 오옴 접촉하는 AuGe, Ni, Au, Ti, Pt, Au 등으로 되는 금속막(21)을 증착하고 가열처리 한다 (도 2d).

반도체 기판(11)의 이면에 형성하는 금속막(21)은 꼭 필요한 것은 아니지만 후술하는 실장구조(도 15 참조)를 취하는 경우에는 캐소드 전극(15)에 대신한 캐소드 전극으로 기능시킬 수 있다. 이때 캐소드 전극(15)과 애노드 전극(16)의 면적비는 상술한 1/10 이하로 한다라는 제약은 없어진다.

이상 설명한 바와 같이 본 실시예에 따른 건 다이오드 소자(10)는, 반도체 적층부분에 애노드 전극(16)을 둘러싸도록 오목부(20)를 형성함으로써 건 다이오드로서 기능하는 부분과, 그 건 다이오드 부분의 제1 콘택트층(12)에 외부로 부터의 전압인가 통로로 작용하는 저저항층 부분으로 분리한 구조이므로, 제2 콘택트층 (14)의 상면에 캐소드 전극(15)과 애노드 전극(16)의 양전극을 설치할 수 있다. 즉, 동일 면에 캐소드 전극(15)과 애노드 전극(16)을 같이 배열할 수 있다. 이로 인하여 후술하는 바와 같이, 실장상, 방열상 등에서 큰 이점을 발휘한다.

또한, 동작전류를 결정하는 영역(건 다이오드로서 기능하는 부분)을 구획하는 에칭을, 그 영역의 상부에 형성한 전극을 마스크로 한 자기정합적 드라이에칭에 의하여 행하므로써 종래의 화학적 습식 에칭에 비하여 제조 산포가 작고, 수율을 높일 수 있다.

도 3a는 도 1b에 도시한 건 다이오드 소자(10)의 변형예의 건다이오드 소자(10′)를 나타내는 도면으로서, 오목부(20) 내에 도전성막(22)을 피착하여 제1 콘택트층(12)과 캐소드 전극(15)을 단락시키는 구조로 한 것이다. 이와 같이 하면 캐소드 전극(15)에서 제1 콘택트층(12)까지의 사이의 기생저항이 큰 경우에, 그 기생저항의 영향을 방지할 수 있고 캐소드 전극(15)에 인가하는 전압을 거의 손실 없이 제1 콘택트층(12)에 전달할 수 있다.

또한 이 건 다이오드 소자(10′)의 사고 방식을 가일층 발전시킨 것으로서, 도 3b에 도시한 건 다이오드 소자(10″)와 같이, 캐소드 전극(15)을 제1 콘택트층 (12)의 상면에 직접 형성하고 그 상면에 범프(18)를 형성하고, 그외는 도 1b에 나타낸 구조와 동일하게 하여 범프(18, 19)의 상면이 동일 레벨의 높이로 배열되게 할 수도 있다. 이러한 변형된 건 다이오드 소자(10′, 10″)에서는 캐소드 전극 (15)과 애노드 전극(16)의 면적비는 1/10 이하라는 제약은 없어진다.

(실시예 2)

도 4는 건 다이오드 소자(10)를 마이크로 스트립 선로(30)를 형성하는 평판회로 기판에 실장하여 발진기를 구성한 구조의 일 예를 도시하는 도면이다. AlN(질화알루미늄), Si(실리콘), SiC(실리콘 카바이드), 다이아몬드 등과 같이 비저항이 10⁶Ω·㎝ 이상, 열전도율이 140 Ｗ／mk 이상으로 양호한 반절연성의 평판 기판 (31)상에 신호전극(32)이, 또한 이면에는 접지전극(33)이 형성되어 있다. 부호 (34)는 텅스텐을 충전한 비어홀이고, 상기 이면의 접지전극(33)과 표면에 형성한 표면접지전극(35)을 접속하고 있다.

건 다이오드 소자(10)는 그 애노드 전극의 범프(19)가 신호전극(32)에 접착되고 캐소드 전극의 범프(18)가 표면 접지전극(35)에 접착되어 있다. 부호(32A)는 건 다이오드 소자(10)에 전원전압을 공급하는 바이어스부의 전극, 부호(32B)는 건 다이오드 소자(10)를 포함하는 마이크로 스트립 선로에 의한 공진기를 구성하는 전극, 부호(36)는 직류커트를 하는 콘덴서부, 부호(32C)는 마이크로 스트립 선로에 의한 신호출력부의 전극이다.

이 실장구조에서는 건 다이오드 소자(10)를 페이스다운(face down) 자세로 하여 범프 (18, 19)를 전극(35, 32)에 직접 접속하고, 금제 리본을 사용하지 않으므로, 금제 리본에 의한 접속에 기인하여 발생하였던 기생 인덕턴스의 발생이 없어지고, 특성의 산포가 작은 발진기를 실현하는 것이 가능하게 된다.

또한, 건 다이오드 소자(10)에 발생하는 열이 범프(18, 19)를 개재하여 히트 싱크(heat sink)로도 기능하는 평판 기판(31)으로 방산되므로 방열효과도 높아진다. 더욱, 이와 같은 건 다이오드 소자(10)의 실장 형태에서 애노드 전극의 범프(19)의 양측에 캐소드 전극의 범프(18)가 위치하므로 애노드 전극에 과도한 가중이 가해지는 것이 방지된다.

도 5는 도 4에 도시한 발진기에서, 그 바이어스부의 전극(32A)을 신호출력부의 전극(32C) 쪽에 설치한 것이다. 이 도 5에 나타내는 구조의 평판 기판(31)의 평면은 도 6ａ에 도시하는 것과 같이 되고, 선단이 개방된 전극(32B)의 길이 L을 조정함으로써 발진주파수와 발진출력을 설정할 수 있다.

도 7은 이것을 나타내는 특성도 이며, 전극(32C)의 특성 임피던스를 50 Ω, 전극(32B)의 특성 임피던스를 35 Ω으로 한 경우의 것이다.

도 8은 발진스펙트럼을 나타내는 도면으로서, 피크 발진주파수가 58.68 ㎓ 에서 위상잡음이 100 ㎑ 오프 캐리어(떨어진 곳)에서 -85 dBc/㎐ 로 되어 있고, 도파관 캐비티에 의한 건 다이오드 발진기보다도 양호한 수치를 나타내고 있다. 또한 도 8에서는 -46.7 dB 이지만,

-47.6 dB + 2.5 dB - 10 log (1 ㎐/(10 ㎐ ×1.2)) = -85 dB

의 식에 의하여 -85 dBc/㎐로 된다.

또한 도 6b에 도시한 바와 같이, 건 다이오드 소자(10)의 중앙 애노드 전극의 범프(19)를, 비어홀로 이면의 접지전극에 접속된 표면 접지전극(35′)에 접속하고, 양쪽 캐소드 전극의 범프(18)의 한쪽을 공진기의 전극(32B′)에, 또 다른 쪽을 출력용 전극(32C)에 각각 접속하여 발진기를 구성한 때에는, 도 9에 나타내는 바와 같이 피크 발진주파수가 61.63 ㎓ 에 있어서 위상잡음이 100 ㎑ 오프 캐리어에서 -75 dBc/㎐ (도 9에서는 -36.7 dBc/㎐ 이지만 상기 식과 동일한 식에 의해 구하였다)로 되어 있고, 도 6a에 도시한 접속구조에 비하여 10 dB 정도 열화하고 있는 것을 알았다.

그 이유는 도 6a의 접속구조에서는, 건 다이오드 소자(10)의 반도체 기판 (11)이 범프(18)와 표면 접지전극(35) 등을 통해 접지되고, 그 반도체 기판(11)이 차폐판으로서 기능하여 발진기의 방사손에 의한 Ｑ의 저하가 억제되고 이에 의하여 위상잡음이 개선되고 있는 것으로 추정된다.

도 10은 도 5에 도시한 발진기에서, 표면 접지전극(35)에 나란하도록 전극 (32B)의 양쪽을 따라 별도의 표면 접지전극(35′)을 형성하고, 이것을 비어홀(도시 생략)로 이면의 접지전극(33)에 접속하여 발진기를 구성하는 전극(32B)을 덮도록 도전성의 평판 기판(80)을 설치한 것이다. 이 평판 기판(80)은 표면 접지전극 (35’)에 접속하기 위한 범프(81)를 양쪽에 가진다.

이 도 10에 도시한 구조에서는, 도전성의 평판 기판(80)이 범프(81), 표면 접지전극(35′)을 통해서 접지되므로 공진기에서의 방사손이 더욱 억제되어 높은 Ｑ를 가지는 공진기를 실현할 수 있다. 평판 기판(80)은 적어도 그 일부가 금속전극으로 덮이는 구조이고, 기판 자체는 반절연성의 재질이라도 좋다. 또한 이 평판 기판(80)을 사용하지 않고, 건 다이오드 소자(10)의 칩 사이즈를 크게 해서 건 다이오드 소자(10)의 반도체 기판(11)에 의하여 전극(32B)을 덮도록 구성하여도 동일하게 높은 Ｑ를 얻을 수 있다. 또한 표면 접지전극(35′)은 표면 접지전극(35)을 연장하여 형성하여도 된다.

(실시예 3)

도 11은 건 다이오드 소자(10)를 동일 평면상의 선로(40)를 구성하는 회로기판에 실장한 구조의 일 예를 나타내는 도면이다. 여기서 부호(41)는 전기 기판(31)과 같은 재질로 되는 반절연성의 평판 기판이고, 상면에 신호 선로를 형성하는 신호전극(42)과 그것을 사이에 끼우도록 1쌍의 접지전극(43)이 형성되어 있다.

여기서, 건 다이오드 소자(10)는 그 애노드 전극의 범프(19)가 중앙의 신호전극(42)에, 캐소드 전극의 범프(18)가 양측의 접지전극(43)에 직접 접합되어 있다. 이에 따라 신호전극(42)과 접지전극(43) 사이에 인가된 전압이 건 다이오드 소자(10)의 애노드 전극과 캐소드 전극 사이로 인가되어 발진을 일으킬 수 있다. 이 도 11에 나타낸 실장구조에 있어서도, 도 4, 도 5, 도 10에 도시한 실장구조와 마찬가지로 특성이 안정화되고, 방열 효과가 높아져 애노드 전극이 보호되는 등의 작용 효과가 있다.

도 12는 +3.0 Ｖ를 인가하기 위한 바이어스부로서의 전극(42A)을 신호 전극 (42)에 연속하여 형성한 것이다. 이 전극(42A)의 주위에는 접지전극(43)에 의한 전원으로부터의 영향을 완화하기 위한 초크가 형성되어 있다. 여기에서도 발진기를 구성하는 전극(42B)의 건 다이오드 소자(10) 부분에서 개방 선단까지의 길이를 조정하므로써 발진주파수나 발진출력을 설정할 수 있다. 부호(42C)는 신호출력부의 전극이다.

도 13은 전기한 도 10과 같은 발상에 기초한 것이며, 발진기를 구성하는 전극(42B)의 상면을 도전성의 평판 기판(80)으로 덮고, 그 평판 기판(80)의 양쪽의 범프(81)를 접지전극(43)에 접속한 것이다. 이에 의하여 공진기에서의 방사손이 억제되고 높은 Ｑ를 가지는 공진기를 실현할 수 있다.

(실시예 4)

도 14는 건 다이오드 소자(10)의 방열구조를 나타내는 도이다.

부호(50)는 다이아몬드 기판(51)을 사용한 히트 싱크이고, 건 다이오드 소자 (10)의 캐소드 전극의 범프(18)가 접속되는 전극(52), 애노드 전극의 범프(19)가 접속되는 전극(53)이 형성되어 있다. 전극(52)은 전극(53)에서 분리 독립하고 전극(53)은 접지전극(54)에 연속하고 있다.

건 다이오드 소자(10)는 건 다이오드로서 기능하는 애노드 전극에 대응하는 반도체 적층부분에서 열이 발생하지만, 그 열은 범프(18, 19)(주로 범프(19))를 통하여 히트 싱크(50)로 전달되어 냉각작용이 행해진다.

도 15는 도 14에 표시한 건 다이오드 소자(10)의 실장구조를 마이크로 스트립 선로(60)에 넣은 것이다. 건 다이오드 소자(10)를 실장한 히트 싱크(50)를 이 마이크로 스트립 선로(60)에 형성한 구멍(61) 내에서 방열기대를 겸하는 접지전극 (62)에 접착시키고, 알루미나로 된 평판 기판(63) 상의 신호전극(64)과 건 다이오드 소자(10)의 이면의 캐소드 전극에 대신하는 금속막(21)을 금제 리본(28)으로 접속하고 있다.

이 구조에서는, 신호전극(64)과 접지전극(62) 사이에 인가되는 전압이 금제 리본(28)과 히트 싱크(50)의 전극(53, 54)을 경유하여, 캐소드 전극에 대신하는 금속막(21)과 애노드 전극(16)에 인가된다. 여기서 캐소드 전극(15)의 범프 (18)는 페이스다운 자세를 양쪽에서 지지하는 스페이서로서 기능하고, 전류 전달 경로로는 기능하지 않는다. 이 구조는 매우 간단하고 종래의 필형 패키지(110)를 사용하는 경우에 비해서 대폭적인 원가 절감이 가능하다.

(실시예 5)

도 16a는 다른 실시형태의 건 다이오드 소자(10A)의 구조를 도시하는 평면도이고, 도 16b는 그 단면도이다.

여기에서는 애노드 전극(16)을 4개 독립하여 형성하고, 이에 대응하여 4개의 오목부((20))에 의해 4개의 메사형 구조의 건 다이오드부분을 형성하고 있다. 개개의 메사형 구조의 건 다이오드 부분은 전압이 공통으로 인가되므로 동작 시에는 병렬 접속된 상태로 된다.

여기에서는 메사형 구조부분의 반경을 작게 할 수 있고, 4개의 메사형 구조의 건 다이오드부분의 합계 면적과 같은 면적의 1개의 메사형 구조의 건 다이오드부분에 비하여 방열 효율이 현저하게 높아지기 때문에 변환효율(입력전력과 출력전력의 비율)이나 발진전력을 대폭적으로 높이는 것이 가능하게 된다.

한편, 메사형 구조 부분의 면적을 작게 하면 그 강도가 약하게 되어 실장단계에서 파손이 생길 우려가 있지만, 캐소드 전극의 범프(18)가 그 주위에 형성되고 이 부분이 실질적으로 하중을 받게 되므로 파손될 염려는 없다. 또한 메사형 구조의 독립한 건 다이오드 부분은 4개로 한정되는 것은 아니다. 이 복수의 건 다이오드 단면적은 동일할 필요는 없고, 그 단면 형상(애노드 전극의 형상)도 원형으로 한정되는 것은 아니며 임의의 형상으로 할 수 있다.

도 17은 이 변환효율 η (％)과 발진전력 P (mW)을 메사형 구조의 건 다이오드 부분의 수에 의한 변화를 조사한 특성도이다. 메사형 구조의 건 다이오드 부분의 수를 애노드 전극 합계면적을 변경하지 않고 4개에서 9개로 하면 발진효율, 발진전력이 모두 높아지고 있는 것을 알 수 있다.

도 18은 메사형 구조의 건 다이오드 부분을 전기와는 다른 애노드 전극 합계면적으로 4개에서 6개로 변화시킨 때의 동일한 특성도로서 동일한 경향을 확인할 수 있다.

이들의 측정은 도 19에 나타낸 바와 같이 도파관에 실장한 조건하에 행하였다.

부호(70)는 도파관, 부호(71)는 그 도파관(70) 내에 설치된 도전성 대좌(애노드), 부호(72)는 이 대좌(71)상에 절연기판(73)을 접착하는 솔더이다. 복수의 애노드 전극을 가지는 건 다이오드 소자(10A)는 페이스 다운 자세로 그 캐소드 전극의 범프(18)를 전극(74)을 통하여 절연기판(73) 상에 지지하고, 애노드 전극의 범프(19)를 전극(75), 절연기판(73)에 형성된 비어홀(76) 및 솔더(72)를 개재하여 대좌(71)에 접속한다. 또한, 도파관(70)에는 바이어스 전압이 인가되는 바이어스 포스트(77)를 꽂아 넣고, 그 하단을 금제 리본(78)을 통해 건 다이오드 소자(10A)의 이면의 전극(21)에 접속하였다.

상술한 설명은 반도체로서 갈륨비소를 사용한 예를 나타냈으나, 인듐인 또는 그 외의 화합물 반도체를 사용하여도 동일한 효과가 생긴다. 또한 이상 설명한 스트립 선로나 동일 평면상 선로에 건 다이오드 소자를 실장하여 발진기를 구성하는 경우에는 다시 여기에 유전체 공진기를 부가할 수도 있다.

(실시예 6)

도 20은 본 발명의 제6 실시형태의 NRD 가이드 건 발진기의 구조를 나타내는 도면이다. NRD 가이드 회로는 2장의 금속 평행 평판(201, 202) 사이에 유전체 스트립 선로(203)를 끼운 구조로서 종래와 동일하다. 본 실시예에서는 선로 기판(210)의 상면에 건 다이오드(220)를 탑재하고, 이것을 평판(202)에 대하여 접지, 방열 및 높이 조정용의 히트 싱크(230)를 개재하여 지지하고 있다.

선로 기판(210)은 도 21a, 도 21b에 도시한 바와 같이, 반절연성 또는 절연성(예를 들면, 비저항이 10⁶ Ωcm 정도 이상이고, 열전도율이 140 W/mK 정도 이상의 AlN, Si, SiC, 다이아몬드 등)의 평판 기판(211)의 상면에, 신호 선로(212)와, 그 신호 선로(212)에 직류 바이어스를 인가하는 초크부(213), 그 신호 선로(212)의 단부에 연속되는 신호전극(214), 그 신호전극(214)을 사이에 끼도록 배치한 1쌍의 표면 접지전극(215)이 형성되고, 이면에는 접지전극(216)이 형성되며, 표면 접지전극 (215)은 접지전극(216)에 대해 비어홀(217)에 의해 접속되어 있다. 이 선로 기판 (210)은 그 신호 선로(212)의 이면에 접지전극이 없고 서스펜디드 선로를 형성하고 있다.

건 다이오드(220)는 도 22a, 도 22b의 도시와 같이, 반도체 기판(221)의 상면에 제1 콘택트층(222), 활성층(223), 제2 콘택트층(224) 및 금속층(225)을 적층하고, 중앙에 원형상의 오목부(226)를 금속층(225)으로부터 제1 콘택트층(222)에 거의 도달하도록 형성하므로써 그 금속층(225)을 애노드 전극(225A)과 캐소드 전극 (225K)으로 구획하고, 그 애노드 전극(225A)의 위에 열 압착하기 용이한 Au로 된 범프(227)를, 캐소드 전극(225K) 위에 동일한 Au로 된 범프(228)를 각각 같은 레벨의 높이로 되도록 형성한 것이다. 이 범프(227, 228)도 애노드 전극(225A), 캐소드 전극(225K)과 등가이다.

하나의 예로서 반도체 기판(221)은 불순물 농도가 1∼2 × 10¹⁸ atom/㎤의 n형 갈륨비소로 되고, 제1 콘택트층(222)은 불순물 농도가 2 × 10¹⁸ atom/㎤ 이고 두께 1.5 ㎛의 n형 갈륨비소로 되며, 활성층(223)은 불순물 농도가 1.2 × 10¹⁶ atom/㎤ 이고 두께 1.6 ㎛의 n형 갈륨비소로 되고, 제2 콘택트층(224)은 불순물 농도가 1 × 10¹⁸ atom/㎤ 이고 두께 0.3 ㎛의 n형 갈륨비소로 된다. 갈륨비소 대신에 인듐인 등의 다른 화합물 반도체를 사용하는 것도 가능하다.

이 건 다이오드(220)는 애노드 전극(225A)에 대응하는 구획 부분의 활성층 면적이, 건 다이오드의 소정 동작전류가 얻어지는 면적(횡방향 단면적)으로 되도록 설정된다. 또한 캐소드 전극(225K)에 대응하는 활성층의 면적에 대해서는 애노드 전극(225A)에 대응하는 활성층의 면적의 10배 이상으로 하고, 그 캐소드 전극 (225K)의 하층 반도체 적층부의 전기저항을 애노드 전극(225A)의 그것의 1/10 이하로 하므로써, 이 부분을 건 다이오드로 기능시키지 않고 실질적으로 저저항으로 기능시키고 있다.

또한, 이 건 다이오드(220)는 도 22c에 도시한 바와 같이, 도 22b 에서의 캐소드 전극(225K)의 하층의 제2 콘택트층(224)과 활성층(223)을 제거한 구조의 건 다이오드(220′)로 치환하고, 제1 콘택트층(222)에 직접 캐소드 전극(225K)을 피착하고 그 범프(228)를 애노드 전극(225A)의 범프(227)와 상면이 동일하게 되는 레벨의 높이로 설치한 것이어도 좋다.

그리고, 선로 기판(210)의 평판 기판(211)에의 건 다이오드(220)의 실장 탑재는, 그 애노드 전극(225A)의 범프(227)가 신호전극(214)에 접속되고, 캐소드 전극(225K)의 1쌍의 범프(228)가 1쌍의 표면 접지전극(215)에 접속되도록 열 압착을 행한다. 이어서 선로 기판(210)의 접지전극(216) 부분이 히트 싱크(230)에 접속되도록 하여 이 히트 싱크(230)를 통하여 평판(202)에 접지되도록 한다.

선로 기판(210)을 NRD 가이드회로에 실장함에 있어서는, 도 20a, 도 20b의 도시와 같이 선로 기판(210)의 평판 기판(211)이 평행 평판(201, 202)에 대하여 평행하게 되고, 신호 선로(212)의 선단이 유전체 스트립 선로(203)의 기부에 대하여 수직방향으로 접근하도록 한다.

초크부(213)에 직류전압을 인가하면, 신호 선로(212), 신호전극(214), 건 다이오드(220), 표면 접지전극(215), 비어홀(217), 이면의 접지전극(216), 히트 싱크 (230), 평판(202)의 경로로 전류가 흘러서 건 다이오드(220)에 전자파(마이크로파)가 발생하고, 신호 선로(212)를 통해 유전체 스트립 선로(203)의 측면에 도달한다. 전자파는 여기서 NRD 가이드 회로에 변환(LSM 모드)되어 유전체 스트립 선로(203) 내를 전반하여 간다.

본 실시예에서는 초크부(213)를 평판 기판(211)에 형성하고 있으므로 이것을 신호 선로(212), 신호전극(214), 표면 접지전극(215)과 동시에 에칭으로 형성할 수 있으므로 기판을 제거할 필요가 없어 조립이 용이하고 그 작업 효율이 향상된다. 또한 건 다이오드(220)가 평판 기판(211)에 대하여 페이스 다운의 자세로 직접 탑재되므로, 리본을 사용하는 경우에 문제로 되는 기생 인덕턴스는 발생하지 않는다. 또한 건 다이오드(220)에서 발생한 열은 범프(227, 228)와 열전달 특성이 양호한 평판 기판(211)을 통하여 히트 싱크(230)에 전해지므로 방열 효과가 높아 진다. 또한 건 다이오드(220)는 양측의 캐소드 전극(225K)의 범프(228)로 지지되므로 건 다이오드로서 실질적으로 기능하는 중앙의 반도체 적층부분에 과도한 하중이 가해지는 것이 방지된다.

이상에서는 신호 선로(212)의 부분과 건 다이오드(220)가 탑재되는 부분을 공통의 평판 기판(211)에 설치하였으나, 이것은 별도의 기판에 구성하여 금제 리본 등의 도전선으로 접속하여도 된다. 또한 비어홀(217)을 사용하지 않고, 표면 접지전극(215)을 이면의 접지전극(216)에 리본 등으로 접속하여도 된다.

그리고 상기에서는 선로 기판(210)의 신호 선로(212)를 서스펜디드 선로로 하였으나, 평판 기판(211)의 이면 전체면에 접지전극(216)을 설치하면 마이크로 스트립 선로로 된다. 또한 이 선로는 평판 기판(211)의 상면 중앙에 신호 선로를 설치하고 그 신호선로를 사이에 두도록 1쌍의 접지전극을 동일면에 설치한 동일 평면상 선로로 하는 것도 가능하다. 이 때는 건 다이오드(220)는 그 애노드 전극(225A)의 범프(227)를 중앙의 신호 선로에 접속하고, 캐소드 전극(225K)의 양측의 범프(228)를 접지전극에 접속하면 된다.

또한, 건 다이오드(220)의 애노드 전극(225A), 캐소드 전극(225K)은 활성층의 농도 구배에 의해 반대로 되는 것도 있고, 이 경우는 초크부(213)에 인가하는 전압의 극성을 적절히 선정하면 된다.

도 23은 NRD 가이드 건 발진기의 다른 실시형태를 도시하는 도면이다.

여기에서는 건 다이오드(220)를 탑재하고 히트 싱크(230)에 지지된 선로 기판(210)의 방향을 평행 평판(201, 202)에 평행하게, 또한 그 신호 선로(212)의 선단이 유전체 스트립 선로(203)의 기단에 일직선상으로 나란하도록 배치하고 있다. 이 경우는 유전체 스트립 선로(203)를 전송하는 전자파의 전송 모드는 LSE 모드로 된다.

도 24는 선로 기판(210)을 평행 평판(201, 202)에 대하여 수직으로 되도록 탑재한 것이다. 이 실시예에서는 신호 선로(212)에서 고차 모드가 서기 어렵다는 장점이 있다. 또한 도 23에 도시한 바와 같이, 유전체 스트립 선로(203)가 신호 선로(212)와 일직선으로 나란하게 하고, 선로 기판(210)을 평행 평판(201, 202)에 대하여 수직으로 탑재하는 것도 가능하다.

(실시예 7)

도 25는 본 발명의 제7 실시형태의 NRD 가이드 건 발진기의 구조를 나타내는 도면이다. NRD 가이드 회로는 2장의 금속으로 된 평행 평판(201, 202) 사이에 유전체 스트립 선로(203)를 끼운 구조로서 종래의 예와 동일하다. 본 실시예에서는 선로 기판(210)에 건 다이오드(220)를 2개 탑재하고, 이들을 평행 평판(202)에 대하여 접지, 방열 및 히트 싱크(230)를 개재하여 지지하고 있다.

선로 기판(210)은 도 26a, 도 26b에 도시한 바와 같이, 반절연성 또는 절연성(예를 들면, 비저항이 10⁶ Ωcm 정도 이상이고, 열전도율이 140 W/mK 정도 이상인 AlN, Si, SiC, 다이아몬드 등)의 평판 기판(211)의 표면에, 신호 선로(212), 그 신호 선로(212)에 직류 바이어스를 인가하는 초크부(213), 그 신호 선로(212)의 양단에 접속한 2개의 신호전극(214), 2개의 신호전극(214)을 각각 사이에 끼도록 배치한 2쌍의 표면 접지전극(215)이 형성되고, 이면에는 접지전극(216)이 형성되어 있으며, 표면 접지전극(215)은 접지전극(216)에 대해 비어홀(217)에 의하여 접속되어 있다. 이 선로 기판(210)은 그 신호 선로(212)의 이면에는 접지전극이 없고 서스펜디드 선로를 형성하고 있다.

건 다이오드(220)는 도 27a, 도 27b의 도시와 같이, 반도체 기판(221)의 상면에 제1 콘택트층(222), 활성층(223), 제2 콘택트층(224) 및 금속층(225)을 적층하고, 중앙에 원형상의 오목부(226)를 금속층(225)으로부터 제1 콘택트층(222)에 거의 도달하도록 형성하므로써 그 금속층(225)을 애노드 전극(225A)과 캐소드 전극 (225K)으로 구획하고, 그 애노드 전극(225A)의 위에 열 압착 하기 쉬운 Au로 된 범프(227)를, 캐소드 전극(225K) 위에 동일한 Au로 된 범프(228)를 각각 같은 레벨의 높이로 되도록 형성한 것이다. 이 범프(227, 228)도 애노드 전극(225A), 캐소드 전극(225K)과 등가이다.

일 예로서, 반도체 기판(221)은 불순물 농도가 1∼2 × 10¹⁸ atom/㎤의 n형 갈륨비소로 되고, 제1 콘택트층(222)은 불순물 농도가 2 × 10¹⁸ atom/㎤ 이고 두께 1.5 ㎛의 n형 갈륨비소로 되며, 활성층(223)은 불순물 농도가 1.2 × 10¹⁶ atom/㎤이고 두께 1.6 ㎛의 n형 갈륨비소로 되고, 제2 콘택트층(224)은 불순물 농도가 1 × 10¹⁸ atom/㎤ 이고 두께 0.3 ㎛의 n형 갈륨비소로 된다. 갈륨비소 대신에 인듐인 등의 다른 화합물 반도체를 사용할 수도 있다.

이 건 다이오드(220)는 애노드 전극(225A)에 대응하는 구획 부분의 활성층 의 면적이 건 다이오드의 소정의 동작전류가 얻어지는 면적(횡방향 단면적)으로 되도록 설정된다.

또한 캐소드 전극(225K)에 대응하는 활성층의 면적에 대해서는, 애노드 전극(225A)에 대응하는 활성층의 면적의 10배 이상으로 하고, 그 캐소드 전극 (225K)의 하층의 반도체 적층부의 전기저항을 애노드 전극(225A)의 그것의 1/10 이하로 하므로써 이 부분을 건 다이오드로서 기능시키지 않고 실질적으로 저저항으로 기능시키고 있다.

또한, 이 건 다이오드(220)는 도 27c에 도시한 바와 같이 도 27b 에서의 캐소드 전극(225K)의 하층의 제2 콘택트층(224)과 활성층(223)을 제거한 구조의 건 다이오드(220′)로 치환하고, 제1 콘택트층(222)에 직접 캐소드 전극(225K)을 피착하고 그 범프(228)를 애노드 전극(225A)의 범프(227)와 상면이 동일하게 되는 레벨의 높이로 설치한 것이어도 된다.

선로 기판(210)의 평판 기판(211)에의 건 다이오드(220)의 실장 탑재는, 그 애노드 전극(225A)의 범프(227)가 신호전극(214)에 접속되고, 캐소드 전극(225K)의 1쌍의 범프(228)가 1쌍의 표면 접지전극(215)에 접속되도록 열 압착을 행한다. 이어서 선로 기판(210)의 접지전극(216) 부분이 히트 싱크(230)에 접속되게 하고, 이 히트 싱크(230)를 통하여 평판(202)에 접지되도록 한다. 또 하나의 건 다이오드에 대해서도 마찬가지로 한다.

선로 기판(210)의 NRD 가이드 회로에의 실장에 있어서는, 도 25의 도시와 같이 선로 기판(210)의 평판 기판(211)이 평행 평판(201, 202)에 대하여 수직으로 되고, 신호 선로(212)의 중앙부가 유전체 스트립 선로(203)의 기부에 대하여 수직방향으로 접근하도록 한다. 초크부(213)에 전압을 인가하면, 초크부(213)에 가까운 쪽의 건 다이오드(220)에는 신호전극(214)으로부터, 그리고 먼 쪽의 건 다이오드 (220)에는 신호 선로(212)를 통하여 신호전극(214)으로부터, 비어홀(217), 이면의 접지전극(216), 히트 싱크(230), 평판(202)의 경로로 전류가 흘러서 2개의 건 다이오드(220)에서 전자파(마이크로파)가 발생한다. 발생한 전자파는 신호 선로(212)에서 공진하고 그 일부가 유전체 스트립 선로(203)와 결합해서 전반하여 간다.

본 실시예에서는 초크부(213)를 평판 기판(211)에 형성하고 있으므로, 이것을 신호 선로(212), 신호전극(214), 표면 접지전극(215)과 동시에 에칭으로 형성할 수 있기 때문에 기판을 제거할 필요가 없어 조립이 용이하고 그 작업 효율이 향상된다.

또한 건 다이오드(220)가 평판 기판(211)에 대하여 페이스 다운의 자세로 직접 탑재되므로 리본을 사용하는 경우에 문제로 되는 기생 인덕턴스는 발생하지 않는다.

또한 건 다이오드(220)에서 발생한 열은 범프(227, 228)나 열전도성이 양호한 평판 기판(211)을 개재하여 히트 싱크(230)에 전해지므로 방열 효과가 높아 진다. 그리고 건 다이오드(220)는 양측의 캐소드 전극(225K)의 범프(228)로 지지되므로 건 다이오드로서 실질적으로 기능하는 중앙의 반도체 적층부분에 과도한 하중이 가해지는 것이 방지된다.

한편, 이상에서는 선로 기판(210)의 신호 선로(212)를 서스펜디드 선로로 하였으나, 평판 기판(211)의 이면 전체면에 접지전극(216)을 마련하면 마이크로 스트립 선로로 된다. 또한 이 선로는 평판 기판(211)의 상면 중앙에 신호 선로를 설치하고 그 신호선로를 사이에 끼도록 1쌍의 접지전극을 동일면으로 설치한 동일 평면상 선로로 할 수도 있다. 이 때는 건 다이오드(220)는 그 애노드 전극(225A)의 범프(227)를 중앙의 신호선로에 접속하고, 캐소드 전극(225K)의 양측 범프(228)를 접지전극에 접속하면 된다.

도 28은 선로 기판(210)을 평행 평판(201, 202)에 대하여 평행하게 되도록 탑재한 것이다.

이상 설명한 바와 같이, 본 발명의 건 다이오드는 건 다이오드로서 기능하는 영역을 구획 결정하는 에칭을, 그 영역의 상부에 형성한 전극층을 마스크로 한 자기 정합적 드라이에칭에 의하여 행하므로써 건 다이오드 특성의 산포를 작게 할 수 있다.

또한, 본 발명의 건 다이오드에서는, 동일 면에 같은 레벨의 높이로 캐소드 전극과 애노드 전극을 설치할 수 있으므로 페이스다운 자세로 실장할 수 있다. 이 때문에 종래와 같은 필형 패키지로 조립할 필요가 없고, 평판 기판에의 조립을 용이하게 할 수 있는 조립 상의 이점이 크다.

더욱, 실장 시에 금제 리본 등에 의하여 미소전극과 접속할 필요가 없기 때문에 기생 인덕턴스의 발생이 없고, 금제 리본의 길이 차이 등에 기인하는 회로 특성의 산포를 없앨 수 있다.

그리고 실질적으로 건 다이오드로서 기능하는 메사형 구조 부분을 복수개로 분리 구성함으로써 방열 효율이 현저히 좋아지고, 발진 효율이나 발진전력을 대폭 향상시킬 수 있다.

또한 발진기를 구성하도록 실장하였을 때, 그 발진기의 부분이 건 다이오드 또는 그것에 덧붙여 도전성의 평판 기판에 의하여 차폐되므로 위상잡음을 대폭 저감시켜 그 Ｑ를 높일 수 있다.

게다가 바이어스를 인가하기 위한 초크와 건 다이오드와의 접속이 단순화되어 조립이 용이하게 되고 그 작업효율이 향상된다. 또한 건 다이오드의 탑재에 리본이 필요 없어 기생 인덕턴스는 발생하지 않으며, 건 다이오드에서 발생한 열은 기판을 통해서 히트 싱크에 전달되므로 방열 효과가 높아진다.

도 1a는 본 발명의 제1 실시형태의 건 다이오드 소자를 나타내는 평면도.

도 1b는 그의 단면도.

도 2는 도 1의 건 다이오드 소자의 제조방법을 설명하는 도면.

도 3a는 도 1의 건 다이오드 소자의 변형예를 나타내는 단면도.

도 3b는 도 1의 건 다이오드 소자의 다른 변형예를 나타내는 단면도.

도 4는 도 1의 건 다이오드 소자를 마이크로 스트립 선로에 실장한 제2 실시형태의 사시도.

도 5는 도 4의 실장구조의 변형예의 사시도.

도 6a는 건 다이오드 소자의 실장형태를 보여주는 표면도.

도 6b는 건 다이오드 소자의 다른 실장형태를 보여주는 표면도.

도 7은 발진기로서 건 다이오드 소자를 실장한 때의 전극의 길이 L에 따른 발진주파수와 발진출력의 특성도.

도 8은 건 다이오드 소자를 도 6a의 방향으로 실장한 때의 발진주파수 스펙트럼도.

도 9는 건 다이오드 소자를 도 6b의 방향으로 실장한 때의 발진주파수 스펙트럼도.

도 10은 도 5의 실장구조에 평판 기판을 추가 실장한 사시도.

도 11은 전기 건 다이오드 소자를 동일 평면상의(coplanar) 선로에 실장한 제3 실시형태의 사시도.

도 12는 도 11의 실장구조의 변형예의 사시도.

도 13은 도 12의 실장구조에 평판 기판을 추가 실장한 사시도.

도 14a는 건 다이오드 소자를 페이스 다운(face down) 자세로 히트 싱크 (heat sink)에 실장한 제4 실시형태를 나타내는 평면도.

도 14b는 그 실장 상태의 단면도.

도 15는 도 14에 나타낸 히트 싱크에 실장한 건 다이오드 소자를 마이크로 스트립 선로에 다시 실장한 상태를 나타내는 단면도.

도 16a는 본 발명의 제5 실시형태의 건 다이오드 소자를 나타내는 평면도.

도 16b는 그 단면도.

도 17은 건 다이오드 소자의 어느 특정의 합계 면적의 메사형 구조부분의 수에 상응하는 출력전력과 변환효율의 특성을 나타내는 도면.

도 18은 건 다이오드 소자의 다른 합계면적의 메사형 구조부분의 수에 상응하는 출력전력과 변환효율의 특성을 나타내는 도면.

도 19는 도 17, 도 18의 특성 측정에 사용한 건 다이오드의 실장상태의 설명도.

도 20a는 본 발명의 실시형태의 NRD 가이드 건 발진기의 사시도.

도 20b는 그 측면도.

도 21a는 선로 기판의 평면도.

도 21b는 선로 기판의 이면도.

도 22a는 건 다이오드의 평면도.

도 22b는 그 단면도.

도 22c는 건 다이오드의 변형예의 단면도.

도 23은 본 발명의 다른 실시형태의 NRD 가이드 건 발진기의 사시도.

도 24는 본 발명의 또 다른 실시형태의 NRD 가이드 건 발진기의 사시도.

도 25는 본 발명의 실시형태의 NRD 가이드 건 발신기의 사시도.

도 26a는 선로 기판의 평면도.

도 26b는 선로 기판의 이면도.

도 27a는 건 다이오드의 평면도.

도 27b는 그 단면도.

도 27c는 건 다이오드의 변형예의 단면도.

도 28은 본 발명의 다른 실시형태의 NRD 가이드 건 발진기의 사시도.

도 29는 종래의 메사형 구조의 건 다이오드의 단면도.

도 30은 종래의 메사형 구조의 건 다이오드를 필형(pill type) 패키지에 넣은 단면도.

도 31은 필형 패키지를 마이크로 스트립 선로에 탑재한 설명도.

도 32a는 종래의 NRD 가이드 건 발진기의 사시도.

도 32b는 공진기의 사시도.

도 33a는 도 32에 나타낸 NRD 가이드 건 발진기의 마운트의 사시도.

도 33b는 도 33a의 B-B선 단면도.

※도면의 주요 부분에 대한 부호의 설명※

10, 10′, 10″, 10A, 220, 220′: 건 다이오드 소자

11, 221 : 반도체기판 12, 222 : 제1 콘택트층

13, 223 : 활성층 14, 224 : 제2 콘택트층

15, 225K : 캐소드 전극 16, 225A : 애노드 전극

18, 19, 81, 227, 228 : 범프 20, 226 : 오목부

21 : 금속막 22 : 도전성막

28, 78 : 금제 리본 30, 60 : 마이크로 스트립 선로 31, 41, 63, 211 : 평판 기판 32, 42, 64, 214 : 신호전극 33, 43, 54, 62, 216 : 접지전극 34, 217 : 비어홀

35, 35′, 215 : 표면 접지전극 40 : 동일 평면상 선로

50, 230 : 히트 싱크 52, 53, 74, 75 : 전극

201, 202 : 평행 평판 203 : 유전체 스트립선로

210 : 선로 기판 212 : 신호 선로

Claims

반도체 기판상에 제1 반도체층, 활성층 및 제2 반도체층이 순차 적층된 건 다이오드에 있어서,

전기 제2 반도체층상에 동일평면상에 형성되고 전기 활성층에 전압을 인가하기 위한 제1, 제2 전극을 구비하고, 전기 제1 전극은 제2 전극에 둘러쌓이도록 배치되고,

전기 제1 전극과 제2 전극의 경게에서 전기 제2 반도체층 및 전기 활성층을 향해 수직방향으로 깍아 내어 형성되고, 또한 전기 제1 전극이 접속되는 전기 제2 반도체층 및 전기 활성층을 건 다이오드로 기능시키는 영역으로 구획하는 오목부를 갖춘 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 제2 전극과 제1 반도체층과의 사이를 단락하는 도전성막을 전기 오목부 내에 설치한 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 제1, 제2 전극이 기재 전극층과 그 기재 전극층에 연속하고 상면이 거의 같은 레벨의 높이로 형성된 도전성 돌기부로 구성되는 것을 특징으로 하는 건 다이오드.
제 3 항에 있어서, 전기 제1 전극의 전기 도전성 돌기부를 대략 중앙부에 형성하고, 그 양쪽에 전기 제2 전극의 도전성 돌기부를 형성한 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 제1 전극의 면적을 전기 제2 전극의 면적의 1/10 이하로 설정한 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 제1 전극 및 전기 제1 전극의 주위에서 깎아낸 전기 오목부가 2개 이상 형성되어 있는 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 반도체 기판, 전기 제1 반도체층, 전기 활성층 및 제2 반도체층이 갈륨비소, 인듐인 등의 화합물 반도체로부터 되는 것을 특징으로 하는 건 다이오드.
제 1 항에 있어서, 전기 제2 전극에 연속하는 전기 제2 반도체층 및 전기 활성층을 단일의 반도체층 또는 도체층으로 치환한 것을 특징으로 하는 건 다이오드.
제 1 항 또는 제 2 항에 있어서, 전기 반도체 기판의 이면에 제3 전극을 설치하고, 그 제3 전극과 전기 제1 전극을 전기 활성층에의 전압 인가용으로 하고, 전기 제2 전극을 스페이서용으로 대신한 것을 특징으로 하는 건 다이오드.
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반절연성의 평판 기판의 표면에 신호전극을 형성하고, 이면에 접지전극을 형성한 마이크로 스트립 선로의 그 표면에, 전기 이면의 접지전극에서 비어홀을 개재하여 접속되는 표면 접지전극을 형성하고,

전기 신호전극과 전기 표면 접지전극에 제 1 항 내지 제 8 항의 어느 한 항에 기재한 건 다이오드의 제1, 제2 전극을 각각 접속 탑재하여 구성한 것을 특징으로 하는 건 다이오드의 실장구조.
반절연성의 평판 기판의 표면에 신호전극 및 1쌍의 접지전극을 형성한 동일 평면상 선로의 그 신호전극과 그 접지전극에 제 1 항 내지 제 8 항의 어느 한 항에 기재한 건 다이오드의 제1, 제2 전극을 각각 접속 탑재하여 구성한 것을 특징으로 하는 건 다이오드의 실장구조.
제 13 항에 있어서. 전기 신호전극의 일단이 전기 건 다이오드의 제1 전극이 접속된 개소에서 길이 L로 개방하고, 그 길이 L의 제1 전극 부분을 공진기로 작용시켜서 그 길이 L에 따라 발진주파수를 결정하도록 한 것을 특징으로 하는 건 다이오드의 실장구조.
절연성 기판으로 되는 히트 싱크에 제4, 제5 전극을 형성하고, 전기 청구항 9에 기재된 전기 건 다이오드의 제1 전극을 전기 히트 싱크의 제4 전극에 직접 접속 탑재하고, 전기 건 다이오드의 제2 전극을 전기 히트 싱크의 제5 전극에 직접 접속 탑재한 것을 특징으로 하는 건 다이오드의 실장구조.
반절연성의 평판 기판의 표면에 신호전극을 형성하고, 이면에 방열기대를 겸하는 접지전극을 형성한 마이크로 스트립 선로에, 표면에서 이면의 접지전극에 이르는 구멍을 형성하고, 그 구멍 내에서 전기 청구항 16에 기재된 히트 싱크의 제5 전극을 전기 접지전극에 접속하고, 전기 청구항 16에 기재된 건 다이오드의 제3 전극을 전기 마이크로 스트립 선로의 신호전극에 도전선으로 접속한 것을 특징으로 하는 건 다이오드의 실장구조.
제 13 항에 있어서, 전기 신호전극, 전기 접지전극 및 전기 건 다이오드에 의하여, 혹은 이것에 유전체 공진기를 부가하므로써 소정 주파수로 발진하는 발진회로를 구성한 것을 특징으로 하는 건 다이오드의 실장구조.
제 18 항에 있어서, 전기 신호전극 내의 전기 발진회로의 전극으로 기능하는 부분을, 적어도 일부가 도체의 평판 기판에 의하여 피복되고, 그 평판 기판의 그 도체 부분을 전기 접지전극에 접속한 것을 특징으로 하는 건 다이오드의 실장구조.
제 13 항에 있어서, 전기 마이크로 스트립 선로 또는 동일 평면상 선로의 평판 기판의 비저항을 10⁶Ω·㎝ 이상으로 하고, 열전도율을 140 W／mk 이상으로 한 것을 특징으로 하는 건 다이오드의 실장구조.
제 13 항에 있어서, 전기 마이크로 스트립선로 또는 동일 평면상 선로의 평판 기판이 AlN, Si, SiC, 또는 다이아몬드 중의 적어도 하나로 구성되어 있는 것을 특징으로 하는 건 다이오드의 실장구조.
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