KR100517234B1 - 커패시터층 형성용 적층판 및 그 제조방법 - Google Patents

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Abstract

우수한 전기용량을 확보할 수 있는 프린트배선판용의 커패시터층 형성용 적층판 (la) 및 그 적층판을 사용한 내층 코어재 등의 제공을 목적으로 한다.
목적달성수단으로서, 알루미늄층(2)/개질 알루미나 배리어층(3)/전극 동층 (4)의 3층의 층구조를 구비하고, 해당 개질 알루미나 배리어층(3)은, 알루미늄판 또는 알루미늄박의 편면을 애노드 처리해서 균일 산화층인 알루미나 배리어층을 형성하며, 해당 알루미나 배리어층을 형성한 알루미늄재를 수중에서 자비 처리해서 얻어지는 것으로, 해당 개질 알루미나 배리어층(3)을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판 (la) 등을 사용한다.

Description

커패시터층 형성용 적층판 및 그 제조방법{LAMINATE FOR FORMATION OF CAPACITOR LAYER AND METHOD FOR PRODUCTION THEREOF}
본 발명은, 다층 프린트배선판 등의 제조에 사용하는 커패시터층 형성용 적층판 및 그 제조방법에 관한 것이다.
근년, 컴퓨터의 연산 속도는, 일진월보(日進月步), 비약적으로 향상되고 있으며, 일반 가정에서 사용하는 퍼스널 컴퓨터에서마저 그 클록(clock) 주파수가 GHz에 달하고 있어, 신호전달 속도가 보다 고속화해가는 것은 불가피하다. 그리고, 오피스 오토메이션화, 사내 LAN시스템이 일반화하고, 사회전체에 걸친 정보 네트워크가 정비됨에 따라, 복수 컴퓨터의 정보관리의 필요성으로 인해, 컴퓨터 주변기기로서의 서버의 사용이 광범위하게 보급되어 왔다.
이 서버는, 일반적으로, 대량 정보를 집중 관리할 수 있는 대용량 메모리를 구비하고, 더욱이 복수 컴퓨터의 동시 액세스를 가능하게 하는 정도의 고속연산 성능이 요청되는 것이다. 따라서, 서버 내에서의 신호전달은 보다 빠른 것이 요청되며, 또한, 오동작이 적은 것이 아니면 안된다.
이상에 기술한 바와 같은 사용 환경을 달성하기 위해서는, 중앙연산자(CPU)의 회로설계, IC칩의 성능 등이 중요하게 되지만, 이들을 설치하는 프린트배선판의 회로설계도 대단히 중요해진다. 프린트배선판 제조업자 사이에는, 전술한 신호전달 속도의 고속화에 대응하기 위해, 구조면에서는 프린트배선판의 다층화, 회로배치면에서는 회로설계의 변경에 의한 신호전달 거리의 단축화 등 각종 연구가 이루어져 왔다.
특히, 커패시터(capacitor)는, 디바이스(device)의 작동 전원을 안정적으로 공급하기 위한 역할을 수행하는 것으로, 프린트배선판의 외층(外層)에 배치하는 것이 일반적이었지만, 박층화가 가능하고, 더욱이 우수한 특성을 얻을 수 있다는 이유에서, 다층 프린트배선판의 내층(內層)에, 양면 동(銅) 클래드(clad) 적층판을 사용하여 형성하는 방법이 보급되어오고 있다. 그리고, 이 커패시터층을 형성하기 위해서, 각종 얇은 커패시터층 형성재료가 제안되어 왔다.
예컨대, 상기 커패시터층 형성재료로서는, 유리 클로스(cloth)에 에폭시 수지를 함침시킨 FR-4 절연 기재를 유전체층으로서 사용하고, 그 양면에 동박(銅箔)을 적층한 소위 양면 동 클래드 적층판이나, 유리 클로스 등의 골격재를 포함하지 않는 유전층을 구비한 양면 동 클래드 적층판 등이 사용되어 왔다.
그러나, 종래 제안되어 온 커패시터층의 형성재료는, 유전체층을 형성할 때, 그 두께를 얇게 해서 사용하는 것이 대단히 곤란하고, 그 결과, 형성된 커패시터의 전기용량을 크게 하는 것도 곤란하게 되어 있었다.
즉, FR-4 기재를 사용한 양면 동 클래드 적층판으로서의 내장 커패시터층 형성재료는, 절연층 내에 골재로서의 유리 클로스가 존재하고 있기 때문에, 얇게 할 때의 두께 제어에 일정한 한계가 있고, 더욱이, 동박과 FR-4 기재를 적층하고 열간 프레스 성형하여 동 클래드 적층판으로 했을 때, 표면에 유리 클로스가 지니는 물결 형상이 나타날 경우도 있어, 완전히 평면인 형상으로 하기 곤란하다. 그리고, 유리 클로스를 골격재로서 사용한 프리프레그(prepreg)를 절연층 형성에 사용하여도, 프리프레그의 한계두께는 50㎛정도이며, 이것 이하의 두께로 하는 것은 불가능하였다.
그리고, 더 큰 고용량화가 가능한 재료가 요구되어, 편면(片面)에 수지층(樹脂層)을 형성한 동박인 수지부착 동박을 2장 사용하고, 수지면끼리 포개서 적층함으로써 커패시터층을 형성하기 위한 얇은 양면 동 클래드 적층판을 제조하는 것이 시도되어 왔다. 이 방법에서는, 유전체층으로서 사용하는 수지층에 골격재가 들어가 있지 않기 때문에 수지층을 얇게 하는 것이 용이하게 가능하고, 결과적으로, 유전체층이 되는 절연층 두께도, 전술한 FR-4재를 사용했을 경우에 비하면, 20㎛ 이하의 대단히 얇은 것으로 하는 것이 가능해져서, 커패시터 용량이 1nF/cm2∼2nF/cm2인 고전기용량화를 꾀할 수 있었다. 그런데, 이 방법에서도, 수지부착 동박의 수지층의 두께 제어는 미크론 오더(order)여서, 더 얇은 유전체층으로의 박층화는 불가능했다.
도1 및 도4에는, 커패시터층 형성용 적층판의 모식단면도가 도시되어 있다.
도2에는, 알루미늄재를 애노드 처리(anodic treatment)해서 비기공성 산화피막을 형성한 면의 주사형 전자현미경상을 도시하고 있다.
도3에는, 알루미나 배리어(barrier)층 부착 알루미늄재를 자비(煮沸) 개질(改質)한 후의 개질 알루미나 배리어층의 주사형 전자현미경상을 도시하고 있다.
도5∼도8은, 커패시터층 형성용 적층판을 사용한 내층 코어재의 제조 플로우(flow)를 나타내는 모식개념도다.
도9 및 도10에는, 커패시터층 형성용 적층판을 사용한 내층 코어재의 제조 플로우를 나타내는 모식개념도를 도시하고 있다.
그래서, 본 발명에 관련된 발명자 등은 예의 연구 결과, 도전성을 갖지 않는 산화피막을 커패시터의 유전체층으로서 사용하여, 커패시터층 구성재료를 제공하는 것을 생각하게 되었다. 이하, 본 발명에 관해서 설명한다.
제1 커패시터층 형성용 적층판은, 「알루미늄층/개질 알루미나 배리어층/전극 동층의 3층의 층구조를 구비하고, 해당 개질 알루미나 배리어층은, 알루미늄판 또는 알루미늄박(이하, 「알루미늄재」라 칭한다)의 편면을 애노드 처리해서 균일산화층인 알루미나 배리어층을 형성하고, 해당 알루미나 배리어층을 형성한 알루미늄재를 수중에서 자비 처리해서 얻을 수 있는 것으로서, 해당 개질 알루미나 배리어층을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판.」으로 하고 있다. 이 제1 커패시터층 형성용 적층판(1a)의 모식단면도를 도1에 도시하고 있다. 또, 여기서 명기해 두지만, 본 명세서에서 사용한 단면도는, 어디까지나 모식도로서, 그 자리에서의 층구성을 명확히 파악할 수 있게 기재되어 있는 것일 뿐이며, 각 층의 두께가 실제 제품에 대응하는 것은 아니다.
그리고, 그 제조방법으로서, 「① 알루미늄재를 전해액 중에서 애노드 분극하고, 1㎛ 두께 이하의 균일산화층인 알루미나 배리어층을 알루미늄재의 표면에 형성하는 배리어층 형성공정 (이하, 여기서 얻을 수 있는 것을 「알루미나 배리어층 부착 알루미늄재」라 칭한다), ② 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질처리해서 개질 알루미나 배리어층으로 하는 자비개질공정, ③ 개질 알루미나 배리어층의 표면에, 무전해 도금법 또는 기상증착법을 이용하여, 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에 전해 동 도금법으로 동을 더 석출시키는 전극 동층 형성공정을 구비하는 것을 특징으로 하는 알루미늄층/개질 알루미나 배리어층/전극 동층의 3층의 층구조를 가지며, 개질 알루미나 배리어층을 유전체층으로서 사용하는 커패시터층 형성용 적층판의 제조방법.」으로 하고 있다.
여기서는, 커패시터층 형성용 적층판(1a)이라 하는 것을 제법에 따라 부분적으로 특정하고 있다. 따라서, 청구항에 기재된 제조방법을 주체적으로 설명하면서, 그 방법에서 얻어진 커패시터층 형성용 적층판도 설명하는 것으로 한다.
본 발명에 언급하는 커패시터층 형성용 적층판(1a)은, 알루미늄판 또는 알루미늄박이라 칭하는 재료를 커패시터층 형성용 적층판을 얻기 위한 출발 재료로서 사용한다. 여기서, 「알루미늄판 또는 알루미늄박」이라고 한 것은, 일반적으로 박이라고 칭하는 것은 200㎛ 두께 이하의 금속재이며, 200㎛를 넘으면 판과 구별되는 것 같지만, 학술적으로도 명확한 구분이 없기 때문에, 이러한 기재를 채용한 것이다. 그리고, 본 명세서에서는, 이들을 지시하는 용어로서, 기술(記述)을 간결하고 또한 이해하기 쉽게 하기 위해서, 단지 「알루미늄재」라고 칭하는 것으로 하고 있는 것이다.
알루미늄재(2)를 구성하는 재질로는, 소위 순(純) 알루미늄이라고 칭해지는 99.99％ 순도의 것으로부터, 망간, 크롬 등의 합금원소가 함유된 것도 포함하는 개념으로서 사용하고 있다. 단지, 알루미늄재 중에서, 합금원소는 완전히 고용(固溶)된 상태는 아니고, 분산입자로서 편석하기 쉬우며, 특히, 망간, 크롬, 동은, 이하에 기술하는 애노드 처리에 의해 산화피막을 형성할 때 애노드 피막의 색조를 변화시키는 작용이 있어, 함유량이 많을수록 알루미늄보다 우선적으로 전해액 중에 용해하게 되고, 결과적으로 균일한 알루미늄의 산화피막을 형성하는 것이 곤란하게 되는 것으로 생각된다. 따라서, 가능한 한 순도가 높은 알루미늄재를 사용하는 것이 바람직하다.
우선, 도5(a)의 알루미나 배리어층 형성공정에서, 이 알루미늄재(2)를 애노드 처리한다. 애노드 처리라는 용어는, 금속재를 용액중에서 애노드 분극하고, 그 표면에 산화물층, 수산화물층 등을 형성하는 피막 형성반응을 의미한다. 본 명세서에서는, 알루미늄재(2)를 애노드 전극으로서 사용하고, 애노드 분극 함으로써 산화물(알루미늄)피막을 형성하기 위한 처리를 나타내는 것으로서 사용하고 있다. 여기서 사용하는 전해액으로는, 알루미늄의 애노드 처리로서 널리 알려진 양극산화처리에 사용할 수 있는 용액으로, 비기공성 산화피막의 형성이 용이한 것을 사용하는 것이 바람직하다.
그 전해액을, 보다 구체적으로 말하면, 붕산용액, 붕산 암모늄 용액, 아디핀 산 암모늄 용액(ammonium adipate solution), 인산 암모늄 용액, 주석산(tartrate) 암모늄 용액 등이다. 이들 전해액 농도 및 용액온도 등은, 형성되는 비기공성 산화피막의 두께, 화성(化成) 전압 등에 따라 임의로 조절하며, 특별한 한정을 요하는 것은 아니다.
알루미늄의 애노드 처리는, 전해액농도, 시간, 온도, 전류밀도를 넓게 변화시켜서 하는 것이 가능하며, 이들의 각 요인을 변화시키는 것에 의해 알루미늄재의 표면에 형성되는 산화피막의 두께와 성질이 다르게 된다. 이들 조건의 설정에 특별한 한정은 없고, 공정에 따라 임의로 조건선택하면 된다. 단지, 본 발명에서는, 알루미늄 애노드 처리의 대표인 양극산화라고 칭하는 조작과 같이, 넌 포러스(non-porus)한 비기공성 산화피막 위에, 포러스 기공성 피막을 형성하는 것은 아니고, 도2에 도시한 주사 전자현미경 관찰상으로부터 분명한 바와 같이, 매끈한 비기공성 산화피막의 상태에서 산화피막의 성장이 멈추지 않으면 않된다. 본 명세서에서는, 이 비기공성 산화피막을 알루미나 배리어층이라 칭하고 있다. 이 비기공성 산화피막인 알루미나 배리어층의 두께는 일반적으로 3㎛ 두께 이하의 것으로 제조하는 것이 가능하다.
그런데, 여기서 제조하는 비기공성 알루미늄 산화물(알루미나)의 층이, 커패시터로서 사용되는 유전체층으로서 사용되는 것을 고려하면, 균일한 두께로 형성될 필요가 있게 된다. 여기서, 알루미나 배리어층(6)의 형성과정을 생각해 보면, 알루미늄재를 전해액에 넣고, 애노드 분극하면, 알루미늄재(2)의 표면으로부터 산소가 발생하여, 바로 알루미늄재(2)의 표면은 알루미늄의 산화물인 알루미나 성분으로 변화되어 간다, 그리고, 알루미늄재(2)의 표면 근방에서 발생하는 산소는, 그 후 알루미나층으로 확산하면서 알루미나 배리어층(6)이 성장해 가게 된다. 인가되는 화성전압 1V당, 1.3nm∼1.4nm의 두께로 성장하는 것 같다. 그런데, 알루미늄층 자체는 전기적으로 부동태화(passivated)되어 있기 때문에, 알루미나 배리어층(6)이 성장하여 두껍게 될수록 서서히 전기를 통과시키지 않게 되고, 산소 발생량도 저하하기 때문에, 알루미나 배리어층(6)의 성장 한계가 존재한다.
그래서, 최종적으로 커패시터로서 사용할 때의 전기용량의 안정성으로부터 생각할 때, 균일한 알루미나 배리어층(6)이 형성될 수 있는 것으로 생각되는 것은, 1㎛ 이하의 두께라고 판단할 수 있었다. 즉, 알루미나 배리어층(6)이 1㎛을 넘는 두께로 되면, 알루미나 배리어층(6)의 성장은 알루미나 배리어층(6)의 내부 산소의 확산율 속도에 지배되어, 알루미나 배리어층(6)에 존재하는 것으로 생각되는 마이크로 크랙(micro crack) 부분 등의 확산이 용이한 부분에 집중적으로 성장이 일어날 가능성이 높아져, 전체적으로 보았을 경우에 알루미나 배리어층(6)의 두께에 불균일이 생기기 쉬워지는 것으로 생각된다. 이 결과를 뒷받침하는 것으로서, 30cm2의 두께 100㎛의 알루미늄박을 사용하여 커패시터층 형성용 적층판을 제조하고, 그 영역내에서 복수의 포인트에서 전기용량을 측정하면, 알루미나 배리어층(6)을 1㎛ 이하로 했을 경우와, 알루미나 배리어층(6)을 2㎛ 정도로 했을 경우에서, 측정하는 부위에 따른 전기용량 값의 변동(Variations)에 큰 차이가 생기며, 2㎛ 쪽의 변동이 커진다.
이상과 같이 해서, 알루미늄판 또는 알루미늄박 (이하, 「알루미늄재」라 칭한다)을 전해액 중에서 애노드 분극하고, 1㎛ 이하의 균일 산화층인 알루미나 배리어층(6)을 알루미늄재(2)의 표면에 형성하는 것이 알루미나 배리어층 형성공정이다. 본 명세서에서는 설명의 편의상, 여기서 얻을 수 있은 것을「알루미나 배리어층 부착 알루미늄재」라 칭하고 있는 것이다. 알루미나 배리어층(6)의 두께를 1㎛ 이하로 표현하고 있지만, 가장 알맞은 두께는, 화성전압 1V당의 성장 막 두께를 1.4nm라고 했을 때에, 30V∼700V의 화성전압을 사용하여 얻을 수 있는 40nm∼980nm의 범위다 (이하, nm 표시의 값을 사용하여 설명한다). 40nm 미만 두께의 경우에는, 알루미나 배리어층의 성장이 어중간해서 최종적으로 얻을 수 있는 커패시터의 전기용량에 변동이 생기기 쉽고, 980nm를 넘는 두께로 하면, 이 시점에서 기공성 산화피막이 생성되기 때문이다.
다음, 상기 알루미나 배리어층 부착 알루미늄재(A)를, 비등한 수중(水中)에 넣고, 자비(煮沸) 처리한다. 자비 처리는, 알루미나 배리어층 부착 알루미늄재(A)를, 비등한 수중에 넣고, 자비함으로써 알루미나 배리어층(6)을 개질하는 것이다. 이 자비 처리에 의해 개질한 알루미나 배리어층(6)을 「개질 알루미나 배리어층(3)」이라 칭하고, 그 관찰 상태를 도시하고 있는 것이 도3에 도시한 주사형 전자현미경상이다. 도2에 도시한 주사형 전자현미경상과 비교하는 것에 의해 분명해지지만, 평활했던 알루미나 배리어층(6)이 마치 다공질상의 개질 알루미나 배리어층(3)으로 변질되어 있다.
확실히, 넌 포러스한 비기공성 산화피막 위에 포러스한 기공성 산화피막을 형성하고, 더 높은 내식성을 얻기 위해서 행해지는 봉공(封孔)처리도, 비등수를 사용할 경우가 있지만, 단지 포러스한 기공성 산화피막의 구멍을 막기 위한 것으로서, 본 발명의 자비를 응용하는 의미와는 근본적으로 다르다. 본 발명에서의 자비 처리는, 1초간∼1시간의 범위에서 하는 것이 바람직하다. 1초 미만의 자비로는, 알루미나 배리어층(6)의 개질이 불충분해서 도3에 도시하는 것 같은 양호한 형상개질을 행할 수 없다. 1시간을 넘으면, 알루미늄재 자체가 물에 의한 침식을 받기 시작할 위험성이 있어, 제품품질이 손상되게 된다.
그리고, 개질 알루미나 배리어층(3)이, 마치 다공질상의 알루미나 배리어층으로 개질됨으로써 이하에 기술하는 전극 동층(銅層)(4)과 개질 알루미나 배리어층(3)의 계면에서의 밀착강도를 향상시키는 것이 가능해진다. 즉, 이하에 기술하는 무전해 동 도금 등이, 다공질상의 개질 알루미나 배리어층(3)에 침투하여 앵커(anchor) 효과를 발휘하기 때문이다. 이상에서 기술한 자비 처리를 행하는 공정이 자비개질공정이다.
자비개질공정에서 개질 알루미나 배리어층(3)의 형성이 종료되면, 도5(c)에 도시하는 공정에 의해, 해당 개질 알루미나 배리어층(3) 위에 전극 동층(4)을 형성한다. 본 명세서에서, 전극 동층이라 칭하고 있는데, 이는 커패시터 회로를 형성했을 때의 전극면이 되기 때문이다. 개질 알루미나 배리어층(3)에 동층을 형성하려고 하여도, 개질 알루미나 배리어층(3) 자체는 부동태화되어 있어 전류를 흘릴 수 없기 때문에 전해법을 직접 사용하여 동층을 형성할 수는 없다.
따라서, 우선 개질 알루미나 배리어층(3)의 표면에 습식의 무전해 동 도금 또는 건식의 기상증착법(氣相蒸着法)을 사용하여, 박막 동층을 형성한다. 이들의 수법은, 대단히 균일하고 얇은 피막을 형성하는 방법으로서 매우 뛰어나다. 이 최초로 형성되는 동층을 박막 동층이라 칭한다. 확실히, 무전해 동 도금 또는 기상증착법 만을 사용하여 전극 동층(4) 전체를 형성한다 해도 아무런 문제는 없다. 그러나, 생산 속도 및 생산 코스트를 고려하면, 초기의 동층 형성만을 무전해 동 도금 또는 기상증착법으로 2㎛ 두께 이하의 박막 동층을 제조하고, 이하에 기술하는 전해법으로 동층을 성장시켜 전극 동층(4)을 완성되게 하는 것이 바람직하다.
여기서, 무전해 동 도금에 사용하는 용액은 특별한 한정은 없다. 일반적으로, 무전해 동 도금에는, 환원제의 산화에 대한 촉매활성을 고려하여 포름알데히드를 포함하는 용액으로, 강 알카리성을 나타내는 용액이다. 예컨대, 실온조건에서 사용하는 무전해 동 도금욕으로서는, ① 황산동, 러셀염, 포름알데히드, 탄산 나트륨, 수산화 나트륨으로 구성되는 욕(浴), ② 황산동, 러셀염, 포름알데히드, 스태빌라이저(stabilizer)로서의 첨가제로 구성되는 욕 등이다. 또한, 굳이 명기하는 바, 무전해 동 도금을 하기 전에 있어서, 필요할 경우에는 팔라듐을 카탈라이즈(catalyze) 하는 등 전처리를 하는 것은 당연하다.
건식의 기상증착법에서는, 진공분위기 중에 알루미나 배리어층 부착 알루미늄재를 두고, 그 분위기 내에서 가열 증착법, 동 타겟(copper target)에 전자선을 조사하는 소위 스퍼터링(sputtering) 증착 등의 수법을 사용하는 것을 의도하고 있다. 그리고, 박막 동층의 두께에 의해, 무전해 동 도금 이상으로 균일하고 결함이 없는 박막을 형성할 가능성이 높다.
그리고, 개질 알루미나 배리어층(3) 위에 형성된 박막 동층 위에, 전해법을 사용하여 동층을 더 성장시킨다. 청구항에 기재된 커패시터층 형성용 적층판에서는, 이 전해법에서 성장시킨 후의 것을 「전극 동층」이라 칭하고 있다. 전해법에서 사용하는 전해액에는, 예컨대, 황산동계 용액, 피로인산동계 용액 등의 동 이온 공급원으로서 사용가능한 용액을 사용하며, 용액의 종류는, 특별히 한정을 요하는 것은 아니다. 예컨대, 황산동계 용액이면, 농도가 동 30∼100g/l, 황산 50∼200g/l, 액온(液溫) 30∼80℃, 전류밀도 1∼100A/dm2의 조건으로 하고, 피로인산동계 용액이면, 농도가 동 10∼50g/l, 피로인산칼륨 100∼700g/l, 액온 30∼60℃, pH8∼12, 전류밀도 1∼10A/dm2의 조건으로 하는 등의 광택 도금 조건을 채용한다.
이상과 같이 해서, 알루미늄층(2)/개질 알루미나 배리어층(3)/전극 동층(4)의 3층의 층구조를 구성한 것을 특징으로 하며, 개질 알루미나 배리어층(3)을 유전체층으로서 사용하는 커패시터층 형성용 적층판(1a)를 얻을 수 있다. 이렇게 해서 얻을 수 있은 커패시터층 형성용 적층판을 사용하여 제조한 커패시터의 전기용량은, 평균 5nF/cm2∼평균 100nF/cm2라는, 종래에는 생각될 수 없는 정도로 높은 전기용량을 구비한다.
다음, 제2커패시터층 형성용 적층판은, 「제2전극 동층/바인더(binder) 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비하며, 바인더 금속층은, 알루미늄, 니켈 또는 크롬 중 어느 것, 또는 이들 합금으로 구성한 것이며, 해당 개질 알루미나 배리어층은, 알루미늄재의 편면을 애노드 처리해서 균일산화층인 알루미나 배리어층을 형성하고, 해당 알루미나 배리어층을 형성한 알루미늄재를 수중에서 자비 처리해서 얻어지는 것으로, 해당 개질 알루미나 배리어층을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판.」으로 하고 있다. 전술한 커패시터층 형성용 적층판은, 편면에만 동층을 구비하고 있는 것에 대해서, 제2커패시터층 형성용 적층판은 양면에 동층을 구비하고 있는 점에 있다. 이와 같이, 양면에 동층을 구비함으로써, 형성되는 커패시터 회로의 양면의 전극을 동으로 구성할 수 있어, 다층 프린트배선판에 가공할 경우의 층간(層間) 도통(導通)을 확보하기 위한 수단으로서 도금법을 채용하는 것도 용이해진다. 이 제2커패시터층 형성용 적층판(1b)의 모식단면도를 도시한 것이 도4이다. 본 명세서에서, 상기 양면의 동층을, 제1전극 동층(4) 및 제2전극 동층(4')이라는 용어로 구별해서 사용하고 있지만, 원래 구별을 요하는 것은 아니며, 제조방법 설명의 편의상 구별해서 사용한 것에 불과하다.
그리고, 그 제2커패시터층 형성용 적층판(1b)의 제조방법이, 「① 알루미늄재의 편면에, 무전해 도금법 또는 기상증착법을 사용하여, 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에 전해 동 도금법에서 동을 더 석출시켜 제1전극 동층을 형성하는 제1전극 동층 형성공정, ② 상기 제1전극 동층을 형성한 알루미늄재를 전해액 중에서 애노드 분극하고, 제1전극 동층을 형성한 타면측에, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 형성하는 배리어층 형성공정 (이하, 여기서 얻어진 것을 「제1전극 동층 및 알루미나 배리어층 부착 알루미늄재」라 칭한다), ③ 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질 알루미나 배리어층으로 하는 자비개질공정, ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정, ⑤ 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 제2전극 동층 형성공정을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판의 제조방법.」이다.
상기 커패시터층 형성용 적층판의 제조는, 최초로, 도6(a)의 제1전극 동층 형성공정으로서, 알루미늄재(2)의 편면에, 무전해 도금법 또는 기상증착법을 사용하여 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에 전해 동 도금법으로 동을 더 석출시켜 제1전극 동층(4)을 형성하게 된다. 이 때의 박막 동층 및 전해 동 도금법은, 전술했던 것과 같은 방법을 채용하기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
그리고, 그 후, 배리어층 형성공정에 있어서, 상기 제1전극 동층(4)이 형성된 알루미늄재(2)를 전해액 중에서 애노드 분극하고, 도6(b)에 도시한 바와 같이 제1전극 동층(4)이 형성된 타면측에, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층(6)을 형성한다. 이 때의 알루미나 배리어층(6)의 형성방법도, 전술한 바와 마찬가지기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
이어서, 알루미나 배리어층(6)을 개질하기 위해, 도6(c)에 도시하는 자비개질공정에서, 해당 제1전극 동층(4)과 알루미나 배리어층(6)을 구비한 알루미늄재(2)를 수중에서 자비하고, 알루미나 배리어층(6)을 개질처리하여, 개질 알루미나 배리어층(3)으로 하는 것이다. 이 개질처리에 관해서도, 전술한 바와 마찬가지기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
그 후, 도6(d)에 도시하는 바인더 금속층 형성공정에 있어서, 자비개질공정이 종료한 해당 제1전극 동층(4)과 개질 알루미나 배리어층(3)을 구비한 알루미늄재(2)의 개질 알루미나 배리어층(3)을 형성한 면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것, 또는 이들의 합금의 바인더 금속층(5)을 형성한다. 바인더 금속층(5)은, 개질 알루미나 배리어층(3)과 제2전극 동층(4')과의 사이에 위치하는 것에 의해, 그 2개층의 밀착성을 향상시키기 위해서 사용하는 것이다. 여기서 말하는 기상증착법도, 전술한 제1전극 동층(4)의 박막 동층을 형성한 것과 동일한 수법을 사용할 수 있기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
그리고, 마지막으로, 도6(e)에 도시하는 제2전극 동층 형성공정에 있어서, 상기 바인더 금속층(5)의 표면에 제2전극 동층(4')이 되는 동층을 형성한다. 제2금속동층(4')의 형성은, 바인더 금속층(5)을 형성하는, 알루미늄, 니켈 또는 크롬 중 어느 것, 또는 이들 합금에 따라 최적이라 할 수 있는 형성 방법이 달라지게 된다. 또, 여기서 말하는 동의 석출 방법에 관해서도, 전술한 바와 마찬가지기 때문에, 중복한 기재를 피하기 위해서, 여기서의 상세한 설명은 생략한다.
바인더 금속층(5)을, 니켈 또는 크롬 중 어느 것, 또는 이들의 합금으로 했을 경우에는, 전해법을 사용하여 그 표면에 직접 제2전극 동층을 전석(電析)시키는 것이 가능해진다. 물론, 처음에 무전해 동 도금을 행하여도 아무런 문제는 없다.
이에 대하여, 알루미늄 또는 알루미늄기 합금으로 바인더 금속층(5)을 형성했을 경우에는, 거기에 직접 동층을 형성하면 밀착성이 떨어지는 경우가 있기 때문에, 해당 바인더 금속층(5)의 표면에 아연 또는 크롬을 미량 석출시키고, 그 후, 전해법으로 제2전극 동층(4')이 되는 동을 석출시키는 것이 바람직하다. 이 개념은, 동층과 알루미늄층의 층간 밀착성을 향상시키기 위해서, 본 발명의 전체에 채용할 수 있는 것으로, 동층과 알루미늄층 사이에 밀착성 확보를 위해 사용하는 층을 임의로 형성할 수 있고, 이를 시드(seed) 금속층이라고 칭하는 것으로 한다.
또한, 제2커패시터층 형성용 적층판(1b)의 제조방법으로서, 또 하나의 제조방법을 채용하는 것도 가능하다. 그 제조방법은, 「① 알루미늄재와 동박을 클래드(clad)함으로써 알루미늄재의 표면에 제1전극 동층을 형성하는 제1전극 동층 형성공정, ② 상기 제1전극 동층을 형성한 알루미늄재를 전해액 중에서 애노드 분극하고, 제1전극 동층을 형성한 타면측에 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 형성하는 배리어층 형성공정(이하, 여기서 얻을 수 있은 것을 「제1전극 동층 및 알루미나 배리어층 부착 알루미늄재」라 칭한다), ③ 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하여, 알루미나 배리어층을 개질 알루미나 배리어층으로 하는 자비개질공정, ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정, ⑤ 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 제2전극 동층 형성공정을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/알루미늄층/개질 알루미나 배리어층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판의 제조방법」이다.
앞서 기술한 제2커패시터층 형성용 적층판의 제조방법(1b)과, 이 제조방법의 차이는, 제조 순서의 ①이 다를 뿐이다. 전자가 제1전극 동층의 형성에 전기 화학적 수법을 채용한 것에 대해서, 후자는 압연적 수법을 사용하여 알루미늄재와 동박을 적층한 것이다. 그 이후의 제조방법은 동일하다.
제2커패시터층 형성용 적층판의 제조방법으로서, 새로운 제조방법을 채용하는 것도 가능하다. 그 제조방법은, 「① 알루미늄재를 전해액 중에서 애노드 분극하고, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 알루미늄재의 편면에 형성하는 알루미나 배리어층 형성공정, ② 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질처리해서 개질 알루미나 배리어층으로 하는 자비개질공정, ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정, ⑤ 알루미늄재의 외층 표면으로의 제1전극 동층의 형성, 및 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 전극 동층 형성공정을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/알루미늄층/개질 알루미나 배리어층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판의 제조방법.」 이다.
이 제조방법은, 도7에 도시하는 제조 플로우에 나타나 있다. 즉, 처음에, 도7(a)에 도시한 바와 같이 알루미늄재(2)을 양극산화하고, 도7(b)에 도시하는 개질처리를 하는 곳까지는 제1 커패시터층 형성용 적층판(1a)의 제조방법과 같다. 그리고, 그 후, 도7(c)에 도시하는 바인더 금속층(5)을 형성하는 점에 있어서도, 전술해 온 제조방법과 같다. 그러나, 다른 것은, 제1전극 동층(4)과 제2전극 동층(4')의 제조방법이다. 최후의 단계에서, 이들 제1전극 동층(4)과 제2전극 동층(4')을 제조한다.
따라서, 바인더 금속층(5)의 표면에는 무전해 동 도금으로 박막 동층의 형성이 이루어진다. 그리고, 도7(d)에 도시한 바와 같이, 알루미늄재(2)의 외층 표면에는, 미량의 아연 등의 동석출을 가능하게 하는 시드 금속(S)을 석출시키는 것이, 제1전극 동층(4)과 알루미늄재(2)의 밀착성을 확보하는 관점에서 바람직하다. 바인더 금속층(5)과 알루미늄재(2)의 시드 금속층(S)(부착량은, 1m2당 1mg 이하로 극히 미량이기 때문에, 도7(e)의 완성된 모식단면도 중에서의 기재는 생략되어 있다)의 형성이 종료되면, 양면에 전해법으로 동층을 석출 형성시키면 되는 것이다. 이러한 수법을 채용함으로써 도7(e)에 도시하는, 제2전극 동층/바인더 금속층/알루미늄층/개질 알루미나 배리어층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로서 사용하는 커패시터층 형성용 적층판의 제조를 용이하게 할 수 있는 것이다.
이상에 기술해 온 커패시터층 형성용 적층판은, 프린트배선판의 에칭 프로세스(etching process)를 사용하여, 커패시터 회로의 형상 형성이 용이해서, 다층 프린트배선판의 내층 커패시터층의 형성 용도에 알맞은 것이다. 그래서, 청구항에는, 본 발명에 관한 커패시터층 형성용 적층판을 사용하여 형성된 커패시터 회로를 구비한 다층 프린트배선판으로 하고 있다.
더욱이, 제2커패시터층 형성용 적층판을 사용하면, 이하에 기술하는 바와 같은 다층 프린트배선판의 내층 코어재의 제조방법을 채용할 수 있다. 여기서 말하는 「내층 코어(core)재」란, 다층 프린트배선판의 내부에 패키지(package)되어 적층화하기 위해 사용하는 프린트배선판이다.
즉, 「제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비한 제2커패시터층 형성용 적층판을 사용한 다층 프린트배선판의 내층 코어재의 제조방법에 있어서, ① 제1전극 동층 또는 제2전극 동층 중 어느 하나의 동층 및 그 아래에 위치하는 바인더 금속층 또는 알루미늄층을 원하는 형상으로 에칭해서 커패시터 회로를 편면측에만 형성하고, ② 그 일면측의 커패시터 회로를 형성한 면에, 프리프레그(prepreg) 등의 층간 절연층 구성재를 포개서 프레스 가공하고 적층하여 편면에 층간 절연층 구성재를 적층시킨 상태로 하고, ③ 층간 절연층 구성재가 적층되어 있지 않은 타면측의 동층 및 그 아래 위치하는 바인더 금속층 또는 알루미늄층을 원하는 형상으로 에칭해서 커패시터 회로를 형성하고, ④ 그 타면측의 커패시터 회로를 형성한 면에, 프리프레그 등의 층간 절연 구성재를 포개서 프레스 가공하고 적층시키며 양면에 층간 절연층 구성재를 적층하게 한 상태로 하며 ⑤ 스루홀(through Hole) 및 비어홀(via Hole)의 천공 가공을 하여 관통공을 형성하고, ⑥ 해당 관통공의 내벽부에 노출된 알루미늄 부분의 불활성화 처리를 하고, ⑦ 제1전극 동층과 제2전극 동층의 층간 도통을 확보하기 위해서, 해당 관통공의 내벽부에 동 도금을 하는 것을 특징으로 하는 다층 프린트배선판의 내층 코어재의 제조방법」이다.
이 제조방법의 제1 특징은, 제2커패시터층 형성용 적층판을 사용하여, 처음에, 그 편면만 에칭해서 커패시터 회로를 형성하고, 거기에 층간 절연재를 적층시키며, 그 후, 반대면을 에칭해서 서로 대향하는 커패시터 회로를 형성하고, 거기에 층간 절연재료를 더 적층시키는 점이다. 이러한 가공 프로세스를 채용함으로써, 제2커패시터층 형성용 적층판의 두께가 극히 얇은 경우라도, 유전체층인 개질 알루미나 배리어층을 손상하는 경우 없이, 커패시터 회로의 형성이 가능해지는 것이다.
따라서, 우선, 제1전극 동층 또는 제2전극 동층 중 어느 하나의 동층 및 그 아래 위치하는 바인더 금속층 또는 알루미늄층을 원하는 형상으로 에칭해서 커패시터 회로를 일면측에만 형성하게 된다. 이 때, 제1전극 동층 아래에는 바인더 금속층이, 제2전극 동층 아래에는 알루미늄층이 존재하고 있게 된다. 에칭에 의해 커패시터 회로를 형성하고자 한 경우, 제2전극 동층 아래의 알루미늄층은, 동의 에칭과 함께 용이하게 제거할 수 있다. 이에 대하여, 제1전극 동층 아래, 바인더 금속층의 경우는, 바인더 금속층이 알루미늄 및 크롬의 경우에는, 마찬가지로 동의 에칭액으로 용이하게 제거하는 것이 가능하다. 그런데, 니켈을 사용했을 경우에는, 바인더 금속층과 동의 동시 에칭제거가 곤란하게 되는 경향이 있다. 그래서, 이러한 경우에는, 동만을 에칭제거하고, 그 후, 동을 용해시키는 경우가 없는 니켈 선택 에칭액을 사용하여, 반복 에칭하는 것이 바람직하다. 회로간에 금속성분이 잔류하면, 쇼트(short) 불량을 야기할 경우, 표층 마이그레이션(migration)을 야기할 가능성이 있기 때문이다.
그리고, 편면측에 커패시터 회로의 형성이 완료되면, 그 면에, 프리프레그 등의 층간 절연층 구성재를 포개서 프레스 가공하고 적층시켜서 편면에 층간 절연층 구성재를 적층하게 한 상태로 한다. 여기서 말하는 층간 절연 구성재로는, 소위 리지드(rigid) 기판에 사용하는 프리프레그, 플렉시블(flexible) 기판에 사용하는 폴리이미드(polyimide) 등의 필름재 등이며, 특히 한정해서 생각해야 하는 것은 아니다. 이들 층간 절연층 구성재를 포개고 프레스 가공하는 조건에 관해서도, 층간 절연층 구성재의 성질에 따라 정해지는 프레스 가공 조건을 채용하면 특별히 문제는 없다. 이하에 가슐하는 프레스 가공에서도 마찬가지다.
이어서, 층간 절연층 구성재가 적층되어 있지 않은 타면측의 동층 및 그 아래 위치하는 바인더 금속층 또는 알루미늄층을, 원하는 형상으로 에칭해서 커패시터 회로를 형성하게 된다. 그리고, 그 후, 타면측의 커패시터 회로를 형성한 면에, 프리프레그 등의 층간 절연 구성재를 포개서 프레스 가공하고 적층시켜서 양면에 층간 절연층 구성재를 적층시킨 상태로 한다. 이들 가공 방법은, 전술한 바와 마찬가지기 때문에, 여기서의 설명은 생략한다.
그리고, 스루홀 및 비어홀의 천공가공을 행하여 관통공을 형성하고, 그 후, 층간 도통을 확보하기 위한 동 도금 전에, 해당 관통공의 내벽부에 노출된 알루미늄 부분의 불활성화 처리를 하게 된다. 이 불활성화 처리가 제2 특징이 된다. 여기서 천공가공에 사용하는 방법은, 드릴 비트(drill bit)를 사용한 메카니컬한 가공, 레이저 천공가공 등의 가공 방법을 채용하는 것이 가능하며, 특별히 한정이 있는 것은 아니다. 그러나, 천공가공 직후의 관통공 내벽부에 노출되는 알루미늄 부분은, 표면의 산화층이 대단히 얇은 상태로 있어, 통상의 알루미늄이 나타내는 우수한 내부식성을 나타내지는 않는다. 이대로의 상태에서, 즉시, 강산성 또는 강알카리성의 동 도금 액에 침지하고, 층간 도통 도금을 하면, 알루미늄 부분이 손상을 받게 된다. 그래서, 천공가공 직후의 관통공 내벽부에 노출되는 알루미늄 부분의 표면의 산화피막을 양호한 내식성을 나타내는 레벨로 성장시키거나, 보호 피막을 형성해야 한다. 이를 본 명세서에서는, 「불활성화 처리」라 칭하고 있다.
이 불활성화 처리는, 관통공 내벽부에 노출되는 알루미늄 부분을 대상으로 하여 행하는 것이기 때문에, 베마이트(Boehmite)법 또는 소위 화성처리(化成處理)를 이용하여 보호 피막을 형성하는 것이 바람직하다. 전자의 법은, 수중에서 자비 또는 포화 증기 중에서 처리함으로써, 알루미늄부의 표면에 베마이트(Al203·3H2 O) 피막을 형성하는 것이다. 이 때의 처리는, 10분∼30분간 행함으로써 0.2㎛ 이하의 피막을 형성하면 된다.
화성처리로는, 비촉진계의 욕(浴)조성을 채용하여, 욕온을 실온∼40℃으로 하고, 이 욕 속에서 10초 전후의 처리를 행하는, 크롬산염 피막처리를 채용하는 것이 바람직하다. 화성처리를 할 때, 알루미늄 이외의 금속으로서 동이 공존하고 있어, 동 표면에 부착되어도, 후의 층간 도통 도금형성에 악영향을 주지 않고, 더욱이, 전기저항 등에 미량으로 큰 영향을 주지 않는 원소로 구성된 것을 선택해야 하기 때문이다. 따라서, 전기저항을 크게 상승시킬 가능성이 있는 지르코늄 혹은 티탄계 피막이 형성되는 넌 크로메토(non-chromate) 피막처리, 전기저항에 크게 영향을 주는 인을 함유하는 인산 크롬산염 피막처리, 인산아연 피막처리 등은 부적당한 것으로 생각된다. 이 크롬산염 피막처리에 의해 형성되는 피막은 Cr(OH)2·HCrO4, Al(OH)3·2H20의 컴플렉스(complex)가 된다.
그리고, 스루홀 및 비어홀의 관통공의 내벽부에 동 도금층을 형성하여, 층간 도통을 확보한다. 이 때의 동 도금은, 무전해 동 도금을 행하고, 그 후 전해 동 도금을 행하는 것에 의해 형성된다. 이 때의 무전해 도금 및 전해 동 도금의 조건에 특별한 한정은 없다. 단지, 이 도금층의 형성은, 해당 관통공의 내벽부에만 하는 것이어도, 양면에 위치하는 층간 절연 구성재의 표면까지도 동 도금층을 구성하는 것이어도 상관없다. 후자의 경우에는, 소위 4층 동 클래드 적층판의 상태가 되어, 층간 절연 구성재 표면의 동 도금층을 그대로 동회로를 형성하는 동층으로서 사용하는 것이 가능해진다.
이하, 발명의 실시형태로서, 본 발명에 관한 커패시터층 형성용 적층판을 제조하고, 그 커패시터층 형성용 적층판을 사용하여 커패시터를 제조했을 경우의 전기용량을 측정했다.
제1실시예: 도5를 참조하면서, 제1 커패시터층 형성용 적층판(1a)의 제조에 관해서 설명한다. 본 실시예에서는, 100㎛ 두께, 순도 99.99％의 30cm2 사이즈의 알루미늄박(2)을 출발원료로서 사용하였다. 그리고, 도5(a)에 도시하는 알루미나 배리어층 형성공정으로서, 이 알루미늄박(2)을, 80g/l의 붕산 암모늄 수용액에 침지하고, 30V∼700V의 화성전압범위에서, 직류전류(전류는 5∼20A/dm2의 범위)로 애노드 분극처리하고, 알루미나 배리어층(6)의 형성을 행하였다. 또, 알루미늄박(2)의 편면은, 알루미나 배리어층(6)의 형성이 행해지지 않도록 씰링(sealing)하고, 편면측에만 40nm∼980nm(화성전압 1V당 1.4nm의 알루미나 배리어층(6)이 형성된다고 했을 때의 환산치로 하고 있다) 두께의 알루미나 배리어층(6)을 형성하여, 알루미나 배리어층 부착 알루미늄재(A)를 제조했다. 이 때, 캐소드 전극으로서는, 백금전극을 사용하였다.
알루미나 배리어층 부착 알루미늄재(A)는, 순수(純水)로 충분히 세정하고, 이하에 도시하는 자비개질공정을 행하였다. 도5(b)에 도시하는 자비개질공정에서도, 비등한 순수 중에서, 해당 알루미나 배리어층 부착 알루미늄재(A)를 5분간 자비 처리함으로써 개질 알루미나 배리어층(3)으로 하였다.
그리고, 자비개질공정이 종료되면, 도5(c)에 도시하는 전극 동층 형성공정에서, 알루미나 배리어층 부착 알루미늄재(A)의 개질 알루미나 배리어층(3)을 형성한 면에 팔라듐을 카탈라이즈(catalyze)하고, 무전해 동 도금법을 사용하여 박막 동층을 형성했다. 여기서 사용한 무전해 동 도금 액은, 황산동 30g/dm3, 러셀염 100g/dm3, 포름알데히드(37％）30cm3/dm3, 탄산 나트륨 30g/dm3, 수산화 나트륨30g/dm3으로 구성되는 욕을 사용하고, 욕온 24℃의 조건을 채용했다. 여기서, 형성된 박막 동층은, 평면에 균일하게 석출했다고 가정했을 경우의 환산 두께로서, 2㎛ 두께를 석출 형성했다.
박막 동층의 형성이 종료되면, 이어서, 전해법에 의해 박막 동층을 성장시켜서 전극 동층(4)으로 하였다. 전해법에 의한 박막 동층의 성장은, 박막 동층과 캐소드 단자를 접속하고, 애노드 전극으로서 스테인레스판을 배치하여, 황산 150g/l, 동 65g/l, 액온 45℃의 황산동욕에 침지하고, 전류밀도 15A/dm2의 평활 도금조건에서 10초간 전해하여, 3㎛ 두께 상당의 동성분을 해당 박막 동층 위에 균일하고도 평활하게 전석(電析)시켰다. 따라서, 박막 동층과 전해 동층을 합계하여, 전극 동층(4)자체는 약 5㎛ 두께가 되도록 하여, 도1에 도시한 100㎛ 두께의 알루미늄층(2), 84nm∼700nm 두께의 개질 알루미나 배리어층(3), 5㎛ 두께의 전극 동층(4)의 3층의 층구조를 구성하여, 개질 알루미나 배리어층(3)을 유전체층으로 사용하는 25cm2의 커패시터층 형성용 적층판(1a)을 얻었다.
본 실시예에서는, 전극 동층(4)의 표면산화 방지를 목적으로, 방청원소로서 아연을 사용하여 방청 처리를 더 행하였다. 또, 도면 중에서는, 방청층의 기재는 생략되어 있다. 여기서는, 커패시터층 형성용 적층판(1a)의 전극 동층(4)을 캐소드 분극하고, 반대 극에 스테인레스판을 배치하며, 황산아연욕을 사용하는데, 70g/l 황산, 20g/l 아연농도로서, 액온 40℃, 전류밀도 15A/dm2, 전해 시간 5초의 조건으로 처리했다. 또, 이 때의 애노드 전극으로는 아연판을 사용하고, 전해중에 통전량에 따라 용해함으로써 용액 중의 아연농도를 일정하게 유지하도록 했다. 방청 처리가 종료되면, 최종적으로 커패시터층 형성용 적층판(1a)은, 전열기에 의해 분위기 온도 110℃로 가열된 로 내에서 40초에 걸쳐서 건조했다.
그리고, 이상과 같이 하여 얻어진 25cm2의 커패시터층 형성용 적층판(1a)의 영역면적 내에서, IPC규격의 시험 매뉴얼인 IPC-TM-650의 패러그래프 2.5.5.9에 따라, 측정패턴을 형성하고, 요코가와ㆍ휴렛패커드사제 LCR 메이커 4261A를 사용하여 1MHz의 조건에서 전기용량을 측정했다.
이 표1에 도시한 결과는, 화성전압을 변화시켜서 제조한 각 커패시터층 형성용 적층판(1a)에서, 각 20점에서 전기용량을 측정했을 때의 최소치인 Cp(min), 최대치인 Cp(max), 평균치인 Cp(ave), 그리고 △Cp= {Cp(max)}-{Cp(min)}를 나타내고 있다. 이 중, △Cp는, 측정치의 변동을 나타내는 지표로서 사용하는 것이며, △Cp가 작을수록 변동이 작은 것을 의미한다.
표1의 결과로부터 분명한 바와 같이, 화성전압이 30V∼700V의 범위에 있어서, 최저 5nF/cm2, 최고 180nF/cm2의 전기용량을 가지는 커패시터를 얻을 수 있는 것을 시사하고 있다. 종래의 커패시터가 가지는 전기용량이, 2nF/cm2 이하인 것을 생각하면, 매우 높은 전기용량을 구비하게 되는 것을 알 수 있다. 그리고, 화성전압이 낮을수록 알루미나 배리어층(6)의 두께가 얇아지기 때문에, 이론대로 커패시터로서의 전기용량이 커지는 것을 나타내고 있다. 그런데, 알루미나 배리어층(6)의 두께가 얇아진다는 것은, 개질 알루미나 배리어층(3)의 두께 안정성도 손상되어 지는 것으로 생각된다. 이는, △Cp의 값이, 화성전압이 높고, 알루미나 배리어층(6)의 두께가 두껍게 될수록 변동이 작아지는 것으로부터 추찰할 수 있는 것이다.
제2실시예: 본 실시예에서는, 도6에 도시한 제조 플로우에 의해, 전술한 도4에 도시한 제2커패시터층 형성용 적층판(1b)을 제조했다. 여기서는, 처음에, 도6(a)에 도시한 바와 같이, 제1전극 동층 형성공정에서, 알루미늄재(2)의 편면에, 무전해 도금법 또는 기상증착법을 사용하여 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에, 전해 동 도금법으로 동을 더 석출시켜 제1전극 동층(4)(제1실시예의 「전극 동층」과 같은 부호를 사용하고 있다)을 형성하도록 하였다. 본 실시예에서는, 100㎛ 두께, 순도 99.99％의 30cm2 사이즈의 알루미늄박(2)을 출발 원료로서 사용하였다. 이 편면에, 제1실시예와 동일한, 무전해 동 도금법에 의한 박막 동층의 형성 및 전해 동 도금법에 의한 동석출에 의해 제1전극 동층(4)을 형성했다. 따라서, 제조조건에 관해서는, 전술했던 바와 같은 방법을 채용하기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
그리고, 도6(b)에 도시하는 알루미나 배리어층 형성공정에서, 상기 제1전극 동층(4)을 형성한 알루미늄박(2)을 전해액 중에서 애노드 분극하고, 제1전극 동층(4)을 형성한 타면측에, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층(6)을 형성한다. 이 때의 알루미나 배리어층(6)의 형성방법도, 제1실시예와 동일하기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다. 단지, 본 실시예에서는, 100V의 화성전압범위에서 애노드 분극 처리하고, 알루미나 배리어층(6)의 형성을 행하였다. 그 결과, 편면측에만 140nm 두께의 알루미나 배리어층(6)이 형성되었다.
이어서, 알루미나 배리어층(6)의 개질을 행하기 위해, 도6(c)에 도시하는 자비개질공정에 의해, 해당 제1전극 동층(4)과 알루미나 배리어층(6)을 구비하는 알루미늄박(2)을 순수 중에서 자비하고, 알루미나 배리어층(6)을 개질처리하여, 약 100nm 두께의 개질 알루미나 배리어층(3)을 얻었다. 이 개질처리에 관해서도, 전술한 제1실시예와 같기 때문에, 중복한 기재를 피하기 위해서 여기서의 상세한 설명은 생략한다.
그 후, 도6(d)에 도시하는 바인더 금속층 형성공정에서, 자비개질공정이 종료된 해당 제1전극 동층(4) 및 개질 알루미나 배리어층(3)을 구비하는 알루미늄재(2)의 개질 알루미나 배리어층(3)을 형성한 면에, 스퍼터링 증착법을 사용하여 알루미늄을 바인더 금속층(5)으로서 형성했다. 이 때의 스퍼터링 증착법은, Al타겟을 구비한 스퍼터링 장치의 챔버 내에서, 내부를 1.33 ×10-3Pa(1 ×10-5torr)정도의 진공도가 될 때까지 배기하고, 그 분위기 중에서 이온 플레이팅(ion plating)법을 사용하여 개질 알루미나 배리어층(3)의 표면에 약 1㎛ 두께의 알루미늄층을 형성한 것이다.
그리고, 마지막으로, 도6(e)에 도시하는 제2전극 동층 형성공정에서, 상기 바인더 금속층(5)의 표면에 제2전극 동층(4')이 되는 동층을 형성한다. 바인더 금속층(5)이 알루미늄층이기 때문에, 제2전극 동층(4')의 형성은, 제1실시예의 방청에 사용한 용액을 사용하여 전해에 의해 아연을 미량으로 전착시키고, 그 후, 전해법을 사용하여 동층을 형성했다. 이 때의 전해 조건 등은, 제1전극 동층(4)의 동 두께를 성장하기 위해서 사용한 조건과 같다. 따라서, 중복한 기재를 피하기 위해서, 여기서의 상세한 설명은 생략한다. 이하, 제1실시예와 같은 방법에 의해, 양면의 동층 표면 상에 아연 방청을 실시했다. 그 결과, 제2전극 동층(4')／바인더 금속층(5)/개질 알루미나 배리어층(3)/알루미늄층(2)/제1전극 동층(4)의 5층의 층구조를 구비하고 개질 알루미나 배리어층(3)을 유전체층으로서 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판(1b)을 얻었다.
그리고, 제1실시예와 같은 방법에 의해 전기용량을 측정하였다. 커패시터층 형성용 적층판(1b)에서, 각 20점에서 전기용량을 측정했을 때의 최소치인 Cp(min)=55.8nF/cm2, 최대치인 Cp(max)=74.4nF/cm2, 평균치인 Cp(ave)=63.5nF/cm2 , 그리고 △Cp=18.6nF/cm2으로, △Cp가 작고, 매우 안정한 측정 치를 나타낸다는 것을 알 수 있다.
제3실시예: 이 실시예에서는, 전술한 제2실시예에서 제조한 커패시터층 형성용 적층판(1b)을 사용하여, 다층 동(銅) 클래드(clad) 적층판(MLB)의 제조를 행한 결과를 나타낸다.
따라서, 우선, 도8(a)에 도시한 바와 같이, 제2실시예에서 제조한 커패시터층 형성용 적층판(1b)의 양면에 에칭 레지스트(resist)로서 드라이 필름(dry film)(7)을 적층시켰다. 그리고, 제1전극 동층(4)이 위치하는 면측의, 드라이 필름에 커패시터 회로형상을 노광하고, 현상하여, 도8(b)에 도시하는 상태로 했다. 이 때, 제1전극 동층(4')이 있는 타면측의 드라이 필름(7)은, 단지 전면(全面)을 경화시켰을 뿐이다. 노광 현상이 종료되면, 도8(c) 도시한 바와 같이, 염화철동 에칭액을 사용하여 회로 에칭 하고, 제1전극 동층(4)과 알루미늄층(2)을 동시에 제거함으로써, 커패시터 회로(4a)를 형성하였다. 이 때, 타면측의 제2전극 동층(4')의 표면에는 드라이 필름(7)이 있기 때문에, 제2전극 동층(4')은 에칭되지 않고 잔류한다.
편면측의 회로 에칭이 종료되면, 도8(d)에 도시한 바와 같이, 양면에 잔류하는 드라이 필름(7)을 박리하고, 수세하고, 건조시켰다. 그리고, 도9(e)에 도시한 바와 같이, 커패시터 회로(4a)를 형성한 면에 프리프레그(P)를 적층시켰다.
즉, 커패시터 회로(4a)의 형성면에, 100㎛ 두께의 FR-4 프리프레그(P)를 1장 포개서 180℃ × 60분의 가열을 행하고 프레스 가공하여 적층시킴으로써 편면에 프리프레그(P)를 적층시킨 상태로 하였다.
이어서, 도9(f)에 도시한 바와 같이, 층간 절연층 구성재를 적층시키고 있지 않은 타면측의 제2전극 동층(4') 표면에, 재차 드라이 필름(7)을 라미네이트(laminate)했다. 그 드라이 필름(7)의 표면에 커패시터 회로형상을 노광, 현상함으로써 도9(g)의 상태로 했다. 그리고, 도9(h)에 도시한 바와 같이 하여, 제2전극 동층(4') 및 그 아래 위치하는 바인더 금속층(알루미늄층)(5)을 동시에 에칭하여, 커패시터 회로(4'a)를 형성했다. 에칭방법에 관해서는, 전술한 바와 마찬가지기 때문에 여기서의 설명은 생략한다. 또, 이 단계에서, 편면측에는 이미 프리프레그가 적층되어 있기 때문에, 특별히 씰링할 필요는 없다.
그리고, 그 후, 도10(i)에 도시한 바와 같이, 드라이 필름(7)의 박리작업을 행한 후, 타면측의 커패시터 회로(4'a)를 형성한 면에, 100㎛ 두께의 FR-4 프리프레그(P)를 포개어 프레스 가공하고 적층시키고, 도9(h)에 도시한 바와 같이, 양면에 층간 절연층 구성재를 적층시킨 상태로 하였다. 이 때의 프레스 조건도 전술한 바와 같다.
그리고, 도10(k)에 도시한 바와 같이, 드릴 비트를 사용한 250㎛ 지름의 스루홀(TH)을 천공 가공하여 관통공을 형성했다. 그리고, 이 단계에서, 층간 도통을 확보하기 위한 동 도금 전에, 해당 관통공의 내벽부에 노출한 알루미늄 부분의 불활성화 처리를 행하였다. 이 불활성화 처리는, 베마이트법을 채용하고, 순수 중에서 10분간 자비함으로써 베마이트(Al203·3H20) 피막을 형성했다.
그리고, 불활성화 처리가 종료되면, 스루홀 관통공의 내벽부에 동 도금층(8)을 형성했다. 이 때의 동 도금(8)은, 제1실시예에서 사용했던 것과 같은 무전해 동 도금액 및 조건을 사용하여, 약 2㎛ 두께의 무전해 동 도금층을 형성하고, 그 후 전해 동 도금을 함으로써 형성했다. 이 때의 전해 동 도금에 사용했던, 동전해액은, 황산이 150g/l, 동이 65g/l, 액온 45℃의 황산동용액이며, 전류밀도 10A/dm2의 평활 도금조건을 채용하여, 약 8㎛ 두께분의 전해 동 도금층을 석출시켰다. 따라서, 동 도금층(8)의 토털(total) 두께는 약10㎛이다.
이 동 도금층(8)은, 양면에 존재하는 프리프레그(P) 위에도 석출 형성되어 있어, 소위 4층의 다층 동 클래드 적층판(MLB)의 상태로 되고, 층간 절연 구성재의 표면의 동 도금층(8)이 그대로 동회로를 형성하는 동층으로서 사용되는 것이 가능했다.
본 발명에 관한 커패시터층 형성용 적층판은, 알루미늄층/알루미나(산화 알루미늄)층/동층의 3층 구조, 또는, 제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층 구조를 가지며, 유전체층인 알루미나층을 알루미늄층 위에 직접 형성함으로써 종래에 없는 얇고도 균일한 박막층으로 형성할 수 있기 때문에, 이것을 커패시터의 유전체층으로서 사용하면, 종래에 생각할 수 없었던 매우 높은 전기용량을 가지는 커패시터를 제조하는 것이 가능해진다. 또한, 본 발명에 관한 커패시터층 형성용 적층판은, 소재를 클래드 또는 적층시키는 수법을 채용하지 않기 때문에, 두께 제어가 용이해서, 다층 프린트배선판의 내층에 사용하는 것에 의해, 다층 프린트배선판의 토털 두께를 얇게 하는 것에 효과적인 것으로 된다.

Claims (9)

  1. 알루미늄층/개질(改質) 알루미나 배리어(barrier)층/전극 동층(銅層)의 3층의 층구조를 구비하며, 해당 개질 알루미나 배리어층은, 알루미늄판 또는 알루미늄박(이하, 「알루미늄재」라 칭한다)의 편면(片面)을 애노드 처리(anodic treatment)해서 균일 산화층인 알루미나 배리어층을 형성하고, 해당 알루미나 배리어층을 형성한 알루미늄재를 수중에서 자비(煮沸) 처리해서 얻어지는 것으로,
    해당 개질 알루미나 배리어층을 유전체층으로 사용하는 것을 특징으로 하는 커패시터층(capacitor 層) 형성용 적층판(積層板).
  2. 제2전극 동층/바인더(binder) 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비하며,
    바인더 금속층은, 알루미늄, 니켈 또는 크롬 중 어느 것, 또는 이들의 합금으로 구성한 것이고,
    해당 개질 알루미나 배리어층은, 알루미늄재의 편면을 애노드 처리해서 균일 산화층인 알루미나 배리어층을 형성하며, 해당 알루미나 배리어층을 형성한 알루미늄재를 수중에서 자비 처리해서 얻을 수 있는 것으로,
    해당 개질 알루미나 배리어층을 유전체층으로 사용하는 것을 특징으로 하는 커패시터층 형성용 적층판.
  3. 제1항에 기재된 커패시터층 형성용 적층판을 제조하는 방법에 있어서,
    ① 알루미늄판 또는 알루미늄박(이하, 「알루미늄재」라 칭한다)을 전해액 중에서 애노드 분극하고, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 알루미늄재의 편면에 형성하는 알루미나 배리어층 형성공정 (이하, 여기서 얻어진 것을 「알루미나 배리어층 부착 알루미늄재」라 칭한다),
    ② 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질처리해서 개질 알루미나 배리어층으로 하는 자비개질공정,
    ③ 개질 알루미나 배리어층의 표면에, 무전해 도금법 또는 기상증착법(氣相蒸着法)을 사용하여, 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에 전해 동 도금법으로 동을 더 석출(析出)시키는 전극 동층 형성공정,
    을 구비하는 것을 특징으로 하는 알루미늄층/개질 알루미나 배리어층/전극 동층의 3층의 층구조를 가지고, 개질 알루미나 배리어층을 유전체층으로 사용하는 커패시터층 형성용 적층판의 제조방법.
  4. 제2항에 기재된 커패시터층 형성용 적층판을 제조하는 방법에 있어서,
    ① 알루미늄재의 편면에, 무전해 도금법 또는 기상증착법을 사용하여 두께 2㎛ 이하의 박막 동층을 형성하고, 해당 박막 동층의 형성면에 전해 동 도금법으로 동을 더 석출시켜 제1전극 동층을 형성하는 제1전극 동층 형성공정,
    ② 상기 제1전극 동층을 형성한 알루미늄재를 전해액 중에서 애노드 분극하고, 제1전극 동층을 형성한 타면측에, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 형성하는 배리어층 형성공정(이하, 여기서 얻어진 것을 「제1전극 동층 및 알루미나 배리어층 부착 알루미늄재」라 칭한다),
    ③ 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질 알루미나 배리어층으로 하는 자비개질공정,
    ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정,
    ⑤ 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 제2전극 동층 형성공정,
    을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로 사용하는 커패시터층 형성용 적층판의 제조방법.
  5. 제2항에 기재된 커패시터층 형성용 적층판을 제조하는 방법에 있어서,
    ① 알루미늄재와 동박(銅箔)을 클래드(Clad)함으로써 알루미늄재의 표면에 제1전극 동층을 형성하는 제1전극 동층 형성공정,
    ② 상기 제1전극 동층을 형성한 알루미늄재를 전해액 중에서 애노드 분극하고, 제1전극 동층을 형성한 타면측에, 1㎛ 두께 이하의 균일 산화층인 알루미나 배리어층을 형성하는 배리어층 형성공정(이하, 여기서 얻어지는 것을 「제1전극 동층 및 알루미나 배리어층 부착 알루미늄재」라 칭한다),
    ③ 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질 알루미나 배리어층으로 하는 자비개질공정,
    ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정,
    ⑤ 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 제2전극 동층 형성공정,
    을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/알루미늄층/개질 알루미나 배리어층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로 사용하는 커패시터층 형성용 적층판의 제조방법.
  6. 제2항에 기재된 제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비한 커패시터층 형성용 적층판을 사용한 다층 프린트배선판의 내층 코어(core)재의 제조방법에 있어서,
    ① 알루미늄재를 전해액 중에서 애노드 분극하고, 1㎛ 두께 이하의 균일산화층인 알루미나 배리어층을 알루미늄재의 편면에 형성하는 알루미나 배리어층 형성공정,
    ② 해당 알루미나 배리어층 부착 알루미늄재를 수중에서 자비하고, 알루미나 배리어층을 개질처리해서 개질 알루미나 배리어층으로 하는 자비개질공정,
    ④ 개질 알루미나 배리어층의 표면에, 기상증착법을 사용하여 알루미늄, 니켈 또는 크롬 중 어느 것의 바인더 금속층을 형성하는 바인더 금속층 형성공정,
    ⑤ 알루미늄재의 외층 표면으로의 제1전극 동층의 형성, 및 상기 바인더 금속층의 표면에 제2전극 동층이 되는 동층을 형성하는 전극 동층 형성공정을 구비하는 것을 특징으로 하는 제2전극 동층/바인더 금속층/알루미늄층/개질 알루미나 배리어층/제1전극 동층의 5층의 층구조를 구비하고, 개질 알루미늄층을 유전체층으로 사용하는 커패시터층 형성용 적층판의 제조방법.
  7. 제2항에 기재된 제2전극 동층/바인더 금속층/개질 알루미나 배리어층/알루미늄층/제1전극 동층의 5층의 층구조를 구비한 커패시터층 형성용 적층판을 사용한 다층 프린트배선판의 내층 코어재의 제조방법에 있어서,
    ① 제1전극 동층 또는 제2전극 동층 중 어느 하나의 동층 및 그 아래에 위치하는 바인더 금속층 또는 알루미늄층을 원하는 형상으로 에칭(etching)해서 커패시터 회로를 편면측에만 형성하고,
    ② 그 일면측 커패시터 회로를 형성한 면에, 프리프레그(prepreg) 등의 층간 절연층 구성재를 포개어 프레스 가공하고 적층시켜서 편면에 층간 절연층 구성재를 적층시킨 상태로 하며,
    ③ 층간 절연층 구성재를 적층시키지 않은 타면측의 동층 및 그 아래 위치하는 바인더 금속층 또는 알루미늄층을, 원하는 형상으로 에칭해서 커패시터 회로를 형성하고,
    ④ 그 타면측의 커패시터 회로를 형성한 면에, 프리프레그 등의 층간 절연 구성재를 포개어 프레스 가공하고 적층시켜서 양면에 층간 절연층 구성재를 적층시킨 상태로 하며,
    ⑤ 스루홀(through hole) 및 비어홀(via hole)의 천공가공을 행하여 관통공을 형성하고,
    ⑥ 해당 관통공의 내벽부에 노출된 알루미늄 부분의 불활성화 처리를 하고,
    ⑦ 제1전극 동층과 제2전극 동층의 층간 도통(導通)을 확보하기 위해서, 해당 관통공의 내벽부에 동 도금을 하는 것을 특징으로 하는 다층 프린트배선판의 내층 코어재의 제조방법.
  8. 제1항에 기재된 커패시터층 형성용 적층판을 사용하여 형성한 커패시터 회로를 구비한 다층 프린트배선판.
  9. 제2항에 기재된 커패시터층 형성용 적층판을 사용하여 형성한 커패시터 회로를 구비한 다층 프린트배선판.
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