KR100498997B1 - 반도체장치 및 그 제조방법, 그리고 액체젯장치 - Google Patents
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Abstract
부하에 전류를 흐르게 할 수 있는 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치에 있어서, 상기 스위치소자는, DMOS형 트랜지스터로 형성되고, 상기 스위치소자를 구동하기 위한 회로는, 상기 DMOS형 트랜지스터와는 다른 특성을 지닌 MOS형 트랜지스터를 포함하는 것을 특징으로 한다.
Description
본 발명은, 절연형 게이트트랜지스터, MIS(metal insulator semiconductor)형 전계효과트랜지스터 또는 MOS형 트랜지스터라 불리는 트랜지스터를 포함하는 반도체장치에 관한 것으로, 특히 복사기, 팩시밀리, 워드프로세서 또는 컴퓨터 등의 출력용 단말로서 이용되는 잉크젯프린터, 또는 DNA칩이나 유기TFT를 제조하는 액체젯장치에 적절하게 탑재시킬 수 있는 반도체장치 및 그 제조방법, 그리고 액체젯장치에 관한 것이다.
이제, 액체젯장치에 사용되는 반도체장치의 일례에 대해 설명한다.
각종 출력용 단말로서 이용되는 기록장치에는, 전열변환기, 전열변환소자를 절환하는 소자(이하, "스위치소자"라 칭함) 및 해당 스위치소자를 구동하기 위한 회로가 동일한 기판상에 기록헤드로서 탑재되어 있다.
도 19는 종래의 구조에 의한 기록헤드의 일부를 표시한 개략단면도이다.
(901)은 단결정 실리콘으로 이루어진 반도체기판, (912)는 p형 웰영역, (908)은 불순물농도가 높은 n형 드레인영역, (916)은 불순물농도가 낮은 n형 전계완화드레인영역, (907)은 불순물농도가 높은 n형 소스영역, (914)는 게이트전극이다. 이들 소자는 MIS형 전계효과트랜지스터를 이용해서 스위치소자(930)를 구성한다. (917)은 축열층 및 절연층으로서 기능하는 산화실리콘층, (918)은 발열저항층으로서 기능하는 질화탄탈막, (919)는 배선으로서 기능하는 알루미늄합금막, (920)은 보호층으로서 기능하는 질화실리콘막이다. 이들 소자는 기록헤드의 기판(940)을 형성하고 있다. 이 예에서는, (950)은 발열부이고, 잉크는 (960)으로부터 토출된다. 또, 천정판(970)은 기판(940)과 협동해서 액체통로(980)를 규정하고 있다.
또한, 상기 구조의 기록헤드 및 스위치소자에 대해서 다수의 개량이 가해져 왔으나, 최근 이러한 제품에 대해서, 고속구동화, 에너지절약화, 고집적화, 저비용화 및 고성능화에 대한 요구가 더욱 증대되어 왔다.
도 19에 표시한 스위치소자로서 사용되는 MIS형 전계효과트랜지스터(930)를 반도체기판(901)내에 복수개 만들어 넣고, 이들 MIS형 전계효과트랜지스터(930)를 독립적으로 혹은 동시에 작동시켜 접속되어 있는 전열변환기를 구동시킨다.
그러나, 전열변환기 등의 부하를 구동시키는 데 필요한 큰 전류가 흐르는 조건하에서는 종래의 MIS형 전계효과트랜지스터(930)를 기능시키면, 드레인과 웰사이에 pn역바이어스접합부는, 고전계에 견딜 수 없으므로 누설전류를 발생시켜, 스위치소자로서 요구되는 파괴전압을 만족시킬 수 없다. 또, 스위치소자로서 사용되는 MIS형 전계효과트랜지스터의 온저항이 크면, 여기서의 쓸데없는 전류소비에 의해서, 전열변환기를 구동시키는 데 필요한 전류가 얻어질 수 없다고 하는 해결해야 할 문제가 있었다.
본 발명은, 상기 환경을 감안해서 이루어진 것이므로, 본 발명의 목적은, 대(大)전류를 흐르게 할 수 있고(즉, 대전류화가 가능하고), 높은 파괴전압에서 고속구동할 수 있고, 에너지절약화 및 고집적화가 가능한, 절연형 게이트트랜지스터를 포함하는 고성능 반도체소자를 제공하는 데 있다.
본 발명의 다른 목적은, 대전류를 흐르게 할 수 있고, 높은 파괴전압에서 고속구동할 수 있고, 에너지절약화 및 고집적화가 가능한 액체젯장치를 제공하는 데 있다.
본 발명의 또다른 목적은, 고집적화 및 저비용화가 가능한 고성능 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 일양상에 의하면, 부하에 전류를 흐르게 할 수 있는 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치에 있어서,
상기 스위치소자는,
제 1도전형의 반도체기판의 하나의 주면(主面)에 배치된 제 2도전형의 제 1반도체영역과;
상기 제 1반도체영역내에 배치된 제 1도전형의 제 2반도체영역과;
상기 제 2반도체영역과 제 1반도체영역사이의 pn접합이 종단하는 표면에 절연막을 개재해서 배치된 제 1게이트전극과;
상기 제 2반도체영역내의 제 1게이트전극의 일단부쪽에 배치된 제 2도전형의 제 1소스영역과;
상기 제 1반도체영역내에 배치된 제 2도전형의 제 1드레인영역을 지닌 제 1절연형 게이트트랜지스터이고;
상기 스위치소자를 구동하기 위한 회로는, 상기 제 1절연형 게이트트랜지스터와는 다른 특성을 지닌 제 2절연형 게이트트랜지스터를 구비하는 것을 특징으로 하는 반도체장치가 제공된다.
여기서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 1게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터의 드레인영역은, 저불순물농도영역을 포함하는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터는, 상기 제 1게이트에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하고, 상기 제 2절연형 게이트트랜지스터의 드레인영역내에는 저불순물농도영역이 배치되어 있는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터는, CMOS회로를 개재해서 상기 제 1게이트에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 소스폴로워(follower)트랜지스터를 구비하는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터의 웰전위는, 소스전위와 드레인전위의 양쪽과는 다른 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터의 드레인영역은, 상기 제 1반도체영역보다도 얕게 형성된 저불순물농도영역을 지니는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터의 드레인영역은, 상기 제 1반도체영역과 동일한 깊이를 지닌 저불순물농도영역을 지니는 것이 바람직하다.
상기 제 2반도체영역은 상기 제 1반도체영역보다도 깊게 형성되어 있는 것이 바람직하다.
상기 제 1절연형 게이트트랜지스터는, 희생소자분리영역을 개재시키는 일없이 어레이상태로 복수개 배열되어 있는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터는, 저전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터인 것이 바람직하다.
상기 스위치소자를 구동하기 위한 회로는, 상기 제 2절연형 게이트트랜지스터를 지닌 저전압 CMOS회로와, 상기 저전압 CMOS회로에 의해 제어되는 고전압 CMOS회로를 구비하고, 상기 고전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터는, 상기 제 1절연형 게이트트랜지스터를 제조하는 방법과 동일한 방법으로 제조된 DMOS형 트랜지스터인 것이 바람직하다.
본 발명의 상기 반도체장치는, 상기 고전압 CMOS회로를 개재해서 상기 제 1게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 또 구비하는 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터는, 상기 제 2도전형의 상기 웰내에 형성된 제 1도전형의 소스 및 드레인영역을 포함하는 것이 바람직하다.
상기 부하로서 작용하는 전열변환기가 상기 스위치소자의 드레인에 접속되어 일체화되어 있는 것이 바람직하다.
상기 특성은 역치, 파괴전압 및 기판전류로부터 선택된 적어도 1종인 것이 바람직하다.
본 발명의 다른 양상에 의하면, 부하에 전류를 흐르게 할 수 있는 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치에 있어서,
상기 스위치소자는, DMOS형 트랜지스터이고;
상기 스위치소자를 구동하기 위한 회로는 상기 DMOS형 트랜지스터와는 다른 특성을 지닌 MOS형 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치가 제공된다.
여기서, 상기 MOS형 트랜지스터는 상기 DMOS형 트랜지스터와 동일한 도전형인 것이 바람직하다.
상기 MOS형 트랜지스터의 드레인영역은 저불순물농도영역을 지니는 것이 바람직하다.
상기 MOS형 트랜지스터는, 상기 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생하는 레벨시프트회로를 구성하고, 상기 드레인영역내에 저불순물농도영역이 배치되어 있는 것이 바람직하다.
상기 MOS형 트랜지스터는, CMOS회로를 개재해서 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 소스폴로워트랜지스터인 것이 바람직하다.
상기 MOS형 트랜지스터의 웰전위는, 소스전위와 드레인전위의 양쪽과는 다른 것이 바람직하다.
상기 MOS형 트랜지스터의 드레인영역은, 상기 DMOS형 트랜지스터의 채널로 되는 베이스영역보다도 얕게 형성된 저불순물농도영역을 지니는 것이 바람직하다.
상기 MOS형 트랜지스터의 드레인영역은, 상기 DMOS형 트랜지스터의 채널로 되는 베이스영역과 동일한 깊이를 지닌 저불순물농도영역을 지니는 것이 바람직하다.
상기 DMOS형 트랜지스터의 채널로 되는 베이스영역은 저농도로 도핑된 드레인영역보다도 깊게 형성되어 있는 것이 바람직하다.
상기 DMOS형 트랜지스터는, 희생소자분리영역을 개재시키는 일없이 어레이상태로 복수개 배열되어 있는 것이 바람직하다.
상기 MOS형 트랜지스터는, 저전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터인 것이 바람직하다.
상기 스위치소자를 구동하기 위한 회로는, 상기 MOS형 트랜지스터를 지닌 저전압 CMOS회로와, 상기 저전압 CMOS회로에 의해 제어되는 고전압 CMOS회로를 구비하고, 상기 고전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터는, 상기 DMOS형 트랜지스터를 제조하는 방법과 동일한 방법으로 제조된 DMOS형 트랜지스터인 것이 바람직하다.
본 발명의 상기 반도체장치는, 상기 고전압 CMOS회로를 개재해서, 상기 스위치소자로서 기능하는 상기 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 또 구비하는 것이 바람직하다.
상기 DMOS형 트랜지스터는, 상기 제 2도전형의 상기 웰내에 형성된 제 1도전형의 소스 및 드레인영역을 포함하는 것이 바람직하다.
상기 부하로서 작용하는 전열변환기가 상기 DMOS형 트랜지스터의 드레인에 접속되어 일체화되어 있는 것이 바람직하다.
상기 DMOS형 트랜지스터는,
제 1도전형의 반도체기판의 하나의 주면에 배치된 제 2도전형의 제 1반도체영역과;
상기 제 1반도체영역내에 배치된 제 1도전형의 제 2반도체영역과;
상기 제 2반도체영역과 제 1반도체영역사이의 pn접합이 종단하는 표면에 절연막을 개재해서 배치된 제 1게이트전극과;
상기 제 2반도체영역내의 제 1게이트전극의 일단부쪽에 배치된 제 2도전형의 제 1소스영역과;
상기 제 1반도체영역내에 배치된 제 2도전형의 제 1드레인영역을 지닌 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터 또는 MOS형 트랜지스터는, 상기 제 1절연형 게이트트랜지스터 또는 DMOS형 트랜지스터에 비해서, 온저항이 1배이상이고, 동작파괴전압이 2/3배이하인 것이 바람직하다.
상기 제 2절연형 게이트트랜지스터 또는 MOS형 트랜지스터는, 상기 제 1절연형 게이트트랜지스터 또는 MOS형 트랜지스터에 비해서, 온저항이 1배이상이고, 또 동작범위내에서의 최대기판전류가 10배이상인 것이 바람직하다.
본 발명의 또다른 양상에 의하면, 전열변환기로부터 발생된 열을 이용해서 액체를 분사하는 액체젯장치에 있어서,
상기 반도체장치와;
부하로 되는 상기 전열변환기에 대응해서 배치된 토출구와;
상기 전열변환기에 공급되는 액체를 함유하는 용기와;
상기 반도체장치에 파워전압을 공급하는 파워회로를 구비한 것을 특징으로 하는 액체젯장치가 제공된다.
본 발명의 다른 양상에 의하면, 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치의 제조방법에 있어서,
제 1도전형의 반도체기판의 표면에, 제 2도전형의 제 1반도체영역을 형성하는 공정과;
상기 제 1반도체영역상에, 게이트절연막을 형성하는 공정과;
상기 제 1반도체영역의 표면상에 상기 게이트절연막을 개재해서 제 1게이트전극을, 상기 반도체기판의 표면상에 상기 게이트절연막을 개재해서 제 2게이트전극을 형성하는 공정과;
상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입에 의해, 상기 제 1반도체영역내에 상기 제 1반도체영역보다도 고농도를 지닌 제 1도전형의 제 2반도체영역을 형성하는 공정과;
상기 제 2게이트전극을 마스크로 한 제 2도전형의 불순물의 이온주입에 의해 상기 반도체기판내에 제 2도전형의 저농도로 도핑된 드레인영역을 형성하는 공정과;
상기 제 2반도체영역의 표면쪽에 상기 제 1게이트전극을 마스크로 한 이온주입에 의해 제 2도전형의 제 1소스영역을 형성하고, 상기 제 1반도체영역의 표면쪽에 제 2도전형의 제 1드레인영역을 형성하고, 상기 반도체기판의 표면쪽에 이온주입에 의해 제 2도전형의 제 2소스영역을 형성하고, 상기 제 2게이트전극쪽에 상기 저농도로 도핑된 드레인영역의 말단부로부터 떨어지도록 제 2도전형의 제 2드레인영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
이 예에 있어서, 상기 제 2반도체영역은, 상기 제 1반도체영역을 전기적으로 절연하도록, 상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입 및 열처리에 의해, 상기 제 1반도체영역보다도 고농도로, 또, 상기 제 1반도체영역보다도 깊게 형성해도 된다.
본 발명의 또다른 양상에 의하면, 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치의 제조방법에 있어서,
제 1도전형의 반도체기판의 표면에, 제 2도전형의 제 1반도체영역을 복수개 형성하는 공정과;
상기 복수의 제 1반도체영역상에, 게이트절연막을 형성하는 공정과;
상기 복수의 제 1반도체영역의 한쪽 표면상에 상기 게이트절연막을 개재해서 제 1게이트전극을, 상기 반도체기판과 상기 복수의 제 1반도체영역의 다른 한쪽사이의 pn접합이 종단하는 표면상에 상기 게이트절연막을 개재해서 제 2게이트전극을 형성하는 공정과;
상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입에 의해, 상기 복수의 제 1반도체영역중의 하나속에 제 1도전형의 제 2반도체영역을 형성하는 공정과;
상기 제 2반도체영역의 표면쪽상에 상기 제 1게이트전극을 마스크로 한 불순물의 이온주입에 의해 제 2도전형의 제 1소스영역을 형성하고, 상기 제 1반도체영역의 표면쪽에 제 2도전형의 제 1드레인영역을 형성하고, 상기 반도체기판의 표면쪽에 제 2도전형의 제 2소스영역을 형성하고, 상기 반도체기판과 상기 제 1반도체영역간의 pn접합으로부터 떨어지도록 상기 제 1반도체영역의 표면쪽상에 제 2도전형의 제 2드레인영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
이 예에 있어서, 상기 제 2반도체영역은, 상기 복수의 제 1반도체영역중 하나를 분리하도록, 상기 제 1반도체영역보다도 고농도로, 또, 상기 제 1반도체영역보다도 깊게 형성해도 된다.
이하, 본 발명의 바람직한 실시형태예에 대해 보다 상세히 설명한다.
도 1(a) 및 도 1(b)는 각각 스위치소자 및 해당 스위치소자를 구동하기 위한 회로를 구성하는 소자의 단면구조를 표시한 것이다.
(1)은, 제 1도전형(이 예에 있어서는 p형)의 반도체기판, (2)는 제 2도전형(이 예에서는 n형)의 제 1반도체영역, (3)은 게이트절연막, (4)는 게이트전극, (5)는 제 1도전형의 제 2반도체영역인 베이스영역, (7)은 소스영역, (8)은 고농도드레인영역이다. 이들 영역은 DMOS(double diffused metal oxide semiconductor)형 트랜지스터(20)를 형성한다.
도 1(a)에 표시한 스위치소자로서 기능하는 DMOS형 트랜지스터(20)는 미리 충분히 깊게 형성되어 있던 웰영역(2)내에 베이스영역(5)을 형성한다. 상기 웰영역(2) 및 베이스영역(5)은 각각 절연형 게이트트랜지스터에 있어서 드레인 및 채널로서 기능한다. 그 때문에, 채널로 되는 영역에 불순물을 도입해서 드레인을 형성하기 위해 종래 채택되던 순서와는 반대로, 드레인으로 되는 영역에 불순물을 도입해서 채널로 되는 베이스영역을 형성하므로, 드레인의 농도를 채널의 농도보다도 낮게 설정하는 것이 가능하다. 베이스영역(5)과 웰영역(2)사이의 pn접합은, 게이트절연막(3)이 형성되는 반도체본체의 표면상에서 종단된다.
상기 트랜지스터의 파괴전압은, 드레인의 파괴전압에 따라 결정되고, 드레인의 농도가 낮을 수록 그리고 드레인의 깊이가 깊을 수록 트랜지스터의 파괴전압이 높아진다. 이 때문에, 정격전압을 높게 설정할 수 있어, 대전류를 흐르게 할 수 있고, 고속동작을 실현할 수 있다.
또, DMOS형 트랜지스터(20)의 유효채널길이는, 베이스영역(5)과 소스영역(7)간의 횡방향 확산량의 차에 의해 결정된다. 이 횡방향 확산량은 물리적 계수에 의거해서 결정되므로, 유효채널길이를 비교적 짧게 설정할 수 있고, 온저항치를 낮게 할 수 있다. 이러한 전류치의 저감에 의해, 단위치수당 보다 많은 양의 전류를 흐르게 하는 것이 가능하여, 고속동작화, 에너지절약화 및 고집적화가 가능해진다.
또한, 베이스영역(5)과 소스영역(7)은, 양쪽 모두, 게이트전극(4)을 마스크로 한 이온도입에 의해 자기정합적(셀프 얼라인먼트) 방식으로 형성될 수 있으므로, 얼라인먼트에 기인한 치수차를 생기게 하는 일없이 MIS형 전계효과트랜지스터를 제조할 수 있어, 역치의 편차를 억제할 수 있다.
또, 필요에 따라, 베이스영역(5)의 깊이를 웰영역(2)의 바닥보다도 깊게 설정해서, 반도체기판에 연속하도록 하면, 베이스영역(5)과 웰영역간의 희생소자분리영역을 형성하는 일없이 DMOS형 트랜지스터를 어레이상태로 복수개 배열할 수 있다. 그 결과, DMOS형 트랜지스터가 점유하는 면적을 감소시킬 수 있다. 또한, 부하에 접속되는 배선의 레이아웃에 관한 설계의 자유도도 향상된다.
도 1(b)는 도 1(a)에 표시한 스위치소자를 구동하기 위한 회로에 포함된 소자로서 기능하는 MOS형 트랜지스터를 표시한 것이다.
이 예에 있어서는, (1)은 제 1도전형의 반도체기판이고, (13)은 게이트절연막, (14)는 게이트전극, (16)은 경우에 따라 형성되는 저농도로 도핑된 드레인영역, (17)은 소스영역, (18)은 게이트전극으로부터 횡방향으로 떨어져서 형성된 고농도로 도핑된 드레인영역이다.
MOS형 트랜지스터(30)에 있어서와 마찬가지로, 전계완화드레인영역(저농도로 도핑된 드레인영역)(16)이 형성되어 있는 구조를 적용할 경우, 채널과 저농도로 도핑된 드레인간의 pn접합의 말단부로부터 떨어져서 고농도로 도핑된 드레인영역(18)이 형성되고, 또 게이트전극으로부터도 떨어지게 되어, 소스와 드레인간의 파괴전압을, 게이트전극에 대해 셀프 얼라인먼트방식으로 소스와 드레인영역이 형성되어 있는 통상의 MSO형 트랜지스터보다도 높게 설정할 수 있다.
또, MOS형 트랜지스터(30)는 DMOS형이 아니므로, 채널길이를 자유롭게 설계할 수 있으므로, 임의의 역치전압을 설정할 수 있다.
또한, 도 1(a) 및 도 1(b)에 표시한 트랜지스터는 역치, 파괴전압 혹은 기판전류의 점에서 특성이 상호 다른 트랜지스터이지만, 이들은, 기판(1)으로서 실리콘기판 등의 동일한 기판을 이용해서 서로 일체화할 수 있다. 그 결과, 부하에 대전류를 흐르게 할 수 있고, 스위치소자의 파괴전압도 증대시켜 기판전류를 억제할 수 있다. 또, 스위치소자를 구동하기 위한 회로를 자유롭게 설계할 수 있다.
도 1(a) 및 도 1(b)에 표시한 바와 같은 2종류의 트랜지스터를 사용할 경우, 예를 들면, 도 2에 표시한 회로구조를 실현할 수 있다.
도 2에 있어서, (43)은 전열변환기로서의 부하이고, 도 1(a)에 표시한 트랜지스터(20)를 구성하는 스위치소자(41)는, 부하(43)와 저(低)기준전압(VGNDH)이 인가되는 저전위측 배선(48)사이에 접속되어 있다.
이 예에 있어서는, 스위치소자(41)를 구동하는 회로의 일례로서, 레벨시프트회로와 CMOS회로와 논리회로를 지닌 회로구조를 채택한다.
스위치소자(41)의 게이트에는, pMOS형 트랜지스터(44)와 nMOS형 트랜지스터(45)를 지닌 고전압 CMOS회로가 접속되고, CMOS회로의 입력단자에는, AND게이트(46)가 접속되어 있다. CMOS회로의 고전위측에는, 중간기준전압(VHT)을 부여하는 레벨시프트회로가 접속되어 있다.
레벨시프트회로로서, 도 1(b)에 표시한 바와 같이 MOS형 트랜지스터(30)를 구성하는 소스폴로워회로소자(42)를 사용하는 것이 바람직하다. 레벨시프트회로는, 고전위측 배선(47)으로부터 공급되는 고기준전압(VH)보다도 약 수볼트 내지 십 수볼트만큼 낮은 기준전압(VHT)을 발생한다.
기준전압(VHT)은 CMOS회로의 pMOS형 트랜지스터(44)를 통해서 스위치소자(41)의 게이트에 인가될 수 있다.
고전압 CMOS회로는, AND게이트(46)와 같은 논리회로에 의해 제어된다. 이런 유형의 논리회로는, CMOS회로에 의해 구성될 수도 있다. AND게이트(46)의 구동전압(VDD)은 기준전압(VHT)보다도 훨씬 낮으므로, 논리회로를 저전압 CMOS회로에의해 구성할 수 있다.
기준전압(VHT)이 그다지 높지 않은 경우에는, 고전압 CMOS회로를 구성하는 트랜지스터는, 도 1(a) 및 도 1(b)에 표시한 것과는 달리, 저농도로 도핑된 드레인영역(전계효과완화드레인영역)이 형성되어 있지 않은 통상의 MOS형 트랜지스터에 의해 구성할 수 있다.
바람직하게는, 도 1(b)에 표시한 오프셋 MOS형 트랜지스터를, 고전압 CMOS회로내에 적어도 nMOS형 트랜지스터(45)로서 사용해도 된다. 보다 바람직하게는, 도 1(a)에 표시한 DMOS형 트랜지스터를 nMOS형 트랜지스터(45)로서 사용해도 된다.
AND게이트(46)와 같은 논리회로는, 도 1(a)에 표시한 DMOS형 트랜지스터에 의해서가 아니라, 도 1(b)에 표시한 트랜지스터 또는 상기 2종의 트랜지스터와는 달리 저농도로 도핑된 드레인영역을 지니지 않는 일반적인 MOS형 트랜지스터에 의해 구성할 수 있다.
이상 설명한 바와 같이, DMOS형 트랜지스터를 스위치소자로서 사용하고, DMOS형 트랜지스터와는 다른 특성(역치, 파괴전압, 기판전류 등으로부터 선택된 적어도 하나)을 지닌 비DMSO형 트랜지스터를 스위치소자를 구동하기 위한 회로의 적어도 일부에 사용함으로써, 절연형 게이트트랜지스터를 포함하는 고성능 반도체장치를 제조하는 것이 가능하고, 또, 그 내부에 대전류를 흐르게 할 수 있고, 또, 고파괴전압에서의 고속구동, 에너지절약화 및 고집적화가 가능해진다.
또한, 저농도 드레인영역(16)을 웰영역(2)의 깊이와 동등하게 설정하면, 마찬가지의 단일프로세스에 있어서 저농도로 도핑된 드레인영역(16)과 웰영역(2)을 형성하는 것이 가능하다.
또, 기준전압(VHT)이 그다지 높지 않을 경우, 고전압 CMOS회로를 구성하는 pMOS형 트랜지스터로서, 반도체기판(1)내에 웰영역(2)과 마찬가지의 도전형을 지닌 n형 웰영역을 형성한 후, 상기 n형 웰영역에 p형 소스 및 드레인영역을 형성함으로써 얻어진 pMOS형 트랜지스터를 사용하여, 저농도로 도핑된 드레인영역을 지니지 않은 일반적인 MOS형 트랜지스터로 구성할 수 있다.
이 예에 있어서는, 스위치소자로서 DMOS를 이용하는 고내압 액체젯장치용의 구동회로를 예시하고, 설명한다.
스위치소자의 파괴전압에 관한 문제를 해결하기 위해, 도 20에 표시한 DMOS형 트랜지스터(20)를 상정할 수 있다.
도 20을 참조하면, (152)는 부하로서 기능하는 전열변환기(141), DMOS형 트랜지스터(20) 및 MOS형 트랜지스터(도시생략)가 일체화된 소자기판을 표시하고, (153)은 토출구, (154)는 배선전극, (155)는 액체통로, (156)은 천정판이라 불리는 부재 등이다.
DMOS형 트랜지스터(20)의 구조는, 상기 통상의 MOS형 트랜지스터의 구조와는 달리, 드레인에 채널을 형성함으로써 파괴전압을 크게 결정하는 드레인의 깊이를 형성하는 동시에 저불순물농도로 드레인을 형성하여, 파괴전압에 관한 문제를 해소할 수 있다.
그러나, DMOS형 트랜지스터(20)는 상기한 바와 같은 스위치소자와 같은 특성에 관해 고성능을 지니지만, 아날로그소자로서는 오히려 불편하다. 절연형 게이트트랜지스터는, 게이트길이, 즉, 아날로그소자의 채널길이를 포토리소그라피 마스크로 조정함으로써 임의의 역치전압을 얻도록 설계하고, 또, 아날로그소자는, 백게이트전압이 기판에 인가되는 회로구조를 견딜 필요가 있다.
DMOS형 트랜지스터(20)의 채널길이는, 베이스층과 소스층간의 횡방향 확산량의 차에 의해 결정되어, 해당 채널길이는 통상의 절연형 게이트트랜지스터보다도 짧아 마스크로 조정할 수 없다.
또한, 기준전압(VHT)이 높을 경우에, DMOS형 트랜지스터(20)를 스위치소자로서 사용하고, 레벨시프트회로에 통상의 MIS형 트랜지스터를 사용하면, 스위치소자를 구동하는 레벨시프트소자의 파괴전압이 불충분해진다.
보다 구체적으로는, 도 21에 표시한 회로구조의 경우, (VDD)를 5.0V 내지 3.3V로 설정하면, (VDD)는 고레벨신호로서 AND게이트(46)로부터 소스접지 CMOS인버터 등의 CMOS회로(52)를 통과한 후, 스위치소자(41)의 게이트에 입력된다.
여기서 특히 중요한 것은, CMOS회로(52)에 인가되는 임의의 전압(VHT)이다. (VHT)는, 스위치소자(41)의 온저항이 최소로 되도록 설계되어 있다. 그 이유는, 스위치소자(41)의 온저항이 최소로 되면, 스위치소자를 구성하는 MOS형 트랜지스터의 치수를 최소로 할 수 있기 때문이다.
(VHT)를 집적회로내에서 생성하고자 할 경우, 집적회로내의 공급전압(VH)으로부터 전압레벨을 변경할 필요가 있다.
이를 위해서, 소스폴로워를 레벨시프트회로내에 삽입해서 정전압을 얻는 것이 바람직하다.
레벨시프트회로를 도 21에 편입시킬 경우, 도 2에 표시한 상기 회로구조가 얻어진다.
이 경우, 예를 들면, 최고공급전압(VH)을 30V, 최저기준전압(VGNDH)을 0V라 가정해서 중간기준전압(VHT)을 12V로 설정하면, 레벨시프트회로내에 사용되는 소스폴로워트랜지스터에 -12V의 백게이트전압이 인가되고, 드레인과 소스간에 필요한 파괴전압은 18V이상으로 된다.
이상 설명한 바와 같이, 우수한 스위치특성을 지닌 DMOS형 트랜지스터를 스위치소자로서 채택할 경우, 임의의 역치전압을 설정할 수 있는 동시에 논리회로의 공급전압보다도 높은 백게이트전압조차 견딜 수 있는 아날로그특성을 지닌 중간파괴전압을 필요로 한다.
이 경우, 저농도로 도핑된 드레인영역을 지닌 비DMOS형의 오프셋 MOS형 트랜지스터를, 레벨시프트회로를 구성하는 트랜지스터로서 사용하는 것이 바람직하다.
또, 기준전압(VHT)이 높을 경우, 고내압 CMOS회로의 nMOS형 트랜지스터(45)내의 채널과 드레인간의 파괴전압도 높게 설정하는 것이 바람직하다. 이것을 얻기 위해, 도 1(b)에 표시한 바와 같은 오프셋 nMOS형 트랜지스터, 보다 바람직하게는 도 1(b)의 것과 마찬가지의 DMOS형 트랜지스터를 nMOS형 트랜지스터(45)로서 사용하는 것이 바람직하다.
이와 같이 해서 본 발명에 따라 얻어진 액체젯장치는, 상기 반도체장치와, 상기 반도체장치의 스위치소자에 접속된 부하로서 기능하는 전열변환기와, 잉크 등의 액체를 분사하는 토출구를 포함한다.
(제 1실시형태예)
다음에, 본 발명의 제 1실시형태예를 첨부도면을 참조하면서 설명한다. 스위치소자 및 구동회로소자의 단면구조는 도 1(a) 및 도 (b)에 표시한 것과 마찬가지이다.
(1)은 제 1도전형의 반도체기판, (2)는 제 2도전형의 제 1반도체영역인 웰영역, (3)은 게이트절연막, (4)는 게이트전극, (5)는 제 1도전형의 제 2반도체영역인 베이스영역, (7)은 게이트전극의 좌측단부에 정합되어 있는 소스영역, (8)은 웰영역과 베이스영역간의 pn접합의 단부로부터 도면의 우측으로 떨어지고, 또, 게이트전극으로부터 횡방향으로 떨어져서 형성된 고농도로 도핑된 드레인영역이다.
도1(a)에 표시한 DMOS형 트랜지스터(20)는, 미리 충분히 깊게 형성된 웰영역(2)내에 베이스영역을 형성하고, 웰영역(2)과 베이스영역(5)은, 각각 MIS형 전계효과트랜지스터에 있어서의 드레인 및 채널로서 기능한다.
또, DMOS형 트랜지스터(20)의 유효채널길이는, 베이스영역(5)과 소스영역(7)간의 횡방향 확산량의 차에 의해 결정된다. 해당 횡방향 확산량은 물리적인 계수에 의해 결정되므로, 유효채널길이를 짧게 설정할 수 있어, 온저항을 저감시키는 것이 가능하다.
또, 베이스영역(5)과 소스영역(7)의 양쪽 모두, 게이트전극(4)을 마스크로 한 이온도입에 의한 셀프 얼라인먼트방식으로 형성되므로, 얼라인먼트에 의한 치수차가 발생하지 않아, DMOS형 트랜지스터의 역치의 편차를 억제하는 것이 가능하다.
도 1(b)는 도 1(a)에 표시한 스위치소자를 구동하기 위한 회로에 포함된 오프셋 MOS형 트랜지스터(30)를 표시한 것으로, (1)은 제 1도전형의 반도체기판이고, (13)은 게이트절연막, (14)는 게이트전극, (16)은 저농도로 도핑된 드레인영역, (17)은 게이트전극의 좌측단부에 정합되어 있는 소스영역, (18)은 게이트전극으부터 횡방향으로 떨어져서 형성된 고농도로 도핑된 드레인영역이다.
드레인영역(18)쪽에 전계완화드레인영역(16)이 배치되어 있고, 채널과 저농도로 도핑된 드레인간의 pn영역의 말단부로부터 떨어지고 또 게이트전극으로부터 떨어지도록 고농도로 도핑된 드레인영역(18)이 형성되어 있으므로, 소스와 드레인간의 파괴전압을 높게 설정하는 것이 가능하다.
또, 채널길이는, 포토리소그라피용의 최소기계가공치수이상을 지니는 한 자유롭게 설정할 수 있으므로, 임의의 역치전압을 설정할 수 있어, 백게이트전압을 견딜 수 있는 아날로그특성을 부여함으로써, 설계의 자유도를 허용할 수 있다.
도 1(a) 및 도 1(b)에 표시한 상호 다른 특성을 지닌 2종류의 트랜지스터(20), (30)는, 기판(1)으로서 실리콘기판 등의 동일 기판을 이용해서 함께 일체화할 수 있다. 그 결과, 도 2에 표시한 바와 같이 이들이 부하에 일체화된 집적회로를 실현할 수 있다.
도 2를 참조하면, (43)은 저항치(RH)를 지닌 전열변환기 등의 부하이고, 그의 저전위측 배선(48)에는, 스위치소자(41)로서의 DMOS형 트랜지스터(20)가 접속되어 있다. 스위치소자(41)의 게이트에는, CMOS형 인버터가 접속되어 있고, CMOS형 인버터의 입력단자에는 AND게이트(46)가 접속되어 있다. 도 1(b)에 표시한 오프셋 MOS형 트랜지스터(30)는, CMOS형 인버터의 고전위측에 기준전압(VHT)을 부여하는 레벨시프트회로에 사용된다. 논리회로를 구성하는 트랜지스터는, 도 1(a) 및 도 1(b)에 표시한 것과는 달리, 저농도로 도핑된 드레인영역을 지니지 않은 일반적인 MOS형 트랜지스터로 구성할 수 있다.
고전압 CMOS회로내의 pMOS형 트랜지스터(44)는, 저농도로 도핑된 드레인영역을 지니지 않은 일반적인 MOS형 트랜지스터로 구성할 수 있다.
도 3은, 1개의 스위치소자(41)로서 사용되는 1개의 DMOS형 트랜지스터의 보다 바람직한 예의 단면도이다.
바람직하게는 도 3에 표시한 바와 같은 스위치소자(41)로서, 동일 기판상에 소스와 드레인이 교대로 배열되어 있는 DMOS형 트랜지스터를 채용해도 된다. 그 이유는, 상기 구조는, 복수의 DMOS형 트랜지스터가 병렬로 접속되어 있는 구조와 등가이고, 패시브소자인 부하(43)에 흐르게 할 수 있는 전류를 증대시킬 수 있기 때문이다.
도 4는, 복수의 부하를 선택적으로 구동시킬 수 있는 회로의 개략을 표시한 것으로, 3개의 유닛에 대응하는 부분을 나타낸다. 이들 유닛의 각각은, 부하(43), 해당 부하(43)에 전류를 흐르게 할 수 있는 스위치소자(41) 및 해당 스위치소자(41)를 구동하기 위한 스위치를 포함한다.
도 2를 참조해서 상기 설명한 바와 같이, 중간레벨의 구동전압(VHT)이 스위치소자(41)의 게이트에 인가되면, 스위치소자(41)가 온으로 절환되어, 스위치소자(41)에 접속된 부하(43)에 전류가 흐른다.
그 결과, 유닛이 반도체기판상에 어레이상태로 배열되어 있을 경우, 이들은 열을 이용하는 기록장치로서 사용할 수 있다.
다음에, 본 실시형태예에 따른 반도체장치의 제조방법에 대해 설명한다.
도 5(a), 도 5(b), 도 5(c), 도 5(d) 및 도 5(e)는, 본 발명에 사용되는 반도체장치를 제조하는 각 공정의 단면도이다. 도 5(a)에 표시한 바와 같이, p형 반도체기판(1)의 표면상에 n형 웰영역(2)을 형성한다. n형 웰영역(2)은, 이온주입법 등을 이용해서 p형 반도체기판(1)상에 선택적으로 형성한다. 또, p형 웰영역은, 에피택셜성장법을 이용해서 p형 반도체기판(1)의 전체 표면상에 n형 웰영역(2)을 형성함으로써 선택적으로 형성할 수 있다.
다음에, 도 5(b)에 표시한 바와 같이, n형 웰영역(2)상에, 예를 들면, 수소연소산화법에 의해 막두께 약 50nm의 게이트산화막(3)을 성장시키고, 이 게이트산화막(3)상에, 예를 들면, LPCVD(Low Pressure Chemical vapor deposition)법에 의해 막두께 약 300nm의 다결정 실리콘을 퇴적한다. 이 다결정 실리콘에는, LPCVD법으로 해당 다결정 실리콘을 퇴적하는 동시에, 예를 들면, 인을 도핑하거나, 또는 퇴적후에, 예를 들면, 이온주입법이나 고상확산법을 이용해서, 예를 들면, 인을 도핑해서 소망의 배선저항치로 되도록 한다. 그 후, 포토리소그라피에 의해 패터닝을 행하여, 다공질 실리콘막을 에칭한다. 그 결과, MIS형 전계효과트랜지스터의 게이트전극(4), (14)을 형성할 수 있다. 이 때, 제 1 게이트전극(4)은 제 1 n형 웰영역(2)상에 형성하고, 반도체기판의 표면상에는 제 2게이트전극(14)을 형성한다.
다음에, 도 5(c)에 표시한 바와 같이, 포토레지스트(도시생략)를 도포하고, 포토리소그라피에 의해서 패터닝을 행한다. 또, 게이트전극(4)을 마스크로 해서, p형 불순물, 예를 들면, 붕소를 선택적으로 이온주입하고, 전기로에서 예를 들면, 1100℃에서 60분간 열처리를 행하여, 웰영역(2)내에 베이스영역(5)을 형성한다. 열처리는 DMOS형 트랜지스터(20)의 채널영역을 결정하게 되므로, 해당 열처리조건은, 웰영역(2)의 깊이와 농도 및 그 안에 함유된 불순물의 종류 뿐만 아니라, 베이스영역(5)의 농도와, 그 안에 함유된 불순물의 종류에 따라 결정된다.
이어서, 도 5(d)에 표시한 바와 같이, 포토레지스트(도시생략)를 도포하고, 포토리소그라피에 의해 패터닝을 행하고, 게이트전극(14)을 마스크로 해서 n형 불순물, 예를 들면, 인을 선택적으로 이온주입하여, 게이트전극(14)의 우측단부와 정합하고 있는 전계완화드레인영역(16)을 형성한다. 이 전계완화드레인영역(16)은 MOS형 트랜지스터(30)의 파괴전압과 온저항치 결정시의 주요요소이다. 그 때문에, 그의 소망의 농도와 깊이를 얻기 위해, 전기로에서 예를 들면, 1000℃에서 30분간 열처리를 행해도 된다.
다음에, 도 5(e)에 표시한 바와 같이, 예를 들면, 비소의 이온주입에 의해 제 1소스영역(7), 제 1드레인영역(8), 제 2소스영역(17) 및 제 2드레인영역(18)을 형성하고 나서, 전기로에서 950℃에서 30분간 열처리를 행한다. 여기서, 제 1소스영역(7)은 게이트전극을 마스크로 한 이온주입에 의해 형성하므로, 제 1소스영역(7)은 게이트전극에 대해서 셀프 얼라인먼트방식으로 형성될 수 있다.
그 후, 도시하지는 않았으나, CVD법에 의해서 산화막을 퇴적해서 층간절연막을 형성하고, 콘택트를 개구해서, 배선을 결선하여, 집적회로를 완성한다. 필요에 따라, 다층배선을 사용해도 된다. 배선부를 제작하는 동안, 부하로서 기능하는 전열변환기를 함께 형성할 수 있다.
이하, 주요부의 보다 상세한 제조방법에 대해 설명한다. MOS형 트랜지스터(30)는, DMOS형 트랜지스터(20)보다도 높은 온저항치를 지녀도 아무런 문제는 없다. 그 이유는, MOS형 트랜지스터(30)의 경우에 대전류를 흐르게 할 필요가 없기 때문이다. 따라서, 전계완화드레인영역(16)을 형성하기 위한 이온주입의 적정량은, 제 2드레인영역(18)에 대한 것의 1/10 내지 1/10000정도이고, 그 깊이는 베이스영역(5)의 깊이의 2/3 내지 1/10정도면 충분하다.
또, 제 2드레인영역(18)은 게이트전극(14)으로부터 거리(d1)만큼 떨어져서 형성한다. 이 거리(d1)는 DMOS형 트랜지스터(20)와 밸런스를 취할 필요에 의해 일정하지는 않지만, 적절한 거리는 1.0 내지 5.0㎛정도이다.
이와 같이 해서 제조된 DMOS형 트랜지스터(20)의 VDS-ID(드레인전압 대 드레인전류)특성, VG-ID(게이트전압 대 드레인전류)특성 및 VG-ABSIW(게이트전압 대 웨이퍼전류절대치)특성을 도 6(a) 및 도 6(b)에 표시하고, 마찬가지로, MOS형 트랜지스터(30)의 VDS-ID특성, VG-ID특성 및 ABSIW특성을 도 7(a) 및 도 7(b)에 표시한다. 이와 같이 해서, 이들 도면으로부터 명백한 바와 같이, MIS형 전계효과트랜지스터의 동작범위는, 부하저항(R)에 의해 제어하고, 그 동작파괴전압은 ABSIW에 의해 표시된 기판(웨이퍼)전류치에 의해 결정된다.
상기한 바와 같이 해서 제조된 MOS형 트랜지스터(30)는 DMOS형 트랜지스터(20)에 비해서, 온저항이 1배이상이고, 동작파괴전압이 2/3배이하이다. 또, MOS형 트랜지스터(30)는, DMOS형 트랜지스터(20)에 비해서, 온저항이 1배이상이고, 그의 최대기판전류치가 10배이상이다.
즉, DMOS형 트랜지스터(20)는 낮은 온저항과, 높은 파괴전압과, 낮은 기판전류를 지니므로, 해당 DMOS형 트랜지스터(20)는 스위치소자로서 바람직하다.
(제 2실시형태예)
본 실시형태예는, 상기 실시형태예에 있어서 스위치소자를 구성하는 DMOS형 트랜지스터의 구조를 변형한 것으로, 그 이외의 구조는 상기 실시형태예의 것과 동일하다.
도 8은 스위치소자어레이의 일부의 단면도이다. 본 실시형태예에 사용된 DMOS형 트랜지스터(21)에 있어서는, 횡방향으로 웰영역(2)을 완전히 분리시키기 위해, 기판의 p형 영역에 이르도록 베이스영역(5)을 깊게 형성한다. 이 구조에 의하면, 각 세그먼트의 드레인을 서로 전기적으로 분리할 수 있다.
따라서, 도 3의 구조에 있어서처럼 인접하는 유닛간에 희생소자분리영역을 필요로 하지 않으므로, 점유면적이 적고, 또한, DMOS형 트랜지스터를 서로 병렬로 접속할 때의 설계의 자유도도 높다.
도 9(a), 도 9(b), 도 9(c), 도 9(d) 및 도 9(e)는, 본 발명의 제 2실시형태예에 의한 반도체장치를 제조하는 각 공정의 단면도이다.
도 9(a) 및 도 9(b)에 표시한 공정은, 제 1실시형태예의 것과 동일하므로, 여기서는, 그 후에 수행해야 할 공정만을 설명한다.
포토레지스트(도시생략)를 도포하고, 포토리소그라피를 통해서 패터닝을 행한다. 또, 게이트전극(4)을 마스크로 해서, p형 불순물, 예를 들면, 붕소를 선택적으로 이온주입하고, 전기로에서 예를 들면, 1100℃에서 180분간 열처리를 행하여, 웰영역(2)을 전기적으로 분리하기 위한 베이스영역(5)을 형성한다(도 9(c)). 이 열처리는, 웰영역(2)을 분리하도록, 베이스영역(5)이 웰영역(2)보다도 깊게 되도록 설계하는 것이 중요하며, 해당 열처리조건은, 웰영역(2)의 깊이와 농도 및 그 안에 함유된 불순물의 종류 뿐만 아니라, 베이스영역(5)의 농도와, 그 안에 함유된 불순물의 종류에 따라 결정된다. 베이스영역(5)의 최상부 표면의 불순물의 농도는 예를 들면, 1×1015/㎤ 내지 1×1019/㎤에서 선택할 수 있다.
이어서, 포토레지스트(도시생략)를 도포하고, 포토리소그라피에 의해 패터닝을 행하고, 게이트전극(14)을 마스크로 해서 n형 불순물, 예를 들면, 인을 선택적으로 이온주입하여, 게이트전극(14)의 우측단부와 정합하고 있는 전계완화드레인영역(16)을 형성한다(도 9(d)). 이 전계완화드레인영역(16)은 MOS형 트랜지스터(30)의 파괴전압과 온저항치 결정시의 주요요소이다. 그 때문에, 그의 소망의 농도와 깊이를 얻기 위해, 전기로에서 예를 들면, 1000℃에서 30분간 열처리를 행해도 된다.
다음에, 도 9(e)에 표시한 바와 같이, 예를 들면, 비소의 이온주입에 의해 제 1소스영역(7), 제 1드레인영역(8), 제 2소스영역(17) 및 제 2드레인영역(18)을 형성하고 나서, 전기로에서 950℃에서 30분간 열처리를 행한다. 여기서, 제 1소스영역(7) 및 제 2소스영역(17)은 게이트전극을 마스크로 한 이온주입에 의해 형성하므로, 제 1소스영역(7) 및 제 2소스영역(17)은 게이트전극에 대해서 셀프 얼라인먼트방식으로 형성될 수 있다. 거리(d2)는 상기 거리(d1)와 마찬가지 방식으로 설계해도 된다.
그 후, 도시하지는 않았으나, CVD법에 의해서 산화막을 퇴적해서 층간절연막을 형성하고, 콘택트를 개구해서, 배선을 결선한다. 필요에 따라, 다층배선을 사용해도 된다. 배선부를 제작하는 동안, 전열변환기 등의 부하를 함께 형성한다.
본 실시형태예에 의하면, 웰영역(2)을 분리하도록, 베이스영역(5)을 웰영역(2)보다도 깊게 형성하는 구조이기 때문에, 각 세그먼트의 드레인을 서로 전기적으로 분리시킬 수 있다. 그 결과, 본 발명에 의한 반도체장치를 어레이형태로 배치한 경우에도, 해당 반도체장치는 도 4에 표시한 간단한 회로구조로 실현할 수 있어, 비용저감이 가능하다.
이상 설명한 바와 같이, 본 실시형태예에 의한 반도체장치 및 그 제조방법에 있어서는, 스위치소자의 드레인의 N형 도펀트농도를 채널의 p형 도펀트농도보다도 낮게 설정할 수 있고, 또, 드레인을 충분히 깊게 형성할 수 있으므로, 고파괴전압에 의해 대전압화를 가능하게 하고, 낮은 온저항에 의해 고속동작화 및 대전류화를 가능하게 함으로써, 고집적화 및 에너지절약화를 얻을 수 있다. 또한, 스위치소자를 구동하기 위한 회로에는, 아날로그특성을 지닌 중간파괴전압소자를 지니므로, 제조비를 현저하게 증대시키는 일없이, 자유로운 설계와 고성능화가 가능한 반도체장치를 실현할 수 있다.
본 발명의 본 실시형태예에 의한 액체젯헤드는, 상기 설명한 바와 같이 해서 제조한 반도체장치의 절연층(도시생략)상에, 알루미늄 등으로 이루어진 배선과 질화탄탈 등으로 이루어진 발열저항층을 지닌 발열저항부재(전열변환기)를 형성하고, 토출구 및 해당 토출구에 연통하는 잉크통로를 형성하기 위하여, 성형수지나 필름으로 이루어진 천정판 등의 토출구형성부재를 조합시킴으로써 제작한다(도 20 참조). 이어서, 잉크수용탱크를 접속하여, 장치본체상에 탑재하고, 해당 장치에 파워(즉, 전원)회로로부터 공급전압을 인가하면, 해당 장치는 잉크젯프린터 등의 액체젯장치로서 작동한다.
(제 3실시형태예)
다음에, 본 발명의 다른 실시형태예를, 첨부도면을 참조해서 설명한다. 도 10(a) 및 도 10(b)는, 각각 본 발명에 의한 스위치소자 및 구동회로소자의 단면구조도이고, 도 11(a), 도 11(b), 도 11(c) 및 도 11(d)는, 이들 소자를 제조하는 공정을 설명하는 단면도이다.
도 10(a)는, 도 1(a)에 표시한 구조와 동일한 본 발명에 사용되는 스위치소자의 일례를 표시한 것이다.
도 10(b)는 도 10(a)에 표시한 스위치소자를 구동하기 위한 회로에 포함된 소자를 표시한 것으로, (1)은 제 1도전형의 반도체기판, (12)는 제 2도전형의 제 1반도체영역인 웰영역, (13)은 게이트절연막, (14)는 게이트전극, (17)은 게이트전극의 좌측단부에 정합하고 있는 소스영역, (18)은 게이트전극으로부터 횡방향으로 떨어져서 형성된 고농도드레인영역이다.
MOS형 트랜지스터(31)는, 드레인영역(18)쪽에 저농도로 도핑된 드레인으로서 동작하는 웰영역(12)을 지니고, 채널과 저농도로 도핑된 드레인영역간의 pn접합으로부터 떨어지고 또 게이트전극으로부터 떨어져서 형성된 고농도로 도핑된 드레인영역(18)을 포함한다. 소스와 드레인사이, 그리고 드레인과 채널사이의 파괴전압은, 소스와 드레인이 게이트전극에 대해서 셀프 얼라인먼트방식으로 형성되어 있는 종래의 MOS형 트랜지스터의 것보다도 높게 설정할 수 있다. 또, 상기 소자는 DMOS형 트랜지스터(20)에 있어서의 웰영역(2)과 동일한 불순물농도와 동일한 깊이로 형성할 수 있으므로, 전계완화드레인영역(12)은 DMOS형 트랜지스터(20)의 웰영역(2)과 동시에 형성할 수 있다. 따라서, 상기 영역(12)이 형성되어 있어도, 마스크의 수 및 제조비는 증대되지 않는다.
또, 채널길이를 자유롭게 설계할 수 있으므로, 임의의 역치전압을 설정할 수 있고, 또, 높은 전압에 견딜 수 있는 아날로그특성을 부여할 수 있어, 설계의 자유도를 실현할 수 있다.
다음에, 도 10(a)에 표시한 트랜지스터에서와 마찬가지로 실리콘기판 등의 공통 기판을 이용해서 도 10(b)에 표시한 오프셋 MOS형 트랜지스터(31)를 함께 집적할 수 있으므로, 도 2에 표시한 간단한 회로구조를 실현할 수 있다.
본 실시형태예에 의한 오프셋 MOS형 트랜지스터는, 고전압 CMOS회로 혹은 레벨시프트회로를 구성하는 트랜지스터로서 적절하게 사용된다.
도 11(a), 도 11(b), 도 11(c) 및 도 11(d)는, 본 발명의 제 3실시형태예에 의한 반도체장치의 각 제조공정의 단면도이다. 도 11(a)에 표시한 바와 같이, p형 반도체기판(1)의 표면상에 제 1 n형 웰영역(2) 및 제 2 n형 웰영역(12)을 형성한다. n형 웰영역(2), (12)은, p형 반도체기판(1)상에 선택적으로 형성한다. 또, p형 반도체기판(1)의 전체표면상에, n형 웰영역(2), (12)으로 되는 공통 에피택셜층을 에피택셜성장법을 이용해서 형성하고, 또, p형 웰영역은, 공통 에피택셜층에 선택적으로 형성함으로써, n형 웰영역(2), (12)을 서로 분리시킬 수 있다.
다음에, 도 11(b)에 표시한 바와 같이, n형 웰영역(2)상에, 예를 들면, 수소연소산화법에 의해 막두께 약 50nm의 산화실리콘으로 이루어진 게이트절연막(3)을 성장시키고, 이 게이트산화막(3)상에, 예를 들면, LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 막두께 약 300nm의 다결정 실리콘을 퇴적한다. 이 다결정 실리콘에는, LPCVD법으로 해당 다결정 실리콘을 퇴적하는 동시에, 예를 들면, 인을 도핑하거나, 또는 퇴적후에, 예를 들면, 이온주입법이나 고상확산법을 이용해서, 예를 들면, 인을 도핑해서 소망의 배선저항치로 되도록 한다. 그 후, 포토리소그라피에 의해 패터닝을 행하여, 다공질 실리콘막을 에칭한다. 그 결과, DMOS형 트랜지스터(20)의 제 1게이트전극(4)과 오프셋 MOS형 트랜지스터(31)의 게이트전극(14)을 형성할 수 있다. 이 때, 제 1 게이트전극(4)은 제 1 n형 웰영역(2)상에 형성하고, 제 2 n형 웰영역(12)과 반도체기판(1)사이의 pn접합이 종단하는 표면상에는 제 2게이트전극(14)을 형성한다.
다음에, 포토레지스트(도시생략)를 도포하고, 포토리소그라피에 의해서 패터닝을 행한다. 또, 게이트전극(4)을 마스크로 해서, p형 불순물, 예를 들면, 붕소를 선택적으로 이온주입하고, 전기로에서 예를 들면, 1100℃에서 60분간 열처리를 행하여, 웰영역(2)내에 베이스영역(5)을 형성한다(도 11(c)). 열처리는 DMOS형 트랜지스터(20)의 채널영역을 결정하게 되므로, 해당 열처리온도나 기간은, 웰영역(2)의 깊이와 농도 및 해당 웰영역(2)안에 함유된 불순물의 종류 뿐만 아니라, 베이스영역(5)의 농도와, 해당 베이스영역(5)안에 함유된 불순물의 종류에 따라 결정된다.
이어서, 도 11(d)에 표시한 바와 같이, 예를 들면, 비소의 이온주입에 의해 제 1소스영역(7), 제 1드레인영역(8), 제 2소스영역(17) 및 제 2드레인영역(18)을 형성하고 나서, 전기로에서 950℃에서 30분간 열처리를 행한다. 여기서, 제 1소스영역(7) 및 제 2소스영역(17)의 양쪽은 모두, 게이트전극을 마스크로 한 이온주입에 의해 형성하므로, 제 1소스영역(7) 및 제 2소스영역(17)은 게이트전극에 대해서 셀프 얼라인먼트방식으로 형성될 수 있다.
그 후, 도시하지는 않았으나, CVD법을 통해서 산화막 등의 절연물질을 퇴적해서 층간절연막을 형성하고, 콘택트를 개구해서, 배선을 형성하고, 각각의 소자를 결선해서 집적회로를 완성한다. 필요에 따라, 다층배선을 사용해도 된다. 배선부를 제작하는 동안, 전열변환기 등의 부하를 함께 제작할 수 있다.
본 실시형태예에 의하면, 도 11에 표시한 오프셋 MOS형 트랜지스터(31)의 전계완화드레인영역을, 제 2 n형 웰영역(12)에 의해 형성할 수 있으므로, 마스크를 증대시키는 일없이 스위치소자를 구동하기 위한 회로내에 아날로그특성을 지닌 중간파괴전압소자를 형성함으로써, 자유로운 설계와 고성능화가 가능한 반도체장치를 실현할 수 있다.
이하, 주요부의 보다 상세한 제조방법에 대해 설명한다. 트랜지스터(31)의 온저항을 DMOS형 트랜지스터(20)보다도 높게 설정해도 문제는 없다. 그 이유는, 트랜지스터(31)의 대전류화가 불필요하기 때문이다. 또, 소정의 타당한 정도의 동작파괴전압을 확보할 수 있는 한 문제는 발생하지 않는다. 따라서, 웰영역(12)을 형성하기 위한 이온주입의 적정량은, 제 2드레인영역(18)에 대한 것의 1/10 내지 1/10000정도이고, DMOS형 트랜지스터(20)의 특성을 주로 고려해서 설정해도 된다.
또, 제 2드레인영역(18)은 게이트전극(14)으로부터 거리(d1)만큼 떨어져서 형성한다. 이 거리(d1)는 1.0 내지 5.0㎛정도로 설정하는 것이 적절하다.
이와 같이 해서 제조된 DMOS형 트랜지스터의 VDS-ID(드레인전압 대 드레인전류)특성, VG-ID(게이트전압 대 드레인전류)특성 및 VG-ABSIW(게이트전압 대 웨이퍼전류절대치)특성을 도 6(a) 및 도 6(b)에 표시하고, 마찬가지로, MOS형 트랜지스터(30)의 VDS-ID특성, VG-ID특성 및 ABSIW특성을 도 7(a) 및 도 7(b)에 표시한다.
(제 4실시형태예)
본 실시형태예는, 상기 실시형태예에 있어서 스위치소자를 구성하는 DMOS형 트랜지스터의 구조를 변형한 것으로, 그 이외의 구조는 상기 실시형태예의 것과 동일하다.
본 실시형태예에 의한 반도체장치의 스위치소자어레이의 일부의 단면도는 도 8에 표시한 것과 마찬가지이다. 본 실시형태예에 사용된 DMOS형 트랜지스터(21)에 있어서는, 횡방향으로 웰영역(2)을 완전히 분리시키기 위해, 기판의 p형 영역에 이르도록 베이스영역(5)을 깊게 형성한다. 이 구조로 인해, 각 세그먼트의 드레인을 서로 전기적으로 분리할 수 있다.
따라서, 도 3 또는 도 11에 표시한 구조에 있어서처럼 희생소자분리영역을 필요로 하지 않으므로, 점유면적이 적고, 또한, DMOS형 트랜지스터를 서로 병렬로 접속할 때의 설계의 자유도도 높다.
도 12(a), 도 12(b), 도 12(c) 및 도 12(d)는, 본 발명의 제 4실시형태예에 의한 반도체장치의 제조방법을 설명하는 단면도이다.
도 12(a)에 표시한 바와 같이, p형 단결정실리콘 등의 반도체기판(1)을 준비하고, 해당 반도체기판내로 인 또는 비소 등의 n형 불순물을 주입하여 n형 웰영역(2), (12)을 동시에 형성한다. 또는, n형 에피택셜층을 형성한 후, 웰영역의 주변부에 p형 불순물을 도입해서, p형 웰분리영역을 형성해도 된다.
다음에, 도 12(b)에 표시한 바와 같이, 기판의 표면을 산화해서 게이트절연막(3)을 형성한 후, 마찬가지 프로세스에 의해 게이트전극(4), (14)을 형성한다.
또, 포토레지스트(도시생략)를 도포하고, 포토리소그라피를 통해서 패터닝을 행한다. 또, 게이트전극(4)을 마스크로 해서, p형 불순물, 예를 들면, 붕소를 선택적으로 이온주입하고, 전기로에서 예를 들면, 1100℃에서 180분간 열처리를 행하여, 웰영역(2)을 전기적으로 분리하기 위한 베이스영역(5)을 형성한다(도 12(c)). 이 열처리는, 웰영역(2)을 분리하도록, 베이스영역(5)이 웰영역(2)보다도 깊게 되도록 채택하는 것이 중요하며, 해당 열처리조건은, 웰영역(2)의 깊이와 농도 및 해당 웰영역(2)안에 함유된 불순물의 종류 뿐만 아니라, 베이스영역(5)의 농도와, 해당 베이스영역(5)안에 함유된 불순물의 종류에 따라 결정된다.
이어서, 도 12(d)에 표시한 바와 같이, 예를 들면, 비소의 이온주입에 의해 제 1소스영역(7), 제 1드레인영역(8), 제 2소스영역(17) 및 제 2드레인영역(18)을 동시에 형성하고 나서, 전기로에서 950℃에서 30분간 열처리를 행한다. 여기서, 제 1소스영역(7) 및 제 2소스영역(17)의 양쪽은 모두, 게이트전극을 마스크로 한 이온주입에 의해 형성하므로, 제 1소스영역(7) 및 제 2소스영역(17)은 게이트전극에 대해서 셀프 얼라인먼트방식으로 형성될 수 있다. 거리(d2)는 상기 거리(d1)와 마찬가지 방식으로 설계해도 된다.
그 후, 도시하지는 않았으나, CVD법을 통해서 산화막 등의 절연물질을 퇴적해서 층간절연막을 형성하고, 콘택트를 개구해서, 배선을 결선한다. 필요에 따라, 다층배선을 사용해서 집적회로를 완성해도 된다. 배선부를 제작하는 동안, 전열변환기 등의 부하를 함께 제작할 수 있다.
본 실시형태예에 의하면, 웰영역(2)을 분리하도록, 베이스영역(5)을 웰영역(2)보다도 깊게 형성하는 구조이기 때문에, 각 세그먼트의 드레인을 서로 전기적으로 분리시킬 수 있다. 그 결과, 본 발명에 의한 반도체장치를 어레이형태로 배치해서 기록장치로서 사용할 경우에도, 도 4에 표시한 간단한 회로구조를 실현할 수 있어, 비용저감이 가능하다.
이상 설명한 바와 같이, 본 실시형태예에 의한 반도체장치 및 그 제조방법에 있어서는, 스위치소자의 드레인의 N형 도펀트농도를 채널의 P형 도펀트농도보다도 낮게 설정할 수 있고, 또, 드레인을 충분히 깊게 형성할 수 있으므로, 고파괴전압에 의해 대전압화를 가능하게 하고, 낮은 온저항에 의해 고속동작화 및 대전류화를 가능하게 함으로써, 고집적화 및 에너지절약화를 얻을 수 있다. 또한, 스위치소자를 구동하기 위한 회로에는, 아날로그특성 및 중간파괴전압을 지닌 소자를 포함하므로, 제조비를 현저하게 증대시키는 일없이, 자유로운 설계와 고성능화가 가능한 반도체장치를 실현할 수 있다.
(제 5실시형태예)
본 실시형태예는 DMOS형 트랜지스터의 어레이를 개량한 것으로, 그의 평면구조는 도 13에 표시되어 있다. 본 예에 있어서는, 다수의 유닛을 지닌 반도체장치중 2개의 유닛만이 도시되어 있다.
본 실시형태예에서는, 희생소자분리영역을 개재시키는 일없이 서로 인접해서 이루어진 DMOS형 트랜지스터에 있어서, 3개의 인접한 드레인을 서로 공통으로 접속한 후, 1개의 전열변환기 등의 부하(43)에 접속하고 있다.
소스는 DMOS형 트랜지스터 전체에 공통으로 접속되어 있다.
각각의 소스는, 게이트전극을 통해서 3개의 드레인의 양쪽에 배치되어 있다. 소스는, DMOS형 트랜지스터의 채널을 형성하는 베이스영역에 단락되어 있다. 또한, 그들의 배열방향에 있어서의 DMOS형 트랜지스터의 단면에 대해서는, 단면이 유닛 내에 혹은 인접하는 유닛에 들어가는 것에 관계없이 도 8에 표시한 소정의 패턴이 반복되고 있다.
(제 6실시형태예)
본 실시형태예에 의한 반도체장치의 회로구조가 도 14에 표시되어 있다.
도 14를 참조하면, (43)은 전열변화기 등의 부하이고, 도 13에 표시한 바와 같은 DMOS형 트랜지스터는, 저기준전압(VGNDH)이 인가되는 저전위측 배선(48)과 부하(43)사이에 스위치소자(41)로서 접속되어 있다.
본 예에 있어서는, 스위치소자(41)를 구동하는 회로의 일례로서, 레벨시프트회로(49), CMOS회로(52) 및 논리회로(46)를 지닌 동시에 또한 래치(54)와 시프트레지스터(55)를 지닌 회로구성을 채용한다.
스위치소자(41)의 게이트에는, pMOS형 트랜지스터(44)와 nMOS형 트랜지스터(45)를 지닌 고전압 CMOS회로(52)가 접속되어 있고, CMOS회로의 입력단자에는 AND게이트로 이루어진 논리회로(46)가 접속되어 있다. CMOS회로의 고전위측에는, 중간기준전압(VHT)을 부여하는 레벨시프트회로(49)가 접속되어 있다.
레벨시프트회로(49)로서, 도면에 도시한 바와 같은 MOS형 트랜지스터(42)의 소스폴로워회로를 사용한다. 레벨시프트회로(49)는 고전위측 배선(47)으로부터 공급된 고기준전압(VHH)보다도 수 볼트 내지 십 수 볼트정도 낮은 기준전압(VHT)을 발생한다.
기준전압(VHT)은 고전압 CMOS회로(52)의 pMOS형 트랜지스터(44)를 통해서 스위치소자(41)의 게이트에 인가될 수 있다.
고전압 CMOS회로(52)는, AND게이트(46) 등의 논리회로에 의해 제어된다. 이 논리회로는 CMOS회로에 의해 구성될 수도 있다. AND게이트(46)의 구동전압(VDD)은 기준전압(VHT)보다도 훨씬 낮으므로, 논리회로는 저전압 CMOS에 의해 구성할 수 있다.
본 예에 있어서는, 고전압 CMOS회로(52)를 구성하는 트랜지스터중 nMOS형 트랜지스터(45)로서, DMOS형 트랜지스터를 사용한다. 또한, 트랜지스터(50)도 nMOS형 트랜지스터(45)의 경우와 마찬가지로 DMOS형 트랜지스터로 형성하는 것이 바람직하다.
AND게이트(46) 등의 논리회로에 사용되는 트랜지스터는, DMOS형 트랜지스터가 아니라 게이트전극에 대해서 셀프 얼라인먼트되는 소스영역과 드레인영역을 지닌 MOS형 트랜지스터로 형성된다.
또, 레벨시프트회로(49)에 있어서의 소스폴로워트랜지스터(42)는, 도 1(a) 또는 도 1(b)에 표시한 바와 같이, 중간파괴전압을 지닌 오프셋 MOS형 트랜지스터로 이루어져 있다.
이상 설명한 바와 같이, 스위치소자(41)로서 고내전압 DMOS형 트랜지스터를 사용하고, 스위치소자(41)를 구동하기 위한 회로중, 스위치소자의 게이트에 전압을 공급하는 CMOS회로(52)의 하나에 있어서의 트랜지스터(45), (50)는 스위치소자(41)용의 DMOS형 트랜지스터와 마찬가지의 제조방법으로 제조된 고파괴전압 DMOS형 트랜지스터로 이루어져 있다.
다음에, 레벨시프트회로(49)의 소스폴로워소자(42)로서 중간파괴전압을 지닌 오프셋 MOS형 트랜지스터를 사용하고, 낮은 공급전압을 지닌 논리회로로서 저파괴전압 MOS형 트랜지스터를 사용한다.
그 결과, 고속동작 및 부하구동용량이 높으며, 아날로그 및 논리의 양쪽을 지닌 신뢰성 높은 반도체집적회로를 저렴하게 제공할 수 있다.
(제 7실시형태예)
본 실시형태예에 의한 반도체장치의 단면구조가 도 15에 표시되어 있다.
본 실시예에 있어서는, 고전압 CMOS회로에 있어서의 스위치소자(41) 및 nMOS형 트랜지스터로서 DMOS형 트랜지스터를 사용한다.
고전압 CMOS회로에 있어서의 pMOS형 트랜지스터(44)와 저전압 CMOS 논리회로(46)에 있어서의 nMOS형 트랜지스터 및 pMOS형 트랜지스터는, 상기 DMOS형 트랜지스터와는 다른 특성을 지닌 MOS형 트랜지스터로 이루어져 있다.
이하, 도 15에 표시한 반도체장치의 제조방법에 대해 설명한다.
저농도의 p형 단결정 실리콘 등으로 이루어진 반도체기판(1)을 준비한다.
다음에, 상기 반도체기판(1)의 소정부분에 인 또는 비소 등의 N형 불순물을 도입하고, DMOS형 트랜지스터의 저농도로 도핑된 드레인(2)과 pMOS형 트랜지스터의 n형 웰(62)을 형성하는 반도체영역을 동시에 형성한다.
상기 반도체기판(1)의 표면상에 비교적 두꺼운 산화실리콘으로 이루어진 전계절연막(64)을 형성한다. 상기 전계절연막(64)은, DMOS형 트랜지스터의 드레인쪽상의 게이트절연막으로서 기능하는 동시에, CMOS형 트랜지스터용의 소자분리영역으로서 기능한다.
비교적 얇은 산화실리콘으로 이루어진 게이트절연막(63)을 형성한 후, 다결정 실리콘으로 이루어진 전극재료를 퇴적하고 나서, 패터닝하여 게이트전극(4), (65), (66)을 형성한다.
게이트전극(4)을 이온주입마스크로서 이용해서, DMOS형 트랜지스터의 소스가 형성될 부분에 붕소 등의 P형 불순물을 이온주입한 후, 열처리를 행하여, p형 베이스영역(5)이 n형 반도체영역(2)을 통과하도록 p형 베이스영역(5)을 형성한다. 이어서, pMOS형 트랜지스터가 형성될 영역을 포토레지스트 마스크로 덮고, 이온주입마스크로서 게이트전극(4)과 전계절연막(64)을 이용해서, nMOS형 트랜지스터의 소소와 드레인으로 되는 부분에 인 혹은 비소 등의 n형 불순물을 이온주입한 후, 열처리를 행하여, 고농도로 도핑된 n형 반도체영역(7), (8), (60)을 형성한다.
소정 부분을 포토레지스트 마스크로 덮고, 이온주입마스크로서 게이트전극(66)을 이용해서, DMOS형 트랜지스터의 소스영역(7)의 일부(73) 및 pMOS형 트랜지스터의 소스 및 드레인(61)으로 되는 부분에 붕소 등의 p형 불순물을 이온주입한다. 그 후, 열처리를 행하여 고농도로 도핑된 p형 반도체영역(61), (73)을 형성한다. 이 때, DMOS형 트랜지스터부분에 있어서는, p형 반도체영역(73)이, 소스영역(7)의 pn접합을 통해 파괴되도록 형성한다. 이러한 구성에 의해, 후속의 공정에서 소스와 베이스가 용이하게 단락된다. 산화실리콘으로 이루어지고 인 혹은 붕소가 도핑된 절연막(67)을 퇴적하고, 소스, 드레인 및 게이트위쪽의 절연막(67)의 부분을 에칭하여 소정 위치에 콘택트구멍을 형성한다.
DMOS형 트랜지스터의 소스전극(72) 및 드레인전극(71), 드레인 전극(71)과 MOS 형 트랜지스터의 소스 및 드레인전극(68)을 형성하기 위하여, 구리를 함유하는 알루미늄 등의 도체를 퇴적한 후, 소정의 배선형상으로 패터닝한다.
산화실리콘 등으로 이루어진 제 1층간절연막(69)을 퇴적하고, 소정의 위치에 관통구멍을 형성한다.
부하로서 기능하는 전열변환기(43)의 열저항층(75)을 형성하기 위하여, 표면상에 붕화 하프늄, 질화실리콘탄탈, 탄탈릭 알루미늄 등을 퇴적하고, 그 위에 구리를 함유하는 알루미늄 등의 도체를 퇴적한다. 도체(74) 및 열저항층(75)을 건식에칭에 의해 소정의 배선형상으로 패터닝하여, 발열부로 되는 도체(74)의 일부를 습식에칭에 의해 선택적으로 제거한다.
그 후, 질화실리콘 등으로 이루어진 보호층(70)을 퇴적한다.
이와 같이 해서, 도 15에 표시한 단면구조를 지닌 반도체장치를 얻는다.
본 실시형태예에 있어서, 드레인측의 게이트전극은, 길이방향으로 반도체기판으로부터 떨어지도록 형성하고, 셀프 얼라인먼트방식으로 형성된 고농도로 도핑된 드레인영역의 말단부는, 전계절연막을 이용해서, 횡방향에 있어서 베이스영역(5)으로부터 떨어지도록 형성한다. 이와 같이 해서, 드레인측의 DMOS형 트랜지스터의 파괴전압은 현저하게 향상된다.
또, pMOS형 트랜지스터의 n형 웰로 되는 반도체영역(62)은, DMOS형 트랜지스터의 저농도 드레인영역으로 되는 반도체영역(2)을 형성하는 방법과 마찬가지 방법으로 형성함으로써, CMOS회로의 제조비를 저감한다.
도 15에는 도시되어 있지 않지만, 도 14에 표시한 레벨시프트회로를 이용할 경우, 필요에 따라, 도 1(b) 혹은 도 10(b)에 표시한 오프셋 MOS형 트랜지스터를 이용하는 것이 바람직하다.
DMOS형 트랜지스터로서 전계절연막을 이용하지 않고도 도 8에 표시한 구조를 채용가능하거나 또는 도 1(a) 또는 도 10(a)에 표시한 구조를 채용하는 것이 가능함은 물론이다.
본 발명의 본 실시형태예에 의한 잉크젯헤드는, 상기 각 실시형태예에 의한 반도체의 절연층(도시생략)상에 알루미늄으로 이루어진 배선과 질화탄탈로 이루어진 열저항층을 형성한 후, 토출구와 해당 토출구와 연통하는 잉크통로를 형성하기 위해 성형수지나 필름으로 이루어진 천정판 등의 토출구형성부재를 조합시킴으로써 제작한다. 이어서, 잉크탱크를 접속하여, 프린터본체상에 탑재하고, 해당 본체의 파워회로로부터 공급전압을 인가하면, 화상처리회로로부터 해당 헤드에 화상데이터를 공급함으로써, 잉크젯프린터로서 작동한다.
도 16은, 본 발명의 일실시형태예에 의한 잉크젯헤드를 설명하는 도면으로, 잉크젯헤드의 일부를 표시한 것이다.
도 2 또는 도 14에 표시한 회로가 제작되어 있는 소자기판(152)상에, 전류의 흐름을 허용하는 전기신호의 수신시 열을 발생하고, 해당 열에 의해 발생된 기포에 의해 토출구(153)로부터 잉크를 분사하는 복수의 전열변환기(히터)(141)가 일렬로 배열되어 있다. 각 전열변환기는, 각각의 전열변환기를 구동하기 위한 전기신호를 공급하는 배선전극(154)을 구비하고, 해당 배선전극의 일단부쪽은 후술하는 스위치소자(41)에 전기적으로 접속되어 있다.
상기 전열변환기(141)에 대응하는 위치에 배치된 토출구(153)에 잉크를 공급하기 위한 각 통로(155)는, 해당 토출구(153)의 각각에 대응해서 배치되어 있다. 토출구(153)와 통로(155)를 규정하는 벽은 홈(溝)부재(156)상에 형성되고, 해당 홈부재(156)는 상기 소자기판(152)에 접속됨으로써, 통로(155)와 잉크를 복수의 통로(155)에 공급하기 위한 공통 액실(157)을 규정한다.
도 17은, 본 발명의 소자기판(152)이 일체화된 잉크젯기록헤드의 구조를 표시한 것으로, 프레임부재(158)내에 소자기판(152)이 일체화되어 있다. 토출구(153) 및 통로(155)를 구성하는 상기 부재(156)는, 소자기판상에 부착되어 있다. 다음에, 장치쪽으로부터의 전기신호를 수신하는 접촉패드(159)를 구비하여, 각종 구동신호로 되는 전기신호를 장치본체의 제어기로부터 가요성 프린트기판(160)을 통해 소자기판(152)으로 공급한다.
도 18은, 본 발명의 잉크젯헤드를 적용한 잉크젯장치의 일실시형태예를 설명하는 도면으로, 잉크젯기록장치(IJRA)의 개략을 표시한 것이다.
구동모터(5013)의 정/역회전과의 연동시 구동력전달기어(5011), (5009)를 통해 회전하는 리드스크루(5005)의 나선홈(5004)과 걸어맞춤하는 캐리지(HC)는 핀(도시생략)을 지니고, 화살표 a 및 b로 표시한 방향으로 왕복운동을 행한다.
(5002)는 캐리지이동범위에 걸쳐 기록매체전송수단으로서 기능하는 플래튼(5000)에 대해서 용지를 압압하는 용지가압판이다. (5007), (5008)은 포토커플러에 의해, 캐리지의 레버(5006)가 이 영역에 존재하는 것을 확인한 때 모터(5013) 등의 회전방향의 절환을 행하는 홈(home)위치검출수단이다. (5016)은, 기록헤드의 앞쪽 표면을 캐핑하는(즉, 덮는) 캡부재(5022)를 지지하기 위한 부재이고, (5015)는 캡부재(5022)의 내부를 흡인하여 캡내부구멍(5023)을 통해 기록헤드의 흡인회복을 행하는 흡인수단이다. (5017)은, 클리닝블레이드이고, (5019)는 해당 블레이드(5017)를 전후진 가능하게 하는 부재이다. 클리닝블레이드(5017) 및 부재(5019)는 본체지지판(5018)에 지지되어 있다. 상기 블레이드(5017)는 이 모양으로 제한되지 않고, 공지의 클리닝블레이드를 이 예에 적용가능함은 물론이다. 또, (5012)는, 흡인회복을 위한 흡인을 개시하기 위한 레버로, 캐리지와 걸어맞춤된 캠(5020)의 이동과 연합해서 이동하고, 구동모터로부터의 구동력은, 클러치스위치 등의 공지의 전달수단에 의해 제어된다.
캐핑, 클리닝 및 흡인회복은, 캐리지가 홈위치쪽 영역에 왔을 때 리드스크루(5005)의 작용에 의해 그들의 대응하는 위치에서 소망의 처리를 행하도록 구성되어 있다. 그러나, 공지의 타이밍에 소망의 동작을 행할 경우, 이 예에서는 다른 구조를 채용할 수도 있다. 상기 구조는, 그들 자체로서 또는 그들의 복합구조로서 우수한 발명이며, 본 발명의 바람직한 구조예를 나타낸다.
단, 이 장치는, 소자기판(152)에 공급전압, 화상신호, 구동제어신호 등을 공급하기 위한 전기회로로 이루어진 제어기구동신호공급수단(도시생략)을 지닌다.
이상, 설명한 바와 같이, 본 발명에 의하면, 스위치소자에 사용되는 MIS형 전계효과트랜지스터의 드레인의 농도는, 채널의 농도보다도 낮게 설정할 수 있고, 또, 드레인을 충분히 깊게 형성할 수 있으므로, 고내전압에 의해 대전류를 흐르게 할 수 있고, 낮은 온저항에 의한 고속동작을 가능하게 함으로써, 고집적화와 에너지절약화를 실현할 수 있다. 또, 어레이상태로 배열된 복수개의 트랜지스터를 필요로 하는 반도체에 있어서도, 비용을 증대시키는 일없이, 소자간의 분리가 용이하게 행해질 수 있다.
또, 스위치소자를 구동하기 위한 회로에, 임의의 역치전압을 설정할 수 있고, 백게이트전압에 견딜 수 있는 아날로그특성을 지닌 동시에 중간파괴전압을 지닌 소자를, 비용을 증대시키는 일없이 형성할 수 있으므로, 자유로운 설계와 고성능인 반도체를 실현할 수 있다.
본 발명의 바람직한 실시형태예의 상기 설명은 예시와 설명을 목적으로 한 것으로, 본 발명은 개시된 정확한 형태로 제한 혹은 배제되는 것은 아니며, 상기 교시를 감안해서 각종 변형과 수정이 가능하고, 또는 본 발명의 실행으로부터 각종 변형과 수정을 얻을 수 있다. 또, 당업자라면, 본 발명의 원리와 그 실제 적용을 설명하기 위해 채택해서 설명한 각 실시형태예를 이용해서, 실용에 적합하도록 각종 실시형태로 또한 각종 변형예로 변경가능하다. 본 발명의 범주는 첨부된 청구범위 및 그들과 등등한 것으로 규정되는 것으로 한다.
도 1(a)는 본 발명에 사용되는 스위치소자를 표시한 단면도
도 1(b)는 본 발명에 사용되는 구동회로소자를 표시한 단면도
도 2는 본 발명의 일실시예에 의한 반도체장치의 회로도
도 3은 본 발명에 사용된 하나의 스위치소자를 표시한 단면구성도
도 4는 본 발명의 일실시예에 의한 반도체장치의 동작을 설명하는 선도
도 5(a), 도 5(b), 도 5(c), 도 5(d) 및 도 5(e)는 본 발명의 제 1실시형태예에 의한 반도체장치를 제조하는 공정을 표시한 단면도
도 6(a) 및 도 6(b)는 본 발명에 사용되는 DMOS형 트랜지스터의 전기특성을 표시한 그래프
도 7(a) 및 도 7(b)는 본 발명에 사용되는 MOS형 트랜지스터의 전기특성을 표시한 그래프
도 8은 본 발명에 사용되는 DMOS형 트랜지스터를 표시한 단면도
도 9(a), 도 9(b), 도 9(c), 도 9(d) 및 도 9(e)는 본 발명의 제 2실시형태예에 의한 반도체장치를 제조하는 공정을 표시한 단면도
도 10(a)는 본 발명에 사용되는 스위치소자를 표시한 단면도이고, 도 10(b)는 본 발명에 사용되는 구동회로소자를 표시한 단면도
도 11(a), 도 11(b), 도 11(c) 및 도 11(d)는 본 발명의 제 3실시형태예에 의한 반도체장치를 제조하는 공정을 표시한 단면도
도 12(a), 도 12(b), 도 12(c) 및 도 12(d)는 본 발명의 제 4실시형태예에 의한 반도체장치를 제조하는 공정을 표시한 단면도
도 13은 본 발명의 제 5실시형태예에 의한 반도체장치의 스위치소자를 표시한 정면도
도 14는 본 발명의 제 6실시형태예에 의한 반도체장치를 표시한 회로도
도 15는 본 발명의 제 7실시형태예에 의한 반도체장치를 표시한 회로도
도 16은 본 발명의 일실시형태예에 의한 액체젯헤드의 일부를 표시한 도면
도 17은 본 발명의 일실시형태예에 의한 액체젯헤드의 외관을 표시한 도면
도 18은 본 발명의 일실시형태예에 의한 액체젯장치를 표시한 도면
도 19는 종래의 기록헤드를 표시한 개략 단면도
도 20은 상기 기록헤드를 표시한 개략 단면도
도 21은 전류를 부하에 흐르게 하는 회로의 회로도
<도면의 주요부분에 대한 부호의 설명>
1: 제 1도전형의 반도체기판
2, 62: 제 2도전형의 제 1반도체영역(n형 웰영역)
3, 63: 게이트절연막(게이트산화막) 4, 65, 66: 게이트전극
5: 베이스영역 7, 17: 소스영역
8: 고농도 드레인영역 13: 게이트절연막
14: 게이트전극
16: 저농도로 도핑된 드레인영역(전계완화드레인영역)
18: 고농도로 도핑된 드레인영역
20, 21: DMOS(double diffused metal oxide semiconductor)형 트랜지스터
30, 31: MOS형 트랜지스터 41: 스위치소자
42: 소스폴로워회로 43: 부하(전열변환기)
44: pMOS형 트랜지스터 45: nMOS형 트랜지스터
46: AND게이트(논리회로) 47: 고전위측 배선
48: 저전위측 배선 49: 레벨시프트회로
50: 트랜지스터 52: CMOS회로
54: 래치 55: 시프트레지스터
60: 고농도로 도핑된 n형 반도체영역
64: 전계절연막 67: 절연막
68, 71: 드레인전극 69: 제 1층간절연막
70: 보호층 72: 소스전극
73: p형 반도체영역 74: 도체
75: 열저항층 141: 전열변환기(히터)
152: 소자기판 153: 토출구
154: 배선전극 155: 액체통로
156: 천정판 158: 프레임부재
159: 접촉패드 160: 가요성 프린트기판
5000: 플래튼 5002: 용지가압판
5004: 나선홈 5005: 리드스크루
5006: 레버 5007, 5008: 홈(home)위치검출수단
5009, 5011: 구동력전달기어 5012: 레버
5013: 구동모터 5015: 흡인수단
5016: 지지부재 5017: 클리닝블레이드
5018: 본체지지판 5020: 캠
5022: 캡부재 5023: 캡내부구멍
IJRA: 잉크젯기록장치 HC: 캐리지
Claims (44)
- 부하에 전류를 흐르게 할 수 있는 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치에 있어서,상기 스위치소자는,제 1도전형의 반도체기판의 하나의 주면(主面)에 배치된 제 2도전형의 제 1반도체영역과;상기 제 1반도체영역내에 배치된 제 1도전형의 제 2반도체영역과;상기 제 2반도체영역과 제 1반도체영역사이의 pn접합이 종단하는 표면에 절연막을 개재해서 배치된 제 1게이트전극과;상기 제 2반도체영역내의 제 1게이트전극의 일단부쪽에 배치된 제 2도전형의 제 1소스영역과;상기 제 1반도체영역내에 배치된 제 2도전형의 제 1드레인영역을 지닌 제 1절연형 게이트트랜지스터이고;상기 스위치소자를 구동하기 위한 회로는, 상기 제 1절연형 게이트트랜지스터와는 다른 특성을 지닌 제 2절연형 게이트트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 1게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터의 드레인영역은 저불순물농도영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 1게이트에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하고, 상기 제 2절연형 게이트트랜지스터의 드레인영역내에는 저불순물농도영역이 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, CMOS회로를 개재해서 상기 제 1게이트에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 소스폴로워(follower)트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터의 웰전위는, 소스전위와 드레인전위의 양쪽과는 다른 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터의 드레인영역은, 상기 제 1반도체영역보다도 얕게 형성된 저불순물농도영역을 지니는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터의 드레인영역은, 상기 제 1반도체영역과 동일한 깊이를 지닌 저불순물농도영역을 지니는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2반도체영역은 상기 제 1반도체영역보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 9항에 있어서, 상기 제 1절연형 게이트트랜지스터는, 희생소자분리영역을 개재시키는 일없이 어레이상태로 복수개 배열되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 저전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 스위치소자를 구동하기 위한 회로는, 상기 제 2절연형 게이트트랜지스터를 지닌 저전압 CMOS회로와, 상기 저전압 CMOS회로에 의해 제어되는 고전압 CMOS회로를 구비한 것을 특징으로 하는 반도체장치.
- 제 12항에 있어서, 상기 고전압 CMOS회로를 개재해서 상기 제 1게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 또 구비한 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 2도전형의 상기 웰내에 형성된 제 1도전형의 소스 및 드레인영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 부하로서 작용하는 전열변환기가 상기 스위치소자의 드레인에 접속되어 일체화되어 있는 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 특성은 역치, 파괴전압 및 기판전류로부터 선택된 적어도 1종인 것을 특징으로 하는 반도체장치.
- 부하에 전류를 흐르게 할 수 있는 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치에 있어서,상기 스위치소자는 DMOS형 트랜지스터로 이루어지고;상기 스위치소자를 구동하기 위한 회로는 상기 DMOS형 트랜지스터와는 다른 특성으로서 역치, 내전압 및 기판전류로부터 선택되는 적어도 하나의 특성을 지닌 MOS형 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는 상기 DMOS형 트랜지스터와 동일한 도전형인 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터의 드레인영역은 저불순물농도영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는, 상기 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생하는 레벨시프트회로를 구성하고, 상기 드레인영역내에 저불순물농도영역이 배치되어 있는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는, CMOS회로를 개재해서 상기 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 구성하는 소스폴로워트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터의 웰전위는, 소스전위와 드레인전위의 양쪽과는 다른 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터의 드레인영역은, 상기 DMOS형 트랜지스터의 채널로 되는 베이스영역보다도 얕게 형성된 저불순물농도영역을 지니는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터의 드레인영역은, 상기 DMOS형 트랜지스터의 채널로 되는 베이스영역과 동일한 깊이를 지닌 저불순물농도영역을 지니는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 DMOS형 트랜지스터의 채널로 되는 베이스영역은 저농도로 도핑된 드레인영역보다도 깊게 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 DMOS형 트랜지스터는, 희생소자분리영역을 개재시키는 일없이 어레이상태로 복수개 배열되어 있는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는, 저전압 CMOS회로를 구성하는 제 1도전형의 MOS형 트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 스위치소자를 구동하기 위한 회로는, 상기 MOS형 트랜지스터를 지닌 저전압 CMOS회로와, 상기 저전압 CMOS회로에 의해 제어되는 고전압 CMOS회로를 구비한 것을 특징으로 하는 반도체장치.
- 제 28항에 있어서, 상기 고전압 CMOS회로를 개재해서, 상기 스위치소자로서 기능하는 상기 DMOS형 트랜지스터의 게이트전극에 인가되는 구동전압을 발생시키는 레벨시프트회로를 또 구비한 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 DMOS형 트랜지스터는, 상기 제 2도전형의 상기 웰내에 형성된 제 1도전형의 소스 및 드레인영역을 포함하는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 부하로서 작용하는 전열변환기가 상기 DMOS형 트랜지스터의 드레인에 접속되어 일체화되어 있는 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 DMOS형 트랜지스터는,제 1도전형의 반도체기판의 하나의 주면에 배치된 제 2도전형의 제 1반도체영역과;상기 제 1반도체영역내에 배치된 제 1도전형의 제 2반도체영역과;상기 제 1반도체영역과 제 2반도체영역사이의 pn접합이 종단하는 표면에 절연막을 개재해서 배치된 제 1게이트전극과;상기 제 2반도체영역내의 제 1게이트전극의 일단부쪽에 배치된 제 2도전형의 제 1소스영역과;상기 제 1반도체영역내에 배치된 제 2도전형의 제 1드레인영역을 지닌 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 1절연형 게이트트랜지스터에 비해서, 온저항이 1배이상이고, 동작파괴전압이 2/3배이하인 것을 특징으로 하는 반도체장치.
- 제 1항에 있어서, 상기 제 2절연형 게이트트랜지스터는, 상기 제 1절연형 게이트트랜지스터에 비해서, 온저항이 1배이상이고, 또 동작범위내에서의 최대기판전류가 10배이상인 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는 상기 DMOS형 트랜지스터에 비해서, 온저항이 1배이상이고, 또 동작파괴전압이 2/3배이하인 것을 특징으로 하는 반도체장치.
- 제 17항에 있어서, 상기 MOS형 트랜지스터는, 상기 DMOS형 트랜지스터에 비해서, 온저항이 1배이상이고, 또 동작범위내에서의 최대기판전류가 10배이상인 것을 특징으로 하는 반도체장치.
- 전열변환기로부터 발생된 열을 이용해서 액체를 분사하는 액체젯장치에 있어서,제 1항 기재의 반도체장치와;부하로 되는 상기 전열변환기에 대응해서 배치된 토출구와;상기 전열변환기에 공급되는 액체를 함유하는 용기와;상기 반도체장치에 파워전압을 공급하는 파워회로를 구비한 것을 특징으로 하는 액체젯장치.
- 전열변환기로부터 발생된 열을 이용해서 액체를 분사하는 액체젯장치에 있어서,제 17항 기재의 반도체장치와;부하로 되는 상기 전열변환기에 대응해서 배치된 토출구와;상기 전열변환기에 공급되는 액체를 함유하는 용기와;상기 반도체장치에 파워전압을 공급하는 파워회로를 구비한 것을 특징으로 하는 액체젯장치.
- 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치의 제조방법에 있어서,제 1도전형의 반도체기판의 표면에, 제 2도전형의 제 1반도체영역을 형성하는 공정과;상기 제 1반도체영역상에 게이트절연막을 형성하는 공정과;상기 제 1반도체영역의 표면상에 상기 게이트절연막을 개재해서 제 1게이트전극을, 상기 반도체기판의 표면상에 상기 게이트절연막을 개재해서 제 2게이트전극을 형성하는 공정과;상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입에 의해, 상기 제 1반도체영역내에 상기 제 1반도체영역보다도 고농도를 지닌 제 1도전형의 제 2반도체영역을 형성하는 공정과;상기 제 2게이트전극을 마스크로 한 제 2도전형의 불순물의 이온주입에 의해 상기 반도체기판내에 제 2도전형의 저농도로 도핑된 드레인영역을 형성하는 공정과;상기 제 2반도체영역의 표면쪽에 상기 제 1게이트전극을 마스크로 한 이온주입에 의해 제 2도전형의 제 1소스영역을 형성하고, 상기 제 1반도체영역의 표면쪽에 제 2도전형의 제 1드레인영역을 형성하고, 상기 반도체기판의 표면쪽에 이온주입에 의해 제 2도전형의 제 2소스영역을 형성하고, 상기 제 2게이트전극쪽에 상기 저농도로 도핑된 드레인영역의 말단부로부터 떨어지도록 제 2도전형의 제 2드레인영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제 39항에 있어서, 상기 제 2반도체영역은, 상기 제 1반도체영역을 전기적으로 절연하도록, 상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입 및 열처리에 의해, 상기 제 1반도체영역보다도 고농도로, 또, 상기 제 1반도체영역보다도 깊게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 스위치소자와 해당 스위치소자를 구동하기 위한 회로를 동일 기판상에 형성한 반도체장치의 제조방법에 있어서,제 1도전형의 반도체기판의 표면에, 제 2도전형의 제 1반도체영역을 복수개 형성하는 공정과;상기 복수의 제 1반도체영역상에, 게이트절연막을 형성하는 공정과;상기 복수의 제 1반도체영역의 한쪽 표면상에 상기 게이트절연막을 개재해서 제 1게이트전극을, 상기 반도체기판과 상기 복수의 제 1반도체영역중의 다른 한쪽사이의 pn접합이 종단하는 표면상에 상기 게이트절연막을 개재해서 제 2게이트전극을 형성하는 공정과;상기 제 1게이트전극을 마스크로 한 제 1도전형의 불순물의 이온주입에 의해, 상기 복수의 제 1반도체영역중의 하나속에 제 1도전형의 제 2반도체영역을 형성하는 공정과;상기 제 2반도체영역의 표면쪽상에 상기 제 1게이트전극을 마스크로 한 제 2도전형의 불순물의 이온주입에 의해 제 2도전형의 제 1소스영역을 형성하고, 상기 제 1반도체영역의 표면쪽에 제 2도전형의 제 1드레인영역을 형성하고, 상기 반도체기판의 표면쪽에 제 2도전형의 제 2소스영역을 형성하고, 상기 반도체기판과 상기 제 1반도체영역간의 pn접합으로부터 떨어지도록 상기 제 1반도체영역의 표면쪽상에 제 2도전형의 제 2드레인영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제 41항에 있어서, 상기 제 2반도체영역은, 상기 복수의 제 1반도체영역중 하나를 분리하도록, 상기 제 1반도체영역보다도 고농도로, 또, 상기 제 1반도체영역보다도 깊게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 전열변환기로부터 발생된 열을 이용해서 액체를 분사하는 액체젯장치에 있어서,제 1항 기재의 반도체장치와;부하로 되는 상기 전열변환기에 대응해서 배치된 토출구를 구비한 것을 특징으로 하는 액체젯장치.
- 전열변환기로부터 발생된 열을 이용해서 액체를 분사하는 액체젯장치에 있어서,제 17항 기재의 반도체장치와;부하로 되는 상기 전열변환기에 대응해서 배치된 토출구를 구비한 것을 특징으로 하는 액체젯장치.
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