KR100543148B1 - 잉크 제트 기록 헤드용 기판, 잉크 제트 기록 헤드 및잉크 제트 기록 헤드를 이용한 잉크 제트 기록 장치 - Google Patents

잉크 제트 기록 헤드용 기판, 잉크 제트 기록 헤드 및잉크 제트 기록 헤드를 이용한 잉크 제트 기록 장치 Download PDF

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Abstract

복수의 전열 변환 소자에 공통으로 연결되어 있으며 복수의 전열 변환 소자로 전력을 공급하도록 구성된 제1 배선(구동 전원을 위한 배선(VH))과 개별 전환 소자의 소스 영역을 접지 포텐셜로 연결하는 제2 배선(고전압 접지 배선(GNDH))이 제공되는 경우에, 제2 배선의 저항은 제1 배선의 저항보다 작도록 선택된다.
전열 변환 소자, 반도체 기판, 소스 영역, 드레인 영역, 배선 저항

Description

잉크 제트 기록 헤드용 기판, 잉크 제트 기록 헤드 및 잉크 제트 기록 헤드를 이용한 잉크 제트 기록 장치{Substrate For Ink Jet Recording Head, Ink Jet Recording Head and Ink Jet Recording Apparatus Using Ink Jet Recording Head}
도1은 본 발명의 제1 실시예에 따른 잉크 제트 기록 헤드 기판의 부분 평면도.
도2는 도1에 도시된 잉크 제트 기록 헤드 기판의 단면도.
도3은 도1에 도시된 잉크 제트 기록 헤드 기판의 작동 회로를 도시한 도면.
도4는 도1에 도시된 잉크 제트 기록 헤드 기판의 등가 회로를 도시한 도면.
도5는 본 발명의 제1 실시예에 따른 잉크 제트 기록 헤드의 평면도.
도6(a) 및 도6(b)는 DMOS 트랜지스터에서 소스와 기판 사이의 압력 저항을 설명하기 위한 도면.
도7은 도5에서 주요부(VII)를 도시한 확대도.
도8은 전열 변환 소자의 다른 구조적 예를 도시한 도6(a) 및 도6(b)의 주요부의 다른 확대도.
도9는 도8의 구조를 도시한 등가 회로도.
도10은 본 발명의 제2 실시예에 따른 잉크 제트 기록 헤드 기판의 평면 구조를 도시한 평면도.
도11(a), 도11(b), 도11(c), 도11(d) 및 도11(e)는 도10에 도시된 잉크 제트 기록 헤드 기판을 도시한 단면도.
도12는 잉크 제트 기록 헤드 일부의 단면 구조를 도시한 단면도.
도13은 MIS형 전기장 효과 트랜지스터 어레이의 평면도.
도14는 도13에 도시된 MIS형 전기장 효과 트랜지스터 어레이의 단면도.
도15는 다른 MIS형 전기장 효과 트랜지스터 어레이의 평면도.
도16은 도15에 도시된 MIS형 전기장 효과 트랜지스터 어레이의 단면도.
도17은 잉크 제트 기록 헤드 기판 상에 형성된 회로를 도시한 블록 다이어그램.
도18은 도1에 도시된 잉크 제트 기록 헤드 기판을 사용한 잉크 제트 기록 헤드의 개략적 구조도.
도19는 도18에 도시된 잉크 제트 기록 헤드의 사시도.
도20은 도18 및 도19에 도시된 잉크 제트 기록 헤드를 사용한 잉크 제트 기록 장치의 구조적 예를 도시한 사시도.
도21은 종래 잉크 제트 기록 헤드 일부를 도시한 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
4: 게이트 전극
6: 베이스 영역
7: 소스 영역
8, 9: 드레인 영역
20: 잉크 공급 포트
21: 잉크 제트 기록 헤드 기판
22a: 패드
23: 논리 회로부
24: 전열 변환 소자
30: 절환 소자
203: 게이트 절연막
902: 웰 영역
907: 소스 영역
본 발명은 토출 포트로부터 잉크 액적을 토출함으로써 기록 작동을 수행하기 위해 잉크 제트 기록 헤드에 사용되고 토출 에너지를 발생시키기 위한 전열 변환 소자와 전열 변환 소자를 구동하기 위한 절환 소자 및 절환 소자를 제어하기 위한 논리 회로를 포함하는 잉크 제트 기록 헤드용 기판(이후부터 "잉크 제트 기록 헤드 기판"이라 함)과, 이러한 잉크 제트 기록 헤드 기판을 갖는 잉크 제트 기록 헤드 및 이러한 잉크 제트 기록 헤드를 이용한 잉크 제트 기록 장치에 관한 것이다.
열을 활용함으로써 토출 포트로부터 잉크를 토출하기 위한 잉크 제트 기록 방법에 따라, 다양한 출력을 발생시키기 위한 단말기로써 이용되는 잉크 제트 기록 장치는 그 위에 장착된 잉크 제트 기록 헤드를 포함할 수 있다. 잉크 제트 기록 헤드는 전열 변환 소자(히터), 전열 변환 소자를 절환시키기 위한 소자(이후부터 "절환 소자"라 함) 및 절환 소자를 구동하기 위한 논리 회로가 기판 상에 공통으로 형성된 잉크 제트 기록 헤드 기판을 포함한다.
도21은 종래의 잉크 제트 기록 헤드의 일부를 도시하는 개략 단면도이다. 단결정 실리콘으로 형성된 반도체 기판(901)에서, p형 웰 영역(912), 높은 불순물 밀도를 갖는 n형 드레인 영역(908), 낮은 불순물 밀도를 갖는 n형 전자장 해제 드레인 영역(916), 높은 불순물 밀도를 갖는 n형 소스 영역(907) 및 MIS형 자기장 효과 트랜지스터를 활용한 절환 소자(930)를 구성하는 게이트 전극(914)이 형성된다. 또한, 반도체 기판(901)의 표면에서, 열축적층(917) 및 절연층으로써 실리콘 산화막, 열 저항층(918)으로서 질화 탄탈륨막, 배선(919)으로써 알루미늄 합금막 및 보호층(920)으로써 질화 실리콘막이 형성된다. 이러한 방식으로, 기록 헤드용 기판이 형성된다. 여기서, 발열부는 도면 부호 950으로 지시되고 잉크는 발열부(950)에 대향된 잉크 토출부(960)로부터 토출된다. 또한, 상부판(970)은 유로(980)를 한정하기 위해 기판과 협동한다.
이러한 방식으로, 전술한 구성을 갖는 기록 헤드와 절환 소자에 대해, 많은 개선이 이루어졌지만 최근 부품 및 제품에 있어서 고속 구동성(다수의 전열 변환 소자의 배열), 에너지 절약성(전열 변환 소자의 전력 소모율의 개선, 고전압 구동), 높은 집약성(전열 변환 소자와 그와 평행하게 배열된 절환 소자의 배열 밀도의 개선), 저비용 달성[하나의 전열 변환 소자 당 절환 소자의 칩 크기를 소형화함으로써 하나의 웨이퍼 당 칩의 실질적인 개수의 향상, 주 본체의 모터 전원 공급 전압(예를 들어, 20 내지 30V)과 전열 변환 소자 구동 전압의 동일 전압화] 및 고성능(높은 절환을 수행함으로써 펄스 제어의 개선)이 요구되어 왔다.
그러나, 전열 변환 소자와 같은 로드를 구동하기 위해 큰 전류가 요구되는 상황 하에서, 종래의 MIS형 전기장 효과 트랜지스터(930)가 작동하면, 드레인과 웰 사이의 pn 역전 바이어스 결합부는 높은 전기장을 견딜 수 없어서 누설 전류를 발생시키고, 그 결과 절환 소자용으로 요구되는 저항 전압을 만족시킬 수 없다. 또한, 절환 소자로써 이용되는 MIS형 전기장 효과 트랜지스터의 ON 저항이 크면, 전류의 쓸데없는 소비 때문에 전열 변환 소자를 구동하기 위해 필요한 전류를 얻을 수 없다는 해결해야 할 문제가 발생한다.
반대로, 최근에 작은 크기로 제조될 수 있는 DMOS(이중 확산 MOS) 트랜지스터가 드라이버로서 사용되는 기술이 제안되었다. 그러나, 후술하겠지만, DMOS 트랜지스터가 높은 드레인 내전압(high drain withstand voltage)을 가지더라도, 전원과 기판 사이의 내전압은 그다지 높지 않다. 따라서, DMOS 트랜지스터가 전열 변환 소자용 절환 소자로써 사용되는 경우, 전열 변환 소자와 접지 배선 저항을 통해 흐르는 전류의 발생으로 인한 전원 전압의 증가로 인해 전원과 기판 사이에서 파손이 발생된다.
따라서, 본 발명의 목적은 큰 전류를 유동시킬 수 있고 높은 내압, 고속 구동, 에너지 절약 및 고집적 능력을 얻을 수 있고 전체 기록 장치의 저비용화를 실현할 수 있는 DMOS 트랜지스터를 제공하는 것이며, 상기 DMOS 트랜지스터가 전열 변환 소자용 절환 소자로써 사용되는 경우에 반드시 고려되어야 하는 소스와 기판 사이의 파손을 방지하기 위한 수단을 제공하는 것이다.
본 발명에 따른 잉크 제트 기록 헤드 기판은, 복수의 전열 변환 소자와, 복수의 전열 변환 소자에 공통적으로 접속되고 구동 전원에 접속되어 복수의 전열 변환 소자에 전력을 공급하도록 구성된 제1 배선과, 복수의 전열 변환 소자를 접지 포텐셜에 접속하기 위한 제2 배선과, 전열 변환 소자와 제2 배선 사이에 제공되어 복수의 전열 변환 소자에 전기적 접속을 형성하도록 구성된 복수의 절환 소자가 제공된 제1 도전성 반도체 기판을 포함하며, 상기 절환 소자는 반도체 기판의 주요 표면상에 제공된 제2 도전성 제1 반도체 영역과, 채널 영역을 제공하도록 제1 반도체 영역에 인접한 반도체 기판의 표면에 제공되며 제1 반도체 영역의 밀도보다 높은 불순물 밀도를 갖는 반도체로 구성된 제1 도전성 제2 반도체 영역과, 반도체 기판에 대향인 제2 반도체 영역의 표면상에 부분적으로 제공된 제2 도전성 전원과, 반도체 기판에 대향하는 제1 반도체 영역의 표면상에 부분적으로 구비된 제2 도전성 드레인 영역과, 게이트 절연막을 통해 채널 영역 상에 제공된 전원 영역에 접속된 제2 배선의 배선 저항은 드레인 영역에 접속된 제1 배선의 배선 저항보다 작은 게이트 전극을 포함하는 절연 게이트형 전기장 효과 트랜지스터이다.
통상적으로 이러한 방식으로 제조된 본 발명의 잉크 제트 기록 헤드 기판은 반도체 기판으로써 p형 반도체 영역을 주로 포함하는 반도체 기판을 사용한다. 예로써, 본 발명의 잉크 제트 기록 기판에서, 복수의 전열 변환 소자와, 복수의 전열 변환 소자에 공통으로 접속되고 구동 전원에 접속되어 복수의 전열 변환 소자에 전력을 공급하도록 구성된 제1 배선과, 복수의 전열 변환 소자를 접지 포텐셜에 접속하기 위한 제2 배선과, 제2 배선과 전열 변환 소자 사이에 제공되어 복수의 전열 변환 소자로의 전기적 접속을 형성하도록 구성된 복수의 절환 소자는 반도체 기판 상에 집적되며, 상기 반도체 기판은 p형 영역을 주로 포함하는 반도체 기판이며, 상기 절환 소자는 반도체 기판의 p형 영역의 표면 상에 제공된 n형 반도체 영역과, 채널 영역을 제공하도록 반도체 기판의 n형 반도체 영역을 통해 p형 반도체 영역의 표면으로 연장되고 n형 반도체 영역의 밀도보다 높은 불순물 밀도를 갖는 p형 반도체 영역과, p형 반도체 영역의 표면 상에 부분적으로 구비된 고밀도 n형 소스 영역과, n형 반도체 영역의 표면 상에 부분적으로 구비된 고밀도 n형 드레인 영역과, 게이트 절연막을 통해 채널 영역에 구비된 게이트 전극으로 구성되는 절연 게이트형 전기장 효과 트랜지스터이며, 소스 영역에 접속된 제2 배선의 배선 저항은 드레인 영역에 접속된 제1 배선의 배선 저항보다 작다.
이러한 장치에서, 소스와 기판[웰(well)] 사이의 압력 저항이 비교적 작은 DMOS 트랜지스터와 같은 소자가 사용되는 경우에도, 절환 소자의 파손이 효과적으로 방지될 수 있다.
본 발명에서, 제2 반도체 영역은 반도체 기판에 인접하게 형성될 수도 있다.
또한, 제1 배선의 배선 폭은 제2 배선의 배선 폭보다 넓을 수 있다. 소스 영역 및 드레인 영역은 측 방향으로 교대로 배열될 수 있다. 2 개의 게이트 전극은 소스 영역의 삽입물로 설치될 수 있다. 복수의 전열 변환 소자의 배열 방향은 복수의 절환 소자의 배열 방향과 평행하게 될 수 있다. 적어도 두 개의 절연 게이트형 전기장 효과 트랜지스터의 드레인 영역은 하나의 전열 변환 소자에 연결될 수 있고 복수의 절연 게이트형 전기장 효과 트랜지스터의 소스 영역은 공통으로 연결될 수 있다. 절연 게이트형 전기장 효과 트랜지스터의 유효 채널의 길이는 제2 반도체 영역과 소스 영역 사이에서 측방향의 불순물 확산량의 차이에 의해 결정될 수 있다.
또한, 전열 변환 소자는 전기적으로 직렬 연결된 복수의 발열 소자를 가질 수 있고 직렬 연결된 복수의 발열 소자는 서로 인접 배치될 수 있다. 여기서, 통상적으로, 직렬 연결된 발열 소자의 수는 2개이다. 전열 변환 소자는 450 μΩㆍcm 이상의 비저항을 갖는 탄탈륨 질화물 실리콘 재료로 형성되고 시트 저항은 70 Ω/□이상이 바람직하다.
잉크 제트 기록 헤드의 전열 변환 소자에 에너지를 공급하기 위한 전원 전압은 잉크 제트 기록 헤드를 구동하기 위한 모터에 에너지를 공급하기 위한 전원의 전압과 동일한 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참고하여 설명한다.
(제1 실시예)
먼저, 본 발명의 제1 실시예에 따른 액체 토출 장치용 잉크 제트 기록 헤드 기판을 도1 내지 도4를 참고하여 자세히 설명한다.
p형 반도체 기판(1) 상에, n형 웰(well) 영역[2,(제1 반도체 영역)], 게이트 전극(4), p형 베이스 영역[6,(제2 반도체 영역)], n형 소스 영역(7), n형 드레인 영역(8, 9), 접점(11), 소스 전극(12) 및 드레인 전극(13)이 형성된다. 일점쇄선에 의해 둘러싸인 영역은 절환 소자(30)로써의 절연 게이트형 전기장 효과 트랜지스터를 나타낸다. 도4의 등가 회로에서 도시된 바와 같이, 부하로서의 전열 변환 소자(31 내지 33)의 일 단부는 소스-접지된 절환 소자로서의 절연 게이트 전기장 효과 트랜지스터(Tr1, Tr2 및 Tr3)의 드레인에 각각 접속된다. 전열 변환 소자(31 내지 33)의 타단부는 전열 변환 소자용 전원 전압(VH)에 공통으로 접속된다. 게이트 전압(VG)을 인가하기 위한 스위치(34 내지 36)는 절연 게이트 전기장 효과 트랜지스터(Tr1, Tr2 및 Tr3)의 게이트에 접속된다.
전열 변환 소자(31 내지 33)는 박막 처리에 의해 반도체 기판의 주 표면상에 형성되고 집적된다. 유사하게, 절환 소자(Tr1 내지 Tr3)는 반도체 기판(1)의 주 표면상에 배열된다. 필요에 따라, 전열 변환 소자의 배열 방향이 절환 소자의 배열 방향과 평행할 때, 집적 정확성 및 능력은 더욱 강화될 수 있다. 또한, 이러한 경우에, 절환 소자는 도1 내지 도3에서 도시된 바와 같이 배열되는 것이 양호하다. 여기서, 전열 변환 소자에 접속된 트랜지스터의 구조는 모두 동일하고, 배타 소자(exclusive element) 분리 영역이 트랜지스터 어레이 내의 트랜지스터들 사이에서 요구되지 않도록 설계된다.
하나의 세그먼트는 드레인 영역을 사이에 끼워 2개의 게이트 전극 및 2개의 소스 영역이 배열되도록 구성 또는 설계되며, 이 경우에, 소스 영역은 인접 세그먼트와 공유된다.
도3에서 도시된 일 예에서, 두 세그먼트의 드레인은 전열 변환 소자의 제1 단자에 접속되고, 공통 소스는 0 V(접지 포텐셜)와 같은 상대적으로 낮은 기준 전압을 공급하기 위한 낮은 기준 전압원(GNDH)에 접속된다. 전열 변환 소자의 다른 단자는 대략 +10 내지 +30 V의 상대적으로 높은 기준 전압(전원 전압)을 공급하기 위해 전원에 접속된다.
이제, 잉크 제트 기록 헤드 기판의 작동을 간단히 설명한다. 접지 포텐셜과 같은 기준 전압은 p형 반도체 기판(1) 및 소스 영역(7)에 인가된다. 높은 전원 전압(VH)은 전열 변환 소자(31 내지 33)의 제1 단자에 인가된다. 이러한 경우에, 예를 들어, 전류가 전열 변환 소자(31)에만 적용된다면, 게이트 전압(VG)이 절환 소자(Tr1)를 구성하는 두 세그먼트의 트랜지스터의 게이트에만 공급되도록 스위치(34)만 온(on)되며, 즉 절환 소자(Tr1)가 온(ON)이 되도록 작동된다. 결과적으로, 전류가 전원 단자에서부터 전열 변환 소자(31) 및 절환 소자(Tr1)를 통해 접지 단자까지 흐르고, 결과적으로 전열 변환 소자(31)에서 열이 발생된다. 공지된 바와 같은, 이러한 열은 액체를 토출하는데 이용된다.
도2에서 도시된 바와 같이, 도시된 실시예에서, 베이스 영역(6)은 측방향에서 적절한 깊이로 형성된 웰 영역(2)을 분리하도록 형성된다. 트랜지스터(30)에서, 웰 영역(2) 및 베이스 영역(6)은 각각, 드레인 및 채널로써 작용한다. 따라서, 통상의 MOS 트랜지스터와 같이 채널이 되는 반도체 영역이 형성된 후 드레인이 형성되는 경우와 달리, 채널이 드레인이 형성된 후에 형성되므로, 드레인의 불순물 밀도[여기서, 제1 반도체 영역(2)의 도너(donor) 밀도]가 채널의 불순물 밀도[여기서, 제2 반도체 영역(6)의 억셉터(acceptor) 밀도]보다 낮게 설정되는 것이 가능하다. 트랜지스터의 내전압(withstand voltage)이 드레인의 내전압에 의해 결정되고, 정상적으로는 드레인 밀도가 더 낮아지고 드레인 깊이가 더 깊어짐에 따라, 내전압은 더 커진다. 따라서, 도시된 실시예에 따라, 정격 전압(rated voltage)은 더 높게 설정될 수 있고 큰 전류가 이용될 수 있으므로, 고속 작동이 구현된다.
또한, 도시된 실시예에 따른 트랜지스터(30)의 실효 채널 길이는 베이스 영역(6)과 소스 영역(7) 사이의 불순물의 측방향 확산량의 차이에 의해 결정된다. 측방향 확산량이 물리적인 계수에 기초하여 결정되기 때문에, 실효 채널 길이는 종래의 것보다 작게 설정될 수 있고, 그 결과 ON 저항이 감소될 수 있다. ON 저항의 감소는 단위 크기 당 전류를 흐르게 할 수 있는 양을 증가시켜, 고속 동작, 에너지 절약 및 고집적 능력을 가능케 한다.
또한, 2개의 게이트 전극(4)이 소스 영역(7)을 삽입 상태로 배치되기 때문에, 그리고 베이스 영역(6) 및 소스 영역(7) 모두가 후술하는 마스크로서 게이트 전극(4)을 사용함에 의해서 자가 정렬 형식으로 형성될 수 있기 때문에, 정렬에 기인한 치수 차이가 없고 절환 소자(트랜지스터, 30)는 임계치의 분산 없이 제조될 수 있고 높은 작업 처리량이 실현될 수 있고 높은 신뢰성이 얻어질 수 있다.
또한, 웰 영역(2)을 완전히 분리시키기 위해 베이스 영역(6)은 하부 p형 반도체 기판(1)에 닿아 있고 베이스 영역은 베이스 영역의 바닥이 기판(1)에 인접하도록 충분한 깊이를 갖도록 형성된다. 이러한 구성으로, 개별 세그먼트의 드레인들은 서로로부터 개별적으로 전기적으로 분리될 수 있다. 따라서, 도1 내지 도3에 도시된 바와 같이, 소스 영역(7)과 드레인 영역(8, 9)이 영역들을 분리하는 배타 소자를 사용하지 않고 측방향으로 교대로 배열된 경우에도, 절환 소자의 작동은 방해받지 않는다.
또한, 도1 및 도2에 도시되지 않았지만, p형 반도체 기판(1)의 포텐셜을 제거하기 위한 확산층이 제공되어, 베이스 영역(2)은 확산층과 p형 반도체 기판(1)을 거쳐 미리 정해진 포텐셜로 유지될 수 있다. 도3에서, 포텐셜 제거 확산층은 p형 반도체 기판(1)의 포텐셜을 한정하기 위한 접지 배선(GNDL)에 접속된다.
도3 및 도4에 도시된 실시예에서, 병렬로 접속된 트랜지스터들의 2개의 드레인(2개의 세그먼트)은 독립적으로 구동될 수 있는 하나의 부하에 접속된다. 부하를 구동하기 위한 ON 신호가 게이트에 인가될 때, 트랜지스터는 ON되어, 전류가 하나의 드레인으로부터 드레인의 양측 상의 채널을 통해서 공유된 소스로 흐른다. 전술한 바와 같이, 인접 세그먼트들 사이에서 경계부에 위치된 소스는 공통으로 사용될 수 있다. 따라서, 도시된 실시예에 따른 트랜지스터가 액체 토출 장치로서 이용될 어레이로서 배열되는 경우, pn 접합 분리 반도체 또는 LOCOS 또는 트랜치 분리 유전체로 구성된 영역을 분리하는 배타 소자는 특별하게 트랜지스터들 사이에 제공될 필요가 없고, 그 결과 큰 전류를 유동시킬 수 있는 고집적 잉크 제트 기록 헤드 기판이 도2 및 도3에 도시된 바와 같이 간단한 층 구조로 실현될 수 있고, 따라서 비용을 절감할 수 있다.
또한, 드레인으로부터 p형 반도체 기판(1)으로 흐르는 누설 전류는 충분히 제어될 수 있다.
발명자는 잉크 제트 기록 헤드 기판에 장착되는 절환 소자(30)로서 절연 게이트형 전기장 효과 트랜지스터를 전술한 구성(DMOS 트랜지스터)을 갖도록 구성함으로써 고려되어야 할 새로운 문제점이 발생하는 것을 발견하였다.
즉, 문제점은 소스 영역과 기판 사이의 내전압의 감소이다. 이 문제점은 잉크 제트 기록 헤드 기판의 본질적인 문제점으로 고려될 수 있다.
이제, 이것이 자세히 설명된다.
도5는 잉크 제트 기록 헤드 기판 상의 여러 소자들의 배열을 도시한 평면도이다. 잉크 제트 기록 헤드 기판(21)은 실질적으로 직사각형 형상을 갖고 종방향으로 연장하는 관통 구멍으로서 잉크 공급 포트(20)는 기판의 중심부에 형성된다. 잉크 공급 포트(20)의 양측면을 따라, 복수의 전열 변환 소자[24, 도3 및 도4의 전열 변환 소자(31 내지 33)에 대응]가 제공된다. 전열 변환 소자(24)는 액체 속에 기포를 생성하기 위하여 잉크 제트 기록 헤드 기판(21)의 배면측으로부터 잉크 공급 포트(20)를 통해 공급된 액체(잉크)를 가열함으로써 전열 변환 소자에 대향하게 형성된 토출 포트로부터 잉크 액적을 토출하는 역할을 한다. 잉크 공급 포트(20)로부터 이격된 각각의 전열 변환 소자(24)의 측면에 대응 절환 소자(30)가 제공된다. 또한, 잉크 제트 기록 헤드 기판(21) 상에, 기록 장치의 주본체로부터 잉크 제트 기록 헤드 기판(21)까지 전원 및 신호를 공급하기 위한 복수의 패드(22) 및 논리 회로부(23)가 제공된다. 논리 회로부(23)는 그러한 신호가 기록 장치의 주 본체로부터 패드(22)를 통해 제공받을 때, 신호에 기초하여 절환 소자(30)의 온/오프를 제어하기 위한 논리 회로를 포함한다.
여기에서, 도3을 참조하면, 단지 p형 반도체 기판(1) 및 소스 영역(7)에 접지 포텐셜과 같은 기준 전압을 인가함으로써, 전열 변환 소자(31 내지 33)의 제1 단자로 높은 기준 전압(전원 전압, VH)이 설명되는 실시예인 반면, 도5에 도시된 바와 같은 실질적인 잉크 제트 기록 헤드 기판에서, 몇 백 개의 노즐에 대응하는 복수의 전열 변환 소자가 일렬로 배열되고 배선 저항의 조합은 모든 전열 변환 소자에 공급된 에너지 값이 동일하게 되도록 선택된다.
도5에 도시된 바와 같이, 패드(22)로부터 전열 변환 소자(24)까지의 배선 길이는 전열 변환 소자로부터 전열 변환 소자까지 다르고, 따라서, 이러한 조건에서, 배선 저항은 서로 다르다. 배선 저항이 서로 다르면 전열 변환 소자(24)에 의해 얻어진 열 발생량이 서로 다르게 되어, 각각의 토출 포트로부터의 잉크 토출량이 균일하지 않게 되는 원인이 된다. 따라서, 잉크 제트 기록 헤드 기판에서, 배선 저항의 조합은 예를 들면, 단계 방식으로 배선 폭을 변화시킴으로써, 각각의 전열 변환 소자의 배선 저항은 배선 길이가 서로 다른 경우에도 가능하면 동일하게 선택된다. 그러한 배선 저항의 조합이 기준으로서 상대적으로 높은 배선 저항을 갖는 전열 변환 소자에 기초하여 수행되므로, 전체적으로 전열 변환 소자의 배선 저항은 상대적으로 높게 설정된다.
도3 및 도4에서, 전원 전압(VH) 측면에 패드(22)로부터 전열 변환 소자(31 내지 33)까지의 배선 저항은 저항(RVH)으로 나타낸다.
전열 변환 소자(31 내지 33) 및 대응하는 절환 소자(30, 트랜지스터 Tr1 내지 Tr3)는 서로 매우 근접하게 배치되고, 그 사이에서의 배선 저항은 무시될 수 있다. 트랜지스터(Tr1 내지 Tr3)의 소스로부터 접지(GND) 패드(22)까지의 배선 저항은 저항(RS)으로 나타낸다. 특히, 트랜지스터(Tr1 내지 Tr3)에서 배선 저항(RS)은 절환 소자(30)에 대한 소스 저항으로 작용한다. 그 결과, 그 저항값과 전열 변환 소자[즉, 절환 소자(30)의 드레인 전류]를 통해 흐르는 전류값의 곱으로 표현되는 포텐셜 차이는 절환 소자(30)의 소스 영역과 전열 변환 소자의 접지(GND) 단자 사이에서 발생한다. 다른 한편으로는, p형 반도체 기판(1)의 포텐셜을 형성하기 위한 접지 배선(GNDL)은 전열 변환 소자를 통한 전류 유동으로 인해 포텐셜에서 변화가 이러한 배선에서 기본적으로 발생하지 않도록 전열 변환 소자로부터 독립적인 배선이다. 따라서, 정상적인 잉크 제트 기록 헤드 기판의 태양에서, 전열 변환 소자가 구동되는 경우, 역 바이어스는 p형 반도체 기판(1), 즉 절환 소자(30)의 p형 베이스 영역(제2 반도체 영역, 6)과 절환 소자(30)의 소스 영역(7) 사이의 pn 결합에 인가된다. 말하자면, 전열 변환 소자의 접지(GNDH) 및 접지 배선(GNDL)을 형성하는 기판 포텐셜은 파선으로 도시된 바와 같이 전기적으로 연결되고, 그 연결 위치는 잉크 제트 기록 헤드 기판 상이 아니라 대체로 기록 장치의 주 본체의 측면에 있다. 그러므로, 전열 변환 소자의 접지(GNDH) 배선의 로우팅(routing)의 배선 저항 및 그로 인한 포텐셜 발생은 무시될 수 없다.
이어서, 본 발명에 있어 전술된 바와 같이, DMOS 트랜지스터 배열이 채택되고, 절환 소자(30)에 있어서, 고내압성, 에너지 절감 및 소형화를 이루기 위해 p형 베이스 영역(제2 반도체 영역, 6)의 불순물 밀도는 웰 영역(2)의 불순물 밀도보다 더 크게 설정된다. 이러한 구성이 고내압성, 에너지 절감 및 소형화를 가능하게 하지만, p형 불순물 밀도가 비교적 높기 때문에, 소스 영역(7)과 p형 베이스 영역(6) 사이의 역 바이어스 내압성은 종래에 비해 감소된다.
이어서, 도6(a) 및 도6(b)를 참조하여, 전술된 DMOS 트랜지스터가 절환 소자로서 사용되는 경우 소스 영역과 기판 사이의 내압성을 고려할 필요성에 대해 MIS형 전기장 효과 트랜지스터가 사용되는 종래의 경우와 비교하여 설명한다.
도6(a)는 종래의 MIS형 전기장 효과 트랜지스터의 단면 구성을 도시한다. 이러한 MIS형 전기장 효과 트랜지스터가 도21에 도시된 것과 동일한 것이긴 하지만, 도6(a)에 있어서는, P+ 확산층(909)이 p형 웰 영역(902)의 영역 표면의 일부분 상에 형성되는 것이 명백하게 도시되어 있다. P+ 확산층(909)은 기판 포텐셜을 형성하기 위해 접지 배선(GNDL)에 접속된다.
반면, 도6(b)는 예시적인 실시예에 따른 절환 소자(30)의 단면 구성을 도시한 도면이다. 여기서, 도1 내지 도3에 도시된 것과 같은 절환 소자(30)가 설명된다. 그러나, 반도체 기판(1)의 포텐셜을 고정시키기 위해, 소스 영역을 형성하기 위한 베이스 영역과 다른 베이스 영역(6)이 제공되고 포텐셜을 끌어내기 위한 P+ 확산층(19)이 이러한 베이스 영역(6)의 영역 표면의 일부분 상에 제공되어 있는 것이 명백하게 도시되어 있다.
도6(a)에 도시된 종래의 MIS형 전기장 효과 트랜지스터(절환 소자)에 있어서, 역 포텐셜이 소스 영역(907)과 기판[901, p형 웰 영역(902)] 사이의 pn 접합 영역에 가해지도록 소스 영역(907)의 포텐셜이 소스 영역(907)과 전열 변환 소자의 접지 배선(GNDH) 사이의 배선 저항에 의해 증가되는 경우에도, p형 웰 영역(902)의 측면에서의 p형 불순물 밀도가 낮기 때문에, pn 접합 영역에서의 내압에 대한 문제는 생기지 않는다.
반면에, 도6(b)에 도시된 예시적인 실시예에 따른 절환 소자(30)에서도, 소스 포텐셜이 기판(1)보다 높은 경우, n형 소스 영역(7)이 반도체 기판(1)으로부터 전기적으로 분리되도록 역 바이어스는 n형 소스 영역(7)과 p형 베이스 영역(6) 사이의 pn 접합 영역에 가해질 것이다. DMOS 트랜지스터인 절환 소자(30)에 있어서, 채널을 형성하는 p형 베이스 영역(6)은 p형 반도체 기판(1)에 접속되고 p형 베이스 영역에서의 p형 불순물 농도는 도6(a)에 도시된 종래의 절환 소자의 p형 웰 영역(902)에서의 불순물 밀도보다 더 크다. 따라서, 예시적인 실시예에 따른 절환 소자(30)에 있어서, 소스 영역(7)과 베이스 영역(6)[반도체 기판(1)] 사이의 pn 접합의 역 내압성은 도6(a)에 도시된 종래의 절환 소자에서의 소스 영역(907)과 p형 웰 영역(902)[반도체 기판(901)] 사이의 pn 접합의 역 내압성보다 작다. 따라서, GDNH 배선의 배선 저항(Rs)과 전열 변환 소자를 통해 흐르는 전류의 곱으로 표현되는 전압(소스 포텐셜)이 억제되는 것을 고려할 필요가 있다.
이 때문에, 예시적인 실시예에 있어서, 절환 소자의 역 내압성이 쉽게 감소되는 점을 고려하여, 도7에 도시된 바와 같이, 전열 변환 소자(24)에 에너지를 공급하기 위한 전원 전압(VH) 측 배선, 즉 전열 변환 소자용 전력 배선(29a)의 배선 저항값(RVH)과 비교하여, 절환 소자(30)의 소스 영역에 접속되어 결국 기록 장치의 주 본체의 접지에 접속되는 전열 변환 소자용 접지(GNDH) 배선(29b)의 배선 저항(Rs)이 더 작아지도록 설계된다.
이러한 배열로서, 배선의 배열이 기판 상의 배선 패턴이 집적되는 제한된 영역 내에서 실행되는 경우, 내압성에 대한 문제는 효율적으로 감소될 수 있다.
도7은 도5 내의 VII 부분을 도시한 확대도이다. 이러한 배선 저항값을 설정하기 위해, 도6(a) 및 도6(b)에 도시된 바와 같이, GNDH 측의 알루미늄(Al)제 배선의 폭은 VH 측의 배선(29a)보다 넓게 설정된다. 전원 전압(VH) 측의 배선(29a)은 전원 전압용 패드(22a)에 접속되고, 전열 변환 소자용 접지(GNDH) 배선(29b)은 GNDH용 패드(22b)에 접속된다. 그 결과, 패드(22a)는 VH 배선(29a)의 배선 저항(RVH)을 경유하여 전열 변환 소자(24)에 접속되고, 패드(22b)는 GNDH 배선(29b)의 배선 저항(RS)을 경유하여 절환 소자(30)의 소스에 접속된다. 또한, 접지 포텐셜에 기판 포텐셜을 고정하기 위한 GNDL 배선(29c)이 제공되고, 이 배선(29c)은 GNDL용 패드(22C)에 접속된다. 여기서, 큰 전류가 GNDH 배선(28B)을 통해 흐르지만, GNDL 배선(29c)을 통해서는 큰 전류가 흐르지 않는다.
또한, 도시된 실시예에서, GNDH 배선(29b)의 저항값을 감소시킴으로써 뿐만 아니라, 본 발명의 특성의 최선의 사용에 의해 및 전열 변환 소자의 저항값을 높은 값으로 설정하는 것에 의해 전열 변환 소자(24)에 공급되는 전원 전압값을 증가시킴으로써, VH 배선(29a) 및 GNDH 배선(29b)을 통해 흐르는 전류값은 전열 변환 소자에서 소비되는 에너지를 실질적으로 변경하지 않고 감소된다. 전열 변환 소자(24)의 저항값을 증가시키기 위해, 도시된 실시예에 따르면, 전열 변환 소자용 재료로서, 종래의 질소화 탄탈 대신에, 높은 비저항 및 열에 대해 안정한 저항값을 갖는 탄탈 질소화 규소와 같은 재료가 채택된다. 이러한 재료의 비저항은, 450 μΩ·cm 미만의 종래의 비저항과 비교할 때, 450 μΩ·cm 이상이 된다. 도시된 실시예에서, 전열 변환 소자(24)의 형상이 종래와 동일할 때, 800 내지 1000 μΩ·cm의 비저항을 갖는 전열 변환 소자용 재료를 사용함으로써, 전열 변환 소자의 시트 저항값은 200Ω/□이 된다.
저항값을 증가시키기 위한 다른 기술로서, 도8에 도시한 바와 같이, 두 개 이상의 분리된 발열 소자가 단일의 절환 소자(30)와 관련하여 제공되고 이들 발열 소자가 직렬로 접속되고 서로 인접하게 배치되도록, 전열 변환 소자(24)가 구성되어 있는 기술이 있다. 도시된 예에서, 두 개의 발열 소자(24A, 24B)가 제공된다. 여기서, 발열 소자란, 전열 변환 소자와 동일한 구조를 가지고 액체(잉크)에 토출 에너지를 인가하는 기능을 하며 복수의 발열 소자를 조합함으로써 단일의 전열 변환 소자와 유사한 기능을 제공하는 소자를 의미한다. 전열 변환 소자(24)의 전방에 형성된 토출 포트는 진원형 또는 원형에 가까운 타원형이다. 따라서, 과잉의 세장형 형상은 전열 변환 소자용 발열 표면으로서 바람직하지 않다. 이러한 방식으로, 발열 표면의 형상의 제한을 만족시키면서 전열 변환 소자의 저항값을 증가시키기 위해, 복수의 발열 소자(24A, 24B)가 전기적으로 직렬 접속되고 서로 인접하게 배치되어 전체로서 단일의 실질적으로 정사각형의 발열 표면을 형성하는 것이 바람직하다.
이러한 배열에 의해, 기포 발생에 기여하는 영역은 종래의 형상으로부터 크게 변화되지 않은 실질적으로 정사각형 형상을 가질 수 있고, 전열 변환 소자로서의 저항값은 종래의 저항값보다 약 4배 정도 크게 증가될 수 있다.
도9는 도8의 구성에 대응하는 등가 회로도이다. 도9는 기판 포텐셜이 패드(22C)로부터 포텐셜 고정 접지(GNDL) 배선(29c)을 경유하여 절환 소자(30)에 인가되고, 패드(22b)는 전열 변환 소자용 접지(GNDL) 배선(29b)의 배선 저항(RS)을 경유하여 절환 소자(30)의 소스에 접속되며, 패드(22a)는 전열 변환 소자용 전원 배선(29a)의 배선 저항(RVH)을 경유하여 전열 변환 소자(24)에 접속되는 것을 도시한다. 전술한 바와 같이, RS는 RVH보다 작다.
다음, 종래의 전열 변환 소자 및 종래의 저항값에 인가된 전압과 비교하여, 도시된 실시예에 따른 구성을 채택함으로써, 에너지 절약이 어떻게 성취되는지를 구체적으로 설명한다.
종래의 잉크젯 기록 장치에서, 16 내지 19 V의 전원 전압이 전열 변환 소자용으로 사용된다. 반대로, 도시된 실시예에서, 전술한 DMOS 트랜지스터가 절환 소자로서 사용될 수 있기 때문에, 전열 변환 소자용 전원 전압으로서, 인쇄 장치(기록 장치)의 주 본체의 모터용 전원 전압과 동일하거나 유사한 20 내지 30 V의 전압이 사용될 수 있다. 본원에서는 24 V의 인가 전압이 사용된다. 이러한 경우에, 전열 변환 소자의 저항값이 바뀌지 않을 때, 전류 흐름은 전원 전압이 증가됨에 따라 증가되고, 그 결과, 전열 변환 소자 내의 에너지 소비가 증가될 뿐만 아니라 (P-형 기판으로의) 절환 소자의 소스 포텐셜이 전열 변환 소자에 에너지를 공급하기 위한 배선의 저항에 의해 증가되므로, 절환 소자 내의 소스와 웰(기판) 사이의 내압이 매우 심해진다. 따라서, 도시된 실시예에서, 전열 변환 소자를 구성하는 저항체 박막으로서 100 Ω/□의 종래의 시트 저항 대신에 200 Ω/□의 시트 저항을 갖는 박막이 사용된다. 전열 변환 소자의 크기는 37 ×37 ㎛가 되도록 선택된다. 또한, 전열 변환 소자의 배선의 저항은 전원 접속 측면에서 30 Ω(여기서, 30 Ω은 전열 변환 소자 근처의 전원 측의 전극 배선부로부터 잉크 제트 기록 헤드 기판의 패드로의 저항을 측정하여 얻은 값이다)으로, 절환 소자의 소스 측에서 10 Ω(여기서, 10 Ω은 절환 소자의 소스 근처의 배선부로부터 잉크 제트 기록 헤드 기판의 패드로의 저항을 측정함으로써 얻어진 값이다)으로 설정된다. 이러한 조건에서, 절환 소자가 ON으로 되면, 약 100 mA의 전류가 흐르더라도, 소스 측의 배선 저항 10 Ω에서 발생된 전압은 약 1 V이다. 이러한 전압이 발생되는 한, 소스와 기판 사이의 내압은 어떤 문제도 없이 극복될 수 있다.
전열 변환 소자의 저항이 증가되는 다른 예로서, 각각이 12 ×27 ㎛의 크기를 갖는 2개의 발열 소자 영역이 전기적으로 직렬 접속되고, 이들 열 소자는 이들 사이에 약 3 ㎛의 거리로 서로 인접하여 배치되어, 약 27 ×27 ㎛의 크기를 갖는 전열 변환 소자를 구성한다. 이러한 경우에, 약 80 Ω/□의 시트 저항을 갖는 재료가 전열 변환 소자로서 사용되더라도, 그 저항값은 약 360 Ω(4.5 배)이 되어, 200 Ω/□의 시트 저항이 사용될 때 얻어지는 것보다 큰 저항값이 실현될 수 있고 흐르는 전류는 더 감소될 수 있다. 이렇게 함으로써, 소스 포텐셜은 절환 소자 내의 소스와 기판 사이의 내압 범위 내에서 억제될 수 있고, 배선부의 저항으로 인한 손실이 감소될 수 있어서, 전체적인 에너지 절약이 달성된다.
(제2 실시예)
본 발명의 제2 실시예에 따른 액체 토출 장치용 반도체 디바이스(잉크 제트 기록 헤드 기판)의 기본 구성은 제1 실시예와 동일하다. 제1 실시예와 제2 실시예 사이의 주요 차이점은 드레인 영역(8, 9)의 위치와 그 형성 공정이다.
도10은 본 발명의 제2 실시예에 따른 액체 토출 장치용 잉크 제트 기록 헤드 기판의 평면 구성을 도시하고, 도11(a), 도11(b), 도11(c), 도11(d) 및 도11(e)는 잉크 제트 기록 헤드 기판의 단면 구성을 도시한다.
복수의 전열 변환 소자 및 복수의 전열 변환 소자 내에 전류를 흐르게 하기 위한 복수의 절환 소자가 제1 도전성 타입의 반도체 기판 상에 집적된 반도체 디바이스를 제조하는 방법에서, 이러한 잉크 제트 기록 헤드 기판을 제조하는 방법은 제2 도전성 타입의 반도체층(2)을 제1 도전성 타입의 반도체 기판(1)의 하나의 주표면 상에 형성하는 단계(도11(a))와, 게이트 절연막(203)을 반도체층 상에 형성하는 단계와, 게이트 전극(4)을 게이트 절연막 상에 형성하는 단계(도11(b))와, 제1 도전성 타입의 불순물을 게이트 전극을 마스크로 사용하여 도핑하는 단계(도11(c))와, 제2 도전성 타입의 반도체층보다 더 깊어지도록 제1 도전성 타입의 불순물을 뿌려서 반도체 영역(6)을 형성하는 단계(도11(d))와, 게이트 전극을 마스크로 사용하여 반도체 영역(6)의 표면상에 제2 도전성 타입의 소스 영역(7)을, 제2 도전성 타입의 층(2)의 표면 상에 제2 도전성 타입의 드레인 영역(8, 9)을 형성하는 단계(11e)를 포함한다. 이제, 상세하게 설명이 이루어진다.
도11(a)에 도시된 바와 같이, 먼저, p형 반도체 기판(1)이 마련되고, n형 웰 영역(2)은 웰이 형성될 영역으로 n형 불순물을 선택적으로 도입함으로써 p형 반도체 기판(1) 상에 형성된다. n형 웰 영역(2)은 p형 반도체 기판(1)의 전체 표면 상에 형성된다.
또한, n형 웰 영역(2)이 p형 반도체 기판(1)의 전체 표면상에 형성될 경우에는, 에피택셜(epitaxial) 성장 방법이 사용된다.
그 후, 도11(b)에 도시된 바와 같이, 약 50nm의 두께를 갖는 게이트 산화 막(게이트 절연 막)(203)은 예를 들어, 수소 연소 산화에 의해 n형 웰 영역(2) 상에서 성장하고, 약 300nm의 막 두께를 갖는 다결정이 예를 들어, LPCVD(저압 화학 증기상 증착) 방법에 의해 게이트 산화 막(203) 상에 증착된다. 다결정 실리콘이 LPCVD 방법에 의해 증착됨과 동시에, 예를 들어, 인이 포함되고, 또는 증착 후, 예를 들어, 이온 방법 또는 고상 분산법에 의해 인이 첨가되어, 소정의 배선 저항값을 얻게 된다. 그 후, 패터닝이 포토리소그래피에 의해 수행되어, 다결정 실리콘 막이 에칭된다. 이런 식으로, MIS형 전기장 효과 트랜지스터의 게이트 전극(4)이 형성된다.
그 다음, 도11(c)에 도시된 바와 같이, 패터닝이 이온 드라이빙-인(driving-in)을 위해 포토-리지스트로 구성되는 (도시되지 않은) 마스크를 형성하기 위해 포토리소그래피에 의해 수행되고, 이러한 마스크를 사용하여 또는 마스크로서 게이트 전극(4)을 사용하여 p형 불순물, 예를 들어, 보론이 선택적으로 이온 드라이브되어, 불순물층(205)이 형성된다.
그 다음, 도11(d)에 도시된 바와 같이, 열 처리를 예를 들어, 60분 동안 1100℃에서 전기로 내에서 수행함으로써, 측방향으로 웰 영역(2)을 전기적으로 분리하기 위해 약 2.2 μm의 깊이를 갖는 베이스 영역(6)을 형성한다. 도시된 실시예의 이러한 열 처리에서, 웰 영역(2)을 완전히 분리하기 위해 베이스 영역(6)이 웰 영역(2) 보다 깊도록 설계하는 것이 중요하고, 열 처리의 조건은 웰 영역(2)의 깊이와 밀도, 불순물의 종류 또는 불순물층(205)의 밀도와 불순물의 종류에 따라 결정된다. 본 발명에서 사용된 베이스 영역(6)의 깊이는 예를 들어, 약 1 내지 3 μm의 범위에서 선택될 수 있고, 최외측 표면상의 베이스 영역(6)의 밀도는 약 1×1015/cm3 내지 1×1019/cm3 범위에서 선택될 수 있다.
그 다음, 도11(e)에 도시된 바와 같이, 소스 영역(7), 제1 드레인 영역(8) 및 제2 드레인 영역(9)이 예를 들어, 마스크로서 게이트 전극(4)을 사용하여 비소 안에 이온-드라이빙함으로써 형성된다. 이런 식으로, 소스 영역(7)과 드레인 영역(8, 9)이 게이트 전극과 자기-정렬하면서 약간의 중첩 방식으로 형성된다.
그 다음, 소스 영역(7), 제1 드레인 영역(8) 및 제2 드레인 영역(9)이 활성화되도록, 열 처리가 예를 들어, 30분 동안 950℃에서 수행된다.
그 다음, 도시되지는 않았지만, 산화막이 층간(層間) 절연막을 형성하도록 CVD(화학적 증기상 증착) 방법에 의해 증착되고, 접촉부(11)(도10 참조)용 접촉 구멍이 개방되고, 도체를 증착 및 패터닝함으로써, 배선이 형성된다. 원하는 경우, 다층 배선이 수행됨으로써, 집적 회로로서 잉크 제트 기록 헤드 기판을 완성하게 된다.
전열 변환 소자가 잘 알려진 박막 공정을 이용한 이 배선 형성 단계에서 제조되어 기판(1) 상에 집적화된다. 이 경우의 회로 구성은 상술한 실시예와 동일하다.
도시된 실시예에서, 베이스 영역(6), 소스 영역(7) 및 드레인 영역(8, 9)은 이온 드라이빙-인 마스크로서 게이트 전극을 사용하여 형성되고, 이러한 영역은 게이트 전극과 정렬되어 형성됨으로써, 절환 소자 어레이의 높은 집적도와 여러 소자의 특성 균일도를 얻게 된다. 또한, 소스 영역(7)과 드레인 영역(8, 9)이 동일한 단계로 형성될 수 있으며, 제조 비용이 절감된다.
도12는 도1 내지 도10과 도11(a) 내지 도11(e)에 도시된 제조 방법에 의해 제조된 잉크 제트 기록 헤드 기판이 잉크 제트 기록 헤드와 같은 액체 토출 장치로 합체된 경우의 기록 헤드의 일부의 단면 구조의 예를 도시하고 있다. 여기서, 도12는 단결정 실리콘으로 된 p형 반도체 기판 상에 n형 웰 영역(2), 게이트 전극(4), p형 베이스 영역(6), n형 소스 영역(7) 및 n형 드레인 영역(8)이 설치되고, 이 영역들로 MIS(금속 절연 반도체)형 전기장 효과 트랜지스터(30)를 구성하는 모양을 개략적으로 도시하고 있으나, 전술한 바와 같이 트랜지스터가 트랜지스터(세그먼트) 사이의 전용 소자 분리 영역을 제공하지 않고 어레이 내에 배열되는 것이 바람직하다.
또한, 반도체 기판(1) 상에는 열 축적층 및 절연층으로 작용하고 산화규소로 제조된 절연층(817), 질소화 탄탈 막 또는 질소화 규소 탄탈 막과 같은 열 발생 저항층(818), 알루미늄 합금 막과 같은 배선(819) 및 질소화 규소 막과 같은 보호층(820)이 형성된다. 이러한 방식으로, 기록 헤드의 기판(940)이 구성된다. 여기서, 열 발생부는 도면 부호 850으로 나타내고, 잉크는 잉크 토출부(860)로부터 토출된다. 또한, 상부판(870)은 기판(940)과 함께 액체 경로(880)를 형성한다.
이제, 전술된 본 발명의 다양한 실시예의 기능을 설명한다.
도13 및 도14는 각각 특정 MIS형 전기장 효과 트랜지스터 어레이의 평면도 및 단면도이다. 독립적으로 또는 동시에 반도체 기판(1) 내에 구성된 MIS형 전기장 효과 트랜지스터를 작동시킴으로써, 매트릭스 방식으로 상호 연결된 전열 변환 소자 사이의 전기 분리 성능이 유지될 수 있다. 여기서, 게이트 전극(4), n형 소스 영역(7), n형 드레인 영역(8), 그 외 n형 드레인 영역(9), 접점(11), 소스 전극(12), 드레인 전극(13) 및 n형 전기장 완화 드레인 영역(15)이 반도체 기판(1) 상에 제공되는 것을 도시한다.
그러나, 전열 변환 소자를 구동시키기 위해 필요한 큰 전류에서, 전술된 종래의 MIS형 전기장 효과 트랜지스터가 작동되면, 드레인과 웰 사이의 (여기서는 드레인과 반도체 기판 사이) pn 역전 편의 조인트는 높은 전기장을 견딜 수 없고, 따라서 전류 누출을 발생시켜서, 그 결과 전열 변환 소자를 구동시키기 위해 잉크 제트 기록 헤드 기판에 요구되는 내전압이 충족되지 못한다. 또한, 큰 전기장이 사용되기 때문에, MIS형 전기장 효과 트랜지스터의 ON 저항이 클 경우, 전기장의 불필요한 소비 때문에 전열 변환 소자를 작동시키기 위해 필요한 전류를 얻을 수 없다.
또한, 내전압을 향상시키기 위해, 도15의 평면도 및 도16의 단면도에 도시된 바와 같은 MIS형 전기장 효과 트랜지스터 어레이가 고려될 수 있다. 여기서, p형 반도체 기판(1) 상에는, n형 웰 영역(2), 게이트 전극(4), p형 베이스 영역(106), n형 소스 영역(7), n형 드레인 영역(8), 다른 n형 드레인 영역(9), 베이스 전극 흡수층(10), 접점(11), 소스 전극(12) 및 드레인 전극(13)이 구비된다.
MIS형 전기장 효과 트랜지스터의 구조는 보통 구조와 달라서, 내압을 결정하는 드레인의 깊이가 드레인 내에 채널을 만듦으로써 증가되고 채널은 저밀도로 제조될 수 있어서 내압을 향상시킨다.
그러나, MIS형 전기장 효과 트랜지스터가 어레이로 배열되면 각 트랜지스터의 드레인이 유일한 공통 반도체층으로 형성되게 전체의 드레인 포텐셜이 동일하게 되기 때문에, 전용 소자 분리 영역이 드레인을 독립적으로 분리하게 작동해야 하는 스위칭 소자들 사이에 형성되는 한 전열 변환 소자 사이의 전기적 분리가 유지될 수 없다. 또한, 그러한 소자 분리 영역은 신규하게 형성되도록 수행되어, 공정이 복잡해지고 비용이 증가하며, 또한 소자를 형성하는 영역이 증가할 것이다. 따라서, 도15 및 도16에 도시된 바와 같은 MIS형 전기장 효과 트랜지스터의 구조는 액체 토출 장치의 트랜지스터 어레이에 적합하지 않다.
반면, 전술한 바와 같은 본 발명의 실시예의 잉크 제트 기록 헤드 기판에 따르면, 드레인의 밀도가 채널의 밀도보다 낮게 설정될 수 있고 드레인이 충분히 깊게 형성할 수 있기 때문에, 높은 내압에 의해 높은 전류가 사용될 수 있고 낮은 ON 저항에 의해 고속 작동이 실현될 수 있으며, 따라서 고집적과 많은 에너지 절약이 실현될 수 있다. 또한, 그 안에 복수의 트랜지스터에 의해 형성된 어레이 구조가 필요한 잉크 제트 기록 헤드 기판에서도, 소자들 사이의 분리가 비용을 증가시키지 않고 용이하게 달성될 수 있다.
실제로, 본 발명과, 본 발명과 유사한 단일 소자 특성을 갖고 도15 및 도16에 도시된 구조를 갖는 MIS형 전기장 효과 트랜지스터가, 전기적 분리를 보장하도록 소자 분리 영역을 제공하고 동일한 개수의 마스크를 사용함으로써, 그리고 일정한 동일 설계 규칙에 따라 실제로 배치될 때, 도15 및 도16에 도시된 기술에 따른 MIS형 전기장 효과 트랜지스터는 하나의 세그먼트를 형성하기 위해 어레이 배열 방향으로 12.0 ㎛를 필요로 하는 반면, 도1 및 도2에 도시된 본 발명의 구조를 사용하는 MIS형 전기장 효과 트랜지스터의 경우에는, 어레이 배열 방향의 길이가 6.0 ㎛ 이므로, 세그먼트는 1/2 길이로 형성될 수 있다. 이러한, 치수 비(도15 및 도16에 도시된 구조의 어레이 배열 방향으로의 기준 길이에 대한 도1 및 도2에 도시된 구조의 어레이 배열 방향으로의 길이의 비)는 설계룰이 정밀해질수록 감소되는 경향이 있다.
{액체 토출 장치}
지금부터, 본 발명의 액체 토출 장치로서의 잉크 제트 프린터(잉크 제트 기록 장치)를 설명한다.
도17은 본 발명의 잉크 제트 기록 장치의 기록 헤더를 구성하는 반도체 장치(잉크 제트 기록 헤드 기판)의 회로 구조를 보여주는 도면이다. 상술한 실시예들에 의해 제조된 모든 장치들이 반도체 장치로서 이용될 수 있다.
도17에서, 복수의 전열 변환 소자(24)가 잉크 제트 기록 헤드 기판(21) 상에 제공되고, 전열 변환 소자(24)의 제1 단부는 구동 전원(VH)에 공통으로 연결되며, 다른 단부는 전열 변환 소자(24)에 각각 대응하여 제공되는 절환 소자(30)를 거쳐 접지된다. 래치 회로(403) 및 시프트 레지스터(404)가 잉크 제트 기록 헤드 기판(21) 상에 제공된다. 또한, 동시에 구동되는 전열 변환 소자(24)의 개수를 줄여 순간적으로 흐르는 전류를 감소시킴으로써 기록 장치의 주 본체의 전원 장치를 보다 소형화할 목적으로, 전열 변환 소자들의 그룹이 소정의 개수의 전열 변환 소자들을 포함하는 블록들로 나뉘고, 각 블록에 대한 분할 구동을 수행하기 위해 제공되는 디코더와 같은 시분할 구동 블록 선택 논리(405)와, 히스테리시스 특성을 갖는 논리 시스템 버퍼(406)가 잉크 제트 기록 헤드 기판(21) 상에 형성된다. 입력 신호로서는, 시프트 레지스터를 구동하기 위한 클락과, 직렬로 영상 데이터를 수신하기 위한 영상 데이터 입력과, 래치 회로에 데이터를 보유하기 위한 래치 클락과, 블록을 선택하기 위한 블록 가능 신호와, 동력 트랜지스터의 ON 시간, 즉 전열 변화 소자가 구동되는 시간을 외부에서 제어하기 위한 열 펄스와, 논리 회로 구동 전원(5V)과, 접지(GND) 선과, 기판 상의 패드(407, 408, 409, 410, 411, 412, 413, 414)를 통해 각각 입력되는 구동 전원(VH)이 있다. 또한, 각 절환 소자(30)를 위해 열 펄스, 래치(403)의 출력 및 디코더(405)로부터의 출력의 논리곱(AND)이 그 결과에 의거하여 절환 소자(30)를 제어하도록 구해지며, 전열 변환 소자(24)를 통해 구동 펄스가 흐르도록 하는 AND 회로(420)가 제공된다. 패드(408)로부터 입력되는 디지털 영상 신호들이 시프트레지스터(404)에 의해 병렬로 재배열되어 래치 회로(403)에 래칭된다. 래치 회로(403)에 래칭되는 신호에 따라 논리 게이트가 가능할 때, 절환 소자(30)는 ON 또는 OFF 상태가 되어, 선택된 전열 변환 소자(24)를 통해 전류를 흐르게 한다.
전술한 실시예에 따른 트랜지스터가 양호하게는 절환 소자로서 사용될 수 있다. 전술한 바와 같이, 전용 소자 분리 영역이 절환 소자 어레이 내의 절환 소자들 사이에 형성되지 않으며, 필드 절연막과 같은 소자 분리 영역이 절환 소자 어레이와 전열 변환 소자 사이 그리고 절환 소자 어레이와 논리 게이트(또는 래치 회로 또는 시프트 레지스터) 사이와 같은 복수의 어레이들 사이에 제공되는 것이 바람직하다.
도18은 잉크 제트 헤드의 개략도이다. 도17의 회로가 그 위에 형성되어 있는 잉크 제트 기록 헤드 기판(21) 상에는, 각각 전류에 의해 발열하기 위한 그리고 열에 의해 발생되는 기포에 의해 토출 포트(53)로부터 잉크를 토출시키기 위한 복수의 전열 변환 소자(24)가 복수 열로 배열되어 있다. 각 전열 변환 소자는 대응 배선 전극(54)과 합체되어 있고, 배선 전극의 일 단부가 절환 소자(30)와 전기적으로 연결되어 있다. 대응 전열 변환 소자(24)에 대향하는 토출 포트(53)에 잉크를 공급하기 위한 유로(55)는 토출 포트(53)에 대응하여 제공된다. 토출 포트(53) 및 유로(55)를 한정하는 벽부는 홈 부재(56) 내에 제공되며, 홈 부재(56)를 잉크 제트 기록 헤드 기판(21)에 연결함으로써 복수의 유로(55)에 잉크를 공급하기 위한 공통 액체 챔버(57)가 한정된다.
도19는 그 안에 본 발명의 잉크 제트 기록 헤드 기판(21)이 합체되며, 그 안에 잉크 제트 기록 헤드 기판(21)이 프레임(58)에 통합되는 잉크 제트 기록 헤드의 구조를 도시한다. 전술한 바와 같이, 토출 포트(53) 및 유로(55)를 한정하기 위한 부재(56)는 잉크 제트 기록 헤드 기판에 부착된다. 여러 구동 신호와 같은 전기 신호가 장치의 주 본체의 제어기로부터 가요성 인쇄 배선 기판(60)을 통해 잉크 제트 기록 헤드 기판(21)에 공급되도록 장치로부터의 전기 신호를 수용하기 위한 접촉 패드(59)가 제공된다.
도20은 본 발명의 잉크 제트 기록 헤드가 적용되는 잉크 제트 기록 장치 IJRA의 개략도이다.
구동 모터(5013)의 정회전 및 역회전과 동기식으로 구동력 전달 기어(5011, 5009)를 거쳐 회전된 리드 스크루(5005)의 나선 홈(5004)에 의해 결합된 캐리지 HC는 그 위에 잉크 제트 기록 헤드를 착탈식으로 장착하고, (도시되지 않은) 핀을 가지며, 화살표(a, b)로 도시된 방향으로 왕복 이동된다. 용지 유지판(5002)은 캐리지 이동 방향에 걸쳐 인쇄 매체 이송 수단과 같은 플래튼(5000)에 대해 인쇄 매체(전형적으로는, 용지)를 가압하는 역할을 한다. 포토-커플러(5007, 5008)는 모터(5013)의 회전 방향을 전환하도록 캐리지의 레버(5006)의 존재를 확인하기 위한 홈 위치 검출 수단이다. 부재(5016)는 잉크 제트 기록 헤드의 전면을 캡핑하기 위한 캡 부재(5022)를 지지하는 역할을 하며, 캡의 내부로부터의 흡입을 수행하기 위한 흡입 수단(5015)은 캡 개구(5023)를 거쳐 잉크 제트 기록 헤드의 흡입 회복을 수행하는 역할을 한다. 세척 블레이드(5017) 및 전후방으로 블레이드를 이동시키기 위한 부재(5019)는 주 본체 지지판(5018)에 의해 지지된다. 이러한 블레이드 이외의 어떠한 공지된 세척 블레이드도 이 실시예에 적용될 수 있음을 알 수 있다. 또한, 흡입 회복의 흡입을 개시하기 위한 레버(5012)는 캐리지에 의해 결합된 캠(5020)의 이동 운동과 동기식으로 이동되며, 구동 모터로부터의 구동력은 클러치 절환과 같은 공지된 전달 수단에 의해 이동 제어된다.
캐리지가 홈 위치 영역에 도달할 때, 소정의 공정이 리드 스크루(5005)의 작동에 의해 대응 위치에서 수행될 수 있도록 캡핑, 세척 및 흡입 회복이 수행될지라도, 소정의 작동이 공지된 타이밍에 수행될 수 있는 한, 어떠한 기술도 이 실시예에 적용될 수 있다. 전술한 여러 구조들은 개별적으로 그리고 조합으로 훌륭한 발명이며, 본 발명의 구조의 바람직한 실시예이다.
부수적으로, 기록 장치는 잉크 제트 기록 헤드(잉크 제트 기록 헤드 기판)에 발열 소자를 구동시키기 위한 구동 신호 및 다른 신호를 공급하기 위한 신호 공급 수단을 포함한다.
본 발명에 따르면, 큰 전류를 유동시킬 수 있고 높은 내압, 고속 구동, 에너지 절약 및 고집적 능력을 얻을 수 있고 전체 기록 장치의 낮은 단가를 달성할 수 있는 DMOS 트랜지스터가 제공되며, 상기 DMOS 트랜지스터가 전열 변환 소자용 절환 소자로써 사용되는 경우에 고려되어야 하는 소스와 기판 사이의 파손을 방지하기 위한 수단이 제공되는 효과를 갖는다.

Claims (24)

  1. 잉크 제트 기록 헤드 기판이며,
    복수의 전열 변환 소자와, 상기 복수의 전열 변환 소자에 공통으로 접속되고 구동 전원에 접속되어 상기 복수의 전열 변환 소자에 전력을 공급하도록 된 제1 배선과, 상기 복수의 전열 변환 소자를 접지 포텐셜에 접속하기 위한 제2 배선과, 상기 제2 배선과 상기 전열 변환 소자 사이에 제공되어 상기 복수의 전열 변환 소자에 전기적 접속을 형성하도록 된 복수의 절환 소자가 제공된 제1 도전성 반도체 기판을 포함하며,
    상기 절환 소자는,
    상기 반도체 기판의 하나의 주 표면상에 제공된 제2 도전성 제1 반도체 영역과,
    채널 영역을 제공하도록 상기 제1 반도체 영역에 인접한 상기 반도체 기판의 상기 표면상에 제공되고, 상기 제1 반도체 영역의 밀도보다 높은 불순물 밀도를 갖는 반도체를 포함하는 제1 도전성 제2 반도체 영역과,
    상기 반도체 기판에 대향하는 상기 제2 반도체 영역의 표면상에 부분적으로 제공된 제2 도전성 소스 영역과,
    상기 반도체 기판에 대향하는 상기 제1 반도체 영역의 표면상에 부분적으로 제공된 제2 도전성 드레인 영역과,
    게이트 절연막을 통해 상기 채널 영역 상에 제공된 게이트 전극을 포함하는 절연 게이트형 전기장 효과 트랜지스터이며,
    상기 소스 영역에 접속된 상기 제2 배선의 배선 저항은 상기 드레인 영역에 접속된 상기 제1 배선의 배선 저항보다 작은 잉크 제트 기록 헤드 기판.
  2. 복수의 전열 변환 소자와, 상기 복수의 전열 변환 소자에 공통으로 접속되고 구동 전원에 접속되어 상기 복수의 전열 변환 소자에 전력을 공급하도록 된 제1 배선과, 상기 복수의 전열 변환 소자를 접지 포텐셜에 접속하기 위한 제2 배선과, 상기 제2 배선과 상기 전열 변환 소자 사이에 제공되어 상기 복수의 전열 변환 소자에 전기적 접속을 형성하도록 된 복수의 절환 소자가 반도체 기판상에서 집적된 잉크 제트 기록 헤드 기판이며,
    상기 반도체 기판은 p형 영역을 주로 포함하는 반도체 기판이고,
    상기 절환 소자는,
    상기 반도체 기판의 p형 영역의 표면상에 제공된 n형 반도체 영역과,
    채널 영역을 제공하도록 상기 n형 반도체 영역을 통해 상기 반도체 영역의 p형 반도체 영역의 표면으로 연장되고 상기 n형 반도체 영역의 밀도 보다 높은 불순물 밀도를 갖는 반도체를 포함하는 p형 반도체 영역과,
    상기 p형 반도체 영역의 표면상에 부분적으로 제공된 고밀도의 n형 소스 영역과,
    상기 n형 반도체 영역의 표면상에 부분적으로 제공된 고밀도의 n형 드레인 영역과,
    게이트 절연막을 거쳐 상기 채널 영역 상에 제공된 게이트 전극을 포함하는 절연 게이트형 전기장 효과 트랜지스터이며,
    상기 소스 영역에 접속된 상기 제2 배선의 배선 저항은 상기 드레인 영역에 접속된 상기 제1 배선의 배선 저항보다 작은 잉크 제트 기록 헤드 기판.
  3. 제1항에 있어서, 상기 제2 반도체 영역은 상기 반도체 기판에 인접하여 형성된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  4. 제1항에 있어서, 상기 제2 배선의 배선 폭은 제1 배선의 배선 폭보다 더 큰 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  5. 제1항에 있어서, 상기 소스 영역 및 드레인 영역은 측방향으로 교대로 배열된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  6. 제1항에 있어서, 상기 2개의 게이트 전극은 상기 소스 영역의 삽입에 의해 배치되는 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  7. 제1항에 있어서, 상기 복수의 전열 변환 소자의 배열 방향은 상기 복수의 절 환 소자의 배열 방향과 평행한 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  8. 제1항에 있어서, 적어도 2개의 상기 절연 게이트형 전기장 효과 트랜지스터의 드레인 영역은 하나의 전열 변환 소자에 연결되고, 복수의 상기 절연 게이트형 전기장 효과 트랜지스터의 소스 영역은 공통으로 연결된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  9. 제1항에 있어서, 상기 절연 게이트형 전기장 효과 트랜지스터의 유효 채널 길이는 측방향으로 상기 소스 영역과 상기 제2 반도체 영역 사이에 불순물 확산량의 차이에 의해 결정되는 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  10. 제1항에 있어서, 상기 전열 변환 소자는 전기적으로 직렬 연결된 복수의 발열 소자를 포함하고, 상기 직렬 연결된 복수의 발열 소자는 서로 인접 배치된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  11. 제10항에 있어서, 상기 직렬 연결된 발열 소자의 수는 2개인 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  12. 제1항에 있어서, 상기 전열 변환 소자는 450 μΩㆍcm 이상의 비저항을 갖는 탄탈 질화물 실리콘 재료로 형성되고, 시트 저항은 70 Ω/□ 이상인 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  13. 제2항에 있어서, 상기 제2 배선의 배선 폭은 제1 배선의 배선 폭보다 더 큰 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  14. 제2항에 있어서, 상기 소스 영역과 드레인 영역은 측방향으로 교대로 배열된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  15. 제2항에 있어서, 상기 2개의 게이트 전극은 상기 소스 영역의 삽입에 의해 배치되는 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  16. 제2항에 있어서, 상기 복수의 전열 변환 소자의 배열 방향은 상기 복수의 절환 소자의 배열 방향과 평행한 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  17. 제2항에 있어서, 적어도 2개의 상기 절연 게이트형 전기장 효과 트랜지스터의 드레인 영역은 하나의 전열 변환 소자에 연결되고, 복수의 상기 절연 게이트형 전기장 효과 트랜지스터의 소스 영역은 공통으로 연결된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  18. 제2항에 있어서, 상기 절연 게이트형 전기장 효과 트랜지스터의 유효 채널 길이는 측방향으로 상기 소스 영역과 상기 제2 반도체 영역 사이에 불순물 확산량의 차이에 의해 결정되는 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  19. 제2항에 있어서, 전열 변환 소자는 전기적으로 직렬 연결된 복수의 발열 소자를 포함하고, 상기 직렬 연결된 복수의 발열 소자는 서로 인접 배치된 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  20. 제19항에 있어서, 상기 직렬 연결된 발열 소자의 수는 2개인 잉크 제트 기록 헤드 기판.
  21. 제2항에 있어서, 전열 변환 소자는 450 μΩㆍcm 이상의 비저항을 갖는 탄탈 질화물 실리콘 재료로 형성되고, 시트 저항은 70 Ω/□ 이상인 것을 특징으로 하는 잉크 제트 기록 헤드 기판.
  22. 전열 변환 소자에 해당하는 토출 포트가 형성되어 있으며, 제1항 내지 제21항 중 어느 한 항에 따른 잉크 제트 기록 헤드 기판과,
    전열 변환 소자에 의해 토출 포트로부터 토출된 잉크를 함유하기 위한 액체 수집 용기를 포함하는 잉크 제트 기록 헤드.
  23. 제22항에 따른 잉크 제트 기록 헤드와,
    잉크 제트 기록 헤드의 전열 변환 소자에 에너지를 공급하고 제어 신호를 보내기 위한 제어기를 포함하는 것을 특징으로 하는 잉크 제트 기록 장치.
  24. 제23항에 있어서, 전열 변환 소자에 에너지를 공급하기 위한 전원의 전압은 잉크 제트 기록 헤드를 구동하기 위한 모터용 전원의 전압과 동일한 잉크 제트 기록 장치.
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