KR100490812B1 - 자기 정렬 동축 비어 커패시터 - Google Patents

자기 정렬 동축 비어 커패시터 Download PDF

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키소레 채크라보르티
토마스 도리
씨. 미첼 가너
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인텔 코오퍼레이션
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Abstract

동축 커패시터(coaxial capacitor)의 다양한 실시예는 블라인드 비어(blind via), 매립된 비어(buried via), 도금된 관통 구멍(plated through hole)을 포함하는 비어에 자기 정렬되어 형성된다. 동축 커패시터는 도금된 비어의 도금(125)을 제1 전극으로서 사용하는데 적용된다. 유전층(130)은 비어의 일부가 채워지지 않은 채 제1 전극(125)에 놓이도록 형성된다. 제2 전극(135)은 유전층(130)에 의해 채워지지 않은 비어의 부분에 형성된다. 이러한 동축 커패시터는 전자 장치에서 신호 및 전력 노이즈를 줄이고 또는 줄이거나 전력의 오버슈트(overshoot) 및 드룹(droop)을 줄이기 위해 디커플링(decoupling) 및 전력 둔화(power dampening) 응용에 사용하는 것이 적합하다. 이러한 응용에 대해, 종종 수천이 되는 복수의 동축 커패시터가 커패시터의 소정의 레벨을 달성하기 위하여 병렬로 결합되는 것이 일반적으로 기대된다.

Description

자기 정렬 동축 비어 커패시터{SELF-ALIGNED COAXIAL VIA CAPACITORS}
본 발명은 일반적으로 커패시터에 관한 것이며, 특히 비어들에 형성된 자기 정렬 동축 커패시터들, 그 커패시터들을 이용하는 장치 및 그 제조 방법에 관한 것이다.
전자회로, 특히 컴퓨터 및 계측 회로는 최근에 더욱 강력해지고 빨라졌다. 관련 스펙트럼 성분이 10 GHz를 넘어섬에 따라 회로 주파수가 수백 MHz를 넘어서기 때문에, DC 전력 및 접지 라인에서의 노이즈는 점점 문제가 된다. 이러한 노이즈는 공지된 바와 같이, 예컨대 유도성 및 용량성 기생소자 때문에 발생할 수 있다. 그러한 노이즈를 줄이기 위해서는 디커플링(decoupling) 커패시터로 알려진 커패시터가 회로에 안정된 신호나 안정된 전력을 공급하는데 종종 사용된다. 디커플링 커패시터는 일반적으로 효과를 증가시키기 위해 실제만큼이나 로드(load)에 가깝게 위치한다.
커패시터는 계산을 수행하는 프로세서에 의해 야기된 전압의 즉각적인 요구와 같은 전력을 전자 장치가 사용하기 시작할 때 전력의 드룹(droop)을 둔화시키고, 전자 장치가 켜질 때 전력의 오버슈트(overshoot)를 둔화시키는 데에도 사용된다.
종종, 커패시터는 프로세서나 프로세서가 탑재되는 패키지 기판과 같은 전자 장치에 표면 실장된다. 다른 해결책은 고밀도 상호 접속(HDI) 기판 및 세라믹 다층 구조와 같은 기판 내에 구현되거나 집적되는 평면 커패시터의 형성을 포함한다. 전자 장치가 계속 진보함에 따라, 감소된 인덕턴스 레벨에서의 디커플링 및 전력 완충(dampening)에 대해 더 높은 레벨의 커패시턴스에 대한 필요성이 증가한다.
점점 감소된 장치의 크기 및 패킹 밀도에서, 표면에 탑재되는 커패시터에 대한 활용 가능한 면적(real estate)은 제한 요소이다. 또한, 평면 커패시터에 대하여, 점점 더 높은 커패시턴스를 요구하게 되면 점점 더 큰 표면 면적이 필요하게 된다. 이것은 단락 또는 누설의 위험성을 증가시켜 장치의 수율을 감소시키고, 장치의 신뢰도에 대한 관심을 증가시킨다.
상기 관심으로부터 알 수 있듯이, 전자 집적 회로 장치의 제조 및 동작에 대안적인 커패시턴스 해결책이 필요하다.
<발명의 요약>
일 실시예로, 본 발명은 커패시터를 제공한다. 커패시터는 기판에 의해 규정된 측벽들을 갖고 기판의 제1 면으로부터 기판의 제2 면으로 연장되는 비어를 포함하고, 제1 면은 측벽들로부터 외부로 연장된다. 커패시터는 비어의 측벽들 및 기판의 제1 면의 적어도 일부에 놓인 제1 전극을 더 포함한다. 커패시터는 또한 제1 전극의 적어도 제1 부분에 놓이고, 비어의 나머지 부분이 채워지지 않도록 형성된 유전층을 더 포함하고, 제1 전극의 제1 부분은 측벽들 내에 존재한다. 커패시터는 또한 비어의 나머지 부분에 형성된 제2 전극을 더 포함한다.
다른 실시예로, 본 발명은 커패시터 제조 방법을 제공한다. 상기 방법은 비어의 측벽들 및 기판의 제1 면의 적어도 일부에 놓인 제1 전극 층을 형성하는 단계를 포함하고, 비어의 측벽들은 기판의 제1 면으로부터 기판의 제2 면으로 연장되는 기판의 일부에 의해 규정되고, 제1 면은 측벽들로부터 외부로 연장된다. 상기 방법은 비어의 일부가 채워지지 않은 채 제1 전극 층의 적어도 제1 부분에 놓인 유전층을 형성하는 단계를 더 포함하고, 제1 전극 층의 제1 부분은 측벽들 내에 존재한다. 상기 방법은 또한 유전층에 의해 채워지지 않은 비어의 부분에 도전성 물질을 형성하는 단계를 포함하는 제2 전극을 형성하는 단계를 더 포함한다.
또 다른 실시예로, 본 발명은 전자 장치를 동작하는 방법을 제공한다. 상기 방법은 복수의 커패시터 각각에 대한 제1 전극을 제1 전위에 결합하는 단계를 포함한다. 상기 방법은 복수의 커패시터의 각각에 대한 제2 전극을 제2 전위에 결합하는 단계를 더 포함한다. 복수의 커패시터 각각은 전자 장치를 지탱하는 기판의 복수의 비어 중의 하나에 형성되고 복수의 비어에 일대일 관계로 형성된 자기 정렬 동축 커패시터이다.
또 다른 실시예로, 본 발명은 전자 장치를 제공한다. 전자 장치는 제1 전위 소스, 제2 전위 소스 및 적어도 하나의 커패시터를 포함하다. 적어도 하나의 커패시터는 기판에 의해 규정된 측벽들을 갖고 기판의 제1 면으로부터 기판의 제2 면으로 연장되는 비어를 포함하고, 제1 면은 측벽들로부터 외부로 연장된다. 적어도 하나의 커패시터는 비어의 측벽들 및 기판의 제1 면의 적어도 일부에 놓인 제1 전극을 더 포함한다. 적어도 하나의 커패시터는 또한 제1 전극의 적어도 제1 부분에 놓이고, 비어의 나머지 부분이 채워지지 않도록 형성된 유전층을 더 포함하고, 제1 전극의 제1 부분은 측벽들 내에 존재한다. 적어도 하나의 커패시터는 또한 비어의 나머지 부분에 형성된 제2 전극을 포함한다.
본 발명의 기타 실시예들은 범위를 달리하는 방법, 장치 및 시스템을 포함한다.
도 1a 내지 1f는 여러 처리 단계에서의 자기 정렬 동축 커패시터의 단면도.
도 2는 자기 정렬 동축 커패시터의 단면도.
도 3a 내지 3f는 여러 처리 단계에서의 자기 정렬 동축 커패시터의 단면도.
다음의 상세한 설명에서, 본 발명이 실시될 수 있는 특정 실시예들로서 도시된 여기서 일부를 나타낸 첨부된 도면을 참조한다. 이 실시예들은 아주 상세하게 설명되어서 그 기술분야의 통상의 지식을 가진 자라면 본 발명을 실시할 수 있고, 다른 실시예도 사용될 수 있고, 구조적, 논리적, 전기적 변경이 본 발명의 정신과 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다. 따라서, 다음의 상세한 설명은 제한적인 의미에서가 아니라, 본 발명의 범위가 단지 첨부된 청구항과 그로 인한 균등물에 의해서만 한정될 수 있다. 도면에서의 유사한 번호는 유사한 구성 성분을 나타내고 이는 그 내용으로부터 명확하다.
다양한 실시예가 마이크로프로세서 패키지 응용에 대해 구현된 커패시터를 내용으로 기술될 것이다. 마이크로프로세서 패키지의 일 예는 인쇄 회로 기판(PCB)에 탑재된 집적 회로 반도체 다이의 패키지이고, PCB는 물리적으로 지탱하고, 보조 회로 및 구성 성분은 다이에 포함된 프로세서의 사용을 용이하게 한다. 그러나, 본 발명은 그리 제한된 것은 아니다. 그 기술분야의 통상의 지식을 가진 자는 본 발명의 다양한 실시예들이 마더보드 및 다른 인쇄 회로 기판, 고밀도 상호 접속(HDI) 기판 및 세라믹 다층 기판과 같은 기타의 다층 전자 기판 이외에 다른 전자 장치와 관련하여 사용하는데 적용됨을 알 것이다. 또한, 다양한 실시예는 실질적으로 원통형 구조로서 커패시터의 제조 및 특성화를 설명한다. 그러나, 수학적 특성화가 기하구조에서의 분명한 차이를 위해 수정된다면 다른 기하구조가 다양한 실시예에 사용하는데 적당하다.
도 1a는 비어(105)를 나타낸다. 비어는 적어도 기판의 한 층을 통하여 연장되는 개구부(opening)이고, 기판의 한 층 상의 회로를 그 층의 반대편 표면 상의 회로 또는 기판의 하나 이상의 다른 층 상의 회로와 전기적으로 상호 접속하는데 사용된다. 일반적인 비어는 기판(100)의 단일 층을 통하여 연장될 때 대략 150㎛의 직경 및 대략 25-40㎛의 길이를 갖는다. 기판(100)은 하나 이상의 층을 가질 수 있다. 비어(105)는 기판(100)의 부가 층들에 의해 위 및/또는 아래로 바운드될 수 있다. 단지 일단에 바운드된 비어는 종종 블라인드 비어(blind via)로 불린다. 양단에 바운드된 비어는 종종 매립된 비어(buried via)로 불린다. 기판(100)의 모든 층을 통하여 연장되는 비어는 종종 관통구멍(through hole)으로 불린다. 일반적인 관통구멍은 대략 250㎛의 직경과 대략 800㎛의 길이를 갖는다. 비어 크기의 전술한 예가 일반적으로 고려되지만, 본 발명의 다양한 실시예는 그러한 크기에 제한되지 않는다. 또한, 후속적인 예시적인 크기는 마찬가지로 제한적이지 않다. 산업에서의 경향이 관련 비용 및 성능 이익을 위해 장치의 크기를 일반적으로 줄이려는 것임을 알 수 있다.
비어(105)는 기판(100)에 의해 규정되고, 기판(100)의 제1 면(115)으로부터 기판(100)의 제2 면(120)으로 연장되는 측벽들(110)을 갖는다. 비어(105)는 기판에 개구부를 형성하기 위해 공지의 방법으로 형성된다. 예들은 레이저 드릴링(drilling) 및 기계식 드릴링을 포함한다. 제1 면(115) 및 제2 면(120)은 측벽들(110)로부터 외부로 연장된다.
도 1b에서, 제1 전극(125)은 측벽들(110)에 놓여 형성된다. 일 실시예로, 제1 전극(125)은 제1 면(115)의 적어도 일부 및 제2 면(120)의 적어도 일부에 놓이도록 더 연장된다. 다른 실시예로, 제1 전극(125)은 제1 면(115)의 적어도 일부에 놓이도록 연장될 수 있으나, 제2 면(120)의 어느 부분에도 놓이지 않는다. 제1 전극(125)은 일반적으로 비어(105)를 형성하는 표준 처리의 일부로서 형성되고 상호 접속을 위해 사용되는 도전 층을 나타낸다. 제1 전극(125)을 형성하고 나면, 비어는 일반적으로 도금된 비어(plated via) 또는 도금된 관통구멍(plated through hole)으로 간주된다.
비어(105)의 사용에서, 제1 전극(125)은 일반적으로 제1 면(115) 상의 회로를 제2 면(120) 상의 회로로 연결하는데 사용된다. 부가적으로 또는 대안적으로, 제1 전극은 제1 면(115) 상의 회로를 제1 면(115)과 제2 면(120) 사이의 다양한 중간 층 상의 회로에 연결하는데 사용될 수 있다. 일 실시예로, 제1 전극(125)은 구리(Cu)를 포함한다. 구리는 인쇄 회로 기판(PCB) 제조에 사용되는 일반적인 도금 물질이다. 일 실시예에서, 제1 전극(125)은 스퍼터 퇴적(sputter-deposited) 또는 무전해 퇴적(electroless-deposited) 구리와 같은 시드 층(seed layer)을 기판(100) 상에 퇴적한 후 그 시드 층 상에 구리층을 전해 도금한다.
다른 실시예로, 제1 전극(125)은 표준 포토리쏘그래피 기법을 사용하여 형성된다. 이 기법은 포토리쏘그래피 마스크를 기판(100)의 일면 상에 패터닝(patterning)하여, 제1 전극(125)을 형성하기를 바라는 곳인 기판(100)의 그 부분을 노출상태로 남겨놓는 것을 포함한다. 도전 물질 층이 이후 물리적 또는 화학적 기상 증착법(PVD 또는 CVD)에 의해 노출된 부분에 퇴적된 후 마스크 및 그 위에 놓인 퇴적 물질을 제거한다. 스크린 프린팅(screen printing) 또는 다른 도전 잉크(conductive ink)의 프린팅과 같은 제1 전극을 퇴적하는 다른 방법들은 그 기술분야의 통상의 지식을 가진 자에게 명백할 것이다.
도 1c에서, 유전층(130)은 유전 물질을 포함하여 형성된다. 일 실시예로, 유전층(130)은 탄탈륨 산화물(Ta2O5)과 같은 금속 산화물을 포함한다. 일 실시예의 금속 산화물은 금속 층을 형성하기 위해 금속 타겟으로부터의 스퍼터 퇴적에 의해 형성될 수 있고, 금속 산화물을 형성하기 위해 약산의 전해질에서 금속 층을 양극산화처리(anodizing)하여 형성될 수 있다. 일 실시예로, 약산의 전해질은 유기산, 예컨대, 중량으로 대략 5% 보다 적은 구연산 희석 비수용액이다. 이 약산의 전해질은 더 낮은 함유물(inclusion), 이로 인한 더 낮은 스트레스(stress)를 갖는 막을 생성할 것으로 기대된다. 산화물의 두께는 제어된 전압의 인가를 통하여 제어될 수 있다. 예컨대, 금속 산화물의 형성을 위해 탄탈륨 층을 사용하는 경우, 대략 60V의 인가 전압이 대략 900Å의 탄탈륨 산화물의 두께를 생성할 것이다. 유전층(130)에 산화되지 않은 금속을 남겨 놓는 것은, 그 금속이 제1 전극(125)과 유전층(130) 사이의 계면에 존재하고 그 도전성이 제공되면 최종 커패시턴스에 불리한 영향을 주지는 않기 때문에 중요하지 않다.
새도우 마스크(shadow mask; 185)의 사용을 통하여, 탄탈륨과 같은 금속 층은 PVD에 의해 새도우 마스크(185)에 의해 커버되지 않은 영역들에 퇴적될 수 있다. 새도우 마스크(185)는 퇴적을 바라지 않는 영역들을 막거나 또는 마스크하기 위해 기판(100) 상에 또는 기판(100)에 근접하게 놓인 기계식 마스크이다. 일 실시예로, 스퍼터링과 같은 PVD 공정은 기판(100)의 양면(115, 120)으로부터 수행되어 유전층(130)은 제1 면(115)의 일부 이외에 제2 면(120)의 일부에도 놓이도록 형성된다. 다른 실시예로, 스퍼터링과 같은 PVD 공정은 단지 기판(100)의 제1 면(115)으로부터 수행되어 유전층(130)은 제1 면(115)의 일부에 놓이지만 제2 면(120)의 일부에는 놓이지 않도록 형성된다. 대안으로, 금속 층은 전해 도금 또는 포토리쏘그래피 기법에 의해 퇴적될 수 있고 약산의 전해질에서의 양극산화처리에 의해 금속 산화물로 바뀔 수 있다.
유전층(130)을 형성하기 위해 양극산화처리 또는 유사한 반응 공정을 사용하는 실시예들에서, 아래에 놓인 제1 전극(125)은 공격받기 쉽다. 제1 전극(125)의 노출된 영역들을 그러한 공격으로부터 보호하는 것이 이로울 수 있다. 일 예는 유전층(130)을 양극산화처리하기 전에 패터닝된 포토리지스트 물질과 같은 보호 층을 제1 전극(125)의 노출된 부분에 도포하는 것을 포함한다. 다른 예는 금속 블랭킷 층(blanket layer of metal)을 제1 전극(125) 위에 도포하고 패터닝된 포토리지스트 물질을 사용하는 것과 같이 미래의 유전층(130)을 규정하는 금속 블랭킷 층의 그 부분만을 선택적으로 양극산화처리하는 것을 포함한다. 금속을 대응하는 금속 산화물로 변환시키고 나서, 보호 층 및 다른 위에 놓인 물질은 제거될 것이다. 또한, 접착 층(adhesion layer)은 유전층(130)을 형성하기 전에 제1 전극(125)에 도포되고, 접착 층은 유전층(130)을 형성하는 동안 제1 전극(125)의 노출된 부분들을 보호하는데 기여할 것이다.
또한, 유전층(130)은 양극산화처리 또는 다른 산화 기법 없이도 다중 원소 타겟들로부터의 반응성 스퍼터링을 통하여 또는 유전 물질의 복합 타겟으로부터 RF 스퍼터링에 의해 형성될 수 있다. 유기 금속 CVD(MOCVD) 및 졸-겔(sol-gel) 기법은 금속 산화물 유전체를 직접 형성하는데 더 사용된다. 유전 물질 층을 형성하는 다른 기법은 공지이고, 화학 기상 증착(CVD) 및 플라즈마 화학 기상 증착(PECVD)을 포함할 수 있다. 또한, 다른 유전 물질들이 다양한 실시예에 사용될 수 있다. 다른 유전 물질의 예들은 MOCVD에 의해 또는 복합 타겟으로부터의 스퍼터링에 의해 종종 형성되는, 스트론튬 티탄산염(SrTiO3), 바륨 티탄산염(BaTiO3), 바륨 스트론튬 티탄산염(BaSrTiO3; BST), 납 지르코늄 티탄산염(PbZrTiO3; PZT), 알루미늄 산화물(Al2O3) 또는 지르코늄 산화물(Zr2O3)을 포함한다. 또한, 예들은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 및 실리콘 산화 질화물(SiOxNy)과 같은 보다 많은 통상의 유전 물질을 포함한다.
설계자는 퇴적 기법을 선택하는 경우 동작 조건 특히 온도를 고려해야 한다. 유기 기판은 일반적으로 대략 250℃ 아래의 처리 온도를 필요로 하는 반면, 전술한 퇴적 기법의 어떤 것은 대략 550℃를 넘는 동작 온도를 필요로 할 수 있다. 일 예로서, 상술한 티탄산염과 같은 높은 유전 상수를 갖는 많은 금속 산화물은 유전 상수의 최대 값을 얻기 위해 퇴적에 후속하는 어닐링 공정 또는 고온의 고밀도화 공정을 사용한다. 이 고밀도화 공정은 대략 700-1000℃의 온도에 도달할 수 있고, 유기 기판에는 맞지 않을 수 있다. 그러나, 이 고밀도화 공정은 세라믹 기판과 같은 고온 저항을 갖는 기판에는 적당할 것이다. 어떤 실시예에서는, 유전 물질을 제1 전극(125)에 접착하는 것은 구리 전극의 블랙 산화 처리(black oxide treatment)와 같은 제1 전극(125)의 제어를 통하여 향상될 수 있다. 그러나, 이 처리는 일반적으로 구리 표면을 거칠게 하고, 후속하는 유전층에 결함을 초래할 수 있기 때문에 바람직하지 않다.
유전층(130)은 제1 전극(125)의 적어도 제1 부분에 놓이도록 형성되고, 제1 전극(125)의 제1 부분은 측벽들(110) 내에 존재하는 부분이다. 또한, 유전층(130)은 비어(105)의 나머지 부분이 채워지지 않도록 형성된다. 도 1c에 도시한 바와 같이, 일 실시예로 앞서 기술되었듯이, 유전층(130)은 제1 면(115)의 일부에 놓인 제1 전극(125)의 제2 부분에 놓이도록 연장될 수 있다. 제1 전극(125)의 이 제2 부분은 제2 면(120)의 일부에 더 놓일 수 있다. 제1 전극(125)의 제2 부분 위의 유전층(130)의 연장은 이하 명백해질 제1 전극(125)과 후속하는 전극의 분리에 관한 어떤 이점을 제공한다. 그러나, 제1 면(115) 상의 제1 전극(125)의 적어도 일부는 유전층(130)에 의해 커버되지 않는채 남아 있다.
도 1d에서, 제2 전극(135)은 유전층(130)에 의해 채워지지 않은 비어(105)의 나머지 부분에 형성된다. 일 실시예에서, 제2 전극(135)은 비어(105)의 나머지 부분을 도전성 페이스트(conductive paste)로 채움으로써 형성된다. 일 실시예로, 도전성 페이스트는 경화(curing)된다.
대안으로, 구리와 같은 금속의 전해 도금에 선행하는 무전해 도금(electroless plating)이 제2 전극(135)으로서 유전층(130)에 놓인 전기 도금된 금속 층을 형성하기 위해 일 실시예로 사용될 수 있다. 본 실시예에서, 제2 전극(135)은 일반적으로 유전층(130)에 의해 채워지지 않은 비어(105)의 나머지 부분의 구조에 의해 규정된 속이 빈 구조(hollow structure)를 갖게 될 것이고, 비어(105)의 나머지 부분을 완전히 채울 수 있다. 본 실시예에서 결과로 초래된 전기 도금된 금속 층에 의해 채워지지 않은 비어(105)의 어떤 부분도 예컨대 공지의 폴리머 비어 플러그(polymer via plug)로 선택적으로 채워질 수 있다. 제1 전극(125)의 형성에 대해 기술된 많은 방법에서와 같이, 다른 방법이 또한 유전층(130)에 의해 채워지지 않은 비어(105)의 나머지 부분에 제2 전극(135)으로서 도전 물질을 형성하기 위해 사용될 수 있다.
도 1e에서, 제1 전극(125)을 제2 전극(135)과 분리시키기 위해 필요하다면 제2 전극(135)의 과잉 부분(excess portion)이 제거된다. 일 실시예로, 제2 전극(135)의 과잉 부분의 제거는 물질을 물리적으로 마멸(abrading)시키기 위해 화학-기계적 평탄화(CMP)를 포함한다. 제2 전극(135)의 과잉 부분을 제거하는 것은 제1 면(115)나 제2 면(120)에 놓인 유전층(130)의 일부를 제거하는 것을 포함한다. 제1 전극(125)과 제2 전극(135) 사이의 단락(shorting)이나 브리징(bridging)의 가능성을 줄이기 위해, 제1 면(115) 및 제2 면(120)에 놓인 유전층(130)의 적어도 일부를 유지하는 것을 바라지만, 이는 필요하지 않다. 또한, 제2 전극(135)의 과잉 부분을 제거하는 것은 제2 면(120)에 놓인 모든 물질 즉, 제2 면(120)에 놓인 제2 전극(135), 유전층(130) 및 제1 전극(125)의 부분을 제거하는 것을 포함할 수 있다. 도 1e에 도시된 바와 같이, 제2 전극(135)의 과잉 부분의 제거는 제1 전극(125)의 표면 상에 분리된 부분(137)을 남길 수 있다. 그러나, 제2 전극(135)의 이 분리된 부분(137)은 유전층(130)에 의해 제2 전극(135)과 분리되고 제1 전극(125)의 기능을 방해하지 않기 때문에 중요하지 않다.
도 1f에서, 제1 절연층(150)은 제1 전극(125), 유전층(130) 및 제2 전극(135)에 놓여 형성되고, 제1 전극(125)의 일부 및 제2 전극(135)의 일부를 노출시키도록 패터닝된다. 콘택(140, 142)은 각각 제1 전극(125) 및 제2 전극(135)의 노출된 부분과 결합하도록 형성된다. 도 1f에서, 콘택(140, 142)이 제1 면(115)에 인접하여 형성되고 있지만, 콘택 중 하나 또는 둘 다 선택적으로 제2 면(120)에 인접한 각각의 전극에 결합될 수 있다. 제2 절연층(155)은 콘택(140, 142) 및 제1 절연층(150)에 놓여 형성되고, 콘택(140)의 일부 및 콘택(142)의 일부를 노출시키도록 패터닝된다. 콘택(140)의 노출된 부분은 접지 전위(160)와 같은 제1 전위 소스와 결합하고, 콘택(142)의 노출된 부분은 공급 전위 Vcc(165)와 같은 제2 전위 소스에 결합한다. 결과로 초래된 자기 정렬 동축 커패시터(170)가 이 구성에서 전술한 바와 같이, 디커플링 및 전력 완충(dampening)에 적용되지만, 커패시터(170)는 어떠한 전자 장치 응용에도 사용될 수 있다.
커패시터(170)의 커패시턴스는 다음의 공식(도 2 참조)을 사용하여 추정될 수 있다.
여기서, εr은 유전율 상수(8.854 x 10-12F/m)이고, ε0은 유전 물질의 유전 상수이고, r2는 동축 구조의 중심으로부터 제1 전극까지의 거리이고, r2는 제2 전극의 반경(r2-r1은 유전층의 두께)이며, L은 미터 단위의 비어의 길이이다.
마이크로프로세서의 전력 및 주파수 필요조건이 증가함에 따라, 디커플링 및 전력 완충에 대한 커패시턴스 필요조건도 또한 증가한다. 전술한 실시예에 따라 형성된 커패시터는 일반적으로 그러한 응용에 대해 일괄적으로 보통보다 작을 것이다. 그러나, 마이크로프로세서 패키지의 증가하는 복잡성으로 인하여 지지 기판의 설계에서 비어 및 관통구멍의 수는 증가된다. 일 예로, 요즘의 마이크로프로세서 패키지는 평균 250㎛의 직경(도금 후) 및 800㎛의 길이를 갖는 대략 2000개의 도금된 관통구멍 이외에 평균 150㎛의 직경(도금 후) 및 30㎛의 길이를 갖는 12000개 이상의 도금된 비어를 가질 수 있다. 도금된 비어들 및 관통구멍들 각각은 상술한 바와 같이 공급 및 접지 전위들에 결합되어 있어서, 병렬 커패시턴스를 형성하여 가산된다. 마이크로프로세서 패키지에 대한 결합 커패시턴스는 커패시터로서 사용된 비어들의 수, 유전 물질 및 유전체의 두께를 제어함으로써 소망하는 값으로 조절할 수 있다. 예컨대, 모든 도금된 비어들 및 도금된 관통구멍들에서 대략 0.1㎛의 유전체 두께 및 대략 25의 유전 상수를 갖는 탄탈륨 산화물 유전 물질을 사용하면, 대략 3㎌의 결합 커패시턴스가 본 예의 마이크로프로세서 패키지에 대해 얻어질 수 있다. 또 하나의 예로서, 대략 500의 유전 상수, 및 도금된 비어들에서 대략 0.05㎛의 유전체 두께, 도금된 관통구멍들에서는 대략 0.30㎛의 유전체 두께를 갖는 BST 유전 물질을 사용하면, 대략 34㎌의 결합 커패시턴스가 본 예의 마이크로프로세서 패키지에 대해 얻어질 수 있다.
전술한 실시예들이 기판의 양 측면에 개구부를 갖는 비어 내의 커패시터의 형성을 설명하였지만, 블라인드 비어들은 부분적으로 기판을 통해서만 연장된다. 도 3a 내지 3f는 블라인드 비어에 형성된 동축 비어 커패시터의 일 실시예를 나타낸다. 기판의 위에 놓인 층의 후속적인 형성에 의해 블라인드 비어는 매립된 비어가 된다. 개개의 층을 형성하는 방법 및 물질에 대한 가이드 라인은 일반적으로 도 1a 내지 1f를 참조하여 위에서 제공된 바와 같다. 예외적인 것에 주목한다.
도 3a는 비어(305)를 나타낸다. 비어(305)는 기판(300)의 적어도 한 층(302)을 통하여 연장되나, 기판(300)을 통하여는 연장되지 않는다. 비어(305)는 금속 또는 다른 도전성 런(run)(306)의 적어도 일부를 노출시키면서 기판(300)의 제2 층(304)에서 끝난다. 층(302)은 기판(300)의 하나 이상의 층을 나타낼 수 있다. 마찬가지로, 층(304)은 기판(300)의 하나 이상의 층을 나타낼 수 있다.
비어(305)는 기판(300)의 층(302)에 의해 규정되고, 기판(300)의 제1 면(315)으로부터 기판(300)의 제2 면(320)으로 연장되는 측벽들(310)을 갖는다. 제1 면(315)은 측벽들(310)로부터 외부로 연장된다. 제2 면(320)은 측벽들(310)로부터 내부로 연장된다. 비어(305)는 기판에 개구부를 형성하는 공지의 방법으로 형성된다. 예들은 레이저 드릴링 및 기계식 드릴링을 포함한다. 이러한 설명을 목적으로, 제2 면(320)은 실질적으로 평탄하다고 추정될 것이다. 그러나, 비어(305)를 형성하기 위해 사용된 형성 기법은 오목 또는 원뿔과 같은 비평면인 제2 면(320)을 생성할 수도 있다.
도 3b에서, 일 실시예로 제1 전극(325)은 측벽들(310) 및 제2 면(320)에 놓여 형성된다. 다른 실시예로, 제1 전극(325)은 측벽들(310)에 놓이지만 제2 면(320)의 일부를 노출되도록 형성된다. 이 실시예는 층(302, 304)을 적층(lamination)하기 전에 제1 전극(325)을 형성함으로써 얻어질 수 있다.
제1 전극(325)은 제1 면(315)의 적어도 일부에 놓이도록 더 연장된다. 제1 전극(325)은 일반적으로 비어(305)를 형성하는 표준 처리의 일부로서 형성된다. 비어(305)의 사용에서, 제1 전극(325)은 제1 면(315) 상의 회로를 도전성 런(run)(306)에 결합된 회로와 연결시키는데 일반적으로 사용된다. 부가적으로 또는 대안적으로, 제1 전극(325)은 제1 면(315) 상의 회로를 제1 면(315)과 제2 면(320) 사이의 다양한 중간층 상의 회로에 부가적인 도전성 런들을 통하여 연결시키는데 사용될 수 있다. 일 실시예로, 제1 전극(325)은 구리(Cu)를 포함한다.
도 3c에서, 유전층(330)은 유전 물질을 함유하여 형성된다. 유전층(330)은 제1 전극(325)의 적어도 제1 부분에 놓이도록 형성되고, 제1 전극(325)의 제1 부분은 측벽들(310) 내에 존재하는 부분이다. 또한, 유전층(330)은 비어(305)의 나머지 부분이 채워지지 않도록 형성된다. 도 3c에 도시한 바와 같이, 유전층(330)은 제1 면(315)의 일부에 놓인 제1 전극(325)의 제2 부분에 놓이도록 연장될 수 있다. 제1 전극(325)의 제2 부분 위의 유전층(330)의 연장은 이하 명백해질 제1 전극(325)과 후속하는 전극의 분리에 관한 어떤 이점을 제공한다. 그러나, 제1 면(315) 상의 제1 전극(325)의 적어도 일부는 유전층(330)에 의해 커버되지 않는채 남아있다. 일 실시예로, 유전층(330)은 물리 기상 증착을 사용하여 형성될 수 있고, 도 1c를 참조하여 상술한 바와 같이 새도우 마스크(385)에 의해 규정될 수 있다. 대안적인 실시예는 유전층(130)을 참조하여 상술한 바와 같이 다른 유전 물질들 및 퇴적 기법들을 사용한다.
도 3d에서, 제2 전극(335)은 유전층(330)에 의해 채워지지 않은 비어(305)의 나머지 부분에 형성된다. 일 실시예에서, 제2 전극(335)은 비어(305)의 나머지 부분을 도전성 페이스트로 채움으로써 형성된다. 일 실시예로, 도전성 페이스트는 경화된다.
대안으로, 구리와 같은 금속의 전해 도금에 선행하는 무전해 도금이 제2 전극(335)으로서 유전층(330)에 놓인 전기 도금된 금속 층을 형성하기 위해 일 실시예에서 사용될 수 있다. 본 실시예에서, 제2 전극(335)은 일반적으로 유전층(330)에 의해 채워지지 않은 비어(305)의 나머지 부분의 구조에 의해 규정된 속이 빈 구조를 갖게 될 것이고, 비어(305)의 나머지 부분을 완전히 채울 수 있다. 본 실시예에서 결과로 초래된 전기 도금된 금속 층에 의해 채워지지 않은 비어(305)의 임의의 부분이 예컨대 공지의 폴리머 비어 플러그로 선택적으로 채워질 수 있다. 제1 전극(125)의 형성에 대해 설명된 많은 방법에서와 같이, 다른 방법이 또한 유전층(330)에 의해 채워지지 않은 비어(305)의 나머지 부분에 제2 전극(335)으로서 도전 물질을 형성하기 위해 사용될 수 있다.
도 3e에서, 제1 전극(325)을 제2 전극(335)과 분리시키기 위해 필요하다면 제2 전극(335)의 과잉 부분은 제거된다. 일 실시예로, 제2 전극(335)의 과잉 부분의 제거는 물질을 물리적으로 마멸시키기 위해 화학-기계적 평탄화(CMP)를 포함한다. 제2 전극(335)의 과잉 부분을 제거하는 것은 제1 면(315)에 놓인 유전층(330)의 일부를 제거하는 것을 포함한다. 제1 전극(325)과 제2 전극(335) 사이의 단락이나 브리징의 가능성을 줄이기 위해, 제1 면(315)에 놓인 유전층(330)의 적어도 일부를 유지하는 것을 바라지만, 이는 필요하지 않다. 도 3e에 도시된 바와 같이, 제2 전극(335)의 과잉 부분의 제거는 제1 전극(325)의 표면 상에 분리된 부분(337)을 남길 것이다. 그러나, 제2 전극(335)의 이 분리된 부분(337)은 유전층(330)에 의해 제2 전극(335)과 분리되고, 제1 전극(325)의 기능을 방해하지 않기 때문에 중요하지 않다.
도 3f에서, 제1 절연층(350)은 제1 전극(325), 유전층(330) 및 제2 전극(335)에 놓이면서 형성되고, 제1 전극(325)의 일부 및 제2 전극(335)의 일부를 노출시키도록 패터닝된다. 콘택(340, 342)은 각각 제1 전극(325) 및 제2 전극(335)의 노출된 부분과 결합하도록 형성되고, 콘택(340, 342)은 모두 제1 면(315)에 인접하여 형성된다. 제2 절연층(355)은 콘택(340, 342) 및 제1 절연층(350)에 놓이면서 형성되고, 콘택(340)의 일부 및 콘택(342)의 일부를 노출시키도록 패터닝된다. 콘택(340)의 노출된 부분은 접지 전위(360)와 같은 제1 전위 소스와 결합하고, 콘택(342)의 노출된 부분은 공급 전위 Vcc(365)와 같은 제2 전위 소스에 결합한다. 결과로 초래된 자기 정렬 동축 커패시터(370)가 이 구조에서 전술한 바와 같이, 디커플링 및 전력 완충에 적용되지만, 커패시터(370)는 어떠한 전자 장치 응용에도 사용될 수 있다.
비어들에 형성된 동축 커패시터들의 다양한 실시예가 설명되었다. 다양한 실시예는 제2 전극을 규정하고 있는 개구부가 제1 전극 및 유전층의 퇴적의 성질에 의해 비어에 중심에 실질적으로 위치하는 점에서 자기 정렬된다. 이러한 자기 정렬 성질은 전술한 실시예를 도금된 비어에 유전 물질을 채우고, 이어서 유전 물질을 통하여 개구부를 드릴링하여 유전 물질의 일부를 제거하고, 그 개구부에 제2 전극을 형성하는 공정을 사용하여 비어들에 형성된 커패시터들과 구별되게 한다. 자기 정렬 동축 커패시터는 수천의 커패시터를 동시에 형성하는 데 사용될 수 있지만, 유전 물질을 통하여 개구부를 드릴링하는 것은 일반적으로 한 번에 대략 20개 이하로 제한될 것이기 때문에 많은 응용에서 더 적은 공정 단계를 필요로 한다. 자기 정렬 동축 커패시터는 더 얇은 유전층들을 갖도록 형성될 수 있어, 소정의 비어 직경에 대해 더 높은 레벨의 커패시턴스를 허용할 수 있다. 여기서 기술된 퇴적 기법들은 유전층의 궁극적인 두께에 대해 더 많은 제어를 더 허용하여 집적 회로 설계에서 더 많은 자유도를 허용한다. 다양한 실시예의 제2 전극은 유전 물질에 개구부를 드릴링하는 것보다 더 중심에 위치하기 때문에, 성능 및 신뢰도에서 더 빈틈없는 설계 허용오차 및 결과로 초래된 이득을 허용하는 감소된 공정의 가변성이 가능하다. 레이저 또는 기계식 드릴링의 표시 정확도(registration accuracy)는 현재 대략 20㎛ 정도이므로 유전체 두께를 대략 20㎛정도로 제한한다. 따라서, 다양한 실시예의 자기 정렬 동축 커패시터들은 유전 물질에 개구부를 드릴링함으로써 형성된 커패시터보다 1 내지 2차수 작은 크기의 인덕턴스 값이 가능하다.
다양한 실시예의 동축 커패시터는 디커플링 및 전력 완충 응용에 사용하는데 적당하다. 이러한 응용에서, 종종 수천이 되는 복수의 동축 커패시터가 소망하는 레벨의 커패시턴스를 달성하기 위해 병렬로 결합될 것이 일반적으로 기대된다. 비어들에 커패시터들을 형성함으로써, 실질적으로 어떠한 부가적인 기판 면적(real estate) 즉, 표면 영역도 필요로 하지 않는다.
비록 특정 실시예가 여기서 도시되고 기술되었지만, 그 기술분야의 통상의 지식을 가진 자라면 동일 목적을 달성하기 위해 계산된 어떠한 배치도 도시된 특정 실시예에 대해 대체할 수 있다는 것을 이해할 것이다. 본 발명의 많은 적용은 그 기술분야의 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 출원은 본 발명의 어떠한 응용 또는 변경도 커버하고자 한다. 본 발명은 다음의 청구항과 그로 인한 균등물에 의해서만 제한됨을 명백히 밝혀둔다.

Claims (30)

  1. 기판에 의해 규정된 측벽들을 갖고 상기 기판의 제1 면 - 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 으로부터 상기 기판의 제2 면으로 연장되는 비어(via),
    상기 기판의 상기 제1 면의 적어도 일부 및 상기 비어의 상기 측벽들에 놓인 제1 전극,
    상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓이고, 상기 비어의 나머지 부분이 채워지지 않도록 형성된 유전층, 및
    상기 비어의 상기 나머지 부분에 형성되는 제2 전극
    을 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성되는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서,
    상기 제1 전극은 구리를 포함하고 상기 유전층은 탄탈륨 산화물을 포함하는 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서,
    상기 유전층은 상기 제1 면에 놓인 상기 제1 전극의 제2 부분에 더 놓이는 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서,
    상기 제1 전극 및 제1 전위 소스에 연결된 제1 콘택 및
    상기 제2 전극 및 제2 전위 소스에 연결된 제2 콘택
    을 더 포함하는 것을 특징으로 하는 커패시터.
  5. 제1항에 있어서,
    상기 기판은 유기 기판 및 세라믹 기판으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서,
    상기 기판은 하나 이상의 층을 포함하는 것을 특징으로 하는 커패시터.
  7. 기판에 의해 규정된 측벽들을 갖고, 상기 기판의 제1 면 - 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 으로부터 상기 기판의 제2 면으로 연장되는 비어,
    상기 비어의 상기 측벽들 및 상기 기판의 상기 제1 및 제2 면의 적어도 일부에 놓인 제1 전극,
    상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓이고, 상기 비어의 나머지 부분이 채워지지 않도록 퇴적된 유전층, 및
    상기 비어의 상기 나머지 부분에 형성되는 제2 전극
    을 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성되는 것을 특징으로 하는 커패시터.
  8. 제7항에 있어서,
    상기 기판의 상기 제2 면은 상기 측벽들로부터 외부로 연장되는 것을 특징으로 하는 커패시터.
  9. 제7항에 있어서,
    상기 유전층은 상기 제1 면에 놓인 상기 제1 전극의 제2 부분에 더 놓이는 것을 특징으로 하는 커패시터.
  10. 기판에 의해 규정된 측벽들을 갖고, 상기 기판의 제1 면 - 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 으로부터 상기 기판의 제2 면 - 상기 제2 면은 상기 측벽들로부터 내부로 연장됨 - 으로 연장되는 비어,
    상기 비어의 상기 측벽들 및 상기 기판의 상기 제1 및 제2 면의 적어도 일부에 놓인 제1 전극,
    상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 제1 면으로부터 상기 제2 면으로 연장됨 - 에 놓인 유전층 - 상기 유전층의 형성은 상기 유전층의 일부의 제거 없이도 상기 비어의 일부가 채워지지 않도록 함 -, 및
    상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분을 완전히 채우면서 형성되는 제2 전극
    을 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택은 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 형성되며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성되는 것을 특징으로 하는 커패시터.
  11. 비어의 측벽들 및 기판의 제1 면의 적어도 일부 - 상기 비어의 상기 측벽들은 상기 기판의 상기 제1 면으로부터 상기 기판의 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 에 놓인 제1 전극 층을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 유전층을 형성하는 단계, 및
    상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분에 도전 물질을 형성하는 단계를 포함하는 제2 전극을 형성하는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  12. 제11항에 있어서,
    제1 전극 층을 형성하는 단계는 구리 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  13. 제11항에 있어서,
    유전층을 형성하는 단계는,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 금속 층을 형성하는 단계, 및
    상기 금속 층을 양극산화처리(anodizing)하여 상기 유전층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  14. 제11항에 있어서,
    유전층을 형성하는 단계는,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 금속 층을 스퍼터링(sputtering)하는 단계, 및
    약산의 전해질에서 상기 금속 층을 양극산화처리하여 상기 유전층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  15. 제14항에 있어서,
    상기 약산의 전해질은 유기산 희석 비수용액(organic acid dilute non-aqueous solution)을 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  16. 제15항에 있어서,
    상기 유기산 희석 비수용액은 중량으로 대략 5% 보다 적은 구연산(citric acid)의 비수용액인 것을 특징으로 하는 커패시터 형성 방법.
  17. 제11항에 있어서,
    제2 전극을 형성하는 단계는 상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분을 도전성 페이스트(conductive paste)로 채우는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  18. 제11항에 있어서,
    제2 전극을 형성하는 단계는 과잉 물질(excess material)을 제거하여 상기 제1 전극이 상기 제2 전극과 분리되도록 하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  19. 제18항에 있어서,
    과잉 물질을 제거하는 단계는 상기 유전층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  20. 비어의 측벽들과 기판의 제1 면 및 상기 기판의 제2 면의 적어도 일부 - 상기 비어의 상기 측벽들은 상기 제1 면으로부터 상기 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 에 놓인 제1 전극 층을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 유전층을 형성하는 단계, 및
    상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분에 도전 물질을 형성하는 단계를 포함하는 제2 전극을 형성하는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  21. 비어의 측벽들과 기판의 제1 면 및 상기 기판의 제2 면의 적어도 일부 - 상기 비어의 상기 측벽들은 상기 제1 면으로부터 상기 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면 및 상기 제2 면은 상기 측벽들로부터 외부로 연장됨 - 에 놓인 제1 전극 층을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 유전층을 형성하는 단계, 및
    상기 유전층에 놓여있는 제2 전극을 형성하는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성되는 것을 특징으로 하는 커패시터 형성 방법.
  22. 비어의 측벽들, 기판의 제1 면의 적어도 일부 및 상기 기판의 제2 면 - 상기 비어의 상기 측벽들은 상기 제1 면으로부터 상기 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면은 상기 측벽들로부터 외부로 연장되며, 상기 제2 면은 상기 측벽들로부터 내부로 연장됨 - 에 놓인 제1 전극 층을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극 층의 적어도 제1 부분 - 상기 제1 전극 층의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 유전층을 형성하는 단계, 및
    상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분에 도전 물질을 형성하는 단계를 포함하는 제2 전극을 형성하는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 상기 비어를 완전히 채우며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  23. 제22항에 있어서,
    상기 제1 전극에 연결된 제1 콘택을 형성하는 단계, 및
    상기 제2 전극에 연결된 제2 콘택을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  24. 비어의 측벽들 및 기판의 제1 면의 적어도 일부 - 상기 비어의 상기 측벽들은 상기 제1 면으로부터 상기 기판의 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 에 놓인 제1 금속 시드 층(metal seed layer)을 형성하는 단계,
    상기 제1 금속 시드 층에 제2 금속 층을 전기분해적으로 도금(electrolytically plating)하여 제1 전극을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 제3 금속 층을 퇴적하는 단계,
    상기 제3 금속 층을 양극산화처리하여 유전층을 형성하는 단계,
    상기 제3 금속 층에 의해 채워지지 않은 상기 비어의 상기 부분을 도전성 페이스트로 완전히 채움으로써 제2 전극을 형성하는 단계, 및
    과잉 도전성 페이스트(excess conductive paste)를 제거하여 상기 제2 전극을 상기 제1 전극과 분리시키는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 형성되며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  25. 제24항에 있어서,
    상기 제1 금속 시드 층 및 상기 제1 전극은 상기 기판의 상기 제2 면의 적어도 일부에 더 놓이는 것을 특징으로 하는 커패시터 형성 방법.
  26. 제25항에 있어서,
    상기 기판의 상기 제2 면은 상기 측벽들로부터 외부로 연장되는 것을 특징으로 하는 커패시터 형성 방법.
  27. 비어의 측벽들 및 기판의 제1 면의 적어도 일부 - 상기 비어의 상기 측벽들은 상기 제1 면으로부터 상기 기판의 제2 면으로 연장되는 상기 기판의 일부에 의해 규정되고, 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 에 놓인 구리 시드 층(copper seed layer)을 형성하는 단계,
    상기 구리 시드 층에 구리 층을 전기분해적으로 도금하여 제1 전극을 형성하는 단계,
    상기 비어의 일부가 채워지지 않은 채 상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 탄탈륨 층을 퇴적하는 단계,
    상기 탄탈륨 층을 양극산화처리하여 탄탈륨 산화물 유전층을 형성하는 단계,
    상기 탄탈륨 층에 의해 채워지지 않은 상기 비어의 상기 부분을 도전성 페이스트로 완전히 채움으로써 제2 전극을 형성하는 단계, 및
    과잉 도전성 페이스트를 제거하여 상기 제2 전극을 상기 제1 전극과 분리시키는 단계
    를 포함하고,
    상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 제1 면에 인접한 상기 기판상의 층에서 상기 비어 외부에 존재하여 전자 부품에 연결되도록 형성되며,
    상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성되는 것을 특징으로 하는 커패시터 형성 방법.
  28. 전자 장치를 지지하는 기판의 복수의 비어중 하나에 이를 완전히 채우도록 형성되고, 실질적으로 원통형인 구조를 가지며, 상기 복수의 비어와 일대일의 관계를 갖는 복수의 자기 정렬(self-aligned) 동축 커패시터(coaxial capacitors) 각각에 대한 제1 전극을 제1 전위에 연결하는 단계, 및
    상기 복수의 커패시터 각각에 대한 제2 전극 - 상기 제2 전극은 각 비어에 있는 상기 제1 전극 내에 배치되고, 유전층에 의해 상기 제1 전극과 분리됨 - 을 제2 전위에 연결하는 단계
    를 포함하는 것을 특징으로 하는 전자 장치 작동 방법.
  29. 제1 전위 소스,
    제2 전위 소스, 및
    적어도 하나의 커패시터를 포함하고,
    상기 커패시터는,
    기판에 의해 규정된 측벽들을 갖고, 상기 기판의 제1 면 - 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 으로부터 상기 기판의 제2 면으로 연장되는 비어,
    상기 비어의 상기 측벽들 및 상기 기판의 상기 제1 면의 적어도 일부에 놓인 제1 전극,
    상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓이고, 상기 비어의 나머지 부분이 채워지지 않도록 형성된 유전층,
    상기 비어의 상기 나머지 부분에 형성되는 제2 전극 - 상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 비어 외부에 존재하도록 상기 비어를 완전히 채우며, 상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성됨 - ,
    상기 제1 전극 및 상기 제1 전위 소스에 연결된 제1 콘택, 및
    상기 제1 면에 인접한 부분 및 상기 제2 전극상에서 상기 제2 전극과 연결된 다른 부분을 갖는 상기 기판상의 제2 콘택 - 상기 제2 콘택은 상기 제2 전위 소스에 연결됨 -
    을 포함하는 것을 특징으로 하는 전자 장치.
  30. 제1 전위 소스,
    제2 전위 소스, 및
    적어도 하나의 커패시터를 포함하고,
    상기 커패시터는,
    기판에 의해 규정된 측벽들을 갖고, 상기 기판의 제1 면 - 상기 제1 면은 상기 측벽들로부터 외부로 연장됨 - 으로부터 상기 기판의 제2 면으로 연장되는 비어,
    상기 비어의 상기 측벽들 및 상기 기판의 상기 제1 및 제2 면의 적어도 일부에 놓인 제1 전극,
    상기 제1 전극의 적어도 제1 부분 - 상기 제1 전극의 상기 제1 부분은 상기 측벽들 내에 존재함 - 에 놓인 유전층 - 상기 유전층의 형성은 상기 유전층의 일부의 후속적인 제거 없이도 상기 비어의 일부가 채워지지 않도록 함 - ,
    상기 유전층에 의해 채워지지 않은 상기 비어의 상기 부분에 형성되는 제2 전극 - 상기 제2 전극은, 상기 제2 전극에 대한 외부 콘택이 상기 비어 외부에 존재하도록 상기 비어를 완전히 채우며, 상기 제1 전극, 상기 제2 전극 및 상기 유전층은 실질적으로 원통형인 구조를 갖는 자기 정렬 동축 커패시터로서 구성됨 - ,
    상기 제1 전극 및 상기 제1 전위 소스에 연결된 제1 콘택, 및
    상기 제1 면에 인접한 부분 및 상기 제2 전극상에서 상기 제2 전극과 연결된 다른 부분을 갖는 상기 기판상의 제2 콘택 - 상기 제2 콘택은 상기 제2 전위 소스에 연결됨 -
    을 포함하는 것을 특징으로 하는 전자 장치.
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