KR100757908B1 - 커패시터 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

커패시터 내장형 인쇄회로기판 및 그 제조방법 Download PDF

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슈히치 오카베
류창섭
김문일
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Abstract

본 발명은 동일 영역 내에 더 큰 용량을 가지는 커패시터를 내장하고 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다. 비아가 형성되어 있고, 커패시터를 내장하는 인쇄회로기판에 있어서, 상기 커패시터는, 상기 비아의 측벽 및 하면을 둘러싸고 있는 제1 전극; 상기 제1 전극의 표면 상에 소정 두께의 유전체로 구성된 유전층; 및 상기 유전층의 표면 상에 위치하며 상기 비아의 내부를 채우고 있는 제2 전극을 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판이 제공되며, 적절한 수의 비아 커패시터를 포함시켜 특정 정전 용량을 가지도록 설계하는 것이 유연해지고, 설계가 복잡하지 않고 간단한 장점이 있다.
커패시터, 인쇄회로기판, 내장, 밀집

Description

커패시터 내장형 인쇄회로기판 및 그 제조방법{Printed Circuit Board having embedded capacitor and manufacturing method thereof}
도 1은 평판 커패시터 내장형 인쇄회로기판의 수직 단면도
도 2는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판에 내장된 비아 커패시터의 사시도.
도 3은 인쇄회로기판에 내장된 비아 커패시터의 수직단면도.
도 4는 평판 커패시터와 본 발명의 바람직한 일 실시예에 따른 비아 커패시터를 비교한 도면.
도 5는 본 발명의 바람직한 다른 실시예에 따른 비아 커패시터의 일례.
도 6은 본 발명의 바람직한 실시예에 따른 비아 커패시터의 정전 용량을 구하기 위한 도면.
도 7은 본 발명의 바람직한 일 실시예에 따른 비아 커패시터를 내장하는 비아 커패시터 내장형 인쇄회로기판의 제조방법의 흐름도.
도 8 및 도 9는 본 발명의 바람직한 다른 실시예에 따른 소정 영역 내에 비아 커패시터를 형성한 인쇄회로기판의 평면도.
<도면의 주요부분에 대한 부호의 설명>
30 : 비아 커패시터
31 : 제1 전극
32 : 유전층
33 : 제2 전극
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 동일 영역 내에 더 큰 용량을 가지는 커패시터를 내장하고 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근, 무선통신시장의 급격한 신장에 따른 마이크로파 응용사례의 증가는 기존의 인쇄회로기판(PCB; Printed Circuit Board)를 사용하면서 고주파 특성에 대한 요구에 대응하기 위하여 시스템 내에서 인터커넥트와 패키지 기술에 대해 많은 변화를 요구하고 있으며, 특히, 무선 단말기 등의 휴대용 전자기기의 소형화와 비용절감을 위해서는 필연적으로 이들을 구성하는 수동소자들의 집적화에 대한 관심과 연구가 활발히 진행되고 있다.
그러나, 능동기능의 소자들은 거의 대부분 실리콘 기술에 기반을 둔 고밀도 집적회로로 통합이 이루어지면서 단지 몇 개의 칩 부품으로 구현되는 반면에, 저 항, 커패시터 및 인덕터 등의 수동소자의 집적화는 거의 이루어지지 못하여 개별 소자가 회로기판 상에 납 땜 등의 방법으로 부착되고 있었다.
대부분의 인쇄회로기판의 표면에 일반적인 개별 칩 저항 또는 일반적인 개별 칩 커패시터를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.
이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다.
다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자(예를 들어, 커패시터)가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다.
이러한 수동소자 내장형 인쇄회로기판의 가장 중요한 특징은 수동소자가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 수동소자 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방 법이 있다.
이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법이다.
이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법이다.
이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
도 1은 평판 커패시터 내장형 인쇄회로기판의 수직 단면도이다. 도 1을 참조하면, 기판(1)의 내층에 비아(13)를 형성하고, 비아(13) 내부에 커패시터의 특성을 가지는 유전체를 채운다. 그리고 비아(13)의 양측에 평판 형태의 전극 패턴(11, 12)을 형성함으로써, 평판 내장형 커패시터(10)가 형성된다.
이러한 평판 내장형 커패시터(10)는 그 용량값이 매우 낮아 실용성이 떨어지는 문제점이 있었으며, 이를 해결하기 위하여 구성성분을 커패시터 용량이 높은 물질을 사용하고 그 접점간의 간격을 좁혀서 용량을 높이고자 하는 시도가 있었다.
하지만 종래 인쇄회로기판의 공법으로는 그 간격을 좁히는 것에 한계가 있었고, 높은 용량값을 갖는 자재는 자재의 물성이 잘 부러지는 브리틀(brittle)한 성질 이 있어 인쇄회로기판의 제조 공정에 높은 용량값을 갖는 자재를 적용하는데는 상당한 문제점이 있었다.
따라서, 본 발명은 동일한 영역 내에서 평판 커패시터보다 더 큰 용량을 가지는 커패시터를 내장하고 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공한다.
또한, 본 발명은 동일 영역 내에서 커패시터를 최대한 밀도있게 구성함으로써 전체 영역 내에서의 총 용량을 증가시킬 수 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공한다.
또한, 본 발명은 적층 세라믹 커패시터(MLCC; Multi-Layer Ceramic Capacitor)와 비교할 때 기생 인덕턴스(parastic inductance)가 훨씬 더 작은 내장형 커패시터를 제공한다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이 다.
상기 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 비아(via)가 형성되어 있고, 커패시터를 내장하는 인쇄회로기판에 있어서, 상기 커패시터는, 상기 비아의 측벽 및 하면을 둘러싸고 있는 제1 전극; 상기 제1 전극의 표면 상에 소정 두께의 유전체로 구성된 유전층; 및 상기 유전층의 표면 상에 위치하며 상기 비아의 내부를 채우고 있는 제2 전극을 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판이 제공될 수 있다.
상기 목적들을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 소정 영역 내에 복수의 비아가 형성되어 있고, 커패시터를 내장하는 인쇄회로기판에 있어서, 상기 커패시터는, 상기 비아의 측벽 및 하면을 둘러싸고 있는 제1 전극; 상기 제1 전극의 표면 상에 소정 두께의 유전체로 구성된 유전층; 및 상기 유전층의 표면 상에 위치하며 상기 비아의 내부를 채우고 있는 제2 전극을 포함하되, 상기 복수의 비아에 각각 상기 커패시터가 형성되어 있는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판이 제공될 수 있다. 여기서, 상기 소정 영역 내에서 상기 복수의 비아가 상면 이외의 나머지 영역이 최소가 되도록 배치될 수 있다.
바람직하게는, 상기 제1 전극은 구리(Cu)로 형성될 수 있다.
또한, 상기 유전층은 강유전체(ferroelectrics), 이산화규소(SiO2), 질산화규소(Si3N4), 산화알루미늄(Al2O3), 산화하프늄(HfO2), PbLaZrTiO3, 산화탄탈(Ta2O5), 산화지르코늄(ZrO2), (HfO2)0.66(Al2O3)0.34, 산화프라세오디뮴(Pr2O3), 산화주석(SnO2) 및 산화티타늄(TiO2) 중 어느 하나로 형성될 수 있다.
그리고 상기 제2 전극은 도전성 페이스트(conductive paste) 또는 구리로 형성될 수 있다.
상기 목적들을 달성하기 위하여, 본 발명의 또 다른 측면에 따르면, 비아가 형성되어 있고, 커패시터를 내장하는 인쇄회로기판의 제조방법에 있어서, (a) 기판에 비아를 형성하는 단계; (b) 상기 비아의 측벽 및 하면을 도금한 도금층을 형성하는 단계; (c) 상기 비아 내의 상기 도금층 표면 상에 유전체로 구성된 유전층을 형성하는 단계; 및 (d) 상기 유전층 표면 상의 상기 비아 내부를 도전성 물질로 채우는 단계를 포함하는 커패시터 내장형 인쇄회로기판의 제조방법이 제공될 수 있다.
바람직하게는, 상기 단계 (c)는 상기 도금층 표면 상에 졸-겔 과정(Sol-Gel process) 또는 기상 증착법(vapor deposition)의 박막 형성 공정을 통해 상기 유전층을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 커패시터 내장형 인쇄회로기 판 및 그 제조방법의 바람직한 실시예를 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 동일 또는 유사한 개체를 순차적으로 구분하기 위한 식별기호에 불과하다.
본 발명에서 인쇄회로기판에 내장되는 커패시터는 인쇄회로기판에 형성되어 있는 비아(via) 내에 전극을 형성하고 유전체를 채움으로써 형성되는 비아 커패시터이다. 이하에서 본 발명에 따른 커패시터를 비아 커패시터라고 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판에 내장된 비아 커패시터의 사시도이고, 도 3은 인쇄회로기판에 내장된 비아 커패시터의 수직단면도이다.
비아 커패시터(30)는 기판(20)에 형성된 비아(via) 내에 형성된다. 기판(20)과 접하는 면에 제1 전극(31)이 있고, 제1 전극(31) 표면 상에 유전물질로 형성된 유전층(32)이 있다. 그리고 유전층(32)의 표면 상에 제1 전극(31)과 대응하여 유전층(32) 내에 전하를 모을 수 있는 제2 전극(33)이 형성되어 있다.
기판(20)은 FR-4 에폭시/글래스(epoxy/glass), 절연 접착 시트(ABF; Ajinomoto Build-up Film), 구리 적층판(CCL; Copper Clad Laminate), 폴리이미드/글래스(Polyimide/glass), 폴리테트라플로로에틸렌/글래스(PTFE/glass; Polytetrafluoroethylene/glass), 폴리테트라플로로에틸렌/아라미드(PTFE/aramid; Polytetrafluoroethylene/aramid), 시아네이트 에스테르/글래스(Cyanate ester/glass) 등 비아의 형성이 가능한 재질로 구성된다. 비아는 기계적 드릴링(예를 들어, 드릴링 머신, 레이저 드릴 등을 이용한 드릴링) 또는 식각(예를 들어, 화학 용액을 사용하는 습윤 에칭(wet etch), 가스, 플라즈마 또는 이온 빔 등을 이용하는 건조 에칭(dry etch) 등) 공정에 의해 기판(20)의 소정 위치에 형성된다. 본 발명에서 비아는 블라인드 비아(blind via), 내부 관통홀(inner via hole) 등일 될 수 있으며, 이하에서는 블라인드 비아를 중심으로 설명한다. 내부 관통홀의 경우 비아의 형성 후 비아의 하면을 막음으로써 블라인드 비아와 동일한 형태를 가지게 된다.
제1 전극(31) 및 제2 전극(33)은 전기가 통하는 전도성 물질로 형성된다. 일반적으로 제1 전극(31)은 기판(20)의 표면에 구리 도금을 함으로써 형성된다.
유전층(32)은 제1 전극(31)과 제2 전극(33) 사이에 위치하며, 제1 전극(31)과제2 전극(33) 사이에 인가되는 전압에 비례하는 양의 전하를 축적하는 공간이다. 유전체(dielectric)로 구성되며, 본 발명에서 유전체는 강유전체(ferroelectrics), 이산화규소(SiO2), 질산화규소(Si3N4), 산화알루미늄(Al2O3), 산화하프늄(HfO2), PbLaZrTiO3, 산화탄탈(Ta2O5), 산화지르코늄(ZrO2), (HfO2)0.66(Al2O3)0.34, 산화프라세오디뮴(Pr2O3), 산화주석(SnO2) 및 산화티타늄(TiO2) 중 어느 하나이다. 강유전체는 티탄산 바륨(BT; BaTiO3), 티탄산 스트론튬(ST; SrTiO3), BST(Ba(1-x)SrxTiO3), 티탄산지루콘산납(PZT) 등이 될 수 있다.
비아 내부에 식각 공정을 거치지 않고 졸-겔 과정(Sol-Gel process), 기상 증착(Vapor Deposition) 등의 박막 형성 공정에 의해 유전층(32)을 형성하는 것이 바람직하다.
졸-겔 과정은 콜로이드부유상태(졸; sol)을 만들고, 이 졸의 겔화 과정을 통해 액체상의 망상조직(겔; gel)으로 변화시켜 무기질의 망상조직을 만드는 과정이다. 강유전체 물질의 합성을 위해 다양한 조류의 금속 알콕사이드들이 졸-겔 과정에 이용된다.
기상 증착은 화학적 기상 증착법(CVD; Chemical Vapor Deposition)과 물리적 기상 증착법(PVD; Physical Vapor Deposition)이 있다. 화학적 기상 증착법은 원자층 화학 기상 증착법(ALCVD; Atomic Layer Chemical Vapor Deposition), 플라즈마 화학 기상 증착법(PECVD; Plasma Enhanced Chemical Vapor Deposition), 금속 유기물 화학 기상 증착법(MOCVD; Metal Organic Chemical Vapor Deposition) 등이 있으며, 원료물질을 기체상태로 운반하고, 제1 전극(31)의 표면에서 화학반응을 일으켜 제1 전극(31) 표면에 증착시킨다.
물리적 기상 증착법(PVD; Physical Vapor Deposition)은 스퍼터링(Sputtering), 전자빔 증착법(E-beam evaporation), 열증착법(Thermal evaporation), 분자빔 증착법(MBE; Molecular Beam Epitaxy), 펄스레이저 증착법(PLD; Pulse Laser Deposition) 등이 있다. 증착시키고자 하는 물질이 제1 전극(31) 표면에 증착될 때 기체 상태에서 고체 상태로 바뀌는 과정에서 열, 레이저, 전자빔 등의 물리력을 이용한다.
상술한 방법에 의해 유전층(32)이 제1 전극(31) 표면 상에 형성되면, 제1 전극(31) 상에 소정 두께를 가지는 박막(thin film) 형상이 되므로, 제2 전극(33)을 형성하기 위해 식각 공정을 추가적으로 거칠 필요가 없다.
제2 전극(33)은 제1 전극(31)과의 사이에 위치한 유전층(32) 내에 소정량의 전하를 축적하기 위하여 전기적으로 전도 성질을 가지고 있는 물질로 형성된다. 또한, 비아의 내부도 채우는 역할을 해야 하므로, 구리의 충진 도금 또는 구리, 은 등의 도전성 페이스트(conductive paste)에 의한 내부 충진에 의해 형성된다.
도 4는 평판 커패시터와 본 발명의 바람직한 일 실시예에 따른 비아 커패시터를 비교한 도면이고, 도 5는 본 발명의 바람직한 다른 실시예에 따른 비아 커패시터의 일례이다.
도 4의 (a)를 참조하면, 평판 커패시터는 제1 전극(41)과 제2 전극(42)이 평평한 원판 형상을 가지고 있으며, 제1 전극(41)과 제2 전극(42) 사이에 채워진 유전체에 전하를 축적한다. 제1 전극(41) 및/또는 제2 전극(42)의 지름을 d라 하고, 제1 전극(41)과 제2 전극(42) 간의 간격, 즉 유전층의 두께를 x(=d/10)라 할 때 정전 용량(C)는 하기의 수학식 1과 같다.
Figure 112006021386998-pat00001
하지만, 본 발명의 바람직한 일 실시예에 따를 때 도 4의 (b)에 도시된 것과 같이 최외곽의 속이 빈 원기둥형의 제1 전극(47)과, 내부의 원기둥형의 제2 전극(46)과, 제1 전극(47) 및 제2 전극(46) 사이의 유전층(48)으로 구성된 비아 커패시터에서 제1 전극(41)과 제2 전극(42) 간의 간격, 즉 유전층(48)의 두께를 x(=d/10)라 할 때, 정전 용량(C)은 1.25d에 비례한다. 즉, 상기 수학식 1에 따른 종래 평판 커패시터의 정전 용량에 비하여 약 5배 정도로 정전 용량 증가 효과가 있다.
도 5의 (a)에 도시된 비아 커패시터는 도 4의 (b)에 도시된 비아 커패시터와 동일하며, 도 5의 (b)에 도시된 비아 커패시터는 도 5의 (a)에 도시된 비아 커패시터보다 높이가 2배 더 크다. 이 경우 정전 용량(C)은 2.25d에 비례하게 되어, 상기 수학식 1에 따른 종래 평판 커패시터의 정전 용량에 비하여 약 9배 정도로 정전 용량 증가 효과가 있다.
정전 용량 증가 효과에 대하여 이하 도 6을 참조하여 설명하도록 한다.
도 6은 본 발명의 바람직한 실시예에 따른 비아 커패시터의 정전 용량을 구하기 위한 도면이다.
도 2, 3 및 6을 참조하면, 비아 커패시터는 원기둥 또는 원뿔대 형상의 옆면에 유전체를 채움으로써 전하를 축적하게 된다. 즉, 커패시터의 정전 용량을 계산하기 위한 파라미터 중 하나인 면적(Area)은 원기둥 또는 원뿔대 형상의 옆면의 면적에 밑면의 면적을 추가하여 계산하게 된다.
원뿔대 형상의 비아 커패시터의 옆면의 면적 Area_of_Outer_Cone, 전체 면적 Area( = 바닥 면적 + 옆면의 면적), 전압 V, 정전 용량 C는 하기의 수학식 2와 같 다. 여기서, 원뿔대의 하면의 반지름은 a, 상면의 반지름은 b, 높이는 d이고, 높이 방향을 x 축으로, 상면의 반지름 방향을 y 축으로 한다.
Figure 112006021386998-pat00002
이 경우, 도 4의 (b)에 도시된 비아 커패시터는 상면과 하면의 반지름이 모두 d/2이고, 높이가 d이므로, 정전 용량은 하기의 수학식 3과 같다.
Figure 112006021386998-pat00003
즉, C ∝ 1.25d가 되어 도 4의 (a)에 도시된 종래 평판 커패시터의 정전 용량이 0.25d에 비례하는 것과 비교할 때 5배 정도로 정전 용량 증가가 있다.
그리고 도 5의 (b)에 도시된 비아 커패시터는 상면과 하면의 반지름이 모두 d/2이고, 높이가 2d이므로, 정전 용량은 하기의 수학식 4와 같다.
Figure 112006021386998-pat00004
즉, C ∝ 2.25d가 되어 도 4의 (a)에 도시된 종래 평판 커패시터의 정전 용량이 0.25d에 비례하는 것과 비교할 때 9배 정도로 정전 용량 증가가 있다.
도 7은 본 발명의 바람직한 일 실시예에 따른 비아 커패시터를 내장하는 비아 커패시터 내장형 인쇄회로기판의 제조방법의 흐름도이다.
비아 커패시터를 내장하고자 하는 기판(20)을 준비한다(도 7의 (a) 참조). 기판(20)은 FR-4 에폭시/글래스(epoxy/glass), 절연 접착 시트(ABF; Ajinomoto Build-up Film), 구리 적층판(CCL; Copper Clad Laminate), 폴리이미드/글래스(Polyimide/glass), 폴리테트라플로로에틸렌/글래스(PTFE/glass; Polytetrafluoroethylene/glass), 폴리테트라플로로에틸렌/아라미드(PTFE/aramid; Polytetrafluoroethylene/aramid), 시아네이트 에스테르/글래스(Cyanate ester/glass) 등 비아의 형성이 가능한 재질로 구성된다.
기계적 드릴링(예를 들어, 드릴링 머신, 레이저 드릴 등을 이용한 드릴링) 또는 식각(예를 들어, 화학 용액을 사용하는 습윤 에칭(wet etch), 가스, 플라즈마 또는 이온 빔 등을 이용하는 건조 에칭(dry etch) 등) 정에 의해 기판(20)의 소정 위치에 비아(22a, 22b, 22c, …, 이하 22라 함)를 형성한다(도 7의 (b) 참조).
이 중 하나의 비아(22)에 대해 대표적으로 살펴본다(도 7의 (c) 참조).
비아(22)의 측벽과 하면 및 기판(20)의 표면 상에 구리 도금(Copper plating)을 하여 도금층, 즉 제1 전극(31)을 형성한다(도 7의 (d) 참조). 구리 도금은 전해 도금 또는 무전해 도금을 통해 가능하다.
제1 전극(31) 표면 상에 유전체를 졸-겔 공정 또는 증착법 등의 박막 형성 공정에 의해 소정 두께를 가지도록 유전층(32)을 형성한다(도 7의 (e) 참조). 유전체는 비아(22) 내에서 식각에 의하지 않을 것이 요구되기 때문에, 박막 형성 공정에 따라 유전층(32)을 형성한다. 졸-겔 공정, 증착법에 대해서는 앞서 상술한 바 자세한 설명은 생략한다.
유전체(dielectric)로 구성되며, 본 발명에서 유전체는 강유전체(ferroelectrics), 이산화규소(SiO2), 질산화규소(Si3N4), 산화알루미늄(Al2O3), 산화하프늄(HfO2), PbLaZrTiO3, 산화탄탈(Ta2O5), 산화지르코늄(ZrO2), (HfO2)0.66(Al2O3)0.34, 산화프라세오디뮴(Pr2O3), 산화주석(SnO2) 및 산화티타늄(TiO2) 중 어느 하나이다. 강유전체는 티탄산 바륨(BT; BaTiO3), 티탄산 스트론튬(ST; SrTiO3), BST(Ba(1-x)SrxTiO3), 티탄산지루콘산납(PZT) 등이 될 수 있다.
유전층(32)이 형성된 후 유전층(32) 상 및 비아(22) 내부에 전기적으로 전도 성질을 가지는 금속 미립자 또는 나노 입자를 포함하는 도전성 페이스트를 내부 충진하거나 구리를 충진 도금하여 제2 전극(33)을 형성한다(도 7의 (f) 참조).
하나 이상의 비아에 대하여 제1 전극(31), 유전층(32) 및 제2 전극(33)을 포함하는 비아 커패시터를 형성한 후, 기판(20)의 표면에 형성된 구리 박막(도 7의 (d) 참조)을 이용하여 회로 패턴을 형성하여 인쇄회로기판을 제조한다(도 7의 (g)).
도 8 및 도 9는 본 발명의 바람직한 다른 실시예에 따른 소정 영역 내에 비아 커패시터를 형성한 인쇄회로기판의 평면도이다.
도 8을 참조하면, 기판(20)의 소정 영역(80) 내에 전하를 축적할 수 있는 커패시터를 형성하고자 한다. 이 경우 소정 영역(80) 내에 복수의 비아(a, b, c, d, e, f, g, h, i, j, k, l)를 형성하고, 각각의 비아에 도 7에 도시된 방법을 이용하여 제1 전극, 유전층, 제2 전극을 형성함으로써 각각 비아 커패시터를 형성한다. 이 경우 제1 행(85a) 내지 제3 행(85c)에 각각 4개씩의 비아가 형성되어 있다.
도 9를 참조하면, 기판(20)의 소정 영역(80) 내에 전하를 축적할 수 있는 커패시터를 형성하고자 한다. 이 경우 소정 영역(80) 내에 복수의 비아(a, b, c, d, e, f, g, h, i, j, k, l)를 형성하고, 각각의 비아에 도 7에 도시된 방법을 이용하여 제1 전극, 유전층, 제2 전극(33)을 형성함으로써 각각 비아 커패시터를 형성한다. 이 경우 제1 행(90a) 내지 제3 행(90c)에 각각 4개씩의 비아가 형성되어 있고, 제2 행(90b)에 위치한 비아(e, f, g, h)의 중심은 동일 열에 위치한 제1 행(90a) 및 제3 행(90c)의 비아의 중심의 연결선 상에 위치하는 도 8과는 달리, 동일 열에 위치한 제1 행(90a) 및 제3 행(90c)의 비아의 중심의 연결선과, 이웃하는 열에 위치한 제1 행(90a) 및 제3 행(90c)의 비아의 중심의 연결선의 중간에 위치한다. 이를 통해 약 15.5% 정도의 밀도 개선을 확보할 수 있다.
동일 영역 내에서 밀도 개선을 통해 정전 용량을 증가시키는 것이 가능하므로, 일정 영역 내에 포함되는 비아 커패시터의 수를 조절하여 전체적으로 원하는 정전 용량을 가지도록 조절하는 것이 가능하다.
또한, 동일 영역 내에서 유전층이 동일한 두께를 가지는 경우 평판 커패시터보다 본 발명에 따른 비아 커패시터의 정전 용량이 증가한다. 예를 들어, 평판 커패시터의 밑면의 반지름을 100㎛, 유전층의 두께를 50㎚라 하고, 비아 커패시터의 상면의 반지름을 100㎛, 하면의 반지름을 60㎛, 유전층의 두께를 50㎚, 비아의 깊이를 200㎛라 할 때, 평판 커패시터의 정전 용량에 비해 비아 커패시터의 정전 용량은 3.52배가 되는 효과가 있다.
상술한 바와 같이, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조방법은 간단한 커패시터 디자인으로 인해 MLCC와 비교할 때 기생 인덕턴스가 매우 적은 효과가 있다.
또한, 동일 영역 내에서 동일 깊이를 가지는 비아에 대해서 평판 커패시터보다 비아 커패시터의 정전 용량이 증가하는 장점이 있다.
적절한 수의 비아 커패시터를 포함시켜 특정 정전 용량을 가지도록 설계하는 것이 유연해지고, 설계가 복잡하지 않고 간단한 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 삭제
  2. 소정 영역 내에 복수의 비아가 형성되어 있고, 커패시터를 내장하는 인쇄회로기판에 있어서,
    상기 커패시터는,
    상기 비아의 측벽 및 하면을 둘러싸고 있는 제1 전극;
    상기 제1 전극의 표면 상에 소정 두께의 유전체로 구성된 유전층; 및
    상기 유전층의 표면 상에 위치하며 상기 비아의 내부를 채우고 있는 제2 전극을 포함하되,
    상기 복수의 비아에 각각 상기 커패시터가 형성되어 있고,
    상기 복수의 비아는 복수의 행으로 구성되며,
    상기 비아는 이웃하는 행의 2개의 비아와 외접하도록 배치되어 있는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  3. 삭제
  4. 제2항에 있어서,
    상기 제1 전극은 구리(Cu)로 형성된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  5. 제2항에 있어서,
    상기 유전층은 강유전체(ferroelectrics), 이산화규소(SiO2), 질산화규소(Si3N4), 산화알루미늄(Al2O3), 산화하프늄(HfO2), PbLaZrTiO3, 산화탄탈(Ta2O5), 산화지르코늄(ZrO2), (HfO2)0.66(Al2O3)0.34, 산화프라세오디뮴(Pr2O3), 산화주석(SnO2) 및 산화티타늄(TiO2) 중 어느 하나로 형성된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  6. 제2항에 있어서,
    상기 제2 전극은 도전성 페이스트(conductive paste)로 형성된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  7. 제2항에 있어서,
    상기 제2 전극은 구리로 형성된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  8. 삭제
  9. 삭제
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