KR100972874B1 - 최적화된 온도 특성을 갖는 집적 박막 커패시터를 포함하는장치 및 시스템 - Google Patents

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Abstract

본 발명은 기판 상에 세라믹 물질의 상당한 나노 입자들을 포함하는 콜로이드 현탁물을 침적하는 단계와 박막을 형성하기 위해 상기 현탁물을 열적으로 처리하는 단계를 포함하는 방법에 관한 것이다. 본 발명은 또한 기판의 표면을 가로질러 예정된 위치들에 세라믹 물질의 복수개의 나노 입자들을 침적하는 단계와 박막을 형성하기 위해 상기 복수개의 나노 입자들을 열적으로 처리하는 단계를 포함하는 방법에 관한 것이다. 본 발명은 또한 마이크로프로세서를 포함하는 컴퓨팅 장치에 관한 것으로, 상기 마이크로프로세서는 기판을 통하여 인쇄 회로 기판에 연결되며, 상기 기판은 표면에 형성된 적어도 하나의 커패시터 구조를 포함하며, 상기 커패시터 구조는 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 배치된 세라믹 물질을 포함하며, 상기 세라믹 물질은 기둥형 입자들을 포함한다.

Description

최적화된 온도 특성을 갖는 집적 박막 커패시터를 포함하는 장치 및 시스템{ITFC WITH OPTIMIZED C(T)}
본 발명은 회로 구조 및 수동 소자에 관한 것이다.
집적 회로 칩 또는 다이에 아주 근접하여 디커플링 커패시턴스(decoupling capacitance)를 제공하는 것은 바람직하다. 칩들 또는 다이들의 스위칭 속도 및 전류 요건들이 높아질수록 이러한 커패시턴스에 대한 요구가 증가된다. 따라서 고밀도 집적 회로 칩들 또는 다이들을 위한 아주 많은 수동 요소들에 대한 필요, 인쇄 배선 기판(Printed Wiring Board; PWB)의 결과적으로 증가하는 회로 밀도, 및 다중 기가 헤르쯔 범위에서의 보다 높아지는 주파수에 대한 경향이, 패키지 기판 또는 PWB 상에 표면 실장된 수동 요소들에 대한 압력을 증가시키도록 결합된 변수들이다. 구현된 수동 소자들(예를 들어, 커패시터들, 레지스터들, 인덕터들)을 패키지 기판 또는 PWB에 결합함으로써 성능이 개선되고, 신뢰성이 좋아지며, 풋프린트(footprint)가 작아지고, 비용이 낮아질 수 있다.
커패시터들은 대부분의 회로 설계에서 주된 수동 소자이다. 폴리머와 고유전상수(high-k) 세라믹 분말 합성물 또는 하이-k 세라믹 분말과 유리 분말 혼합물 등과 같은 적절히 구현된 커패시터 요소용의 전형적인 물질들은 일반적으로 나노 Farad/㎠와 0.1 마이크로 Farad/㎠에 속하는 커패시턴스 밀도로 제한된다.
실시예들의 특징들, 형태들 및 장점들이 다음의 상세한 설명, 첨부된 청구항들, 및 동반되는 도면들을 통하여 보다 완전히 명백해질 것이다.
도1은 인쇄 회로 기판 또는 인쇄 배선 기판 상에 실장하기에 적합한 칩 또는 다이 패키지의 실시예에 대한 단면성의 개략적 측면도이다.
도2는 도1의 패키지 기판의 단면성의 개략적 측면도이다.
도3은 커패시터 형성을 위한 공정 흐름도이다.
도4는 제1 온도 특성을 갖는 유전체 물질이 위에 침적된 제1 도전체의 개략적 측면도이다.
도5는 도4에 이어서 상기 제1 도전체의 반대쪽인 상기 유전체 물질 상에 제2 도전체를 형성한 다음의 구조를 보여준다.
도6은 도5에 이어서 상기 제1 도전체 및 제2 도전체의 노출된 표면 상에 상이한 도전성 물질을 형성한 다음의 구조를 보여준다.
도7은 제2 온도 특성을 갖는 유전체 물질이 위에 침적된 제1 도전체의 개략적 측면도이다.
도8은 도7에 이어서 상기 제1 도전체의 반대쪽인 상기 유전체 물질 상에 제2 도전체를 형성한 다음의 구조를 보여준다.
도9는 도8에 이어서 상기 제1 도전체 및 제2 도전체의 노출된 표면 상에 상이한 도전성 물질을 형성한 다음의 구조를 보여준다.
도10은 서로 반대쪽 편에 연결된 도6의 구조 및 도7의 구조를 갖는 코어 기판을 포함하는 패키지 기판의 단면성의 개략적 측면도이다.
도11은 커패시터를 형성하는 제2 공정 흐름도이다.
도12는 내부에 형성된 개구부를 갖는 세라믹 그린 시트의 개략적인 상면도이다.
도13은 한 면에 연결된 도12의 세라믹 그린 시트를 갖는 제1 도전체의 단면성의 개략적인 측면도이다.
도14는 도13에 이어서 상기 제1 세라믹 물질 내에 형성된 개구부 내에 제2 세라믹 물질을 도입한 다음의 구조를 보여준다.
도15는 도14에 이어서 상기 제1 도전체의 반대쪽에 제2 도전체를 상기 유전체층(합성 세라믹 물질)에 연결한 다음의 구조를 보여준다.
도16은 도15에 이어서 상기 제1 도전체 및 제2 도전체의 노출된 표면 상에 상이한 도전성 물질을 도입한 다음의 구조를 보여준다.
도17은 코어와, 상기 코어의 다이 측면에 연결된 도16의 구조를 포함하는 패키지 기판을 보여준다.
도18은 상이한 온도 정격을 갖는 유전 물질로 형성된 커패시터를 갖는 패키지 기판의 개략적인 상면도이다.
도19는 커패시터를 수행하는 제3 공정 흐름도이다.
도20은 각기 그 두께를 관통하며 형성된 개구부를 갖는 제1 도전체 및 제2 도전체를 보여준다.
도21은 도20의 개구부에 배치된 열 팽창 계수(coefficient of thermal expansion; CTE) 정합 물질을 갖는 제1 도전체 및 제2 도전체를 보여준다.
도22는 세라믹 물질의 반대쪽 면들에 연결 및 배치된 도21의 제1 도전체 및 제2 도전체를 보여준다.
도1은 전자 조립체를 형성하기 위해 인쇄 배선 기판 또는 인쇄 회로 기판(PCB)에 물리적으로 그리고 전기적으로 연결될 수 있는 집적회로 패키지의 단면성(cross-sectional)의 측면도이다. 상기 전자 조립체는 컴퓨터(예를 들어, 테스크톱, 랩톱, 핸드-헬드(hand-held), 서버, 등), 무선 통신장치(예를 들어, 셀룰라폰, 무선 전화기, 페이저, 등), 오락장치(텔레비젼, 라디오, 스테레오, 테이프 및 컴팩 디스크 플레이어, 비디오 카세트, MP3(Motion Picture Group, Audio Layer3) 플레이어, 등) 등과 같은 전자 시스템의 일부일 수 있다. 도1은 데스크톱 컴퓨터의 일부로서의 패키지를 보여준다.
도1은 패키지 기판(101)에 물리적 및 전기적으로 연결된 다이(110)를 포함하는 전자 조립체(100)를 보여준다. 다이(110)는 프로세서 다이와 같은 집적회로 다이이다. 전기적 접촉점들(예를 들어, 다이(110)의 표면 상의 접촉 패드들)이 도전성 범프층(125)을 통해 패키지 기판(101)에 연결된다. 패키지 기판(101)은 본체 기판(motherboard) 또는 다른 기판과 같은 인쇄 회로 기판(130)에 전자 조립체(100)를 연결하기 위해 사용될 수 있다.
하나의 실시예에서, 패키지 기판(101)은 하나 또는 그 이상의 커패시터 구조 들을 포함한다. 도1을 참조하면, 패키지 기판(101)은 그 내에 형성된 커패시터 구조(140)와 커패시터 구조(150)를 포함한다. 커패시터 구조(140)와 커패시터 구조(150)는 코어 기판(160)의 반대쪽 면에 연결된다. 다른 실시예에서, 커패시터 구조(140)와 커패시터 구조(150)는 하나가 다른 것의 상부 상에 적층될 수 있다.
하나의 실시예에서, 코어 기판(160)은 프리-프레그(pre-preg)라 불리는 섬유유리 강화 물질을 포함하는 에폭시와 같은 유기 코어(organic core)이다. 이러한 구성은 집적 박막 커패시터(iTFC) 시스템이라 언급되며, 여기서 커패시터(들)은 예를 들어, 다이와 패키지 기판 사이의 삽입물 보다도 차라리 패키지 기판으로 집적화된다. 커패시터 구조(140) 위는 접착층(175, 예를 들어 실리카 충전된 에폭시)이다. 커패시터 구조(150) 아래는 접착층(185)이다. 접착층(175) 위는 보강층(build-up layer, 176)이다. 접착층(185) 아래는 보강층(186)이다. 접착층(175) 및 접착층(185)은 각기 상부 및 하부 보강층(176,186)에 대한 접착층 역할을 한다. 각 보강층은, 각기 다이(110)와 패키지 기판(101) 사이, 및 패키지 기판(101)과 인쇄 회로 기판(130) 사이에서 접촉점들의 수평적 이동을 위한 트레이스(trace, 예를 들어, 구리 트레이스)를 포함하며, 그리고 전형적으로 상부층으로서 솔더 레지스트를 포함한다. 상기 층들(185,150,160,140,175)의 조합을 이루는 영역은 여기서 기능적 코어(functional core,120)라고 언급한다.
도2는 기능적 코어(120)의 일부의 확대도이다. 기능적 코어(120)는, 하나의 실시예에서 200 마이크론(㎛) 내지 700 마이크론에 속하는 두께를 갖는 코어 기판(160)을 포함한다. 하나의 실시예에서, 코어 기판(160)은 200 내지 300 마이크론 에 속하는 두께를 갖는다. 하나의 실시예에서, 코어 기판(160)은 유리섬유 강화 에폭시와 같은 코어(162)와, 실리카 입자 충전 에폭시와 같은 쉘(165)을 포함한다.
커패시터 구조(140)는 코어 기판(160)의 한 면(보여지는 바에 따라 상부면)에 연결된다. 커패시터 구조(140)는 코어 기판(160)에 인접한 제1 도전체(210)와 제2 도전체(230)를 포함한다. 제1 도전체(210)와 제2 도전체(230) 사이에는 유전체 물질(220)이 배치된다. 커패시터 구조(150)는 코어 기판(160)의 반대쪽 면(보여지는 바에 따라 하부면)에 연결되며, 두개의 도전체들 사이에 유전체 물질이 배치된 유사한 구성을 갖는다. 기능적 코어(120)의 커패시터 구조(140)와 커패시터 구조(150)의 위에는 접착층(175)과 접착층(185)이 예를 들어, 유기 물질로서 각기 10 내지 50 마이크론에 속하는 대표적인 두께를 갖는다. 도1의 보강층(176)과 보강층(186)은 이러한 접착층들 상에 침적될(deposited) 것이다. 전술한 바와 같이, 상기 보강층들은 패키지 기판을 칩 또는 다이에, 그리고 인쇄 회로 기판에 각기 연결하기 위해 트레이스들 및 접촉점들을 포함하며, 상부층으로서 솔더 레지스트를 포함한다.
하나의 실시예에서, 커패시터 구조(140)의 제1 도전체(210) 및 제2 도전체(230)는 전기적으로 도전성 물질이다. 적절한 물질로서는, 이에 제한되는 것은 아니지만, 니켈 또는 구리 물질을 포함한다. 하나의 실시예에서, 유전체 물질(220)은 상대적으로 높은 유전상수(high-k)를 갖는 세라믹 물질이다. 유전체 물질(220)로서 적합한 물질은, 이에 제한되는 것은 아니지만, 바륨 티타네이트(BaTiO3), 바륨 스트론튬 티타네이트((Ba, Sr)TiO3), 및 스트론튬 티타네이트(SrTiO3)를 포함한다.
하나의 실시예에서, 커패시터 구조(140)는 20 내지 50 마이크론에 속하는 두께를 갖는 제1 도전체(210) 및 제2 도전체(220)와, 1 내지 3 마이크론에 속하는, 다른 실시예에서는 1 마이크론 보다 작은, 두께를 갖는 하이-k 세라믹 물질의 유전체 물질(220)을 포함한다. 하나의 실시예에서 커패시터 구조(150)는 커패시터 구조(140)와 유사하다.
도2에서 보여지는 기능성 코어(120)의 실시예에서, 커패시터 구조(140)는 제2 도전체(230) 상에 상부층(240)을 포함한다. 상부층(240)은, 제2 도전체(230)가 기능적 코어(120)가 노출될 수 있는 물질들 또는 공정 동작들과 양립할 수 없거나 덜 양립할 수 있는 물질인 경우 사용될 수 있는 임의의 전기적 도전층이다. 예를 들어, 하나의 실시예에서 제2 도전체(230)는 니켈 물질이다. 기능성 코어(120)가 노출될 수 있는 물질들과 양립할 수 있거나 또는 후속 공정 동작들에 대하여 기능성 코어(120)를 투명하게 하기 위해서는, 상부층(240)은 구리 물질로 된다. 대표적으로, 존재한다면 상부층(240)은 수 마이크론에 속하는 두께를 가질 수 있다.
도2는 표면(280)과 표면(290) 사이에서 기능성 코어(120)를 통과하여 연장되는 복수개의 도전성 비아(via)들을 보여준다. 대표적으로, 도전성 비아(250) 및 도전성 비아(260)는 다이(110)의 접촉점들에게 동력을 주거나 접지할 수 있도록 연결되기에 적합한 극성을 갖는 전기적으로 도전성 물질들(예를 들어, 구리 또는 은)이다. 이러한 방식으로, 도전성 비아(250) 및 도전성 비아(260)는 커패시터 구 조(140), 코어 기판(160), 및 커패시터 구조(150)를 통과하여 연장된다. 도전성 비아들(250,260)은 필요하다면 유전물질로 된 슬리브(270)에 의해 커패시터 구조(140) 또는 커패시터 구조(150)로부터 절연될 수 있다.
도3은 코어 기판(160)과 같은 코어 기판과, 상기 코어 기판의 반대쪽 면들 상의 커패시터 구조(140) 및 커패시터 구조(150)등과 같은 커패시터 구조를 포함하는 패키지 기판의 일부를 형성하기 위한 공정을 보여준다. 특히, 도3은 하나의 실시예에서, 세라믹 물질의 온도 특성에 기초하여 선택된 상이한(different) 세라믹 물질을 갖는 커패시터들을 갖는 패키지 기판의 일부를 형성하는 공정을 보여준다. 커패시터 구조(140) 및/또는 커패시터 구조(150)와 같은 커패시터 구조가 형성될 수 있으며, 이어서 코어 기판(160)에 분리되어 연결될 수 있다. 도4 내지 도9는 도3에서 설명된 공정 흐름의 일부들과 연관된 형성 공정들을 보여준다.
하나의 실시예에서, 커패시터 구조에서 사용하기 위한 세라믹은 일반적으로 안정된 온도 특성을 갖는다. 온도 특성들은 전자 산업 협회(Electronics Industries Association; EIA)에 의해 지정된다. (X7R, X5R, ZFU 및 Y5V를 포함하는) 클래스 II와 클래스 III 유전체에 대하여, 첫째 기호는 동작 온도 범위의 하한을 지시하며, 둘째는 동작 온도 범위의 상한을 지시하며, 셋째는 동작 온도 범위를 넘어 허용된 최대패시턴스 변화를 지시한다. 클래스 II와 클래스 III 유전체들에 대한 EIA형 지정 코드들이 표1에 보여진다.
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도4는 제1 도전체(410)의 표면(보여지는 바에 따라 상부 표면) 상에, 예를 들어 니켈 페이스트층을 가질 수 있는 니켈 시트 또는 포일(foil)의 제1 도전체(410)의 구조(425)를 보여준다. 하나의 실시예에서, 니켈 페이스트는 하부의 니켈 포일과 곧바로 침적되는 상부의 X7R(또는 X7S 또는 적용하기에 적절한 어떠한 다른 온도) 세라믹 그린 시트 사이에 접착층을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 수 있다. 하나의 실시예에서, 제1 도전체(410)는 니켈 그린 시트로 만들어질 것이며, 이것은 곧바로 침적되는 상부의 X7R(또는 X7S 또는 적용하기에 적절한 어떠한 다른 온도) 세라믹 그린 시트에 접착력을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 것이다.
도4는 제1 도전체(410) 상에 침적된 X7R(또는 X7S 또는 적용하기에 적절한 어떠한 다른 온도) 세라믹 그린 시트의 세라믹층(420)의 구조(425)를 보여준다(블럭 310). 하나의 실시예에서, 세라믹층(420) 또는 그린 시트는 하부의 니켈 페이스트층상에 적층되어진다(laminated). 하나의 실시예에서, -55℃ 내지 +125℃의 동작 온도 범위와 3,000에 속하는 유전상수(k)를 갖는 X7R 유전체가 선택된다. 이 물질은 일반적으로 안정된 온도 특성(C실온 ± 10-15%) 을 갖기 때문에 선택될 수 있다. X7R 유전체의 선택에 대한 하나의 이유는, 커패시터 구조가 고온(예를 들어, 100℃ 보다 큰)에 노출될 수 있는 패키지 기판이 다이 면 상에 형성될 커패시터 구조가 위치될 것이기 때문이다.
도3을 참조하면, 세라믹 물질의 침적에 이어서 제2 도전체가 세라믹 물질 상에 침적된다(블럭 320). 도5는 예를 들어, 그 위에 형성된 니켈 페이스트 층을 갖는 제2 도전체(430, 예를 들어 니켈 시트 또는 포일)를 포함하는 도4의 구조(425)와 유사한 구조(435)를 보여준다. 니켈 포일(430)은 도5에서의 구조(435)를 형성하기 위하여 구조(425)의 상부(보여지는 바에 따라) 상에 적층된다. 하나의 실시예에서, 제1 도전체(410)는 니켈 그린 시트로 만들어질 것이며, 이것은 하부의 X7R(또는 X7S 또는 적용하기에 적절한 어떠한 다른 온도) 세라믹 그린 시트에 접착력을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 것이다. 하나의 실시예에서, 적층에 이어서, 유기물들을 태워버리기 위해 구조(435)가 열적으로 처리된다. 대표적으로, 열처리는 두 시간 내지 하루 동안 300 내지 500℃의 온도 범위에서 실시될 수 있다.
다시 도3을 참조하면, 도전체 물질들 사이에 유전체 물질을 형성한 후에, 상기 그린 시트와 니켈 페이스트층을 동시에 치밀화하기 위해(예를 들어, 표면 에너지의 감소) 환원 분위기하에서 상기 합성 구조를 연속하여 열처리한다(블럭 330). 일단 열처리가 완료되면, 그 생산물은 패키징과 취급하기에 충분한 강도를 가질 것이며, 충분히 치밀한 마이크로 구조를 가질 것이다.
열처리에 이어서, 도3의 방법은, 선택적 동작으로서, 상기 제1 도전체 및 제2 도전체들의 노출된 표면 중의 하나 또는 둘 모두가 상이한 전기적 도전성 물질로 코팅됨을 제공한다(블럭 340). 도6은 두 구리층들이 구조(445)의 상부 및 하부 표면상에 각기 침적되어 있는 구조(445)를 보여준다. 구리층(440) 및 구리층(450)은 하나의 실시예에서, 구리층(440) 및 구리층(450)을 형성하기 위해 전기도금에 의해 구리의 각 표면들 상에 후속되는 침적을 수반하는 무전해(electroless) 침적을 통하여 침적된다. 구리층(440) 및 구리층(450)은 수 마이크론에 속하는 두께를 가질 수 있다. 대안적으로, 구리층은 구리 입자들을 포함하는 구리 페이스트를 침적하고 상기 페이스트를 소결함으로써 형성될 수도 있다.
구리 코팅은, 커패시터 구조 또는 패키지 기판이 노출될 수 있는, 수반되는 공정 동작들에 대하여 상기 커패시터 구조를 투명(transparent)하게 하기 위해서 바람직할 것이다. 제1 도전체(410) 및 제2 도전체(430)가 니켈 물질인 하나의 실시예에서, 예를 들어, 구리 물질로 제1 또는 제2 도전체의 노출된 표면을 코팅하는 것은 바람직할 것이다.
다시 도3을 참조하면, 구조(445)의 형성과 동시에, 전에 또는 후에 제2 커패시터 구조가 형성될 수 있다. 제2 커패시터 구조는 동일한 패키지 기판의 형성에 사용될 것이다. 그러나 제2 커패시터 구조는 구조(445)의 형성에 사용된 유전체 물질 보다 덜 안정된 온도 특성을 갖는 유전체 물질(예를 들어, 세라믹 물질)을 사용할 수 있다. 하나의 실시예에서, 유전체 물질은 덜 안정된 온도 특성과 높은 유전상수를 갖는다. 표1을 참조하면, 하나의 실시예에서, 적합한 유전체 물질은 -25℃에서 +80℃의 온도 정격(temperature rating)과 약 20,000에 속하는 유전상수를 갖는 Y5V 유전체이다. 대표적으로, Y5V 유전체 물질로 형성된 커패시터 구조는 패키지 기판의 다이 면 반대쪽에 위치될 수 있다.
커패시터 구조를 형성하는 하나의 실시예에서, 블록 310 내지 340을 참조로 설명된 공정 동작들이 수반될 것이다. 수 마이크론에서 수십 마이크론에 속하는 대표적인 두께를 갖는 제1 도전체 물질의 시트(예를 들어, 포일)가 초기 기판으로서 제공된다. 세라믹 물질이 제1 도전체 상에 1 마이크론 또는 그 아래에 속하는 두께로 침적될 수 있다(블럭 350). 도7은 제1 도전체(710)의 표면(도시된 상부 표면) 상에, 예를 들어 니켈 페이스트층을 가질 수 있는 니켈 시트 또는 포일의 제1 도전체(710)로 이루어진 구조(725)를 보여준다. 하나의 실시예에서, 니켈 페이스트층은 하부의 니켈 포일과 곧바로 침적되는 상부의 Y5V 그린 시트 사이에 접착층을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 수 있다. 하나의 실시예에서, 제1 도전체(710)는 니켈 그린 시트로 만들어질 것이며, 이것은 곧바로 침적되는 상부의 Y5V 세라믹 그린 시트에 접착력을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 것이다.
도7은 제1 도전체(710) 상에 침적된 Y5V 그린 시트의 세라믹층(420)을 갖는 구조(725)를 보여준다. 하나의 실시예에서, 세라믹층(720) 또는 그린 시트는 하부의 니켈 페이스트층상에 적층되어진다.
다시 도3을 참조하면, 제1 도전체 상에 세라믹 물질의 침적에 이어서 제2 도전체가 침적된다(블럭 360). 도8은 도8의 구조(735)를 형성하기 위하여 구조(725)의 상부(도시된 바에 따라)에 적층된 니켈 페이스트-니켈 포일 제2 도전체(730)를 갖는 도4의 구조(725)와 유사한 구조(735)를 보여준다. 하나의 실시예에서, 적층에 이어서, 유기물들을 태워버리기 위해 구조(735)가 열적으로 처리된다. 대표적으로, 열처리는 두 시간 내지 하루 동안 300 내지 500℃의 온도 범위에서 실시될 수 있다.
다시 도3을 참조하면, 도전체 물질들 사이에 유전체 물질을 형성한 후에, 상기 세라믹 그린 시트와 선택적인 니켈 페이스트층을 동시에 치밀화하기 위해 환원 분위기하에서 상기 합성 구조를 연속하여 열처리한다(블럭 370). 열처리에 이어서, 도3의 방법은, 선택적 동작으로서, 상기 제1 도전체(710) 및 제2 도전체(730) 중의 하나 또는 둘 모두가 상이한 전기적 도전성 물질로 코팅됨을 제공한다(블럭 380). 도9는 구조(745)의 상부 및 하부 표면상에 각기 침적되어 있는 구리층(740) 및 구리층(750)을 갖는 구조(745)를 보여준다. 구리층(740) 및 구리층(750)은 하나의 실시예에서, 수 마이크론에 속하는 두께를 통하여, 전기도금을 수반하는 무전해(electroless) 침적을 통하여 침적될 수 있다.
도3의 방법을 참조하면, 커패시터 구조(445, 도6) 및 커패시터 구조(745, 도9)는 전술한 바와 같은 유기 코어 기판과 같은 코어 기판에 부착될 수 있다(블럭 390). 구리층이 도전체를 덮는 예에서, 적층(lamination)을 강화하기 위해 구리 표면이 거칠화(예를 들어, 식각에 의해) 되어질 필요가 있다. 상부에 구리층이 없는 경우에서 조차도 도전체 표면은 적층을 강화하기 위해 거칠화(예를 들어, 식각에 의해) 되어질 필요가 있을 것이다.
도 10은 코어 기판(1010)의 반대쪽 면들 상에 적층된 커패시터 구조(445) 및 커패시터 구조(745)를 갖는 코어 기판(1010)을 포함하는 구조(1045)를 보여준다. 패키지 기판(1045)를 형성하기 위해 코어 기판에 커패시터 구조들을 적층한 이후에, 상기 패키지 기판은 패턴될 수 있다(블럭360, 도3). 비아(via) 형성에 사용된 기계적 드릴링, 레이저를 이용하여 에폭시 내의 홀들을 통한 드릴링, 리소그라피 및 구리 도금 공정들과 같은 전통적인 패터닝 공정들이 적용될 수 있다. 각 커패시터 구조는 개개의 커패시터들을 형성하기 위해 패턴될 수도 있다. 완성된 패키지 기판은 기판 상에 유기 물질(예를 들어, 에폭시 또는 유리 입자 충전된 에폭시)로 된 보강층들을 더 포함할 수 있다.
도10에서 보여지는 방향을 참조하면, 패키지 기판은 패키지 기판의 다이 면 상에 더 안정된 온도 특성을 갖는 세라믹 물질을 갖는 구조(445)가 제공된다. 도10은 다이 면(1050)을 갖는 패키지 기판(1045)을 보여준다. 하나의 실시예에서, X7R 세라믹 물질을 포함하는 커패시터의 구조(445)가 다이 면(1050) 상에 형성된다. 상기 X7R은 실온에서 유전상수에 대하여 균일한(flat) 온도 반응을 제공해야 한다. 이것의 온도 안정성 때문에, 상기 커패시터는 커패시터 구조(745)에 비하여 상대적으로 낮은 루프(loop) 인덕턴스에서 충분한 전하를 제공해야 하며, 이것이 제1 드룹(droop) 용도에 적합하게 해준다. 그러나 , 구조(445)의 유전상수(k)는 원하는 만큼 높지않을 수 있다. 대안적으로, 하나의 실시예에서, 기판의 하부 영역은 실리콘 다이가 발생하는 열에 근접한 상부 영역 보다 차가운 곳에서 동작하기 때문에 낮은 온도에서 높은 커패시턴스를 제공하기 위해 커패시터 구조(745)가 선택된다. 이 경우 구조(745)는, 높은 인덕턴스가 결정적이지 않은 제2 드룹 동작에 적합하다. 구조(745)는 상대적으로 높은 유전상수를 갖는 세라믹 물질을 이용하기 때문에 패키지 기판(구조(445) + 구조(745))의 전체 커패시턴스가 크다.
상기 실시예에서 패키지 기판(1045)은 패키지의 반대쪽 면들 상에 단일 커패시터 구조를 포함한다. 다른 실시예에서, 패키지 기판의 다이 면(1050) 상에 안정된 온도 특성(예를 들어, C실온 ± 10-15%)을 갖는 유전체 물질을 사용하는 다중 커패시터 구조를 위치시키는 것과 같이, 하나 또는 그 이상의 면들에 다중 커패시터 구조가 위치될 수 있다.
도11은 패키지 기판(120)과 같은 패키지 기판을 형성하는 제2 공정을 보여준다. 이 공정은 특히 패키지 기판(120)의 다이 면 상에 커패시터 구조(140)를 형성하는 것을 설명한다. 도12 내지 도17은 특히 커패시터 구조를 형성하는 실시예에서, 도11에서 설명된 공정 흐름의 부분과 연관된 형성 공정들을 보여준다.
도11을 참조하면, 패키지 기판의 커패시터를 형성하는 실시예에서, 세라믹 물질로 된 그린 시트가 제공되고, 개구부가 패키지의 다이 쉐도우(shadow) 아래에 놓여지도록 예측되는 영역에 대응하는 영역에서 상기 세라믹 그린 시트를 통과하여 형성된다(블럭 1110). 하나의 실시예에서, 일반적으로 낮은 안정 상태 동작 온도와 높은 유전상수를 갖는 물질의 세라믹 그린 시트가 선택될 수 있다. 표1을 참조하면, 세라믹 그린 시트로 적합한 물질은 Y5V로 분류된 세라믹이며, -25℃에서 +80℃의 온도 정격(temperature rating)과 20,000에 속하는 유전상수를 갖는다. 낮은 안정 상태 동작 온도를 갖는 물질은, 온도 조건들이 일반적으로 상기 온도 범위를 초과하지 않을 다이 쉐도우 외측에서 이러한 물질을 커패시턴스 적용에 적합하게 만든다. 도12는 내부에 형성된 직사각형 개구부(1215)를 갖는 직사각형 형태를 갖는 세라믹층 또는 그린 시트(1220)를 보여준다. 개구부(1215)는 하나의 실시예에서, 그 최대 동작 온도 정격을 벗어난 온도에 대하여 세라믹층(1220) 물질의 노출이 최소화되는 크기가 되도록 선택된다. 하나의 실시예에서, 개구부(1215)는 패키지의 투영된 다이 쉐도우에 대응하는 층(1220)의 일부에 형성된다. 세라믹층(1220) 내에 개구부(1215)를 형성하는 하나의 방법은 기계적 펀칭, 레이저 또는 리소그라피 식각을 통해서다.
도11을 참조하면, 제1 온도 특성을 갖는 물질의 세라믹 그린 시트를 통과하는 개구부를 형성한 이후에, 상기 그린 시트가 제1 도전체에 적층된다(블럭 1120). 하나의 실시예에서, 수 마이크론에서 수십 마이크론에 속하는 대표적인 두께를 갖는 제1 도전체 물질의 시트(예를 들어, 포일)의 기판이 제공된다. 도13은 제1 도전체(1210)의 표면(도시된 바에 따라 상부 표면) 상에, 예를 들어 니켈 페이스트층을 가질 수 있는 니켈 시트 또는 포일의 제1 도전체(1210)로 이루어진 구조(1225)를 보여준다. 하나의 실시예에서, 니켈 페이스트층은 하부의 니켈 포일과 곧바로 침적되는 상부의 Y5V 그린 시트 사이에 접착층을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 수 있다. 하나의 실시예에서, 제1 도전체(1210)는 니켈 그린 시트로 만들어질 것이며, 이것은 곧바로 침적되는 상부의 Y5V 세라믹 그린 시트에 접착력을 제공하기 위해 세라믹 분말(예를 들어, 바륨 티타네이트) 첨가물을 가질 것이다. 도13은 제1 도전체(1210) 상에 침적된 Y5V 그린 시트의 세라믹층(1220)을 갖는 구조(1225)를 보여준다. 도13은 세라믹층(1220) 내의 개구부(1215)를 표현하기 위해 구조(1225)를 통과하는 단면도이다.
도11을 참조하면, 제1 도전체(1210) 상에 세라믹층(1220)을 적층한 이후에, 제2 세라믹 물질이 제1 세라믹층 내의 개구부 내에서 제1 도전체에 적층된다(블럭 1130). 제2 세라믹 물질은 다이 쉐도우 하에서 전형적으로 체험된 온도 조건으로 사용하기에 적합한 보다 높은 온도 정격(예를 들어, 안정된 온도 특성(C실온 ± 10-15%))를 갖는 물질이 선택될 것이다. 표1을 참조하면, 하나의 적합한 세라믹 물질은 -55℃ 내지 125℃의 온도 범위와 약 3,000에 속하는 유전상수를 갖는 X7R 유전체이다. 높은 온도 정격을 갖는 상기 세라믹 물질이 기계적 펀칭, 레이저 또는 리소그라피 식각을 통하여 개구부(1215, 도12 또는 도13을 참조) 내에 맞도록 패턴될 수 있다.
도14는 제1 도전체(1210)과 세라믹층(1220)을 포함하는 구조(1235)를 보여준다. 구조(1235)는 또한 상대적으로 높은 온도 정격을 갖는 세라믹 물질로 되며, 개구부(1215, 도13) 내의 제1 도전체(1210)에 적층된 세라믹 층 세그먼트(1230)를 포함한다. 하나의 실시예에서, 적층 이후에, 제2 도전체가 합성 유전체층 상에서 구조(1235) 상에 적층된다(블럭 1140). 도15는 유전체층(1220) 및 유전체층(1230)에 적층된(가능하면 도전체와 세라믹 물질 사이에서 니켈 페이스트를 가지며) 제2 도전체(1240, 예를 들어 니켈 시트 또는 포일 또는 니켈 그린 시트)를 포함하는 구조(1245)를 보여준다. 하나의 실시예에서, 적층 이후에, 구조(1245)가 유기물을 태워버리기 위해 열적으로 처리된다. 대표적으로, 열처리는 2 시간 내지 하루 동안에 300 내지 500℃의 온도 범위에서 수행될 것이다.
다시 도11을 참조하면, 도전체 물질들 사이에 합성 유전체 물질을 형성한 이후에, 상기 구조가 유전체 및 니켈 페이스트층을 동시에 치밀화하기 위해 환원 분위기에서 연속적으로 열 처리된다(블럭 1150).
도16은 상이한 전기적 도전성 물질로 제1 도전체(1210)와 제2 도전체(1240)의 선택적 코팅 이후의 구조(1255)를 보여준다. 제1 도전체(1210)와 제2 도전체(1240)가 니켈 물질인 예에서, 니켈 물질이 구리 물질로 코팅될 수 있다. 도17은 제2 도전체(1240) 상부의 구리층(1250)과, 제1 도전체(1210) 아래의 구리층(1260)을 보여준다. 구리층(1250)과 구리층(1260)은 예를 들어, 무전해 및 전기도금 기술의 조합을 사용하거나 또는 구리 입자들을 포함하는 구리 페이스트를 침적한 후 이 페이스트를 소결함으로써 침적될 수 있다.
다시 도11을 참조하면, 커패시터 구조(도16의 구조(1255))가 전술한 유기 코어 기판과 같은 코어 기판에 부착될 수 있다(블럭 1160). 구리층이 도전체를 덮는 예에서, 구리 표면은 적층(lamination)을 강화하기 위해 치밀화될 필요가 있을 것이다. 상부에 구리층이 없는 경우에서도 도전체 표면들은 적층을 강화하기 위해 치밀화될 필요가 있다. 커패시터 구조는 베이스 기판의 한 표면에 부착될 것이다. 도17은 코어 기판(1710)에 결합된 구조(1255)를 보여준다. 구조(1255)는 코어 기판(1710)의 다이 면(1750)에 결합된다. 제2 커패시터 구조(커패시터 구조(1755))는 코어 기판(1710)의 반대쪽 면에 연결될 수 있다. 이어서 패키지 기판은 도3의 블록 395를 참조하여 전술한 바와 같은 기술에 따라 패턴될 수 있다(블럭 1170).
도17에서 보여지는 바와 같이, 하나의 실시예에서, 상대적으로 높은 온도 정격을 갖는 유전체층(1230)이, 투영된 다이 쉐도우 아래의 영역을 포함할 수 있도록 위치된다. 유전체층(1230)의 디멘젼(길이 및 폭)은 예를 들어, 원하는 동작 조건들과 패키지 기판의 전체 커패시턴스에 의존하여 투영된 다이 쉐도우를 넘어 연장되거나 또는 투영된 다이 쉐도우 내에 위치할 것임을 인식할 수 있다. 제2 커패시터 구조(구조 (1755))가 코어 기판(1710)의 반대쪽 면에 적층된 실시예에서, 커패시터 구조는 일반적으로 낮은 안정 상태 동작 온도(동작하는 다이에 비하여 멀리 떨어진 위치에 기인하여)와 높은 커패시턴스를 갖는 유전체 물질로 형성될 수 있다. 하나의 적합한 유전체 물질은 Y5V 물질이 될 것이다.
도11 내지 도17을 참조하여 설명된 실시예는 동작시 패키지에 대한 온도가 균일하지 않음을 인정한다. 따라서, 패키지를 제조하는 하나의 실시예에서, 높은 온도 정격(전형적으로 낮은 커패시턴스)을 갖는 커패시터가 단지 가장 뜨거운 지점에 필요하다. 다른 실시예에서, 상이한 온도 정격을 갖는 커패시터들이 패키지 상의 다른 지점들에서 사용된다. 이와 같은 방식으로, 낮은 온도 정격은 전형적으로 높은 평균 커패시턴스를 유도하기 때문에 패키지 상에 많은 커패시터가 위치될 수 있다. 나아가, 높은 온도 정격을 갖는 커패시터들은 낮은 온도 정격을 갖는 커패시터들 보다 많은 비용이 드는 경향이 있다. 따라서, 전력 공급의 전체 비용이 상이한 온도 정격을 갖는 커패시터의 선택에 따라 떨어질 수 있다. 도18은 2개의 상이한 온도 정격, 하나가 다른 것보다 높은 온도 정격을 갖는 패키지의 하나의 실시예를 보여준다. 커패시터 구조의 유전체 물질의 온도 정격은 예를 들어, 앞의 표1에서 언급한 특성 코드들에 의해 결정될 수 있다. 하나의 실시예에서 패키지(1810)의 커패시터들(1820)은 높은 온도들을 보일 것으로 예측되는 패키지(1810)의 영역들에 대하여 X7R 유전체 물질(125℃,±15 %)을 사용하며, 커패시터들(1830)은 보다 낮은 온도를 보일 것이라고 예측된 영역들에서 X5R 유전체 물질(85℃,±15%)을 사용한다. 높은 온도들을 보일 것이라고 예측되는 영역들(예를 들어, 다이 쉐도우 아래)에서 단지 X7R 정격 커패시터를 사용하고, 보다 추운 영역들에서 X5R 정격 커패시터들을 사용함으로써 패키지(1810)의 전체 커패시턴스가 증가될 것이다.
상기 실시예들에서, 커패시터 구조들을 형성하는 기술들은, 세라믹 물질이 니켈 또는 구리 포일과 같은 도전성 포일에 적층되는 곳에서 설명된다. 또한 대표적인 실시예들은 하나의 전극으로서 도전성 포일을 사용하고 다른 전극으로서 도전성 페이스트를 사용하는 것을 설명한다. 하나 또는 두 전극을 위해 페이스트 또는 그린 시트를 사용함에서 하나의 관심은, 커패시터가 그린 상태에서 압력을 받을 때 상기 페이스트는 세라믹 물질을 통하여 밀려나올 수 있고 반대쪽 전극과 접촉하여 단락될 수 있다는 것이다. 도전성 시트들 또는 포일들을 사용함에 따른 문제는, 세라믹과 도전체 사이의 접착 강도가 약하고 세라믹이 도전성 시트로부터 박리될 수 있다는 것이다. 상부 및 하부 전극들 모두로서 도전성 포일들을 사용하기 위한 시도들이 있었으나, 세라믹 물질내의 유기물이 공정 동안에 배기될 수 없어서 커패시터 구조의 부풀림/갈라짐을 유발한다. 도19는 도전성 시트들을 사용하여 커패시터 구조를 형성하는 공정을 설명한다. 도20 내지 도22는 도19에서 설명된 공정 흐름의 부분들과 관련된 형성 공정들을 보여준다.
도19를 참조하면, 커패시터 구조를 형성하는 공정에서, 도전성 시트들 또는 포일들의 제1 및 제2 도전체가 제공되고, 개구부들이 도전성 시트들의 두께를 통과하여 형성된다(블럭 1910). 도20은 박막 커패시터의 도전체로서 사용하기에 적합한 제1 도전체(2010) 및 제2 도전체(2020)를 보여준다. 제1 도전체(2010)와 제2 도전체(2020)는 대표적으로, 특정의 설계 파라미터에 의존하여 수 마이크론 내지 수십 마이크론에 속하는 두께를 갖는 니켈 또는 구리 시트(예를 들어, 포일)이다. 설명된 바와 같이, 제1 도전체(2010)와 제2 도전체(2020)의 각각은 시트의 두께를 관통하며 형성된 복수개의 홀들을 갖는다. 도20은 시트의 두께를 완전히 통과하며 연장되는 개구부들(2015)을 갖는 제1 도전체(2010)와, 시트의 두께를 완전히 통과하는 개구부들(2025)을 갖는 제2 도전체(2020)를 보여준다. 개구부들은 레이저 드릴링 또는 식각 기술들을 사용하여 형성될 수 있다. 하나의 실시예에서, 개구부들의 숫자는, 각 시트들에서 링키지(linkage, 개구부들 사이의 링키지) 마다의 스트레스를 감소시키기 위해 최대화된다. 10 내지 50 마이크로미터에 속하는 대표적인 개구부들이 적합하다.
도19를 참조하면, 제1 및 제2 도전체에 개구부들을 형성한 이후에, 상기 방법은 도전체 물질의 열 팽창 계수(CTE)와 세라믹 물질의 열 팽창 계수 사이의 열 팽창 계수를 가지며, 하나의 실시예에서, 커패시터의 유전체로서 역할을 할 물질을 상기 개구부내에 도입하는 단계를 제공한다(블럭 1920). 하나의 실시예에서, 도전체 내의 개구부에 침적하기에 적합한 CTE 정합 물질은, 도전체 물질과 유사한 금속 입자들을 갖는 금속/세라믹 페이스트와, 유전체용으로 사용될 세라믹 물질용 물질과 유사한 세라믹 입자들이다. 하나의 실시예에서, 페이스트가 개구부들을 부분적으로 충전하기 위해, 즉 각기 제1 또는 제2 도전체의 두께를 통하여 부분적으로 연장되도록 침적된다. 하나의 실시예에서, 도전체들의 개구부들 내에 형성된 물질은 그자체가 구조의 전체 커패시턴스를 감소시키지 않도록 도전성이다(C=kA/t, 여기서 A는 도전체의 면적과 동일하다).
일반적으로, 세라믹 그린 시트는 거의 20 퍼센트의 결과적인 수축과 함께 고온의 소결 공정 동안에 유기물을 상실하여 치밀화될 것이다. 그러나 비록 세라믹 물질은 금속 보다 낮은 CTE를 가짐에도 불구하고(예를 들어, 니켈에 대하여 17 ppm/C 와 비교하여 7 ppm/C), 세라믹과 금속 변형을 정합시키는 것은 가능할 수 있다. 만약 세라믹 그린 시트 수축이 9 퍼센트로 정합된다면, 세라믹 층은 압축 스트레스 하에 놓일 수 있다. 압축 스트레스는 세라믹과 다른 층 사이에서 접착/유지를 제공할 것이다. 하나의 실시예에서, 물질(2030)은 보다 큰 압축 스트레스 하에 놓이도록 조절된 그 열 팽창 계수를 가질 수 있다. 이와 같은 방식으로, 물질(2030)은 커패시터에서 적소에 세라믹 그린 시트를 유지하도록 역할을 할 수 있다.
도21은 각기 개구부들(2015,2025)을 부분적으로 충전하는 금속/세라믹 페이스트(2030)를 갖는 제1 도전체(2010)와 제2 도전체(2020)를 보여준다. 금속/세라믹 페이스트를 침적하는 하나의 기술은 각 도전체의 표면을 가로지르는 스퀴지(squeegee) 동작을 통한 것이다.
다시 도19를 참조하면, 제1 및 제2 도전체에 형성된 개구부 내에 CTE 정합 물질을 도입한 이후에, 세라믹 물질과 같은 유전체 물질이 도전체들 사이에 적층될 수 있다(블럭 1930). 도22는 제1 도전체(2010)와 제2 도전체(2020) 사이에 배치된 세라믹 물질(2040)을 보여준다. 세라믹 물질(2040)은 예를 들어, 1 마이크론 또는 그 이하에 속하는 두께를 갖는 바륨 티타네이트 또는 바륨, 스트론튬 티타네이트이다. 세라믹 물질(2040)은 그린 시트로서 도전체들 사이에 침적될 수 있다.
다시 도19를 참조하면, 제1 및 제2 도전체들 사이에 세라믹 물질을 적층한 이후에, 합성 구조는 유기물을 태워내기 위해 열적으로 처리된다. 대표적으로, 열적 처리는 2 시간 내지 하루 동안에 300 내지 500℃의 온도 범위를 포함할 것이다. 상기 합성 구조는 세라믹 물질을 치밀화 하기 위해 환원 분위기 하에서 연속적으로 열처리될 수 있다(블럭 1940).
도22는 제1 도전체(2010)와 제2 도전체(2020) 사이의 세라믹 층(2040)을 보여준다.
상기의 설명은 패키지 기판 내에서 커패시터 구조들을 형성하는 것에 관련된다. 유사한 기술들이 인쇄 배선 기판(예를 들어, 인쇄 회로 기판)과 같은 다른 환경들에서 커패시터들을 형성하는데 사용될 수 있다.
앞의 상세한 설명에서, 그 특정한 실시예들에 대하여 언급이 이루어졌다. 그러나 이어지는 청구항들의 보다 광범위한 정신 및 사상으로부터 벗어남이 없이 여러 가지 수정 및 변형들이 이루어질 수 있음은 명백하다. 따라서 설명과 도면들은 제한적인 의미보다도 예시적인 것으로 고려되어야 할 것이다.

Claims (15)

  1. 두 전극들 사이에 배치된 제1 세라믹 물질을 갖는 제1 커패시터와,
    두 전극들 사이에 배치된 제2 세라믹 물질을 갖는 제2 커패시터를 포함하며,
    상기 제1 세라믹 물질과 제2 세라믹 물질은 상이한 동작 온도 정격(operating temperature rating)을 갖고,
    상기 제1 커패시터 및 상기 제2 커패시터는 절연성 코어 기판으로 통합(integrate)되며, 상기 제1 세라믹 물질의 동작 온도 정격은 상기 제2 세라믹 물질의 동작 온도 정격보다 크며, 상기 제1 커패시터는 상기 코어 기판의 다이 면(die side)에 위치하고, 상기 제2 커패시터는 상기 다이 면의 반대쪽에(opposite) 놓이는 장치.
  2. 제1항에 있어서,
    상기 코어 기판은 평면의 형상을 갖고, 상기 제1 커패시터는 상기 코어 기판의 평면의 표면에 결합되며, 상기 제2 커패시터는 상기 코어 기판의 반대쪽 평면의 표면에 결합되는 장치.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 커패시터는 제1 드룹(droop) 커패시턴스를 위해 상기 코어 기판 내에 위치하며, 상기 제2 커패시터는 제2 드룹 커패시턴스를 위해 위치하는 장치.
  6. 제1항에 있어서,
    상기 제1 세라믹 물질의 동작 온도 정격은 상기 제2 세라믹 물질의 동작 온도 정격 보다 크며, 상기 제1 커패시터는 상기 제2 커패시터에 의해 정의되는 영역 내에 배치되는 장치.
  7. 마이크로프로세서를 포함하는 컴퓨팅 장치를 포함하되,
    상기 마이크로프로세서는 기판을 통하여 인쇄 회로 기판에 연결되며, 상기 마이크로프로세서는 상기 기판의 다이 면(die side)으로부터 반대 면(opposite side)보다 높은 온도로 상기 기판의 상기 다이 면을 가열하도록 구성되고, 상기 기판은 두 전극들 사이에 배치된 제1 세라믹 물질을 포함하는 제1 커패시터 및 두 전극들 사이에 배치된 제2 세라믹 물질을 포함하는 제2 커패시터를 포함하며,
    상기 제1 세라믹 물질과 제2 세라믹 물질은 상이한 동작 온도 정격(operating temperature rating)을 갖고, 상기 제1 세라믹 물질의 동작 온도 정격은 상기 제2 세라믹 물질의 동작 온도 정격보다 크며, 상기 마이크로프로세서 아래의 상기 기판의 상기 다이 면은 상기 제 1 커패시터를 포함하고, 상기 제2 커패시터는 상기 다이 면으로부터 상기 기판의 상기 반대 면 상에 있는
    는 시스템.
  8. 제7항에 있어서,
    상기 제1 커패시터는 상기 기판의 평면의 표면에 결합되며, 상기 제2 커패시터는 상기 기판의 반대쪽 평면의 표면에 결합되는 시스템.
  9. 제7항에 있어서,
    상기 제1 커패시터는 제1 드룹(droop) 커패시턴스를 위해 상기 기판 상에 위치하며, 상기 제2 커패시터는 제2 드룹 커패시턴스를 위해 위치하는 시스템.
  10. 제7항에 있어서,
    상기 제1 세라믹 물질의 동작 온도 정격은 상기 제2 세라믹 물질의 동작 온도 정격 보다 크며, 상기 제1 커패시터는 상기 제2 커패시터에 의해 한정되는 영역 내에 배치되는 시스템.
  11. 제1항에 있어서,
    상기 제1 커패시터가 포함하고 있는 상기 두 전극들 중 적어도 하나의 전극은 그 표면에 형성된 복수개의 홀들을 포함하고, 상기 복수개의 홀들 각각은 소정의 체적을 가지며(define a volume), 상기 체적의 일부는 상기 두 전극들 중 적어도 하나의 전극용의 물질에 대한 열 팽창 계수 및 상기 제 1 세라믹 물질용의 물질에 대한 열 팽창 계수 사이의 열 팽창 계수를 갖는 물질을 포함하는
    장치.
  12. 제11항에 있어서,
    상기 복수개의 홀들은 소정의 두께의 상기 제1 커패시터의 상기 두 전극들 중 적어도 하나의 전극을 관통하여 연장되는 장치.
  13. 제11항에 있어서,
    상기 복수개의 홀들 각각은 소정의 체적을 가지며, 상기 체적의 일부는 도전성 물질을 포함하는 장치.
  14. 삭제
  15. 제11항에 있어서,
    상기 제1 커패시터의 상기 두 전극들의 각각은 소정의 두께의 상기 제1 커패시터의 상기 두 전극들의 각각을 완전히 관통하여(completely through) 형성된 복수개의 홀들을 포함하는 장치.
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