KR20220146500A - 적층 및 임베딩을 위한 평면 고밀도 알루미늄 커패시터 - Google Patents
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Abstract
다중 단자 커패시터 장치 및 다중 단자 커패시터 장치의 제조 방법이 본 명세서에서 설명된다. 다중 단자 커패시터 장치는 고 표면적 커패시터와 같이 단일 장치 층에 배열된 복수의 개별 커패시터를 포함할 수 있다. 개별 커패시터는 알루미늄 호일 기반 전극, 알루미늄 호일 기반 전극과 등각인 산화 알루미늄 유전체 층, 및 유전체 층과 등각 접촉하는 전도성 폴리머 또는 전도성 세라믹과 같은 전도성 재료 전극을 포함할 수 있다.
Description
관련 출원에 대한 상호 참조
본 출원은 2020년 2월 6일자로 출원된 미국 가 출원 번호 62/971,026 호, 2020년 6월 3일자로 출원된 미국 가 출원 번호 62/704,941 호, 및 2020년 10월 6일자로 출원된 미국 가 출원 번호 63/198,243 호의 이득과 우선권을 주장하며, 이들 모두는 그 전체가 원용에 의해 본 출원에 포함된다.
본 발명은 일반적으로 전자 장치에 관한 것이며, 더 구체적으로는 반도체 패키지 및 회로에 사용하기 위한 높은 커패시턴스를 갖는 알루미늄계 커패시터(capacitor)에 관한 것이다.
커패시터는 많은 집적 및 임베디드 회로(embedded circuit)의 중요한 부분이며 일반적으로 에너지 저장 구조, 필터 또는 복잡한 회로의 특정 구성요소로 사용된다. 커패시터는 일반적으로 높은 커패시턴스 값을 달성하기 위해서 높은 표면적을 포함하며 일반적으로 유전체로 분리된 한 쌍의 얇은 전극으로 배열되고 단위 부피당 표면적을 최적화하기 위해서 단단한 원통형 구조로 감겨 있다.
커패시터는 또한 더 많은 표면적의 이득을 얻기 위해서 실리콘에서 깊은 트렌치(trench)로 만들어지거나 유전율과 표면적 모두의 이득을 얻기 위해서 서로 적층되고 연결된 유전체와 금속 층으로 만들어진다.
용어 실시예와 유사 용어들은 아래의 본 개시 및 청구범위의 모든 요지를 광범위하게 지칭하도록 의도된다. 이들 용어를 포함하는 진술은 본 명세서에 설명된 요지를 제한하거나 아래의 청구범위의 의미 또는 범주를 제한하지 않는 것으로 이해되어야 한다. 본 명세서에서 다루는 본 개시의 실시예들은 이러한 요약이 아니라 아래의 청구범위에 의해 정의된다. 이러한 요약은 본 개시의 다양한 양태의 상위 레벨의 개요이며 아래의 상세한 설명 섹션에서 추가로 설명되는 개념 중 일부를 소개한다. 이러한 요약은 청구된 요지의 핵심 또는 필수 기능을 식별하기 위한 것이 아니며 청구된 요지의 범주를 결정하기 위해서 별도로 사용하려는 것도 아니다. 요지는 본 개시의 전체 명세서, 임의의 또는 모든 도면 및 각각의 청구범위의 적절한 부분을 참조하여 이해되어야 한다.
본 개시는 고용량 커패시터 및 커패시터의 제조 방법을 제공한다. 개시된 커패시터는 단일 장치 층에서 어레이 또는 복수의 개별 커패시터로 배열될 수 있다. 개별 커패시터는 독립적(예를 들어, 전기적으로 독립적)일 수 있고/있거나 서로 전기적으로 절연될 수 있다. 개별 커패시터는 선택적으로 다른 개별 커패시터와 전극을 공유할 수 있으며 여전히 서로 전기적으로 절연된 상태를 유지할 수 있다. 커패시터는 매우 높은 커패시턴스를 가질 수 있으며, 예를 들어 매우 얇은 유전체 층으로 분리된 고-표면적 전극을 사용하여 많은 양의 전하를 저장할 수 있다. 어레이의 커패시터는 개별적으로 주소 지정이 가능하므로 상이한 커패시터를 지정하여 임의의 원하는 양의 커패시턴스가 이용 가능할 수 있다. 몇몇 경우에, 개별 커패시터는 다중 단자 커패시터 장치로 구성될 수 있다.
예시적인 다중 단자 커패시터 장치는 단일 장치 층에 배열된 복수의 개별 커패시터, 및 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자를 포함할 수 있다. 선택적으로, 각각의 개별 커패시터는 개질된 알루미늄 호일을 포함하는 제 1 전극; 산화알루미늄을 포함하는, 제 1 전극과 등각인 유전체 층; 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함한다. 하나 이상의 또는 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기 접촉할 수 있다. 하나 이상의 또는 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기 접촉할 수 있다.
본 명세서에 설명된 다중 단자 커패시터 장치와 함께 상이한 전극 배열이 사용될 수 있다. 예를 들어, 각각의 개별 커패시터의 애노드는 독립적이거나, 개별화되거나, 구별되거나, 이산화될 수 있는 반면에, 캐소드는 하나 이상의 또는 모든 개별 커패시터 사이에서 공유된다. 몇몇 실시예에서, 그러한 배열은 연속 캐소드 및 독립적인, 개별화된, 별개의 또는 이산화된 애노드 구성으로 지칭될 수 있다. 선택적으로, 복수의 개별 커패시터는 개질된 알루미늄 호일을 포함하는 연속적인 제 1 전극과 같은 연속적인 제 1 전극을 포함할 수 있다. 연속적인 제 1 전극은 복수의 개별 커패시터 중 하나 이상 또는 각각의 제 1 전극에 선택적으로 대응할 수 있다. 선택적으로, 복수의 개별 커패시터는 산화 알루미늄을 포함하는 연속 유전체 층과 같은 연속적인 제 1 전극과 등각인 연속적인 유전체 층을 포함할 수 있다. 선택적으로, 연속적인 유전체 층은 복수의 개별 커패시터 각각의 유전체 층에 대응한다. 선택적으로, 복수의 개별 커패시터는 각각이 연속적인 유전체 층과 등각 접촉하는 복수의 개별 제 2 전극을 포함할 수 있다. 복수의 개별 제 2 전극은 선택적으로 전도성 재료를 포함할 수 있다. 몇몇 실시예에서, 복수의 개별 제 2 전극들 중 하나 이상 또는 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리될 수 있다. 선택적으로, 복수의 개별 제 2 전극 중 하나 이상 또는 각각은 복수의 개별 커패시터 중 상이한 개별 커패시터의 제 2 전극에 대응한다.
다른 예로서, 각각의 개별 커패시터의 캐소드는 독립적이거나, 개별화되거나, 구별되거나, 이산화될 수 있는 반면에, 애노드는 하나 이상의 또는 모든 개별 커패시터 사이에서 공유된다. 몇몇 실시예에서, 그러한 배열은 연속적인 애노드 및 독립적이거나, 개별화되거나, 구별되거나, 이산화된 캐소드 구성으로 지칭될 수 있다. 선택적으로, 복수의 개별 커패시터는 개질된 알루미늄 호일을 포함하는 복수의 개별 제 1 전극과 같은 복수의 개별 제 1 전극을 포함한다. 선택적으로, 복수의 개별 제 1 전극 중 하나 이상 또는 각각은 간격만큼 인접한 개별 제 1 전극으로부터 공간적으로 분리된다. 선택적으로, 복수의 개별 제 1 전극 중 하나 이상 또는 각각은 복수의 개별 커패시터 중 상이한 개별 커패시터의 제 1 전극에 대응한다. 선택적으로, 복수의 개별 커패시터는 대응하는 개별 제 1 전극과 등각인 복수의 개별 유전체 층과 같은 복수의 개별 유전체 층을 포함한다. 선택적으로 복수의 개별 유전체 층 중 하나 이상 또는 각각은 산화알루미늄을 포함한다. 선택적으로, 복수의 개별 유전체 층 중 하나 이상 또는 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응한다. 선택적으로, 복수의 개별 커패시터는 전도성 재료를 포함하는 연속적인 제 2 전극과 같은 복수의 개별 유전체 층 각각과 등각 접촉하는 연속적인 제 2 전극을 포함한다. 선택적으로, 연속적인 제 2 전극은 복수의 개별 커패시터 각각의 제 2 전극에 대응한다.
다른 예로서, 각각의 개별 커패시터의 캐소드는 독립적이거나, 개별화되거나, 구별되거나, 이산화될 수 있는 반면에, 각각의 개별 커패시터의 애노드도 독립적이거나, 개별화되거나, 구별되거나, 이산화된다. 몇몇 실시예에서, 그러한 배열은 독립적이거나, 개별화되거나, 구별되거나, 이산화된 애노드 및 독립적이거나, 개별화되거나, 구별되거나, 이산화된 캐소드 구성으로 지칭될 수 있다. 선택적으로, 복수의 개별 커패시터는 개질된 알루미늄 호일을 포함하는 복수의 개별 제 1 전극과 같은 복수의 개별 제 1 전극을 포함한다. 선택적으로, 복수의 개별 제 1 전극은 간격만큼 인접한 개별 제 1 전극으로부터 공간적으로 분리된다. 선택적으로, 복수의 개별 제 1 전극 중 하나 이상 또는 각각은 복수의 개별 커패시터 중 상이한 개별 커패시터의 제 1 전극에 대응한다. 선택적으로, 복수의 개별 커패시터는 대응하는 개별 제 1 전극과 등각인 복수의 개별 유전체 층과 같은 복수의 개별 유전체 층을 포함한다. 선택적으로, 복수의 개별 유전체 층 각각은 산화알루미늄을 포함한다. 선택적으로, 복수의 개별 유전체 층의 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응한다. 선택적으로, 복수의 개별 커패시터는 복수의 개별 제 2 전극을 포함한다. 선택적으로, 복수의 개별 제 2 전극 중 하나 이상 또는 각각은 대응하는 개별 유전체 층과 등각 접촉한다. 선택적으로, 복수의 개별 제 2 전극 중 하나 이상 또는 각각은 전도성 재료를 포함한다. 선택적으로, 복수의 개별 제 2 전극 중 하나 이상 또는 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리된다. 선택적으로, 복수의 개별 제 2 전극 중 하나 이상 또는 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 2 전극에 대응한다.
연속적인 전극, 개별 전극, 간격 등은 임의의 적합한 치수를 가질 수 있다. 예를 들어, 연속적인 전극은 약 1 μm 내지 약 100 mm, 예컨대 1 μm 내지 10 μm, 1 μm 내지 100 μm, 1 μm 내지 1 mm, 1 μm 내지 10 mm, 1 μm 내지 100 mm, 10 μm 내지 100 μm, 10 μm 내지 1 mm, 10 μm 내지 10 mm, 10 μm 내지 100 mm, 100 μm 내지 1 mm, 100 μm 내지 10 mm, 100 μm 내지 100 mm, 1 mm 내지 10 mm, 1 mm 내지 100 mm, 또는 10 mm 내지 100 mm이다. 예를 들어, 개별 전극은 각각 독립적으로 약 1 ㎛ 내지 약 50 mm, 예컨대 1 ㎛ 내지 10 ㎛, 1 ㎛ 내지 50 ㎛, 1 ㎛ 내지 100 ㎛, 1 ㎛ 내지 500 ㎛, 1μm 내지 1mm, 1μm 내지 5mm, 1μm 내지 10mm, 1μm 내지 50mm, 10μm 내지 50μm, 10μm 내지 100μm, 10μm 내지 500μm, 10μm 내지 1mm, 10μm 내지 5mm, 10μm 내지 10mm, 10μm 내지 50mm, 50μm 내지 100μm, 50μm 내지 500μm, 50μm 내지 1mm, 내지 50μm 내지 5mm, 50μm 내지 10mm, 50μm 내지 50mm, 100μm 내지 500μm, 100μm 내지 1mm, 100μm 내지 5mm, 100μm 내지 10mm, 100 μm 내지 50mm, 500μm 내지1mm, 500μm 내지 5mm, 500μm 내지 10mm, 500μm 내지 50mm, 1mm 내지 5mm, 1mm 내지 10mm, 1mm 내지 50mm, 5mm 내지 10mm, 5mm 내지 50mm, 또는 10mm 내지 50mm의 측면 치수를 가질 수 있다. 선택적으로, 개별 전극 및/또는 개별 커패시터 사이의 간격은 약 1㎛ 내지 약 10mm, 예컨대 1㎛ 내지 10㎛, 1㎛ 내지 50㎛, 1㎛ 내지 100㎛, 1㎛ 내지 500㎛, 1μm 내지 1mm, 1μm 내지 10mm, 10μm 내지 50μm, 10μm 내지 100μm, 10μm 내지 500μm, 10μm 내지 1mm, 10μm 내지 10 mm, 50 μm 내지 100 μm, 50 μm 내지 500 μm, 50 μm 내지 1 mm, 50 μm 내지 10 mm, 100 μm 내지 500 μm, 100 μm 내지 1 mm, 100 μm 내지 10 mm, 500 μm 내지 1 mm, 500 μm 내지 10 mm, 또는 1 mm 내지 10 mm일 수 있다.
몇몇 경우에, 커패시터는 적층된 구성으로 배열될 수 있으며, 이는 수직으로 적층된 배열 또는 다중 장치 층 구성으로 지칭될 수 있다. 예를 들어, 다중-단자 커패시터 장치는 적층 구성에서 단일 장치 층에 인접하게 위치된 하나 이상의 추가 장치 층을 포함할 수 있다. 선택적으로, 하나 이상의 추가 장치 층 중 하나 이상 또는 각각은 복수의 추가적인 개별 커패시터를 포함할 수 있다. 예를 들어, 하나 이상 또는 각각의 추가적인 개별 커패시터는 다른 개별 커패시터와 동일하거나 상이할 수 있다. 선택적으로, 추가적인 개별 커패시터는 개질된 알루미늄 호일을 포함하는 추가적인 제 1 전극; 추가적인 제 1 전극과 등각이고 산화알루미늄을 포함하는 추가적인 유전체 층; 및 추가적인 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 추가적인 제 2 전극을 포함한다. 선택적으로, 다중 단자 커패시터 장치는 하나 이상의 추가적인 제 1 전극 단자 및 하나 이상의 추가적인 제 2 전극 단자를 포함하는 추가적인 복수의 커패시터 단자를 포함할 수 있으며, 예컨대 하나 이상의 추가적인 제 1 전극 단자가 하나 이상의 추가적인 제 1 전극 단자와 전기적으로 접촉하는 경우 하나 이상의 추가적인 제 1 전극 및 하나 이상의 추가적인 제 2 전극 단자는 하나 이상의 추가적인 제 2 전극과 전기적으로 접촉한다. 선택적으로, 단일 장치 층 및 하나 이상의 추가 장치 층은 동일한 면적의 풋프린트(footprint)를 차지하도록 적층된다. 선택적으로, 다중 단자 커패시터 장치의 총 커패시턴스는 단일 장치 층에 의해 제공되는 제 1 커패시턴스와 하나 이상의 추가 장치 층에 의해 제공되는 추가 커패시턴스의 합이다. 선택적으로, 하나 이상 또는 각각의 단일 장치 층은 약 50㎛ 내지 약 500㎛, 예컨대 50㎛ 내지 100㎛, 50㎛ 내지 200㎛, 50㎛ 내지 300㎛, 50㎛ 내지 400μm, 50μm 내지 500μm, 100μm 내지 200μm, 100μm 내지 300μm, 100μm 내지 400μm, 100μm 내지 500μm, 200μm 내지 300μm, 200μm 내지 400μm, 200μm 내지 500μm, 300μm 내지 400μm, 300μm 내지 500μm, 또는 400μm 내지 500μm의 두께를 가진다.
다양한 알루미늄 호일 기반 또는 개질된 알루미늄 호일 전극이 본 명세서에 설명된 커패시터 및 다중 단자 커패시터 장치와 함께 사용될 수 있다. 예를 들어, 개질된 알루미늄 호일은 에칭된 알루미늄 호일을 포함할 수 있다. 선택적으로, 개질된 알루미늄 호일은 한쪽 또는 양쪽 표면에 에칭된 알루미늄 호일을 포함한다. 선택적으로, 에칭된 알루미늄 호일은 개질된 알루미늄 호일 내의 오목한 영역에 대응하는 복수의 터널(tunnel)을 포함한다. 선택적으로, 유전체 층은 복수의 터널 내에서 연장되고 그 내부의 표면을 등각으로 코팅한다. 몇몇 실시예에서, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극은 80% 초과의 순도를 갖는 알루미늄을 포함한다. 선택적으로, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극의 두께는 5μm 내지 500μm이다. 선택적으로, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극은 100 mm2/mm3 내지 10,000 mm2/mm3의 체적 표면적을 나타낸다. 선택적으로, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극은 알루미늄 호일 기재에 의해 지지되고 물리적 및 전기적으로 접촉하는 소결 알루미늄 분말을 포함한다. 선택적으로, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극은 Ti, Zr, Si, Mg, Cu, Ta, Ba 또는 Ce로부터 선택된 하나 이상의 합금 원소 또는 도펀트를 포함하는 알루미늄 합금을 포함한다. 선택적으로, 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극은 기상 증착된 알루미늄, 산화알루미늄, 티타늄, 또는 산화티타늄, 예를 들어 분말 형태를 포함한다. 선택적으로, 분말은 GLAD(glancing angle deposition) 공정을 사용하여 증착될 수 있다.
다양한 유전체 층이 본 명세서에 설명된 커패시터 및 다중-단자 커패시터 장치와 함께 사용하는데 적합할 수 있다. 예를 들어, 유전체 층은 산화알루미늄을 포함할 수 있다. 산화 알루미늄은 알루미늄 호일 기반 전극 또는 개질된 알루미늄 호일 전극을 양극 산화 조건 또는 양극 산화 공정에 적용함으로써 선택적으로 생성될 수 있다. 선택적으로, 유전체 층은 Ti, Zr, Si, Mg, Cu, Ta, Ba, 또는 Ce의 산화물과 같은 하나 이상의 다른 산화물로 도핑된 산화 알루미늄을 포함한다. 선택적으로, 유전체 층은 5 내지 1000의 유전체 상수를 가진다. 선택적으로, 유전체 층은 3 nm 내지 100 nm의 두께를 가진다. 선택적으로, 유전체 층은 개질된 알루미늄 호일을 양극 산화하는 것을 포함하는 공정을 통해 형성된다.
전도성 재료의 예로는 전도성 폴리머, 금속, 전도성 세라믹 등이 사용될 수 있다. 다양한 전도성 폴리머 전극이 본 명세서에 설명된 커패시터 및 다중 단자 커패시터 장치와 함께 사용하는데 적합할 수 있다. 예를 들어, 전도성 폴리머는 폴리피롤, 폴리티오펜, 폴리아닐린, 폴리아세틸렌, 폴리페닐렌, 폴리(p-페닐렌-비닐렌), PEDOT:PSS(폴리(3,4-에틸렌디옥시티오펜(ethylenedioxythiophene)) 폴리스티렌 설포네이트), 또는 P3HT(폴리(3-헥실티오펜(hexylthiophene)-2,5-디일(diyl))). 사용될 수 있는 전도성 세라믹의 예는 TiN이다. 전도성 세라믹은 이들 재료가 전도성 세라믹 층과 유전체 층 사이에 매우 높은 친밀도 및/또는 등각 접촉을 제공할 수 있기 때문에 유용할 수 있다. 전도성 세라믹의 사용은 또한 대안적으로 매우 높은 커패시턴스, 매우 낮은 등가 직렬 저항(예를 들어: 50mΩ*mm2 미만) 및/또는 매우 높은 전류 처리를 허용할 수 있다. 선택적으로, 전도성 재료는 제 1 전극의 비-평면 영역을 적어도 부분적으로 등각으로 코팅하고 유전체 층에 의해 제 1 전극으로부터 분리된다. 예를 들어, 에칭된 호일 기반 커패시터에서, 전도성 재료는 에칭된 호일 내로 연장하고/하거나 터널을 채울 수 있다. 선택적으로, 전극으로 사용되는 전도성 재료는 5nm 내지 50㎛의 두께를 가질 수 있다.
본 명세서에 설명된 커패시터 및 다중 단자 커패시터 장치는 다양한 상이한 특성을 나타낼 수 있고 다양한 용례에서 사용되거나 사용하는데 적합할 수 있다. 예를 들어, 복수의 개별 커패시터 중 하나 이상 또는 각각은 0.05 μF/mm2내지 25 μF/mm2의 커패시턴스 밀도를 나타낼 수 있다. 선택적으로, 복수의 개별 커패시터 중 하나 이상 또는 각각은 독립적으로 전기적으로 주소 지정 가능하다. 선택적으로, 복수의 개별 커패시터 중 하나 이상 또는 각각은 독립적인 측면 치수를 가진다. 예를 들어, 복수의 개별 커패시터 중 하나 이상 또는 각각은 약 0.1 mm2 내지 약 2500 mm2, 예컨대 0.1 mm2 내지 0.5 mm2, 0.1 mm2 내지 1 mm2, 0.1 mm2 내지 5 mm2, 0.1 mm2 내지 10 mm2, 0.1mm2 내지 50 mm2, 0.1 mm2 내지 100 mm2, 0.1 mm2 내지 500 mm2, 0.1 mm2 내지 2500 mm2, 0.5 mm2 내지 1 mm2, 0.5 mm2 내지 5 mm2, 0.5 mm2 내지 10 mm2, 0.5 mm2 내지 50 mm2, 0.5 mm2 내지 100 mm2, 0.5 mm2 내지 500 mm2, 0.5 mm2 내지 2500 mm2, 1 mm2 내지 5 mm2, 1 mm2 내지 10 mm2 , 1 mm2 내지 50 mm2, 1 mm2 내지 100 mm2, 1 mm2 내지 500 mm2, 1 mm2 내지 2500 mm2, 5 mm2 내지 10 mm2, 5 mm2 내지 50 mm2, 5 mm2 내지 100 mm2, 5 mm2 내지 500 mm2, 5 mm2 내지 2500 mm2, 10 mm2 내지 50 mm2, 10 mm2 내지 100 mm2, 10 mm2 내지 500 mm2, 10 mm2 내지 2500 mm2, 50 mm2 내지 100 mm2, 50 mm2 내지 500 mm2, 50 mm2 내지 2500 mm2, 100 mm2 내지 500 mm2, 100 mm2 내지 2500 mm2 또는 500 mm2 내지 2500 mm2의 풋프린트를 가질 수 있다.
다른 구성요소 또는 구조는 본 명세서에 설명된 커패시터 및 다중 단자 커패시터 장치와 함께 유용할 수 있다. 예를 들어, 다중 단자 커패시터 장치는 복수의 개별 커패시터를 지지하는 기판 또는 전사 테이프(transfer tape)를 더 포함할 수 있다.
선택적으로, 커패시터 또는 다중 단자 커패시터 장치는 전도성 재료와 물리적으로 접촉하는 전도성 탄소질 층을 포함할 수 있다. 전도성 탄소질 층은 전도성 재료 전극과 금속과 같은 인접 재료 사이의 접촉 저항을 감소시키는데 유용할 수 있다. 유용한 전도성 탄소질 층은 하나 이상의 카본 블랙, 흑연, 탄소계 잉크, 폴리머 결합제, 스퍼터링된 탄소, 또는 탄소-폴리머 복합물을 포함한다. 선택적으로, 전도성 탄소질 층은 100 nm 내지 50 μm 또는 100 nm 내지 100 μm의 두께를 가진다.
커패시터 또는 다중-단자 커패시터 장치는 전도성 재료와 전기적으로 접촉하는 확산 배리어 층을 포함할 수 있다. 유용한 확산 배리어 층은 Ti, W, Cr, Ti-W, TaN 또는 Co-W 중 하나 이상을 포함한다. 선택적으로, 확산 배리어 층은 10 nm 내지 2500 nm의 두께를 가진다.
커패시터 또는 다중-단자 커패시터 장치는 전도성 재료와 전기적으로 접촉하는 금속화 층을 포함할 수 있다. 유용한 금속화 층은 Ag, Au, Cu, Pt, Pd 및/또는 이들의 복합물 또는 합금, 폴리머, 에폭시, 실리콘 또는 플루오로엘라스토머(fluoroelastomer) 중 하나 이상을 포함할 수 있다. 선택적으로, 금속화 층은 100 nm 내지 2500 nm의 두께를 가진다.
커패시터 또는 다중 단자 커패시터 장치는 전도성 재료와 전기적으로 접촉하는 금속 접촉 층을 포함할 수 있다. 유용한 금속 접촉 층은 Cu 또는 Ag를 포함하는 것을 포함하지만 이에 제한되지는 않는다. 선택적으로 금속 접촉 층의 두께는 0.5μm 내지 50μm이다.
커패시터 또는 다중-단자 커패시터 장치는 복수의 개별 커패시터에 인접하게 위치된 유전체 평탄화 층을 포함할 수 있다. 커패시터 또는 다중 단자 커패시터 장치는 하나 또는 복수의 전도체 충전 비아(via)를 포함할 수 있다. 선택적으로, 비아로 채워진 하나 이상의 또는 각각의 전도체는 유전체 평탄화 층을 통해 연장될 수 있다. 몇몇 경우에, 전도체 충전 비아는 스루 홀 비아이거나 이에 해당할 수 있고 장치의 한 측면에서 장치의 반대 측면으로 연장될 수 있으며 선택적으로 도금된 스루 홀 비아일 수 있다. 선택적으로, 비아로 채워진 하나 이상의 또는 각각의 전도체는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기적 접촉을 제공할 수 있다. 선택적으로, 유전체 평탄화 층은 1㎛ 내지 100㎛의 두께를 가진다. 커패시터 또는 다중 단자 커패시터 장치는 인접한 개별 커패시터를 분리하는 간격으로 절연 재료를 포함할 수 있다. 커패시터 또는 다중-단자 커패시터 장치는 복수의 전도체 충전 비아를 포함할 수 있다. 선택적으로, 하나 이상의 또는 각각의 전도체 충전 비아는 인접한 개별 커패시터를 분리하는 간격 내에 위치될 수 있고 절연 재료를 통해 연장될 수 있다. 선택적으로, 비아로 채워진 각각의 전도체는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기적 접촉을 제공한다.
양태에서, 커패시터 또는 다중-단자 커패시터 장치를 제조하기 위한 방법과 같은 방법이 본 명세서에서 설명된다. 이러한 양태의 예시적인 방법은 커패시터를 제공하는 단계; 단일 장치 층에 배열된 복수의 개별 커패시터를 형성하기 위해서 커패시터의 일부를 제거하도록 커패시터를 패터닝하는 단계; 및 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자를 제공하는 단계를 포함한다. 선택적으로, 커패시터는 개질된 알루미늄 호일을 포함하는 제 1 전극; 산화알루미늄을 포함하는 제 1 전극과 등각인 유전체 층; 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함한다. 선택적으로, 하나 이상의 제 1 전극 단자의 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉한다. 선택적으로, 하나 이상의 제 2 전극 단자의 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉하여 다중 단자 커패시터 장치를 생성한다.
이러한 양태의 다른 방법은 커패시터를 제조하거나 제공하는 방법을 포함할 수 있다. 예를 들어, 이러한 양태의 방법은 개질된 알루미늄 호일을 제공하는 단계; 개질된 알루미늄 호일을 제 1 전극으로서 개질된 알루미늄 호일과 등각인 유전체 층을 생성하는 양극 산화 공정과 같은 양극 산화 공정에 적용하는 단계; 및 유전체 층에 인접하게 전도성 재료를 배열하는 단계를 포함한다. 선택적으로, 커패시터를 제조하거나 제공하는 단계는 전도성 재료 위에 전도성 탄소질 층을 증착하는 단계; 전도성 재료 위에 확산 배리어 층을 증착하는 단계; 또는 전도성 재료 위에 금속화 층을 증착하는 단계를 포함한다. 선택적으로, 커패시터를 제조하거나 제공하는 단계는 유전체 층에 인접하게 전도성 재료를 배열하기 전에 개질된 알루미늄 호일을 패터닝하는 단계를 포함한다. 선택적으로, 개질된 알루미늄 호일은 유전체 층에 인접하게 전도성 재료를 배열하기 전에 패터닝된다.
선택적으로, 커패시터를 패터닝하는 단계는 제 1 전극을 패터닝하여 복수의 개별 제 1 전극을 생성하는 단계; 복수의 개별 유전체 층을 생성하기 위해서 유전체 층을 패터닝하는 단계; 또는 복수의 개별 제 2 전극을 생성하기 위해서 제 2 전극을 패터닝하는 단계를 포함한다. 선택적으로, 커패시터를 패터닝하는 단계는 커패시터를 마스킹 및 에칭하는 단계; 커패시터에 레이저 에칭 또는 레이저 절제 공정을 가하는 단계; 또는 커패시터를 기계적으로 다이싱(dicing)하는 단계 중 하나 이상을 포함한다. 선택적으로, 커패시터를 패터닝하는 단계는 폴리머 격리 브리지 패턴(polymer isolation bridge pattern)을 증착하는 단계; 및 폴리머 격리 브리지 패턴 내에 포함되도록 전도성 재료를 증착하는 단계를 포함한다. 선택적으로, 커패시터를 패터닝하는 단계는 폴리머 마이크로디스펜싱(microdispensing) 또는 마이크로프린팅으로 폴리머 격리 브리지 패턴을 증착하는 단계; 및 전도성 재료가 폴리머 격리 브리지 패턴 내에 포함되도록 마이크로디스펜싱 또는 마이크로프린팅으로 증착하는 단계를 포함한다. 선택적으로, 커패시터를 마스킹하고 에칭하는 단계는 포토레지스트로 제 2 전극을 마스킹하는 단계; 및 마스킹되지 않은 제 2 전극 부분의 습식 에칭 또는 마스킹되지 않은 제 2 전극 부분의 플라즈마 에칭에 의해 복수의 개별 제 2 전극을 생성하는 단계를 포함한다.
선택적으로, 커패시터 또는 다중 단자 커패시터 장치는 다른 장치 또는 구성요소에 통합될 수 있다. 몇몇 경우에, 다중 단자 커패시터 장치는 표면 실장 장치(surface mount device) 또는 통합 수동 장치(integrated passive device: IPD)일 수 있다.
다른 목적 및 장점은 비-제한적 실시예에 대한 다음의 상세한 설명으로부터 자명할 것이다.
본 명세서는 이하의 첨부 도면을 참조하며, 첨부 도면의 상이한 도면에서 유사한 참조 부호의 사용은 유사하거나 유사한 구성요소를 예시하기 위한 것이다.
도 1은 고밀도 커패시터의 개략적인 단면도를 제공한다.
도 2는 에칭된 알루미늄 호일 전극 및 전도성 폴리머 전극을 포함하는 예시적인 커패시터 장치의 단면 현미경 사진 이미지를 제공한다.
도 3은 내부 구성요소 및 외부 전극 단자를 도시하는 연속적인 개질된 알루미늄 호일 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 4는 내부 구성요소와 외부 전극 단자를 도시하는 연속적인 전도성 재료 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 5는 내부 구성요소와 외부 전극 단자를 도시하는 개별적인 개질된 알루미늄 호일 전극과 연속적인 전도성 재료 전극을 가진 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 6은 적층된 구성으로 배열된 개별적인 개질된 알루미늄 호일 전극 및 전도성 재료 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 7은 개별 커패시터 및 개별 커패시터를 격리하는 간격을 도시하는 예시적인 커패시터 장치의 평면도 현미경 사진 이미지를 제공한다.
도 8은 다중-단자 커패시터 장치를 제조 및/또는 사용하는 예시적인 방법의 개요를 제공한다.
도 9는 예시적인 고 표면적 양극 산화 에칭된 호일 기반 커패시터의 개략적인 단면도를 제공한다.
도 10은 양면 커패시터 장치의 반대쪽에 있는 상이한 블라인드 비아를 연결하는 스루 비아를 갖는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 11은 예시적인 소형화된 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 12는 연속적인 외부 전극 구성 및 이산화된 외부 전극 구성을 나타내는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 13a 및 도 13b는 인접한 비아들 사이의 상이한 피치 간격을 나타내는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 14는 커패시터의 등가 직렬 인덕턴스를 감소시키는데 사용될 수 있는 구성을 도시하는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 15는 서로 전기적으로 절연되고 상이한 형상 및 면적을 갖는 상이한 커패시터 장치의 캐플릿 구성(caplet architecture)의 개요를 제공한다.
도 16은 표면 실장 구성의 다중 단자 커패시터 장치의 개략도를 제공한다.
도 17은 비아-최종 처리 방식(via-last processing scheme)에 따라 준비된 다중-단자 커패시터 장치의 구성요소들의 개략적인 단면도를 제공한다.
도 18은 비아-우선 처리 방식(via-first processing scheme)에 따른 다중 단자 커패시터 장치의 준비 공정 흐름을 제공한다.
도 19a 및 도 19b는 비아-최종 및 비아-우선 처리 방식을 사용하여 준비된 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 20은 내부 전극과 접촉하기 위한 스루 비아를 사용하는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 21은 연속적인 트렌칭 방식을 사용하여 다중 단자 커패시터 장치를 준비하는 공정 흐름을 제공한다.
도 22는 이산화된 트렌칭 방식을 사용하여 다중 단자 커패시터 장치를 준비하는 공정 흐름을 제공한다.
도 1은 고밀도 커패시터의 개략적인 단면도를 제공한다.
도 2는 에칭된 알루미늄 호일 전극 및 전도성 폴리머 전극을 포함하는 예시적인 커패시터 장치의 단면 현미경 사진 이미지를 제공한다.
도 3은 내부 구성요소 및 외부 전극 단자를 도시하는 연속적인 개질된 알루미늄 호일 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 4는 내부 구성요소와 외부 전극 단자를 도시하는 연속적인 전도성 재료 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 5는 내부 구성요소와 외부 전극 단자를 도시하는 개별적인 개질된 알루미늄 호일 전극과 연속적인 전도성 재료 전극을 가진 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 6은 적층된 구성으로 배열된 개별적인 개질된 알루미늄 호일 전극 및 전도성 재료 전극을 갖는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 7은 개별 커패시터 및 개별 커패시터를 격리하는 간격을 도시하는 예시적인 커패시터 장치의 평면도 현미경 사진 이미지를 제공한다.
도 8은 다중-단자 커패시터 장치를 제조 및/또는 사용하는 예시적인 방법의 개요를 제공한다.
도 9는 예시적인 고 표면적 양극 산화 에칭된 호일 기반 커패시터의 개략적인 단면도를 제공한다.
도 10은 양면 커패시터 장치의 반대쪽에 있는 상이한 블라인드 비아를 연결하는 스루 비아를 갖는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 11은 예시적인 소형화된 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 12는 연속적인 외부 전극 구성 및 이산화된 외부 전극 구성을 나타내는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 13a 및 도 13b는 인접한 비아들 사이의 상이한 피치 간격을 나타내는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 14는 커패시터의 등가 직렬 인덕턴스를 감소시키는데 사용될 수 있는 구성을 도시하는 예시적인 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 15는 서로 전기적으로 절연되고 상이한 형상 및 면적을 갖는 상이한 커패시터 장치의 캐플릿 구성(caplet architecture)의 개요를 제공한다.
도 16은 표면 실장 구성의 다중 단자 커패시터 장치의 개략도를 제공한다.
도 17은 비아-최종 처리 방식(via-last processing scheme)에 따라 준비된 다중-단자 커패시터 장치의 구성요소들의 개략적인 단면도를 제공한다.
도 18은 비아-우선 처리 방식(via-first processing scheme)에 따른 다중 단자 커패시터 장치의 준비 공정 흐름을 제공한다.
도 19a 및 도 19b는 비아-최종 및 비아-우선 처리 방식을 사용하여 준비된 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 20은 내부 전극과 접촉하기 위한 스루 비아를 사용하는 다중 단자 커패시터 장치의 개략적인 단면도를 제공한다.
도 21은 연속적인 트렌칭 방식을 사용하여 다중 단자 커패시터 장치를 준비하는 공정 흐름을 제공한다.
도 22는 이산화된 트렌칭 방식을 사용하여 다중 단자 커패시터 장치를 준비하는 공정 흐름을 제공한다.
본 명세서에는 커패시터, 다중-단자 커패시터 장치, 그리고 커패시터 및 다중-단자 커패시터 장치의 제조 및 사용과 관련된 방법이 설명된다. 개시된 커패시터는 개질된 알루미늄 호일 전극 및 전도성 재료 상대 전극을 사용한다. 산화알루미늄을 포함하는 유전체 층은 2 개의 전극을 분리하고 개질된 알루미늄 호일 전극을 양극 산화하여 형성될 수 있다. 고 표면적과 얇은 등각 유전체 층을 갖는 수정된 알루미늄 호일 전극을 사용함으로써, 약 0.1 μF/mm2 내지 약 25 μF/mm2와 같이 면적 풋프린트 당 매우 높은 커패시턴스 밀도를 얻을 수 있다. 이러한 특성의 커패시터는 선택적으로 본 명세서에서 고밀도 커패시터로서 지칭될 수 있다. 부분적으로, 그들의 높은 커패시턴스 밀도로 인해, 본 명세서에 설명된 커패시터는 예를 들어 집적 회로, 임베디드 회로(embedded circuit), 및 표면 실장 집적 수동 장치의 구성요소로서 유용하다. 본 명세서에 설명된 커패시터의 예시적인 커패시턴스 밀도는 0.1 μF/mm2 내지 1 μF/mm2, 1 μF/mm2 내지 5 μF/mm2, 5 μF/mm2 내지 10 μF/mm2, 10 μF/mm2 내지 15 μF/mm2, 15 μF/mm2 내지 20 μF/mm2, 20μF/mm2 내지 25 μF/mm2, 0.1 μF/mm2 내지 25 μF/mm2, 1 μF/mm2 내지 25 μF/mm2, 5 μF/mm2 내지 25 μF/mm2, 10 μF/mm2 내지 25 μF/mm2, 15 μF/mm2 내지 25 μF/mm2, 0.1 μF/mm2 내지 20 μF/mm2, 1 μF/mm2 내지 20 μF/mm2, 5 μF/mm2 내지 20 μF/mm2, 10 μF/mm2 내지 20 μF/mm2, 0.1 μF/mm2 내지 15 μF/mm2, 1 μF/mm2 내지 15 μF/mm2, 5 μF/mm2 내지 15 μF/mm2, 0.1 μF/mm2 내지 10 μF/mm2, 1 μF/mm2 내지 10 μF/mm2 또는 0.1 μF/mm2 내지 5 μF/mm2일 수 있다.
정의:
본 명세서에 사용된 바와 같이, "발명", "상기 발명", "이러한 발명" 및 "본 발명"이라는 용어는 본 특허 출원 및 하기 청구범위의 모든 요지를 광범위하게 지칭하도록 의도된다. 이들 용어를 포함하는 설명은 본 명세서에 설명된 요지를 제한하거나 아래 특허 청구범위의 의미 또는 범주를 제한하지 않는 것으로 이해되어야 한다.
본 명세서에 개시된 모든 범위는 그 안에 포함된 임의의 모든 하위 범위를 포함하는 것으로 이해되어야 한다. 예를 들어, "1 내지 10"의 명시된 범위는 최소값 1과 최대값 10 사이의 모든 하위 범위를 포함하는 것으로 간주되어야 한다. 즉, 1 이상의 최소값으로 시작하고 10 이하(예를 들어, 5.5 내지 10)로 끝나는 는 모든 하위 범위를 포함한다. 달리 명시되지 않는 한, 요소의 조성량을 언급할 때 표현 "~까지"는 요소가 선택적이며 해당 특정 요소의 0% 조성을 포함한다는 것을 의미한다. 달리 명시되지 않는 한, 모든 조성 백분율은 중량%(wt.%)이다.
본 명세서에 사용된 바와 같이, "a", "an" 및 "the"의 의미는 문맥이 명백하게 달리 지시하지 않는 한, 단수 및 복수 언급을 포함한다.
도 1은 본 개시에 따른 예시적인 커패시터(100)의 개략도를 제공한다. 커패시터(100)는 제 1 전극(110)을 포함한다. 제 1 전극(110)은 유리하게, 개질된 알루미늄 호일에 대응하거나 이를 포함할 수 있다. 제 1 전극(110)은 예를 들어, 에칭된 알루미늄 호일을 선택적으로 포함할 수 있다. 도 1에는 제 1 전극(110)이 복수의 교차하는 볼록 부분과 오목 부분을 갖는 것으로서 도시되지만, 그 묘사는 제한을 의도하지 않고 단순한 빗-형(comb-like structure) 구조보다는 에칭된 알루미늄 호일의 단면 구조를 나타내도록 의도된다. 복수의 터널, 공극, 또는 오목한 영역이 알루미늄 호일의 두께 내에 존재할 수 있으며, 여기에는 평행하거나, 대략 평행하거나, 교차하거나, 그렇지 않으면 터널, 보이드 또는 오목한 영역을 포함하는 알루미늄 구조 내에 존재하는 연속적인 전기 전도성을 갖는 제 1 전극(110)에 큰 표면적을 제공하도록 배열된 터널을 포함할 수 있다. 선택적으로, 에칭된 호일 대신에 또는 이에 더하여, 제 1 전극(110)은 예를 들어, 알루미늄 호일 기재에 의해 지지되고 물리적 및 전기적으로 접촉되게 소결된 알루미늄 분말을 포함할 수 있다. 선택적으로, 3차원 다공성 구조를 생성하기 위한 경사각 증착 또는 다른 에칭 방법이 사용될 수 있다. 몇몇 경우에, 제 1 전극(110)의 한 면 또는 표면만이 도 1에 예시된 바와 같이 터널 또는 소결된 알루미늄 분말 등으로 개질된다. 다른 경우에, 제 1 전극(110)의 양면 또는 표면이 개질되어, 제 1 전극(110)의 표면적을 대략 두 배로 늘리는데 유용할 수 있다. 제 1 전극(110)에 대한 예시적인 표면적 구성은 약 100 mm2/mm3 내지 약 10,000 mm2/mm3, 예컨대 100 mm2/mm3 내지 500 mm2/mm3, 100 mm2/mm3 내지 1,000 mm2/mm3, 100 mm2/mm3 내지 5,000 mm2/mm3, 100 mm2/mm3 내지 10,000 mm2/mm3, 500 mm2/mm3 내지 1,000 mm2/mm3, 500 mm2/mm3 내지 5,000 mm2/mm3, 500 mm2/mm3 내지 10,000 mm2/mm3, 1,000mm2/mm3 내지 5,000 mm2/mm3, 1,000 mm2/mm3 내지 10,000 mm2/mm3, 또는 5,000 mm2/mm3 내지 10,000 mm2/mm3의 체적 표면적을 포함할 수 있다.
선택적으로, 제 1 전극(110)과 같은 전극은 순도가 약 80% 이상, 85% 이상, 90% 이상, 95% 이상, 약 98% 이상, 또는 약 99%, 약 99.9% 이상 또는 약 99.99% 이상인 알루미늄을 포함한다. 몇몇 경우에, 제 1 전극(110)은 알루미늄 합금을 포함한다. 선택적으로, 제 1 전극(110)은 합금되거나, 도핑되거나, 그렇지 않으면 하나 이상의 합금 요소 또는 도펀트를 포함한다. 예시적인 도펀트는 Ti, Zr, Si, Mg, Cu, Ta, Ba, 및/또는 Ce를 포함하지만 이에 제한되지 않는다. 제 1 전극(110)과 같은 전극은 임의의 적합한 두께를 가질 수 있고 선택적으로 약 5㎛ 내지 약 500㎛, 예컨대 5㎛ 내지 10㎛, 10㎛ 내지 50㎛, 50㎛ 내지 100㎛, 100 μm 내지 200 μm, 200 μm 내지 300 μm, 300 μm 내지 400 μm, 400 μm 내지 500 μm, 5 μm 내지 100 μm, 5 μm 내지 200 μm, 10 μm 내지 100μm, 10 μm 내지 200μm, 50μm 내지 200μm, 50μm 내지 300μm, 50μm 내지 400μm, 또는 100μm 내지 500 μm의 두께를 가질 수 있다.
커패시터(100)는 또한 유전체 층(120)을 포함한다. 유전체 층(120)은 유리하게 제 1 전극(110) 위에 등각일 수 있고, 산화 알루미늄 층과 같은 산화물 층에 대응하거나 이를 포함할 수 있다. 비록 유전체 층(120)이 도 1에 교차하는 복수의 돌출 부분과 오목 부분을 갖는 것으로서 묘사되지만, 그 묘사는 제한하려는 것이 아니며 유전체 층(120)이 알루미늄 호일의 두께 이내에서 복수의 터널, 보이드 또는 오목한 영역을 코팅하는 에칭된 알루미늄 호일의 단면 구조를 나타내기 위한 것이다. 유전체 층(120)은 제 1 전극(110)을 양극 산화하는 것을 포함하는 공정을 통해 형성될 수 있다. 선택적으로, 유전체 층(120)은 합금화되거나, 도핑되거나, 그렇지 않으면 하나 이상의 합금 원소 또는 도펀트를 포함한다. 예시적인 도펀트는 Ti, Zr, Si, Mg, Cu, Ta, Ba, 및/또는 Ce의 산화물을 포함하지만 이에 제한되지 않는다. 그러한 도펀트는 순수 산화알루미늄보다 큰 값으로 유전체 상수(유전율)를 증가시키는데 유리하게 사용될 수 있다. 유전체 층에 대한 예시적인 유전체 상수는 약 5 내지 약 1000, 예컨대 5 내지 5.5, 5.5 내지 6, 6 내지 6.5, 6.5 내지 7, 7 내지 7.5, 7 내지 8, 7 내지 8.5, 7 내지 9, 7 내지 9.5, 7 내지 10, 7 내지 10.5, 7 내지 11, 7 내지 11.5, 7 내지 12, 7.5 내지 8, 7.5 내지 8.5, 7.5 내지 9, 7.5 내지 9.5, 7.5 내지 10, 7.5 내지 10.5, 7.5 내지 11, 7.5 내지 11.5, 7.5 내지 12, 8 내지 8.5, 8 내지 9, 8 내지 9.5, 8 내지 10, 8 내지 10.5, 8 내지 11, 8 내지 11.5, 8 내지 12, 8.5 내지 9, 8.5 내지 9.5, 8.5 내지 10, 8.5 내지 10.5, 8.5 내지 11, 8.5 내지 11.5, 8.5 내지 12, 9 내지 9.5, 9 내지 10, 9 내지 10.5, 9 내지 11, 9 내지 11.5, 9 내지 12, 9.5 내지 10, 9.5 내지 10.5, 9.5 내지 11, 9.5 내지 11.5, 9.5 내지 12, 10 내지 10.5, 10 내지 11, 10 내지 11.5, 10 내지 12, 10.5 내지 11, 10.5 내지 11.5, 10.5 내지 12, 11 내지 11.5, 11 내지 12, 11.5 내지 12, 12 내지 12.5, 12.5 내지 13, 13 내지 13.5, 13.5 내지 14, 14 내지 14.5, 14.5 내지 15, 15 내지 20, 20 내지 30, 30 내지 40, 40 내지 50, 50 내지 100, 100 내지 500, 또는 500 내지 1000일 수 있다.
유전체 층(120)과 같은 유전체 층은 임의의 적합한 두께를 가질 수 있고 선택적으로 약 3 nm 내지 약 100 nm, 예컨대 3 nm 내지 5 nm, 5 nm 내지 10 nm, 10 nm 내지 15 nm, 15 nm 내지 20 nm, 20 nm 내지 25 nm, 25 nm 내지 30 nm, 30 nm 내지 35 nm, 35 nm 내지 40 nm, 40 nm 내지 45 nm, 45 nm 내지 50 nm, 50 nm 내지 55 nm, 55 nm 내지 60 nm, 60 nm 내지 65 nm, 65 nm 내지 70 nm, 70 nm 내지 75 nm, 75 nm 내지 80 nm, 80 nm 내지 85 nm, 85 nm 내지 90 nm, 90 nm 내지 95 nm, 95 nm 내지 100 nm, 3 nm, 4 nm, 5 nm, 6 nm, 7 nm, 8 nm, 9 nm, 10 nm, 11 nm, 12 nm, 13 nm, 14 nm, 15 nm, 16 nm, 17 nm, 18 nm, 19 nm, 20 nm, 21 nm, 22 nm, 23 nm, 24 nm, 25 nm, 26 nm, 27 nm, 28 nm, 29 nm, 30 nm, 31 nm, 32 nm, 33 nm, 34 nm, 35 nm, 36 nm, 37 nm, 38 nm, 39 nm, 40 nm, 41 nm, 42 nm, 43 nm, 44 nm, 45 nm, 46 nm, 47 nm, 48 nm, 49 nm, 50 nm, 51 nm, 52 nm, 53 nm, 54 nm, 55 nm, 56 nm, 57 nm, 58 nm, 59 nm, 60 nm, 61 nm, 62 nm, 63 nm, 64 nm, 65 nm, 66 nm, 67 nm, 68 nm, 69 nm, 70 nm, 71 nm, 72 nm, 73 nm, 74 nm, 75 nm, 76 nm, 77 nm, 78 nm, 79 nm, 80 nm, 81 nm, 82 nm, 83 nm, 84 nm, 85 nm, 86 nm, 87 nm, 88 nm, 89 nm, 90 nm, 91 nm, 92 nm, 93 nm, 94 nm, 95 nm, 96 nm, 97 nm, 98 nm, 99 nm 또는 100 nm의 두께를 가진다.
커패시터(100)는 또한 제 2 전극(130)을 포함한다. 제 2 전극(130)은 유리하게 유전체 층(120) 및 제 1 전극(110) 위에서 등각일 수 있고, 전도성 폴리머, 금속, 또는 전도성 세라믹과 같은 전도성 재료에 대응하거나 이를 포함할 수 있다. 예시적인 전도성 폴리머는 폴리피롤, 폴리티오펜, 폴리아닐린, 폴리아세틸렌, 폴리페닐렌, 폴리(p-페닐렌-비닐렌), PEDOT:PSS(폴리(3,4-에틸렌디옥시티오펜) 폴리스티렌 술포네이트), 또는 P3HT(폴리(3-헥실티오펜-2,5-디일)) 중 하나 이상을 포함하지만, 이에 제한되지 않는다. 몇몇 경우에, 전도성 폴리머는 전도성 폴리머로 지칭될 수 있다. 예시적인 금속은 니켈을 포함할 수 있지만, 이에 제한되지 않는다. 몇몇 경우에, 전기 도금 공정을 사용하여 준비된 니켈 코팅 또는 얇은 층과 같은 니켈 도금이 사용될 수 있다. 예시적인 전도성 세라믹은 TiN을 포함하지만, 이에 제한되지 않는다. 몇몇 경우에, 전도성 세라믹은 전도성 세라믹으로 지칭될 수 있다. 커패시터(100)는 예를 들어, 제 2 전극(130)에 일반적으로 사용되는 전해질을 대체하는 전도성 재료의 사용으로 인해 몇몇 실시예에서 전해질 커패시터로 지칭될 수 있다. 제 2 전극(130)이 복수의 교차하는 돌출 부분 및 오목 부분을 갖는 것으로서 도 1에 묘사되지만, 그 묘사는 제한하려는 의도가 아니며 에칭된 알루미늄 호일 내의 터널, 공극, 오목 영역 또는 기공을 채우는 제 2 전극(130)의 단면 구조를 나타내도록 의도된다. 제한 없이, 터널, 공극, 오목한 영역, 기공 등의 전도성 재료에 대한 충전 부피 백분율은 0.1% 내지 100% 또는 1% 내지 100%의 범위일 수 있다.
제 2 전극(130)은 제 1 전극(110) 및 유전체 층(120)의 비-평면 영역을 코팅할 수 있고, 제 1 전극(110)과 제 2 전극(130) 사이의 유전체 층(120)의 존재로 인해 제 1 전극(110)으로부터 전기적으로 격리되고/되거나 분리될 수 있다. 제 2 전극(130)과 같은 전극은 임의의 적합한 두께를 가질 수 있고 선택적으로 약 5 nm 내지 약 50 ㎛, 예컨대 5 nm 내지 10 nm, 5 nm 내지 50 nm, 5 nm 내지 100 nm, 5 nm 내지 500 nm, 5 nm 내지 1 μm, 5 nm 내지 5 μm, 5 nm 내지 10 μm, 5 nm 내지 50 μm, 10 nm 내지 50 nm, 10 nm 내지 50 nm, 10 nm 내지 100 nm, 10 nm 내지 500 nm, 10 nm 내지 1 μm, 10 nm 내지 5 μm, 10 nm 내지 10 μm, 10 nm 내지 50 μm, 50 nm 내지 100 nm, 50 nm 내지 500 nm, 50 nm 내지 1 μm, 50 nm 내지 5 μm, 50 nm 내지 10 μm, 50 nm 내지 50 μm, 100 nm 내지 500 nm, 100 nm 내지 1 μm, 100nm 내지 5 μm, 100 nm 내지 10 μm, 100 nm 내지 50 μm, 500 nm 내지 1 μm, 500 nm 내지 5 μm, 500 nm 내지 10 μm, 500 nm 내지 50 μm, 1 μm 내지 5 μm, 1μm 내지 10μm, 1 μm 내지 50μm, 5 μm 내지 10μm, 5 μm 내지 50μm, 10 μm 내지 50 μm, 20 μm 내지 50μm, 또는 30 μm 내지 50 μm의 두께를 가진다. 또한, 유전체 층(120)의 표면 상의 제 2 전극(130)의 전도성 재료의 커버리지 백분율은 30% 내지 100%일 수 있다. 즉, 제 2 전극(130)과 유전체 층(120) 사이의 "밀접한 접촉"은 30% 내지 100%, 예컨대 30%, 35%, 40%, 45%, 50%, 55%, 60%, 65%, 70%, 75%, 80%, 85%, 90%, 95% 또는 100%일 수 있다. 다양한 기술이 유전체 층(120)으로 코팅된 제 1 전극(110)의 구조에서 기공 또는 공극을 제 2 전극(130)으로 채우는데 유용할 수 있는데, 예컨대 가능한 한 높은 충전율, 커버리지 백분율 또는 밀접한 접촉율이 될 수 있다. 몇몇 경우에, 제 1 전극(110) 및 유전체 층(120)은 예를 들어, 증가된 압력(예를 들어, 주변 압력보다 큰) 하에서 제 2 전극(130)을 포함하는 재료(예를 들어, 전도성 폴리머) 내에 침지될 수 있다. 몇몇 경우에, 제 1 전극(110) 및 유전체 층(120)은 증가된 압력 조건(예를 들어, 주변 압력보다 큼)과 진공 조건(예를 들어, 주변 압력) 사이에서 교대하는 것과 같은 교대하는 압력 조건하에서 제 2 전극(130)을 포함하는 재료 내에 침지될 수 있다. 선택적으로, 예를 들어 주변 압력과 같이 압력을 감소시킬 때와 같이 제 2 전극(130)을 포함하는 재료의 보유를 도울 수 있는 증가된 압력 조건(예를 들어, 주변 압력보다 큰) 하에서 베이킹 공정(baking process)이 사용될 수 있다. 몇몇 경우에, 제 2 전극(130)을 포함하는 재료가 예비-폴리머 또는 미-경화 폴리머 형태로 적어도 부분적으로 존재하고 유전체 층(120)으로 코팅된 제 1 전극(110)의 구조에서 기공 또는 공극을 채우는 예비-폴리머 또는 미-경화 폴리머 상에서 전기화학적 중합을 거친다. 제 2 전극(130)의 재료로 기공 또는 공극을 최대한 채우는 것은 커패시터(100)의 커패시턴스를 가능한 한 많이 증가시키고/시키거나 커패시터(100)의 등가 직렬 저항(ESR)을 가능한 한 많이 감소시키는데 유용할 수 있다. 전술한 바와 같이, 터널, 공극, 오목한 영역, 기공 등의 전도성 재료에 대한 충전 부피 백분율은 0.1% 내지 100% 또는 1% 내지 100%의 범위일 수 있다. 몇몇 예에서, 터널, 공극, 오목 영역, 기공 등의 전도성 재료의 두께는 3 nm 내지 5 μm, 예컨대 5 nm 내지 10 nm, 5 nm 내지 50 nm, 5 nm 내지 100 nm, 5 nm 내지 500 nm, 5 nm 내지 1 μm, 5 nm 내지 5 μm, 10 nm 내지 50 nm, 10 nm 내지 50 nm, 10 nm 내지 100 nm, 10 nm 내지 500 nm, 10 nm 내지 1 μm, 10 nm 내지 5 μm, 50 nm 내지 100 nm, 50 nm 내지 500 nm, 50 nm 내지 1 μm, 50 nm 내지 5 μm, 100 nm 내지 500 nm, 100 nm 내지 1 μm, 100 nm 내지 5 μm, 500 nm 내지 1 μm, 500 nm 내지 5 μm, 1 μm 내지 5 μm, 2 μm 내지 5 μm, 3 μm 내지 5 μm, 또는 4 μm 내지 5 μm 범위일 수 있다.
선택적으로, 제 2 전극(130)은 전도성 재료와 물리적으로 접촉하는 전도성 탄소질 층을 더 포함할 수 있다. 유용한 전도성 탄소질 층은 하나 이상의 카본 블랙, 흑연, 탄소계 잉크, 폴리머 결합제, 스퍼터링된 탄소, 또는 탄소-폴리머 복합물을 포함하지만, 이에 제한되지 않는다. 전도성 탄소질 층은 약 100 nm 내지 약 100 ㎛, 100 nm 내지 500 nm, 100 nm 내지 1 ㎛, 100 nm 내지 5 ㎛, 100 nm 내지 10 ㎛, 100 nm 내지 50 μm, 100 nm 내지 100 μm, 500 nm 내지 1 μm, 500 nm 내지 5 μm, 500 nm 내지 10 μm, 500 nm 내지 50 μm, 500 nm 내지 100 μm, 1 μm 내지 5 μm, 1 μm 내지 10 μm, 1 μm 내지 50 μm, 1 μm 내지 100 μm, 5 μm 내지 10 μm, 5 μm 내지 50 μm, 5 μm 내지 100 μm, 10 μm 내지 50 μm, 10 μm 내지 100 μm, 또는 50 μm 내지 100 μm와 같은 임의의 적합한 두께를 가질 수 있다.
커패시터(100)는 커패시터(100)를 지지하는데 사용하거나, 커패시터(100)를 다른 장치 또는 구조에 통합하는데 사용하거나, 커패시터(100)를 다른 장치 또는 구성요소와 인터페이싱하는데 사용하거나, 처리하는 동안 또한 커패시터(100)를 만드는 동안 사용하기 위한 다른 구성요소를 선택적으로 포함할 수 있다. 예시된 바와 같이, 커패시터(100)는 제 2 전극(130)과 물리적으로 접촉하는 탄소질 층(140), 탄소질 층(140)과 물리적으로 접촉하는 확산 배리어 층(150), 및 확산 배리어 층(150)과 물리적으로 접촉하는 금속화 층(160)을 포함한다. 이들 층의 각각은 선택적이며, 예를 들어 제 2 전극(130)을 외부 접촉과 인터페이싱하는데 유용할 수 있다. 탄소질 층(140)은 제 2 전극(130)과 확산 배리어 층(150) 및 금속화 층(160)과 같은 다른 구성요소 사이의 접촉 저항을 유리하게 감소시킬 수 있다. 탄소질 층을 위한 예시적인 재료는 예를 들어 카본 블랙, 흑연, 탄소계 잉크, 또는 폴리머를 포함하지만 이에 제한되지 않는다. 탄소질 층(140)은 스크린 인쇄, 잉크젯 인쇄, 스퍼터 증착, 진공 증착, 스핀 코팅, 닥터 블레이딩(doctor blading) 등과 같은 다양한 기술을 사용하여 도포될 수 있다. 탄소질 층(140)과 같은 탄소질 층은 약 100 nm 내지 약 100 ㎛와 같은 임의의 적합한 두께를 가질 수 있다. 예로서, 탄소질 층(140)은 100 nm 내지 500 nm, 100 nm 내지 1 μm, 100 nm 내지 5 μm, 100 nm 내지 10 μm, 100 nm 내지 50 μm, 100 nm 내지 100 μm, 500 nm 내지 1 μm, 500 nm 내지 5 μm, 500 nm 내지 10 μm, 500 nm 내지 50 μm, 500 nm 내지 100 μm, 1 μm 내지 5 μm, 1 μm 내지 10μm, 1 μm 내지 50 μm, 1 μm 내지 100 μm, 5 μm 내지 10 μm, 5 μm 내지 50 μm, 5 μm 내지 100 μm, 10 μm 내지 50 μm, 10 μm 내지 100 μm, 또는 50 μm 내지 100 μm의 두께를 가질 수 있다. 선택적으로, 탄소질 층(140)은 탄소질 층(140)에 대한 확산 배리어 층(150) 및/또는 금속화 층(160)의 접착을 향상시키기 위해서 아르곤 스퍼터 공정과 같은 접착 촉진 공정을 거칠 수 있다.
확산 배리어 층(150)은 금속화 층(160)으로부터 탄소질 층(140) 또는 제 2 전극(130)으로의 구성요소의 침투를 제한할 수 있다. 확산 배리어 층을 위한 예시적인 재료는 Ti, W, Cr, Ti-W, TaN 및/또는 Co-W를 포함하지만 이에 제한되지 않는다. 확산 배리어 층(150)은 진공 증착(예를 들어, 스퍼터 증착)과 같은 임의의 적합한 기술을 사용하여 도포될 수 있다. 확산 배리어 층(150)과 같은 확산 배리어 층은 약 10 nm 내지 약 2500 nm와 같은 임의의 적합한 두께를 가질 수 있다. 예를 들어, 확산 배리어 층(150)은 10 nm 내지 25 nm, 10 nm 내지 50 nm, 10 nm 내지 100 nm, 10 nm 내지 250 nm, 10 nm 내지 500 nm, 10 nm 내지 1000 nm, 10 nm 내지 2500 nm, 25 nm 내지 50 nm, 25 nm 내지 100 nm, 25 nm 내지 250 nm, 25 nm 내지 500 nm, 25 nm 내지 1000 nm, 25 nm 내지 2500 nm, 50 nm 내지 100 nm, 50 nm 내지 250 nm, 50 nm 내지 500 nm, 50 nm 내지 1000 nm, 50 nm 내지 2500 nm, 100 nm 내지 250 nm, 100 nm 내지 500 nm, 100 nm 내지 1000 nm, 100 nm 내지 2500 nm, 250 nm 내지 500 nm, 250 nm 내지 1000 nm, 250 nm 내지 2500 nm, 500 nm 내지 1000 nm, 500 nm 내지 2500 nm 또는 1000 nm 내지 2500 nm의 두께를 가질 수 있다.
금속화 층(160)은 커패시터(100)와 외부 회로 또는 전기 접점(예를 들어, 구리 접촉) 사이에 고품질 전기 전도성을 제공하기 위해서 사용될 수 있다. 금속화 층을 위한 예시적인 재료는 Ag, Au, Cu, Pt, Pd, 및/또는 전술한 금속의 복합물 또는 합금, 또는 폴리머, 예컨대 에폭시, 실리콘 또는 플루오로엘라스토머를 포함하지만 이에 제한되지 않는다. 금속화 층(160)과 같은 금속화 층은 진공 증착(예를 들어, 스퍼터 증착)과 같은 임의의 적합한 기술을 사용하여 도포될 수 있다. 금속화 층(160)과 같은 금속화 층은 약 100 nm 내지 2500 nm와 같은 임의의 적합한 두께를 가질 수 있다. 예를 들어, 금속화 층(160)은 100 nm 내지 250 nm, 100 nm 내지 500 nm, 100 nm 내지 1000 nm, 100 nm 내지 2500 nm, 250 nm 내지 500 nm, 250 nm 내지 1000 nm, 250 nm 내지 2500 nm, 500 nm 내지 1000 nm, 500 nm 내지 2500 nm, 또는 1000 nm 내지 2500 nm의 두께를 가질 수 있다.
도 1에 예시된 바와 같이, 커패시터(100)는 또한 기판(170)을 포함할 수 있다. 기판(170)은 유전체 재료, 반도체 재료, 금속 또는 금속 산화물, 세라믹 재료, 희생 재료, 폴리머 재료, 임시 재료 또는 전사 재료(예를 들어, 전사 테이프)와 같은 커패시터(100)를 조립 또는 지지하는데 사용하기 위한 임의의 적합한 재료를 포함할 수 있다. 몇몇 경우에, 세라믹 캡슐화 또는 폴리머 수분 배리어와 같은 다른 수분 배리어를 사용할 수 있으며, 이는 습기 노출 및/또는 습기 노출로 인한 손상을 제한하거나 줄일 수 있다. 도 1에 예시된 바와 같이, 커패시터(100)는 예를 들어 유전체 재료에 대응하거나 이를 포함할 수 있는 평탄화 층(180)을 포함한다. 기판(170) 및/또는 평탄화 층(180)과 같은 기판 및/또는 평탄화 층은 각각 독립적으로 약 1㎛ 내지 약 100㎛와 같은 임의의 적합한 두께를 가질 수 있다. 예를 들어, 기판(170) 및/또는 평탄화 층(180)은 각각 독립적으로 1 ㎛ 내지 5 ㎛, 1 ㎛ 내지 10 ㎛, 1 ㎛ 내지 25 ㎛, 1 ㎛ 내지 50 ㎛, 1 ㎛ 내지 100 ㎛, 5 μm 내지 10 μm, 5 μm 내지 25 μm, 5 μm 내지 50 μm, 5 μm 내지 100 μm, 10 μm 내지 25 μm, 10 μm 내지 50 μm, 10 μm 내지 100 μm, 25 μm 내지 50 μm, 25 μm 내지 100 μm, 또는 50 μm 내지 100 μm의 두께를 가질 수 있다. 선택적으로, 최대 1 mm 이상의 두께와 같이 더 두꺼운 평탄화 층 또는 기판이 사용될 수 있다. 선택적으로, 기판(170) 및 평탄화 층(180)의 구성은 예를 들어, 기판(170)이 평탄화 층으로서의 역할을 하고 평탄화 층(180)이 기판으로서의 역할을 하는 경우와 같이 전환될 수 있다.
선택적으로, 전기 접촉 또는 단자, 비아 등과 같은 도 1에 예시된 것 이외의 구성요소는 커패시터(100)에 포함될 수 있다. 전도체 충전 비아는 예를 들어, 외부 회로 또는 장치와의 인터페이싱을 허용하기 위해서 커패시터(100)의 전극과 전기 단자 사이에 전기 접촉을 제공하는데 유용할 수 있다.
도 2는 도 1의 커패시터(100)와 유사한 구성으로 구성된 예시적인 커패시터 장치의 단면 현미경 이미지를 제공한다. 도 2에서, 가시적 구성요소는 에칭된 금속 호일(도면에서 몇몇 터널이 있음), 전도성 재료(전도성 폴리머) 층, 탄소질 층(C 층) 및 Ti/Cu 확산 배리어 층/금속화 층을 포함한다. 크기 및 이미징 제약으로 인해서, 유전체 층이 도 2에서 보이지 않을 수 있다.
본 명세서에 설명된 커패시터는 개별적으로 집적 회로에 직접 통합될 수 있거나 복수의 개별 커패시터를 포함하는 다중 단자 커패시터에 대응하는 더 큰 구조물로 조립될 수 있다. 유리하게, 복수의 개별 커패시터는 단일 장치 층에 배열될 수 있으며, 이는 먼저 대형 커패시터를 제조한 다음 커패시터 또는 그의 구성요소를 패터닝하여 복수의 개별 커패시터를 생성함으로써 제조될 수 있다. 몇몇 경우에, 다중 단자 커패시터는 복수의 개별 제 1 전극(예를 들어, 애노드) 단자를 가질 수 있으며, 각각은 단일 개별 커패시터의 제 1 전극에 대한 전기 접촉을 제공한다. 몇몇 경우에, 다중 단자 커패시터는 하나 이상의 제 1 전극(예를 들어, 애노드) 단자를 가질 수 있으며, 이는 다수의 개별 커패시터 사이에 공유되는 연속적인 제 1 전극에 대한 전기 접촉을 제공한다. 몇몇 경우에, 다중 단자 커패시터는 복수의 개별 제 2 전극(예를 들어, 캐소드) 단자를 가질 수 있으며, 각각은 단일 개별 커패시터의 제 2 전극에 대한 전기 접촉을 제공한다. 몇몇 경우에, 다중 단자 커패시터는 하나 이상의 제 2 전극(예를 들어, 캐소드) 단자를 가질 수 있으며, 이는 다수의 개별 커패시터 사이에 공유되는 연속적인 제 2 전극에 대한 전기 접촉을 제공한다. 몇몇 경우에, 제 1 전극 및 제 2 전극 모두는 독립적이거나, 개별화되거나, 구별되거나, 이산화될 수 있다.
도 3은 예시적인 다중 단자 커패시터(300)의 개략적인 단면도를 제공한다. 다중 단자 커패시터(300)는 각각 커패시터(100)와 선택적으로 유사하거나 실질적으로 동일한 복수의 개별 커패시터(305)를 포함하거나 포함할 수 있다. 각각의 개별 커패시터(305)는 제 1 전극(310)(제 1 전극(110)과 유사), 유전체 층(320)(유전체 층(120)과 유사), 및 제 2 전극(330)(제 2 전극(130)과 유사), 그리고 선택적으로 탄소질 층(340), 확산 배리어 층(350), 금속화 층(360), 기판(370), 및/또는 평탄화 층(380)(커패시터(100)의 대응하는 층과 유사)을 포함한다. 도 3에 도시된 구성에서, 제 1 전극(310)은 모든 개별 커패시터 사이에서 공유되는 공통 전극이다. 다중 단자 커패시터용 공통 전극을 사용하는 것이 유리할 수 있는데, 이는 모든 개별 커패시터(305)에 공통인 제 1 전극(310)에 대한 하나 정도의 적은 전기 연결이 사용되어, 모든 개별 커패시터와 인터페이싱하는데 사용되는 총 전기 연결의 수를 줄일 수 있기 때문이다.
다중 단자 커패시터(300)는 또한, 외부 장치, 구성요소 또는 회로에 대한 제 1 전극(310) 및 제 2 전극(330) 각각에 대한 전기 연결을 제공하는 전기 접점(315 및 335)을 포함한다. 도 3에 위치된 전기 접점(315, 335)이 평탄화 층(380)을 통해 연장하는 것으로 도시되지만, 전기 접점(315 또는 335)이 기판(370)을 통해 연장하는 실시예가 고려된다. 전기 접점(315, 335)을 위한 예시적인 재료는 Cu, Al, Ag, Pd, Pt 등을 포함한다. 도 3에 도시된 바와 같이, 전기 접점(315)은 인접한 개별 커패시터(305)를 분리하고 제 1 전극(310)과의 전기 연결을 제공하는 유전체 재료(325)로 채워진 간격으로 평탄화 층(380)을 통해 연장된다. 전기 접점(335)은 탄소질 층(340), 확산 배리어 층(350) 및/또는 금속화 층(360)이 존재하는 경우와 같이 제 2 전극(330)에 대한 전기 연결을 제공하기 위해서 평탄화 층(380)을 통해 연장된다.
다중 단자 커패시터(300)의 제작을 위해서, 커패시터(100)와 같은 단일 장치 층 커패시터는 복수의 개별 커패시터(305)를 형성하도록 패터닝될 수 있다. 예를 들어, 일단 제 1 전극(110), 유전체 층(120), 제 2 전극(130), 및 탄소질층(140), 확산 배리어 층(150), 금속화 층(160), 기판(170) 및 평탄화 층(180)과 같은 선택적인 상부 층이 준비되면, 커패시터(100)는 재료를 제거하고 개별 커패시터 사이에 간격을 생성하여 패터닝된다. 도 3의 경우에, 유전체 층(320), 제 2 전극(330), 탄소질 층(340), 확산 배리어 층(350), 금속화 층(360), 기판(370), 및 평탄화 층(380)과 같은 선택적인 상부 층의 일부분이 패터닝 동안 제거되지만, 제 1 전극(310)은 패턴이 없는 상태로 유지된다. 인접한 개별 커패시터 사이의 간격은 유전체 재료로 채워지고 패터닝되고 전기 접촉을 제공하기 위해서 전도성 재료로 채워질 수 있다.
비록 도 1 및 도 3에 도시된 구성이 하단 전극으로서 제 1 전극(110, 310)(개질된 알루미늄 호일 전극에 대응함)을 도시하지만, 전도성 재료가 하단 전극인 실시예가 고려된다. 도면이 구성요소의 방위를 도시하지만, 그러한 방위는 제한하려는 의도가 아니며 다른 방위도 가능하다는 것이 추가로 이해될 것이다.
도 4는 다중 단자 커패시터(400)의 개략적인 단면도를 제공한다. 다중-단자 커패시터(400)는 복수의 개별 커패시터(405)를 포함하고, 각각은 도 4의 전도성 재료 및 개질된 알루미늄 호일 전극의 방향이 도 1에서 수직으로 뒤집혔지만 선택적으로 유사하거나 실질적으로 동일한 커패시터(100)이다. 각각의 개별 커패시터(405)는 제 1 전극(410)(제 2 전극(130)과 유사), 유전체 층(420)(유전체 층(120)과 유사), 및 제 2 전극(430)(제 1 전극(110)과 유사), 그리고 선택적으로 탄소질 층(440), 확산 배리어 층(450), 금속화 층(460), 기판(470), 및/또는 평탄화 층(480)(커패시터(100)의 대응하는 층과 유사)을 포함한다. 도 4에 도시된 구성에서, 각각의 제 1 전극(410)은 다른 제 1 전극(410)과 전기적으로 연결되어 공통 전극으로서 모든 개별 제 1 전극 사이에 전위가 공유된다. 다중 단자 커패시터에 공통 전극을 사용하는 것이 유리할 수 있는데, 이는 그들의 전위가 모든 개별 커패시터(405) 사이에서 공통인 모든 개별 커패시터와 인터페이싱하는데 사용되는 총 전기 연결의 수를 줄일 수 있기 때문이다. 제 1 전극(310)이 개질된 알루미늄 호일에 대응하거나 이를 포함할 수 있고 제 2 전극(330)이 전도성 재료에 대응하거나 포함할 수 있는 도 3과 대조적으로, 도 4의 제 1 전극(410)은 전도성 재료에 대응하거나 이를 포함할 수 있는 반면에 제 2 전극(430)은 개질된 알루미늄 호일에 대응하거나 이를 포함할 수 있다.
다중 단자 커패시터(400)는 또한, 외부 장치, 구성요소 또는 회로에 대한 제 1 전극(410) 및 제 2 전극(430) 각각에 대한 전기 연결을 제공하는 전기 접점(415 및 435)을 포함한다. 전기 접점(415, 435)이 평탄화 층(480)을 통해 연장되는 것으로 도 4에 위치된 것으로 도시되지만, 전기 접점(415 또는 435)이 기판(470)을 통해 연장되는 실시예가 고려된다. 도 4에서, 전기 접점(415)은 평탄화 층(480)을 통해 인접한 개별 커패시터(405)를 분리하고 제 1 전극(410)과의 전기 연결을 제공하는 유전체 재료(425)로 채워진 공간으로 연장된다. 전기 접점(435)은 평탄화 층(480)을 통해 연장되어 제 2 전극(430)에 대한 전기 연결을 제공한다.
다중 단자 커패시터(400)의 제작을 위해서, 커패시터(100)와 유사한 단일 장치 층 커패시터가 패터닝되어 복수의 개별 커패시터(405)를 형성할 수 있다. 예를 들어, 일단 제 1 전극, 유전체 층, 제 2 전극, 및 선택적인 탄소질 층, 확산 배리어 층, 및/또는 금속화 층이 준비되면, 커패시터는 재료를 제거하고 개별 커패시터 사이에 간격을 생성함으로써 패터닝될 수 있다. 도 4의 경우에, 유전체 층(420), 제 2 전극(430), 그리고 선택적으로 제 1 전극(410), 탄소질 층(440), 확산 배리어 층(450) 및 금속화 층(460)의 일부분이 패터닝 동안 제거되지만, 제 1 전극(410)은 그렇지 않으면 모든 개별 커패시터(405) 아래에 전기적으로 연속적으로 연결된 상태로 유지된다.
도 3 및 도 4의 구성에서, 제 1 전극은 연속적인 하단 전극으로서 도시된 반면에, 제 2 전극은 각각의 개별 커패시터에 대한 개별 상단 전극으로서 도시된다. 선택적으로, 제 1 전극과 제 2 전극은 모두 개별 전극이다. 또한, 도 3 및 도 4의 구성은 알루미늄 호일의 일 측면 또는 표면만이 개질된 것으로서, 개질된 알루미늄 호일에 해당하는 전극을 도시하며, 선택적으로 양 표면 또는 측면이 개질될 수 있다.
예를 들어, 도 5는 제 1 전극(510)의 양 측면이 에칭된 구성을 갖는 것과 같이 개질된 다중 단자 커패시터(500)의 개략적인 단면도를 제공한다. 다중 단자 커패시터(500)는 복수의 개별 커패시터(505)를 포함한다. 각각의 개별 커패시터(505)는 모든 개별 커패시터(505) 사이에서 연속적으로 공유될 수 있는, 개별 제 1 전극(510), 개별 유전체 층(520), 및 제 2 전극(530)을 포함하며, 선택적으로 하나는 하나 이상의 탄소질 층(540), 확산 배리어 층(550), 및/또는 금속화 층(560), 기판(570), 및 평탄화 층(580)(커패시터(100)의 대응하는 구성요소와 유사함)을 포함한다.
다중 단자 커패시터(500)는 또한 외부 장치, 구성요소 또는 회로에 대한 제 1 전극(510) 및 제 2 전극(530) 각각에 대한 전기 연결을 제공하는 전기 접점(515 및 535)을 포함한다. 전기 접점(515 및 535)이 평탄화 층(580)을 통해 연장되는 것으로 도 5에 도시되지만, 전기 접점(515 또는 535)이 기판(570)을 통해 연장되는 실시예가 고려된다. 개별적인 사용을 위해서, 각각의 개별 커패시터(505)는 대응하는 제 1 전극(510)과 전기적으로 연통하는 대응하는 전기 접점(515)을 가지는 반면에, 적은 수의 전기 접점(535)이 제 2 전극(530)과 전기적으로 연통하도록 위치될 수 있다. 도 5에서, 전기 접점(515)은 평탄화 층(580)을 통해 제 1 전극(510) 내로 연장되고 제 2 전극(530)으로부터 전기 절연을 유지하기 위해서 유전체 재료(525)에 의해 둘러싸여 있다. 전기 접점(535)은 평탄화 층(580)을 통해 연장되어 제 2 전극(530)에 대한 전기 연결을 제공하고, 도 4에 도시된 구성과 유사하게 하단 위치에서 제 2 전극(530)과의 전기 연결을 제공하기 위해서 간격에 또는 간격을 통해 위치될 수 있다.
다중 단자 커패시터(500)의 제작을 위해서, 단일 장치 층 커패시터가 복수의 개별 커패시터(505)를 형성하도록 패터닝될 수 있다. 예를 들어, 일단 제 1 전극, 유전체 층, 제 2 전극, 및 선택적인 탄소질 층, 확산 배리어 층, 및/또는 금속화 층이 준비되면, 커패시터는 재료를 제거하고 개별 커패시터(505) 사이에 간격을 생성함으로써 패터닝될 수 있다.
도 3, 도 4 및 도 5의 구성에서, 커패시터 장치는 단일 장치 층을 가지는 것으로 도시된다. 즉, 도 3, 도 4 및 도 5에서, 제 1 전극, 제 2 전극, 및 유전체 층은 모두 장치의 특정 단일 층 또는 두께 내에 있는 것으로 도시된다. 몇몇 실시예에서, 개별 커패시터 장치는 서로 위 및/또는 아래에 적층된 상이한 장치 층에 존재할 수 있다. 그러한 구성은 동일한 풋프린트에서 이용 가능한 총 커패시턴스를 증가시키는 것을 허용할 수 있고/있거나 다중 단자 커패시터 장치의 개별 커패시터의 더 많거나 상이한 조합을 제공할 수 있다.
예를 들어, 도 6은 다층 다중 단자 커패시터 장치(600)를 도시한다. 도 6에서, 3 개의 장치 층, 즉 장치 층(605A), 장치 층(605B), 및 장치 층(605C)이 적층된 구성으로 예시된다. 장치 층(605A)은 층 내에 개질된 알루미늄 호일을 각각 포함하는 다수의 개별 제 1 전극을 가지는 것으로 도시되는 반면에, 장치 층(605B 및 605C)은 층 내에 개질된 알루미늄 호일을 포함하는 단지 하나의 제 1 전극을 가지는 것으로 도시된다. 실시예에서, 임의의 바람직한 수의 개별 전극, 예를 들어 하나 또는 복수의 개별 제 1 전극 및 하나 또는 복수의 개별 제 2 전극과 같은 장치 층 내에 존재할 수 있으며, 이는 도 3, 도 4, 및 도 5에 도시된 구성과 유사하다.
예시된 바와 같이, 전기 접점(615A)은 장치 층(605A)의 제 1 전극에 대한 전기 전도성을 제공하고, 전기 접점(615B)은 장치 층(605B)의 제 1 전극에 대한 전기 전도성을 제공하고, 전기 접점(615C)은 장치 층(605A)의 제 1 전극에 대한 전기 전도성을 제공하며, 전기 접점(635)은 장치 층(605A, 605B, 605C)의 제 2 전극(예를 들어, 전도성 폴리머 전극 또는 전도성 세라믹 전극)에 전기 전도성을 제공한다. 실시예에서, 적층된 구성의 장치 층 내의 제 1 전극은 다른 장치 층의 제 1 전극과 전기적으로 연결되거나 전기적으로 분리될 수 있다. 도 6에 예시된 바와 같이, 장치 층(605A, 605B)의 제 2 전극은 두 장치 층 사이에서 연장되는 연속적인 제 2 전극인 반면에, 장치 층(605C)의 제 2 전극은 하나 이상의 탄소질 층, 확산 배리어 층 및/또는 금속화 층에 의해 장치 층(605B)의 전극과 분리된다. 그러한 구성은 단지 예시일 뿐이며, 본 명세서에서 설명된 구성 중 임의의 것에 따른 임의의 바람직한 수의 전기 접촉 및 임의의 바람직한 수의 공유 또는 개별 전극이 다층 다중 단자 커패시터 장치에서 사용될 수 있다.
다층 다중 단자 커패시터 장치(600)에 의해 제공되는 커패시턴스는 유사한 단일 층 장치의 커패시턴스보다 클 수 있다. 예를 들어, 비교 가능한 단일 층 장치에 의해 제공되는 커패시턴스는 장치 층이 동일한 풋프린트 또는 측면 영역을 차지하더라도 장치 층(605C)에 의해 제공되는 것과 유사할 수 있지만 장치 층(605A 및 605B)이 다층 다중 단자 커패시터 장치(600)에 존재하기 때문에, 장치 층(605A 및 605B)에 의해 제공되는 커패시턴스는 장치 층(605C)의 커패시턴스에 추가될 수 있다. 그러나, 다층 다중 단자 커패시터 장치(600)의 총 두께는 3 개의 장치 층(605A, 605B, 605C)에 대한 전체 두께의 약 3 배와 같이 비교 가능한 단일 층 장치의 두께보다 클 수 있다. 예를 들어, 장치 층(605A, 605B, 605C) 각각에 의해 제공되는 커패시턴스와 유사한 단일 층 커패시터 장치가 각각 약 500 nF이면, 다층 다중 단자 커패시터 장치(600)에 의해 제공되는 총 커패시턴스는 약 1500 nF일 수 있는 반면에, 비교 가능한 단층 커패시터 장치는 단지 약 500 nF이다. 비교 가능한 단일 층 커패시터 장치 및 다층 다중 단자 커패시터 장치(600)가 각각 약 5 mm2와 같은 동일한 풋프린트를 차지한다면, 단일 층 장치의 면적 커패시턴스 밀도는 약 100 nF/mm2인 반면에, 다층 다중 단자 커패시터 장치(600)의 면적 커패시턴스 밀도는 약 300 nF/mm2일 것이다. 이러한 방식으로, 임의의 추가 면적 풋프린트를 점유하지 않고 다층 다중 단자 커패시턴스 장치에서 추가 커패시턴스 또는 커패시턴스 밀도를 사용할 수 있다.
도 7은 본 명세서에서 설명된 바와 같이, 알루미늄 금속 호일 제 1 전극, 산화 알루미늄 유전체 층, 및 전도성 폴리머 제 2 전극과 같은 커패시터의 구조를 가각 가지며, 본 명세서에서 설명된 방법에 따라 준비되는 복수의 개별 커패시터의 광학 현미경 사진 이미지(하단, 더 낮은 배율; 상단, 더 높은 배율)를 제공한다. 도 7에서, 개별 커패시터는 개별 커패시터와 중간 구조 사이에 전기 절연을 제공하는 간격에 의해 분리된다. 복수의 개별 커패시터는 더 큰 면적의 커패시터를 준비한 다음 레이저 패터닝 기술을 사용하여 커패시터 스택의 일부를 제거하여 간격을 생성함으로써 생성된다. 비록 도 7에서 복수의 개별 커패시터를 생성하는데 레이저 패터닝이 사용되었지만, 마스킹 및 에칭(예를 들어, 플라즈마 에칭)과 같은 미세가공 기술, 또는 다이싱(dicing)과 같은 기계적 방법을 포함하는 다른 패터닝 기술이 대안적으로 또는 추가적으로 사용될 수 있다. 선택적으로, 개별 커패시터 사이의 전기 절연을 보장하거나, 금속 접촉을 위한 위치를 준비하거나, 원하는 대로 구성요소를 제거하거나 패터닝하는 것과 같은 다중 패터닝 기술이 사용될 수 있다. 선택적으로, 폴리머 격리 브리지 패턴이 증착될 수 있고, 이어서 전도성 폴리머가 폴리머 격리 브리지 패턴 내에 포함되도록 증착될 수 있다. 선택적으로 마이크로디스펜싱 및/또는 마이크로프린팅은 전도성 폴리머 및/또는 폴리머 격리 브리지 패턴을 증착하기 위해서 사용될 수 있다. 선택적으로, 마스킹 및 에칭은 포토레지스트로 제 2 전극을 마스킹하는 단계; 및 마스킹되지 않은 제 2 전극 부분의 습식 에칭(예를 들어, 금속 전극의 경우) 또는 마스킹되지 않은 제 2 전극 부분의 플라즈마 에칭(예를 들어, 전도성 폴리머 전극의 경우)을 포함하여 복수의 개별 제 2 전극을 생성한다.
도 8은 다중 단자 커패시터 장치를 제조하는 예시적인 방법의 개요를 제공한다. 블록(900)에서, 커패시터가 제공된다. 커패시터는 본 명세서에서 설명된 것과 같은 단일 장치 층 커패시터일 수 있다. 블록(900)에서 커패시터를 제공하는 것은 선택적으로 커패시터를 제조하는 단계를 포함할 수 있다. 예를 들어, 블록(902 내지 914)은 커패시터를 제조하기 위해 제공된다. 블록(902)에서, 개질된 알루미늄 호일이 제공된다. 본 명세서에서 설명된 바와 같이, 개질된 알루미늄 호일은 에칭된 표면을 가지는 알루미늄 호일, 소결된 알루미늄 입자를 지지하는 알루미늄 호일, 또는 다른 고 표면적 기반 알루미늄 호일일 수 있다. 선택적으로, 개질된 알루미늄 호일을 제공하는 것은 예를 들어, 알루미늄 호일을 터널 에칭 공정에 적용하거나 알루미늄 호일 상에 알루미늄 입자를 증착 및 소결함으로써 개질된 알루미늄 호일을 제조하는 것을 포함한다.
블록(904)에서, 개질된 알루미늄 호일이 선택적으로 패터닝된다. 몇몇 경우에, 개질된 알루미늄 호일이 복수의 개별 커패시터에 대한 공통 제 1 전극의 역할을 할 때와 같이 개질된 알루미늄 호일이 패터닝되지 않는다. 선택적으로, 개질된 알루미늄 호일은 블록(900)의 일부로서 도시된 다른 단계 이전 또는 이후에 블록(900)에서 패터닝된다. 블록(900)에서 개질된 알루미늄 호일의 패터닝은 레이저 기반 패터닝 기술, 마스킹 및 에칭, 또는 미세 가공, 집적 회로 또는 반도체 처리 시스템에 사용되는 기타 패터닝 기술과 같은 임의의 적합한 패터닝 기술을 사용할 수 있다.
블록(906)에서, 개질된 알루미늄 호일은 커패시터에 사용하기 위한 유전체 층을 생성하기 위해서 양극 산화 처리가 수행된다. 개질된 알루미늄 호일을 전해액에 넣고 양극으로 배열된 개질된 알루미늄 호일과 함께 용액 및 개질된 알루미늄 호일을 통해 전류를 흐르게 함으로써 유전체 층을 생성하기 위해서 임의의 적합한 양극 산화 공정이 사용될 수 있다. 양극 산화 공정은 원하는 두께의 유전체 층으로 작용하기 위해서 산화알루미늄의 연속적이고 등각인 코팅을 형성하는데 충분한 양의 시간 동안 진행될 수 있다.
블록(908)에서, 전도성 재료가 유전체 층에 인접하게 위치된다. 개질된 알루미늄 호일, 유전체 층 및 전도성 재료가 함께 커패시터의 주요 구성요소를 구성하고 개질된 알루미늄 호일 및 전도성 재료가 커패시터의 전극 역할을 한다. 원하는 커패시터 구성에 따라서, 전도성 재료가 개질된 알루미늄 호일 및 유전체 층 위에 증착될 수 있거나, 개질된 알루미늄 호일 및 유전체 층이 전도성 재료에 배치될 수 있다. 유용한 전도성 재료는 PEDOT:PSS와 같은 전도성 폴리머 및 TiN과 같은 전도성 세라믹을 포함한다.
선택적으로, 전도성 재료 층을 금속 접촉과 같은 다른 구성요소와 인터페이싱할 수 있도록 하기 위해서 추가 층이 커패시터의 주요 구성요소에 추가될 수 있다. 예를 들어, 블록(910)에서, 탄소질 층이 전도성 재료에 인접하게 증착된다. 탄소질 층은 전도성 재료와 다른 구성요소 사이의 접촉 저항을 감소시키기 위해서 사용될 수 있다. 유용한 탄소질 층은 예를 들어, 카본 블랙 또는 스퍼터 증착된 탄소 박막을 포함한다.
블록(912)에서, 확산 배리어 층이 선택적으로 전도성 재료 위에 그리고 탄소질 층에 인접하게 증착될 수 있다. 예를 들어, 확산 배리어 층은 낮은 확산도를 나타내고 위에 놓인 재료가 탄소질 층 및/또는 전도성 재료로 확산되는 것을 방지할 수 있는 전도성(예를 들어, 금속) 층일 수 있다. 유용한 확산 배리어 층은 예를 들어, Ti 박막을 포함한다.
블록(914)에서, 금속화 층이 선택적으로 전도성 재료 위에 그리고 확산 배리어 층에 인접하게 증착된다. 금속화 층은 커패시터의 전도성 재료 전극과 전기적으로 인터페이싱하기 위해서 금속 접촉 또는 비아와 같은 전도성 재료 위에 놓이기 위한 플랫폼 역할을 할 수 있다. 금속화 층에 유용한 재료는 예를 들어, Ag 또는 Cu를 포함한다.
커패시터가 준비되거나 제공되면, 커패시터는 다중-단자 커패시터 장치를 위한 복수의 개별 커패시터를 생성하기 위해서 블록(920)에서 패터닝될 수 있다. 복수의 개별 커패시터는 커패시터의 주요 구성요소의 부분 및 선택적으로 임의의 추가 층을 제거하여 하나 또는 양 전극의 전기적으로 격리된 영역을 생성함으로써 생성될 수 있다. 예를 들어, 개질된 알루미늄 호일 또는 전도성 재료 중 하나 이상을 통해 연장되는 간격은 레이저 절제 또는 다른 레이저 패터닝 기술과 같은 임의의 적합한 패터닝 기술을 사용하여 생성될 수 있다. 간격은 선택적으로 절연 재료(예를 들어, 유전체 재료)로 채워져 전기 절연 및 다중 단자 커패시터 장치의 개별 커패시터 배열의 고정을 제공할 수 있다. 전술한 바와 같이, 일부 다중 단자 커패시터 장치는 연속적으로 개질된 알루미늄 호일 전극을 사용할 수 있고, 따라서 블록(920)에서 커패시터의 패터닝은 개질된 알루미늄 호일 전극의 패터닝을 선택적으로 배제할 수 있다. 몇몇 다중 단자 커패시터 장치는 연속 전도성 재료 전극을 사용할 수 있으며, 따라서 블록(920)에서 커패시터의 패터닝은 전도성 재료 전극 그리고 탄소질 층, 확산 배리어 층 및/또는 금속화 층과 같은 기타 관련 층의 패터닝을 선택적으로 배제할 수 있다. 몇몇 다중 단자 커패시터 장치는 개별 전도성 재료 전극 및 개별 개질된 알루미늄 호일 전극을 사용할 수 있고, 따라서 블록(920)에서 커패시터의 패터닝은 커패시터의 모든 구성요소를 포함할 수 있다. 커패시터의 유용한 표면적은 각각의 층을 개별적으로 패터닝(예를 들어, 탄소질 층을 증착하기 전에 전도성 재료를 레이저 패터닝)하기보다는 커패시터의 모든 층을 증착한 후에 커패시터를 패터닝함으로써 증가될 수 있다. 커패시터의 모든 층을 한 번에 패터닝하면 실질적으로 동일한 면적 풋프린트를 갖는 층을 생성할 수 있다. 대조적으로, 커패시터의 각각의 층을 개별적으로 패터닝하는 것은 하부 층보다 더 작은 면적 풋프린트를 가지는 특정 상부 층이 캐패시턴스에 유용한 커패시터의 총 면적을 감소시키는 결과를 초래할 수 있다. 커패시터의 모든 층을 한 번에 패터닝하면 비아 밀도가 증가할 수도 있다.
블록(920)의 패터닝에 의해서 복수의 개별 커패시터가 생성되면, 블록(940)에서 커패시터 단자가 제공될 수 있다. 커패시터 단자는 커패시터 구조의 하나 이상의 층을 통해 연장되는 것과 같은 금속 접촉으로서 제공될 수 있다. 커패시터 단자는 복수의 개별 커패시터 위에 평탄화 층 또는 다른 유전체 상부 층을 증착하고 유전체 층에 오목부(비아)를 패터닝하고 비아를 Cu와 같은 전도성 재료로 채우는 것에 의해 제공될 수 있다. 몇몇 경우에, 비아는 블록(920)의 패터닝 공정에 의해서 생성된 간격으로 생성될 수 있으며, 이는 커패시터의 최하단 전극과 전기적으로 접촉하는 금속 접촉을 제공하는데 유용할 수 있다. 몇몇 경우에, 패터닝 전에 단자가 제공될 수 있다(즉, 블록(940)이 블록(920) 이전에 발생하는 경우).
패터닝된 다중 단자 커패시터의 층은 실질적으로 동일한 면적 풋프린트를 가질 수 있다. 예를 들어, 개질된 알루미늄 호일(예를 들어, 제 1 전극)은 유전체 층 및 전도성 재료(예를 들어, 제 2 전극)와 실질적으로 동일한 면적 풋프린트를 가질 수 있다. 패터닝된 다중 단자 커패시터의 다른 층(예를 들어, 확산 배리어 층 및 금속화 층)은 또한 위에서 언급된 층과 실질적으로 동일한 면적 풋프린트를 가질 수 있다. 층들은 동일한 면적 풋프린트를 가질 수 있거나 층들은 최대 약 10%, 9%, 8%, 7%, 6%, 5%, 4%, 3%, 2%, 1%, 0.1%, 0.01% 또는 그 미만만큼 상이한 면적 풋프린트를 가질 수 있다.
층들은 또한, 실질적으로 동일한 면적 기하학적 구조를 가질 수 있다. 면적 기하학적 구조는 정사각형, 직사각형 또는 경사진 형상일 수 있다. 실질적으로 동일한 면적 풋프린트 및 실질적으로 동일한 면적 기하학적 구조를 갖는 층은 같은 공간에 있는 것으로 간주될 수 있다.
블록(960)에서, 다중-단자 커패시터 장치는 다른 회로에 통합될 수 있다.
다중-단자 커패시터 장치는 유리하게, 다수의 예외적인 성능 특성을 나타낼 수 있다. 예를 들어, 각각의 개별 커패시터는 선택적으로, 약 0.05 μF/mm2 내지 약 25 μF/mm2, 예컨대 약 0.05 μF/mm2 내지 0.1 μF/mm2, 0.05 μF/mm2 내지 1 μF/mm2, 0.05 μF/mm2 내지 5 μF/mm2, 0.05 μF/mm2 내지 10 μF/mm2, 0.05 μF/mm2 내지 15 μF/mm2, 0.05 μF/mm2 내지 20 μF/mm2, 0.05 μF/mm2 내지 25 μF/mm2, 0.1 μF/mm2 내지 1 μF/mm2, 0.1 μF/mm2 내지 5 μF/mm2, 0.1 μF/mm2 내지 10 μF/mm2, 0.1 μF/mm2 내지 15 μF/mm2, 0.1 μF/mm2 내지 20 μF/mm2, 0.1 μF/mm2 내지 25 μF/mm2, 1 μF/mm2 내지 5 μF/mm2, 1 μF/mm2 내지 10 μF/mm2, 1 μF/mm2 내지 15 μF/mm2, 1 내지 μF/mm2 내지 20 μF/mm2, 1 μF/mm2 내지 25 μF/mm2, 5 μF/mm2 내지 10 μFmm2, 5 μF/mm2 내지 15 μF/mm2, 5 μF/mm2 내지 20 μF/mm2, 5 μF/mm2 내지 25 μF/mm2, 10 μF/mm2 내지 15 μF/mm2, 10 μF/mm2 내지 20 μF/mm2, 10 μF/mm2 내지 25 μF/mm2, 15 μF/mm2 내지 20 μF/mm2, 15 μF/mm2 내지 25 μF/mm2 또는 20 μF/mm2 내지 25 μF/mm2의 커패시턴스 밀도를 나타낼 수 있다. 각각의 개별 커패시터는 선택적으로 작동 전압에서 약 100 nA/μF 이하와 같은 매우 작은 누설 전류를 나타낼 수 있다. 선택적으로 각각의 개별 커패시터는 1 μF에 대해 약 500 mΩ 이하의 유효 직렬 저항(ESR)을 나타낼 수 있다. 각각의 개별 커패시터는 100 MHz에서 5% 이하의 커패시턴스 드룹(capacitance droop) 또는 50% 이하의 커패시턴스 드룹을 나타내는 10 MHz에서와 같이 0.1 MHz 내지 100 MHz 범위에서 주파수 안정성을 나타낼 수 있다.
본 개시의 양태는 다음의 비-제한적 예를 참조하여 추가로 이해될 수 있다.
예 1
양면 커패시터 장치는 양극 산화 처리된 에칭된 호일 및 전도성 폴리머로 생성되며, 각각의 개별 커패시터 장치는 도 10에 도시된 것과 유사한 구조를 가진다. 장치 생성을 위해서 양극 산화 이전에 에칭된 호일의 샘플을 레이저로 패터닝했다. 양극 산화 후, 양극 산화된 호일에 전도성 폴리머 코팅을 도포하고 금속화 층이 생성되었다. 레이저 패터닝이 수행되고 전기 측정이 수행되었다. 개별 양면 커패시터 장치의 측면 치수는 3 mm x 3 mm이고 커패시턴스는 100 kHz에서 13500 nF로 측정되어 약 1540 nF/mm2의 면적 커패시턴스 밀도를 제공한다. 10 kHz에서 측정된 면적 커패시턴스 밀도는 약 1630 nF/mm2 약 5%의 드룹이 발생했다. 10 kHz 및 100 kHz에서 장치의 직렬 저항은 각각 약 1 Ω*mm2 및 약 0.4 Ω*mm2이었다. 100 kHz에서 장치의 위상각은 약 -80이었다. DC 저항은 약 9500 Ω*mm2이었다.
측면 치수가 1 mm x 1 mm 및 2 mm x 2 mm인 양면 커패시터 장치에 대해 유사한 측정이 수행되었다. 1 mm x 1 mm 장치의 경우 10 kHz 및 100 kHz에서 측정된 면적 커패시턴스 밀도는 각각 약 1570 및 1500 nF/mm2로 약 4.5%의 드룹이 발생했다. 10 kHz 및 100 kHz에서 장치의 직렬 저항은 각각 약 1 Ω*mm2 및 약 0.2 Ω*mm2이었다. 100 kHz에서 장치의 위상각은 약 -85이었다. DC 저항은 약 3200 Ω*mm2이었다. 2 mm x 2 mm 장치의 경우 10 kHz 및 100 kHz에서 측정된 면적 커패시턴스 밀도는 각각 약 1620 및 1530 nF/mm2로 약 5.7%의 드룹이 발생했다. 10 kHz 및 100 kHz에서 장치의 직렬 저항은 각각 약 1 Ω*mm2 및 약 0.3Ω*mm2이었다. 100 kHz에서 장치의 위상각은 약 -82이었다. DC 저항은 약 6700 Ω*mm2이었다.
측정 이전에 위에서 언급된 장치에서 금속화 층의 산화는 그들의 성능 특성에 영향을 미칠 수 있다. 후속 테스트 전에 황산을 사용하여 산화를 제거했다. 1 mm x 1 mm 장치의 경우 10 kHz 및 100 kHz에서 측정된 면적 커패시턴스 밀도가 각각 약 2100 및 2000 nF/mm2로 향상되어 약 5.5%의 드룹이 발생했다. 10 kHz 및 100 kHz에서 장치의 직렬 저항은 각각 약 0.8 Ω*mm2 및 약 0.2 Ω*mm2이었다. 100 kHz에서 장치의 위상각은 약 -82이었다. DC 저항은 약 19000 Ω*mm2이었다. 2 mm x 2 mm 장치의 경우 10 kHz 및 100 kHz에서 측정된 면적 커패시턴스 밀도가 각각 약 2100 및 2000 nF/mm2로 개선되어 약 5.5%의 드룹이 발생했다. 10 kHz 및 100 kHz에서 장치의 직렬 저항은 각각 약 0.8 Ω*mm2 및 약 0.3Ω*mm2이었다. 100 kHz에서 장치의 위상각은 약 -80이었다. DC 저항은 약 13000 Ω*mm2이었다.
예 2
양면 커패시터 장치는 양극 산화 처리된 에칭된 호일 및 전도성 폴리머로 생성되었으며, 이는 도 5에 도시된 것과 유사한 구조를 가진다. 장치 생성을 위해서 양극 산화 전에 에칭된 호일의 샘플을 레이저로 패터닝되었다. 양극 산화 후, 양극 산화된 호일의 양면에 전도성 폴리머 코팅을 도포하고 금속화 층이 생성되었다. 레이저 패터닝을 수행하고 전기 측정을 수행했다. 개별 양면 커패시터 장치는 측면 치수가 3 mm x 3 mm이고 중앙 에칭된 호일 전극과 상단 및 하단 전도성 폴리머 전극(스루-홀 비아(through-hole via)에 의해 서로 연결됨) 사이의 커패시턴스는 100 kHz에서 27000 nF/mm2로 측정되어, 약 3000 nF/mm2의 면적 커패시턴스 밀도를 제공했다.
예 3
커패시터 장치는 양극 산화된 에칭된 호일 및 전도성 폴리머로 생성되고 레이저 패터링 기술을 사용하여 패터닝되었다. 레이저 패터닝 기술은 커패시터 장치에 복수의 트렌치를 생성하여 다중 개별 커패시터 장치를 생성할 수 있게 했다. 트렌치의 치수는 다양한 지점에서 측정되었다. 측정된 깊이의 예는 34.5 μm 및 36.6 μm이다. 측정된 폭의 예는 69.3 μm 및 60.9 μm이다. 몇몇 경우에, 다른 트렌치에 인접하게 트렌치가 생성되었다. 인접한 트렌치 사이의 예시적인 분리는 84.9 μm 및 83.9 μm에서 측정되었다.
예 4
양극 산화된 에칭된 호일 및 전도성 폴리머로부터 커패시터 장치를 생성하고 상이한 구성요소의 두께 치수를 평가하였다. 에칭된 호일은 약 120 ㎛의 두께를 가졌다. 에칭된 호일 상의 양극 산화된 산화물 층은 약 10 nm 내지 약 30 nm의 두께를 가졌다. 산화물 층에 증착된 전도성 폴리머 층과 탄소질 재료 층의 총 두께는 약 50 ㎛이었다. 탄소질 재료 층과 접하는 티타늄 층의 두께는 약 50 nm이었다. 티타늄 층과 접하는 구리 층의 두께는 약 200 nm이었다.
예 5
단일 장치 층, 다중 단자 커패시터 장치는 양극 산화된 에칭된 호일 및 전도성 폴리머로부터 가요성 기판에 생성되었다. 다중 단자 커패시터 장치는 약 30 mm x 45 mm의 전체 측면 치수를 가지며 각각 약 3 mm의 측면 치수를 갖는 30 개의 개별 커패시터 장치를 포함한다. 다중 단자 커패시터 장치는 약 35 mm의 반경을 가지는 원통형 지지 구조에 부합하였다. 원통형 지지 구조를 준수할 때 다중 단자 커패시터 장치의 개별 커패시터에 대한 손상의 증거는 관찰되지 않았다.
예 6
도 3 및 도 4를 참조하여 위에서 설명한 구성과 유사한 단면 구조 또는 예를 들어 도 5를 참조하여 위에서 설명한 구성과 유사한 양면 구조와 같은 고 표면적 양극 산화 에칭된 호일 기반 커패시터의 제작을 안내하기 위해서 치수 설계 규칙 세트가 개발되었다. 도 9는 층의 순서 및 식별에 대한 세부사항을 보여주기 위해서 용량성 구조의 층의 확대된 개략 삽입도(1003)와 함께, 설계 규칙이 식별된 다양한 치수를 보여주는 예시적인 고 표면적 양극 산화 에칭된 호일 기반 커패시터(1000)의 개략적인 단면도를 제공하며, 이에 대한 세부 사항을 보여주기 위한 용량성 구조의 층의 확장된 개략 삽입도(1003)를 제공한다. 도 9는 예시의 목적으로만 도시되며 축척대로 그려진 것이 아니다.
고 표면적 양극 산화 에칭된 호일 기반 커패시터는 알루미늄 코어 층(1006), 고 표면적 층(1009)(예를 들어, 에칭된 부분 또는 다공성 표면에 대응함), Al2O3 양극 산화 층(1012), 전도성 재료 층(1015)(예를 들어, 전도성 폴리머 또는 전도성 세라믹), 탄소질 층(1018)(예를 들어, 탄소), 확산 배리어 층(1021)(예를 들어, Ti), 금속화 층(1024)(예를 들어, 스퍼터링된 Cu), 및 금속 접점(1027)(예를 들어, Cu)을 포함한다. 절연 유전체(1030)는 구성요소들 사이의 영역을 채운다. 전도성 재료 층(1015), 탄소질 층(1018), 확산 배리어 층(1021), 및 금속화 층(1024)은 함께 커패시터의 제 1 전극을 형성할 수 있다. 그러나, 탄소질 층(1018), 확산 방지 층(1021), 및 금속화 층(1024)은 선택적일 수 있다. 알루미늄 코어 층(1006) 및 고 표면적층(1009)은 커패시터의 제 2 전극을 형성할 수 있다. 제 1 전극은 캐소드일 수 있고, 제 2 전극은 애노드일 수 있거나, 그 반대일 수 있다.
제 1 전극 또는 제 2 전극은 다중-커패시터 장치에서 복수의 커패시터에 공통(예를 들어, 공유)일 수 있는 반면에, 반대 전극은 전기적으로 절연될 수 있다. 예를 들어, 알루미늄 코어 층(1006)은 다중-커패시터 장치에서 복수의 커패시터들에 공통적이고 이를 가로질러 연속적일 수 있는 반면에, 다중-커패시터 장치는 다수의 전기적으로 절연된 제 2 전극들을 가진다. 대안적으로, 제 2 전극은 다중-커패시터 장치에서 복수의 커패시터에 공통적이고 연속적일 수 있는 반면에, 다중-커패시터 장치는 다수의 전기적으로 절연된 알루미늄 코어 영역(1006)을 가진다. 제 2 전극은 하나 이상의 스루 비아 및/또는 하나 이상의 블라인드 비아로 서로 연결될 수 있다.
다음과 같이 고 표면적 양극 산화 에칭된 호일 기반 커패시터의 다양한 구성요소의 배열 및 구조를 위해서 목표 치수가 개발되었다. 알루미늄 코어 층(1006) 및 고 표면적 층(1009)을 포함하는 알루미늄 기판의 경우, 알루미늄 코어 층(1006)의 공칭 두께(1033)는 약 30 ㎛인 반면에, 고 표면적 층(1009)의 공칭 두께(1036)는 약 40 ㎛이다.
금속 접점(1027)(예를 들어, 상단 및 하단 접촉)의 경우, 금속 접점(1027)에 대한 블라인드 비아 랜딩 패드는 약 30 ㎛의 공칭 두께(1039)를 가지는 반면에, 금속 접점(1027)에 대한 상단 및 하단 두께는 약 10 ㎛의 공칭 두께(1042)를 가진다. 도 9의 삽입도(1003)에서 구체적으로 언급되었지만, 확산 배리어 층(1021)은 약 50 nm의 공칭 두께를 가지는 반면에, 금속화 층(1024)은 약 200 nm의 공칭 두께를 가진다.
도 9에 도시된 고 표면적 양극 산화 에칭된 호일 기반 커패시터의 다음 설명에서, 전도성 재료(1015)는 캐소드 측을 포함하는 반면에, 알루미늄 코어 층(1006)은 애노드 측을 포함한다. 애노드/캐소드로서의 이들 지정은 몇몇 경우에서 선택적으로 반대로 될 수 있지만, 여기에서는 목표 치수를 설명하는데 사용된다. 알루미늄 코어 층(1006)과의 전기적 접촉을 위해서, 금속 접점(1027)과 동일한 재료로 채워진 애노드 비아(1040)가 도시된다. 애노드 비아(140)는 스루 비아 또는 블라인드 비아일 수 있다. 애노드 비아(1040)의 공칭 직경(1045)은 약 100 ㎛ 내지 약 150 ㎛이다. 애노드 비아(1040)로부터 커패시터의 기능 요소를 분리하는 애노드 비아(1040)를 위한 틈새 홀은 약 250 ㎛의 공칭 직경(1048)을 가진다. 애노드 비아(1040)용 캡처 패드는 약 300 ㎛의 공칭 직경(1051)을 가진다.
금속화 층(1024)과의 전기적 접촉을 위해서 전도성 재료 층(1015)과의 전도성 접촉을 제공하도록 금속 접점(1027)으로 채워진 블라인드 캐소드 비아가 도시된다. 블라인드 비아의 공칭 직경(1053)은 약 100 ㎛이다. 블라인드 비아용 랜딩 패드(landing pad)는 약 250 μm의 공칭 직경(1057)을 가진다.
애노드용 상단 랜딩 패드(예를 들어, 단자) 및 캐소드용 상단 랜딩 패드는 도 9에 도시된 바와 같이 동일 평면에 있을 수 있다. 애노드용 하단 랜딩 패드와 캐소드용 하단 랜딩 패드는 동일 평면에 있을 수도 있다.
양면 장치의 경우, 상단 캐소드 측과 하단 캐소드 측 사이에 전기적 연결을 제공하기 위해서 금속 접점(1027)으로 채워진 비아 스루 비아가 도시된다. 캐소드 스루 비아의 공칭 직경(1060)은 약 100 ㎛ 내지 약 150 ㎛이고, 캐소드 스루 비아를 위한 틈새 홀은 약 300 ㎛의 직경(1063)을 가진다. 캐소드용 캡처 패드는 약 600 ㎛의 직경(1066)을 가진다.
치수 설계 규칙이 확립된 다른 치수는 약 50 ㎛의 간격 치수(1069)를 포함하며, 이는 약 150 ㎛ 내지 약 250 ㎛의 치수 및 트렌치 폭(1072)을 가지는 랜딩 및/또는 캡처 패드 사이의 간격에 대응할 수 있다. 전체 두께 치수(1075)는 약 220 ㎛이다.
예 7 - 3D 스태킹 및 임베딩을 가능하게 하는 양면 전극 구성을 갖는 평면 고밀도 알루미늄 커패시터
이러한 예는 다양한 다중 단자 커패시터 장치 및 다중 단자 커패시터 장치를 준비하기 위한 처리 방식을 설명한다. 이러한 예에서, 개시된 다중 단자 커패시터 장치 중 몇몇은 양면 커패시터 구조의 한 면에 있는 제 1 금속 시드 표면(seed surface)과 양면 커패시터 구조의 제 2 측에 있는 제 2 금속 시드 표면 사이에 전도성 경로를 제공하는 비아로 채워진 전도체를 사용한다. 본 명세서에 기재된 다른 실시예에서와 같이, 커패시터 구조는 전도성 폴리머 또는 전도성 세라믹과 같은 전도성 재료 전극을 사용하는 고 표면적 양극 산화 에칭된 호일 기반 커패시터이거나 이에 상응할 수 있다. 이러한 실시예의 다중 단자 커패시터 장치는 에칭된 호일 전극과 전도성 재료 전극 사이의 전기적 절연을 개선하고/하거나 인접한 개별 커패시터 구조 사이의 전기적 절연을 개선하고/하거나 개별 커패시터의 면적 패킹 양을 증가시킬 수 있는 구성을 추가로 설명한다.
도 10은 예시적인 다중 단자 커패시터 장치(1100)의 개략적인 단면도를 제공한다. 도 10은 예시의 목적으로만 도시되며 축척대로 그려진 것이 아니다. 다중 단자 커패시터 장치(1100)는 알루미늄 코어 층(1106), 고 표면적 층(1109)(예를 들어, 에칭된 부분에 대응함), Al2O3 양극 산화 층(1112), 전도성 재료 층(1115), 탄소질 층(예를 들어, 탄소)(1118), 확산 배리어 층(예를 들어, Ti) 및/또는 금속화 층(예를 들어, 스퍼터링된 Cu)을 포함할 수 있는 금속 시드 층(1120), 및 상단 금속 층(1122)(예를 들어, Cu)을 포함한다. 상단 금속 층(1122)은 접촉 영역을 포함할 수 있고, 블라인드 비아(1135, 1140) 및 다중 단자 커패시터 장치(1100)의 스루 비아(1145)를 채울 수 있다. 절연 영역(1130)(예를 들어, ABF와 같은 유전체 또는 절연 폴리머)은 구성요소 사이의 영역을 채운다.
도시된 바와 같이, 다중 단자 커패시터 장치(1100)는 금속 시드 층(1120) 상에 랜딩되는 2 개의 블라인드 비아(1135), 알루미늄 코어 층(1106)과 접촉하는 스루 비아(1140), 및 상단 금속 시드 층과 하단 금속 시드 층 사이에 전도성을 제공하는 스루 비아(1145)를 포함한다. 스루 비아(1145, 1140) 및 블라인드 비아(1135)는 구리와 같은 고체 전도체로 채워질 수 있으며, 이는 탄소 페이스트 및 은 페이스트를 포함하여 비아에 사용되는 다른 재료보다 우수한 전도도를 제공할 수 있다. 몇몇 경우에, 스루 비아(1140)는 도 9에 도시된 애노드 비아(1040)의 구성과 유사한 하나 이상의 블라인드 비아로 대체될 수 있다.
도 11은 예시적인 소형화된 다중 단자 커패시터 장치(1200)의 개략적인 단면도를 제공한다. 도 11은 예시의 목적으로만 도시되며, 축척에 따른 것이 아니라, 일반적으로 모든 동일한 구성 요소를 포함한 예시된 구성은 도 10에 도시된 것보다 더 컴팩트한 구성을 도시하도록 의도된다. 예를 들어, 소형화된 다중 단자 커패시터 장치(1200)는 알루미늄 코어 층(1206), 고 표면적 층(1209)(예를 들어, 에칭된 부분에 대응함), Al2O3 양극 산화 층(1212), 전도성 재료 층(1215), 탄소질 층(예를 들어, 탄소)(1218), 확산 배리어 층(예를 들어, Ti) 및/또는 금속화 층(예를 들어, 스퍼터링된 Cu)을 포함할 수 있는 금속 시드 층(1220), 및 상단 금속 층(1222)(예를 들어, Cu)을 포함할 수 있다. 상단 금속 층(1222)은 접촉 영역을 포함할 수 있고, 소형화된 다중 단자 커패시터 장치(1200)에서 스루 비아(1240) 및 스루 비아(1245)를 채울 수 있다. 절연 영역(1230)(예를 들어, ABF와 같은 유전체 또는 절연 폴리머)은 구성요소 사이의 영역을 채운다. 몇몇 경우에, 스루 비아(1240)는 도 9에 도시된 애노드 비아(1040)의 구성과 유사한 하나 이상의 블라인드 비아로 대체될 수 있다.
소형화된 다중 단자 커패시터 장치(1200)는 다중 단자 커패시터 장치(1100)와 같은 비교 가능한 다중 단자 커패시터 장치에서보다 최대 40배의 전극 밀도를 제공할 수 있다. 추가로, 소형화된 다중 단자 커패시터 장치(1200)는 다중 단자 커패시터 장치(1100)와 같은 다른 다중 단자 커패시터 장치에 비해 두께에서 최대 20% 감소를 나타낼 수 있다. 소형화, 전극 밀도 증가 및 두께 감소는 금속 시드 층(1220)과의 전기 접촉을 직접 제공하는 비아(1245)의 구성을 포함하는 구성요소의 처리 및 위치 지정에 의해 적어도 부분적으로 발생할 수 있다.
도 12는 상이한 측면 상의 상단 금속 층(1322 및 1323)의 상이한 패터닝을 갖는 다중 단자 커패시터(1300)의 다른 예시적인 구성을 도시한다. 금속 층(1322 및 1323)의 구성은 원하는 구성에 따라 금속 층(1322)을 사용하는 연속 외부 전극의 구성 또는 금속 층(1323)의 패터닝된 구성을 사용하는 이산화된 장치의 구성을 보여주기 위한 예시일 뿐이다. 또한, 절연 재료(예를 들어, ABF와 같은 유전체 또는 절연 폴리머)로 채워진 스루 비아(1346)는 초기 제작 후와 같이 내부 장치를 더 미세한 레벨로 이산화하기 위해 사용될 수 있다. 스루 비아(1346)는 원하는 대로 중앙 알루미늄 코어 층(애노드)과의 접촉을 허용하도록 내부 비아를 형성하도록 내부적으로 선택적으로 패터닝될 수 있다.
추가적인 소형화 옵션도 가능하다. 도 13a 및 도 13a는 2 개의 예시적인 다중 단자 커패시터 장치(1400A 및 1400B)의 개략적인 단면도를 제공한다. 도 13a 및 도 13b는 예시 목적으로만 도시되고 축척대로 도시되지 않았지만, 예시된 구성은 보다 컴팩트한 구성을 허용하기 위한 변경의 묘사를 나타내도록 의도된다. 다중 단자 커패시터 장치(1400A)는 일반적으로 도 9에 도시된 고 표면적 양극 산화 에칭된 호일 기반 커패시터(1000)와 동일한 구조를 가진다. 도 13b에서, 다중 단자 커패시터 장치(1400B)의 인접 장치들 사이의 공간은 다중 단자 커패시터 장치(1400A)의 애노드 비아(1440A)의 경우와 같이 중심 위치보다는 커패시터 구조의 에지에서 애노드 비아(1440B)를 설정함으로써 감소된다. 이러한 방식으로, 피치(1450A)에 비해 피치(1450B)의 감소가 달성될 수 있다. 또한 다중 단자 커패시터 장치의 구성으로 등가 직렬 인덕턴스(ESL)를 줄일 수 있다.
피치(1450A)에 비해 피치(1450B)의 감소로 인해서 다중 단자 커패시터 장치(1400A)에 비해 피치(1400B)도 감소한다. 또한, 알루미늄 코어 층(1406)과 접촉하기 위한 애노드 비아(1440)가 블라인드 비아로 도시되지만, 알루미늄 코어 층(1406)과 접촉하는 스루 비아가 각각, 도 10 및 도 11에 도시된 스루 비아(1140, 1240)의 구성과 유사하게 대신 사용될 수 있다. 몇몇 경우에, 스루 비아의 사용은 블라인드 비아의 사용에 비해 제작을 단순화할 수 있다.
다중 단자 커패시터 장치(1400B)를 제작하기 위한 처리는 알루미늄 코어 층(1406)과 접촉하기 위한 상단 및 하단 측을 위한 블라인드 애노드 틈새 홀, 또는 대안적으로 알루미늄 코어 층(1406)를 접촉하기 위한 애노드 틈새 홀을 형성함으로써 수행될 수 있다. 이는 애노드 틈새 홀(들)의 에지를 제거할 수 있는 캐소드 비아를 위한 스루 캐소드 틈새 홀을 형성하는 것이 뒤따를 수 있다. 유전체(예를 들어, ABF)가 스루 홀에 채워질 수 있다. 유전체는 내부 스루 비아(예를 들어, 캐소드 및 선택적으로 애노드) 또는 내부 블라인드 비아(애노드)의 형성에 의해서 패터닝될 수 있으며, 이는 페이스트 충전 공정을 사용하는 것과 같이 전도성 재료로 채워질 수 있고, 상단 구리 호일과의 적층 및 채워진 페이스트의 경화가 이어진다.
다중 단자 커패시터의 제작은 또한, 커패시터 및 관련 전기 접촉의 등가 직렬 인덕턴스(ESL)를 고려할 수 있다. 몇몇 경우에, 커패시터의 ESL을 최대한 최소화하거나 줄이는 것이 바람직할 수 있다. 예를 들어, 몇몇 경우에, 개시된 다중 단자 커패시터의 커패시터 요소는 10 pH 내지 20 pH, 20 pH 내지 30 pH, 30 pH 내지 40 pH, 40 pH 내지 50 pH, 50 pH 내지 60 pH, 60 pH 내지 70 pH, 70 pH 내지 80 pH, 80 pH 내지 90 pH, 또는 90 pH 내지 100 pH와 같은 100 피코 헨리(pH) 이하의 ESL을 나타낼 수 있다.
100 pH 이하의 ESL을 달성하기 위해서 다양한 상이한 다중-단자 커패시터 설계가 유용할 수 있다. 예를 들어, 몇몇 경우에 다중 단자 커패시터 장치는 커패시터의 캐소드 측을 위한 전력 분배 네트워크의 전력 평면 및 커패시터의 애노드 측을 위한 전력 분배 네트워크의 접지 평면과 같이 임베디드 전력 평면 및 접지 평면으로 구성될 수 있다. 몇몇 경우에, 100 pH 이하의 ESL을 달성하기 위해서 500 μm 미만, 예컨대 50 μm 내지 100 μm, 100 μm 내지 150 μm, 150 μm 내지 200 μm, 200 μm 내지 250 μm, 250 μm 내지 300 μm, 300 μm 내지 350 μm, 350 μm 내지 400μm, 또는 450 μm 내지 500μm의 전력 평면과 접지 평면 사이의 분리가 사용될 수 있다.
몇몇 경우에, 전력 평면은 각각, 도 10에 도시된 블라인드 비아(1135)의 구성과 유사하게 캐소드 비아를 경유하여 또는 각각 도 10 및 도 11에 도시된 비아(1145, 1245)를 통해 커패시터의 캐소드 측과 함께 전력 전달 경로에 위치될 수 있다. 몇몇 경우에, 접지 평면은 도 9에 도시된 블라인드 비아(1040)의 구성과 유사하게, 애노드 비아를 경유하여 또는 각각 도 10 및 도 11에 도시된 비아(1140 및 1240)를 통해 커패시터의 애노드 측과 함께 전력 전달 경로에 위치될 수 있다. 몇몇 경우에, 100 pH 이하의 ESL을 달성하기 위해서, 피치/비아 반경에 대한 캐소드 대 애노드의 비는 5 미만, 예컨대 2 내지 2.5, 2.5 내지 3, 3 내지 3.5, 3.5 내지 4, 4 내지 4.5, 또는 4.5 내지 5일 수 있다. 이러한 비율을 달성하는 몇 가지 방법은 캐소드 스루 비아의 직경을 증가시키는 것을 포함할 수 있으며, 이는 스루 비아와 관련된 인덕턴스를 감소시킬 수 있다. 이러한 비율을 달성하는 몇 가지 다른 방법은 캐소드 스루 비아와 애노드 비아 사이의 간격 또는 피치를 줄이는 것을 포함할 수 있다.
다중 단자 커패시터 장치에서 비아의 배열은 또한, 몇몇 경우에 100 pH 이하의 ESL을 달성하는데 유용할 수 있다. 도 14는 예시적인 다중 단자 커패시터 장치(1500)의 개략적인 단면도를 제공한다. 도 14는 예시의 목적으로만 도시되고 축척대로 그려진 것이 아니라, 예시된 구성은 예컨대, 도 9에 도시된 고 표면적 양극 산화 에칭된 호일 기반 커패시터(1000)의 구성과 같은 다른 구성과 비교할 때 몇몇 경우에 감소된 ESL을 허용할 수 있는 구성요소의 상대적인 방위를 나타내기 위한 것이다. 다중-단자 커패시터 장치(1500)는 일반적으로, 도 9에 도시된 고 표면적 양극 산화 에칭된 호일 기반 커패시터(1000)와 동일한 구조를 갖지만, 도 14에서 비아의 배열은 도 9에 도시된 것과 다르다. 도 14에서, 대향하는 캐소드 사이에 전도성을 제공하는 스루 비아(1545)는 블라인드 비아(1540)를 구성하도록 배열되어 스루 비아(1545)와 커패시터의 다른 구성요소, 예컨대 Al2O3 양극 산화 층, 전도성 재료 층(예를 들어, 전도성 폴리머 또는 전도성 세라믹), 탄소질 층(예를 들어, 탄소), 확산 배리어 층(예를 들어, Ti), 금속화 층(예를 들어, 스퍼터링된 Cu) 및 금속 접촉 사이에서 알루미늄 코어 층(1506)에 전도성을 제공한다. 여기서, 알루미늄 코어 층(1506)의 상이한 부분들은 도 14에 도시된 평면 밖의 부분들을 통해 및/또는 도 14에 도시된 다중 단자 커패시터 장치(1500) 위 및/또는 아래에 위치된 별도의 접지 평면을 통해 서로 전기적으로 통신할 수 있다. 유사하게, 스루 비아(1545)는 도 14에 도시된 평면 외부의 상단 접촉 부분을 통해 및/또는 도 14에 도시된 다중 단자 커패시터 장치(1500) 위 및/또는 아래에 위치된 별도의 전력 평면을 통해 블라인드 비아(1535)와 전기적으로 통신할 수 있다. 유사하게, 도 13a 및 도 13b에서, 블라인드 비아(1440A/1440B)는 스루 비아의 위치를 구성하도록 배열된다. 이들 구성은 100 pH 미만의 유효 루프 인덕턴스(effective loop inductance)를 달성하도록 비아 위치 및 피치를 선택하는데 유용하다.
이러한 예 및 본 명세서의 다른 곳에서 설명된 다중 단자 커패시터는 임의의 바람직한 구성으로 3 차원으로 기하학적으로 배열될 수 있다. 예를 들어, 도 15는 서로 전기적으로 절연되고 상이한 형상 및 면적을 갖는 상이한 커패시터 장치(1605)의 캐플릿 구성(caplet architecture)(1600)의 오버헤드 뷰를 제공한다. 이들 개별 커패시터 장치(1605)는 커패시터 장치(1605)의 맞춤형 형상 및 배열을 허용할 수 있는, 아래에서 더 상세히 설명되는 바와 같이 트렌칭을 사용하여 준비될 수 있다. 예를 들어, 격리된 커패시터 장치(1605)는 그리드 구조에 국한될 필요가 없고 로드 밸런싱 작동(load balancing operation)에 유용할 수 있는 것과 같이 상이한 커패시터를 제공하기 위해서 상이한 영역을 나타낼 수 있다.
몇몇 예에서, 다중 단자 커패시터 장치는 최대 1,000 개의 개별 단자를 가질 수 있다. 또한, 설명된 구성은 단면 또는 양면이 될 수 있으므로 다중 단자 커패시터 장치의 한쪽 또는 양쪽에 있는 단자에 연결될 수 있다.
도 16은 표면 실장 다중 단자 커패시터 구조(surface-mounted multi-terminal capacitor structure)(1805)의 평면도(1800)를 도시한다. 확대 삽입도(1850)는 다중 단자 커패시터 구조의 내부 구성 요소를 보호/패키징하기 위한 상단 몰딩 구조(1855)를 갖는 표면 실장 다중 단자 커패시터 구조(1805)의 예시적인 단면도를 도시한다.
본 명세서에 설명된 다중-단자 커패시터 장치는 또한, 커패시터 단자들 사이(즉, 중앙 알루미늄 코어 전극과 전도성 재료 전극 사이)의 개선된 전기 절연을 제공할 수 있다. 예를 들어, 스루 비아가 비아-최종 처리 방식에 따라 준비되는 경우, 두 개의 커패시터 전극 사이 및/또는 인접한 커패시터 구조 사이의 단락 위험이 증가할 수 있다. 도 17은 스루 비아(1905)가 커패시터 구조를 통해 천공되고 후속적으로 전도체로 채워지는 비아-최종 처리 방식에 따라 제조된 다중 단자 커패시터 장치(1900)의 구성요소의 개략적인 단면도를 제공한다. 전도체가 그러한 스루 비아(1900)에 존재할 때, 전도체는 예를 들어 알루미늄 코어 층(1906)과 전도성 재료 층(1915) 사이에 전도성 경로/단락 회로를 제공할 수 있다.
몇몇 경우에, 비아 우선 처리 방식에 따라 다중 단자 커패시터 구조를 준비하면 중앙 알루미늄 코어 전극의 표면에 유전체 층이 형성되어 우수한 절연 층을 제공할 수 있기 때문에 이러한 단락 위험을 줄일 수 있다. 도 18은 비아 우선 처리 방식에 따른 다중 단자 커패시터 장치의 준비의 공정 흐름을 제공한다. 초기에, 고 표면적 층(2009)을 갖는 알루미늄 코어 층(2006)은 스루 비아 천공된다. 그 다음에, 구조물은 예를 들어, 절연 Al2O3 양극 산화 층(2012)을 준비하기 위해서 양극 산화되어 알루미늄 코어 층(2006)과 스루 비아를 마주하는 고 표면적 층(2009)의 표면을 보호할 수 있다. 그 다음 양극 산화 층은 최대 커패시턴스를 위해 양극 산화 층(2012)의 표면 주위에 완전한 커버리지를 다시 제공할 수 있는 전도성 재료 층(2015)으로 코팅될 수 있다. 탄소질 층(2018) 및 금속 시드 층(2021)이 그 다음 준비될 수 있다. 몇몇 경우에, 탄소질 층(2018) 및 금속 시드 층(2021)은 적어도 부분적으로 스루 비아를 채울 수 있다.
비아 우선 처리의 사용은 또한 다른 이점을 제공할 수 있다. 예를 들어, 비아 우선 처리는 더 컴팩트하고 소형화된 구성을 허용하여 다중 단자 커패시터 장치에서 개별 커패시터 요소의 수 밀도(number density)를 증가시킬 수 있다. 도 19a는 비아-최종 처리 방식에 따라 준비된 예시적인 다중 단자 커패시터 장치(2100A)의 개략적인 단면도를 제공하고, 도 19a는 비아-최종 처리 방식에 따라 준비된 예시적인 다중 단자 커패시터 장치(2100B)의 개략적인 단면도를 제공한다. 다중 단자 커패시터 장치(2100A)에서, 능동 커패시터 요소와 접촉하는 랜딩 패드(2115A)와 스루 비아(2110A) 사이에 비교적 큰 틈새(2105A)가 도시된다. 이러한 틈새(2105A)는 랜딩 패드(2115A)와 스루 비아(2110A)가 다른 시점에 준비되기 때문에 필요할 수 있다. 예를 들어, 스루 비아(2110A)는 랜딩 패드(2115A)가 도포될 때 이미 채워질 수 있다. 도 19b를 참조하면, 스루 비아(2110B)와 랜딩 패드(2115B) 사이에 훨씬 더 작은 틈새(2105B)가 도시된다. 몇몇 경우에, 틈새는 도 11에 도시된 소형화된 다중 단자 커패시터 장치(1200)의 구성과 유사하게, 스루 비아(2110B) 및 랜딩 패드(2115B)가 중첩될 수 있도록 심지어 0일 수 있다.
다중 단자 커패시터 장치의 대안적인 구성은 블라인드 비아가 아닌 스루 비아를 사용하여 중앙 알루미늄 코어 층과 접촉하는 것이다. 도 20은 다중 단자 커패시터 장치(2200)의 개략적인 단면도를 제공한다. 예를 들어, 도 20은 중앙 알루미늄 코어 층(2206)과 접촉하기 위한 스루 비아(2240)의 사용을 도시하며, 이는 블라인드 비아(1140)가 알루미늄 코어 층(1106)과 접촉하기 위해 사용되는 도 10에 도시된 구성과 비교된다. 몇몇 경우에, 스루 비아를 사용하는 것이 2 개의 블라인드 비아를 사용하는 것보다 더 단순화된 구성을 제공할 수 있다.
다중-단자 커패시터 장치를 구성하기 위해서 상이한 트렌칭 구성이 또한 사용될 수 있다. 예를 들어, 트렌칭을 위한 한 가지 옵션은 중심 코어 층에서 종료되는 트렌치를 생성하는 것인데, 이는 중심 코어 층이 연속 전극으로 사용될 수 있도록 허용한다. 도 21은 연속 트렌칭 방식을 사용하여 다중 단자 커패시터 장치(2300)를 준비하는 공정 흐름을 제공한다. 트렌치(2305)는 인접한 장치의 전도성 재료 전극을 서로 분리하도록 생성된다. 후속적으로, 트렌치(2305)는 절연 재료(2310)와 같이 채워진다. 그러한 구성은 역 바이어스 구성(reverse bias configuration)을 채용할 수 있고/있거나 역 바이어스 안정성을 요구할 수 있다.
트렌칭을 위한 대안적인 옵션은 전체 커패시터 스택을 통해 천공되는 트렌치를 생성하는 것이다. 도 22는 이산화된 트렌칭 방식을 사용하여 다중 단자 커패시터 장치(2400)를 준비하는 공정 흐름을 제공한다. 여기에서, 베이스 장치는 처리 기판(2405) 상에 위치되고 중앙 코어 층은 트렌치(2410)에 의해 이산화되어, 상이한 인접한 커패시터 장치들의 완전히 독립적인 작동을 초래할 수 있다. 그 다음, 트렌치(2410)는 절연 재료(2415)로 채워지고 처리 기판은 접촉 패드의 준비를 위해 제거된다. 도 12에 도시된 다양한 구성과 유사하게 연속적 또는 이산화된 상부 금속 층이 사용될 수 있다.
다중 구성요소 커패시터 장치의 베이스 구조를 만든 후 트렌칭을 수행함으로써, 결과적인 개별 커패시터 요소는 개별적으로 테스트되어 문제가 있는 요소 및 양호하거나 작동 가능한 요소를 식별할 수 있다. 모든 개별 커패시터 요소가 필요하지 않은 경우 문제가 있는 요소를 식별하고 작동 가능한 커패시터 요소만을 사용할 수 있다. 몇몇 경우에, 작동 가능한 요소가 개별화되어 원하는 구조의 새로운 장치로 구축할 수 있다.
이러한 예 및 본 개시의 다른 곳에서 설명된 다중 단자 커패시터 장치는 다양한 구성으로 사용될 수 있다. 몇몇 경우에, 인접한 커패시터는 병렬로 연결되어 추가 커패시턴스 구조를 생성할 수 있다. 몇몇 경우에, 인접한 커패시터는 직렬로 연결될 수 있다. 선택적으로, 추가적인 유연성과 면적 커패시턴스 밀도를 제공하기 위해서 상이한 평면 양면 다중 단자 커패시터 장치가 상하로 적층될 수 있다.
예시적인 양태
아래에서 사용되는 바와 같이, 일련의 양태(예를 들어, "양태 1 내지 양태 4") 또는 열거되지 않은 그룹의 양태(예를 들어, "임의의 이전 또는 후속 양태")에 대한 언급은 이들 양태 각각이 분리된 것임을 언급하는 것으로 이해해야 한다(예를 들어, "양태 1 내지 양태 4"는 "양태 1, 양태 2, 양태 3 또는 양태 4"로서 이해해야 한다).
양태 1은 단일 장치 층에 배열된 복수의 개별 커패시터로서, 개질된 알루미늄 호일을 포함하는 제 1 전극; 산화알루미늄을 포함하고, 제 1 전극과 등각인 유전체 층; 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함하는 복수의 개별 커패시터; 그리고 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자로서, 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉하고 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉하는 복수의 커패시터 단자를 포함하는 다중 단자 커패시터 장치이다.
양태 2는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터는 연속적인 제 1 전극을 포함하고, 연속적인 제 1 전극은 개질된 알루미늄 호일을 포함하고, 연속적인 제 1 전극은 복수의 개별 커패시터 각각의 제 1 전극에 대응하며; 복수의 개별 커패시터는 연속적인 제 1 전극과 등각인 연속적인 유전체 층을 포함하고, 연속 유전체 층은 산화알루미늄을 포함하고, 연속 유전체 층은 복수의 개별 커패시터 각각의 유전체 층에 대응하며; 복수의 개별 커패시터는 연속 유전체 층과 각각 등각 접촉하는 복수의 개별 제 2 전극을 포함하고, 복수의 개별 제 2 전극 각각은 전도성 재료를 포함하고, 복수의 개별 제 2 전극의 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리되고, 복수의 개별 제 2 전극의 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 2 전극에 대응한다.
양태 3은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 연속적인 제 1 전극은 1 mm 내지 100 mm의 측면 치수를 가진다.
양태 4는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 제 2 전극이 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가진다.
양태 5는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 간격은 1 ㎛ 내지 10 mm이다.
양태 6은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터는 복수의 개별 제 1 전극을 포함하고, 복수의 개별 제 1 전극 각각은 개질된 알루미늄 호일을 포함하고, 복수의 개별적인 제 1 전극들 각각은 간격만큼 인접한 개별적인 제 1 전극들로부터 공간적으로 분리되고, 복수의 개별적인 제 1 전극들 각각은 복수의 개별 커패시터들의 상이한 개별 커패시터들의 제 1 전극에 대응하며; 복수의 개별 커패시터는 복수의 개별 유전체 층을 포함하고, 복수의 개별 유전체 층 각각은 대응하는 개별 제 1 전극과 등각이고, 복수의 개별 유전체 층 각각은 산화알루미늄을 포함하고, 복수의 개별 유전체 층의 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응하며; 복수의 개별 커패시터는 복수의 개별 유전체 층 각각과 등각 접촉하는 연속적인 제 2 전극을 포함하고, 연속적인 제 2 전극은 전도성 재료를 포함하고, 연속적인 제 2 전극은 복수의 개별 커패시터 각각의 제 2 전극에 대응한다.
양태 7은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 연속적인 제 2 전극은 1 mm 내지 100 mm의 측면 치수를 가진다.
양태 8은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 제 1 전극이 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가진다.
양태 9는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 간격은 1 ㎛ 내지 10 mm이다.
양태 10은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터 각각은 복수의 개별 제 1 전극을 포함하고, 복수의 개별 제 1 전극 각각은 개질된 알루미늄 호일을 포함하고, 복수의 개별적인 제 1 전극들 각각은 간격만큼 인접한 개별적인 제 1 전극들로부터 공간적으로 분리되고, 복수의 개별적인 제 1 전극들 각각은 복수의 개별 커패시터들의 상이한 개별 커패시터들의 제 1 전극에 대응하며; 복수의 개별 커패시터 각각은 복수의 개별 유전체 층을 포함하고, 복수의 개별 유전체 층 각각은 대응하는 개별 제 1 전극과 등각이고, 복수의 개별 유전체 층 각각은 산화알루미늄을 포함하고, 복수의 개별 유전체 층 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응하며; 복수의 개별 커패시터 각각은 복수의 개별 제 2 전극을 포함하고, 복수의 개별 제 2 전극 각각은 대응하는 개별 유전체 층과 등각 접촉하고, 복수의 개별 제 2 전극 각각은 전도성 재료를 포함하고, 복수의 개별 제 2 전극의 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리되고, 복수의 개별 제 2 전극의 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 2 전극에 대응한다.
양태 11은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별적인 제 1 전극 및 복수의 개별적인 제 2 전극은 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가진다.
양태 12는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 간격은 1 ㎛ 내지 10 mm이다.
양태 13은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 적층된 구성에서 단일 장치 층에 인접하게 위치된 하나 이상의 추가 장치 층을 더 포함하고, 하나 이상의 추가 장치 층 각각은 복수의 추가 개별 커패시터를 포함하고, 각각의 추가 개별 커패시터는: 개질된 알루미늄 호일을 포함하는 추가의 제 1 전극, 추가의 제 1 전극과 등각이고 산화알루미늄을 포함하는 추가의 유전체 층, 및 추가 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 추가의 제 2 전극을 포함하며; 하나 이상의 추가 제 1 전극 단자 및 하나 이상의 추가 제 2 전극 단자를 포함하는 추가의 복수의 커패시터 단자를 더 포함하고, 각각의 추가 제 1 전극 단자는 하나 이상의 추가 제 1 전극과 전기적으로 접촉하고 각각의 추가 제 2 전극 단자는 하나 이상의 추가 제 2 전극과 전기적으로 접촉한다.
양태 14는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 단일 장치 층 및 하나 이상의 추가 장치 층은 동일한 면적 풋프린트를 차지하도록 적층된다.
양태 15는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 다중-단자 커패시터 장치의 총 커패시턴스는 단일 장치 층에 의해 제공되는 제 1 커패시턴스와 하나 이상의 추가 장치 층에 의해 제공되는 추가 커패시턴스의 합이다.
양태 16은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 개질된 알루미늄 호일은 에칭된 알루미늄 호일을 포함한다.
양태 17은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 개질된 알루미늄 호일은 알루미늄 호일의 상단 표면, 알루미늄 호일의 하단 표면, 또는 알루미늄 호일의 상단 표면과 하단 표면 모두에 에칭되는 알루미늄 호일과 같은 하나 또는 모두의 표면에 에칭되는 알루미늄 호일을 포함한다.
양태 18은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 에칭된 알루미늄 호일은 개질된 알루미늄 호일 내의 오목한 영역에 대응하는 복수의 터널을 포함하고, 유전체 층은 복수의 터널 내에서 연장되고 그 내부의 표면을 등각으로 코팅한다.
양태 19는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 1 전극은 80% 초과의 순도를 갖는 알루미늄을 포함한다.
양태 20은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 1 전극은 5 ㎛ 내지 500 ㎛의 두께를 가진다.
양태 21은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 1 전극은 100 mm2/mm3 내지 10,000 mm2/mm3의 체적 표면적을 나타낸다.
양태 22는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 개질된 알루미늄 호일이 알루미늄 호일 기재에 의해 지지되고 물리적 및 전기적으로 접촉하는 소결 알루미늄 분말을 포함하거나, 개질된 알루미늄 호일이 임의의 다른 고 표면적 재료 구조를 포함한다.
양태 23은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 개질된 알루미늄 호일이 알루미늄 호일에 의해 지지되고 물리적 및 전기적 접촉으로 알루미늄 호일과 접촉하는 기상 증착된 알루미늄, 산화알루미늄, 티타늄, 또는 산화티타늄을 포함한다.
양태 24는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 기상 증착된 알루미늄, 산화알루미늄, 티타늄, 또는 산화티타늄은 글랜싱 각도 증착 공정(glancing angle deposition process)을 사용하여 증착된다.
양태 25는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 1 전극은 Ti, Zr, Si, Mg, Cu, Ta, Ba, 또는 Ce로부터 선택된 하나 이상의 합금 원소 또는 도펀트를 포함하는 알루미늄 합금을 포함한다.
양태 26는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 유전체 층은 Ti, Zr, Si, Mg, Cu, Ta, Ba 또는 Ce의 산화물과 같은 하나 이상의 다른 산화물로 도핑된 산화 알루미늄을 포함한다.
양태 27은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 유전체 층은 5 내지 1000의 유전체 상수를 가진다.
양태 28은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 유전체 층은 3 nm 내지 1000 nm의 두께를 가진다.
양태 29는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 유전체 층은 개질된 알루미늄 호일을 양극 산화하는 것을 포함하는 공정을 통해 형성된다.
양태 30은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 전도성 재료는 폴리피롤, 폴리티오펜, 폴리아닐린, 폴리아세틸렌, 폴리페닐렌, 폴리(p-페닐렌-비닐렌), PEDOT:PSS(폴리(3,4- 에틸렌디옥시티오펜) 폴리스티렌 술포네이트), 또는 P3HT(폴리(3-헥실티오펜-2,5-디일)), 또는 금속, 또는 TiN과 같은 전도성 세라믹 중 하나 이상과 같은 전도성 폴리머이다.
양태 31은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 전도성 재료는 제 1 전극의 비-평면 영역을 등각으로 코팅하고 유전체 층에 의해 제 1 전극으로부터 분리된다.
양태 32는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 2 전극은 5 nm 내지 50 μm의 두께를 가진다.
양태 33은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터는 각각 0.05 μF/mm2 내지 25 μF/mm2의 커패시턴스 밀도를 나타냅니다.
양태 34는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터의 각각은 독립적으로 전기적으로 주소 지정 가능하다.
양태 35는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터는 각각 독립적인 측면 치수를 가진다.
양태 36은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터는 각각 독립적으로 0.1 mm2 내지 2500 mm2의 풋프린트를 가진다.
양태 37은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 단일 장치 층의 두께는 50 μm 내지 500μm이다.
양태 38은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터를 지지하는 기판 또는 전사 테이프를 더 포함한다.
양태 39는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 2 전극은 전도성 재료와 물리적으로 접촉하는 전도성 탄소질 층을 더 포함한다.
양태 40은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 전도성 탄소질 층은 카본 블랙, 흑연, 탄소계 잉크, 폴리머 결합제, 스퍼터링된 탄소, 또는 탄소-폴리머 복합재 중 하나 이상을 포함한다.
양태 41은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 전도성 탄소질 층은 100 nm 내지 100 ㎛의 두께를 가진다.
양태 42는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 2 전극은 전도성 재료와 전기적으로 접촉하는 확산 배리어 층을 더 포함한다.
양태 43은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 확산 배리어 층은 Ti, W, Cr, Ti-W, TaN 또는 Co-W를 포함한다.
양태 44는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 확산 배리어 층은 10 nm 내지 2500 nm의 두께를 가진다.
양태 45는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 2 전극은 전도성 재료와 전기적으로 접촉하는 금속화 층을 더 포함한다.
양태 46은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 금속화 층은 Ag, Au, Cu, Pt, Pd, 및/또는 이들의 복합물 또는 합금, 폴리머, 에폭시, 실리콘, 또는 플루오로엘라스토머를 포함한다.
양태 47은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 금속화 층은 100 nm 내지 2500 nm의 두께를 가진다.
양태 48은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 제 2 전극은 전도성 재료와 전기적으로 접촉하는 금속 접촉 층을 더 포함한다.
양태 49는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 금속 접촉 층은 Cu 또는 Ag를 포함한다.
양태 50은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 금속 접촉 층은 0.5 ㎛ 내지 50 ㎛의 두께를 가진다.
양태 51은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 개별 커패시터에 인접하게 위치된 유전체 평탄화 층을 더 포함한다.
양태 52는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 전도체 충전 비아를 더 포함하고, 각각의 전도체 충전 비아는 유전체 평탄화 층을 통해 연장되고, 각각의 전도체 충전 비아는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기 접촉을 제공한다.
양태 53은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 유전체 평탄화 층은 1 ㎛ 내지 100 ㎛의 두께를 가진다.
양태 54는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 인접한 개별 커패시터를 분리하는 간격으로 절연 재료를 더 포함한다.
양태 55는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 복수의 전도체 충전 비아를 더 포함하고, 각각의 전도체 충전 비아는 인접한 개별 커패시터를 분리하는 간격 내에 위치되고 절연 재료를 통해 연장되며, 비아가 채워진 각각의 전도체는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기 접촉을 제공한다.
양태 56은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 인접한 개별 커패시터를 분리하는 간격은 1 ㎛ 내지 10 mm이다.
양태 57은 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치로서, 단일 장치 층은 5 cm보다 큰 곡률 반경을 나타내는 평면 구성 또는 곡면 구성으로 있다.
양태 58은 커패시터를 제공하는 단계로서, 커패시터는: 개질된 알루미늄 호일을 포함하는 제 1 전극, 산화알루미늄을 포함하는 제 1 전극과 등각인 유전체 층, 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함하는 단계; 단일 장치 층에 배열된 복수의 개별 커패시터를 형성하기 위해서 커패시터의 부분을 제거하도록 커패시터를 패터닝하는 단계; 및 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자를 제공하는 단계를 포함하는 방법으로서, 하나 이상의 제 1 전극 단자의 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉하고, 하나 이상의 제 2 전극 단자의 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉함으로써, 다중 단자 커패시터 장치를 생성한다.
양태 59는 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 개질된 알루미늄 호일을 제공하는 단계; 개질된 알루미늄 호일을 양극 산화 처리하는 단계로서, 양극 산화 처리는 제 1 전극과 등각인 유전체 층을 생성하는, 단계; 및 유전체 층에 인접하게 전도성 재료를 배열하는 단계를 포함한다.
양태 60은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 전도성 재료 위에 전도성 탄소질 층을 증착하는 단계; 전도성 재료 위에 확산 배리어 층을 증착하는 단계; 또는 전도성 재료 위에 금속화 층을 증착하는 단계를 포함한다.
양태 61은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 유전체 층에 인접하게 전도성 재료를 배열하기 전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함한다.
양태 62는 임의의 이전 또는 이후 양태의 방법으로서, 개질된 알루미늄 호일이 유전체 층에 인접하게 전도성 재료를 배열하기 전에 패터닝된다.
양태 63은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 개질된 알루미늄 호일을 양극 산화 처리하기 전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함한다.
양태 64는 임의의 이전 또는 이후 양태의 방법으로서, 개질된 알루미늄 호일이 양극 산화 처리되기 전에 개질된 알루미늄 호일이 패터닝된다.
양태 65는 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 레이저 에칭 또는 레이저 절제 공정을 사용하여 개질된 알루미늄 호일을 패터닝하는 단계를 포함한다.
양태 66은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 패터닝하는 단계는 복수의 개별 제 1 전극을 생성하기 위해 제 1 전극을 패터닝하는 단계; 복수의 개별 유전체 층을 생성하기 위해 유전체 층을 패터닝하는 단계; 또는 복수의 개별 제 2 전극을 생성하기 위해 제 2 전극을 패터닝하는 단계 중 하나 이상을 포함한다.
양태 67은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 패터닝하는 단계는 커패시터를 마스킹 및 에칭하는 단계; 커패시터에 레이저 에칭 또는 레이저 절제 공정을 가하는 단계; 또는 커패시터를 기계적으로 다이싱하는 단계 중 하나 이상을 포함한다.
양태 68은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 패터닝하는 단계는 폴리머 격리 브리지 패턴을 증착하는 단계; 및 폴리머 격리 브리지 패턴 내에 포함되도록 전도성 재료를 증착하는 단계를 포함한다.
양태 69는 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 패터닝하는 단계는 폴리머 마이크로디스펜싱 또는 마이크로프린팅으로 폴리머 격리 브리지 패턴을 증착하는 단계; 및 전도성 재료가 폴리머 격리 브리지 패턴 내에 포함되도록 마이크로디스펜싱 또는 마이크로프린팅으로 증착하는 단계를 포함한다.
양태 70은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 마스킹 및 에칭하는 단계는 포토레지스트로 제 2 전극을 마스킹하는 단계; 및 마스킹되지 않은 제 2 전극 부분의 습식 에칭 또는 마스킹되지 않은 이차 전극 부분의 플라즈마 에칭에 의해 복수의 개별 제 2 전극을 생성하는 단계를 포함한다.
양태 71은 임의의 이전 또는 이후 양태의 방법으로서, 개질된 알루미늄 호일은 알루미늄 코어 층, 개질된 상단 표면 및 개질된 하단 표면을 포함하고; 개질된 알루미늄 호일을 양극 산화 처리하는 단계로서, 양극 산화 처리는 개질된 상단 표면 및 개질된 하단 표면 상에 그리고 이와 등각인 유전체 층을 생성하는, 단계; 및 유전체 층에 인접하게 전도성 재료를 배열하는 단계를 포함한다.
양태 72는 임의의 이전 또는 이후 양태의 방법으로서, 전도성 재료 위에 전도성 탄소질 층을 증착하는 단계; 전도성 재료 위에 확산 배리어 층을 증착하는 단계; 또는 전도성 재료 위에 금속화 층을 증착하는 단계 중 하나 이상을 포함한다.
양태 73은 임의의 이전 또는 이후 양태의 방법으로서, 유전체 층에 인접하게 전도성 재료를 배열하기 전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함한다.
양태 74는 임의의 이전 또는 이후 양태의 방법으로서, 개질된 알루미늄 호일을 양극 산화 처리하기 전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함한다.
양태 75는 임의의 이전 또는 이후 양태의 방법으로서, 레이저 에칭 또는 레이저 절제 공정을 사용하여 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함한다.
양태 76은 임의의 이전 또는 이후 양태의 방법으로서, 커패시터를 제공하는 단계는 임의의 이전 또는 이후 양태의 방법을 포함한다.
양태 77은 다중 단자 커패시터 장치를 포함하는 다중 구성요소 장치로서, 다중 단자 커패시터 장치는 개질된 알루미늄 호일을 포함하는 제 1 전극; 산화알루미늄을 포함하고, 제 1 전극과 등각인 유전체 층; 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함하는 복수의 개별 커패시터; 그리고 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자로서, 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉하고 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉하는 복수의 커패시터 단자; 그리고 하나 이상의 회로 구성요소로서, 하나 이상의 회로 구성요소 중 적어도 하나는 복수의 커패시터 단자 중 적어도 하나의 커패시터 단자와 전기적으로 통신하도록 위치되는, 하나 이상의 회로 구성요소를 포함한다.
양태 79는 양면 커패시터 장치로서, 상기 장치는 개질된 알루미늄 호일을 포함하는 제 1 전극으로서, 개질된 알루미늄 호일은 알루미늄 코어 층, 개질된 상단 표면 및 개질된 하단 표면을 포함하는, 제 1 전극; 산화알루미늄을 포함하는 제 1 전극과 등각인 유전체 층; 및 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함한다.
양태 80은 임의의 이전 또는 이후 양태의 장치로서, 장치는 임의의 이전 또는 이후 양태의 다중 단자 커패시터 장치 또는 그의 구성요소를 포함한다.
양태 81은 임의의 이전 또는 이후 양태의 장치로서, 이전 또는 이후 양태의 방법으로 만들어진다.
양태 82는 임의의 이전 또는 이후 양태의 방법으로서, 임의의 이전 또는 이후 양태의 장치를 제조하는 방법을 포함한다.
양태 83은 임의의 이전 또는 이후 양태의 장치로서, 이전 또는 이후 양태의 방법으로 만들어진다.
위에 인용된 모든 특허, 공보 및 초록은 그 전체가 원용에 의해 본 명세서에 포함된다. 예시된 실시예를 포함하는 실시예에 대한 이전의 설명은 예시 및 설명의 목적으로만 제시되었으며, 개시된 정확한 형태를 모두 망라하거나 제한하려는 의도가 아니다. 본 발명의 수많은 수정, 개조 및 사용이 당업자에게 자명할 것이다.
Claims (113)
- 장치로서,
복수의 커패시터를 포함하고, 복수의 커패시터 중 커패시터는:
상단 다공성 표면 및 하단 다공성 표면을 포함하는 알루미늄 기판을 포함하는 제 1 전극,
상단 다공성 표면에 등각인 상단 유전체 층 및 하단 다공성 표면에 등각인 하부 유전체 층, 및
(i) 상단 유전체 층 상에 배치된 하나 이상의 다른 상단 층 및 (ii) 하단 유전체 층 상에 배치된 하나 이상의 다른 하단 층을 포함하는 제 2 전극을 포함하며,
제 1 전극, 제 2 전극, 및 상단 유전체 층 또는 하단 유전체 층은 실질적으로 동일한 (i) 면적 풋프린트 및 (ii) 면적 기하학적 구조를 가지며;
복수의 커패시터의 하나 이상의 제 1 전극과 전기적으로 접촉하는 하나 이상의 제 1 전극 단자 및 복수의 커패시터의 하나 이상의 제 2 전극과 전기적으로 접촉하는 하나 이상의 제 2 전극 단자를 포함하는 복수의 단자를 포함하는,
장치. - 제 1 항에 있어서,
알루미늄 기판은 상단 다공성 표면과 하단 다공성 표면 사이에 배치된 중실 알루미늄 코어를 포함하는,
장치. - 제 1 항에 있어서,
복수의 커패시터의 커패시터는 제 2 전극의 하나 이상의 다른 상단 층 및 제 2 전극의 하나 이상의 다른 하단 층과 전기적으로 접촉하는 스루 비아를 더 포함하는,
장치. - 제 1 항에 있어서,
복수의 커패시터의 커패시터는 제 2 전극의 하나 이상의 다른 상단 층 또는 하나 이상의 다른 하단 층과 전기적으로 접촉하지만 둘 다와 전기적으로 접촉하지 않는 블라인드 비아를 더 포함하는,
장치. - 제 1 항에 있어서,
복수의 커패시터 중 커패시터는 제 1 전극과 전기적으로 접촉하는 블라인드 비아를 더 포함하는,
장치. - 제 1 항에 있어서,
복수의 커패시터 중 커패시터는 제 1 전극과 전기적으로 접촉하는 스루 비아를 더 포함하는,
장치. - 제 1 항에 있어서,
기하학적 구조는 정사각형, 직사각형 또는 비스듬한 형상인,
장치. - 제 1 항에 있어서,
하나 이상의 제 1 전극 단자는 상단 제 1 전극 단자 및 하단 제 1 전극 단자를 포함하고, 하나 이상의 제 2 전극 단자는 적어도 상단 제 2 전극 단자 및 하단 제 2 전극 단자를 포함하고, 상단 제 1 전극 단자는 상단 제 2 전극 단자와 동일 평면에 있고 하단 제 1 전극 단자는 하단 제 2 전극 단자와 동일 평면에 있는,
장치. - 제 1 항에 있어서,
커패시터의 제 1 전극 및 제 2 전극은 커패시터와 인접한 커패시터 사이의 체적을 실질적으로 채우는 전기 절연 유전체에 의해서 복수의 커패시터 중 인접한 커패시터의 인접한 제 1 전극 및 인접한 제 2 전극으로부터 전기적으로 및 물리적으로 격리되는,
장치. - 제 1 항에 있어서,
복수의 커패시터는 장치 내의 단일 층에 배열되는,
장치. - 제 1 항에 있어서,
커패시터의 제 2 전극은 복수의 커패시터 중 인접한 커패시터의 인접한 제 2 전극으로부터 약 10 밀리미터 미만인,
장치. - 제 1 항에 있어서,
제 1 전극은 복수의 커패시터에 공통인,
장치. - 제 1 항에 있어서,
제 2 전극은 복수의 커패시터에 공통인,
장치. - 제 1 항에 있어서,
상단 유전체 층 또는 하단 유전체 층은 산화알루미늄을 포함하는,
장치. - 제 14 항에 있어서,
상단 유전체 층 또는 하단 유전체 층은 추가 산화물로 도핑되는,
장치. - 제 1 항에 있어서,
상단 유전체 층 또는 하단 유전체 층은 약 3 나노미터(nm) 내지 약 100 nm의 두께를 가지는,
장치. - 제 1 항에 있어서,
제 1 전극은 티타늄을 포함하는,
장치. - 제 1 항에 있어서,
제 1 전극은 약 5 마이크로미터(um) 내지 약 1000 um의 두께를 가지는,
장치. - 제 1 항에 있어서,
하나 이상의 상단 층은 상단 유전체 층에 등각인 상단 전도성 재료 층을 포함하고 하나 이상의 하단 층은 하단 유전체 층에 등각인 하단 전도성 재료 층을 포함하는,
장치. - 제 19 항에 있어서,
하나 이상의 상단 층 및 하나 이상의 하단 층은 탄소질 층, 확산 배리어 층, 및 금속화 층 중 하나 이상을 더 포함하는,
장치. - 제 19 항에 있어서,
전도성 재료 층 및 하단 전도성 재료 층 각각은 약 5 nm 내지 약 100 um의 두께를 가지는,
장치. - 제 1 항에 있어서,
커패시터는 약 0.1 제곱밀리미터(mm2) 내지 약 2500 mm2의 풋프린트를 가지는,
장치. - 제 1 항에 있어서,
커패시터는 10 kHz에서 적어도 약 2 마이크로패럿/mm2의 커패시턴스 밀도를 가지는,
장치. - 제 1 항에 있어서,
커패시터는 100 kHz에서 적어도 약 1.9 마이크로패럿/mm2의 커패시턴스 밀도를 가지는,
장치. - 제 1 항에 있어서,
제 1 전극 및 제 2 전극 각각은 약 0.1 mm 내지 약 50 mm의 측면 치수를 가지는,
장치. - 방법으로서,
(a) 개질된 알루미늄 호일을 포함하는 제 1 전극,
제 1 전극과 등각이고 산화알루미늄을 포함하는 유전체 층, 및
유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함하는 커패시터를 제공하는 단계;
(b) (a) 단계에 이어서, 커패시터의 부분들을 제거하여 단일 장치 층에 배열된 복수의 개별 커패시터를 형성하도록 커패시터를 패터닝하는 단계; 및
(c) 하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하는 복수의 커패시터 단자를 제공하는 단계로서, 하나 이상의 제 1 전극 단자의 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉하고, 하나 이상의 제 2 전극 단자의 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉함으로써, 다중 단자 커패시터 장치를 생성하는, 단계;를 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 제공하는 단계는
개질된 알루미늄 호일을 제공하는 단계;
개질된 알루미늄 호일을 양극 산화 처리하는 단계로서, 양극 산화 처리는 제 1 전극과 등각인 유전체 층을 생성하는, 단계; 및
유전체 층에 인접하게 전도성 재료를 배열하는 단계를 포함하는,
방법. - 제 27 항에 있어서,
커패시터를 제공하는 단계는
전도성 재료 위에 전도성 탄소질 층을 증착하는 단계;
전도성 재료 위에 확산 배리어 층을 증착하는 단계; 또는
전도성 재료 위에 금속화 층을 증착하는 단계 중 하나 이상을 더 포함하는,
방법. - 제 27 항에 있어서,
커패시터를 제공하는 단계는
유전체 층에 인접하게 전도성 재료를 배열하기 이전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함하는,
방법. - 제 27 항에 있어서,
개질된 알루미늄 호일은 유전체 층에 인접하게 전도성 재료를 배열하기 이전에 패터닝되는,
방법. - 제 27 항에 있어서,
커패시터를 제공하는 단계는
개질된 알루미늄 호일을 양극 산화 처리하기 이전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함하는,
방법. - 제 27 항에 있어서,
개질된 알루미늄 호일이 양극 산화 처리되기 이전에 개질된 알루미늄 호일이 패터닝되는,
방법. - 제 27 항에 있어서,
커패시터를 제공하는 단계는
레이저 에칭 또는 레이저 절제 공정을 사용하여 개질된 알루미늄 호일을 패터닝하는 단계를 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 패터닝하는 단계는
복수의 개별 제 1 전극을 생성하기 위해 제 1 전극을 패터닝하는 단계;
복수의 개별 유전체 층을 생성하기 위해 유전체 층을 패터닝하는 단계; 또는
복수의 개별 제 2 전극을 생성하기 위해 제 2 전극을 패터닝하는 단계 중 하나 이상을 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 패터닝하는 단계는
커패시터를 마스킹 및 에칭하는 단계;
커패시터에 레이저 에칭 또는 레이저 절제 공정을 수행하는 단계; 또는
커패시터를 기계적으로 다이싱하는 단계 중 하나 이상을 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 패터닝하는 단계는
폴리머 격리 브리지 패턴을 증착하는 단계; 및
폴리머 격리 브리지 패턴 내에 포함되도록 전도성 재료를 증착하는 단계를 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 패터닝하는 단계는
폴리머 마이크로디스펜싱 또는 마이크로프린팅으로 폴리머 격리 브리지 패턴을 증착하는 단계; 및
전도성 재료를 폴리머 격리 브리지 패턴 내에 포함되도록 마이크로디스펜싱 또는 마이크로프린팅으로 증착하는 단계를 포함하는,
방법. - 제 26 항에 있어서,
커패시터를 마스킹 및 에칭하는 단계는
포토레지스트로 제 2 전극을 마스킹하는 단계; 및
마스킹되지 않은 제 2 전극 부분의 습식 에칭 또는 마스킹되지 않은 2차 전극 부분의 플라즈마 에칭에 의해서 복수의 개별 제 2 전극을 생성하는 단계를 포함하는,
방법. - 복수의 커패시터를 포함하는 장치로서,
상단 다공성 표면, 하단 다공성 표면을 포함하는 알루미늄 기판을 포함하는 제 1 전극으로서, 제 1 전극은 복수의 커패시터에 공통인, 제 1 전극;
상단 다공성 표면에 등각인 복수의 상단 유전체 영역으로서, 각각의 상단 유전체 영역은 다른 상단 유전체 영역으로부터 격리되는, 복수의 상단 유전체 영역;
하단 다공성 표면에 등각인 복수의 하단 유전체 영역으로서, 각각의 하단 유전체 영역은 다른 하단 유전체 영역으로부터 격리되는, 복수의 하단 유전체 영역;
복수의 전기적으로 절연된 제 2 전극으로서, 복수의 제 2 전극의 제 2 전극은 (i) 복수의 상단 유전체 영역의 상단 유전체 영역 및 (ii) 복수의 하단 유전체 영역의 하단 유전체 영역과 접촉하는, 복수의 전기적으로 절연된 제 2 전극; 및
제 1 전극과 전기적으로 접촉하는 하나 이상의 제 1 전극 단자 및 복수의 제 2 전극과 전기적으로 접촉하는 복수의 제 2 전극 단자를 포함하는 복수의 단자를 포함하며;
복수의 커패시터의 커패시터에 대해서, 제 1 전극, 제 2 전극, 및 상단 유전체 영역 또는 하단 유전체 영역은 실질적으로 동일한 (i) 면적 풋프린트 및 (ii) 면적 기하학적 구조를 가지는,
복수의 커패시터를 포함하는 장치. - 제 39 항에 있어서,
제 1 전극은 복수의 커패시터에 걸쳐 연속적인 중실 알루미늄 코어를 포함하는,
복수의 커패시터를 포함하는 장치. - 제 39 항에 있어서,
제 2 전극은 상단 유전체 영역과 접촉하는 하나 이상의 상단 층 및 하단 유전체 영역과 접촉하는 하나 이상의 하단 층을 포함하고, 장치는 하나 이상의 상단 층 및 하나 이상의 하단 층과 접촉하는 스루 비아를 포함하는,
복수의 커패시터를 포함하는 장치. - 제 41 항에 있어서,
제 2 전극의 하나 이상의 상단 층 또는 하나 이상의 하단 층과 전기적으로 접촉하지만 둘 모두와 전기적으로 접촉하지 않는 블라인드 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 제 39 항에 있어서,
제 1 전극과 전기적으로 접촉하는 블라인드 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 제 39 항에 있어서,
제 1 전극과 전기적으로 접촉하는 스루 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 복수의 커패시터를 포함하는 장치로서,
복수의 제 1 전극으로서, 각각의 제 1 전극은 상단 다공성 표면 및 하단 다공성 표면을 포함하고, 복수의 제 1 전극 중 각각의 제 1 전극은 복수의 제 1 전극 중 다른 제 1 전극과 전기적으로 절연되는, 복수의 제 1 전극;
복수의 제 1 전극의 상단 다공성 표면에 등각인 복수의 상단 유전체 영역 및 복수의 제 1 전극의 하단 다공성 표면에 등각인 복수의 하단 유전체 영역;
복수의 커패시터에 공통인 제 2 전극으로서, 제 2 전극은 복수의 상단 유전체 영역 및 복수의 하단 유전체 영역과 접촉하는, 제 2 전극; 및
복수의 제 1 전극과 전기적으로 접촉하는 복수의 제 1 전극 단자 및 제 2 전극과 전기적으로 접촉하는 하나 이상의 제 2 전극 단자를 포함하는 복수의 단자를 포함하며;
복수의 커패시터의 커패시터에 대해서, 제 1 전극, 제 2 전극, 및 상단 유전체 영역 또는 하단 유전체 영역은 실질적으로 동일한 (i) 면적 풋프린트 및 (ii) 면적 기하학적 구조를 가지는,
복수의 커패시터를 포함하는 장치. - 제 45 항에 있어서,
제 2 전극은 복수의 상단 유전체 영역과 접촉하는 하나 이상의 상단 층 및 복수의 하단 유전체 영역과 접촉하는 하나 이상의 하단 층을 포함하고, 장치는 하나 이상의 상단 층 및 하나 이상의 하단 층과 접촉하는 하나 이상의 스루 비아를 포함하는,
복수의 커패시터를 포함하는 장치. - 제 46 항에 있어서,
제 2 전극의 하나 이상의 상단 층 또는 하나 이상의 하단 층과 전기적으로 접촉하지만 둘 모두와 전기적으로 접촉하지 않는 블라인드 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 제 46 항에 있어서,
각각의 제 1 전극과 전기적으로 접촉하는 블라인드 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 제 46 항에 있어서,
각각의 제 1 전극과 전기적으로 접촉하는 스루 비아를 더 포함하는,
복수의 커패시터를 포함하는 장치. - 다중 단자 커패시터 장치로서,
단일 장치 층에 배열된 복수의 개별 커패시터로서, 각각의 개별 커패시터는:
개질된 알루미늄 호일을 포함하는 제 1 전극,
제 1 전극과 등각이고 산화알루미늄을 포함하는 유전체 층, 및
유전체 층과 등각 접촉하는 전도성 재료를 포함하는 제 2 전극을 포함하며,
제 1 전극, 제 2 전극, 및 유전체 층은 실질적으로 동일한 (i) 면적 풋프린트 및 (ii) 면적 기하학적 구조를 가지는, 복수의 개별 커패시터; 및
하나 이상의 제 1 전극 단자 및 하나 이상의 제 2 전극 단자를 포함하고, 각각의 제 1 전극 단자는 하나 이상의 제 1 전극과 전기적으로 접촉하고 각각의 제 2 전극 단자는 하나 이상의 제 2 전극과 전기적으로 접촉하는 복수의 커패시터 단자를 포함하는;
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터는
연속적인 제 1 전극으로서, 연속적인 제 1 전극은 개질된 알루미늄 호일을 포함하고, 연속적인 제 1 전극은 복수의 개별 커패시터 각각의 제 1 전극에 대응하는, 연속적인 제 1 전극;
연속적인 제 1 전극과 등각인 연속적인 유전체 층으로서, 연속적인 유전체 층은 산화알루미늄을 포함하고, 연속적인 유전체 층은 복수의 개별 커패시터 각각의 유전체 층에 대응하는, 연속적인 유전체 층; 및
연속적인 유전체 층과 각각 등각 접촉하는 복수의 개별 제 2 전극으로서, 복수의 개별 제 2 전극 각각은 전도성 재료를 포함하고, 복수의 개별 제 2 전극의 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리되고, 복수의 개별 제 2 전극의 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 2 전극에 대응하는, 복수의 개별 제 2 전극을 포함하는;
다중 단자 커패시터 장치. - 제 51 항에 있어서,
연속적인 제 1 전극은 1 mm 내지 100 mm의 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 51 항에 있어서,
복수의 개별 제 2 전극은 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 51 항에 있어서,
간격은 1 ㎛ 내지 10 mm인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터는
복수의 개별 제 1 전극으로서, 복수의 개별 제 1 전극 각각은 개질된 알루미늄 호일을 포함하고, 복수의 개별적인 제 1 전극 각각은 간격만큼 인접한 개별적인 제 1 전극으로부터 공간적으로 분리되고, 복수의 개별적인 제 1 전극 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 1 전극에 대응하는, 복수의 개별 제 1 전극;
복수의 개별 유전체 층으로서, 복수의 개별 유전체 층 각각은 대응하는 개별 제 1 전극과 등각이고, 복수의 개별 유전체 층 각각은 산화알루미늄을 포함하고, 복수의 개별 유전체 층 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응하는, 복수의 개별 유전체 층; 및
복수의 개별 유전체 층 각각과 등각 접촉하는 연속적인 제 2 전극으로서, 연속적인 제 2 전극은 전도성 재료를 포함하고, 연속적인 제 2 전극은 복수의 개별 커패시터 각각의 제 2 전극에 대응하는, 연속적인 제 2 전극을 포함하는;
다중 단자 커패시터 장치. - 제 55 항에 있어서,
연속적인 제 2 전극은 1 mm 내지 100 mm의 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 55 항에 있어서,
복수의 개별 제 1 전극은 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 55 항에 있어서,
간격은 1 ㎛ 내지 1 mm인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터 각각은
복수의 개별 제 1 전극으로서, 복수의 개별 제 1 전극 각각은 개질된 알루미늄 호일을 포함하고, 복수의 개별적인 제 1 전극 각각은 간격만큼 인접한 개별적인 제 1 전극으로부터 공간적으로 분리되고, 복수의 개별적인 제 1 전극 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 제 1 전극에 대응하는, 복수의 개별 제 1 전극;
복수의 개별 유전체 층으로서, 복수의 개별 유전체 층 각각은 대응하는 개별 제 1 전극과 등각이고, 복수의 개별 유전체 층 각각은 산화알루미늄을 포함하고, 복수의 개별 유전체 층 각각은 복수의 개별 커패시터의 상이한 개별 커패시터의 유전체 층에 대응하는, 복수의 개별 유전체 층; 및
복수의 개별 제 2 전극으로서, 복수의 개별 제 2 전극 각각은 대응하는 개별 유전체 층과 등각 접촉하고, 복수의 개별 제 2 전극 각각은 전도성 재료를 포함하고, 복수의 개별 제 2 전극 각각은 간격만큼 인접한 개별 제 2 전극으로부터 공간적으로 분리되고, 복수의 개별 제 2 전극 각각은 복수의 개별 커패시터 중 상이한 개별 커패시터의 제 2 전극에 대응하는, 복수의 개별 제 2 전극을 포함하는;
다중 단자 커패시터 장치. - 제 59 항에 있어서,
복수의 개별적인 제 1 전극 및 복수의 개별적인 제 2 전극은 각각 독립적으로 0.1 mm 내지 50 mm의 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 59 항에 있어서,
간격은 1 ㎛ 내지 10 mm인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
적층된 구성에서 단일 장치 층에 인접하게 위치된 하나 이상의 추가 장치 층으로서, 하나 이상의 추가 장치 층 각각은 복수의 추가 개별 커패시터를 포함하고, 각각의 추가 개별 커패시터는:
개질된 알루미늄 호일을 포함하는 추가의 제 1 전극,
추가의 제 1 전극과 등각이고 산화알루미늄을 포함하는 추가의 유전체 층, 및
추가의 유전체 층과 등각 접촉하는 전도성 재료를 포함하는 추가의 제 2 전극을 포함하는, 하나 이상의 추가 장치 층; 그리고
하나 이상의 추가의 제 1 전극 단자 및 하나 이상의 추가의 제 2 전극 단자를 포함하는 추가의 복수의 커패시터 단자로서, 각각의 추가의 제 1 전극 단자는 하나 이상의 추가의 제 1 전극과 전기적으로 접촉하고 각각의 추가의 제 2 전극 단자는 하나 이상의 추가의 제 2 전극과 전기적으로 접촉하는, 추가의 복수의 커패시터 단자를 포함하는;
다중 단자 커패시터 장치. - 제 62 항에 있어서,
다중-단자 커패시터 장치의 총 커패시턴스는 단일 장치 층에 의해 제공되는 제 1 커패시턴스와 하나 이상의 추가의 장치 층에 의해 제공되는 추가 커패시턴스의 합인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
개질된 알루미늄 호일이 에칭된 알루미늄 호일을 포함하는,
다중 단자 커패시터 장치. - 제 64 항에 있어서,
개질된 알루미늄 호일은 알루미늄 호일의 상단 표면, 알루미늄 호일의 하단 표면, 또는 알루미늄 호일의 상단 표면과 하단 표면 모두에 에칭된 알루미늄 호일을 포함하는,
다중 단자 커패시터 장치. - 제 64 항에 있어서,
에칭된 알루미늄 호일은 개질된 알루미늄 호일 내의 오목한 영역에 대응하는 복수의 터널을 포함하고, 유전체 층이 복수의 터널 내에서 연장하고 그 내부의 표면을 등각 코팅하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 1 전극은 80% 초과의 순도를 가지는 알루미늄을 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 1 전극은 5 ㎛ 내지 500 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 1 전극은 100 mm2/mm3 내지 50,000 mm2/mm3의 체적 표면적을 나타내는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
개질된 알루미늄 호일은 알루미늄 호일 기재에 의해 지지되고 물리적 및 전기적으로 접촉하는 소결 알루미늄 분말을 포함하거나, 개질된 알루미늄 호일은 임의의 다른 고 표면적 재료 구조를 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
개질된 알루미늄 호일이 알루미늄 호일에 의해 지지되고 물리적 및 전기적 접촉으로 알루미늄 호일과 접촉하는 기상 증착된 알루미늄, 산화알루미늄, 티타늄, 또는 산화티타늄을 포함하는,
다중 단자 커패시터 장치. - 제 71 항에 있어서,
기상 증착된 알루미늄, 산화알루미늄, 티타늄, 또는 산화티타늄은 글랜싱 각도 증착 공정을 사용하여 증착되는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 1 전극은 Ti, Zr, Si, Mg, Cu, Ta, Ba, 또는 Ce로부터 선택되는 하나 이상의 합금 원소 또는 도펀트를 포함하는 알루미늄 합금을 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
유전체 층은 Ti, Zr, Si, Mg, Cu, Ta, Ba, 또는 Ce의 산화물 중 하나 이상으로 도핑된 산화 알루미늄을 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
유전체 층은 5 내지 1000의 유전체 상수를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
유전체 층은 3 nm 내지 100 nm의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
유전체 층은 개질된 알루미늄 호일을 양극 산화하는 단계를 포함하는 공정을 통해 형성되는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
전도성 재료는 전도성 폴리머, 금속 또는 전도성 세라믹인,
다중 단자 커패시터 장치. - 제 78 항에 있어서,
전도성 폴리머는 폴리피롤, 폴리티오펜, 폴리아닐린, 폴리아세틸렌, 폴리페닐렌, 폴리(p-페닐렌-비닐렌), PEDOT:PSS(폴리(3,4-에틸렌디옥시티오펜) 폴리스티렌 설포네이트), 또는 P3HT(폴리(3-헥실티오펜-2,5-디일)) 중 하나 이상인,
다중 단자 커패시터 장치. - 제 78 항에 있어서,
전도성 세라믹은 TiN인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
전도성 재료는 제 1 전극의 비-평면 영역을 등각 코팅하고 유전체 층에 의해 제 1 전극으로부터 분리되는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 2 전극은 최대 약 500 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터는 각각 0.05 μF/mm2 내지 25 μF/mm2의 커패시턴스 밀도를 나타내는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터 각각은 독립적인 측면 치수를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터는 각각 독립적으로 0.1 mm2 내지 2500 mm2의 풋프린트를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
단일 장치 층은 50 ㎛ 내지 500 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터를 지지하는 기판 또는 전사 테이프를 더 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 2 전극은
전도성 재료와 물리적으로 접촉하는 전도성 탄소질 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 88 항에 있어서,
전도성 탄소질 층은 카본 블랙, 흑연, 탄소계 잉크, 폴리머 결합제, 스퍼터링된 탄소, 또는 탄소-폴리머 복합재 중 하나 이상을 포함하는,
다중 단자 커패시터 장치. - 제 88 항에 있어서,
전도성 탄소질 층은 100 nm 내지 100 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 2 전극은
전도성 재료와 전기적으로 접촉하는 확산 배리어 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 91 항에 있어서,
확산 배리어 층은 Ti, W, Cr, Ti-W, TaN 또는 Co-W를 포함하는,
다중 단자 커패시터 장치. - 제 91 항에 있어서,
확산 배리어 층은 10 nm 내지 2500 nm의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 2 전극은
전도성 재료와 전기적으로 접촉하는 금속화 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 94 항에 있어서,
금속화 층은 Ag, Au, Cu, Pt, Pd, 및/또는 이들의 복합물 또는 합금, 폴리머, 에폭시, 실리콘, 또는 플루오로엘라스토머를 포함하는,
다중 단자 커패시터 장치. - 제 94 항에 있어서,
금속화 층은 100 nm 내지 2500 nm의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
제 2 전극은
전도성 재료와 전기적으로 접촉하는 금속 접촉 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 97 항에 있어서,
금속 접촉 층은 Cu 또는 Ag를 포함하는,
다중 단자 커패시터 장치. - 제 97 항에 있어서,
금속 접촉 층은 0.5 ㎛ 내지 50 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
복수의 개별 커패시터에 인접하게 위치된 유전체 평탄화 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 100 항에 있어서,
복수의 전도체 충전 비아를 더 포함하고, 각각의 전도체 충전 비아는 유전체 평탄화 층을 통해 연장되고, 각각의 전도체 충전 비아는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기적 접촉을 제공하는,
다중 단자 커패시터 장치. - 제 100 항에 있어서,
유전체 평탄화 층은 1 ㎛ 내지 100 ㎛의 두께를 가지는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
인접한 개별 커패시터를 분리하는 간격으로 절연 재료를 더 포함하는,
다중 단자 커패시터 장치. - 제 103 항에 있어서,
복수의 전도체 충전 비아를 더 포함하고, 각각의 전도체 충전 비아는 인접한 개별 커패시터를 분리하는 간격 내에 위치되고 절연 재료를 통해 연장되며, 비아로 채워진 각각의 전도체는 대응하는 커패시터 단자와 대응하는 제 1 전극 또는 대응하는 제 2 전극 사이에 전기적 접촉을 제공하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
인접한 개별 커패시터를 분리하는 간격은 1 ㎛ 내지 10 mm인,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
단일 장치 층은 5 cm보다 큰 곡률 반경을 나타내는 평면 구성 또는 곡면 구성으로 있는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
상단 캡슐화 층을 더 포함하는,
다중 단자 커패시터 장치. - 제 50 항에 있어서,
하나 이상의 표면 실장 구조를 더 포함하는,
다중 단자 커패시터 장치. - 방법으로서,
개질된 알루미늄 호일을 제공하는 단계로서, 개질된 알루미늄 호일은 알루미늄 코어 층, 개질된 상단 표면 및 개질된 하단 표면을 포함하는, 단계;
개질된 알루미늄 호일을 양극 산화 처리하는 단계로서, 양극 산화 처리는 개질된 상단 표면 및 개질된 하단 표면 상에 그리고 이와 등각으로 유전체 층을 생성하는, 단계; 및
유전체 층에 인접하게 전도성 재료를 배열하는 단계를 포함하는,
방법. - 제 109 항에 있어서,
전도성 재료 위에 전도성 탄소질 층을 증착하는 단계;
전도성 재료 위에 확산 배리어 층을 증착하는 단계; 또는
전도성 재료 위에 금속화 층을 증착하는 단계 중 하나 이상을 더 포함하는,
방법. - 제 109 항에 있어서,
유전체 층에 인접하게 전도성 재료를 배열하기 이전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함하는,
방법. - 제 109 항에 있어서,
개질된 알루미늄 호일을 양극 산화 처리하기 이전에 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함하는,
방법. - 제 109 항에 있어서,
레이저 에칭 또는 레이저 절제 공정을 사용하여 개질된 알루미늄 호일을 패터닝하는 단계를 더 포함하는,
방법.
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