JP2003522405A - 自己整合同軸ビアキャパシタ - Google Patents
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Abstract
(57)【要約】
同軸キャパシタの種々の実施例は自己整合型であり、盲ビア、埋め込みビア及びめっき通孔を含むビアに形成される。同軸キャパシタは、めっきビアのめっき層（１２５）を第１の電極として利用する。誘電層（１３０）を第１の電極（１２５）上に形成するが、ビアの一部を未充填のまま残す。第２の電極（１３５）を、誘電層（１３０）を充填しなかったビアの部分に形成する。かかる同軸キャパシタは、信号及び電力ノイズを減少させ、電子デバイスの出力オーバーシュート及びドループを減少させるために減結合及び電力減衰用として好適である。かかる用途では、一般的に、数千個の複数の同軸キャパシタを並列結合して所望の容量値を得る。
Description
【０００１】
本発明は、一般的にキャパシタに関し、さらに詳細には、ビアに形成した自己
整合同軸キャパシタ、かかるキャパシタを用いた装置及びその製造方法に関する
。
整合同軸キャパシタ、かかるキャパシタを用いた装置及びその製造方法に関する
。
【０００２】
電子回路、特にコンピュータ及び計測回路は、近年、能力と速度がますます増
加している。回路周波数が数百メガヘルツ（ＭＨｚ）以上になり、関連スペクト
ル成分が１０ギガヘルツ（ＧＨｚ）を超えると、直流電力線及び接地線のノイズ
が大きな問題となる。このノイズは、よく知られているように、例えば寄生イン
ダクタンス及び寄生容量により生じることがある。かかるノイズを減少するため
に、減結合キャパシタとして知られるキャパシタを用いることが多く、これによ
り回路に安定な信号または安定な電力が供給される。減結合キャパシタは、有効
性を増加するために、負荷にできるだけ近く配置するのが一般的である。
加している。回路周波数が数百メガヘルツ（ＭＨｚ）以上になり、関連スペクト
ル成分が１０ギガヘルツ（ＧＨｚ）を超えると、直流電力線及び接地線のノイズ
が大きな問題となる。このノイズは、よく知られているように、例えば寄生イン
ダクタンス及び寄生容量により生じることがある。かかるノイズを減少するため
に、減結合キャパシタとして知られるキャパシタを用いることが多く、これによ
り回路に安定な信号または安定な電力が供給される。減結合キャパシタは、有効
性を増加するために、負荷にできるだけ近く配置するのが一般的である。
【０００３】
キャパシタはさらに、電子デバイスの出力増加時の出力オーバーシュートを軽
減したり、プロセッサの計算動作が電圧を直ちに必要とするように電子デバイス
が電力を使用し始める時の出力ドループを弱めたりするために使用される。
減したり、プロセッサの計算動作が電圧を直ちに必要とするように電子デバイス
が電力を使用し始める時の出力ドループを弱めたりするために使用される。
【０００４】
キャパシタは、プロセッサのような電子デバイス、またはかかるデバイスが装
着されるパッケージ基板に、表面実装されることが多い。他の解決法としては、
高密度イ配線（ＨＤＩ）基板及びセラミック多層構造のような基板上に集積する
か、基板内に埋め込むプレーナ型キャパシタを形成することがある。電子デバイ
スがこのまま進歩すると、低いインダクタンスレベルで減結合及び電力減衰を行
なう高レベルの容量がますます必要となる。
着されるパッケージ基板に、表面実装されることが多い。他の解決法としては、
高密度イ配線（ＨＤＩ）基板及びセラミック多層構造のような基板上に集積する
か、基板内に埋め込むプレーナ型キャパシタを形成することがある。電子デバイ
スがこのまま進歩すると、低いインダクタンスレベルで減結合及び電力減衰を行
なう高レベルの容量がますます必要となる。
【０００５】
デバイスの小型化が進み、パッキング密度がますます増加すると、表面実装キ
ャパシタに用意可能な空間が制約となる。さらに、プレーナ型キャパシタでは、
高容量を得ようとすれば、大きな表面領域が必要となる。これは、短絡または漏
洩の危険性を増加させるため、デバイスの歩留まりが減少し、デバイスの信頼性
に対する懸念が増加する。
ャパシタに用意可能な空間が制約となる。さらに、プレーナ型キャパシタでは、
高容量を得ようとすれば、大きな表面領域が必要となる。これは、短絡または漏
洩の危険性を増加させるため、デバイスの歩留まりが減少し、デバイスの信頼性
に対する懸念が増加する。
【０００６】
上記の問題により、電子及び集積回路デバイスの製造及び作動について容量の
面での別の解決法が求められている。
面での別の解決法が求められている。
【０００７】
１つの実施例において、本発明はキャパシタを提供する。
【０００８】
本発明の他の実施例は、種々の範囲の方法、装置及びシステムを包含するもの
である。
である。
【０００９】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく構造的、論理的及び電気的な変形又は設計変更を行うこ
とができる。従って、以下の詳細の説明は限定的な意味でとらえるべきではなく
、本発明の範囲は、頭書の特許請求の範囲と均等物の全範囲とによってのみ制限
されるものである。添付図面における同一の参照番号は、使用される態様から明
らかなように、同一の構成要素を指示する。
例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施で
きるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範
囲から逸脱することなく構造的、論理的及び電気的な変形又は設計変更を行うこ
とができる。従って、以下の詳細の説明は限定的な意味でとらえるべきではなく
、本発明の範囲は、頭書の特許請求の範囲と均等物の全範囲とによってのみ制限
されるものである。添付図面における同一の参照番号は、使用される態様から明
らかなように、同一の構成要素を指示する。
【００１０】
種々の実施例を、マイクロプロセッサパッケージ用の埋め込み型キャパシタに
関連して説明する。マイクロプロセッサパッケージの一例は、印刷回路板（ＰＣ
Ｂ）に装着される集積回路半導体のダイがあり、このＰＣＢは、ダイ上のプロセ
ッサの利用を容易にするために物理的支持だけでなく補助回路及びコンポーネン
トを提供する。しかしながら、本発明はそれに限定されない。当業者には、本発
明の種々の実施例は、他の電子デバイスだけでなく、マザーボードや他の印刷回
路板、高密度配線（ＨＤＩ）基板及びセラミック多層構造のような他の多層電子
基板と併用できることが明らかであろう。さらに、種々の実施例では、キャパシ
タはほぼ円筒状構造を有するように製造されるが、他の幾何学的構造も、その構
造の明らかな相違点につき数学的特性の修正があれば、種々の実施例との併用に
好適である。
関連して説明する。マイクロプロセッサパッケージの一例は、印刷回路板（ＰＣ
Ｂ）に装着される集積回路半導体のダイがあり、このＰＣＢは、ダイ上のプロセ
ッサの利用を容易にするために物理的支持だけでなく補助回路及びコンポーネン
トを提供する。しかしながら、本発明はそれに限定されない。当業者には、本発
明の種々の実施例は、他の電子デバイスだけでなく、マザーボードや他の印刷回
路板、高密度配線（ＨＤＩ）基板及びセラミック多層構造のような他の多層電子
基板と併用できることが明らかであろう。さらに、種々の実施例では、キャパシ
タはほぼ円筒状構造を有するように製造されるが、他の幾何学的構造も、その構
造の明らかな相違点につき数学的特性の修正があれば、種々の実施例との併用に
好適である。
【００１１】
図１Ａは、ビア１０５を示す。ビアは、基板の少なくとも１つの層を貫通する
開口であり、基板の１つの層の上の回路を、基板の反対表面の上の回路と、また
は基板の１または２以上の他の層の上の回路と電気接続するために使用される。
典型的なビアの直径は約１５０μｍであり、長さは、基板１００の単一層を貫通
する場合約２５−４０μｍである。基板１００は２以上の層を備えるものもある
。基板１００に別の層を付加すれば、ビア１０５はさらに、上方及び／または下
方で画定される。一方の端部だけが閉じたビアは、盲ビアと呼ぶことが多い。両
方の端部が閉じたビアは、埋め込みビアと呼ぶことが多い。基板１００の全ての
層を貫通するビアは通孔と呼ぶことが多い。典型的な通孔の直径は約２５０μｍ
、長さは約８００μｍである。上述した数値はビアの典型的な寸法例であるが、
本発明の種々の実施例はかかる寸法に限定されない。さらに、後述する寸法例も
同様に限定的な意味を有しない。この業界の傾向は、一般的にデバイスの寸法を
減少して、コストを節減し性能を向上させようとするものである。
開口であり、基板の１つの層の上の回路を、基板の反対表面の上の回路と、また
は基板の１または２以上の他の層の上の回路と電気接続するために使用される。
典型的なビアの直径は約１５０μｍであり、長さは、基板１００の単一層を貫通
する場合約２５−４０μｍである。基板１００は２以上の層を備えるものもある
。基板１００に別の層を付加すれば、ビア１０５はさらに、上方及び／または下
方で画定される。一方の端部だけが閉じたビアは、盲ビアと呼ぶことが多い。両
方の端部が閉じたビアは、埋め込みビアと呼ぶことが多い。基板１００の全ての
層を貫通するビアは通孔と呼ぶことが多い。典型的な通孔の直径は約２５０μｍ
、長さは約８００μｍである。上述した数値はビアの典型的な寸法例であるが、
本発明の種々の実施例はかかる寸法に限定されない。さらに、後述する寸法例も
同様に限定的な意味を有しない。この業界の傾向は、一般的にデバイスの寸法を
減少して、コストを節減し性能を向上させようとするものである。
【００１２】
ビア１０５は、基板１００により画定され、基板１００の第１の表面１１５か
ら第２の表面１２０へ延びる側壁１１０を有する。ビア１０５は、基板に開口を
形成する当該技術分野で知られた方法で形成される。それらの例として、レーザ
ー穿孔及び機械式穿孔がある。第１の表面１１５及び第２の表面１２５は、側壁
１１０から外方に延びる。
ら第２の表面１２０へ延びる側壁１１０を有する。ビア１０５は、基板に開口を
形成する当該技術分野で知られた方法で形成される。それらの例として、レーザ
ー穿孔及び機械式穿孔がある。第１の表面１１５及び第２の表面１２５は、側壁
１１０から外方に延びる。
【００１３】
図１Ｂにおいて、第１の電極１２５は、側壁１１０の上層として形成される。
１つの実施例の第１の電極１２５は、第１の表面１１５の少なくとも一部と、第
２の表面１２０の少なくとも一部の上層を形成するように延びる。別の実施例に
おいて、第１の電極１２５は第１の表面１１５の少なくとも一部の上層を形成す
るように延びるが、第２の表面１２０の一部の上には延びない。第１の電極１２
５は、一般的に、ビア１０５を形成する標準的プロセスの一部により形成され、
相互接続用の導電層をとなる。第１の電極１２５を形成すると、ビアは一般的に
、めっきビアまたはめっき通孔と呼ぶものになる。
１つの実施例の第１の電極１２５は、第１の表面１１５の少なくとも一部と、第
２の表面１２０の少なくとも一部の上層を形成するように延びる。別の実施例に
おいて、第１の電極１２５は第１の表面１１５の少なくとも一部の上層を形成す
るように延びるが、第２の表面１２０の一部の上には延びない。第１の電極１２
５は、一般的に、ビア１０５を形成する標準的プロセスの一部により形成され、
相互接続用の導電層をとなる。第１の電極１２５を形成すると、ビアは一般的に
、めっきビアまたはめっき通孔と呼ぶものになる。
【００１４】
ビア１００の利用については、第１の電極１２５は、一般的に、第１の表面１
１５上の回路を第２の表面１２０上の回路と接続するために使用される。さらに
、または別の例において、第１の電極は、第１の表面１１５上の回路を、第１の
表面１１５と、第２の表面１２０との間の種々の中間層上の回路と接続するため
に用いる場合がある。１つの実施例の第１の電極１２５は、銅（Ｃｕ）を含む。
銅は、印刷回路板（ＰＣＢ）の製造に常用されるめっき材である。１つの実施例
における第１の電極１２５の形成は、基板１００上に、スパッタリングにより付
着させる銅または無電解めっきにより付着させる銅のような種層を付着させた後
、その種層の上に銅の層を電解めっきすることにより行う。
１５上の回路を第２の表面１２０上の回路と接続するために使用される。さらに
、または別の例において、第１の電極は、第１の表面１１５上の回路を、第１の
表面１１５と、第２の表面１２０との間の種々の中間層上の回路と接続するため
に用いる場合がある。１つの実施例の第１の電極１２５は、銅（Ｃｕ）を含む。
銅は、印刷回路板（ＰＣＢ）の製造に常用されるめっき材である。１つの実施例
における第１の電極１２５の形成は、基板１００上に、スパッタリングにより付
着させる銅または無電解めっきにより付着させる銅のような種層を付着させた後
、その種層の上に銅の層を電解めっきすることにより行う。
【００１５】
別の実施例において、第１の電極１２５は、標準の光リソグラフィにより形成
される。この方法では、基板１００の表面上に光リソグラフィマスクによりパタ
ーンを形成して、第１の電極１２５を形成する基板１００の部分を露光する。次
いで、導電材料の層を物理的または化学的蒸着法（ＰＶＤまたはＣＶＤ）により
露光部分の上に付着させた後、マスクと、その上に付着した材料を除去する。第
１の電極を付着させる他の方法（例えば、スクリーンプリンティング法または導
電性インキの他のプリンティング法は当業者にとって明らかであろう。
される。この方法では、基板１００の表面上に光リソグラフィマスクによりパタ
ーンを形成して、第１の電極１２５を形成する基板１００の部分を露光する。次
いで、導電材料の層を物理的または化学的蒸着法（ＰＶＤまたはＣＶＤ）により
露光部分の上に付着させた後、マスクと、その上に付着した材料を除去する。第
１の電極を付着させる他の方法（例えば、スクリーンプリンティング法または導
電性インキの他のプリンティング法は当業者にとって明らかであろう。
【００１６】
図１Ｃは、誘電材料を含む誘電層１３０の形成を示す。１つの実施例の誘電層
１３０は、酸化タンタルＴａ2Ｏ5のような金属酸化物を含む。１つの実施例の金
属酸化物は、金属ターゲットからのスパッタリングによる付着で金属層を形成し
、この金属層を弱酸性電解液で陽極処理して金属酸化物を形成することができる
。１つの実施例において、この弱酸性電解液は、例えば約５重量パーセント未満
のクエン酸希薄非水溶液のような有機酸である。かかる弱酸性電解液により、混
在物が少なく、従って応力が小さい薄膜が得られると予想される。酸化物の厚さ
は、制御電圧の印加により調整できる。例えば、金属酸化物の形成にタンタルの
層を用いて、約６０ボルトの電圧を印加すると、厚さ約９００オングストローム
の酸化タンタルが得られる。誘電層１３０中に残留する非酸化金属は、第１の電
極１２５と、誘電層１３０との界面にあって、その導電性により容量に悪影響を
及ぼさないため、問題ではない。
１３０は、酸化タンタルＴａ2Ｏ5のような金属酸化物を含む。１つの実施例の金
属酸化物は、金属ターゲットからのスパッタリングによる付着で金属層を形成し
、この金属層を弱酸性電解液で陽極処理して金属酸化物を形成することができる
。１つの実施例において、この弱酸性電解液は、例えば約５重量パーセント未満
のクエン酸希薄非水溶液のような有機酸である。かかる弱酸性電解液により、混
在物が少なく、従って応力が小さい薄膜が得られると予想される。酸化物の厚さ
は、制御電圧の印加により調整できる。例えば、金属酸化物の形成にタンタルの
層を用いて、約６０ボルトの電圧を印加すると、厚さ約９００オングストローム
の酸化タンタルが得られる。誘電層１３０中に残留する非酸化金属は、第１の電
極１２５と、誘電層１３０との界面にあって、その導電性により容量に悪影響を
及ぼさないため、問題ではない。
【００１７】
シャドウマスク１８５を用いると、タンタルのような金属の層を、ＰＶＤによ
り、シャドウマスク１８５で覆われない領域に付着することができる。シャドウ
マスク１８５は、基板１００上に、または基板１００に近接して配置することに
より、付着させたくない領域をブロックまたはマスクする機械的マスクである。
１つの実施例では、スパッタリングのようなＰＶＤプロセスを、基板１００の表
面１１５と１２０の両方から実施して、誘電層１３０が第１の表面１１５の一部
だけでなく第２の表面１２０の一部の上層として形成されるようにする。別の実
施例では、スパッタリングのようなＰＶＤプロセスを基板１００の第１の表面１
１５についてのみ実施することにより、誘電層１３０が第１の表面１１５の一部
の上層として、しかしながら、第２の表面１２０の一部を覆わないように形成さ
れるようにする。別法として、金属層を電解めっきまたは光リソグラフィにより
付着させ、弱酸性電解液で陽極処理して金属酸化物に変換することができる。
り、シャドウマスク１８５で覆われない領域に付着することができる。シャドウ
マスク１８５は、基板１００上に、または基板１００に近接して配置することに
より、付着させたくない領域をブロックまたはマスクする機械的マスクである。
１つの実施例では、スパッタリングのようなＰＶＤプロセスを、基板１００の表
面１１５と１２０の両方から実施して、誘電層１３０が第１の表面１１５の一部
だけでなく第２の表面１２０の一部の上層として形成されるようにする。別の実
施例では、スパッタリングのようなＰＶＤプロセスを基板１００の第１の表面１
１５についてのみ実施することにより、誘電層１３０が第１の表面１１５の一部
の上層として、しかしながら、第２の表面１２０の一部を覆わないように形成さ
れるようにする。別法として、金属層を電解めっきまたは光リソグラフィにより
付着させ、弱酸性電解液で陽極処理して金属酸化物に変換することができる。
【００１８】
誘電層１３０を形成するために陽極処理または同様な反応プロセスを用いる実
施例では、下層の第１の電極１２５は腐蝕に弱いことがある。かかる腐蝕から第
１の電極１２５の露出領域を保護すると有利である。一例として、誘電層１３０
を陽極処理する前に、パターン形成したフォトレジスト材のような保護層を第１
の電極１２５の露出部分に適用することがある。別例では、第１の電極１２５に
亘って金属のブランケット層を適用し、パターン形成したフォトレジスト材を用
いるなどして将来の誘電層１３０を画定する金属ブランケット層の部分だけを選
択的に陽極処理する。金属を対応の金属酸化物に変換した後、保護層とその上層
の任意の材料を除去することができる。さらに、誘電層１３０を形成する前に接
着層を第１の電極１２５に適用し、誘電層１３０の形成時にその接着層により第
１の電極１２５の露出部分を保護させることができる。
施例では、下層の第１の電極１２５は腐蝕に弱いことがある。かかる腐蝕から第
１の電極１２５の露出領域を保護すると有利である。一例として、誘電層１３０
を陽極処理する前に、パターン形成したフォトレジスト材のような保護層を第１
の電極１２５の露出部分に適用することがある。別例では、第１の電極１２５に
亘って金属のブランケット層を適用し、パターン形成したフォトレジスト材を用
いるなどして将来の誘電層１３０を画定する金属ブランケット層の部分だけを選
択的に陽極処理する。金属を対応の金属酸化物に変換した後、保護層とその上層
の任意の材料を除去することができる。さらに、誘電層１３０を形成する前に接
着層を第１の電極１２５に適用し、誘電層１３０の形成時にその接着層により第
１の電極１２５の露出部分を保護させることができる。
【００１９】
さらに、誘電層１３０は、陽極処理または他の酸化処理を必要とせずに、誘電
材料の複合物ターゲットからのＲＦスパッタリングにより、または多数の元素タ
ーゲットからの反応性スパッタリングにより形成することができる。さらに、金
属有機ＣＶＤ（ＭＯＣＶＤ）法及びゾル・ゲル法は、金属酸化物の誘電体を直接
形成するために使用されている。誘電材料の層を形成する他の方法が当該技術分
野において知られているが、その中にはＣＶＤ及びプラズマＣＶＤ（ＰＥＣＶＤ
）を含むことができる。さらに、他の誘電材料を種々の実施例に用いることがで
きる。他の誘電材料の例として、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チ
タン酸バリウム（ＢａＴｉＯ3）、チタン酸バリウムストロンチウム（ＢａＳｒ
ＴｉＯ3；ＢＳＴ）、チタン酸鉛ジルコニウム（ＰｂＺｒＴｉＯ3；ＰＺＴ）、酸
化アルミニウム（Ａｌ2Ｏ3）または酸化ジルコニウム（Ｚｒ2Ｏ3）があり、これ
らは複合物ターゲットからのスパッタリングまたはＭＯＣＶＤにより形成される
ことが多い。さらに別の例として、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（Ｓ
ｉＮ）及び酸窒化ケイ素（ＳｉＯxＮy）のようなより普通の誘電材料が含まれる
。
材料の複合物ターゲットからのＲＦスパッタリングにより、または多数の元素タ
ーゲットからの反応性スパッタリングにより形成することができる。さらに、金
属有機ＣＶＤ（ＭＯＣＶＤ）法及びゾル・ゲル法は、金属酸化物の誘電体を直接
形成するために使用されている。誘電材料の層を形成する他の方法が当該技術分
野において知られているが、その中にはＣＶＤ及びプラズマＣＶＤ（ＰＥＣＶＤ
）を含むことができる。さらに、他の誘電材料を種々の実施例に用いることがで
きる。他の誘電材料の例として、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チ
タン酸バリウム（ＢａＴｉＯ3）、チタン酸バリウムストロンチウム（ＢａＳｒ
ＴｉＯ3；ＢＳＴ）、チタン酸鉛ジルコニウム（ＰｂＺｒＴｉＯ3；ＰＺＴ）、酸
化アルミニウム（Ａｌ2Ｏ3）または酸化ジルコニウム（Ｚｒ2Ｏ3）があり、これ
らは複合物ターゲットからのスパッタリングまたはＭＯＣＶＤにより形成される
ことが多い。さらに別の例として、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（Ｓ
ｉＮ）及び酸窒化ケイ素（ＳｉＯxＮy）のようなより普通の誘電材料が含まれる
。
【００２０】
設計者は、付着法を選択する際、動作条件、特に温度条件を考慮する必要があ
る。有機基板は通常、約２５０℃未満の処理温度を必要とするが、上述した付着
法の一部は約５５０℃を超える動作温度を必要とするものがある。一例として、
上述のチタン酸塩のような高い比誘電率を有する金属酸化物の多くは、比誘電率
を最大にするために、付着後、高温の緻密化またはアニーリングプロセスを用い
る。かかる緻密化プロセスは約７００乃至１０００℃の温度に達することがあり
、有機基板には適当でない。しかしながら、かかる緻密化プロセスは、セラミッ
ク基板のような耐高温性基板にとっては好適であろう。実施例によっては、銅電
極の黒色酸化物処理のように第１の電極１２５をコンディショニングすることに
より、第１の電極１２５への誘電材料の接着性を強化することができる。しかし
ながら、かかる処理を用いると、一般的に銅の表面が粗くなし、それに続く誘電
層に欠陥が導入される可能性があるため、望ましくない場合がある。
る。有機基板は通常、約２５０℃未満の処理温度を必要とするが、上述した付着
法の一部は約５５０℃を超える動作温度を必要とするものがある。一例として、
上述のチタン酸塩のような高い比誘電率を有する金属酸化物の多くは、比誘電率
を最大にするために、付着後、高温の緻密化またはアニーリングプロセスを用い
る。かかる緻密化プロセスは約７００乃至１０００℃の温度に達することがあり
、有機基板には適当でない。しかしながら、かかる緻密化プロセスは、セラミッ
ク基板のような耐高温性基板にとっては好適であろう。実施例によっては、銅電
極の黒色酸化物処理のように第１の電極１２５をコンディショニングすることに
より、第１の電極１２５への誘電材料の接着性を強化することができる。しかし
ながら、かかる処理を用いると、一般的に銅の表面が粗くなし、それに続く誘電
層に欠陥が導入される可能性があるため、望ましくない場合がある。
【００２１】
誘電層１３０は、側壁１１０の内部にある第１の電極１２５の少なくとも第１
の部分の上層として形成される。さらに、誘電層１３０は、ビア１０５に未充填
の部分が残されるように形成される。図１Ｃで示し、１つの実施例につき上述し
たように、誘電層１３０は、第１の表面１１５の一部の上の第１の電極１２５の
第２の部分の上層として延びる。第１の電極１２５のこの第２の部分はさらに、
第２の表面１２０の一部の上層としても延びる。誘電層１３０が第１の電極１２
５の第２の部分の上に延びるため、以下において明らかになるように、第１の電
極１２５を、後で形成される電極から分離する点である特定の利点が得られる。
しかしながら、第１の表面１１５上の第１の電極１２５の少なくとも一部は、誘
電層１３０により覆われないままである。
の部分の上層として形成される。さらに、誘電層１３０は、ビア１０５に未充填
の部分が残されるように形成される。図１Ｃで示し、１つの実施例につき上述し
たように、誘電層１３０は、第１の表面１１５の一部の上の第１の電極１２５の
第２の部分の上層として延びる。第１の電極１２５のこの第２の部分はさらに、
第２の表面１２０の一部の上層としても延びる。誘電層１３０が第１の電極１２
５の第２の部分の上に延びるため、以下において明らかになるように、第１の電
極１２５を、後で形成される電極から分離する点である特定の利点が得られる。
しかしながら、第１の表面１１５上の第１の電極１２５の少なくとも一部は、誘
電層１３０により覆われないままである。
【００２２】
図１Ｄにおいて、第２の電極１３５は、誘電層１３０により充填されなかった
ビア１０５の残りの部分内に形成される。１つの実施例において、第２の電極１
３５は、ビア１０５の残りの部分に導電性ペーストを充填することにより形成さ
れる。１つの実施例において、この導電性ペーストは硬化される。
ビア１０５の残りの部分内に形成される。１つの実施例において、第２の電極１
３５は、ビア１０５の残りの部分に導電性ペーストを充填することにより形成さ
れる。１つの実施例において、この導電性ペーストは硬化される。
【００２３】
別法として、１つの実施例では、無電解めっきの後、銅のような金属を電解め
っきすることにより、第２の電極１３５として誘電層１３０の上に電解めっき金
属の層を形成することができる。この実施例において、第２の電極１３５は、一
般的に、誘電層１３０が充填されなかったビア１０５の残りの部分の構造により
画定される中空構造を有し、その残りの部分を完全に充填する場合がある。この
実施例において、電解めっき金属の層により充填されないビア１０５の部分があ
れば、当該技術分野において知られているように、オプションとして、例えば、
ポリマーのビアプラグで充填することができる。第１の電極１２５の形成につき
上述した実施例の多くのように他の方法を用いて、誘電層１３０により未充填の
ビア１０５の残りの部分に第２の電極１３５として導電性材料を形成することが
できる。
っきすることにより、第２の電極１３５として誘電層１３０の上に電解めっき金
属の層を形成することができる。この実施例において、第２の電極１３５は、一
般的に、誘電層１３０が充填されなかったビア１０５の残りの部分の構造により
画定される中空構造を有し、その残りの部分を完全に充填する場合がある。この
実施例において、電解めっき金属の層により充填されないビア１０５の部分があ
れば、当該技術分野において知られているように、オプションとして、例えば、
ポリマーのビアプラグで充填することができる。第１の電極１２５の形成につき
上述した実施例の多くのように他の方法を用いて、誘電層１３０により未充填の
ビア１０５の残りの部分に第２の電極１３５として導電性材料を形成することが
できる。
【００２４】
図１Ｅでは、第１の電極１２５を第２の電極１３５から分離するために、第２
の電極１３５の余剰部分が必要に応じて除去される。１つの実施例において、第
２の電極１３５の余剰部分の除去は、化学的−機械的平坦化（ＣＭＰ）により、
材料を物理的に研磨・除去する。第２の電極１３５の余剰部分の除去は、第１の
表面１１５または第２の表面１２０の上の誘電層１３０の一部を除去することを
含む。第１の表面１１５及び第２の表面１２０の上の誘電層１３０の少なくとも
一部を維持して第１の電極１２５と第２の電極１３５との間の橋絡または短絡の
可能性を減少するのが望ましいが、それは不要である。さらに、第２の電極１３
５の余剰部分を除去しようとすると、第２の表面１２０の上の全ての材料、即ち
、第２の表面１２０上の第１の電極１２５、誘電層１３０及び第２の電極１３５
の一部が除去される場合がある。図１Ｅに示すように、第２の電極１３５の余剰
部分を除去すると、第１の電極１２５の表面上の部分１３７が分離される。しか
しながら、第２の電極１３５のかかる分離部分１３７は、誘電層１３０により第
２の電極１３５から分離されていて、第１の電極１２５の機能の妨げとならない
ため、問題とならない。
の電極１３５の余剰部分が必要に応じて除去される。１つの実施例において、第
２の電極１３５の余剰部分の除去は、化学的−機械的平坦化（ＣＭＰ）により、
材料を物理的に研磨・除去する。第２の電極１３５の余剰部分の除去は、第１の
表面１１５または第２の表面１２０の上の誘電層１３０の一部を除去することを
含む。第１の表面１１５及び第２の表面１２０の上の誘電層１３０の少なくとも
一部を維持して第１の電極１２５と第２の電極１３５との間の橋絡または短絡の
可能性を減少するのが望ましいが、それは不要である。さらに、第２の電極１３
５の余剰部分を除去しようとすると、第２の表面１２０の上の全ての材料、即ち
、第２の表面１２０上の第１の電極１２５、誘電層１３０及び第２の電極１３５
の一部が除去される場合がある。図１Ｅに示すように、第２の電極１３５の余剰
部分を除去すると、第１の電極１２５の表面上の部分１３７が分離される。しか
しながら、第２の電極１３５のかかる分離部分１３７は、誘電層１３０により第
２の電極１３５から分離されていて、第１の電極１２５の機能の妨げとならない
ため、問題とならない。
【００２５】
図１Ｆでは、第１の絶縁層１５０が、第１の電極１２５、誘電層１３０及び第
２の電極１３５の上層として形成され、第１の電極１２５の一部及び第２の電極
１３５の一部を露出するようにパターン形成されている。接点１４０、１４２は
それぞれ、第１の電極１２５及び第２の電極１３５の露出部分と結合するように
形成されている。図１Ｆにおいて、接点１４０、１４２は共に第１の表面１１５
に隣接して形成されるが、その一方または両方は第２の表面１２０に隣接するそ
れぞれの電極に結合してもよい。第２の絶縁層１５５は、接点１４０及び第１の
絶縁層１５０の上層として形成され、接点１４０の一部及び接点１４２の一部を
露出させるようにパターン形成されている。接点１４０の露出部分は、接地電位
１６０のような第１の電位源に結合され、接点１４２の露出部分は、供給電圧Ｖ cc １６５のような第２の電位源に結合される。その結果得られる自己整合同軸キ
ャパシタ１７０は、上述したように、この構成で減結合または電力減衰用として
使用できるが、キャパシタ１７０は任意の電子デバイスに用いることができる。
２の電極１３５の上層として形成され、第１の電極１２５の一部及び第２の電極
１３５の一部を露出するようにパターン形成されている。接点１４０、１４２は
それぞれ、第１の電極１２５及び第２の電極１３５の露出部分と結合するように
形成されている。図１Ｆにおいて、接点１４０、１４２は共に第１の表面１１５
に隣接して形成されるが、その一方または両方は第２の表面１２０に隣接するそ
れぞれの電極に結合してもよい。第２の絶縁層１５５は、接点１４０及び第１の
絶縁層１５０の上層として形成され、接点１４０の一部及び接点１４２の一部を
露出させるようにパターン形成されている。接点１４０の露出部分は、接地電位
１６０のような第１の電位源に結合され、接点１４２の露出部分は、供給電圧Ｖ cc １６５のような第２の電位源に結合される。その結果得られる自己整合同軸キ
ャパシタ１７０は、上述したように、この構成で減結合または電力減衰用として
使用できるが、キャパシタ１７０は任意の電子デバイスに用いることができる。
【００２６】
キャパシタ１７０の容量は、（図２を参照して）下式により予測することがで
きる。 上式において、εr＝誘電定数（８．８５４ｘ１０-12Ｆ／ｍ） ε0＝誘電材料の比誘電率 ｒ2＝同軸構造の中心から第１の電極までの距離 ｒ1＝第２の電極の半径（ｒ2−ｒ1＝誘電層の厚さ） Ｌ＝ビアの長さ（メートル）
きる。 上式において、εr＝誘電定数（８．８５４ｘ１０-12Ｆ／ｍ） ε0＝誘電材料の比誘電率 ｒ2＝同軸構造の中心から第１の電極までの距離 ｒ1＝第２の電極の半径（ｒ2−ｒ1＝誘電層の厚さ） Ｌ＝ビアの長さ（メートル）
【００２７】
マイクロプロセッサが必要とする電力及び周波数が増加するにつれて、減結合
及び電力減衰に必要な容量が増加する。上述の実施例により形成されるキャパシ
タのサイズは、一般的に、それ自体、かかる用途から見れば一般的に小さすぎる
。しかしながら、マイクロプロセッサパッケージの複雑さが増加すると、それら
を支持する基板を設計するにあたりビア及び通孔の数が増加する。一例として、
現在のマイクロプロセッサパッケージは、めっき後の平均直径が１５０μｍ、平
均長さが３０μｍのめっきビアを１２、０００個以上、まためっき後の平均直径
が２５０μｍ、平均長さが８００μｍのめっき通孔を約２０００個備えている。
上述したように、各めっきビア及び通孔は電源及び接地電位に結合されて、並列
容量を形成するため、それらは加算的である。マイクロプロセッサパッケージの
結合容量は、誘電層の厚さ、誘電材料及びキャパシタとして使用するビアの数を
調整することにより任意所望の値に調整することが可能である。例えば、比誘電
率が約２５の酸化タンタルの誘電材料と、誘電材料の厚さが約０．１μｍの全め
っきビア及びめっき通孔とを用いると、この例のマイクロプロセッサパッケージ
では約３μＦの結合容量が得られる。さらに別の例として、比誘電率が約５００
のＢＳＴ誘電材料と、誘電層の厚さが約０．０５μｍのめっきビア及び約０．３
０μｍのめっき通孔とを用いると、この例のマイクロプロセッサパッケージでは
約３４μＦの結合容量が得られる。
及び電力減衰に必要な容量が増加する。上述の実施例により形成されるキャパシ
タのサイズは、一般的に、それ自体、かかる用途から見れば一般的に小さすぎる
。しかしながら、マイクロプロセッサパッケージの複雑さが増加すると、それら
を支持する基板を設計するにあたりビア及び通孔の数が増加する。一例として、
現在のマイクロプロセッサパッケージは、めっき後の平均直径が１５０μｍ、平
均長さが３０μｍのめっきビアを１２、０００個以上、まためっき後の平均直径
が２５０μｍ、平均長さが８００μｍのめっき通孔を約２０００個備えている。
上述したように、各めっきビア及び通孔は電源及び接地電位に結合されて、並列
容量を形成するため、それらは加算的である。マイクロプロセッサパッケージの
結合容量は、誘電層の厚さ、誘電材料及びキャパシタとして使用するビアの数を
調整することにより任意所望の値に調整することが可能である。例えば、比誘電
率が約２５の酸化タンタルの誘電材料と、誘電材料の厚さが約０．１μｍの全め
っきビア及びめっき通孔とを用いると、この例のマイクロプロセッサパッケージ
では約３μＦの結合容量が得られる。さらに別の例として、比誘電率が約５００
のＢＳＴ誘電材料と、誘電層の厚さが約０．０５μｍのめっきビア及び約０．３
０μｍのめっき通孔とを用いると、この例のマイクロプロセッサパッケージでは
約３４μＦの結合容量が得られる。
【００２８】
上述した実施例は基板の両側に開口を有するビアにキャパシタを形成するもの
であるが、盲ビアは基板の一部に貫入する。図３Ａ−３Ｆは、盲ビアに形成され
る同軸ビアキャパシタの実施例を示す。後で基板の上層を形成することにより、
盲ビアは埋め込みビアとなる。個々の層を形成する材料及び方法の手引きは、一
般的に、図１Ａ−１Ｆを参照すると与えられたものであるが、例外もある。
であるが、盲ビアは基板の一部に貫入する。図３Ａ−３Ｆは、盲ビアに形成され
る同軸ビアキャパシタの実施例を示す。後で基板の上層を形成することにより、
盲ビアは埋め込みビアとなる。個々の層を形成する材料及び方法の手引きは、一
般的に、図１Ａ−１Ｆを参照すると与えられたものであるが、例外もある。
【００２９】
図３Ａは、ビア３０５を示す。このビア３０５は基板３００の少なくとも１つ
の層３０２を貫通するが、基板３００全体を貫通しない。ビア３０５は基板３０
０の第２の層３０４で終端して、金属または他の導電層３０６の少なくとも一部
を露出させる。層３０２は、基板３００の２以上の層より成ることがある。同様
に、層３０４は、基板３００の２以上の層より成ることがある。
の層３０２を貫通するが、基板３００全体を貫通しない。ビア３０５は基板３０
０の第２の層３０４で終端して、金属または他の導電層３０６の少なくとも一部
を露出させる。層３０２は、基板３００の２以上の層より成ることがある。同様
に、層３０４は、基板３００の２以上の層より成ることがある。
【００３０】
ビア３０５は、基板３００の層３０２により画定される側壁３１０を有し、基
板３００の第１の表面３１５から基板３００の第２の層３２０へ延びる。第１の
表面３１５は、側壁３１０から外方に延びる。第２の表面３２０は、側壁３１０
から内方に延びる。ビア３０５は、基板に開口を形成する当該技術分野において
知られた方法により形成される。その例として、レーザー穿孔及び機械式穿孔が
含まれる。この説明の目的のため、第２の表面３２０はほぼ平坦であると仮定す
る。しかしながら、ビア３０５の形成に用いる方法により、第２の表面３０２が
凹状または凸状のような平坦でない状態になることがある。
板３００の第１の表面３１５から基板３００の第２の層３２０へ延びる。第１の
表面３１５は、側壁３１０から外方に延びる。第２の表面３２０は、側壁３１０
から内方に延びる。ビア３０５は、基板に開口を形成する当該技術分野において
知られた方法により形成される。その例として、レーザー穿孔及び機械式穿孔が
含まれる。この説明の目的のため、第２の表面３２０はほぼ平坦であると仮定す
る。しかしながら、ビア３０５の形成に用いる方法により、第２の表面３０２が
凹状または凸状のような平坦でない状態になることがある。
【００３１】
図３Ｂでは、１つの実施例において、第１の電極３２５は、側壁３１０と、第
２の表面３２０との上層として形成される。別の実施例では、第１の電極３２５
が側壁３１０の上層として形成されるが、第２の表面３２０の一部を露出させる
。かかる実施例では、層３０２に層３０４を積層する前に第１の電極３２５を形
成すればよい。
２の表面３２０との上層として形成される。別の実施例では、第１の電極３２５
が側壁３１０の上層として形成されるが、第２の表面３２０の一部を露出させる
。かかる実施例では、層３０２に層３０４を積層する前に第１の電極３２５を形
成すればよい。
【００３２】
第１の電極３２５はさらに、第１の表面３１５の少なくとも一部の上層として
延びる。第１の電極３２５は一般的に、ビア３０５を形成する標準的プロセスの
一部として形成される。ビア３０５の利用については、第１の電極３２５は一般
的に、第１の表面３１５上の回路と、導電層３０６に結合された回路とを接続す
るために使用される。さらに、また別の方法として、第１の電極３２５は、第１
の表面３１５上の回路を、別の導電層を介して第１の表面３１５と第２の表面３
２０との間の種々の中間層上の回路と接続するために使用することができる。１
つの実施例において、第１の電極３２５は銅（Ｃｕ）を含む。
延びる。第１の電極３２５は一般的に、ビア３０５を形成する標準的プロセスの
一部として形成される。ビア３０５の利用については、第１の電極３２５は一般
的に、第１の表面３１５上の回路と、導電層３０６に結合された回路とを接続す
るために使用される。さらに、また別の方法として、第１の電極３２５は、第１
の表面３１５上の回路を、別の導電層を介して第１の表面３１５と第２の表面３
２０との間の種々の中間層上の回路と接続するために使用することができる。１
つの実施例において、第１の電極３２５は銅（Ｃｕ）を含む。
【００３３】
図３Ｃにおいて、誘電材料を含む誘電層３３０が形成される。誘電層３３０は
、側壁３１０の内部の第１の電極３２５の少なくとも第１の部分の上層として形
成される。さらに、誘電層３３０は、ビア３０５に未充填部分を残すように形成
される。図３Ｃに示すように、誘電層３３０は、第１の表面３１５の一部の上層
である第１の電極３２５の第２の部分の上を延びるようにしてもよい。第１の電
極３２５の第２の部分上に誘電層３３０が延びるようにすると、後述するように
、第１の電極３２５をその後形成される電極から分離する際にある特定の利点が
得られる。しかしながら、第１の表面３１５上の第１の電極３２５の少なくとも
一部は、誘電層３３０で覆われていない。１つの実施例において、誘電層３３０
は、図１Ｃを参照して説明したように、物理的蒸着法により形成され、シャドウ
マスク３８５により画定される。他の実施例で、誘電層１３０に言及して上述し
たように他の誘電材料及びそれらの付着法を用いるものがある。
、側壁３１０の内部の第１の電極３２５の少なくとも第１の部分の上層として形
成される。さらに、誘電層３３０は、ビア３０５に未充填部分を残すように形成
される。図３Ｃに示すように、誘電層３３０は、第１の表面３１５の一部の上層
である第１の電極３２５の第２の部分の上を延びるようにしてもよい。第１の電
極３２５の第２の部分上に誘電層３３０が延びるようにすると、後述するように
、第１の電極３２５をその後形成される電極から分離する際にある特定の利点が
得られる。しかしながら、第１の表面３１５上の第１の電極３２５の少なくとも
一部は、誘電層３３０で覆われていない。１つの実施例において、誘電層３３０
は、図１Ｃを参照して説明したように、物理的蒸着法により形成され、シャドウ
マスク３８５により画定される。他の実施例で、誘電層１３０に言及して上述し
たように他の誘電材料及びそれらの付着法を用いるものがある。
【００３４】
図３Ｄにおいて、第２の電極３３５は、誘電層３３０で充填されなかったビア
３０５の残りの部分に形成される。第２の電極３３５は、１つの実施例では、ビ
ア３０５のこの残りの部分に導電性ペーストを充填することにより形成される。
１つの実施例において、導電性ペーストは硬化される。
３０５の残りの部分に形成される。第２の電極３３５は、１つの実施例では、ビ
ア３０５のこの残りの部分に導電性ペーストを充填することにより形成される。
１つの実施例において、導電性ペーストは硬化される。
【００３５】
別法として、１つの実施例において、無電解めっきの後、銅のような金属を電
解めっきすると、誘電層３３０上の電解めっき金属の層が第２の電極３３５とし
て形成される。この実施例において、第２の電極３３５は、一般的に、誘電層３
３０が充填されなかったビア３０５の残りの部分の構造により画定される中空構
造を有し、その残りの部分を完全に充填する場合がある。この実施例において、
電解めっき金属の層により充填されないビア３０５の部分があれば、当該技術分
野において知られているように、オプションとして、例えば、ポリマーのビアプ
ラグで充填することができる。第１の電極１２５の形成につき上述した実施例の
多くのように他の方法を用いて、誘電層３３０により未充填のビア３０５の残り
の部分に第２の電極３３５として導電性材料を形成することができる。
解めっきすると、誘電層３３０上の電解めっき金属の層が第２の電極３３５とし
て形成される。この実施例において、第２の電極３３５は、一般的に、誘電層３
３０が充填されなかったビア３０５の残りの部分の構造により画定される中空構
造を有し、その残りの部分を完全に充填する場合がある。この実施例において、
電解めっき金属の層により充填されないビア３０５の部分があれば、当該技術分
野において知られているように、オプションとして、例えば、ポリマーのビアプ
ラグで充填することができる。第１の電極１２５の形成につき上述した実施例の
多くのように他の方法を用いて、誘電層３３０により未充填のビア３０５の残り
の部分に第２の電極３３５として導電性材料を形成することができる。
【００３６】
図３Ｅでは、第１の電極３２５を第２の電極３３５から分離するために、第２
の電極３３５の余剰部分が必要に応じて除去される。１つの実施例において、第
２の電極３３５の余剰部分の除去は、化学的−機械的平坦化（ＣＭＰ）により、
材料を物理的に研磨・除去する。第２の電極３３５の余剰部分の除去は、第１の
表面３１５の上の誘電層３３０の一部を除去することを含む。第１の表面３１５
上の誘電層３３０の少なくとも一部を維持して第１の電極３２５と第２の電極３
３５との間の橋絡または短絡の可能性を減少するのが望ましいが、それは不要で
ある。図３Ｅに示すように、第２の電極３３５の余剰部分を除去すると、第１の
電極３２５の表面上の部分３３７が分離される。しかしながら、第２の電極３３
５のかかる分離部分３３７は、誘電層３３０により第２の電極３３５から分離さ
れていて、第１の電極３２５の機能の妨げとならないため、問題とならない。
の電極３３５の余剰部分が必要に応じて除去される。１つの実施例において、第
２の電極３３５の余剰部分の除去は、化学的−機械的平坦化（ＣＭＰ）により、
材料を物理的に研磨・除去する。第２の電極３３５の余剰部分の除去は、第１の
表面３１５の上の誘電層３３０の一部を除去することを含む。第１の表面３１５
上の誘電層３３０の少なくとも一部を維持して第１の電極３２５と第２の電極３
３５との間の橋絡または短絡の可能性を減少するのが望ましいが、それは不要で
ある。図３Ｅに示すように、第２の電極３３５の余剰部分を除去すると、第１の
電極３２５の表面上の部分３３７が分離される。しかしながら、第２の電極３３
５のかかる分離部分３３７は、誘電層３３０により第２の電極３３５から分離さ
れていて、第１の電極３２５の機能の妨げとならないため、問題とならない。
【００３７】
図３Ｆでは、第１の絶縁層３５０が、第１の電極３２５、誘電層３３０及び第
２の電極３３５の上層として形成され、第１の電極３２５の一部及び第２の電極
３３５の一部を露出するようにパターン形成されている。接点３４０、３４２は
それぞれ、第１の電極３２５及び第２の電極３３５の露出部分と結合するように
形成されている。接点３４０、３４２は共に第１の表面３１５に隣接して形成さ
れる。第２の絶縁層３５５は、接点３４０，３４２及び第１の絶縁層３５０の上
層として形成され、接点３４０の一部及び接点３４２の一部を露出させるように
パターン形成されている。接点３４０の露出部分は、接地電位３６０のような第
１の電位源に結合され、接点３４２の露出部分は、供給電圧Ｖcc３６５のような
第２の電位源に結合される。その結果得られる自己整合同軸キャパシタ３７０は
、上述したように、この構成で減結合または電力減衰用として使用できるが、キ
ャパシタ３７０は任意の電子デバイスに用いることができる。
２の電極３３５の上層として形成され、第１の電極３２５の一部及び第２の電極
３３５の一部を露出するようにパターン形成されている。接点３４０、３４２は
それぞれ、第１の電極３２５及び第２の電極３３５の露出部分と結合するように
形成されている。接点３４０、３４２は共に第１の表面３１５に隣接して形成さ
れる。第２の絶縁層３５５は、接点３４０，３４２及び第１の絶縁層３５０の上
層として形成され、接点３４０の一部及び接点３４２の一部を露出させるように
パターン形成されている。接点３４０の露出部分は、接地電位３６０のような第
１の電位源に結合され、接点３４２の露出部分は、供給電圧Ｖcc３６５のような
第２の電位源に結合される。その結果得られる自己整合同軸キャパシタ３７０は
、上述したように、この構成で減結合または電力減衰用として使用できるが、キ
ャパシタ３７０は任意の電子デバイスに用いることができる。
【００３８】
ビアに形成する同軸キャパシタの種々の実施例について説明した。これら多種
多様な実施例は、第２の電極を画定する開口が、第１の電極及び誘電層の付着に
より必然的にビアの実質的中心に形成されるという意味で自己整合型である。自
己整合型の上述した実施例は、めっきビアに誘電材料を充填した後、誘電材料に
開口を穿孔して誘電材料の一部を除去し、その開口に第２の電極を形成するプロ
セスでビアに形成されるキャパシタとは区別される。自己整合同軸キャパシタは
多くの用途につき少数のプロセス工程を必要とするにすぎないが、その理由は、
この方法によると同時に数千個のキャパシタの形成できるが、誘電材料への開口
の穿孔は一般的に一度に約２０個未満が限度であるからである。自己整合同軸キ
ャパシタは、薄い誘電層により形成するため、所与のビア直径で高レベルの容量
を得ることができる。さらに、上述した付着法によると、誘電層の最終的な厚さ
に対し高い制御性が得られるため、集積回路設計の自由度が増加する。種々の実
施例の第２の電極は誘電材料に開口を穿孔して形成できる電極よりも中心に位置
する可能性が高いため、プロセスのばらつきの減少が可能であり、設計の許容誤
差を厳しくして性能及び信頼性を向上することができる。レーザー穿孔または機
械式穿孔のレジストレーション精度は現在、約２０μｍのオーダーであるため、
誘電層の厚さが約２０μｍ以上に制限される。従って、種々の実施例の自己整合
同軸キャパシタは誘電材料に開口を穿孔して形成されるキャパシタと比べると１
または２オーダー以下のインダクタンスを得ることができる。
多様な実施例は、第２の電極を画定する開口が、第１の電極及び誘電層の付着に
より必然的にビアの実質的中心に形成されるという意味で自己整合型である。自
己整合型の上述した実施例は、めっきビアに誘電材料を充填した後、誘電材料に
開口を穿孔して誘電材料の一部を除去し、その開口に第２の電極を形成するプロ
セスでビアに形成されるキャパシタとは区別される。自己整合同軸キャパシタは
多くの用途につき少数のプロセス工程を必要とするにすぎないが、その理由は、
この方法によると同時に数千個のキャパシタの形成できるが、誘電材料への開口
の穿孔は一般的に一度に約２０個未満が限度であるからである。自己整合同軸キ
ャパシタは、薄い誘電層により形成するため、所与のビア直径で高レベルの容量
を得ることができる。さらに、上述した付着法によると、誘電層の最終的な厚さ
に対し高い制御性が得られるため、集積回路設計の自由度が増加する。種々の実
施例の第２の電極は誘電材料に開口を穿孔して形成できる電極よりも中心に位置
する可能性が高いため、プロセスのばらつきの減少が可能であり、設計の許容誤
差を厳しくして性能及び信頼性を向上することができる。レーザー穿孔または機
械式穿孔のレジストレーション精度は現在、約２０μｍのオーダーであるため、
誘電層の厚さが約２０μｍ以上に制限される。従って、種々の実施例の自己整合
同軸キャパシタは誘電材料に開口を穿孔して形成されるキャパシタと比べると１
または２オーダー以下のインダクタンスを得ることができる。
【００３９】
種々の実施例の同軸キャパシタは、減結合及び電力減衰用として好適である。
かかる用途では、一般的に、通常何千個の複数の同軸キャパシタを並列結合して
、所望の容量レベルを得ることが予想される。ビアにキャパシタを形成するため
、余分の基板空間、即ち表面領域は実質的に不要である。
かかる用途では、一般的に、通常何千個の複数の同軸キャパシタを並列結合して
、所望の容量レベルを得ることが予想される。ビアにキャパシタを形成するため
、余分の基板空間、即ち表面領域は実質的に不要である。
【００４０】
特定の実施例を図示説明したが、当業者は、特定の実施例を、同一目的を達成
するように構成される他の任意の構成で置き換え可能であることがわかるであろ
う。本発明の多数の変形例及び設計変更は、当業者にとって明らかであろう。従
って、本願は、本発明の任意の変形例または設計変更を包含するように意図され
ている。本発明は頭書の特許請求の範囲及びその均等物によってのみ限定される
ものを意図されることが明らかである。
するように構成される他の任意の構成で置き換え可能であることがわかるであろ
う。本発明の多数の変形例及び設計変更は、当業者にとって明らかであろう。従
って、本願は、本発明の任意の変形例または設計変更を包含するように意図され
ている。本発明は頭書の特許請求の範囲及びその均等物によってのみ限定される
ものを意図されることが明らかである。
【図１Ａ】
図１Ａは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図１Ｂ】
図１Ｂは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図１Ｃ】
図１Ｃは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図１Ｄ】
図１Ｄは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図１Ｅ】
図１Ｅは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図１Ｆ】
図１Ｆは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図２】
図２は、自己整合同軸キャパシタの断面図である。
【図３Ａ】
図３Ａは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図３Ｂ】
図３Ｂは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図３Ｃ】
図３Ｃは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図３Ｄ】
図３Ｄは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図３Ｅ】
図３Ｅは、１つの処理工程における自己整合同軸キャパシタの断面図である。
【図３Ｆ】
図３Ｆは、１つの処理工程における自己整合同軸キャパシタの断面図である。
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フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
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，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，
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Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ
，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，
ＹＵ，ＺＡ，ＺＷ
(72)発明者 ドーリー，トーマス
アメリカ合衆国 アリゾナ州 85233 ギ
ルバート ウエスト・ローハイド・アベニ
ュー 832
(72)発明者 ガーナー，シイ，マイケル
アメリカ合衆国 カリフォルニア州
94566 プレザントン カミノ・カサ・ブ
エナ 2781
Ｆターム(参考） 4E351 BB04 BB23 BB24 BB26 BB31
BB33 CC06 CC11 CC20 CC29
DD04 DD44 GG01 GG06
5E317 AA24 BB01 BB12 CC31 CD27
CD34 GG11
5E346 AA01 AA13 AA15 AA23 AA43
AA60 BB01 BB16 BB20 CC21
CC32 DD07 DD22 EE31 FF04
FF45 GG17 GG19 GG40 HH01
HH22
Claims (30)
- 【請求項１】 側壁が、該側壁から外方に延びる基板の第１の表面から基板
の第２の表面へ延びるように該基板に画定されるビアと、 ビアの側壁及び基板の第１の表面の少なくとも一部の上層である第１の電極と
、 側壁の内部にある第１の電極の少なくとも第１の部分の上層となるように形成
されるが、ビアの一部は未充填の状態で残された誘電層と、 未充填の状態で残されたビアの部分に形成された第２の電極とより成るキャパ
シタ。 - 【請求項２】 第１の電極は銅より成り、誘電層は酸化タンタルより成る請
求項１のキャパシタ。 - 【請求項３】 誘電層はさらに、第１の表面上の第１の電極の第２の部分の
上層として延びる請求項１のキャパシタ。 - 【請求項４】 第１の電極と、第１の電位源とに結合された第１の接点と、 第２の電極と、第２の電位源とに結合された第２の接点とをさらに備えた請求
項１のキャパシタ。 - 【請求項５】 基板は、有機基板及びセラミック基板より成る群から選択さ
れる請求項１のキャパシタ。 - 【請求項６】 基板は２以上の層より成る請求項１のキャパシタ。
- 【請求項７】 側壁が、該側壁から外方に延びる基板の第１の表面から基板
の第２の表面へ延びるように該基板に画定されるビアと、 ビアの側壁及び基板の第１及び第２の表面の少なくとも一部の上層である第１
の電極と、 側壁の内部にある第１の電極の少なくとも第１の部分の上層となるように付着
されるが、ビアの一部は未充填の状態で残された誘電層と、 未充填の状態で残されたビアの部分に形成された第２の電極とより成るキャパシ
タ。 - 【請求項８】 基板の第２の表面は側壁から外方に延びる請求項７のキャパ
シタ。 - 【請求項９】 誘電層はさらに、第１の表面上の第１の電極の第２の部分の
上層として延びる請求項７のキャパシタ。 - 【請求項１０】 側壁が、該側壁から外方に延びる基板の第１の表面から該
側壁から外方に延びる基板の第２の表面へ延びるように該基板に画定されるビア
と、 ビアの側壁及び基板の第１及び第２の表面の少なくとも一部の上層である第１
の電極と、 第１の表面から第２の表面へ延びる第１の電極の少なくとも第１の部分の上層
となるように形成される誘電層であって、誘電層の一部を除去しない状態でビア
の一部が未充填の状態で残された誘電層と、 誘電層が未充填の状態で残されたビアの部分に形成された第２の電極とより成
るキャパシタ。 - 【請求項１１】 基板の第１の表面から第２の表面へ延びる該基板の一部に
より画定されたビアの側壁と、該側壁から外方へ延びる基板の第１の表面の少な
くとも一部との上に第１の電極層を形成し、 ビアの一部が未充填の状態で残されるように側壁の内部にある第１の電極層の
少なくとも一部の上に誘電層を形成し、 誘電層が未充填の状態で残されたビアの部分に導電材料を付着させて、第２の
電極を形成するステップより成るキャパシタの形成方法。 - 【請求項１２】 第１の電極を形成する方法はさらに、銅の層を形成するス
テップより成る請求項１１の方法。 - 【請求項１３】 誘電層を形成するステップはさらに、 ビアの一部を未充填の状態で残して側壁内の第１の電極の少なくとも第１の部
分の上に金属層を形成し、 金属層を陽極処理することにより誘電層を形成するステップをさらに含む請求
項１１の方法。 - 【請求項１４】 誘電層を形成するステップはさらに、 ビアの一部を未充填の状態で残して側壁内の第１の電極の少なくとも第１の部
分の上に金属層をスパッタリングにより形成し、 弱酸性電解液で金属層を陽極処理して誘電層を形成するステップをさらに含む
請求項１１の方法。 - 【請求項１５】 弱酸性電解液は、有機酸希薄非水溶液より成る請求項１４
の方法。 - 【請求項１６】 有機酸希薄非水溶液は、５重量パーセント未満のクエン酸
非水溶液である請求項１５の方法。 - 【請求項１７】 第２の電極を形成するステップはさらに、誘電層が未充填
の状態で残されたビアの部分に導電性ペーストを充填するステップを含む請求項
１１の方法。 - 【請求項１８】 第２の電極を形成するステップはさらに、余剰の材料を除
去して第１の電極を第２の電極から分離するステップを含む請求項１１の方法。 - 【請求項１９】 余剰の材料を除去するステップはさらに、誘電層の一部を
除去するステップを含む請求項１８の方法。 - 【請求項２０】 基板の第１の表面から第２の表面へ延びる該基板の一部に
より画定されたビアの側壁と、該側壁から外方へ延びる基板の第１の表面の少な
くとも一部と、第２の表面の少なくとも一部の上とに第１の電極層を形成し、 ビアの一部が未充填の状態で残されるように側壁の内部にある第１の電極層の
少なくとも一部の上に誘電層を形成し、 誘電層が未充填の状態で残されたビアの部分に導電材料を付着させて、第２の
電極を形成するステップより成るキャパシタの形成方法。 - 【請求項２１】 基板の第１の表面から第２の表面へ延びる該基板の一部に
より画定されたビアの側壁と、該側壁から外方へ延びる基板の第１の表面の少な
くとも一部と、該側壁から外方へ延びる第２の表面の少なくとも一部との上に第
１の電極層を形成し、 ビアの一部が未充填の状態で残されるように側壁の内部にある第１の電極層の
少なくとも一部の上に誘電層を形成し、 誘電層の上に第２の電極を形成するステップより成るキャパシタの形成方法。 - 【請求項２２】 基板の第１の表面から第２の表面へ延びる該基板の一部に
より画定されたビアの側壁と、該側壁から外方へ延びる基板の第１の表面の少な
くとも一部と、該側壁から内方へ延びる第２の表面の少なくとも一部との上に第
１の電極層を形成し、 ビアの一部が未充填の状態で残されるように側壁の内部にある第１の電極層の
少なくとも一部の上に誘電層を形成し、 誘電層が未充填の状態で残されたビアの部分に導電材料を付着させて、第２の
電極を形成するステップより成るキャパシタの形成方法。 - 【請求項２３】 第１の電極に結合された第１の接点を形成し、 第２の電極に結合された第２の接点を形成するステップをさらに含む請求項２
２の方法。 - 【請求項２４】 基板の第１の表面から第２の表面へ延びるように該基板の
一部により画定されるビアの側壁と、該側壁から外方へ延びる基板の第１の表面
の少なくとも一部との上に第１の金属種層を形成し、 第１の金属種層上に第２の金属層を電解めっきして第１の電極を形成し、 ビアの一部を未充填の状態で残しながら側壁の内部にある第１の電極の少なく
とも第１の部分の上に第３の金属層を付着させ、 第３の金属層を陽極処理して誘電層を形成し、 第３の金属層が未充填の状態で残されたビアの部分に導電性ペーストを充填し
て第２の電極を形成し、 余剰の導電性ペーストを除去して第２の電極を第１の電極から分離するステッ
プより成るキャパシタの形成方法。 - 【請求項２５】 第１の金属種層と、第１の電極とはさらに、基板の第２の
表面の少なくとも一部の上に延びる請求項２４の方法。 - 【請求項２６】 基板の第２の表面は側壁から外方へ延びる請求項２５の方
法。 - 【請求項２７】 基板の第１の表面から第２の表面へ延びるように該基板の
一部により画定されるビアの側壁と、該側壁から外方へ延びる基板の第１の表面
の少なくとも一部との上に第１の銅の種層を形成し、 第１の銅の種層の上に銅の層を電解めっきして第１の電極を形成し、 ビアの一部を未充填の状態で残しながら側壁の内部にある第１の電極の少なく
とも第１の部分の上にタンタルの層を付着させ、 タンタルの層を陽極処理して酸化タンタルの層を形成し、 酸化タンタルの層が未充填の状態で残されたビアの部分に導電性ペーストを充
填して第２の電極を形成し、 余剰の導電性ペーストを除去して第２の電極を第１の電極から分離するステッ
プより成るキャパシタの形成方法。 - 【請求項２８】 電子デバイスの作動方法であって、 複数のキャパシタの各々の第１の電極を第１の電位源に結合し、 複数のキャパシタの各々の第２の電極を第２の電位源に結合するステップより
成り、 複数のキャパシタの各々は、電子デバイスを支持する基板の複数のビアの１つ
に、該複数のビアと１対１の関係で形成されており、 複数のキャパシタの各々は自己整合同軸キャパシタである電子デバイスの作動
方法。 - 【請求項２９】 第１の電位源と、 第２の電位源と、 少なくとも１つのキャパシタとより成り、 キャパシタは、 側壁が、該側壁から外方に延びる基板の第１の表面から基板の第２の表面へ延
びるように該基板に画定されるビアと、 ビアの側壁及び基板の第１の表面の少なくとも一部の上層である第１の電極と
、 側壁の内部にある第１の電極の少なくとも第１の部分の上層となるように形成
されるが、ビアの一部は未充填の状態で残された誘電層と、 未充填の状態で残されたビアの部分に形成された第２の電極と、 第１の電極と、第１の電位源とに結合された第１の接点と、 第２の電極と、第２の電位源とに結合された第２の接点とより成る電子デバイ
ス。 - 【請求項３０】 第１の電位源と、 第２の電位源と、 少なくとも１つのキャパシタとより成り、 キャパシタは、 側壁が、該側壁から外方に延びる基板の第１の表面から基板の第２の表面へ延
びるように該基板に画定されるビアと、 ビアの側壁及び基板の第１及び第２の表面の少なくとも一部の上層である第１
の電極と、 第１の表面から第２の表面へ延びる第１の電極の少なくとも第１の部分の上層
となるように形成される誘電層であって、誘電層の一部を除去しない状態でビア
の一部が未充填の状態で残された誘電層と、 誘電層が未充填の状態で残されたビアの部分に形成された第２の電極と、 第１の電極と、第１の電位源とに結合された第１の接点と、 第２の電極と、第２の電位源とに結合された第２の接点とより成る電子デバイ
ス。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005431A (ja) * | 2005-06-22 | 2007-01-11 | Shinko Electric Ind Co Ltd | コンデンサ埋め込み基板およびその製造方法 |
| JP2013153020A (ja) * | 2012-01-24 | 2013-08-08 | Denso Corp | 配線基板を有する半導体装置 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700748B1 (en) * | 2000-04-28 | 2004-03-02 | International Business Machines Corporation | Methods for creating ground paths for ILS |
| JP2002026515A (ja) * | 2000-07-07 | 2002-01-25 | Toshiba Corp | プリント配線板およびその製造方法 |
| JP4256575B2 (ja) * | 2000-08-15 | 2009-04-22 | パナソニック株式会社 | バイアホールを備えた高周波受動回路および高周波増幅器 |
| US6613641B1 (en) * | 2001-01-17 | 2003-09-02 | International Business Machines Corporation | Production of metal insulator metal (MIM) structures using anodizing process |
| US6737740B2 (en) * | 2001-02-08 | 2004-05-18 | Micron Technology, Inc. | High performance silicon contact for flip chip |
| JP2003124593A (ja) * | 2001-10-15 | 2003-04-25 | Interconnection Technologies Kk | 接続部品 |
| TW569313B (en) * | 2002-11-28 | 2004-01-01 | Univ Nat Chiao Tung | Method for improving properties of high k materials by CF4 plasma pre-treatment |
| KR100499006B1 (ko) * | 2002-12-30 | 2005-07-01 | 삼성전기주식회사 | 도금 인입선이 없는 패키지 기판의 제조 방법 |
| GB0316934D0 (en) * | 2003-07-19 | 2003-08-27 | Xaar Technology Ltd | Method of manufacturing a component for droplet deposition apparatus |
| US7345350B2 (en) | 2003-09-23 | 2008-03-18 | Micron Technology, Inc. | Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias |
| US7101792B2 (en) * | 2003-10-09 | 2006-09-05 | Micron Technology, Inc. | Methods of plating via interconnects |
| US7316063B2 (en) * | 2004-01-12 | 2008-01-08 | Micron Technology, Inc. | Methods of fabricating substrates including at least one conductive via |
| US7102204B2 (en) * | 2004-06-29 | 2006-09-05 | International Business Machines Corporation | Integrated SOI fingered decoupling capacitor |
| JP2006019455A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100645643B1 (ko) * | 2004-07-14 | 2006-11-15 | 삼성전기주식회사 | 수동소자칩 내장형의 인쇄회로기판의 제조방법 |
| US7538032B2 (en) * | 2005-06-23 | 2009-05-26 | Teledyne Scientific & Imaging, Llc | Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method |
| KR100716810B1 (ko) * | 2005-03-18 | 2007-05-09 | 삼성전기주식회사 | 블라인드 비아홀을 구비한 커패시터 내장형 인쇄회로기판및 그 제조 방법 |
| US20060220167A1 (en) * | 2005-03-31 | 2006-10-05 | Intel Corporation | IC package with prefabricated film capacitor |
| US20060289976A1 (en) * | 2005-06-23 | 2006-12-28 | Intel Corporation | Pre-patterned thin film capacitor and method for embedding same in a package substrate |
| JP2007027451A (ja) * | 2005-07-19 | 2007-02-01 | Shinko Electric Ind Co Ltd | 回路基板及びその製造方法 |
| US7521705B2 (en) | 2005-08-15 | 2009-04-21 | Micron Technology, Inc. | Reproducible resistance variable insulating memory devices having a shaped bottom electrode |
| WO2007046173A1 (ja) * | 2005-10-18 | 2007-04-26 | Murata Manufacturing Co., Ltd. | 薄膜キャパシタ |
| US7444727B2 (en) * | 2006-03-10 | 2008-11-04 | Motorola, Inc. | Method for forming multi-layer embedded capacitors on a printed circuit board |
| KR100757908B1 (ko) * | 2006-03-27 | 2007-09-11 | 삼성전기주식회사 | 커패시터 내장형 인쇄회로기판 및 그 제조방법 |
| US7989915B2 (en) * | 2006-07-11 | 2011-08-02 | Teledyne Licensing, Llc | Vertical electrical device |
| US20080053688A1 (en) * | 2006-09-01 | 2008-03-06 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and method of manufacturing the same |
| US7829462B2 (en) | 2007-05-03 | 2010-11-09 | Teledyne Licensing, Llc | Through-wafer vias |
| US7829994B2 (en) | 2007-09-24 | 2010-11-09 | Sixis, Inc. | Semiconductor substrate elastomeric stack |
| US7709966B2 (en) * | 2007-09-25 | 2010-05-04 | Sixis, Inc. | Large substrate structural vias |
| US20090200682A1 (en) * | 2008-02-08 | 2009-08-13 | Broadcom Corporation | Via in via circuit board structure |
| US20090267183A1 (en) * | 2008-04-28 | 2009-10-29 | Research Triangle Institute | Through-substrate power-conducting via with embedded capacitance |
| US8187972B2 (en) | 2008-07-01 | 2012-05-29 | Teledyne Scientific & Imaging, Llc | Through-substrate vias with polymer fill and method of fabricating same |
| US20100001378A1 (en) * | 2008-07-01 | 2010-01-07 | Teledyne Scientific & Imaging, Llc | Through-substrate vias and method of fabricating same |
| US8088667B2 (en) * | 2008-11-05 | 2012-01-03 | Teledyne Scientific & Imaging, Llc | Method of fabricating vertical capacitors in through-substrate vias |
| US7906404B2 (en) * | 2008-11-21 | 2011-03-15 | Teledyne Scientific & Imaging, Llc | Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers |
| US9425192B2 (en) * | 2008-12-11 | 2016-08-23 | Altera Corporation | Integrated circuit decoupling capacitors |
| US8129834B2 (en) * | 2009-01-26 | 2012-03-06 | Research Triangle Institute | Integral metal structure with conductive post portions |
| US8294240B2 (en) * | 2009-06-08 | 2012-10-23 | Qualcomm Incorporated | Through silicon via with embedded decoupling capacitor |
| JP5287644B2 (ja) * | 2009-09-30 | 2013-09-11 | Ｔｄｋ株式会社 | 薄膜コンデンサ |
| US8558345B2 (en) * | 2009-11-09 | 2013-10-15 | International Business Machines Corporation | Integrated decoupling capacitor employing conductive through-substrate vias |
| TWI405317B (zh) * | 2010-03-04 | 2013-08-11 | Unimicron Technology Corp | 封裝基板及其製法 |
| US8405135B2 (en) | 2010-10-05 | 2013-03-26 | International Business Machines Corporation | 3D via capacitor with a floating conductive plate for improved reliability |
| US8722505B2 (en) * | 2010-11-02 | 2014-05-13 | National Semiconductor Corporation | Semiconductor capacitor with large area plates and a small footprint that is formed with shadow masks and only two lithography steps |
| US8742541B2 (en) | 2010-12-09 | 2014-06-03 | Tessera, Inc. | High density three-dimensional integrated capacitors |
| US8502340B2 (en) * | 2010-12-09 | 2013-08-06 | Tessera, Inc. | High density three-dimensional integrated capacitors |
| JP5275401B2 (ja) * | 2011-04-18 | 2013-08-28 | 新光電気工業株式会社 | 配線基板、半導体装置及び配線基板の製造方法 |
| US8318577B2 (en) | 2011-04-28 | 2012-11-27 | Freescale Semiconductor, Inc. | Method of making a semiconductor device as a capacitor |
| US8624312B2 (en) | 2011-04-28 | 2014-01-07 | Freescale Semiconductor, Inc. | Semiconductor device structure as a capacitor |
| KR101225193B1 (ko) * | 2012-05-29 | 2013-01-22 | 전자부품연구원 | 반도체 패키지 및 이의 제조 방법 |
| US9406587B2 (en) | 2012-06-26 | 2016-08-02 | Intel Corporation | Substrate conductor structure and method |
| US9123780B2 (en) * | 2012-12-19 | 2015-09-01 | Invensas Corporation | Method and structures for heat dissipating interposers |
| TWI488286B (zh) * | 2012-12-25 | 2015-06-11 | Univ Nat Chiao Tung | 整合被動元件之半導體裝置 |
| US9337261B2 (en) | 2013-04-10 | 2016-05-10 | GlobalFoundries, Inc. | Method of forming microelectronic or micromechanical structures |
| JP2015029027A (ja) * | 2013-07-31 | 2015-02-12 | イビデン株式会社 | プリント配線板 |
| CN104637902A (zh) * | 2013-11-06 | 2015-05-20 | 上海蓝沛新材料科技股份有限公司 | 一种智能卡模块 |
| US9496326B1 (en) | 2015-10-16 | 2016-11-15 | International Business Machines Corporation | High-density integrated circuit via capacitor |
| US20220240375A1 (en) * | 2021-01-28 | 2022-07-28 | Unimicron Technology Corp. | Co-axial via structure and manufacturing method of the same |
| US11792918B2 (en) | 2021-01-28 | 2023-10-17 | Unimicron Technology Corp. | Co-axial via structure |
| CN117276274A (zh) * | 2023-11-10 | 2023-12-22 | 荣耀终端有限公司 | 半导体器件及电路板 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3191098A (en) | 1960-05-26 | 1965-06-22 | Lockheed Aircraft Corp | Structurally integrated capacitor assembly |
| US4453199A (en) * | 1983-06-17 | 1984-06-05 | Avx Corporation | Low cost thin film capacitor |
| DE3426278A1 (de) | 1984-07-17 | 1986-01-30 | Schroff Gmbh, 7541 Straubenhardt | Leiterplatte |
| JPH01216591A (ja) | 1988-02-25 | 1989-08-30 | Canon Inc | プリント基板 |
| US5071521A (en) * | 1989-09-06 | 1991-12-10 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a solid electrolytic capacitor |
| JPH03252193A (ja) | 1990-03-01 | 1991-11-11 | Matsushita Electric Ind Co Ltd | 配線基板 |
| US5219787A (en) * | 1990-07-23 | 1993-06-15 | Microelectronics And Computer Technology Corporation | Trenching techniques for forming channels, vias and components in substrates |
| US5120572A (en) * | 1990-10-30 | 1992-06-09 | Microelectronics And Computer Technology Corporation | Method of fabricating electrical components in high density substrates |
| US5973910A (en) | 1991-12-31 | 1999-10-26 | Intel Corporation | Decoupling capacitor in an integrated circuit |
| US5472900A (en) | 1991-12-31 | 1995-12-05 | Intel Corporation | Capacitor fabricated on a substrate containing electronic circuitry |
| US5509200A (en) * | 1994-11-21 | 1996-04-23 | International Business Machines Corporation | Method of making laminar stackable circuit board structure |
| US5745333A (en) * | 1994-11-21 | 1998-04-28 | International Business Machines Corporation | Laminar stackable circuit board structure with capacitor |
| US5765279A (en) * | 1995-05-22 | 1998-06-16 | Fujitsu Limited | Methods of manufacturing power supply distribution structures for multichip modules |
| US5872697A (en) | 1996-02-13 | 1999-02-16 | International Business Machines Corporation | Integrated circuit having integral decoupling capacitor |
| US5745334A (en) * | 1996-03-25 | 1998-04-28 | International Business Machines Corporation | Capacitor formed within printed circuit board |
| JPH10163632A (ja) | 1996-11-26 | 1998-06-19 | Sony Corp | プリント配線板及びその製造方法 |
| US5872696A (en) * | 1997-04-09 | 1999-02-16 | Fujitsu Limited | Sputtered and anodized capacitors capable of withstanding exposure to high temperatures |
| DE19826189C2 (de) | 1998-06-04 | 2000-11-02 | Deutsche Telekom Ag | Integrierter Kondensator für Schichtschaltungen und Verfahren zu dessen Herstellung |
| US6323537B1 (en) * | 1999-01-13 | 2001-11-27 | Agere Systems Guardian Corp. | Capacitor for an integrated circuit |
| US6358790B1 (en) * | 1999-01-13 | 2002-03-19 | Agere Systems Guardian Corp. | Method of making a capacitor |
-
1999
- 1999-12-29 US US09/474,186 patent/US6565730B2/en not_active Expired - Lifetime
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005431A (ja) * | 2005-06-22 | 2007-01-11 | Shinko Electric Ind Co Ltd | コンデンサ埋め込み基板およびその製造方法 |
| JP2013153020A (ja) * | 2012-01-24 | 2013-08-08 | Denso Corp | 配線基板を有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| HK1048046A1 (zh) | 2003-03-14 |
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