KR100489743B1 - 반도체 집적회로 장치, 그 제조 방법, ｉｃ 모듈, ｉｃ 카드 - Google Patents

반도체 집적회로 장치, 그 제조 방법, ｉｃ 모듈, ｉｃ 카드 Download PDF

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Abstract

(과제) 공정을 늘리지 않고 제조할 수 있는 실리사이드층으로 이루어지는 쇼트키 배리어를 구비한 반도체 집적회로 장치를 제공하는 것을 과제로 한다.
(해결수단) 쇼트키 배리어 다이오드로 구성되는 다이오드 브리지 회로와 MOS형 트랜지스터로 구성되는 주변회로가, 동일한 실리콘 기판상에 형성되고, 쇼트키 배리어 다이오드의 구성요소인 쇼트키 배리어가 실리사이드층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치에 의해 상기 과제를 해결한다.

Description

반도체 집적회로 장치, 그 제조 방법, ＩＣ 모듈, ＩＣ 카드 {INTEGRATED SEMICONDUCTOR CIRCUIT DEVICE, PROCESS OF MANUFACTURING THE SAME, IC MODULE AND IC CARD}
본 발명은 반도체 집적회로 장치, 그 제조 방법, IC 모듈, IC 카드에 관한 것이다.
비접촉 IC 카드에 있어서는, 소위 리더라이터와 IC 카드 본체 사이에서, 전원전압의 공급이나 제어신호와 데이터를 주고받는 것이 비접촉으로 실행되고 있다. 이 때문에, IC 카드측에 수전코일과 다이오드 브리지 회로를 형성하고, 이들을 통하여, 전원전압의 공급이나 제어신호와 데이터를 주고 받고 있다. 통상적으로 여기에서 사용되는 다이오드 브리지 회로는, 응답속도를 올리기 위해, 순방향 상승전압이 낮은 쇼트키 배리어 다이오드를 사용하여 구성되어 있다.
그 일례가, 일본 공개특허공보 소63-185693 호에 개시되어 있고, 도 7 에 그 반도체 집적회로 장치의 개략 평면도를 나타낸다. 도 7 에 있어서, 100 은 P형 실리콘 기판에 형성된 N채널형 MOSFET, 110 은 P채널형 MOSFET, 120 은 N형 웰 전원, 130 은 쇼트키 배리어 다이오드를 나타낸다.
도 8 은 도 7 의 III-III 선을 따른 개략 단면도이다.
P형의 실리콘 기판 (51) 상에, N형 웰 (반도체영역 ; 52) 과 P형 채널 스토퍼 (53) 를 형성하고, 널리 알려진 선택산화기술, 소위 LOCOS 법에 의해 얇은 게이트 산화막 (54 ; 트랜지스터 형성영역 (54')) 과 두꺼운 필드 산화막 (55) 을 형성한다.
다음에, 다결정실리콘을 사용하여 게이트 전극 (56) 을 형성하고, 이 게이트 전극 (56) 과 두꺼운 필드 산화막 (55) 을 마스크로 하여, 비소이온을 주입하고, N채널 MOSFET (100) 의 소스ㆍ드레인 영역 (57) 과 웰 전원 (120) 을 형성한다.
다음에 쇼트키 배리어 다이오드의 역방향 특성의 고내압화를 도모하기 위해, 보론을 이온주입하여 저농도의 P- 확산층 (58) 을 형성한다. 또한, 보론 주입을 실행하여 P채널 MOSFET (110) 의 소스ㆍ드레인 영역 (59) 과 쇼트키 배리어 다이오드의 P+ 확산층 (59') 을 형성한다.
이어서, 층간절연막 (60) 을 퇴적한 후, 소정 위치를 개구하여 컨택트 홀 (61) 을 개구하고, 이 컨택트 홀 (61) 을 통하여, 예컨대 알루미늄 (Al) 의 박막을 사용하여 금속배선 (62) 을 형성하고, 열처리를 실시함으로써, N채널 MOSFET (100), P채널 MOSFET (110) 가 형성됨과 동시에, 금속배선 (62) 과 N형 웰 (52) 사이에 쇼트키 배리어 다이오드 (130) 가 형성된다는 것이다.
그러나, 반도체 집적회로의 제조 기술의 미세화에 따라, MOSFET 의 소스ㆍ드레인 영역의 전기적인 접속방법은, 종래의 방법과는 다르게, 예컨대 텅스텐 (W) 을 사용한 소위 플러그 구조를 사용할 필요가 발생하고, 또한, 트랜지스터의 소스ㆍ드레인 영역과 게이트 전극영역의 각 상면에는, 예컨대 티탄에 의한 티탄실리사이드층을 형성하여 배선저항을 낮추는 프로세스가 이용되도록 되어 있다.
쇼트키 배리어 다이오드로 구성되는 다이오드 브리지회로, 및 MOSFET 로 구성되는 주변회로를, 동일한 실리콘 기판상에 형성할 경우, 반도체 집적회로의 제조 기술의 미세화에 따라 이용되는 프로세스, 다시 말하면 종래와는 다른 배선구조를 형성하는 프로세스를 이용할 경우에는, 쇼트키 배리어를 형성하는 제조방법에서는, 쇼트키 배리어를 MOSFET 의 배선형성공정과는 별도로 형성할 필요가 생긴다.
다시 말하면, 쇼트키 배리어 다이오드의 애노드ㆍ캐소드 전극영역의 개구, 쇼트키 배리어를 형성하는 금속 퇴적 등의 공정이 증가하여 번잡해지고, 또 비용상승의 원인으로도 된다. 공정을 늘리지 않고 쇼트키 배리어 다이오드를 형성하기 위해서는, 쇼트키 배리어 다이오드의 구조도, MOSFET 의 컨택트 부분과 동일한 구조를 이용한 것으로 할 필요가 있다.
이와 같이 하여 본 발명에 의하면, 쇼트키 배리어 다이오드로 구성되는 다이오드 브리지 회로와, MOS형 트랜지스터로 구성되는 주변회로가, 동일한 실리콘 기판상에 형성되고, 쇼트키 배리어 다이오드의 구성요소인 쇼트키 배리어가 실리사이드층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치가 제공된다.
또한, 본 발명에 의하면, 쇼트키 배리어 다이오드로 구성되는 다이오드 브리지 회로와, MOS형 트랜지스터로 구성되는 주변회로가, 동일한 실리콘 기판상에 형성되어 있는 반도체 집적회로 장치의 제조방법으로,
MOS형 트랜지스터의 소스ㆍ드레인 영역, 게이트 전극상, 및 쇼트키 배리어 다이오드의 쇼트키 배리어 형성용 영역의 각각의 소정 위치의 표면을 노출시키는 공정과,
전노출면을 비정질화시키는 공정과,
전노출면에 실리사이드화할 수 있는 금속층을 동시에 형성하는 공정과,
열처리를 이용하여 노출면과 금속층의 실리사이드화를 실행함으로써 실리사이드층을 형성하는 공정과,
실리사이드층의 저저항화를 위해 열처리하는 공정
을 포함하는 것을 특징으로 하는 상기 반도체 집적회로 장치의 제조방법이 제공된다.
또, 본 발명에 의하면, 상기 반도체 집적장치를 탑재한 IC 모듈이 제공된다.
또한, 본 발명에 의하면, 상기 IC 모듈을 탑재한 IC 카드가 제공된다.
요컨대, 본 발명은, 상기의 과제를 해결하기 위해 이루어진 것으로, 쇼트키 배리어 다이오드로 구성되는 다이오드 브리지 회로, 및 MOSFET 로 구성되는 주변회로를 동일 실리콘 기판상에 갖는 반도체 집적회로 장치에 있어서, MOSFET 의 소스ㆍ드레인 영역 및 게이트 전극의 소정 위치에 자기정합적으로 형성되는 실리사이드층을, 쇼트키 전극으로 사용하는 것이다.
본 발명의 구성에 의하면, 쇼트키 금속전극을, MOSFET 의 소스ㆍ드레인 영역 및 게이트 전극의 소정 위치에 자기정합적으로 형성되는 실리사이드층으로 제조하고, 컨택트 플러그를 통하여 배선에 접속한다는 트랜지스터부와 동일한 구조가 채택되기 때문에, 트랜지스터부의 플러그 제조후에 쇼트키 전극을 형성하는 부분의 개구를 실행하는 공정 및 전극의 패턴형성을 실행하는 공정을 생략할 수 있게 된다. 또, 전극을 자기정합적으로 제조할 수 있기 때문에, 고집적화가 가능해지고, 쇼트키 접합이 실리사이드층과 실리콘 사이에 형성되기 때문에, 금속과 실리콘 사이에 형성된 경우의 스파이크의 발생이 억제되어, 생산성의 향상을 기대할 수 있다.
발명의 실시형태
본 발명의 실시형태의 일례를 도면을 이용하여 상세하게 설명한다.
도 1 은, 본 발명의 일례의 실시형태를 나타낸 것으로, 반도체 집적회로 장치의 요부의 개략단면도이고, N형 MOSFET (101), P형 MOSFET (102), 및 쇼트키 배리어 다이오드 (103) 가 형성되어 있다. 더욱 상세하게는, P형 실리콘 기판 (1) 상에, N형 웰 (2), P형 웰 (3), 두꺼운 필드 산화막 (4), 고농도의 N+ 확산층 (5), 고농도의 P+ 확산층 (6), 티탄실리사이드층 (7), 층간절연막 (8), 1 층째 매입플러그 (9), 1 층째 배선 (10), 2 층째 매입플러그 (11), 2 층째 배선 (12), 전극 패드부 (13) 에 의해 구성되어 있다.
또한, 본 발명에서는 쇼트키 배리어 다이오드 (103) 의 쇼트키 배리어 형성영역 (고농도의 P+ 확산층 (6) 과 그 사이 부분의 N형 웰 (2)) 상에 실리사이드층 (티탄실리사이드층 (7)) 으로 이루어지는 쇼트키 배리어가 형성되어 있는 것을 특징의 하나로 한다.
다음으로, 도 2 ∼ 4 를 이용하여, 본 발명에 관련되는 반도체 집적회로 장치의 제조방법의 일례를 상세하게 설명한다. 또한, 본 발명에 관련되는 각 공정은, 반도체 집적회로 장치의 제조공정에서 통상적으로 사용되고 있는 장치나 조건을 이용할 수 있기 때문에, 특별한 경우를 제외하고 그 상세한 내용은 생략한다.
먼저 예컨대 P형 실리콘 기판 (1) 의 한 주요 표면상에, 소자분리를 실행하기 위해 STI (Shallow Trench Isolation) 처리에 의해, 필드 산화막 (4) 을 약 400㎚ 의 두께로 형성한다 (도 2(a) 참조).
다음에 N형 웰 (2) 과 P형 웰 (3) 을 형성한 후, 게이트 산화막 (14) 을 약 10㎚, 이어서 다결정실리콘막을 약 500㎚ 의 두께로 퇴적하고, 포토리소그래프ㆍ에칭 기술에 의해, 게이트 전극 (15) 을 형성한다 (도 2(b) 참조).
다음에, 게이트 전극 (15) 의 측벽에, 산화막에 의한 사이드월 스페이서 (16) 를 형성하고, 소정 위치를 포토레지스트 (23) 로 덮고, 이 포토레지스트 (23), 게이트 전극 (15) 및 두꺼운 필드 산화막 (4) 을 마스크로 하여 비소이온을 주입하고, N채널형 MOSFET 의 소스ㆍ드레인 영역 (17) 과 쇼트키 배리어 다이오드의 고농도의 N+ 확산층 (5) 을 형성한다 (도 2(c) 참조).
다음에 불화보론주입을 실행하고 P 채널형 MOSFET 의 소스ㆍ드레인영역 (19) 과 쇼트키 배리어 다이오드의 고농도의 P+ 확산층 (6) 을 형성한다 (도 2(d) 참조).
다음에 실리사이드 (Selfalign Silicide) 처리에 의해, MOSFET 의 소스ㆍ레인 영역 (17 과 19), 게이트 전극 (15), 쇼트키 배리어 다이오드의 애노드 (21), 캐소드 (22) 의 각 상부에, 티탄실리사이드층 (7) 을 약 50㎚ 의 두께로 형성한다.
티탄을 사용하여 실리사이드층을 형성하는 공정을 더욱 상세하게 설명한다. MOSFET 의 소스ㆍ드레인 영역 (17 과 19), 게이트 전극 (15), 쇼트키 배리어 다이오드의 애노드 (21), 캐소드 (22) 의 각 부의 실리콘표면이 노출되도록 실리콘산화막의 에칭을 실행한다.
다음에 노출된 실리콘표면을 비정질화시키기 위해 비소의 이온주입을 실행하고, 이어서 티탄층 (7') 을 스퍼터링법으로 약 50㎚ 퇴적시킨다 (도 3(e) 참조). RTA (Rapid Thermal Anneal) 법에 의해, 질소분위기중에서 약 650℃, 약 40초의 가열을 실행하고, 티탄과 실리콘을 반응시켜 티탄실리사이드층 (C49상) 을 형성한다.
금속의 실리사이드 프로세스는 분위기에 영향을 받기 쉬워, 고정밀도의 분위기제어가 필요하다. RTA 장치는 매엽식의 열처리장치로, 열처리를 실행하는 용기 (챔버) 가 작기 때문에, 고정밀도의 분위기제어가 가능하므로, 실리사이드 프로세스에 적합하다.
다음에 황산 ＋ 과산화수소수로 미반응 티탄층부를 제거한다. 그 후, 티탄실리사이드층의 저저항화를 위해, RTA 법으로 약 850℃, 약 10초의 가열을 실행하고, 티탄실리사이드층 (C54상) 으로 상전이를 일으킨다.
이에 의해, 상기에 기술한 MOSFET 의 소스ㆍ드레인 영역 (17 과 19), 게이트 전극 (15), 쇼트키 배리어 다이오드의 애노드 (21), 캐소드 (22) 의 각 상부에 동시에 티탄실리사이드층 (7) 을 형성할 수 있다 (도 3(f) 참조).
쇼트키 배리어 다이오드의 캐소드 (22) 는, 고농도의 N+ 확산층상이므로, MOSFET 의 소스ㆍ드레인 영역과 동일한 오믹접합이 형성되고, 애노드부에 쇼트키 접합이 형성된다.
또한, 실리사이드층을 형성하는 금속으로서 티탄을 사용한 예를 서술하였는데, 티탄 이외에 텅스텐, 코발트, 백금 등의 금속을 사용하여 형성하여도 상관없다. 그 제조 공정은 티탄의 경우와 거의 동일하므로 상세한 설명은 생략한다.
다음에 산화막 등으로 층간절연막 (8) 을 약 1400㎚ 의 두께로 퇴적한 후, CMP (Chemical Mechanical Polishing) 법에 의해 표면을 약 500㎚ 깍아 표면의 평탄화를 실행한다. 그 후, 포토리소그래프ㆍ에칭 기술에 의해 층간절연막의 소정 위치, 다시 말하면 트랜지스터의 소스ㆍ드레인 영역, 게이트 전극, 쇼트키 배리어 다이오드의 애노드 및 캐소드의 각 상부의 소정 위치에 개구부를 형성한다 (도 3(g) 참조).
다음에 티탄층을 약 60㎚, 질화티탄층을 약 100㎚ 의 두께로 퇴적하고, 이어서 텅스텐층을 약 500㎚ 의 두께로 퇴적한 후, 에치백에 의해, 층간절연막의 개구부 이외의 티탄층, 질화티탄층, 텅스텐층을 제거하고, 1 층째 매입 플러그 (9) 를 형성한다 (도 3(h) 참조).
다음에 티탄층을 약 30㎚, 질화티탄층을 약 20㎚, Al-Cu 층을 약 400㎚, 질화티탄층을 약 100㎚ 의 두께로 퇴적한 후, 포토리소그래프ㆍ에칭 기술에 의해, 1 층째 배선 (10) 을 형성한다 (도 3(i) 참조).
다음에 산화막에 의한 층간절연막 (8') 을 약 2000㎚ 의 두께로 퇴적하고, CMP 법에 의해 약 1000㎚ 표면을 깍아 표면의 평탄화를 실행하고, 그 후 층간절연막 (8') 에 포토리소그래프ㆍ에칭 기술에 의해, 개구부를 형성한다 (도 3(j) 참조).
다음에 티탄층을 약 60㎚, 질화티탄층을 약 100㎚ 의 두께로 퇴적하고, 이어서 텅스텐층을 약 500㎚ 의 두께로 퇴적한 후, 에치백에 의해, 층간절연막의 개구부 이외의 티탄층, 질화티탄층, 텅스텐층을 제거하고, 2 층째 매입 플러그 (11) 를 형성한다 (도 4(k) 참조).
다음에 티탄층을 약 30㎚, 질화티탄층을 약 20㎚, Al-Cu 층을 약 400㎚, 질화티탄층을 약 100㎚ 의 두께로 퇴적하고, 포토리소그래프ㆍ에칭 기술에 의해, 2 층째 배선 (12) 을 형성한다 (도 4(l) 참조).
다음에 표면의 보호막 (20) 을 약 3000㎚ 의 두께로 퇴적하고, 외부와 신호를 주고받기 위한 전극 패드부 (13) 를 개구한다 (도 4(m) 참조).
이상의 방법에 의해 형성된 쇼트키 배리어 다이오드를 사용하여, 다이오드 브리지 회로를 구성하고, 또 이것과 동일한 방법에 의해 MOS형 트랜지스터의 전극형성이 이루어지므로, 이 MOS형 트랜지스터로 주변의 회로를 구성함으로써, 공정을 특별히 늘리지 않고, 동일한 실리콘 기판상에 다이오드 브리지 회로와 주변의 회로를 형성할 수 있게 된다. 쇼트키 접합이 금속과 실리콘의 직접 접촉이 아니라, 실리사이드층을 통하여 실리콘에 접촉되어 있기 때문에, 소위 스파이크 현상이 발생하지 않는다. 이 때문에, 제품의 생산성의 향상을 기대할 수 있다. 또 전극부분을 자기정합적으로 제조할 수 있기 때문에 고집적화가 가능해진다.
또한 상기에서는 소위 플러그를 2 층 형성하는 공정에 대하여 설명하였는데, 플러그는 1 층의 경우에도 본 발명의 주된 취지에 위반하지 않는 것은 말할 필요도 없다.
도 5 는 본 발명을 사용한 IC 모듈의 회로구성도의 일례이다. 도 5 에 나타낸 IC 모듈의 회로구성은, 안테나 (31), 비접촉 인터페이스 (36), 레귤레이터 (37), 및 CPU (41) 로 이루어져 있다. 비접촉 인터페이스 (36) 는, 정류회로 (32), 변조회로 (33), 복조회로 (34) 및 클럭분리회로 (35) 로 이루어져 있다. 또 정합회로 (32), 레귤레이터 (37) 를 통하여, 전력공급되는 CPU (41) 로서는, 플래시 매크로 (38), 제어회로 (39) 및 ROM/RAM (40) 으로 이루어져 있다.
본 발명의 쇼트키 배리어 다이오드는, 비접촉 인터페이스 (36) 의 정류회로 (32) 에 있어서, 다이오드 브리지 회로에 사용하고 있다. 다이오드 브리지 회로의 구성 자체는, 통상적으로 사용되고 있는 것과 동일하므로 상세한 내용은 생략한다.
도 6 은 본 발명에 관련되는 반도체 집적회로 장치를 탑재한 IC 카드 (42) 의 개념도의 일례이다. 다시 말하면 본 발명의 IC 모듈 (43) 과 안테나 (44) 를 내장시켜, 수지성형 (도시생략) 에 의해 제조된 카드이고, 안테나 (45) 가 부착된 리더라이터 (46) 와 단말기기 (47) 사이에서 전원전압의 공급, 제어신호와 데이터를 주고받는 것이다.
이상 설명한 바와 같이, 본 발명에서는 쇼트키 전극으로서의 실리사이드층을, MOSFET 의 소스ㆍ드레인 영역상 및 게이트 전극상에 자기정합적으로 형성되는 실리사이드층과 동시에 제조할 수 있다. 쇼트키 배리어 다이오드에서도 MOSFET 부와 동일하게, 컨택트 플러그를 통하여 배선에 접속하는 구조가 채택되기 때문에, MOSFET 부의 플러그를 제조한 후에, 일부러 쇼트키 전극이 되는 부분의 개구를 실행할 필요가 없고, 또, 전극의 패턴형성을 실행하는 공정을 생략할 수 있게 된다.
또 전극을 자기정합적으로 제조할 수 있기 때문에, 기본적으로 고집적화가 가능해지고, 또한 쇼트키 접합이 금속과 실리콘의 직접 접촉이 아니라, 실리사이드층을 통하여 형성되고 있기 때문에, 소위 스파이크 현상이 일어나지 않는 점에서 제품 생산성의 향상을 기대할 수 있다.
도 1 은 본 발명의 반도체 집적회로 장치의 개략단면도이다.
도 2 는 본 발명의 반도체 집적회로 장치의 제조방법의 개략공정단면도이다.
도 3 은 본 발명의 반도체 집적회로 장치의 제조방법의 개략공정단면도이다.
도 4 는 본 발명의 반도체 집적회로 장치의 제조방법의 개략공정단면도이다.
도 5 는 본 발명의 IC 모듈의 개략평면도이다.
도 6 은 본 발명의 IC 카드의 개략평면도이다.
도 7 은 종래의 반도체 집적회로 장치의 개략평면도이다.
도 8 은 도 7 의 III-III 선의 개략단면도이다.
(부호의 설명)
1, 51 : 실리콘 기판
2, 52 : N형 웰
3 : P형 웰
4, 55 : 필드 산화막
5 : N+ 확산층
6, 59' : P+ 확산층
7 : 티탄실리사이드층
7' : 티탄층
8, 8', 60 : 층간절연막
9 : 1 층째 매입 플러그
10 : 1 층째 배선
11 : 2 층째 매입 플러그
12 : 2 층째 배선
13 : 전극 패드부
14, 54 : 게이트 산화막
15, 56 : 게이트 전극
16 : 사이드월 스페이서
17, 19, 57, 59 : 소스ㆍ드레인 영역
20 : 보호막
21 : 애노드
22 : 캐소드
23 : 포토레지스트
31, 44, 45 : 안테나
32 : 정류회로
33 : 변조회로
34 : 복조회로
35 : 클럭 분리회로
36 : 비접촉 인터페이스
37 : 레귤레이터
38 : 플래시 매크로
39 : 제어회로
40 : ROM/RAM
41 : CPU
42 : IC 카드
43 : IC 모듈
46 : 리더라이터
47 : 단말기기
53 : P형 채널 스토퍼
54' : 트랜지스터 형성영역
58 : P- 확산층
61 : 컨택트 홀
62 : 금속배선
100 : N채널 MOSFET
101 : N형 MOSFET
102 : P형 MOSFET
103, 130 : 쇼트키 배리어 다이오드
110 : P채널 MOSFET
120 : 웰 전원

Claims (10)

  1. 쇼트키 배리어 다이오드로 구성되는 다이오드 브리지 회로, 및 MOS형 트랜지스터로 구성되는 주변회로가 단일 실리콘 기판 상에 형성되고,
    상기 쇼트키 배리어 다이오드의 구성요소인 쇼트키 배리어가 자기정합적으로 형성된 실리사이드층으로 이루어지고,
    상기 MOS형 트랜지스터의 구성요소인 소스/드레인 영역 및 게이트 전극 상에 자기정합적으로 형성되는 실리사이드층을 구비하고,
    상기 쇼트키 배리어로서의 실리사이드층과 상기 MOS형 트랜지스터의 실리사이드층이 동시에 형성되고,
    상기 쇼트키 배리어로서의 실리사이드층, 및 상기 MOS형 트랜지스터의 소스/드레인 영역 및 게이트 전극 상의 실리사이드층이 각각 플러그를 통해 배선과 접속되고,
    상기 쇼트키 배리어 다이오드측의 배선이 외부 회로와 접속하기 위해 노출되는 전극 패드부를 갖는 비접촉 IC 카드용 반도체 집적회로 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 실리사이드층은 티탄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드 또는 백금 실리사이드로 이루어지는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치.
  4. 제 3 항에 있어서,
    상기 실리사이드층은 C54 상을 나타내는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치.
  5. 단일 실리콘 기판 상에 형성되어 있는, 쇼트키 배리어 다이오드로 형성되는 다이오드 브리지 회로, 및 MOS형 트랜지스터로 형성되는 주변회로를 포함하는 비접촉 IC 카드용 반도체 집적회로 장치의 제조방법에 있어서,
    쇼트키 배리어 다이오드의 쇼트키 배리어를 형성하기 위한 영역과 동시에, MOS형 트랜지스터의 소스/드레인 영역 및 게이트 전극 내의 소정 위치의 표면을 노출시키는 단계;
    노출된 표면을 비정질로 변환하는 단계;
    노출된 표면 상에 실리사이드화되도록 반응할 수 있는 금속층을 자기정합적으로 형성하는 단계;
    노출된 표면과 금속층에 실리사이드화를 위한 열처리를 수행하여, 쇼트키 배리어 다이오드로서의 실리사이드층 및 MOS형 트랜지스터의 소스/드레인 영역 및 게이트 전극 내의 실리사이드층을 자기정합적으로 동시에 형성하는 단계;
    상기 쇼트키 배리어 다이오드로서의 실리사이드층 및 상기 MOS형 트랜지스터의 소스/드레인 영역 및 게이트 전극 내의 실리사이드층의 저항의 감소를 위한 열처리를 수행하는 단계;
    상기 쇼트키 배리어 다이오드로서의 실리사이드층, 및 상기 MOS형 트랜지스터의 소스/드레인 영역 및 게이트 전극 상의 실리사이드층 상에 플러그를 동시에 형성하고, 상기 플러그 각각에 접속되는 배선을 동시에 형성하는 단계; 및
    상기 쇼트키 배리어 다이오드측 배선이 외부 회로와 접속되도록, 전극 패드부를 형성하는 단계를 포함하는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치의 제조방법.
  6. 제 5 항에 있어서,
    실리사이드화 및 실리사이드층의 저항의 감소를 위한 열처리는 고속 열어닐링 (RTA; Rapid Thermal Anneal) 에 의해 수행되는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치의 제조방법.
  7. 제 5 항에 있어서,
    실리사이드층은 자기정합적으로 형성되는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치의 제조방법.
  8. 제 5 항에 있어서,
    실리사이드층은 티탄 실리사이드로 이루어지고, 티탄 실리사이드층은 그것의 저항을 감소시키기 위한 열처리에서 C49 로부터 C54 로 상변화되는 것을 특징으로 하는 비접촉 IC 카드용 반도체 집적회로 장치의 제조방법.
  9. 제 1 항에 따른 비접촉 IC 카드용 반도체 집적회로 장치를 포함하는 것을 특징으로 하는 IC 모듈.
  10. 제 9 항에 따른 IC 모듈을 포함하는 것을 특징으로 하는 IC 카드.
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