KR100486951B1 - 전계방사형 전자원 - Google Patents
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Abstract
전계 방사형 전자원(10)에 있어서는 글라스로 되어 있는 절연성기판(11)의 상측에 도전성층으로 되어 있는 하부전극(8)과 산화 또는 질화된 다공질 반도체로 되어 있는 드리프트부(6a)를 포함하는 강전계 드리프트층(6)과, 금박막으로 되어 있는 표면전극(7)이 설치되어 있다. 그리고 표면전극(7)은 하부전극(8)에 대하여 양극으로 되도록 전압이 인가되고 하부전극(8)으로부터 강전계 드리프트층(6)으로 주입된 전자가, 강전계 드리프트층(6)을 드리프트하여, 표면전극(7)을 통하여 외부로 방출된다. 하부전극(8)과 강전계 드리프트층(6)과의 사이에 n층(21)과 p층(22)으로 되는 pn 접합 반도체층이 설치되고, 이것에 의해 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것이 방지되어 전력 소비량이 저감된다.
Description
본발명은, 반도체 재료를 사용하여 전계방사에 의한 전자선을 방사하도록한 전계방사형 전자원에 관한것이다.
종래, 전계방사형 전자원(이하, 약하여「전자원」이라 한다)으로서는, 예를들면 미국특허 제3,665,241호등에 개시되어 있는 스핀트(spindt)형 전극이 알려져 있다. 스핀트형 전극은, 미소한 삼각추형상의 에미터팁을 다수배치한 기판과, 에미터팁의 선단부를 노출시키는 방사공(放射孔)을 가진 일쪽 에미터 팁에 대하여 절연된 게이트층과를 구비하고 있다. 그래서 스핀트형 전극은, 진공중에서, 에미터팁이 게이트층에 대하여 음극으로 되도록 고전압을 인가함으로써, 에미터 팁의 선단에서 방사공을 통하여 전자선을 방사한다.
그러나, 스핀트형 전극은 제조 프로세스가 복잡하고 또한 삼각추형상의 에미터팁을 정밀도가 좋게 제조하는 것이 어렵다. 이 때문에 예를들면, 평면발광장치나 디스플레이등에 응용하는 경우에는 대면적화가 어렵다고 하는 문제점이 있다. 또한, 스핀트형 전극에는, 전계가 에미터팁의 선단에 집중하기 때문에 에미터팁 선단 주위의 진공도가 낮아서, 잔류가스가 존재하는 경우, 방사된 전자에 의하여 방사가스가 플러스 이온으로 이온화 된다. 이 플러스이온은 에미터팁의 선단에 충돌하기 때문에 에미터팁의 선단이 손상(예를들면, 이온충돌에 의한 손상)을 받는다. 이 때문에 방사되는 전자의 전류밀도나 방출효율등이 불안정하게 되기도 하고 에미터팁의 수명이 단축된다고 하는 문제가 생긴다. 따라서, 스핀트형 전극은 이와같은 문제점을 방지하기 위하여 고진공(약 10-5pa~ 약 10-6pa)에서 사용할 필요가 있다. 그 결과, 코스트가 높게 되고, 또 취급이 번잡하다고 하는 문제가 있다.
이와 같은 문제점을 방지하기 위하여 MIM(Metal Insulator Metal)형 또는 MOS(Metal Oxide Semiconductor)형의 전자원이 제안되어 있다. 전자는 금속-절연막-금속의 적층구조를 가지는 평면형의 전자원이며, 후자는 금속-산화막-반도체의 적층구조를 가지는 평면형의 전자원이다. 이 타입의 전자원에 있어서 전자의 방출효율을 높이려면 (많은 전자를 방사시키려면)절연막이나 산화막의 막두께를 얇게 할 필요가 있다. 그러나 절연막이나 산화막의 막두께를 너무 지나치게 얇게 하면, 적층구조의 상하의 전극간에 전압을 인가할때에 전압파괴가 생길 우려가 있다. 이와같은 절연파괴를 방지하지 않으면 않되기 때문에 절연막이나 산화막의 박막화에는 한계가 있다. 이 때문에 전자의 방출효율(인출효율)을 그다지 높게 할 수가 없다고하는 문제가 있다.
또한 근년, 특개평8-250766호에 개시되어 있는 바와 같이 실리콘기판등의 단결정의 반도체 기판을 사용하고 이 반도체 기판의 일표면을 양극산화함으로써 다공질 반도체층(포러스 실리콘층)을 형성하며, 이 다공질 반도체 층상에 금속박막을 형성한 전자원(반도체 냉전자 방출소자)이 제안되어 있다. 이 전자원에서는, 반도체 기판과 금속막간에 전압을 인가하여 전자를 방출시키도록 하고 있다.
그러나 특개평 8-250766호에 개시된 전자원에서는 기판이 반도체 기판에 제한되어 있기 때문에, 대면적화나 코스트다운화가 어렵다고 하는 문제점이 있다. 또한 전자방출시에 소위 포핑 현상이 생기기 쉬워 전자방출량이 고르지 못하는 것이 발생하기 쉽다. 이 때문에 평면발광장치나 디스플레이등에 응용하면 발광 얼룩이 생긴다고 하는 문제가 있다.
그래서, 본 발명자들은, 특원평10-272340호, 특원평10-272342호에서, 다공질 다결정 반도체층(예를들면, 다공질화된 다결정 실리콘층)을 급속열산화(RTO)기술에 의하여, 예를들면, 900℃에서 급속 열산화함으로써 도전성 기판과 금속박막(표면전극)과의 사이에 개재하여 도전성 기판으로부터 주입된 전자가 드리프트하는 강전계 드리프트층(이하 약하여 「드리프트층」이라한다)을 형성한 전자원을 제안하였다.
도 43에 도시된바와 같이, 이 전자원(10')에서는, 도전성 기판인 n형실리콘기판(1)의 주표면측에 산화된 다공질 다결정 실리콘층으로 되는 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는 금속박막으로 되는 표면전극(7)이 형성되어 있다. n형 실리콘기판(1)의 표면에는, 오믹전극(2)이 형성되어 있다. 드리프트층(6)의 두께는 예를들면 1.5㎛로 설정되어 있다.
도 44에 도시되어 있는 바와 같이, 전자원(10')에는 표면전극(7)이 진공중에 노출되도록 배치되어 있다. 그리고, 표면전극(7)에 대향하도록 콜렉터전극(12)이 배치되어 있다. 그 결과, 표면전극(7)이 n형 실리콘기판(1)(오믹전극2)에 대하여 양극으로 되도록 직류 전압 Vps가 인가된다. 또한 콜렉터전극(12)이 표면전극(7)에 대하여 양극으로 되도록 직류전압 Vc가 인가된다. 이것에 의해, n형 실리콘기판(1)으로부터 드리프트층(6)으로 주입된 전자가 드리프트층(6)을 드리프트하여, 표면전극(7)을 통하여 방출된다(도 44 중의 일점쇄선은 표면전극(7)을 통하여 방출되는 전자 e-의 흐름을 표시한다). 따라서 표면전극(7)에는 일함수가 작은 재료를 사용하는 것이 바람직하다. 여기서 표면전극(7)과 오믹 전극(2) 사이에 흐르는 전류는 일반적으로 다이오드 전류 Ips라칭하며, 콜렉터전극(12)과 표면전극(7)과의 사이를 흐르는 전류는 일반적으로 방출전자전류 Ie라 칭한다. 다이오드 전류 Ips에 대한 방출전자 전류 Ie가 크면 (Ie/Ips가 크다)클수록 전자방출효율이 높게된다. 전자원(10')에서는 표면전극(7)과 오믹전극(2)과의 사이에 인가되는 직류전압 Vps가 10-20V 정도의 저전압이어도 전자를 방출할 수가 있다.
전자원(10')에서는, 전자방출특성의 진공도의존성이 작고, 또 전자방출시에 포핑현상이 발생하지 않으며, 안정하게 전자를 높은 전자방출효율로 방출할 수가 있다.
도 45에 도시된 바와 같이, 드리프트층(6)은 적어도, 도전성기판인 n형 실리콘기판(1)의 주 표면측에 배열된 주상(柱狀)의 다결정 실리콘으로 되는 그레인(반도체결정)(51)과 그레인(51)의 표면에 형성된 얇은 실리콘산화막(52)과, 그레인(51)사이에 개재하는 나노미터오더의 실리콘 미결정(63)과, 실리콘 미결정(63)의 표면에 형성되고 이 실리콘 미결정(63)의 결정입자 직경보다도 작은 막두께를 구비한 절연막인 실리콘 산화막(64)을 포함하고 있다. 즉 드리프트층(6)내에서는, 각 그레인(51)의 표면은 다공질화되고, 각 그레인(51)의 중심부분에서는 결정상태가 유지되어 있다. 따라서, 드리프트층(6)에 인가된 전계는, 거의 실리콘 산화막(64)에 걸린다. 이 때문에 주입된 전자는 실리콘 산화막(64)에 걸려 있는 강전계에 의해 가속되고, 그레인(51)간을 표면에 향하여 화살표 A로 표시하는 방향으로 드리프트한다. 이것에 의해 전자방출효율을 향상시킬 수 있다. 드리프트층(6)의 표면에 도달한 전자는 열전자이며, 표면전극(7)을 용이하게 터널하여 진공중으로 방출된다. 그리고 표면전극(7)의 막두께는 10-15㎚정도로 설정된다.
그런데, 도전성기판으로하여, n형 실리콘기판(1)등의 반도체기판 대신에 글라스기판등의 절연성기판상에 도전층(예를들면, 금속박막)으로되는 하부전극을 형성하는 것을 사용하면 전자원이 더 한층 대면적화 및 저 코스트화가 가능하게 된다.
도 46에, 글라스기판으로 되는 절연성기판(11)과, 이 절연성기판(11)의 주 표면상에 형성된 하부전극(8)으로 구성되는 도전성 기판을 사용한 전자원(10")을 도시한다.
도 46에 도시된 바와 같이, 전자원(10")에 있어서는 절연성기판(11)의 주표면상에 도전성층으로되는 하부전극(8)이 형성되어 있다. 하부전극(8)상에는 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는, 금속박막으로 되는 표면전극(7)이 형성되어 있다. 드리프트층(6)은 하부전극(8)상에 논-도프(non-dope)의 다결정 실리콘층을 퇴적시킨후, 이 다공질 실리콘층을 양극산화처리로 다공질화하고 다시 예를들면 900℃에서 급속가열법에 의하여 산화 또는 질화함으로써 형성된다.
도 47에 도시된바와 같이, 전자원(10')(도 44참조)의 경우와 거의 마찬가지로, 전자원(10")에는 표면전극(7)이 진공중에 노출되도록 배치되고 표면전극(7)에 향하도록 콜렉터전극(12)이 배치되어 있다. 그리고, 전자원(10')의 경우와 마찬가지로, 직류전압(Vps, Vc)이 인가되어, 하부전극(8)으로부터 드리프트층(6)에 주입된 전자가, 이 드리프트층(6)을 드리프트하여, 표면전극(7)을 통하여 방출된다. 이 전자원(10")에도, 표면전극(7)과 하부전극(8)과의 사이에 인가된 직류전압이 10-20V 정도의 저전압이어도, 전자를 방출시킬수 있다. 도 48에 도시되어 있는 바와 같이, 전자원(10")에는 디스플레이용 전자원으로서 응용할수 있다. 도 48에 도시하는 디스플레이에 있어서는 전자원(10")에 대향하도록 글라스기판(14)이 배치되게 설치되어 있다. 글라스기판(14)의 전자원(10")과의 대향면에는 콜렉터전극(12) 및 형광체층(15)이 설치되어 있다. 형광체층(15)은, 콜렉터 전극(12)의 표면에 도포된것이며, 전자원(10")으로부터 방사되는 전자에 의해 가시광을 발한다. 글라스기판(14)은 도시되어 있지 않는 스페이서에 의하여 전자원(10")과 격리되어 있다. 글라스기판(14)과 전자원(10")과의 사이에 형성되어 있는 기밀공간은 진공상태로 되어 있다.
도 48에 도시하는 디스플레이에 사용되어 있는 전자원(10")은 글라스기판으로되는 절연성기판(11)과, 절연성기판(11)의 주표면상에 배열된 복수의 하부전극(8)과, 하부전극(8)에 각각 겹쳐되도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a)와의 사이를 매입하는 다결정 실리콘층으로되는 분리부(6b)를 가진 드리프트층(6)과, 드리프트층(6) 위에서 드리프트부(6a) 및 분리부(6b)에 걸쳐서 하부전극(8)과 교차하는 방향으로 배열된 복수의 표면전극(7)을 구비하고 있다.
전자원(10")에 있어서는, 복수의 하부전극(8)과 복수의 표면전극(7)과의 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에 표면전극(7)과 하부전극(8)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가함으로써 선택된 표면전극(7)과 하부전극(8)과의 교점에 대응하는 부위의 드리프트부(6a)에 강전계가 작용하여 전자가 방출된다. 즉, 표면전극(7)과 하부전극(8)으로 되는 격자의 격자점에 각각 전자원을 배치한 것과 마찬가지로 전압을 인가하는 표면전극(7)과 하부전극(8)과의 세트를 선택함으로서 소망의 격자점으로부터 전자를 방출시킬수 있다. 표면전극(7)과 하부전극(8)과의 사이에 인가되는 전압은 10-20V정도이다.
도 48에 도시하는 디스플레이에 사용되어 있는 전자원(10")에서는, 논-도프의 다결정 실리콘층은 하부전극(8)에 도달하는 깊이까지 다공질화되어 있다.
그러나, 도 49에 도시하는 바와 같이, 다결정 실리콘층은, 하부전극(8)에 도달하지 않는 깊이까지 다공질화되어 있어도 된다. 이 경우, 하부전극(8)과 드리프트부(6a)와의 사이에 논-도프의 다결정 실리콘층(3)이 끼워져 있다.
도 48에 도시하는 디스플레이에서 사용되고 있는 전자원(10")은, 표면전극(7)과 하부전극(8)이 드리프트층(6)을 끼우도록하여 매트릭스형으로 대향하는 소위 단순 매트릭스 구조를 가지고 있다.
도 50에 도시된 바와 같이, 드리프트부(6a)를 저항 R이라 가정한다. 이 경우, 복수의 표면전극(7) 중 선택된 것을 H레벨로하고 선택되지 않은 것을 L레벨로 하면, 도 50에서 일점 쇄선으로 도시된바와 같이, (H레벨의 표면전극(7)) - (저항 R) - (L레벨의 하부전극(8))의 경로로, 전류(I1)가 흐른다. 단, 이와같이 드리프트부(6a)가 저항(R)으로 구성된 전자원에서는, H레벨의 하부전극(8)에서 L레벨의 표면전극(7)으로 향하여 역방향으로 누설전류가 흐르는 경로가 다수 존재한다. 이 때문에, 선택되지 않은 격자점에도 전류가 흘러서 소비전력이 크게된다.
그러나 도 48에 표시하는 단순 매트릭스 구조의 전자원(10")에 있어서의 드리프트부(6a)와 하부전극(8)이 겹쳐진 부분이 개개의 전자원으로 된다. 여기서, 개개의 전자원에 있어서 표면전극(7)으로부터 하부전극(8)으로 전류가 흐르는 방향을 순방향이라 한다면, 개개의 전자원의 표면전극(7)과 하부전극(8)과의 사이에 전류·전압 특성은 비선형으로 된다. 이 때문에 드리프트부(6a)를 저항(R)이라고 가정한 경우 보다도 누설전류는 작게된다. 그러나 전자원(10")의 대면적화를 도모할때에 누설전류의 전 전류량이 무시될수 없게 된다. 이 때문에 저소비 전력화 및 전자방출효율의 고효율화가 방해된다고 하는 문제가 있다.
도 51에 도시된바와 같이, 표면전극(7)과 하부전극(8)과의 사이에, 표면전극(7)측을 애노드라하고 하부전극(8)측을 캐소드로 하는 다이오드(D)가 형성되어 있다면 상기 누설전류가 흐르는 것을 방지 할수 있다. 그러나 도 48에 도시하는 전자원(10")에 있어서, 개개의 전자원의 표면전극(7)과 하부전극(8)과의 사이에는 다이오드(D)는 형성 되어 있지 않다. 이 때문에 도 51에서 2점 쇄신으로 도시되는 바와 같이, H레벨의 하부전극(8)에서 L레벨의 표면전극(7)으로 누설전류가 흘려서, 저소비 전력화 및 전자방출효율의 고효율화가 방해받는 다고 하는 문제가 있다.
도 56은, 관계하는 종래의 전자원에 있어서, 순방향 전압 및 역방향 전압을 인가하는 경우에 있어서의 전압과 전류와의 관계를 나타내는 그래프이다. 도 56에 도시된 바와같이 이와같은 종래의 전자원에서도 순방향 전류, 역방향 전류에서 약간의 정류성이 얻어질 수 있다. 그러나 이정도의 정류성으로는 누설전류를 충분히 억제하는 것이 곤란하다.
이와같은 문제를 해결하기 위하여, 도 52에 도시된바와 같이 전자원을 구성한다고 하는 대응이 고려될 수 있다. 즉, 논-도프의 다결정 실리콘층(3)의 표면측에 드리프트부(6a)와 사이가 떨어져서 n형 다결정 실리콘 영역(41)을 형성한다. 그리고, n형 다결정 실리콘 영역(41)내의 표면측에 p형 다결정 실리콘영역(42)을 형성한다. 표면전극(7)은, 드리프트부(6a)와 n형 다결정 실리콘영역(41)의 일부에 걸쳐지도록 설치된다. 더욱, p형 다결정 실리콘영역(42)상에 의사 표면전극(17)과 하부전극(8) 사이의 전류·전압 특성에 정류 특성을 가지도록 한다.
그러나, 도 52에 도시한 전자원에서는, n형 다결정 실리콘 영역(41) 및 p형 다결정 실리콘 영역(42)을 드리프트부(6a)와 떨어지게하여 설치하고, 또 표면전극(7)과 떨어지게 하며 의사표면전극(17)을 설치할 필요가 있다. 이 때문에 단순 매트릭스 구조를 채용하는 경우, 단위 면적당의 전자방출면적이 작아지게 된다고 하는 문제가 있다.
또한 도 48에 도시하는 드리프트부(6a)가 패터닝된 전자원(10")에서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 크게되고, 이것에 의하여 상기 경계근방부에서의 단위 면적당의 방출전자량이 드리프트부(6a)의 중앙부에서의 단위 면적당 방출전자량보다도 많게 된다. 이 때문에 상기 경계근방부를 통하여 전자가 과잉으로 방출된다고 하는 문제가 있다.
또한, 상기 경계근방부의 전계강도가 크기 때문에 이 경계근방부에서 드리프트부(6a)의 절연파괴가 생겨서(드리프트부(6a)가 열화하여), 하부전극(8)과 표면전 극(7)과의 사이에 국부적으로 과대한 전류가 흐를수 있다. 이 경우, 과대한 전류의 흐름에 의하여, 드리프트부(6a), 도전성 박막으로되는 표면전극(7), 혹은 하부전극(8)(도전성층)이 국부적으로 발열하여, 표면전극(7)의 열화나 드리프트부(6a)의 열화정도가 확대된다고 하는 문제가 있다. 그리고, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부의 전계강도보다도 크게되는 것은 드리프트부(6a)의 두께, 다공질 정도 혹은 산화 혹은 질화의 정도가 드리프트부(6a)의 중앙부와 상기 경계근방부에서 다르기 때문이다.
도 43 또는 도 46에 도시하는 전자원(10', 10")에서는, 전자방출 특성의 진공도의존성이 작고, 또 전자방출시에 포핑현상이 생기지 않으며, 전자를 높은 전자 방출효율에서 안정하게 방출할 수가 있다. 그러나, 전자원(10', 10")에서는, 다이오드 전류 Ips는, 도 53 중의 그래프 P로 도시하는 바와 같이, 경시변화하며, 방출전자전류(Ie)는 그래프 Q로 표시하는 바와 같이 경시변화한다. 즉, 다이오드전류(Ips)가 서서히 증가하는 한편, 방출전자전류(Ie)가 서서히 감소하기 때문에 전자방출효율이 서서히 저하한다. 여기서 방출전자전류(Ie)의 경시적 저하를 억제하도록 하면, 소비전력이 증가한다고 하는 문제가 생긴다.
이와같은 문제가 생기는 원인은, 이하와 같이 생각될수 있다. 즉, 전자원(10', 10")에서는, 다공질 다결정 실리콘층을 산화함으로써 드리프트층(6)이 형성되기 때문에, 드리프트층(6)의 전체에 걸쳐서 균일한 막질 및 막두께의 산화실리콘막(52, 64)(도 45 참조)을 형성하는 것은 어렵다. 또한, 드리프트층(6)에 있어서, 실리콘 미결정(63)이 형성된 영역에 있어서의 산화실리콘막(64)의 함께 막두께와, 그레인(51)이 남아있는 영역의 산화실리콘막(52)의 막두께와를 비교하면, 산화 실리콘막(52)의 쪽이 얇게 되기 쉽다. 이 때문에, 전자원(10', 10")에 구동전압(직류전압 Vps)을 인가하여 다이오드전류 Ips를 흘리면, 산화 실리콘막(52), 산화실리콘막(64) 또는 양 산화실리콘막(52, 64)에 있어서 막두께가 얇은 부분이나, 결함부, 불순물이 많이 포함되는 부분등에서 서서히 절연파괴가 생긴다. 그리고 절연파괴가 생긴 부분에서는, 산화실리콘막(52, 64)의 저항치가 작게되어서 다이오드전류 Ips가 경시적으로 증가한다. 다른 한편, 전자방출에 기여하는 전류가 감소하여 방출전자 전류 Ie가 경시적으로 저하한다.
이 때문에, 전자원(10', 10")을 디스플레이등에 응용하는 경우, 산화실리콘막(52, 64)의 절연파괴에 수반하여 소비전력이나 발열량이 서서히 증가하여 화면의 휘도가 서서히 어둡게 된다고 하는 문제가 있다.
도 46 또는 도 49에 도시하는 전자원(10")은, 도 54에 도시하는 디스플레이용 전자원으로 하여서도 응용될수 있다. 도 54에 도시하는 전자원(10")은 글라스 기판으로 되는 절연성기판(11)과, 절연성기판(11)의 주표면상에 배열된 복수의 도전성층으로 되는 배선(8a)(하부전극8)과, 배선(8a)에 겹쳐지도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로되는 드리프트부(6a)와 이 드리프트부(6a) 사이를 매입하는 다결정 실리콘층으로되는 분리부(6b)와를 가진 드리프트층(6)과, 각 드리프트부(6a)를 개재하여 각각 배선(8a)에 대향하는 복수의 표면전극(7)과, 드리프트층(6)의 위에서 배선(8a)과 교차하는 방향에 배열된 복수의 표면전극(7)을 각 열마다 공통접속하는 복수의 버스 전극(25)과를 구비하고 있다. 버스전극(25)은, 드리프트부(6a) 및 분리부(6b)에 걸쳐서 배선(8a)과 교차하는 방향으로 배열되어 있다. 버스전극(25)은 전자를 터널 시킬 필요가 없기 때문에, 표면전극(7)에 비하여 막두께를 두껍게하여 저저항화를 도모할 수가 있다.
이 전자원(10")도, 도 48에 도시하는 전자원(10")과 거의 마찬 가지로, 전압을 인가하는 버스전극(25)과 배선(8a)과의 세트를 선택함으로써 소망의 격자점으로부터 전자를 방출할 수가 있다. 배선(8a)은 단책(短冊) 형상으로 형성되고, 그의 길이 방향의 양 단부상에서 각각 패드(27)가 형성되어 있다. 버스전극(25)은 그 길이방향의 양단부에 각각 패드(28)에 접속되어 있다.
그러나, 도 54에 도시하는 전자원(10")에서는, 버스전극(25)과 표면전극(7)과의 사이에 과전류가 흐르면, 선택된 격자점에 대응하는 드리프트부(6a)로부터 과잉으로 전자가 방출되기도 하고, 선택된 격자점에 대응하는 드리프트부(6a)의 절연파괴가 생겨서 배선(8a)과 표면전극(7)과의 사이에 단락 전류가 흐르기도 한다. 이 때문에, 드리프트부(6a), 표면전극(7) 내지는 배선(8a)의 온도가 높게되어서, 전자원 전체로하여 열화가 진행하기 때문에, 그의 신뢰성이 저하한다고 하는 문제점이 있다. 즉 선택된 격자점에 대응하는 드리프트부(6a), 표면전극(7) 내지는 배선(8a) 뿐만아니고, 선택되지 않은 격자점에 대응하는 드리프트부(6a), 표면전극(7) 내지는 배선(8a)의 열화를 야기시킨다고 하는 문제가 있다. 또한, 절연파괴가 생긴 드리프트부(6a)에서 과잉전자가 방출되기 때문에, 디스플레이용에 사용되는 경우, 특정화소의 휘도가 이상하게 높게 되고, 또 발광휘도의 면내 편차가 크게 된다고하는 문제가 있다.
도 54에 도시하는 전자원(10")내지 디스플레이는 전자원(10")에 대향배치되는 글라스기판으로 되는 페이스 플레이트를 구비하고 있다.
도 55에 도시된바와 같이, 이 페이스 플레이트에 있어서의 전자원(10")과 대향하는 면에는 전자원(10")의 각 표면전극 마다 화소(31)가 설치되어 있다. 여기서, 각 화소(31)에는 3원색인, R, G, B의 3개의 형광체셀(32a, 32b, 32c)이 도포 형성되어 있다. 각 화소(31)간, 혹은 각 화소(31)내의 형광체셀(32a, 32b, 32c)간에는 블랙스트라이프로 불리어지는 흑색패턴으로되는 분리층(33)에 의해 분리되어 있다.
도 54에 도시하는 전자원(10")에도, 도 48에 표시하는 전자원(10")과 거의 마찬가지로, 배선(8a)의 연장 방향에 있어서 드리프트부(6a)의, 분리부(6b)와의 경계근방부에서의 단위면적당 방출전자량이, 드리프트부(6a)의 중앙부에서의 단위 면적당 방출전자량 보다도 많게 되고, 상기 경계근방부를 통하여 전자가 과잉으로 방출된다. 이 때문에 화소와의 간격을 단축하고 화소(31)의 사이즈(면적)을 작게하면, 각 화소(31)의 얼룩이 생겨서 고정세(高精細)한 디스플레이의 실현이 어렵다고 하는 문제가 있다.
본 발명은 후기의 상세한 설명 및 첨부도면에 의해, 보다 충분히 이해될 수 있을 것이다. 그리고, 첨부도면에 있어서, 공통 구성요소에는 동일의 참조번호가 부여되어 있다.
도 1은 본 발명의 실시형태에 따른 전자원(전계 방사형 전자원)의 일부가 절개된 개략 사시도를 나타낸 도면이다.
도 2a ~2e는 본 발명의 실시형태 1에 따른 전자원 또는 그의 제조 단계에서의 중간체의 개략단면도이며, 이 제조원의 제조방법을 도시하고 있다.
도 3a~3g는 본 발명의 실시형태 2에 따른 전자원 또는 그의 제조단계에서의 중간체의 개략단면도이며, 이 전자원의 제조방법을 도시하고 있다.
도 4는 본 발명의 실시형태 3에 따른 전자원의 개략단면도이다.
도 5는 본 발명의 실시형태 4에 따른 전자원의 개략단면도이다.
도 6은 본 발명의 실시형태 5에 따른 전자원의 개략단면도이다.
도 7은 본 발명의 실시형태 6 또는 7에 따른 전자원의 개략단면도이다.
도 8은 본 발명의 실시형태 8에 따른 전자원의 개략단면도이다.
도 9는 본 발명의 실시형태 9에 따른 전자원의 개략단면도이다.
도 10은 본 발명의 실시형태 10에 따른 전자원의 개략단면도이다.
도 11은 본 발명의 실시형태 11에 따른 전자원의 개략단면도이다.
도 12는 본 발명의 실시형태 12에 따른 전자원의 개략단면도이다.
도 13은 본 발명의 실시형태 13에 따른 전자원의 개략단면도이다.
도 14는 본 발명의 실시형태 14에 따른 전자원의 일부절개된 개략사시도이다.
도 15는 본 발명의 실시형태 15에 따른 전자원의 일부 절개된 개략사시도이다.
도 16a는 본 발명의 실시형태 16에 따른 전자원의 개략단면도이다.
도 16b는 도 16a에 도시하는 전자원의 요부를 확대하여 표시하는 개략단면도이다.
도 17a~17d는 본 발명의 실시형태 16에 따른 전자원 또는 그의 제조단계에서의 중간체의 개략단면도이며, 이 전자원의 제조방법을 도시하고 있다.
도 18은 본 발명의 실시형태 16에 따른 전자원에 있어서의 전자방출구조의 원리를 설명하는 도면이다.
도 19는 본 발명의 실시형태 16에 따른 전자원을 사용한 디스플레이의 사시도이다.
도 20은 본 발명의 실시형태 17에 따른 전자원의 요부에 대한 개락단면도이다.
도 21은 본 발명의 실시형태 18에 따른 전자원의 요부에 대한 개략단면도이다.
도 22a~22d는 본 발명의 실시형태 19에 따른 전자원 또는 그의 제조단계에서의 중간체에 대한 개략단면도이며, 이 전자원의 제조방법을 도시하고 있다.
도 23은 본 발명의 실시형태 20에 따른 전자원의 요부에 대한 개략 사시도이다.
도 24는 본 발명의 실시형태 20에 따른 전자원의 요부에 대한 개략평면도이다.
도 25는 본 발명의 실시형태 20에 따른 전자원의 요부에 대한 개략 평면도이다.
도 26은 본 발명의 실시형태 21에 따른 전자원의 개략 사시도이다.
도 27은 본 발명의 실시형태 21에 따른 전자원의 요부에 대한 개략 평면도이다.
도 28은 본 발명의 실시형태 22에 따른 전자원의 개략 사시도이다.
도 29는 본 발명의 실시형태 22에 따른 전자원의 요부에 대한 개략평면도이다.
도 30은 본 발명의 실시형태 22에 따른 전자원의 요부에 대한 개략단면도이다.
도 31은 본 발명의 실시형태 22에 따른 전자원에서의 온도와 저항값과의 관계를 나타낸 그래프이다.
도 32는 본 발명의 실시형태 23에 따른 전자원의 개략사시도이다.
도 33은 본 발명의 실시형태 23에 따른 전자원의 요부에 대한 개략평면도이다.
도 34는 본 발명의 실시형태 23에 따른 전자원의 요부에 대한 개략단면도이다.
도 35는 본 발명의 실시형태 24에 따른 전자원의 개략사시도이다.
도 36은 본 발명의 실시형태 24에 따른 전자원의 요부에 대한 개략평면도이다.
도 37은 본 발명의 실시형태 25에 따른 전자원의 개략사시도이다.
도 38은 본 발명의 실시형태 25에 따른 전자원의 요부에 대한 개략평면도이다.
도 39는 본 발명의 실시형태 26에 따른 전자원의 개략사시도이다.
도 40은 본 발명의 실시형태 26에 따른 전자원의 요부에 대한 개략평면도이다.
도 41은 본 발명의 실시형태 27에 따른 전자원의 개략사시도이다.
도 42는 본 발명의 실시형태 27에 따른 전자원의 요부에 대한 개략평면도이다.
도 43은 종래의 전자원에 대한 개략단면도이다.
도 44는 도 43에 도시한 종래의 전자원에 있어서의 전자방출기구의 원리를 설명하는 도면이다.
도 45는 종래의 전자원의 요부를 확대하여 표시하는 개략단면도이며, 이 전자원의 전자방출 동작을 나타내고 있다.
도 46은 또 하나의 종래 전자원의 개략단면도이다.
도 47은 도 46에 도시한 종래 전자원에 있어서의 전자방출기구의 원리를 설명하는 도면이다.
도 48은 도 46에 나타낸 종래 전자원을 사용한 디스플레이의 사시도이다.
도 49는 다른 또하나의 종래 전자원의 개략단면도이다.
도 50은 단순 매트릭스 구조를 채용한 디스플레이의 동작을 설명하는 예시적인 회로도이다.
도 51은 단순 매트릭스 구조를 채용한 또하나의 다른 디스플레이 동작을 설명하는 예시적인 회로도이다.
도 52는 다른 또하나의 종래 전자원의 개략단면도이다.
도 53은 종래 전자원에 있어서의 다이오드전류 및 방출 전자전류의 경시변화를 나타낸 그래프이다.
도 54는 또하나의 다른 종래 전자원의 개략사시도이다.
도 55는 전자원을 사용한 디스플레이의 페이스 플레이트에 설치된 화소의 예시적인 도면이다.
도 56은 종래의 전자원에 있어서, 순방향 전압 및 역방향 전압을 인가한 경우에 있어서의 전압과 전류와의 관계를 나타내는 그래프이다.
본 발명은, 상기 종래의 문제를 해결하기 위한 것으로서, 그의 하나의 목적은 종래에 비하여 단위 면적당의 전자 방출면적을 작게하지 않고 저소비 전력화를 도모할 수 있는 전자원(전계방사형 전자원)을 제공하는 것에 있다.
본 발명의 또하나의 다른 목적은 전자의 과잉방출을 방지할 수 있는 전자원을 제공함에 있다.
본 발명의 다른 또하나의 목적은 전자방출특성의 경시안전성에 뛰어난 전자원을 제공하는데에 있다.
본 발명의 다른 또하나의 목적은 고정세한 디스플레이의 전자원으로서 이용할 수 있고, 신뢰성이 높은 전자원을 제공하는데에 있다.
본 발명에 따른 전자원(전계방사형 전자원)은 기판과, 기판의 일표면상에 형성된 도전성층(하부전극)과, 도전성층상에 형성된 반도체층과, 이 반도체층의 표면측에 형성된 산화 또는 질화된 다공질 반도체층으로 되는 드리프트부를 가지는 드리프트층(강전계 드리프트층)과, 드리프트층상에 형성된표면전극을 구비하고, 표면전극이 도전성층에 대하여 양극으로 되도록 전압을 인가함으로써 도전성층으로부터 드리프트층에 주입된 전자가 드리프트층을 드리프트하고, 표면전극을 통하여 방출되도록 한 전자원에 있어서, 도전성층과, 표면전극과, 도전성층과 드리프트부와의 사이부분과, 표면전극과 드리프트부와의 사이 부분중의 적어도 하나에, 드리프트부를 흐르는 전류중의 전자방출에 기여하지 않은 전류를 억제하는 전류억제부재가 설치되어 있는 것을 기본적인 특징으로 한다.
본 발명의 제 1 면(aspect)에 의하면, 전류억제부재는, 도전성층으로부터 표면전극으로 전류가 누설하는 것을 방지하여 전력 소비량을 저감하는 누설전류방지부재이다.
이 경우, 종래에 비하여 단위면적당의 전자방출면적을 작게하는 일이 없이 누설전류가 흐르는 것을 방지할 수가 있고 저소비 전력화를 도모할 수가 있다.
이 전자원에 있어서, 누설전류방지부재는 pn 접합을 가진 반도체층인 것이 바람직하다. 이 경우 pn 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지할 수가 있다.
누설전류방지 부재는, 도전성층측의 n층과 표면전극층의 p층을 구비한 반도체이여도 된다. 이 경우, n층과 p층을 가지는 반도체층의 pn 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지할 수가 있다.
누설전류 방지부재는 도전성층측의 n층과 표면전극측의 p층과를 구비하는 반도체층인 경우, p층과 드리프트부와의 사이에 저농도 반도체층이 형성되어 있어도 된다. 이 경우 p층과 n층과를 가진 반도체층의 pn 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지할 수 있다.
또한 저농도 반도체층에 의한 n층과 p층을 가지는 반도체층과 드리프트부와를 공간적으로 분리할수 있고, 이 반도체층의 영향을 받지 않고 드리프트부를 형성할 수 있다.
이 전자원에 있어서, 기판이 반도체기판인 경우, 도전성층은 기판측의 n층과 표면전극측의 p층과를 구비하고 있는 것이 바람직하다. 이 경우, 도전성층을 일반적인 실리콘 프로세스를 이용하여 형성할 수 있고 도전성층의 패턴 정밀도를 용이하게 높일 수 있기 때문에 디스플레이의 고정세화가 용이하게 된다.
p층과 n층사이에 i층이 설치되어 있어도 된다. 이 경우 pn 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지하는 경우에 비하여 고 내전압화를 도모할 수가 있다.
이 전자원에 있어서는, 표면전극이, 드리프트부와 쇼트키 접합하는 재료로 형성하는 것이 바람직하다. 이 경우, 쇼트키 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지할 수가 있다. 또한 pn 접합이나 pin 접합을 별도로 설치할 필요가 없기 때문에 전자원의 구조가 간소화 된다. 이 전자원에 있어서, 도전성층과 드리프트부와의 사이에 저농도 반도체층과 쇼트키 접합하는 재료로 형성되어 있는 것이 바람직하다. 이 경우에도, 쇼트키 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 저지할 수가 있다. 또한 pn 접합이나 pin 접합을 별도로 설치할 필요가 없기 때문에 전자원의 구조가 간소화된다.
본 발명의 제 2 면에 의하면, 드리프트층에, 서로 인접하는 드리프트부 끼리를 분리하는 분리부가 설치되어 있다. 그리고, 전류억제부재는 드리프트부의, 분리부와의 경계근방부의 전계강도를, 드리프트부의 중앙부 전계 강도 보다도 작게 하여서 소비전력을 저감하는 전계완화부재이다. 이 경우, 경계근방부의 전계강도가 중앙부의 전계강도 보다도 작게 되어, 드리프트부를 드리프트하는 전자는 대부분 드리프트부의 중앙부를 통과하게 되어, 전자의 과잉 방출을 방지할 수 있다. 더구나, 경계근방부의 전계강도가 중앙부의 전계강도보다도 작게 되기 때문에 경계근방부의 절연파괴를 방지 할수 있고, 도전성층과 표면전극과의 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할수 있다.
이 전자원에 있어서, 전계완화부재는 경계근방부에 대응하는 위치에 있어서, 드리프트부와 표면전극과의 사이에 개재하여 설치되어 있는 절연막 이어도 된다. 이와같이 하면, 복수의 표면전극과, 복수의 도전성층과가 교차하는 방향으로 배치하여 설치되는 매트릭스 구조를 사용하는 경우, 서로 인접하는 표면전극 사이를 절연막으로 절연할 수 있다.
전계완화부재는 경계근방부에 대응하는 위치에서, 도전성층상에 배치되어 설치된 절연막이어도 된다. 이것에 의하면, 복수의 표면전극과 복수의 도전성층이 교차하는 방향에 배치되게 설치된 매트릭스 구조를 사용하는 경우, 크로스-토크의 발생을 방지할 수 있다.
전계완화부재는, 경계근방부에 대응하는 부분에서 드리프트부와 도전성층 사이에 개재하여 설치된 고저항층과, 드리프트부의 중앙부에 대응하는 위치에서 드리프트부와 도전성층과의 사이에 개재하여 설치된 저저항층으로 형성하여도 된다. 이 경우, 표면전극 및 도전성층에 대하여 패턴의 제약을 없앨수 있다.
전계완화부재는 경계근방부에 대응하는 위치에서 표면전극에 형성된 절결부 이어도 된다. 이 경우, 표면전극의 패턴을 변경하는 것만으로, 전자의 과잉 방출을 방지할 수 있다.
전계완화부재는, 경계근방부에 대응하는 위치에서 도전성층으로 형성된 절결부이어도 된다. 이 경우, 도전성층의 패턴을 변경하는 것만으로, 전자의 과잉 방출을 방지할 수 있다.
본 발명의 제 3 면에 의하면, 전류억제부재는 드리프트층과 표면전극과의 사이에 배치되고, 드리프트층의 전계강도를 완화하여 소비전력을 저감하는 전계완화층이다. 이 경우, 드리프트층 중에 있어서 절연파괴를 일으키기 쉬운 부분의 전계강도를 작게할 수 있어, 이부분에 있어서의 절연파괴를 방지할 수 있다. 이 때문에 전자방출효율등의 전자방출 특성의 경시안전성을 향상시킬수 있어 디스플레이등에 응용한 경우에 화면의 휘도가 경시적으로 어둡게 하는 것을 방지 할 수가 있다. 그리고 전계완화층을 설치함으로써, 드리프트층에 인가되는 전계 강도가 작게 된다. 이 때문에 표면전극과 도전성 기판과의 사이에 인가하는 전압을 전계완화층이 설치되어 있지 않는 종래의 전자원과 동일하게 하면 방출전자 전류가 전계완화층을 설치하지 않은 경우보다 작게 된다. 그러나, 이 전압을 높게 함으로써, 방출 전자전류의 크기를 종래와 동일한 값으로 할 수 있다.
이 전자원에 있어서, 전계완화층을 질화실리콘막, 또는 질화실리콘막을 포함하는 다층막이어도 된다. 이 경우, 질화실리콘막의 저항율이 높기 때문에 전계완화층의 두께를 얇게 할 수 있다. 또한 드리프트층을 드리프트하는 전자가 질화실리콘막 중에서 산란되기 어렵기 때문에 전계완화층을 설치함으로써 전자 방출효율의 저하를 억제 할수 있다. 또한 표면전극이 산화실리콘 막상에서 형성된 것으로 되기 때문에 표면전극이 질화 실리콘막상에서 형성되어 있는 경우에 비하여 표면전극으로의 전자의 이동이 일어나기 쉬워서 전자 방출효율을 높일수 있다.
전계완화층은, 산화실리콘막과, 이 산화실리콘막상에 배치된 질화 실리콘막과, 이 질화실리콘막상에 배치된 또 하나의 산화 실리콘막으로 형성되어 있어도 된다. 이 경우, 질화 실리콘막 및 각 산화 실리콘막의 저항율이 높기 때문에, 전계완화층의 막두께를 얇게 할 수 있다. 또한 드리프트층을 드리프트한 전자가 질화실리콘막 중에서 산란되기 어렵기 때문에 전계완화층을 설치함으로써 전자 방출효율의 저하를 억제할 수 있다.
또한 표면전극이 상기 또하나의 산화 실리콘막상에 형성되는 것으로 되기 때문에, 표면전극이 질화실리콘막상에 형성되어 있는 경우에 비하여 표면전극으로의 전자이동이 일어나기 쉽게 되어 전자 방출효율을 높일 수 있다. 전계완화층은 표면전극과의 밀착성이 높은 재료로 형성되어 있는 것이 바람직하다. 이 경우, 표면전극의 박리에 의한 경시 열화 및 전자방출특성의 경시 변화를 억제할 수 있다.
밀착성이 높은 재료로서, 산화크롬막을 사용하여도 좋다. 산화크롬막은 전자의 투과특성에 뛰어나기 때문에 전계완화층을 설치함으로써 전자방출효율의 저하를 억제할 수가 있다.
전계완화층의 저항값은 드리프트층의 저항값과 같은 행(order)인 것인 바람직하다. 이 경우, 표면전극과 도전성 기판과의 사이에 인가하는 전압을, 전계완화층을 설치하지 않은 종래의 것에 비하여 별로 증가시키는 일 없이 드리프트층의 전계강도를 완화시킬 수 있다.
본 발명의 제 4면에 의하면, 전자원은 복수의 표면전극을 공통접속하는 버스전극을 구비하고 있다. 그리고, 전류억제부재는, 표면전극과 버스 전극과의 사이를 흐르는 전류를 제한하여 소비전력을 저감하는 과전류보호요소이다. 이 경우, 버스전극과 배선세트를 적의 선택하고, 선택된 세트사이에 전압을 인가하면, 선택된 버스전극에 있어서의 배선과의 교점에 대응하는 부위에 근접한 표면전극하의 드리프트부에만 강전계가 작용하여 전자가 방출된다. 따라서, 디스플레이의 전자원으로 이용할 수 있다. 또한 표면전극, 드리프트부 혹은 배선에 과전류가 흐르는 것을 제한 할 수가 있고, 그의 온도가 높게 되는 것을 억제할 수 있다. 이 때문에, 열화범위가 확대하는 것을 방지할 수 있어, 전자원의 신뢰성을 높일 수 있다.
과전류보호요소는, 표면전극과 버스전극과의 사이에 과전류가 흐를 때 단선되는 부재이어도 된다. 이 경우, 특정의 표면전극에 과전류가 흐르면, 그의 표면전극과 버스전극과의 사이가 단선한다. 이 때문에 특정의 표면전극에 과전류가 계속 흐르는 것을 방지할 수 있다. 이것에 의해, 발열에 의한 열화범위의 확대가 방지되어 전자원의 신뢰도를 높일 수 있다.
과전류보호요소는, 표면전극과 버스전극과의 사이에 배치된, 저항 온도계수가 정인 감온저항층이어도 된다. 이 경우 특정의 표면전극에 과전류가 흘러서 온도가 상승하면, 온도 저항층의 저항이 상승하여 표면전극에 흐르는 전류가 제한된다. 이 때문에, 온도가 높게 되는 것을 억제할 수가 있고 열화범위가 확대하는 것을 방지할 수가 있어 전자원의 신뢰도를 높일 수 있다.
본 발명의 제 5 면에 의하면, 전류억제부재는 드리프트부 주위부로부터의 전자방출을 억제하여 소비전력을 저감하는 전자방출억제부재이다. 이 경우, 드리프트부 주위부로부터의 전자방출이 억제되기 때문에 전자원 디스플레이에 이용하는 경우 얼룩의 발생을 방지할 수 있고, 고정세한 디스플레이를 실현할 수 있다. 전류억제부재는, 금속층이어도 된다. 이 경우, 금속층의 두께를 전자의 평균자유행정 보다도 크게 하면, 드리프트부 주위부 중 금속층 아래의 부위를 통하여 전자가 방출하는 것을 방지할 수가 있다.
금속층은 드리프트부 주변에 배치되어 있는 것이 바람직하다. 이 경우, 금속층의 두께를 전자의 평균자유행정보다도 크게하면, 드리프트부 주위부의 전둘레에 걸쳐서 전자방출을 방지할 수 있고, 보다 정세한 디스플레이를 실현 할 수 있다.
전자원이, 복수의 표면전극을 공통접속하는 전극을 구비하는 경우, 버스전극의 일부가 상기 금속층으로 하여 공용될수 있다. 이 경우, 버스전극의 두께를 전자의 평균자유행정보다도 크게하면, 버스전극에 의하여 드리프트부 주위부로부터의 전자방출을 억제할 수 있다. 이 때문에 전자원을 디스플레이에 이용하는 경우에, 얼룩의 발생을 방지할 수 있고, 고정세한 디스플레이를 실현 할 수 있다.
전자원이 복수의 표면전극을 공통접속하는 버스전극을 구비하고 있는 경우, 버스전극은, 화소의 양측에 배치되어 있는 것이 바람직하다. 이것에 의하면, 전자원을 디스플레이에 이용하는 경우, 얼룩의 발생을 방지할 수 있고, 고정세한 디스플레이를 실현할 수 있다.
본원은 일본에서 출원된 특원 2000-344301호, 특원 2000-326274호, 특원 2000-326276호, 특원 2001-145527호 및 특원 2001-145528호에 기초로 한것이며, 그의 내용은 여기에 전면적으로 짜넣어져 있다.
이하 본 발명에 대한 몇 개의 실시형태를 구체적으로 설명한다. 단 각 실시형태에 공통하는 부재 즉, 구성 및 기능이 실질적으로 동일한 부재에는 공통의 참조번호를 부여하고, 중복 설명은 생략한다.
[실시형태 1]
먼저, 본 발명의 실시형태 1을 설명한다.
도 1에 도시되어 있는 바와 같이, 실시형태 1에 따른 전자원(전계방사형 전자원)(10)은, 글라스 기판으로 하는 절연성기판(11)과, 절연성기판(11)의 주표면상에 배열된 복수의 하부전극(8)과, 하부전극(8)에 각각 겹치도록 형성된 반도체층(20)과, 평면으로 보아서 하부전극(8)에 각각 겹치도록 하여 반도체층(20) 상에 형성된 논-도프의 다결정 실리콘층(3)(도 2e 참조)과, 평면으로 보아서 하부전극(8)에 각각 겹치도록 하여 다결정 실리콘층(3)상에 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a)의 사이를 메운 다결정 실리콘층으로되는 분리부(6b)를 가지는 드리프트층(6)(강전계 드리프트층)과, 드리프트층(6)상에서 드리프트부(6a)와 분리부(6b)에 걸쳐서 하부전극(8)과 교차(직교)하는 방향으로 배열된 복수의 표면전극(7)을 구비하고 있다. 하부전극(8)은 알루미늄 박막으로되는 도전성층으로 형성되어 있다. 표면전극(7)은, 금속박막(예를들면 금박막)으로되는 도전성 박막으로 형성되어 있다. 표면전극(7)의 막두께는 15㎚로 설정되어 있지만, 막두께는 이것에 한정되는 것은 아니다. 드리프트층(6)의 두께는 1.5㎛로 설정되어 있지만 이 두께도 이것에 한정되는 것은 아니다. 절연성기판(11)은 기판을 구성하고 있다.
이 전자원(10)은 도 48에 도시하는 종래의 전자원(10")과 마찬가지로 단순 매트릭 구조를 가지고 있는 점, 반도체층(20)이 하부전극(8)으로부터 표면전극(7)에 누설전류가 흐르는 것을 저지하는 pn접합을 구비하고 있는 점에서 상이하다. 즉, 도 2e에 도시된바와 같이, 반도체층(20)은 하부전극(8)상에 형성된 n층(21)과 이 n층(21)상에 형성된 p층(22)을 구비하고 있고, 이것에 의하여 pn접합이 형성되어 있다. 반도체층(20)은, 표면전극(7)과 하부전극(8)과의 사이에서 드리프트층(6)에 가하여 설치되어 있다. 그 결과 반도체층(20)은 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재(역류저지수단)을 구성하고 있다. 또한 반도체층(20)과 드리프트부(6a)와의 사이에 설치된 논-도프의 다결정 실리콘층(3)은 저농도 반도체층을 구성하고 있다. 이와같이, p층(22)과 드리프트부(6a) 사이에 저농도 반도체층인 논-도프의 다결정 실리콘층(3)이 형성되어 있기 때문에 반도체층(20)과 드리프트부(6a)가 공간적으로 분리되어 있다. 이 때문에 반도체층(20)의 영향을 받지 않고 드리프트부(6a)를 형성할수 있다.
이 전자원(10)에서는 도 48에 도시하는 종래의 전자원(10")과 마찬가지로, 복수의 하부전극(8)과 복수의 표면전극(7)과의 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에, 표면전극(7)과 하부전극(8)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면 선택된 표면전극(7)과 하부전극(8)과의 교점에 대응하는 부위의 드리프트부(6a)에 강전계가 작용하여 전자가 방출된다. 즉, 표면전극(7)과 하부전극(8)으로되는 격자의 격자점에 각각 전자원을 배치하는 것과 마찬가지로 전압을 인가하는 표면전극(7)과 하부전극(8)의 세트를 선택함으로써, 소망의 격자점으로부터 전자를 방출시킬 수 있다. 표면전극(7)과 하부전극(8) 사이에 인가되는 전압은 10-20V 정도이다. 각 표면전극(7)은 단책형상으로 형성되고 그의 길이방향의 양단부상에 각각 패드(27)가 형성되어 있다. 각 하부전극(8)에도 단책형상으로 형성되고, 그의 길이 방향의 양단부상에 각각 패드(28)가 형성되어 있다.
이 전자원(10)의 드리프트부(6a)는, 도 45에 도시하는 드리프트층(6)과 마찬가지로, 적어도 절연기판(11)의 일표면측에 배열된 주상(柱狀)의 다결정 실리콘으로 되는 그레인(반도체 결정)(51)과, 그레인(51)의 표면에 형성된 얇은 실리콘 산화막(52)과, 그레인(51) 사이에 개재하는 나노미터오더의 반도체 미결정인 실리콘 미결정(63)과 실리콘 미결정(63)의 표면에 형성되고, 이 실리콘 미결정(63)의 결정입 직경보다 작은 막두께의 절연막인 실리콘 산화막(64)을 포함하고 있다.
그 결과, 이 전자원(10)에서는 표면전극(7)과 하부전극(8)과의 사이에, 드리프트층(6)에 가하여 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가 설치되어 있기 때문에, 종래에 비하여 단위 면적당의 전자 방출면적을 적게하지 않고 누설전류가 흐르는 것을 저지할 수 있어, 저소비 전력화를 도모할 수 있다. 여기서 누설전류방지 부재는, 드리프트부(6a)와 하부전극(8) 사이에 설치된 pn접합을 가지는 반도체층(20)으로 된다. 이 때문에, 드리프트부(6a)와 하부전극(8)과의 사이에 pn접합을 가지는 반도체층(20)을 개재시키는 것 만으로, pn접합의 정류특성을 이용하여 누설전류가 흐르는 것을 방지할 수가 있다. 이 전자원(10)에서, 드리프트층(6)에서는 하부전극(8)으로 주입된 전자가 실리콘 미결정(63)에 충돌하지 않고 실리콘 산화막(64)에 인가되어 있는 전계에 의해 가속되어 드리프트한다. 그때, 드리프트층(6)에서 발생한 열은 주상의 그레인(51)을 통하여 방열된다. 이 때문에 전자 방출시에 포핑현상이 발생하지 않고, 고효율로서 전자를 방출할 수 있다. 실시형태에서는, 드리프트층(6)의 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)는 질화된 다공질 다결정 실리콘층이어도 된다. 또한, 다공질 다결정 실리콘층이외의 다공질 반도체층이 산화 또는 질화된 것으로 형성되어도 된다. 드리프트부(6a)가 질화된 다공질 다결정 실리콘층으로 형성되는 경우는 도 45에 있어서의 각 실리콘산화막(52, 64)은 어느것도 실리콘 질화막으로 된다. 전자원(10)에서는 표면전극(7)을 구성하는 도전성 박막으로서 금박막이 이용되지만, 표면전극(7)의 재료는 금에 한정되는 것은 아니다. 예를들면, 알루미늄, 크롬, 텅스텐, 니켈, 백금등의 일함수가 작은 재료를 사용하여도 된다. 여기서 금의 일함수는 5.10eV이고, 알루미늄의 일함수는 4.28eV이며, 크롬의 일함수는 4.50eV이고, 텅스텐의 일함수는 4.55eV이며, 니켈의 일함수는 5.15eV이고, 백금의 일함수는 5.65eV이다. 표면전극(7)을 두께 방향으로 적층시킨 복수층의 박막 전극층으로 되는 도전성 박막으로 형성하여도 된다. 이 경우, 최상층의 박막 전극층에는, 내산화성이 뛰어나고, 또 일함수가 작은 재료를 채용하고, 최하층의 박막 전극층에는, 일함수가 작고 또 드리프트층(6)과의 밀착성이 양호한 재료를 채용하면 좋다.
최하층의 박막 전극층의 재료는 최상층의 박막 전극층에 비하여 드리프트층(6)으로 산란이 어려운(결국, 드리프트층(6)의 재료중으로의 확산계수가 작은) 성질을 가지고 있는 것이 바람직하다. 일함수가 작고 또 드리프트층(6)과의 밀착성이 양호한 표면전극(7)을 채용함으로써, 표면전극(7)이 드리프트층(6)으로부터 박리하는 것을 방지할 수 있다. 이것에 의하여 표면전극(7)의 단선을 방지할 수 있고, 그의 경시 안전성이 향상된다. 또한 제조시의 수율이 높게 되고, 저고스트화를 도모할 수 있다. 최상층의 박막 전극층의 재료로는 예를들면 금을 사용하고, 최하층의 박막전극층의 재료로는 크롬을 사용하면 된다. 그러나, 최하층의 박막전극층의 재료로서, 크롬대신에, 니켈, 백금, 티탄, 지르코늄, 로듐, 하프늄, 이리듐의 어느것이나, 혹은 이들의 산화물을 사용하면, 최하층의 박막전극층의 재료 코스트를 비교적 싸게 할수 있다.
이 전자원(10)에서는 하부전극(8)을 구성하는 전극으로서, 알루미늄박막을 사용하고 있다. 그러나 하부전극(8)의 재료는 알루미늄에 한정하는 것은 아니고, 알루미늄이외의 도전성 재료를 사용하여도 된다. 이하 도 2a~2e를 참조하면서, 실시형태 1에 따른 전자원(10)의 제조방법을 설명한다. 도 2a~2e에서는 요부만의 단면이 나타나 있다. 먼저, 절연성기판(11)의 일표면(도 2a에 있어서의 상면)의 전면에 소정막두께의 알루미늄 박막으로 되는 도전성층을 스퍼터링법에 의해 성막(퇴적)한다. 이어서, 도전성층상에 하부전극(8)의 패턴에 대응하여 패터닝된 레지스트층을 형성한다. 다음에 레지스트층을 마스크로하여 도전성층의 불필요한 부분을 에칭함으로써 절연성기판(11)상의 상기 표면상에 패터닝된 도전성층으로되는 하부전극(8)을 형성한다. 그후 레지스트층을 제거하여, 도 2a에 도시하는 구조를 가지는 중간체를 얻는다.
다음에, 절연성기판(11)의 상기 표면측의 전면에, n형 불순물로서 인이 첨가된 n형 다결정 실리콘층으로 되는 n층(21)을, 예를들면, 프라즈마CVD법에 의해 성막(퇴적)하여, 도 2b에 도시한 구조를 구비한 중간체를 얻는다. n층(21)은 프라즈마 CVD법 의해 퇴적되기 때문에 600℃이하 (100℃~600℃)의 저온 프로세서에서 성막할수 있다. 또한 프라즈마CVD법에 의한 성막시에 n형 불순물을 도핑하고 있기 때문에 용이하게 n층(21)을 형성 할수 있다.
그후 절연성기판(11)의 상기 표면측의 전면에 p형 불순물로 하여 보론이 첨가된 p형 다결정 실리콘층으로 되는 p층(22)을, 예를들면, 프라즈마 CVD법을 사용하여 성막함으로써, 도 c에 도시하는 구조를 구비하는 중간체를 얻는다. 그리고 p층(22)은 프라즈마 CVD법에 의해 성막하고 있기 때문에, 600℃이하(100℃~600℃)의 저온 프로세스에서 성막 할 수 있다. 또한 프라즈마 CVD법에 의한 성막시에 p형 불순물을 도핑하고 있기 때문에 용이하게 p층(22)을 형성할 수 있다.
이어서, n층(21) 및 p층(22)에 있어서, 하부전극(8)에 겹쳐지지 않은 부위를 하부전극(8)에 겹쳐지는 부위와 절연하기 위하여, 산소이온의 이온주입을 행한다. 그후 절연성기판(11)의 상기 표면측의 전면에 소정의 막두께(예를들면, 1.5㎛)의 논-도프의 다결정 실리콘층(3)을 예를들면, 프라즈마 CVD 법을 사용하여 형성함으로써, 도 2d에 도시하는 구조를 구비하는 중간체를 얻는다. 논-도프의 다결정 실리콘층(3)은, 프라즈마CVD법에 의해 퇴적되기 때문에 600℃이하(100℃~600℃)의 저온 프로세스로 성막 할 수 있다. 논-도프의 다결정 실리콘층(3)의 형성방법은, 프라즈마CVD법에 한정되는 것은 아니다. 예를들면, 촉매 CVD법에 의해 형성하여도 된다. 촉매 CVD법으로도 600℃ 이하의 저온 프로세스로 성막할 수 있다. 논-도프의 다결정 실리콘층(3)을 형성한 후, 55wt%의 불화수소수용액과 에탄올과를 1:1로 혼합한 혼합액으로 되는 전해액을 넣은 양극산화처리조를 사용하여 백금전극(도시않음)을 음극으로 하고 하부전극(8)을 양극으로 하여 다결정 실리콘층에 광조사를 행하면서 소정의 처리조건으로 양극 산화 처리를 행한다. 이것에 의해 다결정 실리콘층(3) 중, 하부전극(8)에 겹치는 부위에 다공질 다결정 실리콘층이 형성된다. 그후 양극 산화처리조로부터 전해액을 제거하고, 이 양극산화 처리조에 새로운 산(예를들면, 약 10%의 묽은 질산, 약 10%의 묽은 황산, 왕수등)을 투입한다. 다음에, 이 산이 넣어진 양극산화처리조를 사용하여, 백금전극(도시않음)을 음극으로 하고, 하부전극(8)을 양극으로 하여 정전류를 흘려서 다공질 다결정 실리콘층을 산화한다.
이것에 의해, 하부전극(8)에 겹치는 부위에, 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)가 형성된다. 이어서, 드리프트층(6)상에, 소정 막두께(예를들면 15㎚)의 금속막으로 되는 표면전극(7)을 예를들면 메탈마스크를 사용하여 증착법에 의해 형성한다. 그후 도 1에 도시하는 패드(27, 28)를 형성함으로써, 도 2e에 표시하는 전자원(10)을 얻는다. 여기서, 드리프트부(6a) 사이에 개재하여 있는 다결정 실리콘층(3)과 산소이온이 주입된 부위와는 분리부(6b)를 구성하고 있다. 실시형태에서의 양극산화처리에서는, 양극산화처리의 기간중, 다결정 실리콘층(3)의 표면에 조사하는 광파워를 일정하게 하여, 전류밀도를 일정하게 하고 있지만 이조건은 적절히 변경하여도 된다.(예를들면, 전류밀도를 변화시켜도 된다) 또한 표면전극(7)으로 되는 도전성 박막을 증착에 의해 형성하고 있지만 도전성 박막의 형성방법은 증착에만 한정되는 것은 아니고, 예를들면, 스퍼터법을 사용하여도 된다. 상기 제조방법에 의하면, n층(21) 및 p층(22)은 성막시에 불순물을 도핑함으로써 형성되기 때문에 n층(21) 및 p층(22)을 용이하게 형성할 수가 있다. 더구나, n층(21) 및 p층(22)을 같은 성막장치(예를들면, 프라즈마 CVD 장치)에 의하여 연속하여 성막할 수 있다. 이 때문에 종래에 비하여 단위 면적당의 전자방출 면적을 작게 하지 않고, 누설전류가 흐르는 것을 방지할 수가 있고, 저소비 전력화를 도모할 수가 있는 전자원(10)을 용이하게 제조할 수 있다. 또한 반도체층(20)이나 저농도의 반도체층이 다결정 실리콘으로 되기 때문에 일반적인 실리콘 프로세스나 액정 디스플레이 장치의 제조프로세스를 이용 할 수가 있어 저코스트화를 도모할 수 있다.
[실시형태 2]
이하 본 발명의 실시형태 2를 설명한다. 단 실시형태 2에 따른 전자원(10)은 실시형태 1에 따른 전자원(10)과 동일 구성이며, 그의 제조방법이 다를뿐이다. 그래서, 이하에서는 도 3a~3g를 참조하면서, 이 전자원의 제조만을 설명한다. 그리고 도 3a~3g에는 요부만의 단면을 표시하고 있다.
먼저, 절연기판(11)의 일표면(도 3a에서 상면)의 전면에 소정막두께의 알루미늄 박막으로 되는 도전성층을 스퍼터법에 의해 성막(퇴적)한다. 이어서 도전성층상에 하부전극(8)의 패턴에 대응하여 패터닝된 레지스트층을 형성한다. 다음에 레지스트층을 마스크로하여 도전성층의 불필요한 부분을 에칭함으로써 절연성기판(11)의 상기 표면상에 패터닝된 도전층으로되는 하부전극(8)을 형성한다. 그후, 레지스트층을 제거함으로써, 도 3a에 도시하는 구조를 구비한 중간체를 얻는다.
다음에, 절연성기판(11)의 상기 표면측의 전면에 논-도프의 다결정 실리콘층(24)을, 예를 들면 프라즈마CVD법을 사용하여 성막함으로써, 도 3b에 도시하는 구조를 가지는 중간체를 얻는다. 논-도프의 다결정 실리콘층(24)은 프라즈마CVD법에 의해 성막하기 때문에 600℃이하(100℃~600℃)의 저온도 프로세스로 성막할 수 있다.
다시, 논-도프의 다결정 실리콘층(24)중 하부전극(8)에 겹치는 부위에 이온 주입법 또는 불순물 확산법에 의해 n형 불순물(예를들면, 인)을 도핑하여 n층(21)을 형성하고, 도 3c에 도시하는 구조를 구비하는 중간체를 얻는다. 이어서, 절연성기판(11)의 상기 표면극의 전면에 논-도프의 다결정 실리콘층(25)을 예를들면, 프라즈마CVD법을 사용하여 성막함으로써, 도 3d에 도시하는 구조를 구비한 중간체를 얻는다. 논-도프의 다결정 실리콘층(25)은, 프라즈마CVD법에 의해 성막되기 때문에, 600℃이하(100℃~600℃)의 저온 프로세스로 성막할 수 있다.
그후 논-도프의 다결정 실리콘층(25)중 하부전극(8)에 겹쳐지는 부위에, 이온주입 또는 불순물 확산법에 의해 p형 불순물(예를들면 보론)을 도핑하여 p층(22)을 형성하여 도 3e에 도시하는 구조를 구비한 중간체를 얻는다.
이어서, 절연성기판(11)의 상기 표면측의 전면에 소정두께(예를들면 1.5㎛)의 논-도프의 다결정 실리콘층(3)을, 예를들면 프라즈마CVD법을 사용하여 형성함으로써 도 3f에 도시한 구조를 구비하는 중간체를 얻는다. 논-도프의 다결정 실리콘층(3)은 프라즈마CVD법을 사용하여 퇴적되기 때문에, 600℃ 이하(100℃~600℃)의 저온 프로세서로 성막할 수 있다. 논-도프의 다결정 실리콘층(3)의 성막방법은 프라즈마CVD법에 한정되지 않는다. 예를들면, 촉매 CVD법에 의해 성막 하여도 된다. 촉매 CVD법에서도 600℃이하의 저온 프로세스로 성막할 수 있다.
논-도프의 다결정 실리콘층(3)을 성막한 후 55wt%의 불화수소수용액과 에탄올과를 약 1:1로 혼합한 혼합액으로되는 전해액이 넣어진 양극산화 처리조를 사용하여, 백금전극(도시않음)을 음극으로하고, 하부전극(8)을 양극으로하여 다결정 실리콘층(3)에 광조사를 행하면서, 소정조건으로 양극산화처리를 행한다. 이것에 의해 다결정 실리콘층(3)중 하부전극(8)에 겹치는 부위에 다공질 다결정 실리콘층이 형성된다. 이어서, 양극산화처리조를부터 전해액을 제거하고 이 양극처리조에 새로운 산(예를들면 10%의 묽은 질산, 10%의 묽은 황산, 왕수등)을 투입한다. 다음에 이 산이 넣어진 양극산화처리조를 사용하여 백금전극(도시하지 않음)을 음극으로하고, 하부전극(8)을 양극으로하여 정전류를 흘려서 다공질 다결정 실리콘층을 산화한다. 이것에 의해 하부전극(8)에 겹치는 부위에 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)가 형성된다. 이어서, 드리프트층(6)상에 소정두께(예를들면 15㎚)의 금속막으로 되는 표면전극(7)을, 예를들면 메탈마스크를 사용하여 증착법에 의해 형성한다. 다음에 도 1에 표시하는 패드(27,28)를 형성함으로써 도 3g에 도시하는 전자원(10)을 얻는다. 여기서 드리프트부(6a) 사이에 개재하고 있는 다결정 실리콘층(3)과 n층(21) 사이에 개재하고 있는 논-도프의 다결정 실리콘층(24)과, p층(22) 사이에 개재하고 있는 논-도프의 다결정 실리콘층으로는 분리부(6b)를 구성한다.
그 결과로, 실시예 2에서는, n층(21) 및 p층(22)을 각각 논-도프의 반도체층인 다결정 실리콘층(24, 25)를 성막한후에 이온주입 또는 불순물 확산법에 의해 불순물을 도핑하여 형성하고 있기 때문에, 성막장치에 의존하지 않고, n층(21) 및 p층(22)의 불순물 농도를 제어성이 양호하게 제어할 수 있다.
[실시형태 3]
이하 본 발명의 실시형태 3을 설명한다. 실시형태 3에 따른 전자원의 기본구성은 도 1에 도시하는 실시형태 1에 따른 전자원(10)과 거의 동일하지만, 도 4에 도시하는 바와같이, p층(22)상에 드리프트부(6a)가 형성되어 있는 점이 상이하다. 실시형태 3에서는 p층(22)과 n층(21)으로하는 반도체층은 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재(역류 저지수단)을 구성하고 있다.
그 결과, 실시형태 3에서는, 실시형태 1과 마찬가지로, 표면전극(7)과 하부전극(8)과의 사이에, 드리프트층(6)에 부가하여, 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 저지하는 누설 전류 방지부재가 실치되어 있기 때문에, 종래에 비하여 단위면적당의 전자방출면적을 작게 하지 않고도, 누설전류가 흐르는 것을 방지할 수 있어 저소비전력화를 도모할 수가 있다. 더구나, 누설전류 방지부재를 구성하는 반도체층과 드리프트부(6a)와의 사이에 실시형태 1에 있어서의 논-도프의 다결정 실리콘층(3)이 설치되어 있지 않기 때문에 실시형태 1에 비하여 구조가 간소화된다.
그리고, 실시형태 3에 따른 전자원(10)의 제조방법은, 실시형태 1 또는 실시형태 2에 따른 제조방법에 비하여, 다결정 실리콘층(3)에 있어서, 하부전극(8)에 겹치는 부위의 전부를 양극 산화처리에 의하여 다공질 하는 점이 상이할 뿐이다.
[실시형태 4]
이하, 본 발명의 실시형태 4를 설명한다. 실시형태 4에 따른 전자원의 기본구성은 도 1에 도시된 실시형태 1에 따른 전자원(10)과 거의 동일하지만, 도 5에 도시된바와 같이, 기판으로하여 반도체기판인 실리콘기판(1)을 사용하고, 도 1에 도시한 실시형태 1에 있어서의 하부전극(8)을 비교적 고농도 n형 실리콘영역으로 되는 n층(21)과 비교적 고농도 p형 실리콘영역으로되는 p층(22)과로서 구성되어 있는 점이 상이하다. 실시형태 4에서는 p층(22)과 n층(21)으로되는 하부전극이, 하부전극(8)에서 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재를 구성하고 있다.
그 결과, 실시형태 4에서는, 실시형태 1과 마찬가지로 표면전극(7)과 하부전극 사이에 드리프트층(6)에 가하여 하부전극으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가 설치되어 있기 때문에, 종래에 비하여 단위면적당의 전자방출면적을 작게하지 않고도, 누설전류가 흐르는 것을 방지할 수 있어, 저소비전력화를 도모할 수 있다.
실시형태 4에 따른 전자원(10)은, 기판으로 실리콘기판(1)을 사용하고 있기 때문에, 하부전극으로 되는 n층(21) 및 p층(22)을, 이온주입법이나, 불순물 확산법등의 일반적인 실리콘 프로세스를 이용하여 형성할 수가 있다. 이 때문에, 하부전극의 패턴 정밀도를 높일수 있고, 더구나 하부전극의 형성에 수반하여 기판의 상기 표면측으로 단차가 형성되어도 된다. 이것에 의해 표면전극(7)의 단선을 방지할 수 있고, 또 디스플레이의 고정세화가 용이하게 된다.
[실시형태 5]
이하 본 발명의 실시형태 5를 설명한다. 실시형태 5에 따른 전자원의 기본구성은, 도 1에 도시한 실시형태 1에 따른 전자원(10)과 거의 동일하지만, 도 6에 도시된바와 같이, p층(22)과 n층(21) 사이에 저농도 다결정 실리콘층으로 되는 i층(23)을 개재시켜 있는 점이 상이하다. 즉, 실시형태 5에서는 p층(22)과 i층(23)과 n층(21)으로 되는 반도체층이, 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재를 구성하고 있다.
그 결과, 실시형태 5에서는 실시형태 1과 마찬가지로, 표면전극(7)과 하부전극(8) 사이에, 드리프트층(6)에 가하여 하부전극(8)에서 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류방지부재가 설치되어 있기 때문에, 종래에 비하여 단위면적당의 전자방출 면적을 작게하지 않고도 누설전류가 흐르는 것을 방지할 수 있어, 저소비전력화를 도모할수 있다. 더구나, 누설전류 방지부재를 구성하는 반도체층이 pin 접합을 가지고 있기 때문에, pn 접합을 가진 실시형태 1에 비하여 누설전류 방지부재의 내전압을 높일 수 있다. 그리고 다른 실시형태에 있어서, p층(22)과 n층(21)과의 사이에 i층(23)을 설치하여도 된다. 실시형태 5에 따른 전자원10)의 제조방법은, 실시형태 1 또는 실시형태 2의 경우와 거의 동일하며, i층(23)을 형성하는 공정이 추가되어 있을 뿐이기 때문에 그의 상세한 설명은 생략한다.
[실시형태 6]
이하, 본 발명의 실시형태 6을 설명한다. 실시형태 6에 따른 전자원의 기본구성은 도 1에 도시한 실시형태 1에 따른 전자원(10)과 거의 동일하다. 단, 도 7에 도시된 바와같이, 실시형태 1에서의 반도체층(20)을 설치하는 대신에, 표면전극(7) 재료로서, 드리프트부(6a)와의 사이에 쇼트키 접합을 형성하는 재료를 사용하며, 하부전극(8)에서 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가, 표면전극(7)과 드리프트부(6a) 사이에 구성되어 있는 점이 상이하다. 여기서, 표면전극(7)의 재료로서는 Cu, Pd, Ag, Al, Ti, Mn, Pb, Bi, Ni, Cr, Fe, Mg, Pt, Be, Sn, Ba, In, Co, Sb, IrSi, PtSi, Pt2Si, MnSi, Pb2Si, Co2
Si, NiSi, Ni2Si, WSi 등을 사용하면 된다. 그 결과, 실시형태 6에서는, 표면전극(7)과 하부전극(8)과의 사이에 드리프트층(6)에 가하여 하부전극(8)에서 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가 설치되어 있기 때문에, 종래에 비하여 단위면적당의 전자방출 면적을 작게하지 않고도, 누설전류가 흐르는 것을 방지할 수 있어 저소비전력화를 도모할수 있다. 더욱이나, 표면전극(7)과 드리프트부(6a) 사이의 쇼트키 접합의 정류특성을 이용하여 누설전류가 흐르는 것을 방지할 수 있기 때문에, pn 접합이나 pin 접합을 별도로 설치할 필요가 없어, 실시형태 1~5에 비하여 구조가 간소화된다.
[실시형태 7]
이하, 본 발명의 실시형태 7을 설명한다. 실시형태 7에 따른 전자원(10)의 기본구성은, 도 7에 도시하는 실시형태 6에 따른 전자원(10)과 거의 동일하다. 단, 하부전극(8) 재료로서, 저농도의 반도체층인 논-도프의 다결정 실리콘층(3)과의 사이에 쇼트키 접합을 형성한 재료를 사용하고, 하부전극(8)에서 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가 하부전극(8)과 논-도프의 다결정 실리콘층(3)으로 구성되어 있는 점이 상이하다. 여기서, 하부전극(8)의 재료로서는 Cu, Pd, Ag, Al, Ti, Mn, Pb, Bi, Ni, Cr, Fe, Mg, Pt, Be, Sn, Ba, In, Co, Sb, IrSi, PtSi, Pt2Si, MnSi, Pb2Si, Co2Si, NiSi, Ni2Si, WSi 등을 사용하면 된다. 그 결과, 실시형태 7에서는 표면전극(7)과 하부전극(8) 사이에, 드리프트층(6)에 가하여, 하부전극(8)으로부터 표면전극(7)으로 누설전류가 흐르는 것을 방지하는 누설전류 방지부재가 설치되어 있기 때문에, 종래에 비하여 단위면적당의 전자방출 면적을 작게하지 않고도, 누설전류가 흐르는 것을 저지 할수 있기 때문에, 저소비 전력화를 도모할 수 있다. 더구나, 하부전극(8)과 논-도프의 다결정 실리콘층(3)과의 쇼트키 접합의 정류 특성을 이용하여 누설전류가 흐르는 것을 방지 할 수 있기 때문에, pn 접합이나 pin 접합을 별도로 설치할 필요가 없어 실시형태 1~5에 비하여 구조가 간소화 된다.
[실시형태 8]
이하, 본 발명의 실시형태 8로 설명한다. 실시형태 8에 따른 전자원(10)의 기본구성은, 도 46에 도시한 종래의 전자원(10")과 거의 동일하다. 다만, 다음의 점이 다른다.
즉, 도 8에 도시된바와 같이, 절연성기판(11)의 표면상에 금속박막(예를들면, 텅스텐 박막)으로되는 도전성층(8)(하부전극)이 형성되고, 도전성층(8)상에 산화된 다공질 다결정 실리콘층으로되는 드리프트부(6a)와 이 드리프트부(6a)의 주위에 형성된 다결정 실리콘층으로되는 분리부(6b)를 가지는 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는, 금속박막(예를들면, 금박막)으로되는 표면전극(7)이 형성되어 있다.
여기서, 드리프트층(6)은 도전성층(8)이 형성된 절연성기판(11)의 상기 표면측의 전체면에 논-도프의 다결정 실리콘층을 퇴적시킨후, 이 다결정 실리콘층중 드리프트부(6a)에 대응하는 부위를 양극산화처리로 다공질화하여 다공질 다결정 실리콘층을 형성하고, 다공질 다결정 실리콘층을, 예를들면 급속가열법을 사용하여 산화함으로써 형성된다.
도전성층(8)의 두께는 200㎚에 설정되고, 드리프트층(6)의 두께는 15㎛에 설정되며, 드리프트부(6a)의 두께는 1.0㎛로 설정되고, 표면전극(7)의 막두께는 15㎚에 설정된다. 그러나 이들의 수치는 각각 한예이며, 이들 수치에 한정되는 것은 아니다. 실시형태 8에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 8에 따른 전자원(10)의 드리프트층(6)에서는, 드리프트부(6a)의 형성에 있어서, 논-도프의 다결정 실리콘층을 표면에서 깊이 방향으로 다공질화하고, 도전성층(8)에 도달하지 않도록 도중에서 다공질화를 정지하고 있다. 이 때문에, 다결정 실리콘층의 일부로되는 반도체층(3)이 드리프트부(6a)와 도전성층(8)과의 사이에 개재하여 있다. 그러나, 논-도프의 다결정 실리콘층을 표면으로부터 깊이 방향에 있어서 도전성층(8)에 도달할때까지 다공질화하고, 반도체층(3)을 개재시킴이 없이 도전체층(8)상에 드리프트층(6)을 형성하여도 된다.
실시형태 8에 따른 전자원(10)의 기본동작은, 도 46 내지 도 47에 도시하는 종래 전자원(10")의 경우와 거의 동일하기 때문에, 그의 상세한 설명은 생략한다. 또한, 전자원(10)에 있어서의 전자방출 과정도 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45참조), 그의 상세 설명은 생략한다.
실시형태 8에서는, 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)를, 질화된 다공질 다결정 실리콘층으로 형성하여도 된다. 또한, 다공질 다결정 실리콘층이외의 다공질 반도체층을 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우, 도 45에서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다.
실시형태 8에 따른 전자원(10)은, 드리프트부(6a)에 있어서의 분리부(6b)와의 경계근방부분과 표면전극(7)과의 사이에, 실리콘산화막으로 되는 절연막(16)이 개재하여 있는 점이 특징이다. 즉, 드리프트부(6a)는, 그의 중앙부에서는, 표면전극(7)이 적층되어 있지만, 분리부(6b)와의 경계근방부에서는 절연막(16)이 적층되어 있다. 여기에서는, 절연막(16)은 실리콘 산화막으로 형성되어 있다. 그러나 절연막(16)의 재료는, 실리콘 산화막에 한정되지 않는다. 예를들면 실리콘 질화막으로 형성하여도 된다.
그 결과, 실시형태 8에 따른 전자원(10)에서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 표면전극(7)과의 사이에 절연막(16)이 개재되어 있기 때문에, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게된다. 이 때문에 드리프트부(6a)를 드리프트하는 전자 대부분이 드리프트부(6a)의 중앙부를 통과하는 것으로 되어, 상기 경계근방부를 통해서의 전자 과잉 방출을 방지할 수 있다. 더욱이나, 상기 경계근방부의 전계강도가 중앙부의 전계강도보다 작게 되기 때문에, 상기 경계근방부의 절연파괴를 방지할수 있어, 도전성층(8)과, 표면전극(7) 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 또한 실시형태 8에 따른 전자원(10)에서는, 도 43에 도시하는 종래의 전자원(10')과 마찬가지로, 전자방출 특성의 진공도의존성이 작게된다. 또 전자방출시에 포핑현상이 발생하지 않아 안전하게 전자를 높은 전자방출효율로 방출할수 있다.
그리고, 실시형태 8에서는 절연막(10)이 드리프트부(6a)의 분리부(6b)와의 경계근방부의 전계강도를 드리프트부(6a)의 중앙부 전계강도보다도 작게하는 전계완화부재(전계완화 수단)를 구성하고 있다. 요컨대 전계완화부재가 상기 경계근방부와 표면전극(7)과의 사이에 개재하는 절연막(16)으로 되기 때문에, 복수의 표면전극(6)과 복수의 도전성층(8)과를 교차하는 방향으로 배치되게 설치된 매트릭스 구조를 채용하는 경우, 서로 인접하는 표면전극(7) 사이를 절연막(16)으로 절연할 수 있다.
[실시형태 9]
이하, 본 발명의 실시형태 9를 설명한다. 실시형태 9에 따른 전자원(10)의 기본 구성은, 도 46에 도시한 종래의 전자원(10")과의 거의 동일하다. 다만 다음의 점이 상이하다. 즉, 도 9에 도시된바와 같이, 절연기판(11)의 일표면상에 금속박막(예를들면, 텅스텐 박막)으로 되는 도전성층(8)이 형성되고, 도전성층(8)상에는, 소정형상으로 패터닝된 실리콘 산화막으로 되는 절연막(17)이 형성되어 있다.
도전성층(8) 및 절연막(17)이 형성된 절연성기판(11)의 상기 표면측에 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a)의 주위에 형성된 다결정 실리콘층으로 되는 분리부(6b)와를 가지는 드리프트층(6)이 형성되어 있다. 드리프트층(6)상에는, 금속박막(예를들면, 금박막)으로 되는 표면전극(7)이 형성되어 있다. 드리프트층(6)은 도전성층(8) 및 절연막(17)이 형성된 절연성기판(11)의 상기 표면측 전체면에 논-도프의 다결정 실리콘층을 퇴적시킨후, 이 다결정 실리콘층 중 드리프트부(6a)에 대응한 부위를 양극산화처리로 다공질화하여 다공질 다결정 실리콘층을 형성하고, 다공질 다결정 실리콘층을, 예를들면 급속가열법을 사용하여 산화함으로써 형성하고 있다. 도전성층(8)의 두께는 200㎚에 설정되고, 드리프트층(6)의 두께는 1.5㎛에 설정되며, 드리프트부(6a)의 두께는 1.0㎛에 설정되고, 표면전극(7)의 두께는 15㎚로 설정되어 있다. 그리고 이들의 수치는 각각 하나의 예이며, 이들에 한정되는 것은 아니다. 실시형태 9에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 9에 따른 전자원(10)의 드리프트층(6)에서는 드리프트부(6a)를 형성할 때 논-도프의 다결정 실리콘층을 표면에서 깊이 방향으로 다공질화하고, 도전성층(8)에 도달하지 않도록 도중에서 다공질화를 정지하고 있다. 이 때문에 다결정 실리콘층이 일부로되는 반도체층(3)이 드리프트부(6a)와 도전성층(8)과의 사이에 개재하여 있다. 그러나 논-도프의 다결정 실리콘층을 표면에서 깊이 방향에 있어서 도전성층(8)에 도달할 때까지 다공질화하고, 반도체층(3)을 개재시킴이 없이 도전성층(8)상에 드리프트부(6a)를 형성하여도 된다.
실시형태 9에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시하는 종래의 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에서의 전자 방출과정도 종래의 전자원 (10', 10")의 경우와 거의 동일하기 때문에(도 45 참조), 그의 상세한 설명은 생략한다. 실시형태 9에서는, 드리프트부(6a)가, 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)를 질화된 다공질 다결정 실리콘층으로 형성하여도 된다. 또한 다공질 다결정 실리콘층이외의 다공질 반도체층을 산화 또는 질화한 것으로 사용하여도 된다. 또한 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막이다.
실시형태 9에 따른 전자원(10)은 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 있어서, 도전성층(8)상에 절연층(17)이 형성되어 있는 점이 특징이다. 즉, 드리프트부(6a)는 그의 중앙부에 있어서는 도전성층(8)과의 사이에 반도체층(3) 밖에 개재하여 있지 않지만, 상기 경계근방부에 있어서는 반도체층(3)과 절연막(17)이 개재하여 있다. 실시형태 9에서는 절연막(17)은 실리콘 산화막으로 형성되어 있다. 그러나 절연막의 재료는 실리콘산화막에 한정되지 않는다. 예를들면, 실리콘 질화막으로 형성하여도 된다.
그 결과, 실시형태 9에 따른 전자원(10)에서는 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에서, 도전성층(8)상에 절연막(17)이 설치되어 있기 때문에, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게된다. 이 때문에 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다.
그 결과, 상기 경계근방부를 통하여서의 전자 과잉방출을 방지할수 있다. 더구나, 상기 경계근방부의 전계강도가 중앙부의 전계강도보다도 작기 때문에, 상기 경계근방부의 절연파괴를 방지할수 있어, 도전성층(8)과, 표면전극(7)과의 사이에서 국부적으로 과대한 전류가 흐르는 것을 방지할 수가 있다. 실시형태(9)에 따른 전자원(10)에서는 도 43에 도시하는 종래의 전자원(10')과 마찬가지로, 전자방출 특성의 진공도의존성이 작게된다. 또 전자 방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자방출효율로 방출할 수가 있다.
실시형태 9에서는 절연막(17)이, 드리프트부(6a)에서의 분리부(6a)와의 경계근방부 전계강도를 드리프트부(6a)의 중앙부 전계강도 보다도 작게하는 전계완화부재를 구성하고 있다. 요컨대, 전계완화부재가 상기 경계근방부와 도전성층(8)과의 사이에 있어서 도전성층(8)상에 설치된 절연막(17)으로 되기 때문에, 복수 표면전극(7)과 복수 도전성층(8)을 교차하는 방향으로 배치하여 설치한 매트릭스 구조를 채용한 경우, 크로스-토크 발생을 방지할 수 있다.
[실시형태 10]
이하, 본 발명의 실시형태 10을 설명한다. 실시형태 10에 따른 전자원(10)의 기본구성은, 도 46에 도시하는 종래의 전자원(10")과 거의 동일하다. 단, 다음의 점이 상이하다.
즉, 도 10에 도시된 바와 같이, 절연성기판(11)의 일표면상에 금속박막(예를들면, 텅스텐 박막)으로되는 도전성층(8)이 형성되고, 도전성층(8)상에, 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a)의 주위에 형성된 다결정 실리콘층으로된 분리부(6b)를 가지는 드리프트층(6)으로 형성되어 있다. 드리프트층(6)상에는, 금속박막(예를들면, 금박막)으로되는 표면전극(7)이 형성되어 있다. 드리프트층(6)은 절연성기판(11)의 상기 표면측에 논-도프의 다결정 실리콘층을 퇴적시킨후 이 다결정 실리콘층 중 드리프트부(6a)에 대응한 부위를 양극산화처리함으로써 다공질화하여 다공질 다결정 실리콘층을 형성하고, 다공질 다결정 실리콘층을, 예를들면, 급속가열법을 사용하여 산화함으로써 형성하고 있다. 도전성층(8)의 두께는 200㎚에 설정되고 드리프트층(8)의 두께는 1.5㎛에 설정되며, 드리프트부(6a)의 두께는 1.0㎛에 설정되고, 표면전극(7)의 두께는 15㎚로 설정되어 있다. 그리고 이들의 수치는 각각 한 예이며, 이들에 한정되는 것은 아니다. 실시형태 10에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 10에 따른 전자원(10)의 기본동작은, 도 46 내지 도 47에 도시하는 종래 전자원(10")의 경우와 거의 동일하기 때문에 그들의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정도, 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45 참조) 그의 상세한 설명은 생략한다.
실시형태 10에서는, 드리프트부(6a)가, 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)를 질화된 다공질 다결정 실리콘층으로 형성하여도 된다. 또한, 다공질 다결정 실리콘층이외의 다공질 반도체를 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우에는 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막이다.
실시형태 10에 따른 전자원(10)에서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 고저항의 제 1 반도체층(23b)을 개재시키고, 드리프트부(6a)에서의 중앙부와 도전성층(8)과의 사이에 저저항의 제 2 반도체층(23a)을 개재시키고 있는 점이 특징이다. 제 2 반도체층(23a)은, 제 1 반도체층(23b)에 비하여 저항이 충분히 작도록 불순물로써 도핑되어 있다. 불순물의 도핑시에서는 이온주입기술이나 확산기술등을 이용하면 된다.
그 결과, 실시형태 10에 따른 전자원(10)에서는 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 제 1 반도체층(23b)을 개재시키고, 드리프트부(6a)의 중앙부와 도전성층(8)과의 사이에 제 1 반도체층(23b)에 비하여 저항이 충분히 작은 제 2 반도체층(23a)을 개재시키고 있기 때문에, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게 된다. 이 때문에 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 이것에 의해 상기 경계근방부를 통하여서의 전자 과잉방출을 방지할 수 있다. 더구나, 상기 경계근방부의 전계강도가 중앙부의 전계강도보다도 작게 되기 때문에, 상기 경계근방부의 절연파괴를 방지할 수 있어 도전성층(8)과 표면전극(7)과의 사이에서 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 실시형태 10에 따른 전자원(10)에서는, 도 43에 도시한 종래 전자원(10')과 마찬가지로 전자방출 특성의 진공도의존성이 적게된다.
또 전자방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자 방출효율로 방출 할수 있다.
실시형태 10에서는 제 1 반도체층(23b)과 제 2 반도체층(23a)이, 드리프트부(6a)의, 분리부(6b)와의 경계근방부의 전계강도를 드리프트부(6a)의 중앙부 전계강도보다도 작게하는 전계완화부재를 구성하고 있다. 요컨대, 전계완화부재가 상기 경계근방부와 도전성층(8)과의 사이에 개재된 고 저항의 제 1 반도체층(23b)과, 드리프트부(6a)에 있어서의 중앙부와 도전성층(8)과의 사이에 개재된 저 저항의 제 2 반도체층(23a)으로 되기 때문에 표면전극(7) 및 도전성층(8) 각각의 패턴 제약을 없앨수 있다.
[실시형태 11]
이하, 본 발명의 실시형태 11을 설명한다. 실시형태 11에 따른 전자원(10)의 기본구성은 도 46에 도시한 전자원(10")과 거의 동일하다. 다만 다음의 점이 상이하다.
즉, 도 11에 도시된바와 같이, 절연성기판(11)의 일표면상에 금속박막 (예를들면, 텅스텐 박막)으로되는 도전성층(8)이 형성되고, 도전성층(8)상에는, 산화된 다공질 다결정 실리콘층으로되는 드리프트층(6a)와 이 드리프트부(6a)의 주위에 형성된 다결정 실리콘층으로되는 분리부(6a)를 가진 드리프트층(6)이 형성되어 있다. 드리프트층(6) 상에는, 금속박막(예를들면, 금박막)으로되는 표면전극(7)이 형성되어 있다. 드리프트층(6)은, 도전성층(8)이 형성된 절연성기판(11)의 상기 표면측의 전체면에 논-도프의 다결정 실리콘층을 퇴적시킨후 이 다결정 실리콘층 중 드리프트부(6a)에 대응한 부위를 양극산화처리로 다공질화하여 다공질 다결정 실리콘층을 형성하고, 다공질 다결정 실리콘층은, 예를들면 급속가열법은 이용하여 산화함으로써 형성시킨다. 도전성층(8)의 두께는 200㎚에 설정되고, 드리프트층(6)의 두께는 1.5㎛로 설정되며, 드리프트부(6a)의 두께는 1.0㎛ 설정되며, 표면전극(7)의 막두께는 15㎚로 설정되어 있다. 그리고 이들의 수치는 각각 하나의 예이며, 이들에 한정되는 것은 아니다. 실시형태 11에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 11에 따른 전자원(10)의 드리프트층(6)에서는, 드리프트부(6a)를 형성할 때에, 논-도프의 다결정 실리콘층을 표면에서 깊이 방향으로 다공질화하여 도전성층(8)에 도달하지 않도록 도중에서 다공질화를 정지하고 있다. 이 때문에, 다결정 실리콘층의 일부로 되는 반도체층(3)이 드리프트부(6a)와 도전성층(8)과의 사이에 개재하여 있다. 그러나, 논-도프의 다결정 실리콘층을 표면에서 깊이 방향에 있어서, 도전성층(8)에 도달할 때 까지 다공질화 함으로써 반도체층(3)을 개재시킴이 없이 도전성층(8)상에 드리프트부(6a)를 형성하여도 된다.
실시형태 11에 따른 전자원(10)의 기본동작은, 도 46 내지 도 47에 도시하는 종래의 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한, 전자원(10)에 있어서의 전자방출과정도 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45 참조), 그의 상세한 설명은 생략한다.
실시형태 11에서는, 드리프트부(6a)가 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 형성하여도 된다. 또한 다공질 다결정 실리콘층 이외의 다공질 반도체층을 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우에는, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막이다.
실시형태 11에 따른 전자원(10)은, 드리프트부(6a)의, 분리부(6b)와의 경계근방부에 겹치는 영역에 있어서, 표면전극(7)에 절결부(7a)가 형성되어 있는 점에 특징이 있다. 즉, 드리프트부(6a)는 중앙부에서는 표면전극(7)이 적층되어 있지만, 상기 경계근방부에서는 표면전극(7)이 존재하지 않는다. 요컨대, 도 11의 좌후 방향에 대하여서는 표면전극(7)의 폭이 드리프트부(6a)의 폭보다도 작게되고, 또 표면전극(7)의 양단이 드리프트부(6a)의 양단보다도 내측에 위치하여 있다.
그 결과, 실시형태 11에 따른 전자원(10)에서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 겹치는 영역에서, 표면전극(7)에 절결부(7a)가 형성되어 있기 때문에 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게된다. 이 때문에 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 이것에 의하여 상기 경계근방부를 통하여서의 전자 과잉방출을 방지 할 수 있다. 더구나, 상기 경계근방부의 전계강도가 중앙부의 전계강도 보다도 작게 되기 때문에 상기 경계근방부의 절연파괴를 방지할 수 있어 도전성층(8)과 표면전극(7)과의 사이에 국부적인 과대한 전류가 흐르는 것을 방지할 수 있다. 실시형태 11에 따른 전자원(10)에서는, 도 43에 도시하는 종래의 전자원(10')과 마찬가지로, 전자방출 특성의 진공도의존성이 적게된다. 또, 전자방출시 포핑현상이 발생하지 않아, 안정하게 전자를 높은 전자 방출효율로 방출할 수 있다.
실시형태 11에서는 표면전극(7)의 절결부(7a)가, 드리프트부(6a)에서 분리부(6b)와의 경계근방부 전계강도를 드리프트부(6a)의 중앙부 전계강도보다도 작게 하는 전계완화부재를 구성하고 있다. 따라서, 표면전극(7)의 패턴을 변경하는 것 만으로(즉, 표면전극(7)을 패터닝 하기 위한 마스크를 변경하는 것만으로) 전자의 과잉 방출을 방지할 수 있다.
[실시형태 12]
이하, 본 발명의 실시형태 12를 설명한다. 실시형태 12에 따른 전자원(10)의 기본구성은, 도 46에 도시한 종래의 전자원(10")과 거의 동일하다. 다만 다음의 점이 상이하다.
즉, 도 12에 도시된 바와같이, 절연성기판(11)의 일 표면상에, 소정 현상으로 패터닝한 금속박막(예를들면, 텅스텐 박막)으로되는 도전성층(8)이 형성되고, 도전성층(8)이 형성된 절연성기판(11)의 상기 표면측에, 산화된 다공질 다결정 실리콘층으로되는 드리프트부(6a)와 이 드리프트부(6a)의 주위에 형성된 다결정 실리콘층을 되는 분리부(6b)와를 가지는 드리프트부(6)가 형성되어 있다. 드리프트부(6a) 상에는 소정형상으로 패터닝된 금속박막(예를들면, 금박막)으로 되는 표면전극(7)이 형성되어 있다. 드리프트층(6)은 도전성층(8)이 형성된 절연성기판(11)의 상기 표면층의 전체면에 논-도프의 다결정 실리콘층을 퇴적시킨후, 다결정 실리콘층 중 드리프트부(6a)에 대응하는 부위를 양극산화처리로 다공질화하여 다공질 다결정 실리콘층을 형성하고, 다공질 다결정 실리콘층을, 예를들면 급속가열법을 이용하여 산화함으로써 형성시킨다. 도전성층(8)의 두께는 200㎚로 설정되고, 드리프트층(6)의 두께는 1.0㎛로 설정되며, 드리프트부(6a)의 두께는 1.5㎛로 설정되고, 표면전극(7)의 두께는 15㎚로 설정되어 있다. 이들의 수치는 각각 하나의 예이며, 이들에 한정되는 것은 아니다. 실시형태 12에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 12에 따른 전자원(10)의 드리프트층(6)에서는, 드리프트부(6a)를 형성할 때에, 논-도프의 다결정 실리콘층을 표면에서 깊이 방향으로 다공질화하고, 도전성층(8)에 도달하지 않도록 도중에서 다공질화를 정지하고 있다. 이 때문에, 다결정 실리콘층의 일부로되는 반도체층(3)이 드리프트부(6a)와 도전성층(8)과의 사이에 개재하여 있다. 그러나, 논-도프의 다결정 실리콘층을 표면에서 깊이방향에 있어서 도전성층(8)에 도달할 때 까지 다공질화함으로써 반도체층(3)을 개재시킴이 없이 도전성층(8)상에 드리프트부(6a)을 형성하여도 된다.
실시형태 12에 따른 전자원(10)의 기본 동작은 도 46 내지 도 47에 도시하는 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정도 종래의 전자원(10', 10")의 경우와 거의 동일하므로(도 45참조) 그의 상세한 설명은 생략한다.
실시형태 12에서는, 드리프트부(6a)는, 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트층(6a)을 질화된 다공질 다결정 실리콘층으로 하여도 된다. 또한, 다공질 다결정 실리콘층 이외의 다공질 반도체층을 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우는, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다.
실시형태 12에 따른 전자원(10)에 있어서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부분에 겹치는 영역에서, 도전성층(8)에 절결부(8a)가 형성되어 있는 점이 특징이다. 즉, 도전성층(8)은 드리프트부(6a)의 중앙부에 겹치게 되는 부위에 형성되어 있지만, 상기 경계근방부에는 형성되어 있지 않다. 요컨대, 도 12의 좌우방향에 대하여 도전성층(8)의 폭은 드리프트부(6a)의 폭보다도 작게 되어 있다. 또 도전성층(8)의 양단이 드리프트부(6a)의 양단 보다도 내측에 위치하여 있다.
그 결과로, 실시형태 12에 따른 전자원(10)에서는, 드리프트부(6a)의 분리부(6b)와의 경계근방부와 겹치는 영역에서, 도전성층(8)에 절결부(8a)가 형성되어 있기 때문에 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게 된다. 이 때문에, 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 이것에 의하여 상기 경계근방부를 통하여서의 전자 과잉방출을 방지할 수 있다. 더구나, 상기 경계근방부의 전계강도가 중앙부의 전계강도 보다도 작기 때문에 상기 경계근방부의 절연파괴를 방지할 수 있어, 도전성층(8)과 표면전극(7)의 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 실시형태 12에 따른 전자원(10)에서는 도 43에 도시하는 종래의 전자원(10')과 마찬가지로 전자방출특성의 진공도의존성이 작게 된다. 또, 전자방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자방출효율로 방출할 수 있다.
실시형태 12에서는, 도전성층(8)의 절결부(8a)가, 드리프트부(6a)의, 분리부(6b)와의 경계근방부분 전계강도를 드리프트부(6a)의 중앙부 전계강도보다도 작게하는 전계완화부재를 구성하고 있다. 따라서, 실시형태 12에서는, 도전성층(8)의 패턴을 변경하는 것 만으로(즉, 도전성층(8)을 패터닝하기 위한 마스크를 변경하는 것만으로) 전자의 과잉방출을 방지할 수 있다.
[실시형태 13]
이하, 본 발명의 실시형태 13을 설명한다. 실시형태 13에 따른 전자원(10)의 기본구성은, 도 48에 도시한 디스플레이에 사용되는 전자원(10")과 거의 동일하다. 다만, 다음의 점이 상이하다.
즉, 도 13에 도시된 바와 같이, 글라스기판으로 되는 절연성기판(11)과, 절연성기판(11)의 일표면상에 배열된 복수의 도전층으로 되는 하부전극(8)과, 하부전극(8)에 각각 겹쳐지도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a) 사이를 메우고 다결정 실리콘층으로 되는 분리부(6b)를 가진 드리프트층(6)과, 드리프트층(6)상에서 드리프트부(6a) 및 분리부(6b)에 걸쳐서 하부전극(8)과 교차(직교)하는 방향으로 배열된 복수의 표면전극(7)을 구비하고 있다. 하부전극(8)은 텅스텐 박막으로 형성되어 있다. 표면전극(7)은 금박막으로 되는 도전성 박막으로 형성되어 있다. 하부전극(8)의 막두께는 200㎚로 설정되고, 표면전극(7)의 막두께는 15㎚로 설정되어 있다. 그러나, 이들의 막두께는 이들의 수치에 한정되는 것은 아니다. 드리프트층(6)의 두께는 1.5㎛로 설정되고, 드리프트부(6a)의 두께는 1.5㎛로 설정되어 있다. 그러나, 드리프트층(6) 및 드리프트부(6a)의 두께는 이들의 수치에 한정되는 것은 아니다. 실시형태 13에 따른 전자원(10)에서는, 절연성기판(11)이 기판을 구성하고 있다. 실시형태 13에 따른 전자원(10)에서는 도 48에 도시한 종래의 전자원(10")과 마찬가지로 복수의 하부전극(8)과 복수의 표면전극(7)과의 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에 표면전극(7)과 하부전극(8)과의 세트를 적의 선택하고 선택된 세트사이에 전압을 인가하면, 선택된 표면전극(7)과 하부전극(8)과의 교점에 대응하는 부위의 드리프트부(6a)에만 강전계가 작용하여 전자가 방출된다.
즉, 표면전극(7)과 하부전극(8)으로되는 격자의 격자점에 각각 전자원을 배치한 것과 마찬가지로, 전압을 인가하는 표면전극(7)과 하부전극(8)과의 세트를 선택함으로써, 소망의 격자점으로부터 전자를 방출시킬 수 있다. 표면전극(7)과 하부전극(8)과의 사이에 인가되는 전압은 10~20V 정도이다. 각 표면전극(7)은 단책형상으로 형성되며, 그의 길이방향의 양 단부상에 각각 패드(27)가 형성되어 있다. 각 하부전극(8)도 단책형상으로 형성되며 그의 길이 방향의 양 단부상에 각각 패드(28)가 형성되어 있다.
실시형태 13에 따른 전자원(10)의 기본동작은, 도 46 내지 도 47에 도시한 종래의 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정 내지는 드리프트층(16)(드리프트부(6a))의 미크로 구조도 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45 참조), 그의 상세한 설명은 생략한다.
실시형태 13에서는 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나 드리프트부(6a)는 질화된 다공질 다결정 실리콘층으로 형성되어도 된다. 또한 다공질 다결정 실리콘층이외의 다공질 반도체층을 산화 또는 질화 한 것을 사용한 것을 사용하여도 된다. 드리프트부(6a)를 질화된 다공질 다결정 실리콘층으로 한 경우에 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다.
실시형태 13에 따른 전자원(10)은 드리프트부(6a)의 분리부(6b)와의 경계근방부와 표면전극(7)과의 사이에, 실리콘 산화막으로 되는 절연막이 개재되어 있는 점이 특징이 있다.
즉, 드리프트부(6a)는 중앙에 있어서는 표면전극(7)이 적층되어 있지만, 상기 경계근방부에 있어서는 절연막(16)이 적층되어 있다. 또한, 드리프트부(6a)의 표면측에는 서로 인접하는 표면전극(7)에 걸쳐서 실리콘 산화막으로 되는 절연막(26)이 형성되어 있다. 절연막(26)에 있어서는, 드리프트부(6a)의 길이 방향에 있는 양단부가 각각 표면전극(7)의 폭방향의 일단부가 겹쳐져 있다. 실시형태 13에서는 각 절연막(16, 26)은 실리콘 산화막으로 형성되어 있다. 그러나 이 재료는 실리콘산화막에만 한정되지 않으며 예를들면 실리콘 질화막으로 형성하여도 된다.
그 결과, 실시형태 13에 따른 전자원(10)에서는, 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 표면전극(7)과의 사이에, 절연막(16)이 개재하여 있기 때문에, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게 된다. 이 때문에, 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 그래서, 상기 경계근방부를 통하여서의 전자 과잉방출을 방지할 수 있다. 더구나, 인접하는 표면전극(7) 사이를 절연막(16)으로 절연할 수 있다. 또한 드리프트부(6a)의 표면측에는 인접하는 표면전극(7)에 걸쳐서 실리콘 산화막으로 되는 절연막(26)이 형성되어 있기 때문에 서로 인접하는 표면전극(7) 사이의 부위를 통하여 전자가 방출하는 것을 방지 할수 있고, 크로스-토크를 방지 할수 있다. 또한, 상기 경계근방부의 전계강도가 중앙부의 전계강도 보다도 작게 되기 때문에, 상기 경계근방부에서의 절연파괴를 방지할 수 있어, 도전성층(8)과 표면전극(7) 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 실시형태 13에 따른 전자원(10)에서는 도 43에 도시하는 전자원(10')과 마찬가지로 전자 방출특성의 진공도 의존도가 작게 된다. 또 전자방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자 방출효율로 방출할 수 있다.
또한, 실시형태 13에서는 절연막(16)이, 드리프트부(6a)의, 분리부(6b)의 전계근방부의 전계강도를 드리프트부(6a)의 중앙부의 전계강도 보다도 작게 하는 전계완화부재를 구성하고 있다.
[실시형태 14]
이하 본 발명의 실시형태 14에 대하여 설명한다. 실시형태 14에 따른 전자원(10)의 기본구성은 도 48에 도시하는 디스플레이의 사용되고 있는 전자원(10')과 거의 동일하다. 다만 다음의 점이 상이하다.
즉, 도 14에 도시되어 있는 바와 같이, 글라스기판으로 되는 절연성기판(11)과 절연성기판(11)상의 일 표면상에 배열된 복수의 도전성층으로 되는 하부전극(8)과 하부전극(8)에 각각 겹쳐지도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a)의 사이를 메우는 다결정 실리콘으로 되는 분리부(6b)를 가진 드리프트층(6)과, 드리프트층(6)상에서 드리프트부(6a)와 분리부(6b)에 걸쳐서 하부전극(8)과 교차(직교)하는 방향으로 배열된 복수의 표면전극(7)을 구비하고 있다. 하부전극(8)은 텅스텐박막으로 형성되어 있다. 표면전극(7)은 금박막으로 형성되는 도전성 박막으로 형성되어 있다.
하부전극(8)의 막두께는 200㎚로 설정되고 표면전극(7)의 막두께는 15㎚로 설정되어 있다. 그러나 이들은 막두께는 이들의 수치로 한정되는 것은 아니다. 드리프트층(6)의 두께는 1.5㎛로 설정되어 있고, 드리프트부(6a)의 막두께는 1.0㎛ 설정되어 있다. 그러나 이들의 막두께는 이들에 한정되는 것은 아니다. 실시형태 14에서는 절연성기판(11)이 기판을 구성하고 있다.
실시형태 14에 따른 전자원(10)에서는 도 48에 도시하는 종래의 전자원(10")과 마찬가지로 복수의 하부전극(8)과 복수의 하부전극(8)과 복수의 표면전극(7) 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에 표면전극(7)과 하부전극(8)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면 선택된 표면전극(7)과 하부전극(8)과의 교점에 대응하는 부위의 드리프트부(6a)에만 전계가 작용하여 전자가 방출된다. 즉, 표면전극(7)과 하부전극(8)으로 되는 격자의 격자점에 각각 전자원을 배치한 것과 마찬가지로 전압을 인가하는 표면전극(7)과 하부전극(8)과의 세트를 선택함으로써, 소망의 격자점에서 전자를 방출시킬 수 있다. 표면전극(7)과 하부전극(8) 간에 인가되는 전압은 10~20V 정도이다.
각 표면전극(7)은 단책형상으로 형성되고, 그 길이 방향의 양 단부상에 각각 패드(27)가 형성되어 있다. 각 하부전극(8)도 단책형상으로 형성되고, 그의 길이 방향의 양 단부상에 각각 패드(28)가 형성되어 있다.
실시형태 14에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시하는 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정 내지는 드리프트층(6)(드리프트부(6a))의 미크로 구조도, 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에 (도 45 참조), 그의 상세 설명은 생략한다.
실시형태 14에서는 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)는 질화된 다공질 다결정 실리콘층으로 형성하여도 된다. 또한 다공질 다결정 실리콘층 이외의 다공질 반도체층을 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)가 질화된 다공질 다결정 실리콘층으로 한 경우는, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다.
실시형태 14에 따른 전자원(10)은, 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에서, 도전성층(8)상에 절연막(17)이 형성되어 있는 점에 특징이 있다. 즉 드리프트부(6a)의 중앙부는 도전성층(8)상에 적층되어 있지만, 상기 경계근방부에 있어서는 절연막(17)이 형성되어 있다. 또한 드리프트부(6a)의 도전성층(8)측에는 서로 인접하는 표면전극(7)에 걸쳐서 실리콘 산화막으로 되는 절연막(37)이 형성되어 있다. 절연성막(37)에 있어서는, 드리프트부(6a)의 길이 방향에 있어서의 양단부가, 각각 표면전극(7)의 폭 방향 일단부와 겹쳐서 있다.
실시형태 14에서는 각 절연막(17, 37)은 실리콘 산화막으로 형성되어 있다. 그러나, 이 재료는 실리콘 산화막에 한정되는 것은 아니다. 예를들면, 실리콘 질화막으로 형성하여도 된다.
그 결과, 실시형태 14에 따른 전자원(10)에서는 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 있어서, 도전성층(8)상에 절연성막(17)이 형성되어 있기 때문에, 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게 된다. 이 때문에 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 그래서, 상기 경계근방부를 통과하는 전자 과잉방출을 방지할 수 있다. 더구나, 드리프트부(6a)의 도전성층(8)측에는 서로 인접하는 표면전극(7)에 걸쳐서 실리콘 산화막으로 되는 절연막(37)이 형성되어 있기 때문에 서로 인접하는 표면전극(7) 사이의 부위를 통하여 전자가 방출되는 것을 방지할 수 있고, 또 크로스-토크를 방지할 수 있다. 또한, 상기 경계근방부의 전계강도가 상기 중앙부의 전계강도보다도 작게 되기 때문에, 이 경계근방부의 절연파괴를 방지할 수 있고, 도전성층(8)과 표면전극(7)과의 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 또한 실시형태 14에 따른 전자원(10)에서는 도 43에 도시하는 종래의 전자원(10')과 마찬가지로 전자방출 특성의 진공도 의존도가 작게 된다. 또한, 전자방출시 포핑현상이 발생하지 않아, 안정하게 전자를 높은 전자방출효율로 방출 할수 있다.
한편, 실시형태 14에서는 절연막(17)이, 드리프트부(6a)의, 분리부(6b)와의 경계근방부의 전계강도를 드리프트부(6a)의 중앙부 전계강도 보다도 작게 하는 전계완화부재를 구성하고 있다.
[실시형태 15]
이하, 본 발명의 실시형태 15를 설명한다. 실시형태 15에 따른 전자원(10)의 기본구성은 도 48에 도시하는 디스플레이에 사용되고 있는 전자원(10")과 거의 동일하다. 다만 다음의 점이 상이하다.
즉, 도 15에 도시된 바와 같이, 글라스기판으로 되는 절연성기판(11)과 절연성기판(11)의 일 표면상에 배열된 복수의 도전성층으로 되는 하부전극(8)과 하부전극(8)이 형성된 절연성기판(11)의 상기 표면측에 형성되어 있는 드리프트층(6)과, 드리프트층(6) 상에서 하부전극(8)과 교차(직교)하는 방향으로 배열된 복수의 표면전극으로 구비되어 있다. 드리프트층(6)은, 표면전극(7)과 하부전극(8)과의 겹치는 영역에 있어서 표면전극(7)측에 형성된 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와, 표면전극(7)의 길이 방향에 있어서 서로 인접하는 드리프트부(6a) 사이에 형성된 논-도프의 다결정 실리콘층으로 되는 분리부(6b)와 드리프트부(6a)에 있어서의 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 개재하는 고 저항의 제 1 반도체층(23b)과, 드리프트부(6a)와 하부전극(8)과의 사이에 형성된 저 저항의 제 2 반도체층(23a)과, 하부전극(8)의 길이 방향에서 서로 인접하는 드리프트부(6a) 사이에 형성된 분리부(6c)를 가지고 있다. 하부전극(8)는 텅스텐 박막으로 형성되어 있다. 표면전극(7)은 금박막으로 도전성 박막으로 형성되어 있다. 하부전극의 막두께는 200㎚로 설정되고, 표면전극(7)의 막두께는 15㎚로 설정되어 있다. 그러나 이들의 막두께는 이들 수치에 한정되는 것은 아니다. 드리프트층(6)의 두께는 1.5㎛로 설정되고 드리프트부(6a)의 두께는 1.0㎛로 설정되어 있다. 그러나, 드리프트층(6) 및 드리프트부(6a)의 두께는 이들의 수치에 한정되는 것은 아니다. 절연성기판(11)은 기판을 구성하고 있다. 실시형태 15에 따른 전자원(10)에서는 도 48에 도시하는 종래 전자원(10")과 마찬가지로 복수의 하부전극(8)과 복수의 표면전극(7) 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에 표면전극(7)과 하부전극(8)의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면, 선택된 표면전극(7)과 하부전극(8)과의 교점에 대응하는 부위의 드리프트부(6a)에만 강전계가 작용하여 전자를 방출시킨다. 즉, 표면전극(7)과 하부전극(8)으로되는 격자의 격자점에 각각 전자원을 배치한 것과 마찬가지로, 전압을 인가하는 표면전극(7)과 하부전극(8)과의 세트를 선택함으로써 소망의 격자점에서 전자를 방출시킬수 있다.
표면전극(7)과 하부전극(8)과의 사이에 인가되는 전압은 10~20V 정도이다. 각 표면전극(7)은 단책형상으로 되고, 그의 길이방향의 양단부상에 각각 패드(27)가 형성되어 있다. 각 하부전극(8)도 단책형상으로 형성되고 그의 길이 방향의 양단부상에 각각 패드(28)가 형성되어 있다.
실시형태 15에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시하는 종래 전자원(10")의 경우와 거의 동일하기 때문에, 그의 설명은 생략한다. 또한 전자원(10)에 있어서의 전자 방출과정 내지는 드리프트층(6)(드리프트부(6a))의 미크로 구조도 종래 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45 참조)의 그의 상세한 설명을 생략한다.
실시형태 15에서는 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나, 드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 형성하여도 된다. 또한 다공질 다결정 실리콘층이외의 다공질 반도체층을 산화 또는 질화한 것으로 형성하여도 된다. 드리프트부(6a)를 질화된 다공질 다결정 실리콘층으로 한 경우는, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다.
실시형태 15에 따른 전자원(10)은, 드리프트부(6a)의, 분리부(6b)와의 경계부분과 도전성층(8)과의 사이에 고 저항의 제 1 반도체층(23b)이 개재하고, 드리프트부(6a)의 중앙부와 도전성층(8)과의 사이에 제 1 반도체층(23b)에 비하여 저항이 충분히 작은 제 2 반도체층(23a)이 개재하여 있는 점이 특징이다.
그 결과, 실시형태 15에 따른 전자원(10)에서는 드리프트부(6a)의, 분리부(6b)와의 경계근방부와 도전성층(8)과의 사이에 고 저항의 제 1 반도체층(23b)이 개재하고 드리프트부(6a)의 중앙부와 도전성층(8)과의 사이에 제 1 반도체층(23b)에 비하여 저항이 충분히 작은 제 2 반도체층(23a)이 개재하여 있기 때문에 상기 경계근방부의 전계강도가 드리프트부(6a)의 중앙부 전계강도에 비하여 충분히 작게 된다. 이 때문에, 드리프트부(6a)를 드리프트하는 전자의 대부분이 드리프트부(6a)의 중앙부를 통과한다. 그래서, 상기 경계근방부를 통하여서의 전자 과잉방출을 방지할 수 있다. 더구나, 서로 인접하는 드리프트부(6a) 사이가 분리부(6b) 또는 분리부(6c)에 의하여 분리되어 있기 때문에, 서로 인접하는 표면전극(7)의 각 부위를 통하여 전자가 방출되는 것을 방지할 수 있고, 또 크로스-토크를 방지할 수 있다. 또한 상기 경계근방부의 전계강도가 중앙부의 전계강도 보다도 작게 되기 때문에, 상기 경계근방부의 절연파괴를 방지할 수 있고, 도전성층(8)과 표면전극(7) 사이에 국부적으로 과대한 전류가 흐르는 것을 방지할 수 있다. 실시형태 15에 따른 전자원(10)에서는, 도 43에 도시하는 종래 전자원(10')과 마찬가지로 전자방출 특성의 진공도의존성이 작게된다. 또 전자방출시 포핑현상이 일어나지 않아, 안정하게 전자를 높은 전자방출효율로 방출할 수 있다.
실시형태 15에서는, 제 1 반도체층(23b)과, 제 2 반도체층(23a)이, 드리프트부(6a)의, 분리부(6b)와의 경계근방부 전계강도를 드리프트부(6a)의 중앙부 전계강도 보다도 작게 하는 전계완화부재를 구성하고 있다. 요컨대, 전계완화부재가 상기 경계근방부와 도전성층(8)과의 사이에 개재하는 고 저항의 제 1 반도체층(23b)과, 드리프트부(6a)에서의 중앙부와 도전성층(8)과의 사이에 개재하는 저 저항의 제 2 반도체층(23a)으로 되기 때문에, 표면전극(7) 및 도전성층(8)에 대한 패턴의 제약을 없앨수 있다.
실시형태 8~15에 있어서는 표면전극(7)을 형성하는 도전성 박막으로서 하여 금박막이 사용되고 있다. 그러나 표면전극(7)의 재료는 금에 한정되는 것은 아니다. 실시형태 1에 기재된 바와 같이, 알루미늄, 크롬, 텅스텐, 니켈, 백금 등의 일함수가 작은 재료를 사용하여도 된다. 한편 이들의 재료를 사용하는 경우의 유의점 내지는 이점은 실시형태 1에 기재된 대로이다.
또한, 실시형태 8~15에 있어서는 하부전극(8)(도전성층)으로하여 텅스텐 박막이 사용되고 있다. 그러나 하부전극(8)의 재료는 텅스텐에 한정되는 것은 아니다. 텅스텐 대신에, 알루미늄, 니켈, 코발트, 크롬, 하프늄, 몰리브덴, 팔라듐, 백금, 로듐, 탄탈, 티탄, 지르코늄의 어느것을 사용하여도 된다. 또한 이들 금속의 산화물이나 이들 금속중의 복수 종류로 되는 합금막을 사용하여 된다. 이들금속과 실리콘과의 합금(예를들면, 알루미늄을 주성분으로 한 Ai-Si 합금)이나 실리사이드막을 사용하여도 된다.
한편, 하부전극(8)을 두께 방향으로 적층된 복수층의 도전성막으로 되는 도전성층으로 구성하여도 된다. 이 경우는 예를들면 최상층의 도전성막으로서 알루미늄을 사용하고, 최하층의 도전성막으로서 알루미늄을 사용하고 최하층의 도전성막으로서 알루미늄에 비하여 저항이 적은 동을 사용하면 좋다.
[실시형태 16]
이하 본 발명의 실시형태 16을 설명한다. 도 16a, 16b는 실시형태 16에 따른 전자원의 요부에 대한 개략 단면을 나타내고 있다. 도 17a-7d는 이 전자원을 제조할때의 주요공정에서의 전자원(10) 내지 그의 제조단계의 중간체에 대한 단면을 나타내고 있다. 실시형태 16에서는 도전성기판으로 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판 1(예를들면, 저항율이 약 0.01Ω㎝~0.02Ω㎝의(100)기판)이 사용되어 있다.
실시형태 16에 따른 전자원(10)의 기본구성은, 도 43에 도시하는 종래 전자원(10')과 거의 동일하다. 즉, 도 16a에 도시된 바와같이, n형 실리콘기판(11)의 주표면상에 산화된 다공질 다결정 실리콘층으로 되는 드리프트층(6)이 형성되어 있다. n형 실리콘기판(11)의 이면에는 오믹전극(2)이 형성되어 있다. 이와같이, 실시형태 16에는 n형 실리콘기판의 주표면상에 드리프트층(6)이 형성되어 있다. 그러나, n형 실리콘기판(1)의 주표면과 드리프트층(6)과의 사이에 논-도프의 다결정 실리콘층이 형성되어도 된다. 실시형태 16에 따른 전자원(10)에서도, 도 43 및 도 44에 도시하는 종래의 전자원(10')과 마찬가지의 동작원리로서 전자를 방출할 수 있다. 즉, 도 18에 도시된바와 같이, 종래의 경우와 마찬가지로, 표면전극(7)과 n형 실리콘기판(1)사이에 직류전압 Vps를 인가함과 동시에, 콜렉터전극(12)와 표면전극(7)과의 사이에 직류전압 Vc를 인가하면 된다. 직류전압 Vps, Vc를 적절히 설정하면, n형 실리콘기판(1)으로 주입된 전자가 드리프트층(6)을 드리프트하여, 전계완화층(9) 및 표면전극(7)을 통과하여 방출된다. (도 44 중의 일점쇄선은 표면전극(7)을 통과하여 방출된 전자 e- 흐름을 나타낸다)
표면전극(7)에는 일함수가 작은 재료가 채용되고, 표면전극(7)의 막두께는 1-15㎚ 정도로 설정되어 있다. 도 16b에 도시된 바와 같이, 드리프트층(6)은 도 45에 도시하는 종래의 전자원(10')과 마찬가지로 주상(柱狀)의 다결정 실리콘으로 되는 그레인(51)과, 그레인(51)의 표면에 형성된 얇은 산화실리콘막(52)와, 그레인(51) 사이에 개재하는 나노미터오더의 실리콘 미결정(63)과, 실리콘 미결정(63)의 표면에 형성된 실리콘 미결정(63)의 결정입자 직경보다도 작은 막두께의 산화 실리콘막(64)을 포함하고 있다. 드리프트층(6)에 있어서는 후기의 양극산화처리를 행하기전의 다결정 실리콘층(3)(도 17a-17d 참조)에 포함되어 있는 그레인의 표면이 다공질화하고, 잔여의 그레인(51)에서 결정 상태가 유지되어 있는 것으로 생각될수 있다. 따라서, 드리프트층(6)에 인가된 전계 대부분은 산화 실리콘막(64)을 집중적으로 통과하고, 주입된 전자 e-는 그레인(51) 사이에서 산화실리콘막(64)을 통과하는 강전계에 의하여 가속되어, 도 16 중의 상방향으로 드리프트한다. 드리프트층(6)의 표면에 도달한 전자는 열전자이며, 전계 완화층(9)에서 거의 산란하지 않고 표면전극(7)을 용이하게 터널하여 진공중으로 방출된다.
이 전자원(10)에서는, 다이오드전류 Ips에 대한 전자방출전류 Ie의 비율(=le/Ips)이 클수록 전자방출효율이 높게 된다. 이 전류원(10)에서는 표면전류(7)과 오믹전극(2)과의 사이에 인가하는 직류 전압 Vps를 10-20V 정도의 저전압을 인가하여도 전자를 방출시킬수 있다. 이 전자원(10)에서는 전자방출 특성의 진공도의존성이 작게 된다. 더구나, 전자방출시에 포핑현상이 발생하지 않아, 전자를 높은 전자방출효율로 안정하게 방출할 수 있다.
실시형태 16에 따른 전자원(10)은 드리프트층(6)과 표면전극(7) 사이에 직류전압(구동전압) Vps로 인가한 상태에서의 드리프트층(6)의 전계강도를 완화하는 전계완화층(9)이 설치 되어 있는 점이 특징이다. 전계완화층(9)은 드리프트층(6)과 표면전극(7)과의 사이에 개재하여 있기 때문에 드리프트층(7)을 드리프트하는 전자가 거의 산란되는 일없이 표면전극(7)에 도달되도록 전자의 산란이 어려운 재료로 형성하고, 또 그의 막두께를 얇게하는 것이 바람직하다. 전계완화층(9)의 저항치가 드리프층(6)의 저항치에 비하여 1행(order)이상으로 작으면, 드리프트층(6)의 전계강도를 완화하는 효과가 작게 된다. 또한 드리프트층(6)의 저항치 보다도 크면, 구동전압을 높게 할 필요가 있다. 따라서 전류완화층(9)의 저항치는, 드리프트층(5)의 저항치와 같은 행인 것이 바람직하다. 실시형태 16에서는, 드리프트층(6)의 두께가 1.5㎛로 설정되고, 전계 완화층(9)의 막두께는 50㎚로 설정되어 있다. 그러나, 전계완화층(9)의 막두께는 50㎚로 한정되는 것은 아니고, 드리프트층(6)의 저항치에 따라서 10㎚~100㎚의 범위에서 적절히 설정하면 된다. 드리프트층(6)의 저항치는 드리프트층(6)의 두께나 구동전압에 의하여서도 다르지만 수십 ㏀-수십㏁정도이다.
실시형태 16에 따른 전자원(10)에서는, 드리프트층(6)과 표면전극(7)과의 사이에 드리프트층(6)의 전계강도를 완화시키는 전계강도 완화층(9)이 설치되어 있기 때문에, 드리프트층(6) 중의 산화 실리콘막(52, 64)에 있어서 절연파괴를 일으키기 쉬운부분의 전계강도를 작게 할수 있어, 이 부분에 있어서의 절연파괴를 방지할 수 있고, 다이오드전류 Ips 및 방출 전자전류 Ie의 경시변화를 억제할 수 있다. 이 때문에 전자 방출효율중의 전자방출 특성의 경시 안정성을 향상 시킬수 있고, 이것을 디스플레이등에 적용하는 경우에, 화면의 휘도가 경시적으로 어둡게 되는 것을 방지할 수 있다. 전계완화층(9)을 설치함으로써 드리프트층(6)에 인가되는 전계강도가 작게 된다. 이 때문에, 표면전극(7)과 도전성 기판인 n형 실리콘 기판(1)(오믹전극(2))과의 사이에 인가되는 구동전압(직류전압 Vps)을 전계완화층(9)이 설치되어 있지 않은 종래의 전자원(10')의 경우와 같이하면, 방출전자전류 Ie는 전계완화층(9)를 설치하지 않은 경우보다도 작게 된다. 그러나 구동전압을 크게 함으로써 방출전자전류 Ie의 크기를 종래의 전자원(10)과 같은 값으로 할 수 있다.
실시형태 16에 따른 전자원(10)에서는, 전계 완화층(9)이 질화실리콘막으로 형성되어 있지만, 질화실리콘막은 저항율이 높기 때문에, 전계완화층(9)의 막두께를 얇게 할수 있다. 더구나, 질화 실리콘막은 전자의 투과 특성이 뛰어나고, 드리프트층(6)은 드리프트한 전자가 전계완화층(9)중에서 산란하기 어렵기 때문에 전계완화층(9)를 설치함으로써 전자방출효율의 저하를 억제할 수 있다.
실시형태 16에서는, 도전성기판으로 n형 실리콘기판(1)이 사용되고 있다. 여기서, 도전성기판은 전자원(10)의 음극을 구성함과 동시에 진공중에서 드리프트층(6)을 지지하고, 또 드리프트층(6)에 전자를 주입하는 것이다. 따라서, 도전성 기판은 전자원(10)의 음극을 구성하고, 드리프트층(6)을 지지할수 있는 것이면 된다. 따라서, 도전성기판은, n형 실리콘 기판에 한정되는 것은 아니고, 예를들면, 크롬등의 기판이어도 된다. 혹은 도 46에 도시된 바와 같이, 글라스등의 절연성 기판(11)의 일표면 측(주표면층)에 도전성층(8)을 형성한 것이어도 된다. 글라스기판의 일표면측에 도전성층(8)을 형성한 기판을 사용하는 경우는 반도체기판을 사용하는 경우에 비하여, 전자원의 대면적화 및 저코스트가 가능하게 된다.
실시형태 16에서는 표면전극(7)을 형성하는 도전성 박막으로 금박막이 사용되고 있다. 그러나, 표면전극(7)의 재료는 금에 한정되는 것은 아니다. 실시형태 1에 기재된 바와 같이, 알루미늄, 크롬, 텅스텐, 니켈, 백금 등의 일함수가 작은 재료를 사용하면 된다. 그리고, 이들의 재료를 사용하는 경우의 유의점 내지 이점은 실시형태 1에 기재한 대로이다. 실시형태 16에서는, 드리프트층(6)을, 산화된 다공질 다결정 실리콘층으로 형성하고 있다. 그러나 드리프트층(6)은 질화된 다공질 다결정 실리콘층으로 형성하여도 된다. 드리프트층(6)을 질화된 다공질 다결정 실리콘층으로 형성하는 경우, 도 16b에 있어서의 각 산화 실리콘막(52, 64)은 어느것도 질화실리콘막으로 된다. 또한 실시형태 16에서는 전계완화층(9)은 질화실리콘막으로 형성되어 있다. 그러나, 전자산란이 작고 저항율이 높은 산화실리콘막이나 아몰퍼스 실리콘, 아몰퍼스 탄화실리콘, 금속산화막이나 질화막등으로 형성하여도 된다.
이하, 도 17a-17d를 참조하면서, 도 16a, 16b에 표시하는 전자원(10)의 제조방법을 설명한다. 먼저 n형 실리콘기판(1)의 이면에 오믹전극(2)을 형성한다. 이어서 n형 실리콘기판(1)의 주 표면상에 소정 막두께(예를들면 1.5㎛)의 논-도프의 다결정 실리콘층(다결정 실리콘박막(3))을 예를들면 LPCVD 법에 의하여 형성(성막)하여, 도 17a에 도시하는 구조를 구비한 중간체를 얻는다.
다음에, 55wt%의 불화수소수용액과 에탄올를 약 1:1로 혼합한 혼합액으로 되는 전해액이 넣어진 양극산화처리조를 이용, 백금전극(도시않됨)을 음극으로 하고, n형 실리콘기판(1)(오믹전극(2))을 양극으로하여, 다결정 실리콘층(3)에 광조사를 행하면서 소정 조건에서 양극산화처리를 행한다. 이것에 의해 다공질 다결정 실리콘층(4)이 형성되어, 도 17b에 도시하는 구조를 구비하는 중간체를 얻을 수 있다.
이 양극산화처리의 조건은 다음 대로이다. 즉, 다결정 실리콘층(3)의 표면이 전해액에 접촉되도록 한후에, 전류밀도 30mA/㎠로 일정하게 하고, 전류의 통전시간을 10초로 한다. 또한 다결정 실리콘층(3)에 광을 조사하는 광원으로서는 500W의 텅스텐 램프를 사용한다. 실시형태 16에서는, 다결정 실리콘층(3)을 길이 방향에서 n형 실리콘기판(1)에 도달하는 깊이까지 다공질화하고 있다. 그러나 깊이 방향의 도중까지 다공질화 하여도 된다. 이 경우, n형 실리콘 기판(1)과 다공질 다결정 실리콘층(4)과의 사이에 다결정 실리콘층(3)의 일부가 남는다. 양극산화처리가 끝난후, 급속가열법에 의한 급속열산화기술을 이용하여 다공질 다결정 실리콘층(4)에 급속열산화를 행한다. 이것에 의해, 산화된 다공질 다결정 실리콘층으로 되는 드리프트층(6)이 형성된다. 그후 드리프트층(6)상에 스퍼터법에 의하여 소정막두께(예를들면 50㎚)의 전계완화층(9)을 형성하여, 도 17c에 도시하는 구조를 구비한 중간체를 얻는다. 급속열산화는 램프어닐링 장치를 사용하여 행할 수 있다. 산소 가스의 유량은 표준상태에서 0.32/min(300sccm)로 설정되고, 산화온도는 900℃로 설정되며, 산화시간은 1시간으로 설정된다. 실시형태 16에서는 다공질 다결정 실리콘층(4)의 산화를 급속열산화에 의해 행하기 때문에, 수초에서 산화온도까지 승온할수 있고, 통상의 노심관 형태의 산화장치에서 문제로되는 노에 넣을때의 권입산화를 억제할 수 있다. 스퍼터법에 의한 전계완화층(9)의 형성은 다음의 순서로 행할 수 있다. 즉, 타켓으로하여 질화실리콘을 사용하고 쳄버내를 1×10-4pa 이하까지 배기한다. 그리고 Ar 가스를 표준상태에서 0.03/min(30sccm)의 유량으로 쳄버내에 도입하여 쳄버내의 압력을 5×10-10pa로 조정한다. 그후, 챔버내에 배치된 전극사이에 1w/㎠의 고주파 전력을 공급하여 질화실리콘막을 형성한다.
전계완화층(9)을 형성한 후, 전계완화층(9)상에 표면전극(7)으로되는 금박막을 예를들면 증착에 의해 형성하고, 도 17에 도시하는 전자원(10)을 얻는다.
이 제조방법을 채용하면, 전계완화층(9)을 드리프트층(6)상에 적층하는 공정을 종래의 전자원(10')의 제조방법에 추가하는 것만으로 경시 안전성이 뛰어난 전자원(10)을 제조할 수 있다. 이 제조방법으로 제조된 전자원(10)은 전자방출 특성의 진공도의존성이 작게된다. 또 전자 방출시에 포핑현상이 발생하지 않아, 안정하게 전자를 방출할 수 있다. 또한 도전성기판으로 단결정 실리콘 기판등의 반도체 기판이외에, 글라스기판등에 도전성층(예를들면, ITO막)을 형성한 기판등도 사용할 수 있기 때문에 스핀드형 전극에 비하여 전자원의 대면적화 및 저코스트화가 가능하다.
다결정 실리콘층(3)의 성막은, 도전성 기판이 반도체기판인 경우는, LPCVD법이 아니고, 스퍼터법에 의해 행하여도 된다. 혹은 프라즈마 CVD법에 의해 아몰퍼스 실리콘을 성막한 후, 어닐링 함으로써, 다결정 실리콘층(3)은 형성하여도 된다. 도전성층 상에 다결정 실리콘층(3)을 형성하는 방법은 CVD법에 한정되는 것은 아니다. 예를들면, CGS(Continuous Grain Silicon)법이나 촉매 CVD법등을 사용하여도 된다.
다공질 다결정 실리콘층(4)의 산화방법으로서는, 열산화법이외에 산(예를들면, 묽은 황산, 묽은 질산, 왕수등)을 사용한 전기화학적 산화를 이용할 수 있다.
산에 의하여 전기화학적으로 산화하기 전에 다공질 다결정 실리콘층(4)의 극표면이 산화하는 정도의 시간만큼 산화성의 용액(예를들면, 질산, 황산, 염산, 과산화수소등)에 침적함으로써, 실리콘 원자를 종단하고 있는 수소원자를 산소원자에 치환하여도 된다.
또한, 산소와 오존의 적어도 한쪽을 포함하는 가스분위기에서 자외광을 조사하여 산화하여도 된다. 적어도 오존을 포함하는 가스분위기에서 가열을 행함(가열온도는 100℃-600℃의 온도범위에서 적절히 설정하면 된다)으로써 산화하여도 된다. 자외광을 조사함과 동시에 가열을 행함(가열온도는 100℃-600℃의 온도범위에서 적절히 설정하면 된다)으로써 산화하여도 된다. 또는 이들을 조합하도록 하여도 된다. 열산화법 이외의 방법을 채용함으로써 비교적 저온에서 다공질 다결정 실리콘층(4)을 산화할수 있다. 이 때문에 도 16b에 있어서의 산화 실리콘막(52, 64)로의 불순물 확산량이 적게 되고 절연 내전압이 향상한다. 다공질 다결정 실리콘층(4)을 산화하는 대신에 질화하여도 된다.
전계완화층(9)의 형성방법은 스퍼터법에 한정되는 것은 아니고, 증착법이나 이온주입법등을 사용하여도 된다. 표면전극(7)의 형성방법은 증착에 한정되는 것은 아니다. 예를들면 스퍼터법을 사용하여도 된다.
이하 도 19를 참조하면서, 실시형태 16에 따른 전자원(10)을 이용한 디스플레이를 설명한다.
도 19에 도시된바와 같이, 이 디스플레이는, 전자원(10)의 표면전극(7)에 대향 배치되는 글라스기판(33)을 구비하고 있다. 글라스기판(33)의 전계방사형 전자원(10)과 대향하는 면에는, 스트라이프 상으로 콜렉터 전극이 배열되게 설치되어 있다. 또한 표면전극(7)을 통하여 방사되는 전자선에 의하여 가시광을 발광하는 형광체(32)가 콜렉터 전극(31)을 피복하도록 배열되게 설치되어 있다. 표면전극(7)을 스트라이프 형상으로 형성되어 있다. 전자형(10)과 글라스 기판(33)과의 공간은 진공상태로 되어 있다.
이 디스플레이에서는, 표면전극(7)이 스트라이프 형상으로 형성되고, 콜렉터전극(31)이 표면전극(7)과 직교하는 스트라이프 형상으로 되어 있다. 이 때문에, 콜렉터 전극(31) 및 표면전극(7)을 적절히 선택하여 전압(전계)를 인가하면, 전압이 인가된 표면전극(7)으로만 전자가 방출된다. 방출된 전자는, 이 전자가 방출된 표면전극(7)에서 대향하는 콜렉터 전극(31)에 전압이 인가되어 있는 영역으로부터 방출된 전자만이 가속되어 이 콜렉터 전극(31)을 덮는 형광체(32)를 발광시킨다. 요컨대, 도 19에 도시하는 디스플레이에서는, 특정의 표면전극(7)과, 특정의 콜렉터 전극(31)에 전압을 인가함으로써, 형광체층(32) 중 전압이 인가된 양 전극(7, 31)의 교차하는 영역에 대응하는 부분을 발광시킬 수 있다. 그래서, 화상이나 문자등을 표시할 수 있다. 이 디스플레이에서, 전자원(10)으로부터 방출된 전자로 형광체층(32)의 형광체를 발광시키려면, 콜렉터 전극(31)에 고전압을 인가하여 전자를 가속할 필요가 있다. 그렇게 하려면은, 콜렉터 전극(31)에 수백 V 내지 수 KV의 고전압을 인가하면 된다.
[실시형태 17]
이하 본 발명의 실시형태 17에 대하여 설명한다. 도 20에 도시된 바와 같이, 실시형태 17에 따른 전자원(10)의 기본구성은, 실시형태 16에 따른 전자원(10)과 거의 동일하지만, 전계완화층(9)이, 드리프트층(6)상에 형성된 질화실리콘막(9a)과 질화실리콘막(9a)상에 형성된 산화 실리콘막(9b)로 구성되어 있는 점에 특징이 있다. 요컨대, 실시형태(16)에서는 전계완화층(9)이 질화실리콘막(9a)을 포함하는 다층막에 의해 구성되고 표면전극(7)이 산화 실리콘막(9b)상에 적층되어 있다. 질화실리콘막(9a) 및 산화실리콘막(9b)은 어느것도 스퍼터법에 의해 형성된다.
그 결과, 실시형태 17에 있어서도, 기본적으로는 실시형태 16과 마찬가지의 효과가 얻어질 수 있다. 다만, 실시형태 17에서는 질화실리콘막(9a) 및 산화실리콘막(9b)의 각 저항율이 높기 때문에 전계완화층(9)의 막두께를 얇게 할수 있다. 드리프트층(6)을 드리프트한 전자가 질화실리콘막(9a)중으로 산란하기 어렵기 때문에, 전계완화층(9)을 설치함으로써 전자방출효율의 저하를 억제할 수 있다. 더구나, 실시형태 17에서는 표면전극(7)이 산화 실리콘막(9a) 상에 형성되어 있기 때문에, 실시형태 16과 같이 표면전극(7)이 질화실리콘막으로되는 전계완화층(9)상에 형성되어 있는 경우에 비하여 표면전극(7)으로써 전자이동이 일어나기 쉽게 되어 전자방출효율을 높일 수 있다.
여기서 질화실리콘막(9a)의 막두께를 40㎚로 설정되고 산화실리콘막(9b)의 막두께는 10㎚로 설정되어 있다. 그러나 이들의 막두께는 이들 수치에 한정되는 것은 아니고, 드리프트층(6)의 두께 및 저항치등에 따라서 적절히 설정하면된다. 다만, 질화실리콘막(9a)의 쪽이 산화실리콘막(9b)보다도 전자의 산란이 적기 때문에 질화실리콘막(9a)의 막두께를 산화실리콘막(9b)의 막두께보다 두껍게 설정하는 것이 바람직하다.
[실시형태 18]
이하 본 발명의 실시형태 18을 설명한다. 도 21에 도시된바와 같이, 실시형태 18에 따른 전자원(10)의 기본구성은 실시형태 16에 따른 전자원(10)과 거의 동일하지만, 전계완화층(9)이 드리프트층(6)상에 형성된 제 1 실리콘막(9c)과, 제 1 산화실리콘막(9c)상에 형성된 질화실리콘막(9a)과, 질화실리콘막(9a)상에 형성된 제 2 산화실리콘막(9b)으로 구성되어 있는 점에 특징이 있다. 요컨대, 실시형태 18에서는, 전계완화층(9)이 질화실리콘막(9a)을 포함하는 다층막으로 구성되고, 표면전극(7)이 제 2 산화막(9b)상에 적층되어 있다. 질화실리콘막(9a) 및 산화실리콘막(9b, 9c)은, 어느것도 스퍼터법에 의해 형성된다.
그 결과, 실시형태 18에 있어서도, 기본적으로는 실시형태 16과 마찬가지의 효과를 얻을 수 있다. 다만, 실시형태 18에서는, 질화실리콘막(9a) 및 산화실리콘막(9b, 9c)의 각 저항율이 높기 때문에, 전계완화층(9)의 막두께를 얇게 할 수 있다. 또한 드리프트층(6)을 드리프트한 전자가 질화실리콘막(9a) 중에서 산란하기가 어렵기 때문에 전계완화층(9)을 설치함으로써 잔자방출효율의 저하를 억제할 수 있다. 더구나, 실시형태 18에서는 표면전극(7)이 제 2 산화실리콘막(9b)상에 형성되어 있기 때문에, 실시형태 16과 같이 표면전극(7)이 질화실리콘막으로되는 전계완화층(9)상에 형성되어 있는 경우에 비하여 표면전극(7)으로의 전자이동의 일어나기 쉽게 되어 전자방출효율을 높일수 있다.
여기서, 제 1 산화 실리콘막(9c)의 막두께는 10㎚로 설정되고 질화 실리콘막(9a)의 막두께는 40㎚로 설정되며 제 2 산화 실리콘막(9b)의 막두께는 10㎚로 설정되어 있다. 그러나, 이들의 막두께는 이들 수치에 한정되는 것은 아니고, 드리프트층(6)의 두께나 저항치등에 따라서 적절히 선택하면 된다. 다만, 질화실리콘막(9a)의 쪽이 각 산화실리콘막(9b, 9c)보다도 전자의 산란이 적기 때문에 질화실리콘막(9a)의 막두께를 각 산화실리콘막(9b, 9c)의 막두께 보다도 두껍게 설정하는 것이 바람직하다.
[실시형태 19]
이하 본 발명의 실시형태 19를 설명한다. 실시형태 19에 따른 전자원(10)의 기본 구성은, 기본적으로는, 실시형태 16에 따른 전자원(10)과 거의 동일하지만, 도 16a, 도 16b에 도시하는 실시형태 16에 따른 전자원에 있어서의 전자완화층(9)이 산화크롬막으로 형성되어 있는 점에 특징이 있다.
산화크롬막은 적어도 표면전극(7)이 박리하지 않는 정도에서는 표면전극(7)과의 밀착성이 높은 재료이기 때문에, 전계완화층(9)으로부터 표면전극(7)이 박리함으로써 경시 열화 및 전자방출 특성의 경시변화를 억제할 수 있다. 또한, 산화크롬막은 전자의 투과특성이 뛰어나기 때문에, 전계완화층(9)을 설치함으로써 전자방출효율의 저하를 억제할 수 있다. 그 결과, 실시형태 19에 따른 전자원(10)에 있어서도, 실시형태 16과 마찬가지의 효과가 얻어질 수 있다.
이하 도 22a-22d를 참조하면서, 실시형태에 따른 전자원(10)의 제조방법을 설명한다. 다만, 이 제조방법은 실시형태 16에 따른 전자원(10)의 제조방법과 거의 동일하다. 그래서, 이하에서는 설명의 중복을 피하기 위해 실시형태 16과 공통되는 점에 대하여서는 그의 설명을 생략한다.
실시형태 19에서는 도전성 기판인 n형 실리콘기판(1)의 이면에 오믹 전극(2)을 형성한 후 n형 실리콘기판(1)의 표면상에 논-도프의 다결정 실리콘층(3)을 LPCVA법에 의해 형성하여, 도 22a에 도시하는 구조를 구비한 중간체를 얻는다. 다음에 다결정 실리콘층(3)을 양극산화처리로 다공질화함으로써, 다공질 다결정 실리콘층(4)을 형성하여 도 22b에 도시하는 구조를 구비하는 중간체를 얻는다. 이어서 다공질 다결정 실리콘층(4)을 열산화하고, 열산화된 다공질 다결정 실리콘층으로 되는 드리프트층(6)을 형성한다. 다음에 드리프트층(6)상에 크롬막으로되는 피산화층(19)을 전자빔 증착법으로 형성한다. 이어서, 피산화층(19)상에 금박막으로 되는 표면전극(7)을 형성하여 도 22c에 도시하는 구조를 구비한 중간체를 얻는다. 실시형태 19에서는 피산화층(19)의 막두께가 20㎚로 설정되고, 표면전극(7)의 막두께가 15㎚로 설정되어 있다. 그러나, 이들의 막두께는 이들 수치에 한정되는 것은 아니다.
표면전극(7)을 형성한후, 산화처리에 의해 피산화층(19)을 산화하고, 산화크롬막으로 되는 전계완화층(9)을 형성하여 도 22d에 표시하는 전자원(10)을 얻는다. 산화처리는 예를들면, 오존발생기로 발생된 산화처리용의 쳄버내로 도입하는 등으로 하여 행하면 된다. 실시형태 19에서는 표준상태 5L/min의 유량으로 산소가스를 오존발생기로 도입하고 오존발생기 내에서 방전을 행함으로써 농도가 약 5%의 오존을 발생시키고, 이 오존을 산화처리용의 쳄버로 도입하고 있다. 이산화 처리에서는, 도전성 기판인 n형 실리콘기판(1)은 150℃에서 가열된다.
실시형태 19에서는, 산화크롬막이 산화층을 구성하고 있다. 이 제조방법은, 도전성 기판인 n형 실리콘기판(1)의 주표면측에 형성된 드리프트층(6)상에 전계완화층(9)의 구성원소중 산소를 제외한 구성원소인 크롬으로 피산화층(19)을 형성하는 공정과, 이 피산화층(19)상에 표면전극(7)을 형성하는 공정과, 표면전극(7)을 형성한 후에 산화처리에 의하여 피산화층(19)을 산화하여 전계완화층(9)을 형성하는 공정을 구비하고 있다. 이 때문에, 경시안정성에 뛰어난 전자원(10)을 제공할 수 있다. 또한 표면전극(7)이 형성된후 산화처리를 피산화층(19)을 산화함으로써 전계완화층(9)에 형성되기 때문에 전계완화층(9)이 산화처리시에 오염되거나 손상을 입는 것을 방지 할수 있다.
더구나, 오존으로 피산화층(19)을 산화하는 이 산화처리에 있어서는 표면전극(7)을 확산하는 오존에 의해 피산화층(19)이 산화되기 때문에, 열산화에 비하여 저온에서 피산화층(19)을 산화할 수 있다. 이 때문에 구성원소인 금의 응집에 의한 단선이나 박리등의 손상이 발생하는 것을 방지할 수 있다.
실시형태 19에서는, 산화처리에 있어서, 피산화층(19)을 오존으로 산화처리하고 있지만, 산소프라즈마에 의해 피산화층(19)을 산화하여도 된다. 이경우도, 열산화에 비하여 저온으로 피산화층(19)을 산화할 수 있어 표면전극(7)의 구성원소의 응집에 의한 단선이나 박리등의 손상이 발생하는 것을 방지 할수 있다.
[실시형태 20]
이하, 본 발명의 실시형태 20을 설명한다. 도 23에 도시된바와 같이, 실시형태 20에 따른 전자원(10)의 기본 구성은 도 54에 도시한 종래 전자원(10")과 거의동일하다. 즉, 글라스기판으로 되는 절연성기판(11)과 절연성기판(11)의 일표면상에 배열된 복수의 도전성층(예를들면, 크롬막등의 금속막이나 ITO막등)으로되는 배선(8a)(하부전극)과, 배선(8a)에 겹쳐지도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a) 사이를 메우는 논-도프의 다결정 실리콘층으로 되는 분리부(6b)와를 가진 강전계 드리프트층(6)과, 각 드리프트부(6a)를 통하여 각각 배선(8a)에 대항하는 복수의 표면전극(7)과, 드리프트층(6)상에서 배선(8a)과 교차하는 방향으로 배열된 복수의 표면전극(7)을 각 열마다 공통접속하는 복수의 버스전극(25)을 구비하고 있다. 버스전극(25)은 드리프트부(6a) 및 분리부(6b)에 걸쳐서 배선(8a)과 교차하는 방향으로 배열되어 있다. 표면전극(7)에는 일함수가 작은 재료(예를들면, 금)이 채용되며, 표면전극(7)의 막두께는 10-15㎚로 설정되어 있다. 버스전극(25)에는 저항이 낮은 가공이 용이한 재료(예를들면, 알루미늄이나 동 등)이 채용되고 있다. 버스전극(25)은 전자를 터널 시킬 필요가 없기 때문에, 표면전극(7)에 비하여 막두께를 두껍게 할필요가 없어 저 저항화를 도모할 수 있다. 실시형태 20에서는 절연성 기판(11)이 기판을 구성하고 있다.
도 24 및 도 25 에 도시된바와 같이, 실시형태 20에 따른 전자원(10)은, 표면전극(7)과, 버스전극(25) 사이에 표면전극(7)과 버스전극(25)과의 사이의 전류 통로를 좁게(전류의 통과단면적을 좁게)하고 도전성 재료로 되는 폭협소부(18a)가 개재되어 있는 점에 특징이 있다.
도 25에 도시되어 있는 바와 같이, 폭협소부(18a)는 과전류가 흐를 때 단선한다. 즉, 폭협소부(18a)에 있어서는, 과전류가 흐를 때 단선하는 정도로 열용량을 작게 하고 있다. 이 전자원(10)에서는 각 표면전극(7)이 동일패드(28)에 공통으로 접속된 2개의 버스전극에 끼워져 있다. 그래서 표면전극(7)과 그의 양측의 버스전극(25, 25)과의 사이에 각각 폭협소부(18a)가 개재하여 있다. 폭협소부(18a)는 표면전극(7)과 버스전극(25)과의 사이에 개재하여 표면전극(7)으로 흐르는 전류를 제한하는 과전류 보호요소를 구성하고 있다.
실시형태 20에 따른 전자원에 있어서는 도 54에 도시하는 종래의 전자원(10")과 마찬가지로, 복수의 배선(8a)과 복수의 표면전극(7)과의 사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있다. 이 때문에, 버스전극(25)과 배선(8a)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면 선택된 버스전극(25)에 있어서의 배선(8a)과의 교점에 대응하는 부위에 근접한 표면전극(7)하의 드리프트부(6a)에만 강전계가 작용하여 전자가 방출된다. 즉, 전압을 인가하는 버스전극(25)과 배선(8a)과의 세트를 선택함으로써 소망 격자점으로부터 전자를 방출시킬수 있다. 버스전극(25)과 배선(8a) 사이에 인가되는 전압은 10-20V 정도이다. 배선(8a)은 단책 형상으로 형성되어 있고, 그의 길이 방향의 양 단부상에 각각 패드(27)가 형성되어 있다. 버스전극(25)은 그의 길이 방향의 양 단부에서 각각 패드(28)에 접속되어 있다.
실시형태 20에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시하는 종래의 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출 과정 내지는 드리프트층(6)(드리프트부(6a))의 미크로 구조도 종래의 전자원(20', 10")의 경우와 거의 동일하기 때문에(도 45 참조) 그의 상세한 설명은 생략한다.
실시형태에 따른 전자원(10)에 있어서는 표면전극(7)과 버스전극(25) 사이에 폭협소부(18a)가 개재하고 있기 때문에, 특정의 표면전극(7)에 과전류가 흐르면, 그의 표면전극(7)과 버스전극(25)과의 사이에 개재하는 폭협소부(18a)가 단선한다. 이 때문에 특정의 표면전극(7)으로 과전류가 계속흐르는 것을 방지할 수가 있어, 발열에 의한 열화 범위의 확대가 방지되어 신뢰성을 높일 수 있다. 요컨대, 표면전극(7)과 버스전극(25)과의 사이에 표면전극(7)으로 흐르는 전류를 제한하는 과전류보호요소가 개재하여 있기 때문에 버스전극(25)과 표면전극(7)과의 사이에 과전류가 흐르는 것을 제한 할수 있다. 이 때문에, 표면전극(7), 드리프트부(6a), 배선(8a)에 과전류가 흐르는 것을 제한 할 수 있어 그의 온도가 높게 되는 것을 제한 할 수 있다. 이것에 의하여, 열화범위가 확대되는 것을 방지할 수 있어, 신뢰성을 높일수 있다. 바꾸어 말하면, 디스플레이의 개개 화소에, 각각 대응하는 각 표시전극(7) 중 과전류가 흘렀던 표면전극(7)과 버스전극(25)과의 사이에 개재하는 폭협소부(18a) 만을 단선시킬수 있다. 이 때문에 다른 화소에 대응하는 표면전극(7)으로의 영향을 억제할 수가 있어 디스플레이에 사용하는 전자원으로서의 신뢰성을 높일 수 있다. 실시형태 20에 따른 전자원(10)에서는 서로 인접하는 드리프트부(6a) 사이가 분리부(6b)에 의해 절연되어 있기 때문에, 서로 인접하는 드리프트부(6a) 사이의 부위를 통하여 전자가 방출된다고 하는 크로스-토크의 발생을 방지할 수 있다. 또한 실시형태 20에 따른 전자원(10)에서는 도 43에 도시하는 종래의 전자원(10')과 마찬가지로 전자방출특성의 진공도의존성이 작게 된다. 또 전자방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자방출효율로 방출할수 있다.
[실시형태 21]
이하 실시형태 21를 설명한다. 도 26 및 도 27에 도시된 바와 같이 실시형태 21에 따른 전자원(10)의 기본구성은 실시형태 20에 따른 전자원(10)과 거의 동일하지만, 표면전극(7)과 버스전극(25)과의 사이에 고 저항층(18b)이 개재하고 있는 점이 상이하다. 고 저항층(18b)은, 표면전극(7)과 버스전극(25)과의 사이에 개재하여 표면전극(7)으로 흐르는 전류를 제한하는 과전류 보호요소를 구성하고 있다. 기타의 점에 대하여서는 실시형태 20과 동일하기 때문에 그의 상세한 설명은 생략한다.
그 결과, 실시형태 21에 따른 전자원(10)에서는 표면전극(7)과 버스전극(25)이 직접 접속된 도 54에 도시하는 종래의 전자원(10")에 비하여 표면전극(7)으로 과전류가 흐르는 것을 방지할 수 있고 발열에 의한 열화범위의 확대를 방지할 수 있어 신뢰성을 높일수 있다.
[실시형태 22]
이하, 본 발명의 실시형태 22를 설명한다. 도 28-도 30에 도시한 바와 같이, 실시형태 22에 따른 전자원(10)의 기본구성은 실시형태 20과 거의 동일하지만, 표면전극(7)과 버스전극(25) 사이에 저항온도계수가 정인 감온저항층(18c)이 개재하여 있는 점이 상이하다.
도 31에 도시된 바와 같이, 감온저항층(18c)은 온도가 상승하면 저항치가 크게된다. 감온 저항층(18c)의 재료로서는, 예를들면 PTC 써미스터 등에 사용되고 있는 BaTiO3계의 재료를 사용하는 것일 수 있다. 감온저항층(18c)은 표면전극(7)과 버스전극(25) 사이에 개재하여 표면전극(7)으로 흐르는 전류를 제한하는 과전류보호요소를 구성하고 있다. 기타의 점에 대하여서는 실시형태 20과 동일 하기 때문에 설명을 생략한다.
그 결과, 실시형태 22에 따른 전자원(10)에서는 특정의 표면전극(7)에 과전류가 흘러서 온도가 상승하면, 그의 표면전극(7)과 버스전극(25)과의 사이에 개재하는 감온저항층(18c)의 저항이 상승한다. 이것에 의하여, 표면전극(7)으로 흐르는 전류가 제한되기 때문에 도 54에 도시한 종래의 전자원(10")에 비하여 표면전극(7)으로 과대한 전류가 흐르는 것을 방지할 수 있다. 따라서 발열에 의한 열화 범위의 확대를 방지할 수 있어 신뢰성을 높일 수 있다.
[실시형태 23]
이하, 본발명의 실시형태 23을 설명한다. 도 32에 도시한 바와 같이, 실시형태 3에 따른 전자원(10)의 기본구성은, 도 54에 도시한 종래 전자원(10")과 거의 동일하다. 즉, 글라스기판으로되는 절연성기판(11)과, 절연성기판(11)의 일표면상에 배열된 복수의 도전성층(예를들면, 크롬막등의 금속막이나 ITO 막등)으로되는 배선(8a)(하부전극)과, 배선(8a)에 겹쳐지도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a) 사이를 메우는 논-도프의 다결정 실리콘층으로 되는 분리부(6b)와를 가진 드리프트층(6)과, 각 드리프트부(6a)를 개재하여 각각 배선(8a)에 대향하는 복수의 표면전극(7)과 드리프트층(6)상에 배선(8a)과 교차하는 방향으로 배열된 복수의 표면전극(7)을 각 열마다 공통접속하는 복수의 버스전극(25)을 구비하고 있다. 버스전극(25)은 드리프트부(6a) 및 분리부(6b)에 걸쳐서 배선(8a)과 교차하는 방향으로 배열되어 있다. 표면전극(7)에는 일함수가 작은 재료(예를들면, 금)이 채용되고, 표면전극(7)의 막두께는 10-15㎚로 설정되어 있다. 버스전극(25)은 저항이 낮고 가공이 용이한 재료(예를들면, 알루미늄이나 동 등)로 형성되어 있다. 실시형태 23에서는 절연성기판(11)이 기판을 구성하고 있다.
도 32 ~ 도 34에 도시한 바와 같이, 이전자원(10)은 드리프트부(6a)가 직육면체 형상으로 형성되며, 그의 드리프트부(6a)의, 버스전극(25)의 길이 방향에 따른 변(6c)(버스전극(25)에 평행한 변 6c)의 근방을 피복하는 금속층(18)이 설치되어 있는 점에 특징이 있다.
실시형태 23에서는, 금속층(7)의 두께를, 드리프트부(6a)를 드리프트하는 전자의 평균 자유행정 보다도 크게 설정되면, 전자의 통과를 방지할 수 있다. 금속층(18)의 재료로서는, 예를들면 금을 사용할 수 있다. 금을 사용하면, 금속층(18)의 저 저항화를 도모할 수 있고, 또 표면전극(7) 및 버스전극(25)과의 양호한 밀착성을 실현할 수 있다.
금속층(18)은 강전계 드리프트층(6) 상에서 드리프트부(6a)의 주위부로부터의 전자방출을 억제하는 전자방출 억제부를 구성하고 있다. 여기에서는, 금속층(18)의 재료로서 금이 사용되고 있지만, 금속층(18)의 재료는 금에만 한정되는 것은 아니다.
실시형태 23에 따른 전자원(10)에서는 도 54에 도시하는 종래의 전자원(10")과 마찬가지로 복수의 배선(8a)과 복수의 표면전극(7)사이에 드리프트부(6a)가 끼워져 있기 때문에 버스전극(25)과 배선(8a)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면 선택된 버스전극(25)에 있어서의 배선(8a)과의 교점에 대응하는 부위에 근접한 표면전극(7)하의 드리프트부(6a)에만 강전계가 작용하여, 전자가 방출 된다. 즉, 전압을 인가하는 버스전극(25)과 배선(8a)과의 세트를 선택함으로써, 소망의 격자점으로 전자를 방출시킬 수 있다. 버스전극(25)과 배선(8a)과의 사이에 인가되는 전압은 10-20V 정도이다. 배선(8a)은 단책형상으로 형성되고, 그의 길이 방향의 양 단부상에 각각 패드(27)가 형성되어 있다. 버스전극(25)은 그의 길이 방향의 양 단부에서 각각 패드(28)에 접속되어 있다.
실시형태 23에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시한 종래 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정 내지는 드리프트층(6)(드리프트부(6a))의 미크로 구조도, 종래의 전자원(10', 10")의 경우와 거의 동일하기 때문에(도 45참조) 그의 상세설명은 생략한다.
실시형태 23에 따른 전자원(10)에 있어서는, 드리프트부(6a)의, 버스전극(25)의 길이 방향에 따른 변(6c)의 근방을 피복하는 금속층(18)이 설치되어 있기 때문에, 금속층(18)의 두께를 전자의 평균 자유행정 보다도 크게함으로써 드리프트부(6a)의 주위부중 금속층(18) 아래의 부위를 통하여 전자가 방출되는 것을 방지할 수 있다. 따라서, 디스플레이에 이용한 경우에 얼룩 발생을 방지할 수 있고 고정세한 디스플레이를 실현할 수 있다. 또한 서로 인접하는 트리프트부(6a) 사이가 분리부(6b)에 의해 분리되어 있기 때문에 서로 인접하는 드리프트부(6a) 사이를 통하여 전자가 방출되는 크로스-토크 발생을 방지할 수 있다. 실시형태 23에 따른 전자원(10)에서는 도 43에 도시하는 종래의 전자원(10')과 마찬가지로 전자방출특성의 진공도의존성이 작게 된다. 또 전자방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자방출효율로 방출할 수 있다.
[실시형태 24]
이하, 본 발명의 실시형태 24를 설명한다. 도 35 및 도 36에 도시된바와 같이, 실시형태 24에 따른 전자원(10)의 기본구성은, 실시형태 23에 따른 전자원(10)과 거의 동일하지만, 금속층(18)이 드리프트부(6a)의 주위부 전둘레에 걸쳐서 피복하고 있는 점이 상이하다. 즉, 실시형태 24에서는 금속층(18)이, 드리프트부(6a)의 버스전극(25)에 평행한 변(6c, 6c) 및 버스전극(25)과 직교하는 변(6d, 6d) 전체 근방을 피복하는 직사각형 형상으로 형성되어 있다. 금속층(18)은 드리프트층(6)상에서 드리프트부(6a)의 주위로부터 전자방출을 억제하는 전자방출 억제부를 구성하고 있다. 기타의 점에 대하여서는 실시형태 23과 동일하기 때문에 설명을 생략한다.
그 결과, 실시형태 24에 따른 전자원(10)에서는, 실시형태 23에 따른 전자원(10)과 마찬가지로, 금속층(18)의 두께를 전자의 평균 자유행정보다도 크게함으로써 드리프트부(6a)의 주위부 중 금속층(18) 아래의 부위를 통하여 전자가 방출되는 것을 방지할 수 있다. 이것에 의해 디스플레이에 이용한 경우에, 얼룩의 발생을 방지할 수 있고, 고정세한 디스플레이를 실현할 수 있다. 실시형태 24에 따른 전자원(10)에서는 드리프트부(6a)의 주위부 전체에 걸쳐서 전자방출을 방지할 수 있기 때문에, 실시형태 23에 비하여 보다 고정세한 디스플레이를 실현할 수 있다. 실시형태 23에 따른 전자원(10)을 이용한 디스플레이에 있어서, 고정세화를 진척시켜서 화소의 사이즈를 작게하여 가면, 배선(8a)의 배열방향에 있어서의 드리프트부(6a)의 양단부로부터 방출되는 전자의 영향에 의한 얼룩이 무시될수 없게 된다. 그러나 실시형태 24에 따른 전자원(10)에서는 드리프트부(6a)의 배선(8a)의 길이 방향에 따른 변(6d)의 근방도 금속층(18)에 의하여 피복되어 있기 때문에, 배선(8a)의 배열방향에 있어서 드리프트부(6a)의 양 단부로부터 전자방출을 방지할 수 있어 실시형태 23에 비하여 보다 한층 고정세화를 도모할 수 있다.
[실시형태 25]
이하, 본 발명의 실시형태 25를 설명한다. 도 37 및 도 38에 도시한 바와 같이, 실시형태 25에 따른 전자원(10)의 기본구성은 실시형태 23에 따른 전자원(10)의 기본구성과 거의 동일하지만, 버스전극(25)의 일부가 드리프트부(6a)의 버스전극(25)의 길이방향에 따른 변(6c) 및 표면전극(7)의 단부에 겹치도록 형성되어 있는 점이 상이하다. 실시형태 25에서는, 실시형태 23에 있어서의 금속층(18)(도 32 참조)은 설치되어 있지 않고, 실시형태 23에 있어서의 전자방출억제부가 버스전극(25)의 일부에 의하여 구성되어 있다. 버스전극(25)은 전자를 터널시킬 필요가 없기 때문에, 드리프트부(6a)를 드리프트하는 전자의 평균 자유행정 보다도 큰 두께로 설정할 수 있다. 기타의 점에 대하여서는, 실시형태 23과 동일하기 때문에 설명을 생략한다.
그 결과, 실시형태 25에 따른 전자원(10)에서는, 전자방출 제어부가 전자방출 제어부가 버스전극(25)의 일부로 되기 때문에, 버스전극(25)의 두께를 전자의 평균 자유 행정 보다도 크게함으로써, 버스전극(25)에 의하여 드리프트부(6a)의 주위부로부터의 전자방출을 방지할 수 있다. 이 때문에, 디스플레이에 이용한 경우에 얼룩발생을 방지할 수 있고 고정세한 디스플레이를 실현할 수 있다. 실시형태 25에 따른 전자원(10)에서는, 실시형태 23 또는 실시형태 24와 같이 금속층(18)을 설치한 전자원에 비하여, 금속층(18)을 중복시키는 부분이 필요하게 되지 않는다. 이 때문에 표면전극(25)에서의 전자방출 면적을 똑같이 하면서, 표면전극(7)의 사이즈를 작게 할 수가 있어 화소의 사이즈를 소형화 할 수 있다.
[실시형태 26]
이하, 본 발명의 실시형태 26을 설명한다. 도 39에 도시된바와 같이, 실시형태 26에 따른 전자원(10)은 글라스기판으로되는 절연성 기판(11)과, 절연성기판(11)의 일표면상에 배열된 복수의 도전성층(예를들면, 크롬막등의 금속막이나 ITO막등)으로되는 배선(8a)과, 배선(8a)에 겹치도록 형성된 복수의 산화된 다공질 다결정 실리콘층으로 되는 드리프트부(6a)와 이 드리프트부(6a) 사이를 메우며, 논-도프의 다결정 실리콘층으로 되는 분리부(6b)와를 가진 드리프트층(6)과, 각 드리프트부(6a)를 개재하여 각각 배선(8a)에 대향하고 배선(8a)과 교차하는 방향 및 배선(8a)의 연장 방향으로 배열된 복수의 표면전극(7)과, 드리프트층(6)상에서 배선(8a)과 교차하는 방향으로 배열된 복수의 표면전극(7)을 각 열마다 공통접속하는 복수의 버스전극(25)을 구비하고 있다. 버스전극(25)은 드리프트부(6a) 및 분리부(6b)에 걸쳐서 배선(8a)과 교차하는 방향으로 배열되어 있다. 배선(8a)은 단책형상으로 형성되고, 그 길이 방향의 양 단부상에 각각 패드(27)가 형성되어 있다. 버스전극(25)은 그 길이 방향의 양 단부상에서 각각 패드(28)에 접속되어 있다.
표면전극(7)은, 일함수가 작은 재료(예를들면, 금)로 형성되고, 표면전극(7)의 막두께는 10-15㎚로 설정되어 있다. 버스전극(25)은 저항이 낮고 가공이 용이한 재료(예를들면, 알루미늄이나 동 등)로 형성되어 있다. 버스전극(25)은 전자를 터널시킬 필요가 없기 때문에, 표면전극(7)에 비하여 막두께를 두껍게 할 수 있어 저 저항화를 도모할 수 있다. 절연성 기판(11)은 기판을 구성하고 있다.
실시형태 26에 따른 전자원(10)에서는, 복수의 배선(8a)과 복수의 표면전극사이에 드리프트층(6)의 드리프트부(6a)가 끼워져 있기 때문에, 버스전극(25)과 배선(8a)과의 세트를 적의 선택하고, 선택된 세트간에 전압을 인가하면, 선택된 버스전극(25)에 있어서의 배선(8a)과의 교점에 대응하는 부위에 근접한 표면전극(7)하의 드리프트부(6a)에만 강전계가 작용하여, 전자가 방출된다. 즉 전압을 인가하는 버스전극(25)과 배선(8a)과의 세트를 선택함으로써, 소망의 격자점에서 전자를 방출 시킬 수 있다. 버스전극(25)과 배선(8a)사이에 인가되는 전압을 10-20V 정도이다.
실시형태 26에 따른 전자원(10)의 기본동작은 도 46 내지 도 47에 도시하는 종래 전자원(10")의 경우와 거의 동일하기 때문에 그의 상세한 설명은 생략한다. 또한 전자원(10)에 있어서의 전자방출과정 내지는 드리프트층(6)(드리프트부(6a))의 미크로 구조도 종래의 전자원(10', 10")의 경우 거의 동일하기 때문에(도 45 참조)그의 상세한 설명은 생략한다.
그런데, 도 54에 도시하는 종래의 전자원(10")에서는 배선(8a)의 연장 방향에 있어서 드리프트부(6a)가 배열된 서로 인접하는 드리프트부(6a)간에 분리부(6b)가 개재하여 있다. 이것에 대하여 실시형태 26에 따른 전자원(10)에서는, 배선(8a)의 연장 방향에 있어서의 드리프트부(6a)가 연속하여 형성되어 있는 점에 특징이 있다. 즉, 실시형태 26에서는 배선(8a)에 겹치도록 형성된 드리프트부(6a)가 배선(8a)의 연장방향으로 연장되고, 배선(8a)과 교차하는 방향에서 서로 인접하는 배선(8a) 및 서로 인접하는 드리프트부(6a)가 분리부(6b)에 의하여 분리되어 있다.
실시형태 26에서는 배선(8a)의 연장방향에서 드리프트부(6a)가 연속하여 형성되어 있기 때문에, 도 54에 도시하는 종래의 전자원(10")과 같이 배선(8a)의 연장방향에서 드리프트부(6a)와 분리부(6b)가 번갈아 형성되어 있는 경우에 비하여 배선(8a)의 연장방향에서 배열되어 서로 이웃하는 표면전극(7)간의 간격을 도 40에 도시하는 바와 같이 짧게 할 수 있다. 이 때문에, 상기 종래 전자원(10")을 디스플레이의 전자원으로 이용하는 경우에 비하여 페이스 플레이트측의 화소간격을 짧게 할 수 있어 고정세한 디스플레이의 전자원으로 이용할 수 있다. 또한 실시형태 26에 따른 전자원(10)에서는 도 43에 도시하는 종래 전자원(10')과 마찬가지로, 전자방출특성의 진공도의존성이 작게 된다. 또 전자 방출시에 포핑현상이 발생하지 않아 안정하게 전자를 높은 전자 방출효율로 방출 할수 있다.
[실시형태 27]
이하, 본 발명의 실시형태 27을 설명한다. 도 41에 도시된 바와 같이, 실시형태 27에 따른 전자원(10)의 기본구성은 실시형태 26에 따른 전자원(10)과 거의 동일하지만 각 표시전극(7)이 동일 패드(28)에 공통접속된 2개의 버스전극(25)에 끼워져 있는 점이 상이하다. 즉 실시형태 27에서는 각 표면전극(7)이 배선(8a)의 연장방향(도 42의 좌우방향)에서의 양측에서, 각각 버스전극(25)에 접속되어 있다. 버스전극(25)의 두께는 전자의 평균 자유행정 보다도 크게 설정되어 있다. 기타의 점에 대하여서는 실시형태 26과 거의 동일하기 때문에 설명을 생략한다.
실시형태 27에서는 실시형태 26과 마찬가지로, 배선(8a)의 연장방향에 있어서 드리프트부(6a)가 연속으로 형성되어 있다.
이 때문에, 도 54에 도시하는 종래의 전자원(10')과 같이 배선(8a)의 연장방향에 있어서 드리프트부(6a)와 분리부(6b)가 번갈아 설치되어 있는 경우에 비하여 배선(8a)의 연장방향에서 배열되어 서로 인접하는 표면전극(7)간의 간격을 도 42에 도시하는 바와 같이 짧게 할 수 있다. 이 때문에 상기 종래의 전자원(10")을 디스플레이의 전자원으로 하여 이용하는 경우에 비하여 페이스 플레이트측의 화소간격을 단축할 수 있어 고정세한 디스플레이의 전자원으로 이용하는 것이 가능하게 된다. 또한 버스전극(25)아래의 드리프트부(6a)를 통하여 전자가 방출되는 것을 방지할 수 있어 전자가 방출되는 부위의 면적이 표면전극(7)의 표면적 보다도 크게 되는 것을 방지할 수 있다. 그런데 실시형태 20-27에서는, 도전성 기판으로 하여 글라스 기판으로 되는 절연성기판(11)의 일표면측에 도전성층(8)이 형성된 것이 사용되어 있다. 그러나, 도전성기판으로 크롬등의 금속기판을 사용하여도 된다. 또한, 반도체기판(예를들면, 저항율이 도체의 저항율에 비교적 가까운 n형 실리콘기판이나, 일표면측에 도전성층으로하여 n형 영역이 형성된 p형 실리콘기판등)등을 사용하여도 된다. 절연성기판(11)도 글라스기판 이외에 세라믹 기판등을 사용할 수 있다.
실시형태 20-27에서는 표면전극(7)의 재료로서 금이 사용되고 있다. 그러나 표면전극(7)의 재료는 금에 한정되는 것은 아니다. 예를들면, 알루미늄, 크롬, 텅스텐, 니켈, 백금등을 사용하여도 된다. 또한 표면전극(7)을 두께 방향으로 적층된 적어도 2층의 박막층으로 구성하여도 된다. 표면전극(7)을 2층의 박막층으로 구성하는 경우, 상층의 박막층 재료로서, 예를들어 금등을 사용하고, 하층의 박막층(강전계 드리프트층(6) 측의 박막층)의 재료로서, 예를들면 크롬, 니켈, 백금, 티탄, 이리듐 등을 사용할 수 있다.
실시형태 20-27에서는, 드리프트층(6)의 드리프트부(6a)는 산화된 다공질 다결정 실리콘층으로 형성되어 있다. 그러나 드리프트부(6a)는 질화 다공질 다결정 실리콘층으로 형성하여도 된다. 또한 다공질 다결정 실리콘층이외의 다공질 반도체층을 산화, 질화 또는 산질화 한 것으로 형성하여도 된다.
드리프트부(6a)를 질화한 다공질 다결정 실리콘층으로 한 경우는 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 질화막으로 된다. 드리프트부(6a)을 산질화한 다공질 다결정 실리콘층으로 하는 경우, 도 45에 있어서의 각 실리콘 산화막(52, 64)은 어느것도 실리콘 산질화막으로 된다.
상기 어느것의 실시형태에 있어서도, p층, n층의 성막 내지 형성에서는 성막시에 있어서의 도핑, i층으로의 이온주입, i층으로의 불순물 확산, p, n 아몰퍼스층의 가열에 의한 결정화, i 아몰퍼스층으로의 이온주입 및 가열에 의한 결정화, 반도체기판으로의 불순물의 도핑등을 이용할 수 있다.
또한 상기 어느것의 실시형태에 있어서도, 전류원(10)에 직류전압(Vps, Vc)을 인가하고 있다. 그러나 교류 전압을 인가하는 경우에도 콜렉터 전극 내지는 표면전극이 하부전극에 대하여 양극으로 되어 있을 때는 전자를 방출할 수 있는 것은 물론이다.
이상, 본 발명은, 그의 특정 실시형태에 관련하여 설명되었지만, 그밖의 다수의 변형예 및 수정예가 가능하다는 것은 당업자에 의하여서는 자명할 것이다. 따라서, 본 발명은 이와같은 실시형태에 의하여서 한정되는 것은 아니고, 첨부 클레임에 의하여 한정될 것이다.
이상과 같이, 본 발명에 따른 전계 방사형 전자원은, 특히 단위 면적당의 전자방출면적을 저하시킴이 없이 소비전력을 저감하고, 또 그의 신뢰성을 높이는 데 유용하며, 평면광원, 플래트 디스플레이 소자, 고체 진공디바이스등의 전자원으로 사용되는 것에 적합하다.
Claims (31)
- 기판과, 기판의 일표면상에 형성된 도전성층과, 도전성층에 형성된 반도체층과, 이 반도체층의 표면측에 형성된 산화 또는 질화된 다공질 반도체층으로 되어 있는 드리프트부를 가진 강전계 드리프트층과, 강전계 드리프트상에 형성된 표면전극을 구비하여 있고, 표면전극이 도전성층에 대하여 양극으로 되도록 전압을 인가함으로써, 도전성층으로부터 강전계 드리프트층에 주입된 전자가 강전계 드리프트층을 드리프트하고, 표면전극을 통하여 방출되도록 되어 있는 전계 방사형 전자원에 있어서,도전성층과, 표면전극과, 도전성층과 드리프트부와의 사이부분과, 표면전극과 드리프트부와의 사이부분중 적어도 한부분에 드리프트부를 흐르는 전류 중의 전자방출에 기여하지 않는 전류를 억제하는 전류억제부재가 설치되어 있는 전계 방사형 전자원.
- 제 1 항에 있어서,상기 전류억제부재는, 도전성층으로부터 표면전극으로 전류가 누설하는 것을 방지하여 전력소비량을 저감하는 누설전류 방지부재인 전계 방사형 전자원.
- 제 2 항에 있어서,상기 누설전류 방지부재는 pn 접합을 가진 반도체층인 전계 방사형 전자원.
- 제 2 항에 있어서,상기 누설전류 방지부재는 도전성층측의 n층과 표면전극측의 p층을 구비하는 반도체층인 전계 방사형 전자원.
- 제 2 항에 있어서,상기 누설전류 방지부재는, 도전성층측의 n층과 표면전극측의 p층을 구비한 반도체층에 있어서, p층과 드리프트부 사이에 저농도 반도체층이 형성되어 있도록한 전계 방사형 전자원.
- 제 2 항에 있어서,상기 기판은 반도체 기판이고, 도전성층이 기판측의 n층과 표면전극측의 p층을 구비하는 전계 방사형 전자원.
- 제 4 항에 있어서,상기 p층과 상기 n층과의 사이에 i층이 설치되어 있는 전계 방사형 전자원.
- 제 2 항에 있어서,상기 표면전극은 드리프트부와 쇼트키 접합하는 재료로 형성되어 있는 전계 방사형 전자원.
- 제 2 항에 있어서,상기 도전성층과 드리프트부와의 사이에 저농도 반도체층이 설치되고 도전성층이 저농도 반도체층과 쇼트키 접합하는 재료로 형성되어 있는 전계 방사형 전자원.
- 제 1 항에 있어서,상기 강전계 드리프트층에, 서로 인접하는 드리프트부 끼리를 분리하는 분리부가 설치되어 있고,상기 전류억제부재는, 드리프트부의 분리부와의 경계근방부의 전계강도를, 드리프트부의 중앙부 전계강도 보다도 작게하여 전력소비를 저감하는 전계완화부재인 전계 방사형 전자원.
- 제 10 항에 있어서,상기 전계완화부재는, 상기 경계근방부에 대응하는 위치에서 드리프트부와 표면전극과의 사이에 개재하여 설치된 절연막인 전계 방사형 전자원.
- 제 10 항에 있어서,상기 전계완화부재는 상기 경계근방부에 대응하는 위치에서, 도전성층상에 배치하여 설치된 절연막인 전계 방사형 전자원.
- 제 10 항에 있어서,상기 전계완화부재는 상기 경계근방부에 대응하는 위치에서 드리프트부와 도전성층과의 사이에 개재하여 설치된 고 저항층과 드리프트부의 중앙부에 대응하는 위치에서 드리프트부와 도전성층과의 사이에 개재하여 설치된 저 저항층으로 형성되어 있는 전계 방사형 전자원.
- 제 10 항에 있어서,상기 전계완화부재는 상기 경계근방부에 대응하는 위치에서 표면전극에 형성된 절결부인 전계 방사형 전자원.
- 제 10 항에 있어서,상기 전계완화부재는 상기 경계근방부에 대응하는 위치에서, 반도체층에 형성된 절결부인 전계 방사형 전자원.
- 제 1 항에 있어서,상기 전류억제부재는, 강전계 드리프트층과 표면전극과의 사이에 배치되고 강전계 드리프트층의 전계강도를 완화하여 소비전력을 저감하는 전계완화층인 전계 방사형 전자원.
- 제 16 항에 있어서,상기 전계완화층은 질화실리콘막, 또는 질화실리콘막을 포함하는 다층막인 전계 방사형 전자원.
- 제 16 항에 있어서,상기 전계완화층은 질화실리콘막, 이 질화실리콘막상에 배치된 산화실리콘막으로 형성되어 있는 전계 방사형 전자원.
- 제 16 항에 있어서,상기 전계완화층은 산화실리콘막과, 이 산화실리콘막상에 배치된 질화실리콘막과, 이 질화실리콘막상에 배치된 또하나의 산화실리콘막으로 형성되어 있는 전계 방사형 전자원.
- 제 16 항에 있어서,상기 전계완화층은, 표면전극과의 밀착성이 높은 재료로 형성되어 있는 전계 방사형 전자원.
- 제 20 항에 있어서,상기 밀착성이 높은 재료는 산화크롬인 전계 방사형 전자원.
- 제 16 항에 있어서,상기 전계완화층의 저항치가, 강전계 드리프트층의 저항치와 같은 행(order)인 전계 방사형 전자원.
- 제 1 항에 있어서,복수의 표면전극을 공통접속하는 버스전극을 구비하여 있고,상기 전류억제부재는, 표면전극과 버스전극과의 사이를 흐르는 전류를 제한하여 소비전력을 저감하는 과전류보호요소인 전계 방사형 전자원.
- 제 23 항에 있어서,상기 과전류보호요소는, 표면전극과 버스전극과의 사이를 과전류가 흘렸을 때에 단선하는 부재인 전계 방사형 전자원.
- 제 23 항에 있어서,상기 과전류보호요소는 표면전극과 버스전극과의 사이에 배치된 고 저항층인 전계 방사형 전자원.
- 제 23 항에 있어서,상기 과전류보호요소는 표면전극과 버스전극과의 사이에 배치되고, 저항온도계수가 정인 감온저항층인 전계 방사형 전자원.
- 제 1 항에 있어서,상기 전류억제부재는, 드리프트부 주위로부터의 전자방출을 억제하여 소비전력을 저감하는 전자방출억제부재인 전계 방사형 전자원.
- 제 27 항에 있어서,상기 전류억제부재는 금속층인 전계 방사형 전자원.
- 제 28 항에 있어서,상기 금속층은 드리프트부 주변에 배치되어 있는 전계 방사형 전자원.
- 제 28 항에 있어서,복수의 표면전극을 공통접속하는 버스전극을 구비하여 있고, 상기 버스전극의 일부가 상기 금속층으로 공용되는 전계 방사형 전자원.
- 제 27 항에 있어서,복수의 표면전극은 공통접속하는 버스전극을 구비하여 있고, 상기 버스전극은, 화소의 양측에 배치되어 있는 전계 방사형 전자원.
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