JP4433857B2 - 電界放射型電子源 - Google Patents

Description

本発明は、電界放射により電子線を放射するようにした電界放射型電子源に関するものである。

従来から、ナノ結晶シリコン（ナノメータオーダのシリコン微結晶）を利用した電子デバイスとして図８に示す構成の電界放射型電子源１０’が提案されている（例えば、特許文献１，２，３参照）。

図８に示した電界放射型電子源１０’は、絶縁性を有するガラス基板よりなる絶縁性基板１１の一表面上に導電性層（例えば、金属膜）からなる下部電極１２が形成され、下部電極１２上に酸化した多孔質多結晶シリコンよりなる電子通過層（強電界ドリフト層）６’が形成され、電子通過層６’上に金属薄膜（例えば、金薄膜）よりなる表面電極７が形成されている。ここに、表面電極７の厚さ寸法は例えば１０ｎｍ〜１５ｎｍ程度に設定されている。なお、図８に示す構成の電界放射型電子源１０’では、下部電極１２と電子通過層と表面電極７とで電子源素子を構成している。

上述の電界放射型電子源１０’から電子を放出させるには、例えば、表面電極７に対向配置されたコレクタ電極２１を設け、表面電極７とコレクタ電極２１との間を真空とした状態で、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極２１が表面電極７に対して高電位側となるようにコレクタ電極２１と表面電極７との間に直流電圧Ｖｃを印加する。ここに、直流電圧Ｖpsを適宜に設定すれば、下部電極１２から注入された電子が電子通過層６’をドリフト（通過）し表面電極７を通して放出される（図８中の一点鎖線は表面電極７を通して放出された電子ｅ⁻の流れを示す）。なお、電子通過層６’の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。

上述の電界放射型電子源１０’では、表面電極７と下部電極１２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極２１と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉｅと呼ぶことにすれば（図８参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉｅ／Ｉps）が大きいほど電子放出効率（＝（Ｉｅ／Ｉps）×１００〔％〕）が高くなる。なお、上述の電界放射型電子源１０’では、表面電極７と下部電極１２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができ、直流電圧Ｖpsが大きいほどエミッション電流Ｉｅが大きくなる。

上述の電子通過層６’は、下部電極１２上にノンドープの多結晶シリコン層を成膜した後、当該多結晶シリコン層をフッ酸系溶液からなる電解液中で陽極酸化することにより多孔質多結晶シリコン層を形成し、多孔質多結晶シリコン層を急速加熱法ないし電気化学的な酸化方法によって酸化することで形成されている。しかして、電子通過層６’は、図９に示すように、多結晶シリコンのグレイン５１、多数のナノメータオーダのシリコン微結晶６３、各グレイン５１それぞれの表面に形成された薄いシリコン酸化膜５２、各シリコン微結晶６３それぞれの表面に形成されシリコン微結晶６３の結晶粒径よりも小さな膜厚のシリコン酸化膜からなる絶縁膜６４とを有している。

上述のように電子通過層６’が酸化した多孔質多結晶シリコン層により構成された電界放射型電子源１０’に比べて大面積化が容易な電界放射型電子源として、図１０に示すように、下部電極１２と表面電極７との間に酸化した多孔質アモルファスシリコン層からなる電子通過層６”を備えた電界放射型電子源１０”が提案されている（例えば、特許文献４参照）。

上述の電子通過層６”は、下部電極１２上にノンドープのアモルファスシリコン層を成膜した後、当該アモルファスシリコン層を陽極酸化することにより多孔質アモルファスシリコン層を形成し、多孔質アモルファスシリコン層を電気化学的な酸化方法によって酸化することで形成されている。

また、ディスプレイ用の電子源として、下部電極１２と電子通過層６”と表面電極７とで構成される電子源素子を１枚の絶縁性基板上に多数形成した電界放射型電子源が提案されている。

図１１に示す電界放射型電子源１０”は、ディスプレイ用の電子源を構成した一例であって、絶縁性を有するガラス基板よりなる絶縁性基板１１と、絶縁性基板１１の一表面上に列設された複数本の帯板状の下部電極１２と、下部電極１２にそれぞれ重なる形で形成された複数の酸化した多孔質アモルファスシリコン層よりなる電子通過層６”と、電子通過層６”の幅方向の両側に形成されたノンドープのアモルファスシリコン層よりなる分離層１６”と、電子通過層６”および分離層１６”の上で電子通過６”および分離層１６”に跨って下部電極１２に交差する方向に列設された複数本の帯板状の表面電極７とを備えている。

この電界放射型電子源１０”では、絶縁性基板１１の一表面上に列設された複数本の下部電極１２と、下部電極１２に交差する方向に列設された複数本の表面電極７との交点に相当する部位に電子通過層６”の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、電子通過層６”において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数本の表面電極７の群と複数本の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上の電子通過層６”と、電子通過層６”上の表面電極７とからなる電子源素子１０ａ”を配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａ”から電子を放出させることが可能になる。

なお、図１１に示す構成の電界放射型電子源１０”の製造にあたっては、絶縁性基板１１の一表面上に複数本の下部電極１２を形成した後、絶縁性基板１１の上記一表面側に例えばプラズマＣＶＤ法によりノンドープのアモルファスシリコン層を成膜し、当該アモルファスシリコン層のうち下部電極１２に重なる部分をフッ酸系溶液からなる電解液中で陽極酸化することにより多孔質アモルファスシリコン層を形成し、多孔質アモルファスシリコン層を電気化学的な酸化方法によって酸化することで電子通過層６”を形成し、その後、複数本の表面電極７を形成している。

ところで、本願発明者らは、上述の図１０に示した構成の電界放射型電子源１０”において、製造時に電子通過層６”の基礎となるアモルファスシリコン層をノンドープで高抵抗のアモルファスシリコン層ではなくドーピングした低抵抗のアモルファスシリコン層とした方が、製造された電界放射型電子源１０”の電子放出特性が向上するという結果を得ている。
特開平１１−３２９２１３号公報 特開２０００−１００３１６号公報 特開２００１−１５５６２２号公報 特開２００１−３５３５５号公報

しかしながら、図１０や図１１の電界放射型電子源１０”における電子通過層６”の基礎となるアモルファスシリコン層を低抵抗のアモルファスシリコン層として大面積化を図った場合には、電子放出特性の面内ばらつきが大きくなってしまう（つまり、電子源素子１０ａ”の電子放出特性の面内ばらつきが大きくなってしまう）という問題があった。

この種の問題が起こる原因について検討した結果、本願発明者らは、下部電極１２上の低抵抗のアモルファスシリコン層を陽極酸化した場合、下部電極１２の抵抗の影響で多孔質化が均一に行われておらず、結果的に電子通過層６”の構造の面内ばらつきが大きくなっているという知見を得た。すなわち、図１２に示すように、絶縁性基板１１上の下部電極１２上に低抵抗のアモルファスシリコン層１３を成膜した後で、下部電極１２の両端部を電源（図示せず）からの電流Ｉの通電用のパッド２８，２８として陽極酸化を起う場合、低抵抗のアモルファスシリコン層１３には下部電極１２の両端部に近いほど大きな電流が流れ、両端部から遠いほど小さな電流が流れることとなって、アモルファスシリコン層１３は下部電極１２の両端部に近いほど多孔質化が進行しやすくなり、多孔質化が面内で均一に行われないので、電子通過層６”の構造が面内でばらついてしまうのである。

本発明は上記事由に鑑みて為されたものであり、その目的は、従来に比べて電子放出特性の面内ばらつきが小さな電界放射型電子源を提供することにある。

請求項１の発明は、上記目的を達成するために、下部電極と表面電極との間に表面電極を高電位側として電圧を印加したときに作用する電界により電子が通過する電子通過層を備え、表面電極を通して電子を放出する電界放射型電子源であって、電子通過層は、多数のナノメータオーダのアモルファス粒および各アモルファス粒それぞれの表面に形成されアモルファス粒の粒径よりも小さな膜厚の多数の絶縁膜を含む複合アモルファス層を備え、複合アモルファス層は、下部電極上に成膜された下部電極側アモルファス半導体層よりも最表面側に成膜され下部電極側アモルファス半導体層よりも低抵抗の表面電極側アモルファス半導体層を電解液に接するようにして下部電極を陽極とし、陽極と電解液中に浸漬した陰極との間に通電するナノ微粒子化プロセスを施すことにより多数のナノメータオーダのアモルファス粒を形成してから、酸化プロセス若しくは窒化プロセス若しくは酸窒化プロセスを施すことにより各アモルファス粒それぞれの表面に絶縁膜を形成してなることを特徴とする。

この発明によれば、複合アモルファス層の基礎となる表面電極側アモルファス半導体層と下部電極との間に下部電極側アモルファス半導体層が設けられているので、複合アモルファス層の構造の面内ばらつきを小さくすることができ、従来に比べて電子放出特性の面内ばらつきを小さくできる。

請求項２の発明は、請求項１の発明において、前記微粒子化プロセスにおいて前記陽極となる前記下部電極へは両端部から通電するようにし、前記下部電極の両端部間の距離をＬ、前記下部電極の厚さをｔ_m、前記下部電極の抵抗率をρ_m、前記下部電極側アモルファス半導体層の厚さをρ_Si、前記下部電極側アモルファスシリコン層の抵抗率をρ_Siとするとき、
ρ_Si＞ρ_m×{Ｌ^２／（４×ｔ_Si×ｔ_m）}
の条件を満たすように前記下部電極側アモルファス半導体層の抵抗率を設定してなることを特徴とする。

この発明によれば、前記下部電極側アモルファス半導体層の抵抗を前記下部電極の抵抗よりも大きくでき、前記複合アモルファス層の構造の面内ばらつきを小さくすることができる。

請求項３の発明は、請求項１または請求項２の発明において、前記下部電極側アモルファス半導体層は、ノンドープのアモルファス半導体膜からなることを特徴とする。

この発明によれば、前記下部電極側アモルファス半導体層の抵抗を高くすることができる。

請求項４の発明は、請求項１ないし請求項３の発明において、前記表面電極側アモルファス半導体層は、ｎ形アモルファス半導体膜からなることを特徴とする。

この発明によれば、前記表面電極側アモルファス半導体層の低抵抗化を図れる。

請求項５の発明は、請求項１の発明において、前記下部電極側アモルファス半導体層は、厚み方向において前記表面電極側アモルファス半導体層に近づくにつれて抵抗率が傾斜的に小さくなる抵抗率勾配を有することを特徴とする。

この発明によれば、前記下部電極側アモルファス半導体層の抵抗を高くしながらも、前記下部電極側アモルファス半導体層の抵抗率を前記表面電極側アモルファス半導体層に近づくにつれて小さくすることができる。

請求項６の発明は、請求項１ないし請求項５の発明において、前記電子通過層は、前記複合アモルファス層が複数の柱状のアモルファス部を有することを特徴とする。

この発明によれば、前記複合アモルファス層で発生した熱の一部がアモルファス部を通して放熱されるから、電子放出時にポッピング現象が発生せず安定して電子を放出することができる。

請求項１の発明では、複合アモルファス層の基礎となる表面電極側アモルファス半導体層と下部電極との間に下部電極側アモルファス半導体層が設けられているので、複合アモルファス層の構造の面内ばらつきを小さくすることができ、従来に比べて電子放出特性の面内ばらつきを小さくできるという効果がある。

本実施形態の電界放射型電子源１０は、図１に示すように、絶縁性を有するガラス基板よりなる絶縁性基板１１と、絶縁性基板１１の一表面上に列設された複数本の帯板状の下部電極１２と、各下部電極１２それぞれの上に形成された複数の電子通過層６と、各電子通過層６それぞれの幅方向の両側に形成された複数の分離層１６と、複数の電子通過層６および複数の分離層１６の上に形成され後述の各電子源素子１０ａそれぞれに対応する部位に窓孔８ａが形成された絶縁層８と、絶縁層８の表面側で下部電極１２と交差する方向（直交する方向）に列設された複数本の帯板状の表面電極７とを備えている。ここにおいて、各表面電極７は、各電子源素子１０ａに対応する部位が絶縁層８の窓孔８ａを通して電子通過層６上に形成され、その他の部分が絶縁層８の表面上に形成されている。なお、電子通過層６および分離層１６については後述する。

下部電極１２は金属材料からなる単層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる単層）の金属薄膜をパターニングすることにより構成されているが、多層（例えば、Ｗ，Ｍｏ，Ｃｒ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる多層）の薄膜をパターニングすることにより構成してもよい。なお、下部電極１２の厚さは２５０ｎｍ〜３００ｎｍ程度に設定されている。

また、表面電極７の材料には仕事関数の小さな材料（例えば、金）が採用されているが、表面電極７の材料は金に限定されるものではなく、また、表面電極７は単層構造に限らず、多層構造としてもよい。表面電極７の厚さは電子通過層６を通ってきた電子がトンネルできる厚さであればよく、１０ｎｍ〜１５ｎｍ程度に設定すればよい。なお、各表面電極７の長手方向の両端部上にはパッド２７が形成されており、各下部電極１２は、長手方向の両端部２８がそれぞれパッドを構成している。

本実施形態の電界放射型電子源１０は、図１１に示した従来構成と同様に、絶縁性基板１１の一表面上において列設された複数本の下部電極１２と、下部電極１２に交差する方向に列設された複数本の表面電極７との交点に相当する部位に電子通過層６の一部が挟まれているから、表面電極７と下部電極１２との組を適宜選択して選択した組間に電圧を印加することにより、電子通過層６において選択された表面電極７と下部電極１２との交点に相当する部位に強電界が作用して電子が放出される。つまり、複数本の表面電極７の群と複数本の下部電極１２の群とからなるマトリクス（格子）の格子点に、下部電極１２と、下部電極１２上の電子通過層６と、電子通過層６上の表面電極７とからなる電子源素子１０ａを配置したことに相当し、電圧を印加する表面電極７と下部電極１２との組を選択することによって所望の電子源素子１０ａから電子を放出させることが可能になる。なお、表面電極７は必ずしも帯板状の形状に形成する必要はなく、各電子源素子１０ａそれぞれに対応する部位にのみ形成して下部電極１２に直交する方向に並んだ表面電極７を低抵抗のバス配線により電気的に接続するようにしてもよい。

ここにおいて、上述の電子源素子１０ａから電子を放出させるには、図２に示すように、表面電極７が下部電極１２に対して高電位側となるように表面電極７と下部電極１２との間に直流電圧（駆動電圧）Ｖpsを印加すれば、下部電極１２から注入された電子が電子通過層６をドリフト（通過）し表面電極７を通して放出される（図２中の一点鎖線は表面電極７を通して放出された電子ｅ⁻の流れを示す）。電子通過層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし放出される。また、電子源素子１０ａに上記直流電圧Ｖpsを印加するとともに、対向配置されたアノード電極２１が表面電極７に対して高電位側となるようにアノード電極２１と表面電極７との間に直流電圧Ｖｃを印加しておけば、表面電極７を通して放出された電子が直流電圧Ｖｃにより加速される。なお、本実施形態の電界放射型電子源１０は、ディスプレイ用の電子源として用いるものであるから、表面電極７とアノード電極２１との間の空間は真空とするが、低真空でも電子を安定して放出することができる。

本実施形態の電子源素子１０ａでは、表面電極７と下部電極１２との間に流れる電流をダイオード電流Ｉpsと呼び、アノード電極２１と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉｅと呼ぶことにすれば（図２参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉｅ／Ｉps）が大きいほど電子放出効率（＝（Ｉe／Ｉps）×１００〔％〕）が高いことになる。ここに、本実施形態における電子源素子１０ａでは、表面電極７と下部電極１２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができる。

ところで、上述の電子通過層６は、下部電極１２上に形成されたノンドープのアモルファスシリコン膜よりなる下部電極側アモルファス半導体層４と下部電極側アモルファス半導体層４上に形成された複合アモルファス層５とで構成されている。

ここにおいて、複合アモルファス層５は、図３に示すように下部電極側アモルファス半導体層４上に形成されたｎ形アモルファスシリコン膜よりなる表面電極側アモルファス半導体層３に対して後述のナノ微粒子化プロセスおよび酸化プロセスを施すことにより形成されており、少なくとも、複数の柱状のアモルファス部と、アモルファス部間に存在する多数のナノメータオーダのアモルファスシリコン粒と、各アモルファスシリコン粒６３それぞれの表面に形成されアモルファスシリコン粒の粒径よりも小さな膜厚の多数のシリコン酸化膜（絶縁膜）とを含んでいると考えられる。ここに、アモルファス部は、下部電極側アモルファス層４の厚み方向に延びている。なお、表面電極側アモルファス半導体層３は、アモルファスシリコンにｎ型不純物をドーピングすることで導電性を付与し下部電極側アモルファス半導体層４よりも低抵抗としてあるが、ドーピング濃度は１〜数％程度に設定することが好ましい。

したがって、本実施形態における電子源素子１０ａでは、次のようなモデルで電子放出が起こると考えられる。すなわち、表面電極７と下部電極１２との間に表面電極７を高電位側として直流電圧Ｖpsを印加することにより、下部電極１２から電子通過層６へ電子ｅ⁻が注入される。一方、電子通過層６に印加された電界の大部分は上記アモルファスシリコン粒の表面の上記絶縁膜にかかるから、注入された電子ｅ⁻は上記絶縁膜にかかっている強電界により加速されて電子通過層６の表面に向かってドリフトし、表面電極７をトンネルし放出される。しかして、電子通過層６では下部電極１２から注入された電子が上記アモルファスシリコン粒でほとんど散乱されることなく上記絶縁膜にかかっている電界で加速されてドリフトし、表面電極７を通して放出される。また、複合アモルファス層５で発生した熱の一部が柱状のアモルファス部を通して放熱されるから、電子放出時にポッピング現象が発生せず安定して電子を放出することができる。なお、本実施形態では、アモルファスシリコン粒がアモルファス粒を構成している。

以下、電界放射型電子源１０の製造方法について説明する。

まず、絶縁性基板１１の上記一表面上に下部電極用の導電性層を成膜した後で当該導電性層をパターニングすることで複数の下部電極１２を形成し、その後、絶縁性基板１１の上記一表面側に所定膜厚（例えば、５０ｎｍ）のノンドープのアモルファスシリコン膜、所定ドーピング濃度（例えば、１％）で所定膜厚（例えば、５００ｎｍ）のｎ形アモルファスシリコン膜を例えばプラズマＣＶＤ法などによって同一のチャンバ内で連続的に成膜する。なお、本実施形態では、ノンドープのアモルファスシリコン膜のうち下部電極１２に重なる部分が上述の下部電極側アモルファス半導体層４を構成し、ｎ形アモルファスシリコン膜のうち下部電極１２および下部電極側アモルファス半導体層４に重なる部分が上述の表面電極側アモルファス半導体層３を構成し、ノンドープのアモルファスシリコン膜のうち下部電極１２に重ならない部分とｎ形アモルファスシリコン膜のうち下部電極１２に重ならない部分とで上述の分離層１６を構成している。また、本実施形態では、ｎ形アモルファスシリコン膜のドーピングをプラズマＣＶＤ法による成膜時に行っているが、ノンドープのアモルファスシリコン膜を成膜してから下部電極１２に重なる領域のみにｎ形不純物をイオン注入によってドーピングするようにしてもよく、この場合には分離層１６がノンドープの多結晶シリコンのみにより形成されることとなる。

続いて、表面電極側アモルファス半導体層４（つまり、ｎ形アモルファスシリコン膜のうち下部電極１２に重なる部分）にナノ微粒子化プロセスを施すことにより、多数のナノメータオーダのアモルファスシリコン粒を含む複合層を形成する。ここにおいて、ナノ微粒子化プロセスでは、５５ｗｔ％のフッ化水素水溶液とエタノールとを略１：１で混合した混合液（フッ酸系溶液）よりなる電解液を用い、下部電極１２を陽極とし、電解液中において表面電極側アモルファス半導体層３に白金電極よりなる陰極を対向配置して、５００Ｗのタングステンランプからなる光源により表面電極側アモルファス半導体層３の主表面に光照射を行いながら、電源から陽極と陰極との間に定電流（例えば、電流密度が１２ｍＡ／ｃｍ^２の電流）を所定時間（例えば、１０秒）だけ流すことによって、多数のナノメータオーダのアモルファスシリコン粒を含む複合層を形成する。

ナノ微粒子化プロセスが終了した後に、上述の酸化プロセスを行うことで複合層を電気化学的に酸化することによって、上述の複合アモルファス層５を形成する。酸化プロセスでは、エチレングリコールからなる有機溶媒中に０．０４ｍｏｌ／ｌの硝酸カリウムからなる溶質を溶かした溶液よりなる電解液を用い、下部電極１２を陽極とし、電解液中において複合層に白金電極よりなる陰極を対向配置して、下部電極１２を陽極とし、電源から陽極と陰極との間に定電流（例えば、電流密度が０．１ｍＡ／ｃｍ^２の電流）を流し陽極と陰極との間の電圧が２０Ｖだけ上昇するまで複合層を電気化学的に酸化することによって上述のアモルファスシリコン粒、絶縁膜を含む複合アモルファス層５を形成するようになっている。なお、上述の各アモルファスシリコン膜は、厳密な意味でのアモルファスシリコン膜だけでなく、膜中に微結晶が形成された微結晶−アモルファス混相材料からなるマイクロクリスタルシリコン膜も含むものである。

その後、絶縁性基板１１の上記一表面側に上記窓孔８ａを有する絶縁層８を形成し、続いて、表面電極７用の金属薄膜を蒸着法などによって形成した後で当該金属薄膜をパターニングすることにより各表面電極７を形成すればよい。

以上の説明から分かるように、複合アモルファス層５は、下部電極１２上に成膜された下部電極側アモルファス半導体層４よりも最表面側に成膜され下部電極側アモルファス半導体層４よりも低抵抗の表面電極側アモルファス半導体層３を電解液に接するようにして下部電極１２を陽極とし、陽極と電解液中に浸漬した陰極との間に通電する微粒子化プロセスを施すことにより多数のアモルファスシリコン粒を形成してから、酸化プロセスを施すことにより各アモルファスシリコン粒それぞれの表面に絶縁膜を形成してある。

しかして、本実施形態の電界放射型電子源１０では、複合アモルファス層５の基礎となる低抵抗の表面電極側アモルファス半導体層３と下部電極１２との間に高抵抗の下部電極側アモルファス半導体層４が設けられているので、低抵抗の表面電極側アモルファス半導体層３と下部電極１２との間に高抵抗の下部電極側アモルファス半導体層４が設けられていない従来例に比べて、複合アモルファス層５の構造の面内ばらつきを小さくすることができ、従来例に比べて電子放出特性の面内ばらつきを小さくできる。

なお、上述の複合アモルファス層５では、各アモルファスシリコン粒それぞれの表面に形成されたシリコン酸化膜が絶縁膜を構成しており絶縁膜の形成に酸化プロセスを採用しているが、酸化プロセスの代わりに窒化プロセスないし酸窒化プロセスを採用してもよく、窒化プロセスを採用した場合には各シリコン酸化膜がシリコン窒化膜となり、酸窒化プロセスを採用した場合には各シリコン酸化膜がシリコン酸窒化膜となる。また、上述の複合アモルファス層５は、ｎ形アモルファスシリコン膜からなる表面電極側アモルファス半導体層３を基礎として形成されているが、表面電極側アモルファス半導体層３としてｎ形アモルファスシリコン化合物膜（例えば、ａ−ＳｉＧｅ膜、ａ−ＳｉＣ膜など）を採用してもよく、この場合には上述のアモルファス粒がアモルファスシリコン化合物粒となる。また、上述のナノ微粒化プロセスを行う前に、表面電極側アモルファスシリコン層３中の水分や水素を除去するために所定の熱処理温度（例えば、５００〜６００℃程度）で熱処理を行うようにすれば、複合アモルファス層５中に含まれる水分や水素を低減でき、各電子源素子１０ａの電子放出特性を向上させることができる。

ところで、上述のナノ微粒子化プロセスにおいて陽極となる下部電極１２へは両端部から通電するようにし、図３に示すように、下部電極１２の両端部間の距離をＬ、下部電極１２の幅をＷ、下部電極１２の厚さをｔ_m、下部電極１２の抵抗率をρ_m、下部電極側アモルファス半導体層４の厚さをｔ_Si、下部電極側アモルファス半導体層４の抵抗率をρ_Si、表面電極側アモルファス半導体層３の厚さをｔ_１とすれば、
下部電極１２の一端部から中央までの抵抗Ｒ_m’は、
Ｒ_m’＝ρ_m×（Ｌ／２）／（ｔ_m×Ｗ）
となり、下部電極１２の両端部から電流を流した時の中央までの抵抗Ｒ_mは、
Ｒ_m＝Ｒ_m’／２
となる。

一方、下部電極側アモルファス半導体層４のうち下部電極１２における抵抗Ｒ_mに相当する部分に重なる部位の抵抗Ｒ_Siは、
Ｒ_Si＝ρ_Si×{ｔ_Si／（Ｗ×Ｌ）}
となるので、Ｒ_m＜Ｒ_Si
とするには、
ρ_Si＞ρ_m×{Ｌ^２／（４×ｔ_Si×ｔ_m）}
の条件を満たすように下部電極側アモルファスシリコン層４の抵抗率を設定すればよい。

なお、下部電極側アモルファス半導体層４の膜厚が大きくなるほど下部電極側アモルファス半導体層４での電気抵抗成分が増大するので、電子放出特性（エミッション電流Ｉｅや電子放出効率）の低下を抑制するために、下部電極側アモルファス半導体層４の膜厚は表面電極側アモルファス半導体層３の膜厚を超えないように設定することが望ましく、５０ｎｍ以下に設定することが好ましい。

ここで、下部電極側アモルファス半導体層４の抵抗率の上限値の設計例について説明する。上述の電子源素子１０ａの表面電極７と下部電極１２との間に印加する直流電圧（駆動電圧）Ｖpsを２０Ｖとして、ダイオード電流Ｉpsおよびエミッション電流Ｉｅとして、それぞれ１００ｍＡ／ｃｍ^２、１ｍＡ／ｃｍ^２を得るためには、下部電極側アモルファス半導体層４の抵抗を２００Ω／ｃｍ^２とする必要がある。いま仮に、下部電極側アモルファス半導体層４の抵抗を２００Ω／ｃｍ^２、下部電極側アモルファス半導体層４の膜厚を５０ｎｍに設定したとすれば、下部電極側アモルファス半導体層４の抵抗率ρ_Siは、ρ_Si＝２００／（５０×１０^−７）＝４×１０^７Ωｃｍとなる。なお、表面電極側アモルファス半導体層３の抵抗率の下限値は、隣接する下部電極１２間でリーク電流が流れ始める値よりも大きな値に設定する必要がある。なお、上述のρ_Siとρ_mとの関係式は下部電極１２の両端部から通電する場合の式であったが、下部電極１２の一端部のみから通電する場合には、
ρ_Si＞ρ_m×{Ｌ^２／（ｔ_Si×ｔ_m）}
の条件を満たすように下部電極側アモルファスシリコン層４の抵抗率を設定すればよい。ただし、複合アモルファス層５の面内均一性を向上させるには下部電極１２の両端部から通電する方が望ましいのは勿論である。

以上説明した下部電極側アモルファス半導体層４はノンドープのアモルファスシリコン膜により構成してあるが、図４や図５に示すように、下部電極側アモルファス半導体層４となる高抵抗のアモルファスシリコン膜（アモルファスＳｉ層）が、厚み方向において低抵抗のアモルファスＳｉ層（表面電極側アモルファス半導体層３）に近づくにつれて抵抗率が傾斜的に小さくなる抵抗率勾配を有するようにしてもよく、このような構成を採用すれば、下部電極側アモルファス半導体層４の抵抗を高くしながらも、下部電極側アモルファス半導体層４の抵抗率を表面電極側アモルファス半導体層３に近づくにつれて小さくすることができる。なお、図４の抵抗率深さプロファイルを有している場合に比べて図５の抵抗率深さプロファイルを有している場合の方が下部電極側アモルファス半導体層４と下部電極１２との界面バリアを低減でき、電子放出特性の向上を図れる。

（実施形態２）
図６に示す本実施形態の電界放射型電子源１０の基本構成は実施形態１と略同じであって、複合アモルファス層５が各電子源素子１０ａそれぞれに相当する部分のみに形成され、柱状の形状となっている点、分離部１６が全ての複合アモルファス層５の周囲を囲む形状に形成されている点などが相違する。ここにおいて、分離部１６は、絶縁性基板１１の厚み方向に直交する断面が格子状（網目状）に形成されている。要するに、複合アモルファス層５は、分離部１６の網目の中に満たされた形で形成されており、絶縁性基板１１の厚み方向に平行な角柱状に形成されている。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。

しかして、本実施形態の電界放射型電子源１０では、複合アモルファス層５で発生した熱の一部が複合アモルファス層５中の柱状のアモルファス部だけでなく分離部１６を通して放熱されやすくなるから、より安定して電子を放出することができる。

なお、上述の電界放射型電子源１０における電子通過層６の形成にあたっては、例えば、絶縁性基板１１の上記一表面上に各下部電極１２を形成してから、実施形態１と同様に絶縁性基板１１の上記一表面側にノンドープのアモルファスシリコン膜、ｎ形アモルファスシリコン膜を成膜した後、ｎ形アモルファスシリコン膜上にフォトレジストを塗布し図７に示すようなフォトマスクＭを利用して格子状にパターニングされたレジスト層を形成し、実施形態１と同様にナノ微粒子化プロセスおよび酸化プロセスを施すことにより複合アモルファス層５を形成すればよく、この場合にはレジスト層により覆われていた部分のｎ形アモルファスシリコン膜とノンドープのアモルファスシリコン膜とが分離部１６となる。なお、上記フォトマスクＭは、上記レジスト層の開口部の平面形状が微小な正方形状となるように構成されているが、開口部の平面形状が微小な多角形状、微小な円形状、微小な星形状となるように構成してもよい。

また、電子通過層６の他の形成方法としては、例えば、絶縁性基板１１の上記一表面上に各下部電極１２を形成してから、絶縁性基板１１の上記一表面側に多結晶シリコン層からなる高熱伝導層を成膜し、上記フォトマスクＭを利用して格子状にパターニングされたレジスト層を形成し、当該レジスト層をマスクとして高熱伝導層の露出部位を下部電極１２に達する深さまでエッチングすることで高熱伝導層の一部からなる分離部１６を形成した後、絶縁性基板１１の上記一表面側にノンドープのアモルファスシリコン膜、ｎ形アモルファスシリコン膜を連続して成膜し、その後、リフトオフ法によりレジスト層およびレジスト層上の積層膜を除去し、続いて、上記フォトマスクを利用して同じパターンのレジスト層を形成してから、実施形態１と同様にナノ微粒子化プロセスおよび酸化プロセスを施すことにより複合アモルファス層５を形成し、レジスト層を除去すればよい。

なお、上記各実施形態では、下部電極側アモルファス半導体層４上の表面電極側アモルファスシリコン層３を基礎として複合アモルファス層５を形成しているが、下部電極１２の厚み方向において下部電極側アモルファス半導体層４と最表面側の表面電極側アモルファス半導体層３との間に別のアモルファス半導体層が１ないし複数介在していてもよい。また、上記各実施形態では、複合アモルファス層５が下部電極側アモルファス層４に達する深さまで形成されているが、下部電極側アモルファス半導体層４上のｎ形アモルファス半導体膜の深さ方向の途中までの領域に複合アモルファス層５を形成するようにしてもよい。

実施形態１を示す電界放射型電子源の一部破断した概略斜視図である。 同上における電子源素子の動作説明図である。 同上における電界放射型電子源の要部設計例の説明図である。 同上における電界放射型電子源の他の構成例の説明図である。 同上における電界放射型電子源の別の構成例の説明図である。 実施形態２を示す電界放射型電子源の概略断面図である。 同上における電界放射型電子源の製造方法を説明するためのシャドウマスクの平面図である。 従来例を示す電界放射型電子源の動作説明図である。 同上の電界放射型電子源の要部説明図である。 他の従来例を示す電界放射型電子源の概略断面図である。 別の従来例を示す電界放射型電子源の概略斜視図である。 同上における電界放射型電子源の製造方法の説明図である。

符号の説明

４ 下部電極側アモルファス半導体層
５ 複合アモルファス層
６ 電子通過層
７ 表面電極
８ 絶縁層
１０ 電界放射型電子源
１０ａ 電子源素子
１１ 絶縁性基板
１２ 下部電極
１６ 分離層
２７ パッド
２８ パッド

Claims (6)

1. 下部電極と表面電極との間に表面電極を高電位側として電圧を印加したときに作用する電界により電子が通過する電子通過層を備え、表面電極を通して電子を放出する電界放射型電子源であって、電子通過層は、多数のナノメータオーダのアモルファス粒および各アモルファス粒それぞれの表面に形成されアモルファス粒の粒径よりも小さな膜厚の多数の絶縁膜を含む複合アモルファス層を備え、複合アモルファス層は、下部電極上に成膜された下部電極側アモルファス半導体層よりも最表面側に成膜され下部電極側アモルファス半導体層よりも低抵抗の表面電極側アモルファス半導体層を電解液に接するようにして下部電極を陽極とし、陽極と電解液中に浸漬した陰極との間に通電するナノ微粒子化プロセスを施すことにより多数のナノメータオーダのアモルファス粒を形成してから、酸化プロセス若しくは窒化プロセス若しくは酸窒化プロセスを施すことにより各アモルファス粒それぞれの表面に絶縁膜を形成してなることを特徴とする電界放射型電子源。
2. 前記微粒子化プロセスにおいて前記陽極となる前記下部電極へは両端部から通電するようにし、前記下部電極の両端部間の距離をＬ、前記下部電極の厚さをｔ_m、前記下部電極の抵抗率をρ_m、前記下部電極側アモルファス半導体層の厚さをｔ_Si、前記下部電極側アモルファスシリコン層の抵抗率をρ_Siとするとき、
   ρ_Si＞ρ_m×{Ｌ^２／（４×ｔ_Si×ｔ_m）}
   の条件を満たすように前記下部電極側アモルファス半導体層の抵抗率を設定してなることを特徴とする請求項１記載の電界放射型電子源。
3. 前記下部電極側アモルファス半導体層は、ノンドープのアモルファス半導体膜からなることを特徴とする請求項１または請求項２記載の電界放射型電子源。
4. 前記表面電極側アモルファス半導体層は、ｎ形アモルファス半導体膜からなることを特徴とする請求項１ないし請求項３のいずれかに記載の電界放射型電子源。
5. 前記下部電極側アモルファス半導体層は、厚み方向において前記表面電極側アモルファス半導体層に近づくにつれて抵抗率が傾斜的に小さくなる抵抗率勾配を有することを特徴とすることを特徴とする請求項１記載の電界放射型電子源。
6. 前記電子通過層は、前記複合アモルファス層が複数の柱状のアモルファス部を有することを特徴とする請求項１ないし請求項５のいずれかに記載の電界放射型電子源。

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