KR100481835B1 - 절연막 형성방법, 반도체장치 및 제조장치 - Google Patents

절연막 형성방법, 반도체장치 및 제조장치 Download PDF

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Abstract

반도체의 표면을 산소원자 라디칼을 함유하는 분위기중에서 산화시키는 것에 의해 제1 절연막을 형성하는 공정, 및 상기 제1 절연막을 대기에 노출시키지 않고 퇴적에 의해 제1 절연막상에 제2 절연막을 형성하는 공정을 포함하는, 600℃의 반도체 온도에서 절연막을 형성하는 방법.

Description

절연막 형성방법, 반도체장치 및 제조장치{Insulating film formation method, semiconductor device, and production apparatus}
본 발명은 MOS(Metal Oxide Semiconductor) 구조를 갖는 FET(전계효과 트랜지스터) 또는 다결정 실리콘 박막 트랜지스터에 반도체와 절연막의 조합이 사용된, 반도체상에 절연막을 형성하는 방법에 관한 것이다. 본 발명은 또한 상기 방법을 이용하여 제조된 반도체장치, 및 제조장치에 관한 것이다.
FET는 LSI용으로 널리 사용되고 있다. LSI의 성능을 향상시키기 위하여, 저온에서 형성될 수 있는 충분히 얇은 절연막과 충분한 반도체-절연막 계면특징을 가질 것이 요구되어 왔다.
통상적으로, 단결정 실리콘은 일반적으로 700℃ 내지 1000℃의 온도에서 열산화된다. 열산화에서, 산화반응은 반도체의 표면(반도체층의 표면)에서부터 시작해서 내부로 진행한다. 따라서, 반도체층 표면의 열산화에 의해 제공된, 반도체층(반도체)과 실리콘 산화막(게이트 절연막) 사이에 계면이 생성되며, 즉 이 계면은 원래의 반도체층 내부에 제공된다. 따라서, 상기 계면은 원래의 표면 조건에 의해서는 실질적으로 영향을 받지 않으므로 충분히 만족스런 계면을 얻을 수 있는 이점이 있다. 그러나, 고온 공정은 실리콘 웨이퍼를 휘게할 수 있다. 저온은 휨 현상을 억제할 수 있지만 산화속도가 급속히 저하된다. 따라서, 저온 공정은 실용적이지 않다.
절연막은 플라즈마 CVD(화학기상 성장법)에 의해 제조될 수 있지만, 만족스런 계면특성을 얻기 어렵다. 이 경우, 가장 중요한 문제는 플라즈마에 의한 이온손상을 피할 수 없다는 것이다.
한편, 대형화, 고정밀화 및 고기능화 액정 표시장치를 개발하기 위해서는 더 높은 밀도를 갖는 TFT(박막 트랜지스터)를 필요로한다. 통상의 무정형 실리콘막 TFT 대신 폴리실리콘(폴리-Si)막의 TFT에 대한 필요성이 더 높아지고 있다. TFT의 성능과 신뢰성에 있어서 중요한 게이트 절연막은 플라즈마 CVD에 의해 제공된다. 그러나, 플라즈마 CVD를 이용하여 게이트 절연막을 형성하면, 플라즈마에 의한 손상이 불가피하다. 이 경우, 특히 생성한 트랜지스터의 임계 전압은 고정밀도로 제어될 수 없기 때문에 트랜지스터의 신뢰성이 저하될 수 있다.
폴리-Si TFT의 경우에서는 흔히, TEOS(테트라 에틸 오르토 실리케이트) 및 O2 가스를 이용한 플라즈마 CVD에 의해 SiO2 막을 형성할 수 있다. 이러한 SiO2 막은 가스 물질에 원래 함유된 탄소원자를 함유한다. 상기 막이 350℃ 이상에서 형성되더라도, 탄소농도를 1.1 x 1020 원자/cm3 이하로 감소시키기는 어렵다. 특히, 막형성 온도가 약 200℃ 정도로 낮으면, 상기 막중의 탄소농도는 1.1 x 1021 원자/cm3 까지의 크기로 증가될 수 있다. 따라서, 막형성 온도를 낮추기가 어렵다.
SiH4 및 N2O계 가스를 사용한 플라즈마 CVD의 경우, 계면 질소농도가 1원자% 이상으로 크기 때문에, 계면고정전하 밀도는 5 x 1011 cm-2 이하일 수 없다. 작용가능한 게이트 절연막을 수득할 수 없다.
플라즈마 CVD에 의한 이온 손상을 감소시켜 고품질의 절연막을 수득하기 위해서 예컨대 ECR 플라즈마 CVD 및 산소 플라즈마와 같은 산화방법이 개발되어 왔다. 그러나, 플라즈마는 반도체의 표면 근처에서 발생하기 때문에 이온 손상을 완전히 피하기 어렵다.
예컨대 저압 수은 램프 및 엑시머 램프와 같은 광원을 사용한 세정장치는 이미 대량생산에 이용되어 왔다.
250℃의 저온에서 실리콘을 산화시키기 위해 광을 사용하는 방법이 연구되었다. 그러나 이 방법에서는 막 형성 속도가 0.3 nm/분 정도로 느리다. 현재로서는 실제로 전체 게이트 절연막을 형성하기 어렵다(J. Zhang 일행, A.P. L., 71(20), 1997, P2964 참조).
일본 특개평4-326731호에는 오존 함유 분위기에서 실시되는 산화방법이 개시되어 있다. 그러나, 상술한 바와 같이, 이 방법에서는 광을 이용하여 오존을 생성하고 또 광을 사용하여 오존을 분해하여 산소원자 라디칼을 생성한다. 즉 상기 방법은 2개 반응 단계를 포함한다. 따라서, 상기 방법은 효과적이지 않고 산화 속도가 낮다.
상술한 바와 같이, 퇴적(플라즈마 CVD 등)하는 경우, 반도체상에는 두꺼운 절연막이 신속하게 형성될 수 있지만, 원래의 반도체의 표면은 반도체와 절연막 (게이트 절연막) 사이의 계면으로서 잔류하므로 이온 손상을 피할 수 없다. 따라서, 계면준위밀도가 상승하므로 만족스런 장치 특성을 얻을 수 없다.
산화방법(예컨대 산소 플라즈마 산화방법)을 이용하여 반도체상에 절연막을 형성하는 경우, 산화반응은 반도체의 표면으로부터 내부로 진행하고 반도체층 (반도체)과 절연막 사이의 계면은 원래 반도체층 내부에 형성된다. 따라서, 이 계면은 원래 표면 조건에 의해 실질적으로 영향을 받지 않으므로, 아주 만족스런 계면을 얻을 수 있는 이점이 있다. 그러나, 고온공정이 실리콘 웨이퍼를 휘게할 수 있다. 저온은 휨 현상은 억제하지만 산화속도를 급감시킨다. 따라서 저온 공정은 실질적인 속도로 절연막을 제조할 수 없다.
본 발명의 특징에 따르면, 600℃의 반도체 온도에서 절연막을 형성하는 방법은 산소원자 라디칼을 함유하는 분위기중에서 반도체의 표면을 산화시키는 것에 의해 제1 절연막을 형성하는 공정, 및 상기 제1 절연막을 대기에 노출시키지 않고 퇴적하는 것에 의해 제1 절연막상에 제2 절연막을 형성하는 공정을 포함한다.
본 발명의 제1 실시예에서, 제1 절연막 형성공정은 산소 가스를 함유하는 분위기에 파장이 175 nm 이하인 광을 조사시키는 것에 의해 산소원자 라디칼을 생성하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제1 절연막 형성공정은 산소가스를 함유하는 분위기에 파장이 172 nm이고 크세논 엑시머 램프로부터 방사된 광을 조사시키는 것에 의해 산소원자 라디칼을 생성하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제1 절연막 형성공정은 0.05 토르 내지 50 토르의 분압을 갖는 산소 가스를 함유하는 분위기에 파장이 172 nm 이고 크세논 엑시머 램프로부터 방사된 광을 조사시키는 것에 의해 산소 원자 라디칼을 생성시키는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 상기 방법은 또한 제1 절연막 형성 공정 전에, 실질적으로 산소를 함유하지 않는 분위기중에서 반도체의 표면을 파장이 175 nm 이하인 광을 조사시키는 것에 의해 반도체의 표면을 세정하는 공정을 더 포함한다.
본 발명의 다른 실시예에서, 제1 절연막 형성 공정은 플라즈마 CVD에 의해 산소원자 라디칼을 생성하는 것을 포함하며, 플라즈마 생성 부위와 반도체의 표면 사이에는 소정 거리 이상이 존재하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제1 절연막 형성공정은 반도체의 온도를 100℃ 내지 500℃ 범위로하여 제1 절연막을 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제1 절연막 형성공정은 0.5 nm 내지 20 nm 범위의 두께를 갖는 제1 절연막을 형성하는 것을 특징으로한다.
본 발명의 다른 실시예에서, 제1 절연막 형성공정은 분위기를 수소 또는 플루오르 가스와 혼합하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 상기 방법은 제1 및 제2 절연막 형성공정의 반도체 온도 또는 그 이하에서 열어닐링하는 것을 더 포함한다.
본 발명의 다른 실시예에서, 상기 방법은 또한 제1 및 제2 절연막 형성공정의 반도체 온도 또는 그 이하의 온도에서 제1 절연막을 수소 플라즈마 처리시키는 것을 더 포함한다.
본 발명의 다른 실시예에서, 제2 절연막 형성공정은 플라즈마 CVD에 의해 제2 절연막을 퇴적하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제2 절연막 퇴적공정은 반도체의 온도를 100℃ 내지 400℃ 범위로하여 퇴적공정을 실시하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제2 절연막 퇴적공정은 적어도 실란계 및 일산화질소 가스를 사용하여 제2 절연막의 퇴적을 실시하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 제2 절연막 형성공정은 광 CVD에 의해 제2 절연막을 퇴적하는 것을 특징으로 한다.
본 발명의 다른 실시예에서, 반도체는 단결정 실리콘인 것을 특징으로 한다.
본 발명의 다른 실시예에서, 반도체가 다결정 실리콘인 것을 특징으로 한다.
본 발명의 다른 실시예에서, 반도체는 적어도 유리, 금속 호일 또는 수지로된 기판상에 제공되는 다결정성 실리콘의 실리콘 박막인 것을 특징으로 한다.
본 발명의 다른 요지에 따르면, 반도체장치가 상술한 방법에 의해 형성된 절연막을 포함하는 것을 특징으로 한다.
본 발명의 일실시예에서, 상기 반도체장치는 실리콘 박막 트랜지스터인 것을 특징으로 한다.
본 발명의 다른 요지에 따르면, 반도체장치는 유리, 금속호일 또는 플라스틱으로된 기판상에 제공된 실리콘 박막을 포함하는 반도체, 및 이 반도체 표면상에 제공된 산화막을 포함한다. 실리콘 박막과 산화막의 계면은 1 x 1011 cm-2 이하의 고정전하밀도, 1 x 1011 cm-2eV-1 이하의 계면준위밀도 및 1원자% 이하의 질소농도를 갖고 또 실리콘 박막중의 탄소농도는 1 x 1020 원자/cm3 이하이다.
본 발명의 실시예에서, 반도체장치는 실리콘 박막 트랜지스터인 것을 특징으로 한다.
본 발명의 다른 요지에 따르면, 반도체상의 절연막을 형성하는 장치는 산소원자 라디칼을 함유하는 분위기중에서 반도체 표면을 산화시키는 것에 의해 제1 절연막을 형성하는 제1 반응실, 및 퇴적에 의해 제1 절연막상에 제2 절연막을 형성하기 위한 제2 반응실을 포함한다.
본 발명의 일실시예에서, 제1 반응실에서는, 산소가스를 함유하는 분위기에 파장이 175 nm 이하인 광을 조사하는 것에 의해 생성한 산소원자 라디칼에 의해 반도체 표면이 산화된다.
본 발명의 일실시예에서, 제1 반응실에서는, 산소가스를 함유하는 분위기에 파장이 172 nm이고 크세논 엑시머 램프로부터 방사된 광을 조사시키는 것에 의해 생성한 산소원자 라디칼에 의해 반도체 표면을 산화시킨다.
따라서, 본 명세서에 개시된 발명은 다음과 같은 것을 제공하는 이점을 달성할 수 있다: (1) 반도체와 게이트 절연막 사이에 만족스런 계면이 제공되고 절연막이 신속하고도 실제적으로 수득할 수 있는 것을 특징으로 하는 플라즈마 손상 없이 고속 산화에 의해 절연막을 형성하는 방법; (2) 상기 방법에 의해 제조된 반도체장치; 및 (3) 제조장치.
본 발명의 이들 이점과 기타 다른 이점은 첨부한 도면을 참조하여 본 발명의 상세한 설명을 읽고 이해한다면 당업자라면 누구에게나 명백한 것이다.
이후, 본 발명을 첨부한 도면을 참조하여 상세하게 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 제조장치(50)를 도시하는 개략도이다. 이 제조장치(50)에서는 2개의 절연막(광산화막 및 퇴적막)이 진공을 깨지 않고 연속적으로 제조되었다. 상기 제조장치(50)는 절연막을 제조하기 위한 제조장치, 보다 자세하게는 단일유형의 광·플라즈마 CVD 장치이다.
상기 장치(50)는 다음으로 구성된다: 로드(load)실(1); 광을 이용하여 산화가 실시되는 광세정/광산화실(2)(제1 반응실); 수소 플라즈마/막형성실(3)(제2 반응실); 및 언로드(unload)실(4).
(100)면을 갖고 비저항이 10 내지 15 Ωcm인 6인치 직경의 p형 기판(100)을 세정한 후 게이트 밸브(101A)를 통하여 로드실(1)에 도입하였다.
본 실시예에서, 기판(100)은 단결정 실리콘으로 제조된다. 배기시켜 진공(3x10-1 Pa)을 형성한 후, 게이트밸브(101B)를 개방하였다. 이 기판(100)을 80000 cm3 용적을 갖는 광세정/광산화실(2)로 이동시켰다. 상기 게이트밸브(101B)를 닫았다.
상기 기판(100)을 히터(102)에 의해 350℃까지 가열된 기판지지체(105)상에 놓았다. 기판(100)의 표면에 합성석영창(12)을 통하여 크세논 엑시머 램프(11)로부터 172 nm-파장의 광을 조사시켰다. 상기 조사광 강도는 합성석영창(12)에서 나온 직후에는 60 mW/cm2이었고 기판표면에서는 11 mW/cm2 이었다. 창(12)으로부터 기판(100)까지의 거리는 일정하게 25 mm 이었다.
2 내지 3분간의 광조사로 실리콘 표면(기판(100)의 (100)면)에 부착된 유기물질을 분해시켰다, 즉 광세정시킨다. 이러한 광세정에서, 플루오르 또는 수소 가스를 흘려주면 재현성이 높은 만족스런 세정효과를 얻을 수 있다. 그 이유는 세정된 표면상에서 실리콘원자의 현수결합(dangling bond)이 반도체표면(실리콘 표면)으로부터 돌출되고 이들 현수결합이 플루오르 또는 수소가스를 종단화시켜 표면상태의 재현성을 확보할 수 있기 때문으로 생각된다.
그후, 기판온도를 350℃로 유지시키면서, 산소가스를 50 sccm의 유량으로 광세정/광 산화실(2)에 도입하였다. 내부압력은 5 토르로 유지시켰다. 크세논 엑시머 램프로부터 나온 172 nm 파장의 광을 사용하여, 산소분자를 이하의 방정식(1)에 나타낸 바와 같이 고반응성 산소원자 라디칼로 직접적이고 효과적으로 분해시켰다. 이 산소원자 라디칼은 기판(100)의 (100)면을 산화시켰다. 3분간의 광산화로 제1 절연막(도시되지 않음)인 4.3 nm 두께의 산화막(광 산화층)을 생성하였다.
게이트밸브(101C)를 개방한 후, 기판(100)을 평행 평판형 전극(110), 즉 애노드 전극(104) 및 캐소드 전극(103)을 포함하는 수소 플라즈마/막형성실(3)로 이동시켰다. 제2 절연막인 SiO2 막(도시되지 않음)은 이하의 조건하에서 퇴적방법중의 하나인 플라즈마 CVD에 의해 형성하였다: 기판온도는 350℃이고; 원료가스인 SiH4 가스는 5 sccm의 유량으로 공급하며; N2O 가스는 1000 sccm의 유량으로 공급하고; 가스압력은 1.3 토르이고; 또 RF 전원전력은 450 W로 하였다.
그후, 게이트밸브(101D)를 개방한 후 기판(100)을 언로드실(4)로 이동시켰다. 마지막으로, 기판(100)을 언로드실(4)로부터 빼내었다.
도 1a는 상이한 유형의 2개의 절연막을 제조순서를 도시하는 다이아그램이다.
기판(100)을 기판 지지체(105)(도 1a에 (a)로 표시)상에 고정시킨다. 본 실시예에서 기판(100)은 반도체(120)이다.
바람직하게는, 기판(100)을 광세정/광산화실(2)에서 광세정 처리시킨다.
그후, 기판(100)을 광세정/광산화실(2)에서 광산화 처리시킨다(도 1a에서 (a)로 표시). 광산화 기판(100)은 반도체(121) 및 광산화막(122)을 포함하며, 상기 광산화막(122)은 절연막이다. 이러한 절연막을 본 실시예에서는 제1 절연막이라 칭한다.
그후, 퇴적막(123)을 상기 광산화막(122)상에 퇴적한다(도 1a에서 (c)로 표시). 상기 기판(100)은 반도체(121), 광산화막(122) 및 퇴적막(123)을 포함하며, 상기 퇴적막(123)은 절연막이다. 이러한 절연막을 본 실시예에서는 제2 절연막이라 칭한다.
그후, 기판(100)의 (100)면상에 제공된 SiO2 막상에 스퍼터링에 의해 알루미늄막을 형성하였다. 알루미늄막으로된 0.8 nm 직경의 도트를 포토리소그래피에 의해 다수 형성하였다. 생성한 기판(100)을 전기용량 측정용 시료, 즉 용량-전압특성 측정용 시료로 사용하였다.
그 결과, 계면고정전하 밀도는 1 x 1011 cm-2로서, 열산화막(열산화에 의해 기판(100)의 (100)면상에 형성된 SiO2 막)의 계면고정전하 밀도와 거의 동일하였다. 계면고정전하 밀도 1 x 1011 cm-2는 제1 절연막으로서 4.3 nm-두께의 실리콘 산화막(SiO2 막)을 제공하지 않고 SiH4 및 N2O계 가스를 사용한 플라즈마 CVD에 의해 기판(100)의 (100)면상에 형성된 이산화실리콘막과 단결정실리콘막 계면의 값인 계면고정전하밀도 5 x 1011 cm-2로부터 훨씬 향상된 것이다.
도 2는 본 발명 및 비교예에서 계면준위밀도를 도시하는 그래프이다.
도 2에서, (A)는 비교예에서 플라즈마 CVD에 의해 형성된 약 100 nm 막두께의 절연막(SiO2 막)을 포함하는 기판의 계면준위밀도를 도시한다.
도 2에서, (B)는 비교예에서 플라즈마 CVD에 의해 형성된 다음 600℃에서 2시간 동안 어닐링된 약 100 nm 막두께의 절연막(SiO2 막)을 포함하는 기판의 계면준위밀도를 도시한다.
도 2에서, (C)는 본 발명에서 200℃에서 광산화에 의해 형성된 막두께 4.3 nm의 광산화막 및 광산화막의 형성후 플라즈마 CVD에 의해 형성된 막두께 97 nm의 제2 절연막(SiO2 막)을 포함하는 기판의 계면준위밀도를 도시한다.
도 2에서, (D)는 본 발명에서 400℃에서 광산화에 의해 형성된 막두께 4.3 nm의 광산화막 및 광산화막의 형성후 플라즈마 CVD에 의해 형성된 막두께 97 nm의 제2 절연막(SiO2막)을 포함하는 기판의 기판준위밀도를 도시한다.
도 2에서, (E)는 비교예에서 950℃에서 열산화에 의해 형성된 막두께 약 100nm의 열산화막을 포함하는 기판의 계면준위밀도를 도시한다.
도 2의 (C)에 도시한 바와 같이, 200℃에서 광산화에 의해 형성된 4.3 nm 두께의 광산화막 및 광산화막의 형성후 플라즈마 CVD에 의해 형성된 97 nm 두께의 제2 절연막(SiO2막)을 포함하는 기판의 계면준위밀도는 3 x 1010 cm-2eV -1 이다. 도 2의 (D)에 도시한 바와 같이, 400℃에서 광산화에 의해 형성된 4.3 nm 두께의 광산화막 및 광산화막의 형성후 플라즈마 CVD에 의해 형성된 97 nm 두께의 제2 절연막(SiO2막)을 포함하는 기판의 계면준위밀도는 2 x 1010 cm-2eV-1 이다. 상술한 계면준위밀도는 도 2의 (E)에 도시한 바와 같이 950℃에서 열산화에 의해 형성된 약 100 nm 두께의 열산화막을 포함하는 기판의 계면준위밀도(2 x 1010 cm-2eV-1 )와 실질적으로 동일하다.
또한 도 2의 (A)에 도시한 바와 같이, 광산화에 의해 형성된 4.3 nm 두께의 SiO2 막(제1 절연막)없이 SiH4 및 N2O계 가스를 사용한 플라즈마 CVD에 의해 형성된 약 100 nm 두께의 제2 절연막(SiO2막)을 포함하는 기판의 계면준위밀도는 2.5 x 1010 cm-2eV-1 이다. 이러한 기판을 600℃에서 2시간 동안 어닐링하더라도, 그의 계면준위밀도는 도 2의 (B)에 도시한 바와 같이 9 x 1010 cm-2eV-1 이다. 따라서, 반도체와 절연막 계면에 광산화막을 제공함으로써 계면의 특성이 현저히 향상된다.
도 3은 본 발명의 실시예에서 계면 주변을 오이거 분석한 몰비를 도시하는 그래프이다. 도 3a는 비교예에서 계면 주변을 오이거 분석한 몰비를 도시하는 그래프이다.
도 3에 도시한 바와 같이, 단결정 실리콘 및 광산화에 의한 이산화실리콘막(제1 절연막) 계면 및 광산화에 의한 실리콘 산화막(제1 절연막) 및 플라즈마 CVD에 의한 실리콘 산화막(제2 절연막) 계면의 질소농도는 각각 1원자% 이하이다.
비교예로서 도 3a에 도시한 바와 같이, 상기 값은 SiH4 및 N2O계 가스를 사용한 플라즈마 CVD에 의해 기판(100)의 (100)면상에 직접적으로 실리콘 산화막을 형성할 때 수득한 5원자%보다 훨씬 향상된 값이다.
실리콘(Si)을 산화시킬 때, Si는 SiO2로 변한다. 이 경우, 부피는 배가된다. 따라서, Si로부터 SiO2로의 전이층이 생긴다. 질소원자가 이러한 전이층을 형성하는 동안에 존재하면, 계면부분이 상당히 다수의 질소원자를 흡수하게되어 고정전하의 양이 계면에서 증가하게된다. 따라서, 질소를 갖지 않는 분위기에서 전이층을 형성하는 것에 의해 계면중의 질소의 양을 감소시킬 수 있음을 고려할 수 있다.
이후, 전기용량측정용 시료에 ±2 MV/cm의 전계를 150℃에서 30분간 인가하고 응력 시험을 실시함으로써 막특성의 신뢰성을 평가하였다.
대조를 위하여, 광산화층없이 PE-CVD(플라즈마 CVD)에 의해 기판의 (100)면상에 제공된 SiO2 막의 경우, 플랫밴드 전압은 초기치 -2.5V, +전압인가시 -2.5V, -전압 인가시 -4.2V이었다. 대조적으로, 본 발명에 따른 막의 경우, 플랫밴드 전압은 초기치 -0.8V, +전압인가시 -0.8V, -전압인가시 -1.2V이었다. 따라서, 시험전후의 본 발명의 기판 변화가 거의 없으므로 신뢰성이 향상되었다.
또한 SiO2막의 탄소농도는 SIMS(Secondary Ion Mass Spectroscopy: 2차 이온 질량분석장치)에 의해 측정하였다. SiH4 및 N2O계 가스를 사용한 플라즈마 CVD에 의해 형성된 SiO2막, 및 본 발명에 따른 광산화에 의해 형성된 SiO2막의 탄소농도는 각각 1 x 1019 원자/cm3 이하이다.
비교예로서, TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 SiO2 막의 경우, 막 형성이 350℃ 이상에서 실시되더라도, 1.1 x 1020 원자/cm3 이하의 탄소농도를 달성하기 어려웠다. 막 형성을 200℃에서 실시한 경우, 탄소농도는 1.2 x 1021 원자/cm3 이다. 비교예와 비교하여, 본 발명의 실시예에서는 탄소농도가 현저히 감소될 수 있었다.
광세정/광산화실(2)에서 크세논 엑시머 램프(11)의 광을 사용한 실시예의 경우, 방정식(1)에 나타낸 바와 같이, 산소원자 라디칼 O(1D)은 산소분자로부터 직접적으로 효과적으로 제조될 수 있다. 산소원자 라디칼 O(1D)은 반도체 표면(기판(100)의 (100)면)을 산화시킨다. 따라서, 크세논 엑시머 램프를 사용한 경우, 오존은 반응에 관여하지 않는다.
저압 수은 램프를 사용한 경우, 방정식(2)에 나타낸 바와 같이, 185 nm 광은 산소분자로부터 오존을 생성하고 또 이 오존은 254-nm 광에 의해 산소원자 라디칼 O(1D)로 변한다. 즉, 2단계 반응이다.
크세논 엑시머 램프는 단일 공정 반응을 유발한다. 따라서, 크세논 엑시머 램프는 저압 수은 램프에 비하여 더욱 효과적으로 산소원자 라디칼 O(1D)을 생성할 수 있어 산화속도가 더 높다. 방정식(1)로 표시된 반응은 175 nm 이하의 파장을 갖는 광을 사용한 경우에 생긴다.
크세논 엑시머 램프
O2 + hν → O(3P) + O(1D) (파장: 172 nm).....(1)
저압 수은 램프
O2 + O(3P) + M → O3 + M (파장: 185 nm).....(2)
O2 + hν → O(1D) + O2 (파장: 254 nm).....(3)
O(3P):3P는 여기상태에서 산소원자이다
O(1D): 1D는 다른 여기상태에서 산소원자이다
M: O2, O(3P) 및 O3이외의 산소 화합물 가스이다
h: 플랑크 상수
ν: 광의 파장
실시예 1에서, 산소원자 라디칼을 제조하는 방법으로서는 산소가스에 광을 조사하였다.
그러나, 산소원자 라디칼은 이온 폭발을 회피하기 위하여 마이크로웨이브, ECR 등에 의해 생성한 플라즈마를 사용하여 반도체로부터 3 cm 이상 거리를 두고 제조될 수 있다. 반도체로부터 3 cm 이상 떨어져 생성된 플라즈마를 이후 "리모트(remote) 플라즈마"라 칭한다.
이후, 산화속도를 향상시키기 위하여 산소가스압력 및 기판온도에 대해 연구하였다.
산소의 광흡수 계수는 172 nm 파장 광에 대해서는 2 x 101 원자-1cm-1 이고, 185 nm 파장 광에 대해서는 1 x 10-1 원자-1cm-1이며, 즉 후자가 전자의 약 200배이다. 따라서, 172 nm 파장 광은 산소원자 라디칼을 직접적으로 보다 효과적으로 제조한다. 즉 다량의 광이 흡수될 수 있다.
산소가스압력이 과도하게 높으면, 예컨대 1 기압으로 하면, 광도입창(12)으로부터 3 mm 이내에서 광이 흡수된다. 따라서, 반도체 표면으로부터 꽤 멀리 떨어진 광도입창(12) 근처에서 산소원자 라디칼이 생성된다. 반대로, 산소가스압이 과도하게 낮으면, 소량의 광이 흡수되어 산소원자 라디칼도 적게 생성된다. 따라서, 반도체 표면 근처에서 산소원자 라디칼을 제조하는 것에 의해 광산화 속도를 증가시키기 위하여 적합한 산소가스압력이 필요하다는 것을 알 수 있다.
도 4는 172 nm 광을 사용하여 300℃의 기판온도에서 30분간 산화를 실시한 경우 산화막의 두께와 산소가스압력 관계를 도시한다.
광도입창(12)에서부터 기판(100)까지의 거리가 25 nm이고 온도가 350℃인 조건하에서 데이터를 수집하였다. 이 데이터는 어느 정도 이론치와 일치하였다. 따라서, 산화속도를 향상시키기 위해서는 광도입창(12)으로부터 기판(100)의 막 표면(100)까지의 거리에 따라 최적값이 달라지긴하지만, 산소가스의 분압이 0.05 내지 50 토르 범위인 것이 바람직하다.
산화는 다음 2가지 모드로 진행한다: "반응속도 결정 공정모드"와 "확산속도 결정 공정모드". 상기 반응속도 결정 공정모드에서 산화속도는 실리콘과 산소의 반응속도에 의해 결정된다. 확산속도 결정 공정모드에서 산화속도는 실리콘 산화막에 확산된 산화종이 실리콘 산화막(SiO2막)과 실리콘(Si) 사이의 계면에 도달하는데 필요한 시간에 의해 결정된다. 기판온도가 증가함에 따라서, 실리콘과 산소의 반응속도도 증가한다. 이 경우, 산화된 막중의 산화종의 확산속도가 특히 증가한다. 따라서, 기판온도가 높을수록 산화속도가 더 높다.
도 5는 산소가스압력이 0.2, 0.5 및 1 토르일 때 30분의 산화결과로서 광산화층의 두께와 기판온도 관계를 도시한다. 챔버온도가 실온에서 200℃로 증가함에 따라 광산화층의 막두께도 증가한다. 200℃에서부터 400℃까지, 광산화 속도는 실질적으로 일정하였다.
도 6은 포리어 변환 적외선 분광계에 의해 측정한 Si-O에 의해 흡수된 적외선의 파수를 도시한다. 도 6으로부터 알 수 있듯이, 파수가 클수록 막질이 더 우수하다. 100℃ 이하 및 500℃ 이상 범위에서는 막질이 감소한다.
따라서, 광산화에 대한 반도체온도는 장치와 기판에 대한 광산화의 영향을 고려하여 예컨대 600℃ 이하, 바람직하게는 100℃ 내지 500℃, 보다 바람직하게는 200℃ 내지 350℃이다.
실시예 1에서, 반도체 온도는 350℃이었다.
광산화막의 두께는 350℃의 기판온도에서 0.5 nm 에서부터 20nm로 변화되었다. 광산화막 및 플라즈마 CVD 막을 함유하는 전체 산화막의 두께는 약 100 nm로 설계되었다. 이 경우, 계면고정전하를 측정하였다. 계면고정전하는 비교예에서 광산화층이 제공되지 않았을 때 5 x 1011 cm-2이었던것과 대조적으로, 광산화층의 두께가 0.5 nm일 때 3 x 1011 cm-2 이었고, 광산화층의 두께가 3 nm일 때 1 x 1011 cm-2이며 또 광산화층의 두께가 20 nm일 때 7 x 1010 cm-2이었다.
따라서, 두께가 0.5 nm 정도로 적은 광산화층이 효과를 가지며, 광산화층의 효과는 약 20 nm 두께에서 실질적으로 포화된다. 포화가 개시되는 막두께는 SiH4 및 N2O 가스의 상술한 SiO2 막에 대한 오이거 분석결과로서 질소분포를 기본하여 산출한 전이층의 막두께인 20 nm에 상응한다. 20 nm 두께의 시편은 시편을 광 강도가 50 mW/cm2인 크세논 엑시머 램프에 의해 5시간 동안 조사하는 것에 의해 제조하였다.
도 7은 광산화층의 막두께와 계면준위밀도 관계를 도시한다. 광산화층이 0.5 nm 두께이면, 계면준위밀도는 감소한다. 따라서, 광산화층의 막두께는 0.5 nm 내지 20 nm 범위인 것이 바람직하다.
도 8은 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 4.3 nm 막두께의 광산화층(SiO2 막)상에 제2 절연막(SiO2막)을 형성한 경우 제2 절연막의 막두께와 플랫밴드 전압(Vfb) 관계와 신뢰성 시험 결과를 도시한다.
신뢰성 시험(±BT 시험: 바이어스 전압·온도시험)에서, ±2 MV/cm의 인가 전압 존재하에서 절연막에 대하여 150℃에서 30분간 전기분해를 실시함으로써 Vfb에서의 변화를 측정하였다.
도 8에서, (A)는 막두께 4.3 nm인 광산화막이 형성된 후 막두께 20 nm의 제2 절연막(SiO2막)이 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 본 발명의 기판의 플랫 밴드 전압을 도시한다.
도 8에서, (B)는 막두께 4.3 nm인 광산화막이 형성된 후 막두께 40 nm의 제2 절연막(SiO2막)이 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 본 발명의 기판의 플랫 밴드 전압을 도시한다.
도 8에서, (C)는 막두께 4.3 nm인 광산화막이 형성된 후 막두께 70 nm의 제2 절연막(SiO2막)이 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 본 발명의 기판의 플랫 밴드 전압을 도시한다.
도 8에서, (D)는 막두께 4.3 nm인 광산화막이 형성된 후 막두께 100 nm의 제2 절연막(SiO2막)이 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 본 발명의 기판의 플랫 밴드 전압을 도시한다.
도 8에서, (E)는 막두께 4.3 nm인 광산화막이 형성된 후 막두께 97 nm의 제2 절연막(SiO2막)이 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성된 후 600℃에서 2시간 동안 어닐링이 실시된 본 발명의 기판의 플랫밴드 전압을 도시한다.
도 8에서, (F)는 막두께 100 nm인 산화막을 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성한 비교예에 따른 기판의 플랫밴드 전압을 도시한다.
도 8에서, (G)는 막두께 100 nm인 산화막을 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 형성한 다음 600℃에서 2시간 동안 어닐링이 실시된 비교예에 따른 기판의 플랫밴드 전압을 도시한다.
도 8에서, (A) 내지 (G)에서, ○는 초기전압을 나타내고, △는 -BT 응력시험을 실시한 후의 전압을 나타내며, 또 ×는 +Bt 응력시험을 실시한 후의 전압을 나타낸다.
Vfb는 막의 전하(예컨대 계면고정전하)를 반영한다. Vfb의 절대치가 적을수록, 막질이 더 좋다. 플라즈마 CVD에서, TEOS 및 O2 가스를 사용하여 형성된 막의 막두께가 작을수록 전형적인 경우에서와 같이 ｜Vfb｜는 더 작다.
도 8의 (B)에 도시한 바와 같이, 막두께가 4.3 nm인 광산화막(SiO2 막) 및 막두께가 40nm인 PECVD(TEOS 및 O2)막 (TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2막)을 포함하는 기판의 경우, Vfb가 -1.3V이고 ΔVfb(BT 시험 전후 사이의 Vfb에서의 변화)는 -0.6V이었다. 상기 값은 도 8의 (G)에 도시한 바와 같이 600℃에서 2시간 동안 어닐링된 광산화층없는 PECVD(TEOS 및 O2)막(100 nm 두께)인 경우에는 Vfb는 -1.3V 그리고 ΔVfb(BT 시험 전후 사이의 Vfb에서의 변화)는 -0.6V에 근접하였다.
도 9는 본 발명의 절연막으로 사용된 광산화막(제1 절연막)상에 제공되거나, 또는 비교예에 따라 반도체상에 제공되는 PECVD(TEOS 및 O2)막(TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2 막)인 제2 절연막의 막두께와 계면준위밀도 관계를 도시하는 그래프이다.
도 9에서, (A)는 막두께 4.3 nm인 광산화막을 형성한 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 20 nm인 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 계면준위밀도를 도시한다.
도 9에서, (B)는 막두께 4.3 nm인 광산화막을 형성한 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 40 nm인 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 계면준위밀도를 도시한다.
도 9에서, (C)는 막두께 4.3 nm인 광산화막을 형성한 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 70 nm인 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 계면준위밀도를 도시한다.
도 9에서, (D)는 막두께 4.3 nm인 광산화막을 형성한 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 100 nm인 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 계면준위밀도를 도시한다.
도 9에서, (E)는 막두께 4.3 nm인 광산화막을 형성한 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 20 nm인 제2 절연막(SiO2막)이 형성된 다음 600℃에서 2시간 동안 어닐링이 실시된 본 발명의 기판의 계면준위밀도를 도시한다.
도 9에서, (F)는 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 100 nm인 산화막이 형성된 비교예에 따른 기판의 계면준위밀도를 도시한다.
도 9에서, (G)는 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 100 nm인 산화막이 형성된 다음 600℃에서 2시간 동안 어닐링이 실시된 비교예에 따른 기판의 계면준위밀도를 도시한다.
도 9에서 (A) 내지 (G)에 따른 기판은 도 8의 (A) 내지 (G)의 기판에 각각 상응한다.
도 9의 (A)에 도시한 바와 같이, 막두께가 4.3 nm인 광산화층 및 막두께 20 nm인 PECVD(TEOS + O2)막을 포함하는 기판의 계면준위밀도는 2 x 1010 cm-2eV -1이었다. PECVD(TEOS + O2)막의 막두께가 더 두꺼울수록, 계면준위밀도는 더 높다. 이는 막두께가 증가함에 따라 막이 형성되는 동안 플라즈마의 조사시간이 연장되게되어 플라즈마 손상이 SiO2/Si 계면을 열화시키기 때문으로 생각된다.
도 10은 본 발명의 절연막으로 사용되는 광산화막상에 제공되거나, 비교예에 따른 반도체에 제공되는 PECVD(TEOS + O2)막((TEOS + O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2 막)인 제2 절연막의 막두께, 전류밀도(J) 및 전계 강도(E)의 관계를 도시하는 그래프이다.
도 10에서, (A)는 막두께가 4.3 nm인 광산화막이 형성된 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 20nm의 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10에서, (B)는 막두께가 4.3 nm인 광산화막이 형성된 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 40nm의 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10에서, (C)는 막두께가 4.3 nm인 광산화막이 형성된 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 70 nm의 제2 절연막(SiO2막)이 형성된 본 발명의 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10에서, (D)는 막두께가 4.3 nm인 광산화막이 형성된 후 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 97 nm의 제2 절연막(SiO2막)이 형성된 다음 600℃에서 2시간 동안 어닐링이 실시된 본 발명의 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10에서, (E)는 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 10 nm의 산화막이 형성된 비교예에 따른 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10에서, (F)는 TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 막두께 100 nm의 산화막이 형성된 다음 600℃에서 2시간 동안 어닐링이 실시된 비교예에 따른 기판의 전류밀도와 전계강도 관계를 도시한다.
도 10의 (A) 내지 (F)의 기판은 도 8의 (A) 내지 (C) 및 도 8의 (E) 내지 (G)에 따른 기판에 각각 상응한다.
도 10의 (B), (C) 및 (D)에 도시한 바와 같이, 막두께가 40nm인 PECVD(TEOS + O2)막이 막두께가 4.3 nm인 광산화막상에 제공되면, 누설전류밀도(전계강도(E)가 2 MV/cm일 때의 전류밀도(J))는 1 x 10-10 Acm-2 이하이었다.
도 10의 (A) 내지 (F)에 도시한 바와 같이, 파괴전압(전류밀도(J)가 1 x 10-8 Acm-2)일때의 전계밀도(E))은, 광산화막에 제공된 PECVD((TEOS + O2)막의 막두께에 상관없이, 8 MVcm-1 이상이었다.
상술한 바와 같이, TEOS + O2 가스를 사용한 플라즈마 CVD에 의해 막두께 4.3 nm인 광산화막상에 막두께 40 nm의 SiO2 막이 형성된 기판(도 10의 (B)에 도시)의 전기특성은 TEOS 가스를 사용한 막 형성(100 nm) 및 약 600℃에서의 어닐링에 의해 수득한 표준 폴리실리콘 TFT 절연막(도 10의 (F)에 도시한 바와 같은 기판)에 비교하여 저온 및 1/2 막두께에도 불구하고 거의 동일하였다.
또한 계면 품질을 개선시키기 위하여, 광산화후, 광세정/광산화실(2)에서의 기판의 온도를 향상시켜 열어닐링을 실시하였다. 기판온도를 350 내지 400℃로 하여 10분 정도 가열을 지속하면, 광산화층의 두께는 3nm이었고, 계면고정전하는 1 x 1011 cm-2로부터 8 x 1010 cm-2로 향상되었다. 이는 Si로부터 SiO2로의 전이층의 결정성이 향상되었기 때문이다. 이 경우, 기판온도는 350 내지 400℃이거나, 이들 온도 이하 또는 이들 온도와 동일할 수 있다.
그러나, 이러한 공정은 시간소모적이다. 그 대안으로서 수소 플라즈마 처리를 연구하였다. 기판(100)을 광세정/광산화실(2)에서 광산화 처리시킨 후, 기판(100)을 용적이 80000 cm3이고 애노드 전극(104)과 캐소드 전극(103)을 포함하고 두 개 전극간의 거리가 2 cm (애노드 전극(104)과 캐소드 전극(103)의 크기는 각각 30 x 30 cm임)인 평행 평판형 전극(110)을 포함하는 수소 플라즈마/막형성실(3)로 이동시켰다. 그후, 기판온도를 350℃, 수소가스의 유량을 1000 sccm, 가스압력을 1.3 토르, 전원전력을 450 W로하고, 또 수소 플라즈마/막형성실(3)의 압력을 0.6 토르로 하여 수소 플라즈마 처리를 3분간 실시하였다.
수소 중량이 적으면, 이온 폭발은 이온 손상을 초래하지 않을 것이다. 또한, 수소는, 전이층에 존재하며 결정구조에 변화를 초래하는, 현수결합을 종단화시켜 결함밀도를 감소시킬 수 있는 이점이 있다. 그후, 유량이 5 sccm인 SiH4 가스 및 유량이 1000 sccm인 N2O 가스를 수소 플라즈마/막형성실(3)에 도입하여 가스압력이 1.3 토르로 유지되고 RF 전원전력이 450 W인 SiO2 막을 제조하였다. 이러한 수소 플라즈마 처리에서, 광산화층의 두께가 3 nm이면, 계면고정전하는 1 x 1011 cm-2에서부터 8 x 1010 cm-2로 향상되었다. 이 경우, 기판온도는 350 내지 400℃이거나, 이들 온도 이하이거나 또는 동일하였다.
다르게는, 본 발명의 목적은 TEOS 및 O2 가스를 사용하여 제2 절연막(SiO2막)을 달성할 수 있을 것이다. 물론, SiH4 및 N2O 가스를 사용한 플라즈마 CVD에 의해 제조된 막은 TEOS 및 O2 가스를 사용하여 제조된 막에 비교하여 막의 탄소농도를 감소시키는 이점을 갖는다.
다음, SiH4 및 N2O 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2 막(제2 절연막)을 굴절률 및 에칭속도에 대하여 평가하였다. 그 결과, 생성한 기판은 100℃ 내지 400℃의 기판온도에서 실용적인 특징을 가지고 있었다.
상술한 결과를 고려하면, 제1 절연막(SiO2 막)을 실시예 1의 광산화에 의해 제조한 다음 SiH4 및 N2O 가스를 사용한 플라즈마 CVD에 의해 100℃ 내지 400℃의 기판 온도에서 SiO2 막을 제조하였다. 그후, 전기특성을 측정할 시편을 제조하여 용량-전압 특성을 측정하였다.
그 결과, 계면고정전하밀도는 1 내지 2 x 1011 cm-2로 실용적인 수준이었고 제2 절연막은 기판온도 100℃ 내지 400℃에서 SiH4 및 N2O 가스를 사용하여 제조될 수 있음이 밝혀졌다.
물론, 제2 절연막은 광 CVD에 의해서도 제조될 수 있다.
(실시예 2)
실시예 1에서, 기판은 단결정 실리콘으로 제조된다. 실시예 2에서는, 실시예 1의 결과를 기초로하여, 액정표시장치용 유리기판상에 형성된 다결정 실리콘 박막 트랜지스터(폴리-Si TFT)에 대해 기재한다.
도 11은 본 발명을 액정표시장치용 n-채널 및 p-채널 다결정 실리콘 박막 트랜지스터의 제조에 이용한 경우 공정흐름을 도시한다. 도 11에서 (a)는 다결정 실리콘 박막 트랜지스터를 제조하기 위한 통상의 수법의 공정흐름도를 도시한다. 도 11에서 (b)는 통상의 수법과는 상이한 본 발명에 따른 공정흐름도의 일부를 도시한다.
도 12 내지 도 12d는 별도의 공정에서 소자의 단면을 도시한다.
유리 기판(200)은 320 nm x 400 nm x 1.1 nm 크기의 유리로 제조되었다.
세정된 유리기판(200)상에, TEOS 가스를 사용한 PE-CVD(플라즈마 CVD)에 의해 막두께 200 nm의 실리콘 산화막(SiO2막)을 형성하여 베이스 코트 막(201)으로 사용하였다(공정 1101). 그후, SiH4 및 H2 가스를 사용한 PE-CVD에 의해 막두께 50 nm의 무정형 실리콘막을 제조하였다(고정 1102). 상기 무정형 실리콘막은 5 내지 15원자%의 수소를 함유하고 있기 때문에, 무정형 실리콘 막에 레이저를 조사하면, 수소는 가스로되어 급속하게 부피가 팽창하게되어 막이 부풀게된다. 따라서, 무정형 실리콘막이 제공된 유리기판(200)을, 수소결합이 절단되는 350℃ 이상으로 약 1시간 동안 가열시켰다(공정 1103).
그후, 크세논 클로라이드(XeCl) 엑시머 레이저 광원으로부터 나온 파장이 308 nm인 펄스 광(670 mJ/펄스)을 광학계에 의해 0.8 mm x 130 mm의 영역을 갖는 광빔(360 mJ/cm2)으로 전환시켜 상기 유리기판(200)상의 무정형 실리콘막에 조사하였다(공정 1104). 무정형 실리콘은 레이저 광을 흡수하여 액상으로 용융되었다. 그후, 무정형 실리콘을 냉각시켜 고상으로 만들어 다결정 실리콘을 수득하였다. 레이저 광은 200 Hz의 펄스광이다. 용융 및 고화는 1-펄스 기간내에 완료된다. 따라서, 레이저를 조사하면 용융 및 고화가 매 펄스마다 반복되게된다. 기판을 이동시키면서 레이저를 조사하면, 대면적의 기판을 결정화시킬 수 있다. 특성의 불균일을 억제시키기 위하여, 개별 레이저 빔의 조사 면적을 95 내지 97.5% 중첩시켜 조사하였다.
상기 다결정 실리콘을 포토리소그래피(공정 1105) 및 에칭(공정 1106)에 의해 소스, 채널 및 드레인을 갖는 섬모양 다결정 실리콘(216)으로 패터닝하여, n-채널 TFT 영역(202), p-채널 TFT 영역(203) 및 화소 TFT 영역(204)을 형성하였다(도 12). 그후, 폴리-Si TFT에 있어서 가장 중요한 계면 및 절연막의 형성에 본 발명을 적용한다.
도 13은 단일 가공형 광산화를 이용한 박막 제조 장치 및 플라즈마 CVD를 이용한 박막 제조장치를 포함하는 조합된 박막 제조장치인 본 발명에 따른 절연막 제조를 위한 제조장치(1300)를 개략적으로 도시한다.
베이스 코트막(201)상에 섬모양 다결정 실리콘(216)을 갖는 유리기판(200)을 로드실(1321)에 도입한후 진공으로 배기시키는 것에 의해 게이트 밸브(1301A)를 개방시켰다. 그후, 게이트 밸브(1301B)를 개방하고, 유리기판(200)을 광세정 실(1322)로 전달시킨 다음 게이트밸브(1301B)를 닫았다. 기판(200)을 350℃로 가열된 기판 지지체(1305)상에 놓았다. 그후, 실리콘 표면(섬모양 다결정 실리콘(216))의 표면)에 합성석영 창(1321A)을 통하여 광원으로서 크세논 엑시머 램프(1311A)로부터 172 nm 파장광을 조사함으로써 실리콘 표면을 광세정처리시켰다(공정 1151). 상기 경우, 광원으로서는 저압 수은 램프가 광세정에 사용될 수 있지만, 엑시머 램프(1311A)가 세정효과가 더 높다. 합성석영창(1312A)을 나온 직후의 광조사 강도는 60 mW/cm2이었고, 창(1312A)으로부터 실리콘표면까지의 거리는 25 mm로 유지시켰다. 이러한 조사를 2 내지 3분간 실시하여 반도체 표면(실리콘 표면(216))에 부착된 유기물질을 분해시킨다. 즉 광세정한다. 더구나, 플루오르 또는 수소가스가 이러한 광세정 동안 유입되면, 재현성이 우수한 세정효과를 얻을 수 있다.
그후, 게이트 밸브(1301C)를 개방하고, 기판(200)을 광산화실(1323)(제1 절연막에 대한 제1 반응실)로 옮긴 다음 게이트 밸브(1301C)를 닫았다. 그후, 기판(200)을 350℃로 가열된 기판 지지체(1305)상에 놓고, 산소 가스를 광산화실(1323)에 공급하여 광산화실(1323)의 압력을 5토르로 유지시켰다. 산소 가스는 크세논 엑시머 램프(1311B)로부터 방사된 172 nm 파장광에 조사되면 직접적으로 또 효과적으로 고반응성 산소원자 라디칼로 분해되었다. 이러한 산소원자 라디칼은 섬모양 다결정 실리콘(216)을 산화시켜 게이트 절연막(205)(제1 절연막)으로될 SiO2 광산화막을 생성한다(공정 1152). 3분 동안 두께가 약 3 nm인 제1 게이트 절연막(205)(제1 절연막)을 성장시켰다.
그후, 계면개선 어닐링처리를 실시하였다. 이를 위하여, 게이트 밸브(1301D)를 개방하고, 유리 기판(200)을 수소 플라즈마실(1324) 및 게이트 밸브(1301D)로 옮겼다. 기판온도를 350℃, H2 가스의 유량을 1000 sccm, 가스압력을 1.3 토르로 유지시키고, 수소 플라즈마실(1324) 내부 압력을 0.6 토르로하고 또 RF 전원전력을 450 W로하여, 광산화막에 대하여 3분간의 수소 플라즈마 처리를 실시하였다(공정 1153).
그후, 유리기판(200)을 막형성실(1325)(제2 절연막을 형성하기 위한 제2 반응실)로 이동시킨 다음 기판온도를 350℃로 가열하였다. SiH4 가스의 유량을 30sccm, N2O의 유량을 6000 sccm, 막형성실(1325)의 내부압력을 2 토르, 그리고 RF 전원전력을 450 W로하여 플라즈마 CVD에 의해 SiO2 막의 제2 게이트 절연막(206) (제2 절연막)을 제조하였다(공정 1154). 3분간에 걸쳐 막두께가 97 nm인 제2 게이트 절연막(206)을 제조하였다.
그후, 기판(200)을 언로드실(1326)로 이동시키고, 기판(200)을 다시 제거하였다(도 12a 참조).
본 발명의 제조장치(1300)에 따르면, 광세정(공정 1151), 광산화(공정 1152), 계면개선 어닐링(공정 1153) 및 플라즈마 CVD(공정 1154) 공정에 의한 제1 게이트 절연막(205) 형성을 생산성 감소없이 진공에서 연속적으로 실행할 수 있었다. 그러므로, 반도체와 제1 절연막(205)간의 만족스런 계면을 형성함과 동시에 실용적이고 두꺼운 절연막을 신속하게 제조할 수 있었다.
그후, 종래와 동일한 공정에 의해 폴리-Si TFT를 형성하였다.
기판(100)을 기판온도 350℃에서 2시간 동안 질소가스 존재하에서 어닐링처리시켜 SiO2 막의 고밀도 제1 게이트 절연막(205)을 제조하였다. 이러한 고밀도 처리는 고밀도 SiO2 막을 제조하여 누설전류와 파괴전압을 향상시켰다.
그후, 스퍼터링에 의해 막두께가 100 nm인 Ti 막을 배리어 금속으로서 성막한 후 두께 400 nm의 Al막을 스퍼터링에 의해 형성하였다(공정 1109). 이 Al 금속층을 포토리소그래피 패터닝 처리(공정 1110 및 1111)하여 게이트 전극(207)을 형성하였다.
포토리소그래피 공정에 이어, p-채널 TFT(250)만을 포토레지스트로 피복하였다(공정 1112). 그후, 이온 도핑법에 의해 게이트 전극(207)을 마스크로 하여 인을 80 keV에서 6 x 1015/cm2를 n-채널 TFT(260)의 n+ 소스 및 드레인 접촉부(209)에 도핑하였다(공정 1113).
포토리소그래피 공정에 이어, n-채널 TFT 영역(202) 및 화소 TFT 영역(204)의 n-채널 TFT(260)를 포토레지스트로 피복하였다(공정 1114). 이온 도핑에 의해 게이트 전극(207)을 마스크로 사용하여 붕소를 60 keV에서 붕소농도 1 x 1016/cm2를 p-채널 영역(203)중의 p-채널 TFT(250)의 P+ 소스 및 드레인 접촉부(210)에 도핑하였다(공정 1115).
그후, 기판온도를 350℃로 하여 기판(200)을 2시간 동안 어닐링처리(공정 1116)시켜 도핑된 인과 붕소이온을 활성화시켰다. 그후, TEOS 가스를 사용한 플라즈마 CVD에 의해 SiO2의 층간절연막(208)을 형성하였다(도 12b)(공정 1117).
그후, 제2 게이트 절연막(206) 및 층간절연막(208)에 패터닝에 의해 n+ 소스 및 드레인 접촉부(209) 및 P+ 소스 및 드레인 접촉부(210)에 콘택트 홀을 제공하였다(공정 1118 및 1119). 두께가 100 nm인 Ti막을 스퍼터링에 의해 배리어 금속(도시되지 않음)으로 제공하고 또 400 nm 두께의 Al막을 스퍼터링에 의해 제공하였다(공정 1120). 소스 전극(213) 및 드레인 전극(212)을 포토리소그래피 패터닝에 의해 형성하였다(도 12c)(공정 1121 및 1122).
또한, 두께가 300 nm인 SiO2의 보호막(211)을 플라즈마 CVD에 의해 형성하였다(공정 1123). ITO 화소전극(214)(이하에 설명함)에 대한 콘택트 홀을 패터닝에 의해 화소 TFT(204) 영역의 n-채널 TFT(260)의 드레인부(212)에 형성하였다(공정 1124 및 1125).
그후, 기판온도가 350℃이고, H2 가스의 유량이 1000 sccm이고, 가스압력이 1.3 토르이고 또 RF 전원전력이 450 W인 제조장치(1300)에서 3분간 수소 플라즈마 처리를 실시하였다(공정 1126).
그후, 기판을 다른 반응실로 옮긴 다음 두께 150 nm의 ITO 막을 형성하였다(공정 1127). 이 ITO 막을 포토리소그래피 패터닝처리시켜 화소전극(214)을 형성하였다(공정 1128 및 1129). 따라서, TFT 기판(215)을 완전히 형성하였다(도 12d)(공정 1130).
칼러 필터가 제공된 상기 TFT 기판(215)과 유리기판(도시되지 않음)에 폴리이미드를 도포한 다음 러빙(rubbing)처리하였다. 이들 기판을 서로 부착시켰다. 부착된 기판을 패널형태로 절단하였다(공정 1131).
이들 패널을 진공조에 도입하였다. 접시에 부어진 액정에 각 패널을 침지시켰다. 각 조(bath)에 공기를 도입시켜 공기압력이 액정으로하여금 패널에 들어가도록한다. 이러한 흡입물을 수지로 밀봉시켜 액정 패널을 완성하게된다.
그후, 편광판을 액정패널에 부착시켜 주변회로, 백라이트, 베젤 등과 부착함으로써 액정 모듈을 완성하였다(공정 1132).
이러한 액정 모듈은 개인용 컴퓨터, 모니터, 텔레비전, 휴대용 단말기 등에 사용될 수 있다.
실시예 2에서는 실리콘 산화막과 다결정 실리콘(섬모양 다결정 실리콘) 계면 특징 및 절연막 벌크 특징을 개선시켰다. 그에 의해, 실시예 2의 TFT의 임계전압은, SiO2 막이 광산화층(광산화막)없이 플라즈마 CVD에 의해 형성된 비교예에 서 1.9V ± 0.8V인 것에 비하여, 1.5V±0.6V로 개선되었다. 임계전압의 변화는 감소되어 수율을 향상시켰다. 더구나, 구동전압이 감소되어 전력 소모를 10% 감소시켰다. 광세정 및 광산화에 의해 청정한 SiO2/Si(실리콘 산화막 및 다결정 실리콘) 계면이 형성될 수 있으므로, Na 이온 등의 오염이 방지될 수 있고 또 임계전압의 변화도 감소될 수 있어 신뢰성이 향상되었다.
(실시예 3)
실시예 1에서는 기판용 물질로서 단결정 실리콘을 사용하였다. 실시예 2에서는 액정표시장치에 사용된 n-채널 및 p-채널 다결정 실리콘 박막 트랜지스터의 제조에 본 발명을 적용하였다. 실시예 3에서는 플라스틱 기판상에 형성된 n-채널 및 p-채널 다결정 실리콘 박막 트랜지스터의 제조에 본 발명을 적용하였다. 이후에서는 예컨대 플라스틱 기판을 설명한다. 본 발명은 이것에 한정되지 않는다. 수지 기판을 사용할 수도 있다.
도 14는 플라스틱 기판상에 n-채널 및 p-채널 다결정 실리콘 박막 트랜지스터의 제조에 본 발명을 적용할 때의 공정흐름을 도시하는 다이아그램이다.
도 14의 (a)는 플라스틱 기판상에 다결정 실리콘 박막 트랜지스터를 제조하기 위한 통상의 수법의 공정 흐름을 도시한다. 도 14의 (b)는 도 14의 (a)에 도시한 통상의 수법과는 상이한 본 발명의 공정 흐름의 일부를 도시한다. 도 14는 다결정 실리콘 박막 트랜지스터가 유리 기판이 아니라 플라스틱 기판상에 제공되는 점에서 도 12와 상이하다.
먼저, 20 nm 두께 및 127 nm x 127 nm 크기의 폴리에테르 술폰(PES) 기판을 플라스틱 기판의 팽창을 방지하기 위하여 200℃에서 15시간 동안 어닐링하였다.
그후, 플라스틱 기판으로부터 방출되는 가스 및 약품에 의한 손상을 방지하기 위하여 이면에 스퍼터링법에 의해 200℃에서 300 nm 두께의 SiO2 막을 형성하였다.
플라스틱 기판의 상면에, 진공으로 유지시키면서 스퍼터링에 의해 베이스 코트 막으로서 400 nm 두께의 SiO2 막 및 50 nm 두께의 무정형 실리콘 막을 연속적으로 생성하였다(공정 1401 및 1402). 상기 경우, 스퍼터링에 의한 무정형 실리콘막은 수소를 함유하지 않기 때문에, 탈수소 어닐링이 필요치않다.
그후, 크세논 클로라이드(XeCl) 엑시머 레이저 광원으로부터 파장 308 nm의 펄스광(670 nJ/펄스)을, 광학계에 의해 0.8 mm x 130 mm 영역을 갖는 광빔으로 전환(360 mJ/cm2)시켜 플라스틱 기판상의 무정형 실리콘막에 기판을 이동시키면서 조사하여 플라스틱 기판의 전면을 결정화시켰다(공정 1403). 이 경우, 레이저 빔의 조사 영역을 97.5% 중첩시켜 조사하였다. 또한 베이스 코트막의 막두께를 300 nm 이상으로 하는 것에 의해 펄스 광에 의한 플라스틱 기판의 손상없이 무정형 실리콘 막을 결정화(다결정 실리콘)할 수 있다.
생성한 다결정 실리콘을 포토리소그래피 및 에칭에 의해 섬모양 다결정 실리콘으로 패터닝하였다(공정 1404 및 1405).
그후, 폴리-Si TFT에 결정적으로 중요한 계면 및 절연막 형성에 본 발명을 적용하였다. 이 경우, 절연막은 실시예 1에서 동일한 제조장치(50)(도 1)를 이용하여 제조하였다.
게이트 밸브(101A)를 개방한 후, 베이스 코트막상의 섬모양 다결정 실리콘을 갖는 PES의 플라스틱 기판(100)을 로드실(1)에 도입하고 진공으로 배기시켰다. 게이트 밸브(101B)를 개방한 후, 플라스틱 기판(100)을 광세정/광산화실(2)(제1 절연막을 제조하기 위한 제1 반응실)로 옮기고 게이트 밸브(101B)를 닫았다. 플라스틱 기판(100)을 200℃의 온도로 가열된 기판 지지체(105)상에 놓았다. 그후, 합성 석영창(12)을 통하여 크세논 엑시머 램프(11)로부터 172 nm 파장의 광을 실리콘 표면(섬모양 다결정 실리콘의 표면)에 조사시키고 실리콘 표면을 광세정처리시켰다(공정 1451). 이 경우, 합성석영창(12)으로부터 나온 직후 광조사 강도는 60 mW/cm2이었고, 창(12)으로부터 실리콘 표면까지의 거리는 25 mm로 유지시켰다.
*그후, 광산화실(2)내부의 압력을 5 토르로 유지시키면서 광세정/광산화실(2)에 산소가스를 공급하였다. 산소가스는 크세논 엑시머 램프(11)로부터 방사된 172 nm 파장 광에 의해 직접적이고 효과적으로 고반응성 산소원자 라디칼로 분해되었다. 상기 산소원자 라디칼은 섬모양 다결정 실리콘을 산화시켰다. 1분간의 반응에 의해 약 3 nm 두께의 실리콘 산화막을 제조하였다(공정 1452).
그후, 게이트 밸브(101C)를 개방하고, 플라스틱 기판(100)을 수소 플라즈마/막형성실(3)(제2 절연막을 형성하기 위한 제2 반응실)로 옮겼다. 기판온도가 200℃이고, H2 가스유량이 1000 sccm이며, 가스압력을 1.3 토르로 유지시키고 또 RF 소스 전압을 450W로 하여 광산화막을 3분간 수소 플라즈마 처리시켰다(공정 1453).
그후, 동일한 수소 플라즈마/막형성실(3)에서, 기판온도를 200℃로하고, SiH4 가스의 유량을 5 sccm으로 하며, N2O 가스의 유량을 1000 sccm으로 하고, 가스압력을 1.3 토르로하고 또 RF 소스전력을 450 W로 하여 플라즈마 CVD에 의해 SiO2막을 제조하였다(공정 1454). 3분간의 반응에 의해, 막두께가 97 nm인 SiO2막을 제조하였다.
나머지 공정(공정 1407 내지 1429)에서, 기판온도를 200℃ 이하로 한 이외에는 실시예 2와 기본적으로 동일한 공정(공정 1108-1130)에 의해 폴리-Si TFT를 제조하였다. 액정을 형성하는 공정(공정 1430) 및 모듈을 형성하는 공정(공정 1431)은 실시예 2에서의 공정(공정 1131 및 1132)과 기본적으로 동일하다.
상술한 플라스틱 기판을 포함하는 액정모듈은 경량이고, 유연하며 부서지지 않으며 개인용 컴퓨터, 모니터, 텔레비전, 휴대용 단말기 등에 사용될 수 있다.
본 발명은 재료로서는 실시예 1의 단결정 실리콘, 실시예 2의 유리 기판상의 다결정 실리콘, 실시예 3의 플라스틱 기판상의 다결정 실리콘 등에 사용될 수 있다.
또한 실시예 2 및 3의 박막 트랜지스터 이외에, 본 발명은 종래기술에서는 실현불가능했던 단결정 실리콘 또는 다결정 실리콘 물질로된 실리콘 재료와 실리콘 산화막 계면에서의 고정전하 밀도가 1 x 1011 cm-2 이하, 계면준위밀도가 1 x 1011 cm-2eV-1 이하, 질소농도가 1 원자% 이하, 또 실리콘 재료중의 탄소농도가 1 x 1020 원자/cm3 이하인 반도체장치를 제조하는데 적용될 수 있다. 따라서, 본 발명은 예컨대 단결정 실리콘 MOS 트랜지스터와 같은 다양한 유형의 반도체 장치에 적용될 수 있다.
또한 본 발명은 단결정 실리콘 또는 다결정 실리콘의 반도체 표면이 산소원자 라디칼을 함유하는 분위기에서 산화되는 반응실, 및 제1 절연막을 외부 공기에 노출시키지 않고 퇴적에 의해 제1 절연막상에 제2 절연막이 형성되는 다른 반응실을 포함하는 장치를 제공한다. 이러한 장치는 종래에는 없던 제조장치이다.
본 발명의 제조방법에 따르면, 기판온도 600℃ 이하의 온도에서 단결정 실리콘 및 다결정 실리콘으로된 반도체 표면이 산소원자 라디칼에 의해 플라즈마 손상없이 고속으로 산화된다. 따라서, 반도체와 게이트 절연막 간의 양호한 계면을 형성하는 것과 함께 실용적이고 두꺼운 절연막을 신속하게 형성할 수 있다. 이 때문에 상기 방법에 의해 형성된 다결정 실리콘 TFT는 값싸며 특성도 향상된다. 또한 양호한 계면특성이 재현성 좋게 실현될 수 있어 특성의 불균일이 감소되는 것과 함께 수율도 향상되었다.
또한 종래의 반도체장치는 유리, 금속호일 또는 수지 기판상에 제공된 실리콘 박막과 실리콘 산화막을 포함한다. 종래의 반도체장치중에서, 고정전하 밀도가 1 x 1011 cm-2 이하, 계면준위밀도가 1 x 1011 cm-2 eV-1 이하이고 또 질소농도가 1원자% 이하이고 실리콘 박막중의 탄소농도가 1 x 1020 원자/cm3 이하인 특성을 전부 만족하는 반도체장치는 없었다. 본 발명은 이러한 반도체장치를 최초로 제공한다. 따라서, 본 발명은 박막 트랜지스터 이외의 많은 고성능 반도체장치의 제조를 위해 적용될 수 있다.
다양한 다른 변화는 당업자에게 공지되어 있으며 본 발명의 범위와 정신을 벗어나지 않고 당업자에 의해 실시될 수 있다. 따라서, 본 명세서에 첨부된 특허청구범위는 그 기재내용에 한정되는 것이 아니라, 넓게 해석되어야할 것이다.
도 1은 본 발명의 일실시예에 따른 절연막 형성장치를 도시하는 다이아그램,
도 1a는 상이한 유형의 2개의 절연막을 형성하는 순서를 도시하는 다이아그램,
도 2는 본 발명 및 비교예에서 계면준위밀도를 도시하는 그래프,
도 3은 본 발명의 일실시예에서 계면 주변을 오이거(Auger) 분석한 몰비를 도시하는 그래프,
도 3a는 비교예에서 계면 주변을 오이거 분석한 몰비를 도시하는 그래프,
도 4는 산소가스압력과 광산화막의 막두께(SiO2 막) 관계를 도시하는 그래프,
도 5는 기판온도와 광산화막의 막두께 관계를 도시하는 그래프,
도 6은 포리어 변환 적외선 분광계에 의해 측정한 Si-O 결합에 기인한 적외선 흡수의 파수에 대한 기판 온도를 도시한 그래프,
도 7은 본 발명에 따른 절연막으로 사용된 광산화막(SiO2 막)의 막두께와 계면준위밀도 관계를 도시하는 그래프,
도 8은 본 발명의 절연막으로 사용된 광산화막(SiO2 막)상에 제공되거나 비교예에 따라 반도체상에 제공된 PECVD(TEOS+O2)막(TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2막)인 제2 절연막의 막두께와 플랫밴드 전압(Vfb) 관계 및 신뢰성 시험결과(±BT 시험 바이어스 전압·온도 시험)를 도시하는 그래프,
도 9는 본 발명의 절연막으로 사용된 광산화막(제1 절연막)상에 제공되거나 비교예에 따라 반도체상에 제공된 PECVD(TEOS+O2)막(TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2막)인 제2 절연막의 막두께와 계면준위밀도 관계를 도시하는 그래프,
도 10은 본 발명의 절연막으로 사용된 광산화막상에 제공되거나 비교예에 따라 반도체상에 제공된 PECVD(TEOS+O2)막(TEOS 및 O2 가스를 사용한 플라즈마 CVD에 의해 제조된 SiO2막)인 제2 절연막의 막두께, 전류밀도(J) 및 전계강도(E) 관계를 도시하는 그래프,
도 11은 본 발명을 유리기판상의 다결정 실리콘 박막 트랜지스터 제조에 적용한 경우의 공정흐름을 도시하는 다이아그램,
도 12 내지 도 12d는 본 발명을 다결정 실리콘 박막 트랜지스터 제조에 적용한 경우의 장치의 단면도,
도 13은 본 발명의 실시예 2에 따라 절연막을 제조하는 장치를 도시하는 다이아그램,
도 14는 본 발명을 플라스틱 기판상에 다결정 실리콘 박막 트랜지스터 제조에 적용한 경우 공정 흐름을 도시하는 다이아그램. 절연막의 형성방법, 반도체, 산소원자 라디칼, 크세논 엑시머 램프
*도면의 주요부분에 대한 부호의 설명
2...광세정/광산화실 3...수소 플라즈마/막형성실
11...크세논 엑시머 램프 100, 200...기판
101...게이트밸브 110...평행편판형전극
201...베이스 코트막 202...n-채널 TFT 영역
203...p-채널 TFT 영역 209, 210...소스/드레인 접촉부
204...화소 TFT 영역 212...드레인 전극
123...소스 전극 214...화소 전극
216...다결정 실리콘 215...TFT 기판
205, 206...게이트 절연막 208...층간절연막
1321a, 1312a...합성 석영창 1322, 1323...광세정실
1301...게이트 밸브

Claims (3)

  1. 반도체 상에 절연막을 형성하는 전 공정에서 기판 온도가 600℃ 이하이며,
    반도체 표면을 산소원자 라디칼을 포함하는 분위기 중에서 산화시킨 산화막으로 이루어진 제1 절연막을 형성하는 제1 반응실, 및
    상기 제1 절연막이 형성된 반도체를 대기에 노출시키지 않은 채로 퇴적법에 의해 상기 제1 절연막 상에 제2 절연막을 형성하는 제2 반응실을 포함하는, 반도체상에 절연막을 형성하기 위한 장치.
  2. 제1항에 있어서, 제1 반응실에서는, 산소가스를 함유하는 분위기에 파장이 175 nm 이하인 광을 조사함으로써 생성된 산소원자 라디칼에 의해 반도체 표면이 산화되는 것을 특징으로 하는 반도체 상에 절연막을 형성하기 위한 장치.
  3. 제2항에 있어서, 제1 반응실에서는, 산소가스를 함유하는 분위기에 파장이 172 nm이고 크세논 엑시머 램프로부터 방사된 광을 조사함으로써 생성된 산소원자 라디칼에 의해 반도체 표면이 산화되는 것을 특징으로 하는 반도체 상에 절연막을 형성하기 위한 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671296B2 (en) * 2000-10-10 2003-12-30 Spectrasensors, Inc. Wavelength locker on optical bench and method of manufacture
US6587484B1 (en) * 2000-10-10 2003-07-01 Spectrasensor, Inc,. Method and apparatus for determining transmission wavelengths for lasers in a dense wavelength division multiplexer
WO2003049173A1 (fr) * 2001-12-07 2003-06-12 Tokyo Electron Limited Procede de nitruration de film isolant, dispositif a semi-conducteur et son procede de production et dispositif et procede de traitement de surface
JP2003224117A (ja) * 2002-01-31 2003-08-08 Advanced Lcd Technologies Development Center Co Ltd 絶縁膜の製造装置
US20030224619A1 (en) * 2002-06-04 2003-12-04 Yoshi Ono Method for low temperature oxidation of silicon
US6551947B1 (en) * 2002-06-04 2003-04-22 Sharp Laboratories Of America, Inc. Method of forming a high quality gate oxide at low temperatures
US7342429B2 (en) * 2003-09-11 2008-03-11 International Business Machines Corporation Programmable low-power high-frequency divider
JP2005285830A (ja) * 2004-03-26 2005-10-13 Dainippon Printing Co Ltd ゲート絶縁膜の形成方法及び薄膜トランジスタの製造方法並びに薄膜トランジスタ
KR100609065B1 (ko) * 2004-08-04 2006-08-10 삼성전자주식회사 산화막 형성 장치 및 방법
US7316942B2 (en) * 2005-02-14 2008-01-08 Honeywell International, Inc. Flexible active matrix display backplane and method
JP2007048968A (ja) * 2005-08-10 2007-02-22 Mitsui Eng & Shipbuild Co Ltd ゲート絶縁膜及びその製造方法
KR101063102B1 (ko) * 2006-05-22 2011-09-07 도쿄엘렉트론가부시키가이샤 실리콘 산화막의 형성 방법 및 형성 장치
JP2008021838A (ja) * 2006-07-13 2008-01-31 Dainippon Printing Co Ltd 有機半導体素子の製造方法
JP5283147B2 (ja) * 2006-12-08 2013-09-04 国立大学法人東北大学 半導体装置および半導体装置の製造方法
JP5096437B2 (ja) * 2009-09-28 2012-12-12 株式会社ジャパンディスプレイイースト 有機ｅｌ表示装置
CN102629592A (zh) * 2012-03-23 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US9530975B2 (en) * 2012-09-24 2016-12-27 Wake Forest University Method of making an organic thin film transistor
CN102856392B (zh) * 2012-10-09 2015-12-02 深圳市华星光电技术有限公司 薄膜晶体管主动装置及其制作方法
JP6106024B2 (ja) 2013-05-21 2017-03-29 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法及び薄膜トランジスタ
US9558932B2 (en) * 2014-06-17 2017-01-31 California Scientific, Inc. Lateral wafer oxidation system with in-situ visual monitoring and method therefor
KR101491762B1 (ko) * 2014-07-16 2015-02-11 성균관대학교산학협력단 박막 증착 장치 및 방법
JP6415918B2 (ja) * 2014-09-29 2018-10-31 国立研究開発法人物質・材料研究機構 シリコン表面パッシベーション方法、表面パッシベーション処理されたシリコンの製造方法、及び、太陽電池の製造方法
JP7143660B2 (ja) * 2018-07-18 2022-09-29 サンケン電気株式会社 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
TW260806B (ko) * 1993-11-26 1995-10-21 Ushio Electric Inc
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
KR0175017B1 (ko) * 1995-10-23 1999-04-01 윤종용 알루미나 형성장치 및 알루미나 마스크를 이용한 식각 방법
US5998838A (en) * 1997-03-03 1999-12-07 Nec Corporation Thin film transistor
TW462093B (en) * 1997-03-05 2001-11-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device having a thin insulative film
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US6162707A (en) * 1998-05-18 2000-12-19 The Regents Of The University Of California Low work function, stable thin films
US20020009861A1 (en) * 1998-06-12 2002-01-24 Pravin K. Narwankar Method and apparatus for the formation of dielectric layers
KR100308213B1 (ko) * 1999-02-12 2001-09-26 윤종용 반도체 장치를 위한 저유전 층간 절연막의 제조 방법
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6337289B1 (en) * 1999-09-24 2002-01-08 Applied Materials. Inc Method and apparatus for integrating a metal nitride film in a semiconductor device
US6248618B1 (en) * 1999-10-12 2001-06-19 Chartered Semiconductor Manufacturing Ltd. Method of fabrication of dual gate oxides for CMOS devices
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6380104B1 (en) * 2000-08-10 2002-04-30 Taiwan Semiconductor Manufacturing Company Method for forming composite gate dielectric layer equivalent to silicon oxide gate dielectric layer

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