KR100512683B1 - 절연막 제조장치 - Google Patents

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KR100512683B1
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유키히코 나카타
카즈후미 아즈마
테쯔야 오카모토
마사시 고토
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가부시끼가이샤 에키쇼 센탄 기쥬츠 가이하쯔 센터
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Abstract

본 발명에 따른 절연막 제조장치는 광투과창에 의한 빛의 감소를 저감(低減)하고, 처리기판을 대형화할 수 있으면서 산화속도를 향상할 수 있는 절연막 제조장치를 제공하기 위한 것이다. 적어도 산소를 포함하는 N2+O2 혼합가스(10) 중에, 크세논 엑시머 램프(1)에서의 빛을 조사(照射)하여 형성한 산소원자 활성종을 이용하고, 기판(6)의 반도체 표면을 산화하여 상기 표면에 절연막을 형성하는 절연막 제조장치에서 크세논 엑시머 램프(1)에서의 빛을 흡수하지 않는 질소가스(3)로 대기압에 봉입된 광원부(2) 내의 상태의 압력과 기판(6)의 표면부의 N2+O2 혼합가스(10) 상태의 압력을 거의 동일하게 유지하는 가스 도입구(8) 및 가스 배출구(9)를 갖는 것에 관한 것이다.

Description

절연막 제조장치{Manufacturing Apparatus of an Insulation Film}
발명의 분야
본 발명은 적어도 산소를 포함하는 상태에서, 광원에서의 빛을 조사하여 형성한 산소원자 활성종을 이용하고, 반도체 표면을 산화하여 상기 반도체 표면에 절연막을 형성하는 절연막 제조장치에 관한 것이다.
발명의 배경
예를 들면 MOS(Metal Oxide Semiconductor) 구조를 갖는 전계효과 트랜지스터(FET: Field Effect Transistor), 다결정 실리콘 박막 트랜지스터 등에 이용되는 반도체와 절연막과의 조합 구조를 형성하기 위해 반도체상에 절연막이 형성된다.
FET는 LSI(대규모 직접회로)에 널리 이용되고 있지만 상기 LSI의 고성능화 때문에, 저온에서 형성할 수 있는 얇고 양호한 절연막과 양호한 반도체-절연막 계면특성이 요구되고 있다.
단결정 실리콘 표면에 절연막을 형성하는 경우에 있어서, 종래에는 700℃에서 1000℃의 고온에서 열산화하는 방법이 일반적이었다. 열산화에서는 반도체의 표면에서 내부를 향해 산화반응이 진행된다. 이 때문에 반도체 표면의 열산화로 형성된 산화 실리콘막으로 이루어지는 절연막(예를 들면 게이트 절연막)과 반도체와의 계면이 원래의 반도체 내측에 형성되기 때문에, 원래의 반도체 표면상태에 따른 영향을 받지 않고 매우 양호한 계면이 형성되는 장점이 있다.
그러나 상기 절연막의 형성에서는 고온에서 처리하기 때문에, 실리콘 웨이퍼에 뒤집힘이 발생하기 쉽다. 저온으로 처리하면 뒤집힘은 개선되지만 산화속도가 급격히 저하하고 실용적이지 못하다. 또한 절연막을 플라즈마 CVD(Chemical Vapor Deposit ion)로 막(膜)을 형성하는 방법이 있지만, 양호한 계면특성을 형성하기 어렵다. 가장 심각한 문제는 플라즈마에 의한 이온 손상을 피할 수 없다는 것이다.
한편 액정 표시장치의 부분에서는 대형화, 고정밀화, 고기능화에 따라 스위치 소자로서 이용되는 박막 트랜지스터(TFT: Thin Film Transistor)의 고정밀화에 대한 요구가 엄격해지고 있으며, 종래의 비결정질 실리콘막을 이용한 TFT를 대신하여 폴리 실리콘(다결정 실리콘(Poly-Si))막을 이용한 TFT에 대한 필요성이 높아지고 있다. TFT의 성능과 신뢰성을 좌우하는 게이트 절연막은 플라즈마 CVD 방법으로 형성된다. 그러나 게이트 절연막을 플라즈마 CVD 방법으로 막을 형성하면 상술한 바와 같이 플라즈마에 의한 손상을 피할 수 없고, 특히 트랜지스터의 한계값 전압을 고정밀도로 제어할 수 없는 문제가 발생한다. 폴리 실리콘 TFT에 자주 이용되는 TEOS(Tetra Ethyl Ortho Silicate)와 O2와의 혼합가스를 이용하여, 플라즈마 CVD 방법으로 막을 형성한 SiO2막은 가스원료에 포함되는 탄소가 막 중에 포함되어 있으며, 350℃ 정도 이상으로 형성하여도 탄소농도를 1.1 x 1020원자/㎤이하로 하는 것은 어렵다. 특히 형성막 온도를 200℃ 정도로 할 경우 막 중의 탄소농도는 1.1x1021 원자/㎤로 1자리수 증가하기 때문에, 막 형성 온도를 저온화하는 것이 어렵다.
또한 SiN4와 N2O계 가스를 이용한 플라즈마 CVD 방법으로 막을 형성한 경우 계면부에 질소농도가 1원자% 이상으로 매우 많이 포함되며, 고정 전하 밀도를 5x1011cm-2이하로 할 수 없고, 게이트 절연막으로서 사용할 수 없었다.
또한 플라즈마 CVD 방법에 의한 이온 손상을 감소시키고 고품질의 절연막을 얻는 방법으로서 ECR(Electron Cycrotron Resonance) 플라즈마 CVD 방법과 산소 플라즈마에 의한 산화법 등이 개발되고 있다. 그러나 반도체 표면 가까이서 플라즈마를 이용하기 때문에 이온 손상을 완전히 피하는 것은 어렵다.
또한 예를 들면 특개평 4-326731호 공보에 개시되고 있는 바와 같이, 오존을 포함하는 상태에서 산화하는 방법도 제안되고 있다. 그러나 빛에 의해서 오존을 만들고 그 오존을 광분해하여 산소원자 활성종을 형성하는 2단계 반응 때문에, 효율이 나쁘고 산화속도가 느리다.
한편 엑시머 램프의 광을 이용하여 250℃의 저온에서 실리콘을 산화하는 연구도 이루어지고 있다(J. Zhang et al., A.P.L., 71(20), 1997, P2964).
또한 산소가스를 포함하는 상태에서 크세논(Xe) 엑시머 램프의 빛을 조사함으로서 형성된 산소원자 활성종에서 반도체의 표면을 산화시키고, 반도체의 표면에 제1층의 절연막을 형성한 후, 제2층의 절연막을 TEOS+O2 가스 또는 SiH4+N2O 가스를 이용하여 플라즈마 CVD 방법에 의해서 막을 형성하는 방법이 보고되고 있다.((1) Y. Nakata, T. Okamoto, T. Hamada, T. Itoga and Y. Ishii: Proceedings of Int. Conf. on Rapid Thermal Processing for Future Semiconductor Devices(2001), (2) Y. Nakata, T. Okamoto, T. Hamada, T. Itoga and Y. Ishii: Proceedings of Int. Workshop on Gate Insulator 2001(2001), (3) Y. Nakata, T. Okamoto, T. Hamada, T. Itoga and Y. Ishii: Proceedings of Asia Display/IDW' 01 p.375(2001), (4) 나카타 유키히코, 이토가 타카시, 이시이 히로시: 2001년 춘계 제48회 응용 물리학 관계 연합 강연회(동경))
빛을 이용하여 산소원자 활성종을 생성하는 방법은 이온 손상이 없고 양호한 계면을 형성할 수 있는 커다란 특징을 가지고 있다. 그러나 이하에서 서술한 바와 같은 광산화의 장치상의 문제가 있다.
도 8은 종래의 광산화에 의한 절연막 제조장치의 개략 단면도이다.
번호 801은 광원인 크세논 엑시머 램프, 802는 광원부(램프 하우스), 803은 광원부(802) 내에 거의 대기압 하에서 봉입된 질소가스(N2가스), 804는 합성 석영으로 이루어지는 광투과창, 805는 진공 반응실(진공조), 806은 기판, 807은 기판대, 808은 진공을 나타낸다.
도 8에 나타내는 종래의 장치와 같이 크세논 엑시머 램프(801)에서 발산되는 파장 172nm의 빛이 기판대(807)에 의해서 기판(806)을 포함하고 있는 반응실(805)에 입력되어, 기판(806)상의 반도체 표면이 산화되어, 상기 표면에 절연막이 형성된다.
크세논 엑시머 램프(801)에서의 파장의 빛은 공기중에 나오면 진공중의 산소분자를 산소원자 활성종으로 분해하여, 수mm 두께의 진공층에서 흡수된다. 이 때문에 통상 합성 석영으로 이루어지는 광투과창(804)을 설치한 광원부(램프 하우스)(802)내에 파장 172nm의 광을 흡수하지 않은 질소가스(803)를 대략 대기압으로 채워서 광의 흡수를 회피하게 된다. 또한 형성된 절연막 중의 불순물을 감소하기 위해서 산화의 목적으로 기판(806)을 설치한 반응실(805) 내를 진공 배기한 후, 산소가스를 도입하여 원하는 압력으로 유지하고, 빛을 광투과창(804)을 통해서 조사하고, 상기 빛에 의해서 산소분자를 분해하고 산소원자 활성종을 발생시켜서, 상기 반도체 표면의 산화를 실행하여 산화막이 형성된다.
이 경우 광투과창(804)에는 대기압에 가까운 압력과 거의 진공에 가까운 압력과의 가스 압력차, 결국 약 1kg/㎠의 힘이 든다. 이 때문에 광투과창(804)의 두께를 상술한 것과 같은 힘에 견딜 수 있는 두께로 할 필요가 있다.
하기 표1에 나타내는 바와 같이 광투과창(804)을 직경 300mm의 원에서 250mm각의 크기로 하면 광투과창(804)의 두께는 약 30mm 필요하게 된다.
도 9는 광의 파장과 합성 석영판(두께 1mm, 10mm, 30mm)의 광 투과율과의 관계를 나타내는 도면이다.
그러나 도 9에 나타내는 바와 같이 합성 석영판의 파장 172nm의 빛에 대한 투과율은 합성 석영판의 두께를 증가시키면 급격하게 저하하고, 30mm의 두께의 경우 약 30%로 된다. 결국 유효하게 사용할 수 있는 빛이 1/3이하로 되고, 산화속도가 대폭으로 저하하는 문제가 있었다. 더 나아가 1m각 정도의 대형 기판의 제조장치의 경우, 합성 석영의 두께가 지나치게 두껍게 되거나 실현 불가능했다.
창 크기 직경 6인치 직경 300mm 250mm 각도 300mm 각도
합성 석영판 두께 4.3mm 30mm 30.6mm 36.8mm
투과율 45% 30% 30% 25.6%
파장 172nm의 빛
본 발명의 목적은 광투과창에 의한 빛의 감소를 저감하고 처리기판을 대형화할 수 있으면서, 산화속도를 향상할 수 있는 절연막 제조장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해서 본 발명에 있어서는 특허 청구의 범위에 기재하도록 하는 구성을 하고 있다.
즉 청구항 1기재의 절연막 제조장치는 적어도 산소를 포함하는 상태 중에 광원에서의 빛을 조사하여 형성한 산소원자 활성종을 이용하여, 반도체 표면을 산화시켜 상기 반도체 표면에 절연막을 형성하는 절연막 제조장치에 있어서 상기 광원부의 상태의 압력과 상기 반도체 표면부의 상태의 압력을 거의 대등하게 유지하는 것을 특징으로 한다.
청구항 1기재의 절연막 제조장치는 광원 상태의 압력과 반도체 표면부 상태의 압력을 대략 동등하게 유지하여 광투과창을 얇게 할 수 있기 때문에, 광투과창에 의한 빛의 감소를 저감하고 처리기판을 대형화 할 수 있으면서 산화속도를 향상할 수 있다.
또한 청구항 2기재의 절연막 제조장치는 청구항 1기재의 절연막 제조장치에서 상기 광원과 상기 반도체 표면부와의 사이에 상기 광원에서의 빛을 투과하는 광투과창이 설치되고, 상기 광원의 상태는 상기 광원에서의 빛을 흡수하지 않는 가스에 의해서 대기압으로 되어 있으며, 적어도 산소와 상기 광원에서의 빛을 흡수하지 않는 가스를 포함하는 혼합가스에 의해서 상기 반도체 표면부의 상태를 대기압으로 하는 수단을 갖는 것을 특징으로 한다.
청구항 2기재의 절연막 제조장치는 압력격벽이 불필요하다.
또한 청구항 3기재의 절연막 제조장치는 청구항 2기재의 절연막 제조장치에 있어서 상기 반도체 표면부의 상태가 외부 기체와 접속되어 상기 혼합가스를 이용하여 상기 반도체 표면부의 상태가 대기압으로 유지되는 것을 특징으로 한다.
청구항 3기재의 절연막 제조장치는 압력격벽이 불필요하다.
또한 청구항 4기재의 절연막 제조장치는 청구항 3기재의 절연막 제조장치에 있어서, 복수의 상기 기판을 재치하고 상기 광원부의 하부로 이동시키는 수단을 갖는 것을 특징으로 한다.
청구항 4기재의 절연막 제조장치는 시스템 효율을 향상할 수 있다.
또한 청구항 5기재의 절연막 제조장치는 청구항 1기재의 절연막 제조장치에 있어서 상기 광원 및 상기 반도체 표면부의 양쪽 상태를 압력차 없이 감압하는 수단과, 상기 광원 및 상기 반도체 표면부의 양쪽 상태를 압력차 없이 대기압으로 되돌리는 수단을 갖는 것을 특징으로 한다.
청구항 5기재의 절연막 제조장치는 상태를 감압하기 때문에, 기판에의 불순물의 혼합을 회피할 수 있다.
또한 청구항 6기재의 절연막 제조장치는 청구항 5기재의 절연막 제조장치에 있어서, 상기 광원과 상기 반도체 표면부와의 사이에 투명판이 설치되고, 상기 광원 및 상기 반도체 표면부의 양쪽 상태의 압력차가 없도록 유지되는 것을 특징으로 한다.
청구항 6기재의 절연막 제조장치는 투명판에 의해서 광원에서 발생하는 불순물이 기판에 혼합되는 것을 피할 수 있다.
또한 청구항 7기재의 절연막 제조장치는 청구항 1기재의 절연막 제조장치에 있어서, 상기 광원이 저온 램프인 것을 특징으로 한다.
청구항 7기재의 절연막 제조장치는 저온 수은 램프를 이용하기 때문에 소비전력이 적다.
또한 청구항 8기재의 절연막 제조장치는 청구항 1기재의 절연막 제조장치에 있어서 상기 광원이 크세논 엑시머 램프인 것을 특징으로 한다.
청구항 8기재의 절연막 제조장치는 효율이 좋은 크세논 엑시머 램프를 이용하기 때문에, 산화속도가 빠르고 시스템 효율을 향상할 수 있다.
또한 청구항 9기재의 절연막 제조장치는 청구항 1기재의 절연막 제조장치에 있어서 상기 기판을 수납하고, 상기 광원 상태의 압력과 상기 반도체 표면부의 상태의 압력을 대략 대등하게 하고 상기 절연막을 형성하기 위한 반응실과 상기 기판을 수납하고, 상기 절연막상에 제2의 절연막을 퇴적법에 의해서 형성하는 제2의 반응실을 포함하는 복수개의 반응실과 복수개의 상기 반응실간에 상기 기판을 대기로 노출하지 않고 이동시키는 수단을 갖는 것을 특징으로 한다.
청구항 9기재의 절연막 제조장치는 예를 들면, 광세정 공정, 광산화 공정, 계면 개선 어닐닝 공정 및 퇴적법에 의한 형성막 공정 등을 연속적으로 진공중에서 생산성을 떨어뜨리지 않고 실행할 수 있다.
이하 도면을 이용하여 본 발명의 실시 형태에 대해서 상세하게 설명한다. 더욱이 이하에서 설명하는 도면에서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복된 설명은 생략한다.
실시의 형태1
도 1은 본 실시 형태 1의 절연막 제조장치의 개략 단면도이다.
번호 1은 파장 172nm의 빛을 발하는 광원인 크세논 엑시머 램프, 2는 광원부(램프 하우스), 3은 광원부(2) 내에 거의 대기압에서 봉입된 질소가스(N2가스), 4는 합성 석영으로 이루어지는 광투과창, 5는 반응실, 6은 기판, 7은 기판대, 8은 가스 도입구, 9는 가스 배출구, 10은 대략 대기압의 N2+O2 혼합가스, 11은 공기를 나타낸다. 본 실시의 형태(1)에서는 기판(6)으로서 단결정 Si기판을 이용한 예를 나타낸다.
본 실시의 형태(1)에서는 적어도 산소를 포함하는 상태(여기서는 N2+O2 혼합가스(10)) 중에 크세논 엑시머 램프(1)에서의 빛을 조사하여 형성한 산소원자 활성종을 이용하여, 기판(6)의 반도체 표면을 산화하여 상기 표면에 절연막을 형성하는 절연막 제조장치에 있어서 광원부(2) 내의 상태(광원부(2) 내에 거의 대기압에 봉입되어, 크세논 엑시머 램프(1)에서의 빛을 흡수하지 않는 질소가스(3))의 압력과 기판(6) 표면부의 상태(N2+O2 혼합가스(10))의 압력을 거의 동등하게 유지하는 수단(N2+O2 혼합가스(10)를 거의 대기압으로 도입하는 가스 도입구(8)와 공기(11)를 배출하는 가스 배출구(9)를 포함한다)을 갖는다.
또한 광원부(2)와 기판(6)의 표면부과의 사이에 크세논 엑시머 램프(1)에서의 빛을 투과하는 광투과창(4)이 설치되고, 광원부(2) 내의 상태는 크세논 엑시머 램프(1)에서의 빛을 흡수하지 않는 질소가스(3)에 의해서 대기압으로 되어 있으며, 산소와 크세논 엑시머 램프(1)에서의 빛을 흡수하지 않는 가스를 포함하는 혼합가스에 의해서 기판(6)의 표면부의 상태를 대기압으로 하는 수단(가스 도입구(8) 및 배출구(9))을 갖는다.
우선 (100)면(面), P형, 10∼15Ωcm의 직경 6인치의 원형의 단결정 Si기판(6)을 세정한 후, 광산화실 즉 반응실(5)에 기판이 이동된다. 히터로 온도를 300℃로 한 기판대(7)에 기판(6)은 세트되고, 기판(6)의 온도는 300℃로 유지된다.
다음으로 N2+O2 혼합가스(10)로서 산소가스(0.5sccm), 질소가스(760sccm)가 가스 믹싱 박스(gas mixing box)를 통해서 가스 도입구(8)에서 반응실(5)에 유출되어, 가스 배출구(9)에서 공기(11)가 추출된다. 공기(11)와 N2+O2 혼합가스(10)가 재치한 상태로 될 때까지 약 10분 필요했다.
그 후 파장 172nm의 크세논 엑시머 램프(1)의 빛의 조사에 의해서, 상기 산소가스는 직접 효율적으로 분해되어 반응성이 높은 산소원자 활성종이 생성된다. 이 경우 산소가스 분압은 약 70Pa로 되어 있다. 이 산소원자 활성종에 의해서 기판(6)의 (100)면이 산화된다. 90 분간 두께 약 4.3nm의 광산화에 의한 산화막(SiO2막)이 형성되었다. 본 실시의 형태(1)에서의 조사광 강도는 기판(6)의 위치에서 11mW/㎠였다. 또한, 광투과창(4)과 기판(6)과의 거리는 5mm였다. 광원으로서 크세논 엑시머 램프(1)를 사용하는 것에 의해서 시스템 효율을 향상할 수 있다.
다음으로 터널 전류를 없애고 반도체-절연막 계면순위를 측정하기 쉽도록, 다른 CVD 장치를 이용하여 상기 산화막이 형성된 기판(6)상에 SiH4 가스와 N2O가스에 의해서, 제2의 절연막(SiO2막)이 두께 약 94nm의 막을 형성했다. 그 후 기판(6)의 (100)면상에 막을 형성한 제2의 절연막의 SiO2 막상에 알루미늄막이 스퍼터(sputter)법에 의해서 막을 형성한 후, 포토리소그래피(photolithography)법에 의해서 알류미늄막으로 이루어지는 직경 0.8nm의 원형 도트패턴이 다수 형성되어, 전기 용량 측정용 시료가 만들어졌다. 이 시료를 이용하여 용량-전압 특성이 측정되었다.
그 결과 계면 고정 전하 밀도는 1x1011cm-2이고 이 값은 열산화막(기판(6)의 (100)면을 열산화하여 막을 형성하는 SiO2막)과 동등하였다.
반응실(광산화실)(5) 내의 크시논 엑시머 램프(1)를 이용한 본 실시의 형태(1)에서는 하기 반응식(1)에 나타내는 바와 같이, 산소에서 직접 산소 원자 활성종 O(1D)를 효율적으로 형성할 수 있다. 이 산소원자 활성종 O(1D)이 반도체층의 표면(기판의 (100)면)을 산화한다. 이와 같이 크세논 엑시머 램프(1)를 이용한 경우는 오존은 반응에 관여하지 않는다.
한편 광원에 저압 수은 램프를 이용한 경우는 하기 반응식(2)에 나타내는 바와 같이, 185nm의 빛이 산소에서 오존을 만들어서, 그 오존이 254nm의 빛으로 산소원자 활성종 O(1D)를 형성한다. 결국 2단계의 반응이다.
크세논 엑시머 램프(1)의 한쪽이 저압 수은 램프와 비교해서 1단계 반응이기 때문에, 매우 효율적으로 산소원자 활성종 O(1D)를 형성할 수 있고, 산화속도가 빠르다는 장점이 있다. 더욱이, 반응식(1)의 반응이 일어나는 것은 175nm 이하의 파장의 빛을 이용한 경우이다.
크세논 엑시머 램프
O2+hν →O(3P)+O(1D) (파장 172nm) (1)
저압 수은램프
O2+O(3P)+M→O3+M(파장 185nm) (2)
O3+hν→O(1D)+O2(파장 254nm) (3)
O(3P): 3P순위 여기(勵起) 상태에 있는 산소원자
O(1D): 1D순위 여기 상태에 있는 산소원자
M: O2, O(3P), O3 이외의 산소 화합물 가스
h: 프랭크(Frank) 정수
ν: 빛의 파장
산화에는 실리콘과 산소와의 반응 속도에 의해서 산화속도가 결정되는 「반응율속」과 산화류가 산화막을 확산하여 산화 실리콘막(SiO2막)과 실리콘(Si)과의 계면에 도달하는 속도에 의해서 산화속도가 결정되는 「확산율속」과의 2개의 모드가 있다. 기판온도의 상승에 의해서 실리콘과 산소와의 반응속도도 상승하지만, 특히 산화종이 산화막 중심을 확산하는 속도가 커진다. 이 때문에, 기판온도를 상승한 쪽이 산화속도는 향상한다. 장치 및 기판에의 영향을 고려하여 광산화 시의 반도체 온도는 100℃에서 500℃의 범위가 적당하고, 특히 200℃에서 350℃가 최적이다. 본 실시의 형태(1)에서는 반도체 온도는 300℃로 했다.
본 실시의 형태(1)에서는 광산화 장치에 있어서 광원부(2) 내의 상태의 압력과 기판(6)의 표면부의 상태의 압력을 거의 동등하게 유지함으로서 광투과창(4)을 얇게 할 수 있기 때문에, 광투과창(94)에 의한 빛의 감소를 저감하고 처리하는 기판(6)을 대형화 할 수 있으면서 산화속도를 향상할 수 있다. 또한 광원부(2) 내의 상태 및 기판(6)의 표면부의 상태의 각 압력은 대기압이기 때문에, 압력격벽이 불필요하다. 또한 광원으로서 저온 수은 램프를 사용하는 경우는 소비전력이 적다.
실시의 형태(2)
도 2는 실시의 형태(2)의 절연막 제조장치의 개략 단면도이다.
12는 반응실, 13은 복수의 기판(6)을 실어서, 화살표(A) 방향으로 이동시키는 벨트이다.
본 실시의 형태(2)에서는 기판(6)의 표면부가 외부 기체와 접속되어 N2+O2 혼합가스(10)를 이용하여 기판(6)의 표면부의 상태가 대기압으로 유지되어 있다. 또한 복수의 기판(6)을 재치하고 광원부(2)의 하부로 이동시키는 수단인 벨트(13)가 설치되어 있다.
상기 실시의 형태(1)의 경우에서 조사광 강도는 기판(6)의 위치에서 11mW/㎠였다. 조사광 강도 60mW/㎠의 크세논 엑시머 램프가 시판되어 있다. 또한 계면특성의 개선효과가 나오는 광산화막의 최저두께는 약 1nm이다. 이 때문에 조사광 강도 60mW/㎠의 크세논 엑시머 램프를 이용하면 약 1분 이내에 필요한 산화막이 형성된다.
이 때문에 도 2에 나타내는 바와 같이 대기에 개방된 벨트로(爐) 즉, 화살표(A) 방향으로 이동하는 벨트(13)를 이용하여 기판(6)을 반응실(광산화실)(12)에 이동시키면서, 빛에 의해서 산화막을 형성할 수 있다. 본 실시의 형태(2)에서는 광원부(2) 내의 상태 및 기판(6)의 표면부의 상태의 각 압력은 대기압이기 때문에, 압력격벽이 불필요하고 또한 시스템 효율을 향상할 수 있다.
실시의 형태(3)
도 3은 실시 형태(3)의 절연막 제조장치의 개략 단면도이다.
15는 진공 반응실(진공조)이다.
본 실시의 형태(3)에서는 광원부(2) 내의 상태 및 기판(6)의 표면부의 상태를 감압하는 수단(가스 배기 수단. 도시하지 않음)과 광원부(2) 내의 상태 및 기판(6) 표면부의 상태를 대기압으로 되돌리는 수단(가스 도입 수단. 도시하지 않음)이 설치되어 있다. 본 실시의 형태(3)에서는 상태를 감압하기 때문에, 기판(6)에의 불순물의 혼합을 회피할 수 있다.
상기 실시 형태(1, 2)에서는 산화반응을 일으키는 기판(6)의 표면부를 거의 대기압으로 유지한 경우이다. 이것에 대해서 산화막 중에의 불순물의 혼합을 피할 수 있기 때문에, 반응실(15) 내를 진공으로 배기하는 방법이 있다. 도 3에 나타내는 바와 같이 크세논 엑시머 램프(1) 자체가 진공 반응실(1) 내에 설치된다. 이렇게 하여 감압 시 및 반응 시 등의 모든 경우에 크세논 엑시머 램프(1)의 상태와 기판(6)의 표면부의 상태와의 압력차가 없으며 또한 광투과창 자체가 없다. 이 경우 기판(6)의 세트 후 진공 배기하여 산소가스를 도입하고 반응실(15) 내의 압력을 약 70Pa로 유지하고 크세논 엑시머 램프(1)에서 빛을 조사하여 산화막이 형성된다.
실시의 형태(4)
도 4는 실시 형태(4)의 절연막 제조장치의 개략 단면도이다.
번호 16은 광원의 크세논 엑시머 램프(1)와 기판(6)과의 사이에 설치된 투명판을 나타낸다.
본 실시의 형태(4)에서는 광원부(2)와 기판(6)의 표면부와의 사이에 투명판(16)이 설치되어, 광원부(2) 내의 상태와 기판(6)의 표면부의 상태와는 투명판(16)의 외측에서 연통되어 있고, 광원부(2) 내의 상태와 기판(6)의 표면부의 상태와의 압력차가 없도록 유지되어 있다. 본 실시의 형태(4)에서는 광원(1)과 기판(6)과의 사이에 투명판(16)을 설치하여 램프 전극에서 발생하는 불순물이 기판(6)에 혼합되는 것을 회피할 수 있는 효과가 있다.
실시의 형태(5)
상기 실시 형태(1, 2, 3, 4)는 단결정 실리콘을 기판에 이용한 예이지만, 유리기판상에 형성하는 액정 표시용의 다결정 실리콘 박막 트랜지스터(Poly-Si TFT)의 제작공정을 설명한다.
도 5는 본 발명을 액정 표시 장치용의 n채널형, p채널형의 다결정 실리콘 박막 트랜지스터에 적용한 경우의 진행흐름 도면, 도 6(a)∼(e)는 각 프로세스에 있어서의 소자 단면도이다.
유리기판(200)(도 6)으로서 크기 320nm x 400nm x 1.1nm의 유리판이 이용되었다.
도 6(a)에 나타내는 바와 같이, TEOD 가스를 이용하여, PE-CVD 방법(플라즈마 CVD 방법)에 의해서 세정한 유리기판(200)상에 두께 200nm의 산화 실리콘막(SiO2막)이 베이스 코트막(201)으로 형성되었다(도 5의 S1).
그 후 SiH4 및 H2 가스를 이용하여 PE-CVD 방법에 의해서 비결정질 실리콘 막이 두께 50nm 막을 형성했다(S2).
이 비결정질 실리콘막은 5∼15 원자%의 수소를 포함한다. 이 때문에, 이 막에 직접 레이저가 조사되면, 상기 수소가 기체로 되어 상기 막은 급격하게 체적 팽창하여 불어 날아간다. 이 때문에 비결정질 실리콘 막이 형성된 유리기판(200)을 수소의 결합이 단절되는 350˚C 이상으로 약 1시간 유지하여 수소를 방출했다(S3).
그 후 크세논 클로라이드(XeCl) 엑시머 레이저 광원에서 파장 308nm의 펄스광(670mJ/펄스)가 광학계에 의해서 0.8mm x 130mm로 형성하여 360mJ/㎠의 강도로 상기 유리기판(200)상의 비결정질 실리콘막에 조사되었다. 비결정질 실리콘은 레이저광을 흡수하여 용융하여 액상이 된 후, 온도가 내려가 고체화되어 다결정 실리콘을 얻을 수 있었다. 레이저광은 200Hz의 펄스이고 용융 및 고체화는 1펄스의 시간 내에서 종결한다. 이 때문에 레이저 조사에 의해서 1펄스마다 용융+고체화를 반복하게 된다. 유리기판(200)을 이동시키면서 레이저 조사에 의해서 큰 면적의 결정화가 가능하게 된다. 분산의 특성을 억제하기 위해서, 개개의 레이저광의 조사영역을 95∼97.5% 중합(重合)하여 조사가 이루어졌다(S4).
이 다결정 실리콘층을 포토리소그래피 공정(S5)과 에칭공정(S6)에 의해서 도 6(a)에 나타내는 바와 같이 소스, 채널, 드레인에 대응하는 도상(島狀) 다결정 실리콘층(216)에 패턴을 이루어서, n채널 TFT 영역(202), p채널 TFT 영역(203), 화소부 TFT 영역(204)이 형성되었다.(여기까지 도 6(a)).
이 후 Poly-Si TFT의 가장 중요한 계면 및 절연막 형성(S7)에 본 발명을 적용한다.
도 7은 이것에 이용한 매엽식(枚葉式)의 광산화법에 의한 박막 형성장치와 플라즈마 CVD 방법에 의한 박막 형성장치와의 융합형 박막 형성장치인 본 발명의 절연막 제조장치의 개략을 나타내는 단면도이다.
번호 1은 크세논 엑시머 램프, 4는 합성 석영으로 이루어지는 광투과창, 21은 로드부, 22는 광세정실, 23은 광산화실, 24는 수소 플라즈마실, 25는 형성막부, 26은 언로드부, 200은 기판, 101a∼101g는 게이트 밸브, 102는 히터, 103은 캐소드 전극, 104는 아노드 전극, 105는 기판대를 나타낸다.
도 7의 장치는 유리기판(200)을 수납하여 광산화에 의해서 절연막을 형성하기 위한 반웅실인 광산화실(23)과 유리기판(200)을 수납하고, 절연막상에 제2의 절연막을 퇴적법에 의해서 형성하는 제2의 반응실인 형성막부(25)를 포함하는 복수개의 반응실과 복수개의 상기 반응실간에서 기판(200)을 대기에 노출하지 않고 이동시키는 수단인 게이트 밸브(101a∼101g) 등을 갖는다.
상기의 베이스 코트막(201)(도 6(a))상에 도상(島狀) 다결정 실리콘층(216)을 갖는 유리기판(200)을 게이트 밸브(101a)를 열고 로드부(21)(도 7)에 도입한 후, 진공에 배기하여 게이트 밸브(101b)를 열고 광세정실(22)에 이동시켜서 게이트밸브(101b)를 닫는다. 온도를 350℃로 한 기판대(105)에 기판(200)을 세트한 후, 광원인 크세논 엑시머 램프(1)에서 172nm의 파장의 빛을 합성 석영의 광투과창(4)을 통해서, 실리콘 표면(도상(島狀) 다결정 실리콘층(216)의 표면)으로 조사하는 것에 의해서 실리콘 표면이 광세정 된다(S8).
이 반응실 즉, 광세정실(22)에 있어서는 크세논 엑시머 램프(1)부와 유리기판(200)부에 압력을 동일하게 유지하기 위해서 관통하는 부분이 설치되어 있다. 여기서 광원으로서는 저압 수은 램프에서도 광세정이 가능하지만 엑시머 램프(1)의 쪽이 세정효과가 높다. 광투과창(4)을 나온 곳의 광조사 강도는 60mW/㎠로 광투과창(4)에서 실리콘 표면까지의 거리는 25mm로 유지되었다.
그 후 게이트 밸브(101c)가 열려서 유리기판(200)은 광산화실(23)(제1의 절연막을 형성하기 위한 제1의 반응실)에 이동되고 게이트 밸브(101c)가 닫혀진다. 이 광산화실(23)에 있어서는 크세논 엑시머 램프(1)부와 유리기판(200)부에 압력을 동일하게 유지하기 위해서 관통하는 부분이 설치되어 있다. 그리고 온도를 350℃로 된 기판대(105)에 기판(200)(도시하지 않음)이 세트되어, 상기 광산화실(23)내에 산소가스가 도입되어, 상기 광산화실(23) 내가 70Pa로 유지된다. 더욱이 파장 172nm의 빛을 발하는 크세논 엑시머 램프(1)의 빛에 의해서 효율적으로 산소가스가 직접 반응성이 높은 산소원자 활성종으로 분해되어, 이 산소원자 활성종에 의해서 도상 다결정 실리콘층(216)이 산화되어, 게이트 절연막(205)(도 6(b). 제1의 절연막)으로 이루어지는 SiO2를 구성하는 광산화막이 형성된다. 3분간 막 두께 약 3nm의 제1 게이트 절연막(205)(제1의 절연막)이 형성되었다(S9).
그 후 계면 개선 어닐 처리로서 게이트 밸브(101d)가 열려서, 유리기판(200)은 수소 플라즈마실(24)에 이동되어 게이트 밸브(101d)가 닫혀진다. 기판온도를 350˚C, H2가스를 가스 유량 1000sccm, 가스압을 173 Pa(1.3 Torr)로 유지하고, 수소 플라즈마실(24)내의 압력을 80Pa(0.6Torr)로서 RF 전원전력을 450W로, 광산화막에 대해서 3분간의 수소 플라즈마 처리가 행해졌다(S10).
다음으로 게이트 밸브(101e)는 열리고 형성막부(25)(제2의 절연막을 형성하기 위한 제2의 반응실)에 유리기판(200)이 이동된 후, 게이트 밸브(101e)가 닫히고 기판온도를 350˚C, SiH4 가스유량을 30sccm, N2O 가스유량을 6000sccm, 형성막부(25) 내의 압력을 267Pa(2Torr), RF 전원전력을 450W로 하고, 플라즈마 CVD 방법에 의해서 SiO2막으로 이루어지는 제2의 게이트 절연막(206)(제2의 절연막)이 막을 형성하였다. 3분간 막 두께 97nm의 제2 게이트 절연막(206)이 막을 형성하였다(S11).
그 후 게이트 밸브(101f)가 열려서 유리기판(200)이 언로드부(26)에 이동된 후, 게이트 밸브(101f)는 닫히고 게이트 밸브(101g)가 열려서 유리기판(200)이 방출되었다(도 6(b)).
도 7에 나타내는 본 실시 형태(5)의 절연막 제조장치에 의해서 광세정 공정(S8), 광산화 공정(S9), 계면 개선 어닐 공정(S10) 및 플라즈마 CVD 방법에 의한 제1 게이트 절연막(205)의 형성막 공정(S11)을 연속적으로 진공중에서 생산성을 떨어뜨리지 않고 실행할 수 있다. 이것에 의해서 반도체(도상 다결정 실리콘층(216))와 제1 게이트 절연막(205)과의 양호한 계면을 형성하면서 두껍게 실용적으로 견딜 수 있는 절연막을 빠르게 형성할 수 있었다.
그 후는 종래와 동일한 공정에 의해서 Poly-Si TFT를 형성하였다.
우선 유리기판(200)을 기판온도 350℃로 2시간 질소가스 중에서 어닐을 함으로서 SiO2막으로 이루어지는 제1 게이트 절연막(205)의 고밀도화를 실행한다(S12). 고밀도화 처리로 SiO2막의 밀도가 높게 되고 리크(leak)전류와 내압이 향상한다.
그 후 스퍼터법에 의해서 Ti를 베리어 금속으로서 100nm 막을 형성한 후, 동일한 형태로 스퍼터법에 의해서 A1이 400nm 막을 형성하였다(S13). 이 A1으로 이루어지는 금속층을 포토리소그래피법(S14)에 의해서 패턴을 이루고(S15), 도 6(c)에 나타내는 바와 같이 게이트 전극(207)이 형성되었다.
그 후 포토리소그래피 공정에서 p채널 TFT(250)만이 포토레지스터(도시하지 않음)로 덮였다(S16). 다음으로 이온 도핑법에 의해서 게이트 전극(207)를 마스크로 하여 인(燐)이 80KeV 및 6x1015/㎠로 n채널 TFT(260)의 n+소스·드레인 콘택트부(210)에 도핑되었다(S17).
그 후 포토리소그래피 공정에서 n채널 TFT 영역(202) 및 화소부 TFT 영역(204)의 n채널 TFT(260)가 포토레지스토로 덮여서(S18), 이온 도핑법에 의해서 게이트 전극(207)을 마스크로 하여 붕소가 60KeV, 6x1016/㎠로 p채널 영역(203)(도 6(a))의 p채널 TFT(250)(도 6(c))의 p+소스·드레인 콘택트부(210)에 도핑되었다(S19).
그 후 유리기판(200)을 기판온도 350℃로 2시간 어닐하고 이온 도프한 인(燐)과 붕소가 활성화되었다(S20). 그리고 TEOS 가스를 이용한 플라즈마 CVD 방법으로 SiO2로 이루어지는 층간 절연막(208)이 형성되었다(S21)(도 6(c)).
다음으로 제2 게이트 절연막(206)과 층간 절연막(208)에 포토리소그래피 공정(S22) 및 에칭공정(S23)으로 n+소스·드레인 콘택트부(209) 및 P+소스·드레인 콘택트부(210)에의 콘택트 홀이 도 6(d)에 나타내는 바와 같이 패턴을 이루게 되었다. 그리고 Ti를 베리어(barrier) 금속(도시하지 않음)으로서 막 두께 100nm 스퍼터한 후, A1을 막 두께 400nm 스퍼터하고(S24) 포토리소그래피법(S25) 및 에칭공정(S26)에 의해서 소스 전극(213)과 드레인 전극(212)이 패턴을 이루었다(도 6(d)).
더욱이 도 6(e)에 나타내는 바와 같이 플라즈마 CVD 방법으로 SiO2막으로 이루어지는 보호막(211)을 막 두께 300nm막을 형성하고(S27), 화소부 TFT(204) 영역(도 6(a))의 n채널 TFT(260)(도 6(c))의 드레인부(212)에 ITO로 이루어지는 화소전극(214)(후술한다)과의 접속용의 콘택트 홀이 포토리소그래피 공정(S28) 및 에칭공정(S29)으로 패턴을 이루었다.
그 후 매양식(枚樣式) 멀티 챔버 스퍼터 장치내에서 기판온도 350℃, H2 가스유량을 1000sccm, 가스압을 173Pa(1.3Torr), RF 전원전력을 450W로 3분간 수소 플라즈마 처리가 행해졌다(S30).
그 후 유리기판(200)은 다른 반응실에 이동시켜서, ITO가 150nm 막을 형성했다(S31). ITO를 화소전극(214)으로서 포토리소그래피 공정(S32) 및 에칭(S33)으로 패턴을 이루는 것에 의해서 TFT 기판(215)이 완성되어(도 6(e)), 기판 검사가 행해졌다(S34).
이 TFT 기판(215) 및 컬러 필터가 형성된 유리기판(도시하지 않음)에 대해서 폴리이미드를 도포하고 문지른(rubbing) 후, 이들의 기판이 서로 붙여졌다. 그 후 이 서로 붙여진 기판은 각 패널로 분단되었다.
이들의 패널을 진공조에 넣어서 주입된 액정 가운데 패널의 주입구를 담그어서, 진공조에 공기를 도입하여 그 압력으로 액정이 패널에 주입되었다. 그 후 주입구를 수지로 봉입함으로서 액정 패널은 완성되었다(S35).
그 후 편향판의 부착과 주변회로, 백라이트, 베젤 등의 부착에 의해서 액정 모듈이 완성되었다(S36).
이 액정 모듈은 퍼스컴, 모니터, 텔레비젼, 휴대용 단말기 등에 사용할 수 있다.
이 때 TFT의 한계값 전압은 광산화층(광산화막)이 없고, 플라즈마 CVD 방법에 의해서 SiO2를 막을 형성한 종래의 경우는 1.9V±0.8V였지만, 본 실시의 형태(5)에 있어서는 실리콘 산화막과 다결정 실리콘(도상 다결정 실리콘층(216))과의 계면특성 및 절연막 벌크(bulk) 특성의 개선에 의해서, 1.5V±0.6V로 개선되었다. 한계값 전압의 분산이 감소했기 때문에, 품질율이 크게 향상했다. 또한 구동 전압을 낮출 수 있기 때문에, 소비 전력을 10% 저감할 수 있다. 더욱이 광세정 및 광산화에 의해서 청정한 SiO2/Si(실리콘 산화막과 다결정 실리콘)의 계면을 형성할 수 있기 때문에, Na 이온 등에 의한 오염이 없고 한계값 전압의 변화가 감소하고 신뢰성이 향상되었다.
이상 본 발명을 실시의 형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서 다양한 변경이 가능하다.
예를 들면 본 발명은 재료로서는 상기 실시 형태(1, 2, 3, 4)의 단결정 실리콘 기판표면, 실시 형태(5)의 유리기판상의 다결정 실리콘층 등에 적용할 수 있고, 혹은 플라스틱 기판 등의 각종 기판상의 단결정 실리콘층과 다결정 실리콘층 등에 적용할 수 있다.
또한 본 발명을 적용하는 반도체 장치로서는 박막 트랜지스터 외에, 단결정 실리콘 MOS형 트랜지스터 등의 광범위한 반도체 장치에 적용할 수 있다. 또한 양호한 반도체-절연막 계면을 형성할 수 있는 광산화에 있어서, 광산화 속도가 빠르고 대형 기판을 이용할 수 있는 제조장치에 적용할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면 광투과창에 의한 빛의 감소를 저감하고 처리기판을 대형화할 수 있으면서 산화속도를 향상할 수 있는 절연막 제조장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태(1)의 절연막 제조장치의 개략 단면도이다.
도 2는 본 발명의 실시 형태(2)의 절연막 제조장치의 개략 단면도이다.
도 3은 본 발명의 실시 형태(3)의 절연막 제조장치의 개략 단면도이다.
도 4는 본 발명의 실시 형태(4)의 절연막 제조장치의 개략 단면도이다.
도 5는 본 발명의 실시 형태(5)의 다결정 실리콘 박막 트랜지스터의 제조에 적용한 경우의 진행 흐름도이다.
도 6은 본 발명의 실시 형태(5)의 다결정 실리콘 박막 트랜지스터의 제조에 적용한 경우의 각 진행에서의 소자 단면도이다.
도 7은 본 발명의 실시 형태(5)에 따른 절연막 제조장치이다.
도 8은 종래의 광산화(光酸化)에 의한 절연막 제조장치의 개략 단면도이다.
도 9는 합성 석영판 투과율의 파장 의존성에 관한 도면이다.
*도면의 주요부호에 대한 설명*
1: 크세논 엑시머 램프 2: 광원부(램프 하우스)
3: 질소가스 4: 광투과창
5: 반응실 6: 기판
7: 기판대 8: 가스 도입구
9: 가스 배출구 10: N2+O2 혼합가스
11: 공기 12: 반응실
13: 벨트 15: 진공 반응실(진공조)
16: 투명판 21: 로드(load)부
22: 광세정실 23: 광산화실
24: 수소 플라즈마실 25: 형성막부
26: 언로드(unload)부 100: 기판
101a∼101g: 게이트 밸브 102: 히터
103: 캐소드(cathode) 전극 104: 아노드(anode) 전극
105: 기판대 200: 유리기판
201: 베이스 코트(base coat)막 202: n채널 TFT 영역
203: p채널 TFT 영역 204: 화소부 TFT 영역
205: 제1 게이트 절연막 206: 제2 게이트 절연막
207: 게이트 전극 208: 층간 절연막
209: n+소스·드레인 콘택트부 210: p+소스·드레인 콘택트부
211: 보호막 214: 화소전극
215: TFT 기판 250: p채널 TFT
260: n채널 TFT 801: 크세논 엑시머 램프
802: 광원부(램프 하우스) 803: 질소가스
804: 광투과창 805: 진공 반응실(진공조)
806: 기판 807: 기판대
808: 진공

Claims (13)

  1. 삭제
  2. 적어도 산소를 포함하는 상태에서 광원으로부터 빛을 조사하여 형성한 산소원자 활성종을 이용하여, 반도체 표면을 산화하여 상기 반도체 표면에 산화막을 형성하는 산화막 제조장치에 있어서,
    상기 광원과 상기 반도체 표면과의 사이에 상기 광원에서의 빛을 투과하는 광투과창이 설치되고,
    상기 광원의 상태는 상기 광원에서의 빛을 흡수하지 않는 가스에 의해서 대기압으로 되어 있고,
    적어도 산소와 상기 광원에서의 빛을 흡수하지 않는 가스를 포함하는 혼합가스에 의해서 상기 반도체 표면의 상태를 대기압으로 하는 수단을 갖는 것을 특징으로 하는 산화막 제조장치.
  3. 제2항에 있어서, 상기 반도체 표면의 상태가 외부 기체와 접속되어, 상기 혼합가스를 이용하여 상기 반도체 표면의 상태가 대기압으로 유지되는 것을 특징으로 하는 산화막 제조장치.
  4. 제3항에 있어서, 상기 반도체 표면을 갖는 복수의 기판을 재치하고 상기 광원의 하부로 이동시키는 수단을 갖는 것을 특징으로 하는 산화막 제조장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 적어도 산소를 포함하는 상태에서 광원으로부터 빛을 조사하여 형성한 산소원자 활성종을 이용하여, 반도체 표면을 산화하여 상기 반도체 표면에 산화막을 형성하는 산화막 제조장치에 있어서,
    상기 반도체 표면을 갖는 기판을 수납하고 상기 광원의 상태의 압력과 상기 반도체 표면의 상태의 압력을 거의 동등하게 하여 상기 산화막을 형성하기 위한 제1의 반응실과,
    상기 기판을 수납하고, 상기 산화막 상에 제2의 절연막을 퇴적법에 의해서 형성하는 제2의 반응실을 포함하는 복수개의 반응실과,
    복수개의 상기 반응실 사이에서 상기 기판을 대기로 노출하지 않고 이동시키는 수단을 갖는 것을 특징으로 하는 산화막 제조장치.
  10. 광원;
    상기 광원이 설치되고 상기 광원으로부터의 빛을 투과시키는 광투과창을 갖는 광원실;
    상기 광원실로부터의 빛이 상기 광투과 창을 통하여 입사되도록 설치되고, 상기 빛이 최소한 산소를 포함하는 분위기 내를 조사했을 때 산소원자 활성종을 발생시키고, 상기 산소원자 활성종에 의해 반도체 기판 표면을 산화하여 상기 반도체 표면에 산화막을 형성하는 광산화실; 및
    상기 광원의 분위기의 압력과 상기 반도체 기판 표면의 분위기의 압력을 거의 같게 유지하는 수단을 갖는 것을 특징으로 하는 산화막의 제조장치.
  11. 광원실로부터의 빛을, 광투과 창을 통하여 상기 광원실 내 분위기의 압력과 상기 광산화실 내 분위기의 압력과 거의 같게 유지된 광산회실 내의 산소 가스에 조사함으로써 상기 광산화실 내에 산소원자 활성종을 생성하는 공정과,
    생성된 상기 산소원자 활성종에 의해 상기 광산화실 내에 설치된 기판면을 산화하여 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 산화막의 제조방법.
  12. 기판;
    상기 기판 위에 설치된 산화 실리콘;
    상기 산화 실리콘막 위에 설치된 비결정질 실리콘막;
    상기 비결정질 실리콘막에 설치된 레이저 광에 조사되어 액정화된 액정화 영역;
    상기 액정화 영역에 형성된 광원실 내 분위기의 압력과 상기 광산화실 내 분위기의 압력과 거의 같게 유지된 상기 광산화실 내의 산소 가스에 조사하여 생성된 산소원자 활성종에 의해 상기 액정화 영역 표면이 산화되어 형성된 산화막으로 이루어지는 게이트 절연막; 및
    상기 액정화 영역에 설치된 소스·드레인;
    을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  13. 제12항에 의한 박막 트랜지스터를 화소 전환부에 설치하고, 상기 기판은 유리기판인 것을 특징으로 하는 액정표시장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118780B2 (en) 2001-03-16 2006-10-10 Semiconductor Energy Laboratory Co., Ltd. Heat treatment method
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5072288B2 (ja) * 2006-08-25 2012-11-14 株式会社明電舎 ゲート絶縁膜の形成方法、半導体素子の製造装置
JP5246846B2 (ja) * 2008-02-08 2013-07-24 独立行政法人産業技術総合研究所 高密度シリコン酸化膜の製造方法およびその製造方法により製造する高密度シリコン酸化膜を有するシリコン基板、半導体デバイス
KR102270823B1 (ko) * 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
JP6415918B2 (ja) * 2014-09-29 2018-10-31 国立研究開発法人物質・材料研究機構 シリコン表面パッシベーション方法、表面パッシベーション処理されたシリコンの製造方法、及び、太陽電池の製造方法
TWI756761B (zh) * 2020-04-06 2022-03-01 香港商正揚科技有限公司 紫外光固化裝置
US20230062974A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning chamber for metal oxide removal
CN114421116B (zh) * 2022-02-24 2023-04-18 北京航天微电科技有限公司 一种滤波器金属封装外壳的绝缘增强工装及方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2679158B2 (ja) * 1988-09-29 1997-11-19 日本電気株式会社 半導体装置の製造装置
EP0489184B1 (de) * 1990-12-03 1996-02-28 Heraeus Noblelight GmbH Hochleistungsstrahler
US5217559A (en) * 1990-12-10 1993-06-08 Texas Instruments Incorporated Apparatus and method for in-situ deep ultraviolet photon-assisted semiconductor wafer processing
TW260806B (ko) * 1993-11-26 1995-10-21 Ushio Electric Inc
US6143081A (en) * 1996-07-12 2000-11-07 Tokyo Electron Limited Film forming apparatus and method, and film modifying apparatus and method
JP2001113163A (ja) * 1999-10-20 2001-04-24 Hoya Schott Kk 紫外光照射装置及び方法
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置

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