KR100455389B1 - 단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로및 그 발생방법 - Google Patents

단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로및 그 발생방법 Download PDF

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Abstract

단일 차아지 펌프를 사용하는 듀얼 전압 발생을 위한 장치, 회로 및 방법이 개시된다. 장치의 2개의 다른 구성요소에 대하여 듀얼 전압이 존재할 때, 듀얼전압은 같거나 또는 다를 수 있다. 오실레이터는 오실레이팅 신호를 발생하고, 차아지 펌프는 오실레이팅 신호에 응답하여 펌핑 노드에 펌핑 전압을 발생한다. 제1스위칭회로는 펌핑 노드에 연결되어, 펌핑 전압으로부터 제1구성요소에 제1전압을 출력한다. 제2스위칭회로는 펌핑 노드에 연결되어, 펌핑 전압으로부터 제2구성요소에 제2전압을 출력한다. 제1 및 제2출력 전압은 선택적으로 감지될 수 있다. 오실레이터는 트리거 될 수 있고, 제1 및 제2스위칭회로는 감지된 제1 및 제2전압을 소정 값 및/또는 범위로 유지하기 위해 필요에 따라 제어될 수 있다.

Description

단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로 및 그 발생방법{Devices, circuits and methods for dual voltage generation using single charge pump}
본 발명은 반도체 메모리 장치에서 개별화된 전압을 발생시키는 분야에 관한 것으로서, 특히, 이러한 장치에서 단일 차아지 펌프로 듀얼 전압을 발생시키는 장치, 회로 및 방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀에 데이터를 저장하고, 이들 셀을 어드레싱하기 위해 워드라인을 사용한다. 종종 이들 구성요소들에 전압을 인가하는 것이 유익하다. 예를 들어, 메모리 셀을 둘러싸는 P-웰에 인가된 백바이어싱(back biasing) 전압은 그 셀에 저장된 데이터의 삭제를 방지한다. 실로, 이러한 전압은 역바이어스 상태에서의 pn 접합을 유지하게 한다.
이 문제는 종래의 기술에서 다양한 요구에 대해 단일 전압 발생기를 사용하는 것에 의해 제기되었다. 그러나, 이것은 인가된 전압들이 다른 최적의 값들에서 최고의 상태로 인가되었기 때문에 펌핑 비효율을 초래하였다. 발생된 전압은 일반적으로 개개의 최적의 값들과는 다르다.
또 다른 해결책은 요구되는 값들의 각각 하나에 대해 하나씩의 많은 전압 발생기들을 포함하는 것이었다. 그러나, 그 실행이 갖는 문제점은 이들 전압 발생기들이 칩내에 큰 면적을 필요로 한다는 것이다.
도 1을 참조하면, 미국특허 제5,886,932호에서 교시한 것으로서 종래의 장치(100)가 도시된다. 이해되는 것과 같이, 면적 감소 및 펌핑 효율 모두에서 진보되었지만, 다른 시간에서 다른 전압을 발생할 수 있을 뿐이다.
장치(100)는 단일 백 바이어스 전압을 출력하는 VBB 발생기(110)를 포함한다. 상기 출력 전압은 두 개의 분리된 상태에서 두개의 값, 즉 VBB1 및 VBB2 중의 어느 하나만을 취할 수 있다. 첫 번째 상태에서, 노말 리프레쉬 모드(normal refresh mode)는 스위치 N1을 활성화시키는 제어신호 NORM을 사용함으로써 표시된다. 두 번째 상태에서, 셀프 리프레쉬 모드(self refresh mode)는 스위치 N2를 활성화시키는 제어신호 SREF를 사용함으로써 표시된다. 각 경우에서, 인에이블 신호(ENABLE_N 또는 ENABLE_S)가 VBB 발생기(110)에 전송된다. 차례로, VBB 발생기(110)는 각 기준 전압 레벨과 비교하고 그에 상응하게 제어하기 위해 레벨감지기(제1레벨감지기(120) 또는 제2레벨감지기(130))로 출력을 귀환한다. 이 방법은 인에이블 신호(ENABLE_N 또는 ENABLE_S)에 의해 제어되는 것으로서, 출력 전압은 기준 전압 레벨들 중 하나의 값을 취한다.
장치(100)는 동시에 다른 전압들의 발생 요구가 없는 곳에서 동작한다. 그러나, 다른 전압들이 동시에 출력되어야 하는 곳에서는 동작하지 않는다.
도 2를 참조하면, 미국특허 제5,889,664호에서 교시되는 또 다른 종래의 장치(200)가 도시된다. 이해되는 것과 같이, 동시에 두 개의 전압을 생성하는 것과, 종래의 일반적인 실행 이상의 면적을 감소시킨 것에서 진보되었다.
장치(200)에서, 단일 오실레이터(210)가 공유되어, 면적이 감소된다. 그러나 두 개의 차아지 펌핑 회로들(220, 230)이 있어서 여전히 장치(200)에 많은 면적이 요구된다. 회로들(220, 230)은 오실레이터(210)로부터 신호 S212, S213을 수신하고, 각각 전압 VBB, VPP를 발생시킨다. 전압(VBB)은 음(negative)이지만, 전압(VPP)은 전원 전압(supply voltage)보다 더 높은 전압을 갖는 양(positive)이다. 전압들(VBB, VPP)은 각각 감지기들(240, 250)에서 감지된다. 감지기들(240, 250)은 오실레이터(210)에 대해 감지신호 S242, S252를, 제어 로직 유니트(260)에 대해 검출신호 S246, S256을 생성한다.
도 3을 참조하면, 또 다른 종래의 장치(300)가 도시된다. 장치(300)는 종래 기술에서 더 진보되었지만 전류를 낭비한다.
장치(300)는 단일 VBB2 발생기(310)를 포함하고, 상기 단일 VBB2 발생기(310)는 차아지 펌프 및 캐패시터로 이루어질 수 있다. 발생기(310)는 노드(320)에 전압 VBB2를 발생하고, 상기 전압 VBB2는 백바이어스를 위해 메모리 장치의 메모리 셀 트랜지스터의 기판(330)에 인가된다. 추가로, 트랜지스터(340) 및 차동증폭기(350)를 사용함으로써 전압 VBB1이 노드(320)에 유도된다. 증폭기(350)는 소정의 다른 전압, 즉 VBB1의 기준 값으로 음의 입력을 갖는다. 상기 차동증폭기(350)는 메모리장치의 워드 라인 구동회로(360)에 인가되는 전압 VBB1을 생성한다. 관계를 보면, 전압 VBB1은 전압 VBB2 보다 더 높다.
장치(300)가 갖는 문제점은 노드(320)에서의 VBB1의 발생과 관련된다. 차동증폭기(350)가 출력을 소정 레벨로 유지하려고 하는 동안, 장치(300)가 많은 전류를 소모한다. 그것은 트랜지스터(340)가 노드(370)로부터 전류를 배출시키기 때문이다. 따라서, 소정의 VBB1 전압 레벨을 유지하기 위해 낮은 효율을 갖는 VBB2 전압을 더 생성하기 때문에 펌핑 효율이 감소된다.
반도체 메모리 장치들이 소형화됨에 따라, 전압 발생기와 같은 구성요소에 대하여 더 적은 면적을 갖는 것이 요구된다. 반도체 메모리 장치들이 저전력으로 동작됨에 따라, 더 높은 펌핑 효율이 요구된다.
본 발명이 이루고자하는 기술적 과제는, 단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로 및 그 발생방법을 제공하는데 있다.
본 발명의 특징들 및 이점들은 도면을 참조하여 설명되는 다음의 상세한 설명으로부터 보다 쉽게 명백하게 될 것이다.
도 1은 종래의 제1장치의 블록도이다.
도 2는 종래의 제2장치의 블록도이다.
도 3은 종래의 제3장치의 블록도이다.
도 4는 본 발명의 일실시예에 따라 구성된 장치의 블록도이다.
도 5는 본 발명의 또 다른 실시예에 따라 구성된 장치의 블록도이다.
도 6은 본 발명의 또 다른 실시예에 따라 구성된 장치의 블록도이다.
도 7은 도 4 또는 도 5 또는 도 6의 회로의 제1감지기가 인에이블 될 때 서로 관련한 신호들을 보여주는 타이밍도이다.
도 8은 도 4 또는 도 5 또는 도 6의 회로의 제2감지기가 인에이블 될 때 서로 관련한 신호들을 보여주는 타이밍도이다.
도 9는 본 발명의 바람직한 실시예에 따른 도 4 또는 도 5 또는 도 6의 회로의 제1 및 제2감지기가 모두 인에이블 될 때 서로 관련한 신호들을 보여주는 타이밍도이다.
도 10은 본 발명의 바람직한 실시예에 따른 도 4 또는 도 5 또는 도 6의 회로의 오실레이터의 보다 상세한 도면이다.
도 11은 본 발명의 바람직한 실시예에 따른 도 4 또는 도 5 또는 도 6의 회로의 전압감지기의 보다 상세한 도면이다.
도 12는 본 발명의 바람직한 실시예에 따른 상기 도 4 또는 도 5 또는 도 6의 실시예의 구성요소들의 보다 상세한 회로도이다.
도 13은 본 발명의 실시예에 따른 방법을 설명하는 플로우 차트이다.
하나의 장치에서 두개의 다른 구성요소들에 대한 듀얼 전압이 있을 때, 상기 듀얼 전압은 동일하거나 또는 다를 수 있다. 이들 구성요소들은 워드 라인 구동 회로, 비트 라인 센스 앰프 블록 제어 회로, 메모리셀 트랜지스터의 기판 등이 될 수 있다.
오실레이터는 오실레이팅 신호를 발생하고, 차아지 펌프는 상기 오실레이팅신호에 응답하여 펌핑 전압을 발생한다. 제1스위칭회로는 상기 펌핑 전압으로부터 제1구성요소에 제1전압을 출력한다. 제2스위칭회로는 상기 펌핑 전압으로부터 제2구성요소에 제2전압을 출력한다.
상기 스위칭회로들은 선택적으로 그리고 바람직하게 상기 제1 및 제2전압을 정확하게 최적의 값들로 배출하도록 조절된다. 이것은 효율을 최적화하고, 전류의 낭비를 막는다.
추가로, 단일 차아지 펌프가 사용된다. 이것은 면적이 보존되는 이점을 제공한다.
언급된 것과 같이, 본 발명은 단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로 및 발생방법을 제공한다. 본 발명을 보다 상세하게 설명한다.
도 4를 참조하여 본 발명의 제1실시예를 설명한다. 반도체 메모리 장치(400)의 출력들은 워드 라인 구동 회로(403) 및 메모리 셀 트랜지스터의 기판(405) 각각에 인가된다.
장치(400)는 오실레이터(410)를 포함한다. 오실레이터(410)는 오실레이팅 신호(OSC)를 발생한다. 오실레이터(410)는 하기에 설명되는 것과 같이 신호(EN)에 의해 제어된다.
장치(400)는 차아지 펌프(420)를 더 포함하고, 상기 차아지 펌프(420)는 오실레이팅 신호(OSC)를 수신한다. 차아지 펌프(420)는 펌핑 노드(PO)에 펌핑 전압을 발생한다. 바람직하게, 차아지 펌프(420)는 펌핑 캐패시터(C1)를 포함한다. 동일하게, 펌핑 캐패시터(C1)는 차아지 펌프(420)로부터 분리된 요소로 고려될 수 있다. 어느 쪽의 경우에서도, 펌핑 캐패시터(C1)는 펌핑 노드(PO)에 단자를 갖는 것이 바람직하다.
장치(400)는 제1스위칭회로 SW1(430)을 더 포함한다. 제1스위칭회로 SW1(430)은 펌핑 노드(PO)에 연결되어, 펌핑 전압을 수신한다. 제1스위칭회로 SW1(430)은 워드 라인 구동 회로(403)에 제1전압(VBB1)을 출력한다.
장치(400)는 제2스위칭회로 SW2(440)를 추가로 포함한다. 제2스위칭회로 SW2(440)는 펌핑 노드(PO)에 연결되어 펌핑 전압을 수신한다. 제2스위칭회로 SW2(440)는 메모리셀 트랜지스터의 기판(405)에 제2전압 VBB2를 출력한다.
장치(400)의 상기 실시예에서, 본 발명을 실행하는데 필수적인 것은 아니지만, VBB2는 VBB1 보다 더 낮다. 추가로, 본 발명을 실행하는데 필수적인 것은 아니지만, 전압들은 모두 음(negative)으로 될 수 있다.
장치(400)는 제1제어유닛(480)을 더 포함한다. 제1제어유닛(480)은 오실레이팅 신호(OSC)에 응답하여 상기 제1스위칭회로 SW1(430)을 제어한다.
장치(400)는 또한 제2제어유닛(490)을 포함한다. 제2제어유닛(490)은 오실레이팅 신호(OSC)에 응답하여 제2스위칭회로 SW2(440)를 제어한다.
장치(400)는 제1전압감지기(450)를 추가로 포함한다. 제1전압감지기(450)는 상기 발생된 제1전압 VBB1에 응답하여 제1감지신호(EN1)를 출력한다. 제1감지신호(EN1)는 바람직하게 제어유닛들(480, 490) 모두에 의해 수신된다.
장치(400)는 또한 제2전압감지기(460)를 포함한다. 제2전압감지기(460)는 상기 발생된 제2전압 VBB2에 응답하여 제2감지신호(EN2)를 출력한다.제2감지신호(EN2)는 바람직하게 제어유닛들(480, 490) 모두에 의해 수신된다.
장치(400)는 오실레이터 제어회로(470)를 더 포함한다. 오실레이터 제어회로(470)는 오실레이터(410)를 선택적으로 제어하기 위해, 제1감지신호(EN1) 및 제2감지신호(EN2)에 응답한다. 상기 도 4의 실시예에서, 오실레이터 제어회로(470)는 OR 게이트에 의해 실행되고, 신호(EN)를 출력한다.
도 5를 참조하면, 본 발명의 또 다른 실시예에 따라 구성된 장치(500)가 설명된다. 상기 장치(500)의 출력들은 각각 워드라인 구동회로(503) 및 비트라인 센스 앰프 블록 제어회로(505)에 인가된다.
장치(500)는 (오실레이터(410)와 유사한) 오실레이터(510)와, (차아지 펌프(420)와 유사한) 차아지 펌프(520)를 포함하고, 차아지 펌프(520)는 펌핑 캐패시터(C1)을 통하여 펌핑 노드(PO)에 펌핑한다.
장치(500)는 상기 펌핑 전압을 수신하고 제1전압 VPP1을 워드라인 구동회로(503)에 출력하는 (SW1(430)과 유사한) 제1스위칭회로 SW1(530)을 더 포함한다.
장치(500)는 상기 펌핑 전압을 수신하고 제2전압 VPP2를 비트라인 센스앰프 블록 제어회로(505)에 출력하는 (SW2(440)와 유사한) 제2스위칭회로 SW2(540)를 더 포함한다.
장치(500)는 또한 (제1제어유닛(480)과 유사한) 제1제어유닛(580), (제2제어유닛(490)과 유사한) 제2제어유닛(590), (제1전압감지기(450)와 유사한) 제1전압감지기(550), (제2전압감지기(460)와 유사한) 제2전압감지기(560), 및 (오실레이터제어회로(470)와 유사한) 오실레이터 제어회로(570)를 포함한다.
상기 장치(500)의 실시예에서, 본 발명을 실행하는데 필수적인 것은 아니지만 VPP1은 전원 전압 보다 더 높을 수 있다. 추가로, 본 발명을 실행하는데 필수적인 것은 아니지만 VPP2는 VPP1 보다 더 낮다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따라 구성된 회로(600)가 설명된다. 도 6의 도면은 도 4 및 도 5의 구성과 많이 유사하다는 것이 이해될 것이다.
장치(600)는 제1구성요소(603) 및 제2구성요소(605)를 포함한다. 제1구성요소(603) 및 제2구성요소(605)는 메모리장치의 어떤 구성요소일 수 있다.
예를 들어, 제1구성요소(603)는 워드라인 구동회로일 수 있다. 또한, 제2구성요소(605)는 메모리셀 트랜지스터의 기판이 될 수 있다.
장치(600)는 (오실레이터(410)와 유사한) 오실레이터(610)와, (차아지 펌프(420)와 유사한) 차아지 펌프(620)를 추가로 포함하고, 차아지 펌프(620)는 펌핑 캐패시터(C1)를 통하여 펌핑 노드(PO)에 펌핑한다..
장치(600)는 상기 펌핑 전압을 수신하고 제1구성요소(603)에 제1전압 VBB1을 출력하는 (SW1(430)과 유사한) 제1스위칭회로(630)를 더 포함한다.
장치(600)는 상기 펌핑 전압을 수신하고 제2구성요소(605)에 제2전압(VBB2)을 출력하는 (SW2(440)와 유사한) 제2스위칭회로(640)를 더 포함한다.
장치(600)는 (제1제어유닛(480)과 유사한) 제1제어유닛(680), (제2제어유닛(490)과 유사한) 제2제어유닛(690), (제1전압감지기(450)와 유사한)제1전압감지기(650), (제2전압감지기(460)와 유사한) 제2전압감지기(660), 및 (오실레이터 제어회로(470)와 유사한) 오실레이터 제어회로(670)를 포함한다.
장치(600)의 실시예에서, 본 발명을 실행하는데 필수적인 것은 아니지만, VBB2는 VBB1 보다 더 낮다. 추가로, VBB1은 음에서 그라운드 범위의 전압일 수 있다. 교대로, VBB1은 VBB2와 동일할 수 있다. 이들 VBB1 및 VBB2(및 VPP1, VPP2)의 값들 어떤 것에 대해서도 본 발명의 원리는 동일하다.
도 6을 계속 참조하면, 제1스위칭회로(630) 및 제2스위칭회로(640)의 바람직한 실시예의 더 상세한 설명이 주어진다. 이 설명은 도 4의 SW1(430) 및 SW2(440)와 도 5의 SW1(530) 및 SW2(540)에 각각 옮겨질 수 있다.
제1스위칭회로(630)는 제1전송트랜지스터 TP1(631)을 포함한다. 제1전송트랜지스터 TP1(631)은 상기 펌핑 노드(PO)와 상기 제1구성요소(603) 사이에 연결된다. 제1스위칭회로(630)는 또한 상기 펌핑 노드(PO)와 제1전송트랜지스터 TP1(631)의 게이트(S1) 사이에 연결된 제1제어트랜지스터 TP3(632)를 포함한다. 본 명세서상에 후술되는 것과 같이, 제1전송트랜지스터 TP1(631)의 게이트(S1)와 제1제어트랜지스터 TP3(632)의 게이트(D1)는 제1제어유닛(680)으로부터 제어신호를 수신한다.
제2스위칭회로(640)는 제2전송트랜지스터 TP2(641)를 포함한다. 제2전송트랜지스터 TP2(641)는 상기 펌핑 노드(PO)와 상기 제2구성요소(605) 사이에 연결된다. 제2스위칭회로(640)는 또한 상기 펌핑 노드(PO)와 상기 제2전송트랜지스터 TP2(641)의 게이트(S2) 사이에 연결된 제1제어트랜지스터 TP4(642)를 포함한다. 또한, 제2스위칭회로(640)는 상기 펌핑 노드(PO)와 제2전송트랜지스터 TP2(641)의 게이트(S2) 사이에 연결된 제2제어트랜지스터(643)를 포함한다. 본 명세서상에 후술되는 것과 같이, 제2전송트랜지스터 TP2(641)의 게이트(S2), 제1제어트랜지스터 TP4(642)의 게이트(D2), 및 제2제어트랜지스터(643)의 게이트(D3)는 제2제어유닛(690)으로부터 제어신호를 수신한다.
도 6의 회로의 동작을 도 7, 도 8, 및 도 9를 참조하여 설명한다. 몇 가지 유사한 것들이 관찰될 것이다.
도 7을 참조하면, 도 6의 회로의 제1전압감지기(650)가 인에이블 될 때 서로 관련한 신호들을 설명하기 위해, 타이밍 도표가 도시된다. 제1전압감지기(650)는 전압 VBB1이 적당한 전압값 범위 내에 있는지의 여부를 감지한다. 만일 VBB1이 상한 보다 더 높아지면, 감지신호(EN1)가 "하이"로 인에이블 된다. 이것은 오실레이터 제어회로(670)의 출력신호(EN)를 "하이"로 인에이블 한다. 동일하게, 상기 차아지 펌프가 단지 단일 방향에서 보정(correct)하기 때문에, 상기 범위는 단지 문턱전압이 될 수 있다.
출력신호(EN)가 "하이"로 되므로, 오실레이터(610) 및 차아지 펌프(620)는 활성화된다. 따라서 음의 차아지(negative charge)는 펌핑 캐패시터(C1)에 의해 펌핑 노드(PO)에 펌핑되고, 또한, VBB1 전압이 적당한 범위 내로 복구될 때까지 제1스위칭회로(630)를 통하여 더 낮은 VBB1 전압으로 펌핑된다. 상기 도 7의 예에서, VBB1이 보조를 맞추어 강하되는 동안의 시간은 상기 오실레이터(610)의 오실레이팅 신호(OSC)의 3사이클이 걸린다. 그 시간동안, 제1전송트랜지스터 TP1(631)은 오실레이팅 신호(OSC)의 주기와 유사한 주기로 교대로 턴 온 및 턴 오프되도록 조절된다.
특히, 그 때 상기 펌핑 노드(PO)는 그라운드 전압 VSS의 레벨로 프리차아지되고, 오실레이팅 신호(OSC)는 "하이"로 되고, 펌핑 노드(PO)는 전압 -VEXT로 된다. 동시에, 제1전송트랜지스터 TP1(631)의 게이트(S1)에서의 상기 바이어스는 전압 -VEXT로 되고, 따라서, 펌핑 노드(PO)로부터의 음의 차아지는 상기 전압 VBB1에 전송된다. 이 때, 제1제어트랜지스터(632)의 게이트(D1)에서의 상기 바이어스는 상기 그라운드 전압 VSS로 유지되었다. 즉, 상기 제1전송트랜지스터(631)는 상기 제1제어트랜지스터(632)의 위상과 반대의 위상으로 동작한다. 따라서, 펌핑 노드(PO) 및 제1전송트랜지스터(631)의 게이트(S1)는 분리된다.
상기 음의 차아지가 상기 전압 VBB1에 전송된 후, 오실레이팅 신호(OSC)는 "로우"로 되고, 제1전송트랜지스터(631)의 게이트(S1)에서의 상기 전압레벨은 상기 그라운드 전압 VSS로 되고, 제1제어트랜지스터(632)의 상기 게이트(D1)에서의 상기 전압레벨은 전압 -VEXT로 된다. 따라서, 펌핑 노드(PO) 및 상기 VBB1 노드는 다이오드로 연결된다. 그 결과로서, 상기 음의 차아지는 상기 VBB1 노드로부터 상기 펌핑 노드(PO)로 역류되지 않는다. 즉, 상기 펌핑 노드(PO)에서의 상기 전압이 양의 전압, 즉, VEXT-VBB1으로 증가되더라도 상기 VBB1 노드의 음의 차아지가 상기 펌핑 노드로 역류되지 않는다. 이 상태에서, 펌핑 노드(PO)는 상기 그라운드 전압 VSS로 프리차아지되고, 상기 차아지 펌핑은 오실레이팅 신호(OSC)의 다음 사이클에서 반복된다.
이 때, 상기 제1제어트랜지스터 TP4(642)의 게이트(D2)에서의 바이어스가 제1제어트랜지스터(632)와 함께 동작함으로써, 제2전송트랜지스터(641)의게이트(S2)의 전압레벨을 그라운드 전압 VSS로 유지한다.
도 8을 참조하면, 도 6의 회로의 제2전압감지기(660)가 인에이블 될 때 서로 관련한 신호들을 설명하기 위해 타이밍 도표가 도시된다. 또, 이것은 오실레이터 제어회로(670)의 출력신호(EN)를 "하이"로 인에이블 한다.
동작은 도 7과 거의 유사하게 실행된다. 차아지 펌핑은 상기 전압 VBB2의 적당한 값이 얻어질 때가지 반복적으로 실행된다. 단지 차이점은 트랜지스터들(631, 632)의 게이트 바이어스가 그라운드 전압 VSS로 계속 유지된다는 것이다. 따라서 VBB1 노드 및 펌핑 노드(PO)는 서로 분리된다. 트랜지스터(643)의 게이트(D3)는 그라운드 전압 VSS로 유지된다.
도 7 및 도 8의 회로의 관찰 결과는 단지 출력전압들 VBB1, VBB2 중 하나가 보정(correct)되는 것이 가능하다는 것이다. 바꾸어 말하면, 스위칭회로들 중의 하나는 나머지 스위칭회로가 동작하지 않는 동안 동작한다.
도 9를 참조하면, 도 6의 회로의 제1전압감지기(650) 및 제2전압감지기(660)가 인에이블 될 때 서로 관련한 신호들을 설명하기 위해 타이밍 도표가 도시된다. 전압 VBB1 및 VBB2 모두가 그들의 목표 값에 존재하지 않을 때가 발생한다. 또, 신호 EN1 및 EN2가 "하이"로 되는 것은 오실레이터 제어회로(670)의 출력신호(EN)를 "하이"로 인에이블 한다.
이해되는 것과 같이, 제2전압 VBB2는 제1전압 VBB1을 출력함과 동시에 출력된다. 이 경우, 스위칭회로들(630, 640) 모두는 동시에 동작한다. 또한, 제1전송트랜지스터(631) 및 제2전송트랜지스터(641)는 서로 같은 위상으로 턴 온 및 턴 오프되도록 조절된다.
특히, 제1스위칭회로(630) 및 제1제어유닛(680)은 도 7에서 설명된 것과 같이 동작한다. 제2스위칭회로(640)에서, 펌핑 노드(PO)가 제1전송트랜지스터(641)의 게이트(S2)에 연결되도록, 제2제어유닛(690)을 통하여 제1제어트랜지스터(642)의 게이트(D2)와 제2제어트랜지스터(643)의 게이트(D3)에 교대로 전압 -VEXT이 인가된다. 결과로서, 제2전송트랜지스터(641)의 게이트(S2)에서의 전압은 펌핑 노드(PO)에서의 전압과 동일하게 유지된다. 제2전송트랜지스터(641)는 펌핑 노드(PO)와 VBB2노드 사이에서 다이오드로서 배치된다. 그러므로, 펌핑 노드(PO)에서의 음의 차아지는 제2구성요소(605)에 전송된다. 따라서, VBB2 노드의 상기 음의 차아지는 펌핑 노드(PO)로 역류하지 않는다. 그러므로, 상기 전압 VBB1 및 VBB2에 대한 차아지 펌핑이 동시에 일어나더라도 문제가 없다.
도 10은 본 발명의 바람직한 실시예에 따른 도 4 또는 도 5 또는 도 6의 회로의 오실레이터의 보다 상세한 도면이다. 도 10의 실시예는 인버터 시리즈 및 NAND 게이트로 실행된다.
입력신호(EN)가 NAND 게이트를 통하여 "하이"로 인에이블 되면 오실레이터(410(또는 510 또는 610))가 동작한다. 제1감지신호(EN1) 또는 제2감지신호(EN2)가 하이이면 동작이 이루어질 것이다. 그러나, 감지신호들(EN1, EN2) 모두가 로우이면 오실레이터는 동작하지 않는다. 요청될 때, 입력신호(EN)에 의해서 상기 동작이 반복된다.
도 11은 본 발명의 바람직한 실시예에 따른 도 4 또는 도 5 또는 도 6의 회로의 제1 및 제2전압감지기 중 하나의 보다 상세한 도면이다. 각 경우에서, 상기 전압감지기는 PMOS 및 NMOS 트랜지스터들의 그룹으로 구성될 수 있다. 전압 VBB1(또는 VBB2 또는 VPP1 또는 VPP2)을 수신하고 감지신호(EN1 또는 EN2)를 출력하기 위한 상기 감지기의 소정 로직을 실행하는데는 많은 다양한 방법들이 있다. 이 경우, 전압 VBB1의 레벨이 전압값에 대해 적당한 범위 밖에 있다면 감지신호(EN1)는 "하이"로 인에이블 된다. 이 경우, VBB1을 비교하기 위한 설정 값들은 PMOS 및 NMOS 트랜지스터들의 배열에 의해 설계된다.
도 12는 본 발명의 바람직한 실시예에 따른 상기 도 4 또는 도 5 또는 도 6의 실시예의 구성요소들의 보다 상세한 회로도이다. 특히, 도 12는 차아지 펌프 (620), 펌핑 캐패시터(C1), 및 제1 및 제2제어유닛(680, 690)의 상세한 회로도이다.
차아지 펌프(620)는 오실레이팅 신호(OSC)를 수신하고 펌핑 캐패시터(C1)를 통하여 펌핑 노드(PO)에 차아지 펌핑을 실행한다. 차아지 펌프(620)는 복수의 트랜지스터들로 이루어지고, 상기 차아지 펌프(620)의 출력신호는 펌핑 캐패시터(C1)에 인가된다. 펌핑 노드(PO)는 도 7, 8 및 9의 타이밍 도표에서 나타낸 것과 같이 동작한다.
또한, 제1제어유닛(680)은 감지신호(EN1) 및 오실레이팅 신호(OSC)를 수신하는 제1논리회로부(1200)로 구성된다. 수신은 또한 레벨 쉬프터(1205)를 통하여 실행될 수 있다. 제1제어유닛(680)은 또한 차아지 펌핑을 실행하기 위해 제1논리회로부(1200)의 출력신호를 수신하는 제1펌핑부(1210)와, 차아지 펌핑을 실행하기 위해제1논리회로부(1200)의 출력신호를 수신하는 제2펌핑부(1220)를 포함한다. 제1펌핑부(1210)의 출력단자는 제1스위칭회로(630)의 제1전송트랜지스터 TP1(631)의 게이트에 연결된다. 제2펌핑부(1220)의 출력단자는 제1제어트랜지스터(632)의 게이트에 연결된다. 제2펌핑부(1220)의 출력단자의 오실레이팅 신호가 수신되면, 제1제어트랜지스터(632)가 턴 온된다. 그러므로, 출력 노드(PO)의 음의 차아지는 제1전송트랜지스터(631)를 통하여 최종 출력 단자에 전송된다. 상기 보여진 것과 같이, 상기 차아지 펌핑 동작은 전압 VBB1이 적당한 값으로 될 때까지 실행된 후 정지한다.
제2제어유닛(690)은 또한 감지신호(EN2) 및 오실레이팅 신호(OSC)를 수신하는 제2논리회로부(1230)로 이루어진다. 제2제어유닛(690)은 또한 차아지 펌핑을 실행하기 위해 제2논리회로부(1230)의 출력신호를 수신하는 제3펌핑부(1240), 차아지 펌핑을 실행하기 위해 제2논리회로부(1230)의 출력신호를 수신하는 제4펌핑부(1250), 감지신호(EN1) 및 제2논리회로부(1230)의 출력신호를 수신하는 제3논리회로부(1260), 및 차아지 펌핑을 실행하기 위해 제3논리회로부(1260)의 출력신호를 수신하는 제5펌핑부(1270)를 포함한다.
상기 제3펌핑부(1240)의 출력단자의 오실레이팅 신호가 수신되면, 제2전송트랜지스터 TP2(641)가 턴 온된다. 그러므로, 펌핑 노드(PO)에서의 음의 차아지는 최종 출력단자 VBB2에 전송된다. 또한, 감지신호(EN1)는 제2제어유닛(690)에 인가된다. 그러므로, 감지신호(EN1) 및 감지신호(EN2) 모두가 '하이' 레벨로 인에이블 될 때, 제1제어트랜지스터(642)가 턴 온된다. 이것은 전압 VBB2의 출력 단자의 음의 차아지가 펌핑 노드(PO)로 역류하는 것을 방지한다. 또한, 상기 감지신호(EN1)가디세이블 되고 상기 감지신호(EN2)가 인에이블 될 때, 제1제어트랜지스터(642) 및 제2제어트랜지스터(643) 모두 턴 오프되므로, 제2전송트랜지스터(641)가 턴 온된다. 따라서 펌핑 노드(PO)에서의 음의 차아지는 전압 VBB2의 노드로 전송된다. 그러나, 감지신호(EN1)가 인에이블 되고 감지신호(EN2)가 디세이블 될 때, OSC 신호의 '로우' 레벨의 상태에서, 제2제어트랜지스터(643)는 턴 온된다. 이것은 전압 VBB2의 출력 단자의 음의 차아지가 펌핑 노드(PO)로 역류하는 것을 방지한다.
동작은 전압 VBB2가 적당한 값으로 될 때까지 실행된다. 즉, 전압 VBB2의 값이 적당한 값에 도달할 때, 감지신호(EN2)가 디세이블 되므로 트랜지스터들(641, 642)은 턴 오프된다. 그러나, 전압 VBB2의 레벨이 적당한 값에서 다시 벗어나면, 전압 VBB2의 적당한 값을 유지하기 위해 상기 동작이 반복된다.
도 13을 참조하면, 본 발명의 실시예에 따른 방법을 설명하기 위해 플로우차트(1300)가 사용된다. 이해되는 것과 같이, 플로우차트(1300)가 한번 시작하면, 하나의 루프로서 무한하게 연속될 수 있다. 플로우차트(1300)의 방법은 또한 장치(400, 500, 600)에 의해 실행된다.
박스(1310)에 따르면, 오실레이팅 신호가 발생된다.
다음 박스(1320)에 따르면, 상기 오실레이팅 신호가 감지된다.
다음 박스(1330)에 따르면, 상기 오실레이팅 신호에 응답하여 펌핑 전압이 발생된다.
다음 박스(1340)에 따르면, 상기 펌핑 전압은 제1구성요소에 대해 제1전압을 발생하기 위해 제1스위칭된다. 추가로, 상기 펌핑 전압은 제2구성요소에 대해 제2전압을 발생하기 위해 제2스위칭된다. 바람직하게, 이것은 제1전압을 발생하는 것과 동시에 실행된다.
선택적으로 그리고 바람직하게, 제1스위칭 및 제2스위칭은 감지신호들에 의해 제어될 때 실행된다. 상기 감지신호들의 발생은 하기에서 보다 명백해질 것이다.
다음 박스(1350)에 따르면, 상기 발생된 제1 및 제2전압이 감지되고, 설정 값들과 비교된다. 제1 및 제2감지신호는 비교되어 출력된다.
다음 박스(1360)에 따르면, 상기 제1 또는 제2감지신호가 액티브인지의 여부가 조사된다. 상기 설명된 실시예에서, "액티브"는 신호들(EN1, EN2)의 "하이" 레벨로서 실행되었지만 그 실행이 상기 선택밖에 없는 것은 아니다.
NO이면, 제1 및 제2출력전압이 바람직한 범위 또는 바람직한 값내에 있다는 것을 뜻한다. 실행은 박스(1350)로 귀환한다.
YES이면, 박스(1310)의 오실레이팅 신호의 발생은 상기 제1 및 제2감지신호에 의해 제어된다. 상기 바람직한 실시예에서, 오실레이팅 신호의 발생은 오실레이터를 활성화시키고, 동작하지 않았던 오실레이터를 재활성화시키기 위해 박스(1310)로 간단하게 귀환함으로써 실행된다.
당업자는 전체로서 다루어질 본 명세서에서 제공하는 상기 설명에 비추어 본 발명을 실시할 수 있을 것이다. 본 발명의 보다 완전한 이해를 제공하기 위해 많은 상세한 설명이 기술되었다. 다른 예들에서, 잘 알려진 특징들은 불필요하게 본 발명을 불명확하지 않게 하기 위해 상세한 설명에서 설명되지 않았다.
또한, 본 명세서에서 단일 항목은 문맥 또는 하위 문맥에 따라서 "제1" 또는 "제2" 또는 또 다른 수적인 식별자로 다양하게 라벨 붙여질 수 있다. 이러한 표현은 어떤 항목을 "제2"로 칭한 것이 있다면, 반드시 "제1"이 존재한다는 것을 반드시 내포하는 것이 아니라 상기 설명에서 편의를 위해 사용되었다.
본 발명이 바람직한 형태로 개시되었지만, 여기에 개시되고 설명되는 특정 실시예들은 제한의 의미로 고려되지 않는다. 실로, 본 명세서에 비추어 본 발명이 다양한 방법으로 변경될 수 있다는 것이 당업계에서 숙련된 자들에게 명백해져야 한다. 본 발명인은 본 발명의 주제가 여기에 개시된 다양한 요소들, 특징들, 기능들 및/또는 특성들의 모든 결합들 및 부결합들을 포함하는 것으로 간주한다.
다음의 청구항들은 신규성 및 비자명성으로서 간주되는 어떤 결합들 및 부결합들을 정의한다. 특징들, 기능들, 요소들 및/또는 특성들의 다른 결합들과 부결합들에 대한 추가의 청구항들은 본 명세서에서 또는 관련된 서류에서 공개될 수 있다.
상술한 바와 같이 본 발명에 따른 단일 차아지 펌프를 이용한 듀얼 전압 발생장치, 발생회로 및 그 발생방법은, 다른 구성요소들에 대하여 서로 다른 전압을 동시에 제공할 수 있는 장점이 있다.

Claims (37)

  1. 제1구성요소;
    제2구성요소;
    오실레이팅 신호를 발생하는 오실레이터;
    상기 오실레이팅 신호에 응답하여 펌핑 노드에 펌핑 전압을 발생하기 위해 펌핑 캐패시터를 포함하는 차아지 펌프;
    상기 펌핑 전압으로부터 상기 제1구성요소에 제1전압을 출력하기 위해 상기 펌핑 노드에 연결되는 제1스위칭회로; 및
    상기 펌핑 전압으로부터 상기 제2구성요소에 제2전압을 출력하기 위해 상기 펌핑 노드에 연결되는 제2스위칭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2전압은
    상기 제1전압의 출력과 동시에 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1전압은
    상기 제2전압과 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1전압은
    음이고, 상기 제2전압보다 더 높은 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1스위칭회로는
    상기 제2스위칭회로가 동작할 때 동작하고, 상기 제2스위칭회로가 동작하지 않을 때도 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1전압은
    전원전압보다 높은 부스팅 전압이고, 상기 제2전압 보다 더 높은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1스위칭회로는
    상기 펌핑 노드와 상기 제1구성요소 사이에 연결되는 제1전송트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1전송트랜지스터는
    상기 오실레이팅 신호의 주기와 유사한 주기로 교대로 턴 온 및 턴 오프되도록 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제2스위칭회로는
    상기 펌핑 노드와 상기 제2구성요소 사이에 연결되는 제2전송트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1전송트랜지스터 및 상기 제2전송트랜지스터는
    서로 동일한 위상으로 턴 온 및 턴 오프되도록 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제7항에 있어서, 상기 제1스위칭회로는
    상기 펌핑 노드와 상기 제1전송트랜지스터의 게이트 사이에 연결되는 제1제어트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제1전송트랜지스터는
    상기 제1제어트랜지스터와 반대의 위상으로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 제1스위칭회로는
    상기 펌핑 노드와 상기 제1전송트랜지스터의 게이트 사이에 연결되는 제2제어트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 오실레이팅 신호에 응답하여 상기 제1스위칭회로를 제어하는 제1제어유닛을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 발생된 제1전압에 응답하여 제1감지신호를 출력하는 제1전압감지기를 더 포함하고,
    상기 제1제어유닛은 상기 제1감지신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1감지신호에 응답하여 상기 오실레이터를 선택적으로 제어하는 오실레이터 제어회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 발생된 제2전압에 응답하여 제2감지신호를 출력하는 제2전압감지기를 더 포함하고,
    상기 제1제어유닛은 상기 제2감지신호를 더 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제1감지신호 및 상기 제2감지신호에 응답하여 상기 오실레이터를 선택적으로 제어하는 오실레이터 제어회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 워드라인 구동회로;
    비트라인 센스 앰프 블록 제어회로와 메모리셀 트랜지스터의 기판 중 적어도 하나;
    오실레이팅 신호를 발생하는 오실레이터;
    상기 오실레이팅 신호에 응답하여 펌핑 전압을 펌핑 노드에 발생하기 위해 펌핑 캐패시터를 포함하는 차아지 펌프;
    상기 펌핑 전압으로부터 상기 워드라인 구동회로에 제1전압을 출력하기 위해 상기 펌핑 노드에 연결되는 제1스위칭회로; 및
    상기 펌핑 전압으로부터 상기 비트라인 센스앰프 블록 제어회로와 상기 메모리셀 트랜지스터의 기판중 하나에 제2전압을 출력하기 위해 상기 펌핑 노드에 연결되는 제2스위칭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 제1스위칭회로는
    상기 제2스위칭회로가 동작할 때 동작하고, 상기 제2스위칭회로가 동작하지 않을 때도 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 오실레이팅 신호에 응답하여 상기 제1스위칭회로를 제어하는 제1제어유닛; 및
    상기 오실레이팅 신호에 응답하여 상기 제2스위칭회로를 제어하는 제2제어유닛을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 발생된 제1전압에 응답하여 제1감지신호를 출력하는 제1전압감지기; 및
    상기 발생된 제2전압에 응답하여 제2감지신호를 출력하는 제2전압감지기를 더 포함하고,
    상기 제1제어유닛은 상기 제1감지신호 및 제2감지신호를 수신하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 제1감지신호 및 상기 제2감지신호에 응답하여 상기 오실레이터를 선택적으로 제어하는 오실레이터 제어회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 오실레이팅 신호를 발생하는 수단;
    상기 오실레이팅 신호에 응답하여 펌핑 전압을 발생하는 수단;
    제1구성요소에 제1전압을 발생하기 위해 상기 펌핑 전압을 제1스위칭하는 수단; 및
    상기 제1전압 발생과 동시에 제2구성요소에 제2전압을 발생하기 위해 상기펌핑 전압을 제2스위칭하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 발생된 제1 및 제2전압을 더 감지하는 수단;
    상기 감지된 제1 및 제2전압을 설정 값과 비교하는 수단;
    비교에 따라 제1 및 제2감지신호를 각각 출력하는 수단; 및
    상기 감지신호들에 따라 상기 오실레이팅 신호의 발생을 제어하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제24항에 있어서, 상기 제1스위칭은
    상기 오실레이팅 신호의 주기에서 유도된 주기로 제1전송트랜지스터를 스위칭 온 오프함으로써 실행되는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 발생된 제1 및 제2전압을 추가로 감지하는 수단;
    상기 감지된 제1 및 제2전압을 설정 값에 비교하는 수단;
    비교에 따라 제1 및 제2감지신호를 출력하는 수단; 및
    상기 감지신호들에 따라 상기 제1전송트랜지스터의 스위칭을 추가로 제어하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서, 상기 제2스위칭은
    상기 오실레이팅 신호의 주기에서 유도된 주기로 제2전송트랜지스터를 스위칭 온 오프함으로써 실행되는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 제1 및 제2전송트랜지스터는 동일 위상으로 턴 온 및 턴 오프되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서,
    상기 발생된 제1 및 제2전압을 추가로 감지하는 수단;
    상기 감지된 제1 및 제2전압을 설정 값과 비교하는 수단;
    비교에 따라 제1 및 제2감지신호를 각각 출력하는 수단; 및
    상기 감지신호에 따라 상기 제1 및 제2전송트랜지스터의 스위칭을 추가로 제어하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 오실레이팅 신호를 발생하는 단계;
    상기 오실레이팅 신호에 응답하여 펌핑 전압을 발생하는 단계;
    제1구성요소에 제1전압을 발생하기 위해 상기 펌핑 전압을 제1스위칭하는 단계; 및
    상기 제1전압의 발생과 동시에 제2구성요소에 제2전압을 발생하기 위해 상기 펌핑 전압을 제2스위칭하는 단계를 포함하는 것을 특징으로 하는 듀얼 전압 발생 방법.
  32. 제31항에 있어서,
    상기 발생된 제1 및 제2전압을 추가로 감지하는 단계;
    상기 감지된 제1 및 제2전압을 설정 값과 비교하는 단계;
    비교에 따른 제1 및 제2감지신호를 각각 출력하는 단계; 및
    상기 감지신호에 따라 오실레이팅 신호의 발생을 제어하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 전압 발생 방법.
  33. 제31항에 있어서, 상기 제1스위칭하는 단계는
    상기 오실레이팅 신호의 주기에서 유도된 주기로 제1전송트랜지스터를 교대로 스위칭 온 오프함으로써 실행되는 것을 특징으로 하는 듀얼 전압 발생 방법.
  34. 제33항에 있어서,
    상기 발생된 제1 및 제2전압을 추가로 감지하는 단계;
    상기 감지된 제1 및 제2전압을 설정 값과 비교하는 단계;
    비교에 따른 제1 및 제2감지신호를 각각 출력하는 단계; 및
    상기 감지신호에 따라 상기 제1전송트랜지스터의 스위칭을 추가로 제어하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 전압 발생 방법.
  35. 제33항에 있어서, 상기 제2스위칭하는 단계는
    상기 오실레이팅 신호의 주기에서 유도된 주기로 제2전송트랜지스터를 교대로 스위칭 온 오프함으로써 실행되는 것을 특징으로 하는 듀얼 전압 발생 방법.
  36. 제35항에 있어서, 상기 제1 및 제2전송트랜지스터는
    동일 위상으로 턴 온 및 턴 오프되는 것을 특징으로 하는 듀얼 전압 발생 방법.
  37. 제35항에 있어서,
    상기 발생된 제1 및 제2전압을 추가로 감지하는 단계;
    상기 감지된 제1 및 제2전압을 설정 값과 비교하는 단계;
    비교에 따른 제1 및 제2감지신호를 각각 출력하는 단계; 및
    상기 감지신호들에 따라 상기 제1 및 제2전송트랜지스터의 스위칭을 추가로 제어하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 전압 발생 방법.
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