KR20030069302A - 기판전압 발생회로 - Google Patents

기판전압 발생회로 Download PDF

Info

Publication number
KR20030069302A
KR20030069302A KR1020020008797A KR20020008797A KR20030069302A KR 20030069302 A KR20030069302 A KR 20030069302A KR 1020020008797 A KR1020020008797 A KR 1020020008797A KR 20020008797 A KR20020008797 A KR 20020008797A KR 20030069302 A KR20030069302 A KR 20030069302A
Authority
KR
South Korea
Prior art keywords
node
pulse signal
voltage
pumping
substrate voltage
Prior art date
Application number
KR1020020008797A
Other languages
English (en)
Inventor
심재윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020008797A priority Critical patent/KR20030069302A/ko
Publication of KR20030069302A publication Critical patent/KR20030069302A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치의 기판전압 발생회로에 관한 것으로, 제 1 펄스신호를 수신하여 제 1 노드에 제 1 펌핑전압을 발생시키는 제 1 펌핑 수단, 제 2 펄스신호를 수신하여 제 1 노드를 접지전압으로 프리차지하는 제 1 프리차지 수단, 제 1 펄스신호를 수신하여 제 2 노드에 제 2 펌핑전압을 발생시키는 제 2 펌핑 수단, 제 2 펄스신호를 수신하여 제 2 노드를 접지전압으로 프리차지하는 제 2 프리차지 수단, 및 제 1 노드에 연결된 소스 단자와 기판전압이 출력되는 드레인 단자와 상기 제 2 노드가 연결된 게이트 단자를 가지고 제 1 노드의 상태를 기판으로 전달하는 전달 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명의 기판전압 발생회로에 따르면, 저전압 시스템에서도 기판전압을 안전하게 공급할 수 있다. 또한, 본 발명에 따르면, 반도체 메모리 장치를 구성하는 셀 트랜지스터들의 문턱전압을 충분히 높게 유지할 수 있다.

Description

기판전압 발생회로{SUBSTRATE VOLTAGE GENERATING CIRCUIT}
본 발명은 반도체 메모리 장치의 기판전압 발생회로에 관한 것으로, 특히 저전압 시스템에서 기판전압을 안전하게 공급할 수 있는 기판전압 발생회로에 관한 것이다.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 기판전압은 반도체 메모리 장치를 구성하는 셀 트랜지스터들의 문턱전압을 높이기 위해 필요하며, 기판전압 발생회로에 의해 발생된다. 기판전압 발생방법에 대해서는 미국등록특허 5,315,166 등에 개시되어 있다. 그런데, 낮은 전원전압을 사용하는 시스템에서는 기판전압 발생회로를 구성하는 MOS(Metal Oxide Semiconductor) 트랜지스터에 걸리는 문턱전압 때문에 안전한 기판전압(VBB)을 보장할 수 없었다.
종래의 기판전압 발생회로의 일례를 도 1에 나타내었다.
도 1에 도시된 바와 같이, 종래의 기판전압 발생회로는 제 1 펄스신호(CP1)를 수신하여 노드(N1)에 펌핑전압을 발생시키는 펌핑 수단(C1), 제 2 펄스신호(CP2)를 수신하여 노드(N1)를 접지전압으로 프리차지하는 프리차지 수단(10), 및 노드(N1)의 상태를 기판(substrate)(미도시)으로 전달하는 전달 트랜지스터(PM1)로 구성되어 있다.
도 1에서 제 1 펄스신호(CP1)와 제 2 펄스신호(CP2)는 서로 위상이 반대이며, 하이레벨은 VCC이고 로우레벨은 0이다. 제 2 펄스신호(CP2)가 로우상태일 때, 프리차지 수단(10)에 의해 노드(N1)는 접지레벨인 0 상태로 된다. 이 때, 제 1 펄스신호(CP1)는 하이상태이다. 제 1 펄스신호(CP1)가 로우상태로 되면, 노드(N1)의 상태는 -VCC로 되며 이 값이 전달 트랜지스터(PM1)에 의해 기판전압(VBB)으로서 출력된다.
그런데, 기판전압(VBB)은 노드(N1)의 상태(-VCC)가 아니라 노드(N1)의 상태(-VCC)에서 전달 트랜지스터(PM1)의 문턱전압(Vth, threshold voltage)을 뺀 값인 -VCC - Vth가 된다. PMOS 트랜지스터는 Vth 값이 음이므로 -VCC- Vth는 노드(N1)의 상태(-VCC)보다 높은 상태가 된다. 전원전압의 크기가 전달 트랜지스터(PM1)의 문턱전압(Vth)의 값보다 충분히 크지 않는 낮은 전원전압을 사용하는 시스템에서는 기판전압 발생회로를 기판전압(VBB)은 충분한 음의 전압이 되지 못한다. 따라서, 반도체 메모리 장치를 구성하는 셀 트랜지스터들의 문턱전압을 충분히 높일 수 없게 된다.
본 발명의 목적은 저전압 시스템에서 기판전압을 안전하게 공급할 수 있는 기판전압 발생회로를 제공하는 것이다.
도 1은 종래의 기판전압 발생회로를 나타내는 도면이다.
도 2는 본 발명에 따른 기판전압 발생회로를 나타내는 도면이다.
도 3은 도 1과 도 2에서 사용하는 펄스신호들 사이의 관계를 나타내는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 제 1 프리차지 수단 22, 42 : 래치회로
30 : 제 2 펌핑 수단 32 : 레벨 시프터
40 : 제 2 프리차지 수단 PM4 : 전달 트랜지스터
본 발명에 따른 기판전압 발생회로는 제 1 펄스신호를 수신하여 제 1 노드에 제 1 펌핑전압을 발생시키는 제 1 펌핑 수단, 제 2 펄스신호를 수신하여 상기 제 1 노드를 접지전압으로 프리차지하는 제 1 프리차지 수단, 상기 제 1 펄스신호를 수신하여 제 2 노드에 제 2 펌핑전압을 발생시키는 제 2 펌핑 수단, 상기 제 2 펄스신호를 수신하여 상기 제 2 노드를 접지전압으로 프리차지하는 제 2 프리차지 수단, 및 상기 제 1 노드에 연결된 소스 단자와 기판전압이 출력되는 드레인 단자와 상기 제 2 노드가 연결된 게이트 단자를 가지고 상기 제 1 노드의 상태를 기판으로 전달하는 전달 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제 1 프리차지 수단은 상기 제 2 펄스신호를 수신하여 제 3 노드에 하이 상태 또는 로우 상태를 발생시키는 커패시터, 및 상기 커패시터의 출력을 수신하여 래치하고 상기 제 1 노드에 출력을 발생시키는 제 1 래치회로를 구비하는 것을 특징으로 한다.
상기 제 2 펌핑 수단은 상기 제 1 펄스신호를 수신하여 전원전압과 기판전압 중에서 하나를 선택하여 출력시키는 레벨 시프터, 및 상기 레벨 시프터의 출력을 수신하여 상기 제 2 노드에 제 2 펌핑전압을 발생시키는 커패시터를 구비하는 것을 특징으로 한다.
상기 제 2 프리차지 수단은 상기 제 2 펄스신호를 수신하여 제 4 노드에 하이 상태 또는 로우 상태를 발생시키는 커패시터, 및 상기 커패시터의 출력을 수신하여 래치하고 제 5 노드에 출력을 발생시키는 제 2 래치회로를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 기판전압 발생회로에 대해 설명한다.
도 2는 본 발명에 따른 기판전압 발생회로를 나타내는 도면으로서, 제 1 펄스신호(CP1)를 수신하여 노드(N3)에 펌핑전압을 발생시키는 제 1 펌핑 수단(C3), 제 2 펄스신호(CP2)를 수신하여 노드(N3)를 접지전압으로 프리차지하는 제 1 프리차지 수단(20), 제 1 펄스신호(CP1)를 수신하여 노드(N5)에 펌핑전압을 발생시키는 제 2 펌핑 수단(30), 제 2 펄스신호(CP2)를 수신하여 노드(N5)를 접지전압으로 프리차지하는 제 2 프리차지 수단(40), 및 노드(N3)에 연결된 소스 단자와기판전압(VBB)이 출력되는 드레인 단자와 노드(N5)가 연결된 게이트 단자를 가지고 노드(N3)의 상태를 기판(substrate)(미도시)으로 전달하는 전달 트랜지스터(PM4)를 구비한다.
제 1 프리차지 수단(20)은 제 2 펄스신호(CP2)를 수신하여 노드(N4)에 하이 상태 또는 로우 상태를 발생시키는 커패시터(C4), 및 커패시터(C4)의 출력을 수신하여 노드(N3)에 출력을 발생시키는 제 1 래치회로(22)를 구비한다.
제 1 래치회로(22)는 노드(N4)에 연결된 소스 단자와 접지에 연결된 드레인 단자와 노드(N3)에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(PM5), 및 노드(N3)에 연결된 소스 단자와 접지에 연결된 드레인 단자와 노드(N4)에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(PM6)를 구비한다.
제 2 펌핑 수단(30)은 제 1 펄스신호(CP1)를 수신하여 전원전압(VCC)과 기판전압(VBB) 중 하나를 선택하여 출력시키는 레벨 시프터(32) 및 레벨 시프터(32)의 출력을 수신하여 노드(N5)에 펌핑전압을 발생시키는 커패시터(C5)를 구비한다.
제 2 프리차지 수단(40)은 제 2 펄스신호(CP2)를 수신하여 노드(N6)에 하이 상태 또는 로우 상태를 발생시키는 커패시터(C6), 및 커패시터(C6)의 출력을 수신하여 노드(N5)에 출력을 발생시키는 제 2 래치회로(42)를 구비한다.
제 2 래치회로(42)는 노드(N6)에 연결된 소스 단자와 접지에 연결된 드레인 단자와 노드(N5)에 연결된 게이트 단자를 가지는 PMOS 트랜지스터(PM7), 및 노드(N5)에 연결된 소스 단자와 접지에 연결된 드레인 단자와 노드(N6)에 연결된게이트 단자를 가지는 PMOS 트랜지스터(PM8)를 구비한다.
도 3은 도 1과 도 2에서 사용하는 펄스신호들 사이의 관계를 나타내는 타이밍도이다. 도 3에 나타낸 바와 같이 제 1 펄스신호(CP1)와 제 2 펄스신호(CP2)는 서로 반대의 위상을 가지고 오버랩이 되지 않는다. 그리고, 하이레벨은 VCC이고 로우레벨은 0이다.
이하, 도 2와 도 3을 참조하여 본 발명에 따른 기판전압 발생회로의 동작에 대하여 설명한다.
도 2에서 제 2 펄스신호(CP2)가 로우상태(0V)일 때, 커패시터(C4)의 출력은 로우상태(0V)로 되고 PMOS 트랜지스터(PM6)가 온되어 노드(N3)는 접지레벨인 0 상태로 된다. 이와 동시에 커패시터(C6)의 출력은 로우상태(0V)로 되고 PMOS 트랜지스터(PM8)가 온되어 노드(N5)는 접지레벨인 0 상태로 된다. 이것이 프리차지 동작이다.
한편, 제 2 펄스신호(CP2)가 로우상태(0V)일 때, 제 1 펄스신호(CP1)는 하이상태(VCC)이다. 제 1 펄스신호(CP1)가 하이상태(VCC)로부터 로우상태(0V)로 되면, 노드(N3)의 상태는 -VCC로 펌핑된다. 이와 동시에 레벨 시프터(32)의 출력은 전원전압(VCC)로부터 기판전압(VBB)으로 바뀌고 커패시터(C5)에 의해 노드(N5)의 상태는 -(VCC- VBB)가 된다. 레벨 시프터(32)에서 기판전압(VBB)의 값을 전달 트랜지스터(PM4)의 문턱전압(Vth)보다 충분히 크게 설정하면 전달 트랜지스터(PM4)는 강하게 구동되어 노드(N3)의 펌핑전압인 -VCC가 기판전압(VBB)으로서 반도체 메모리 장치의 기판(미도시)에 공급된다.
도 2에서 제 2 펄스신호(CP2)가 하이상태(VCC)일 때, 커패시터(C4)의 출력은 하이상태(VCC)로 되고 PMOS 트랜지스터(PM6)는 오프되어 노드(N3)는 -VCC의 상태를 유지한다. 이와 동시에 커패시터(C6)의 출력은 하이상태(VCC)로 되고 PMOS 트랜지스터(PM8)가 오프되어 노드(N5)는 -(VCC- VBB)의 상태를 유지한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 기판전압 발생회로에 따르면, 저전압 시스템에서도 기판전압을 안전하게 공급할 수 있다. 또한, 본 발명에 따르면, 반도체 메모리 장치를 구성하는 셀 트랜지스터들의 문턱전압을 충분히 높게 유지할 수 있다.

Claims (5)

  1. 제 1 펄스신호를 수신하여 제 1 노드에 제 1 펌핑전압을 발생시키는 제 1 펌핑 수단;
    제 2 펄스신호를 수신하여 상기 제 1 노드를 접지전압으로 프리차지하는 제 1 프리차지 수단;
    상기 제 1 펄스신호를 수신하여 제 2 노드에 제 2 펌핑전압을 발생시키는 제 2 펌핑 수단;
    상기 제 2 펄스신호를 수신하여 상기 제 2 노드를 접지전압으로 프리차지하는 제 2 프리차지 수단; 및
    상기 제 1 노드에 연결된 소스 단자와 기판전압이 출력되는 드레인 단자와 상기 제 2 노드가 연결된 게이트 단자를 가지고 상기 제 1 노드의 상태를 기판으로 전달하는 전달 트랜지스터를 구비하는 것을 특징으로 하는 기판전압 발생회로.
  2. 제 1 항에 있어서, 상기 제 1 펌핑 수단은
    커패시터로 구성되는 것을 특징으로 하는 기판전압 발생회로.
  3. 제 1 항에 있어서, 상기 제 1 프리차지 수단은
    상기 제 2 펄스신호를 수신하여 제 3 노드에 하이 상태 또는 로우 상태를 발생시키는 커패시터; 및
    상기 커패시터의 출력을 수신하여 래치하고 상기 제 1 노드에 출력을 발생시키는 제 1 래치회로를 구비하는 것을 특징으로 하는 기판전압 발생회로.
  4. 제 1 항에 있어서, 상기 제 2 펌핑 수단은
    상기 제 1 펄스신호를 수신하여 전원전압과 기판전압 중에서 하나를 선택하여 출력시키는 레벨 시프터; 및
    상기 레벨 시프터의 출력을 수신하여 상기 제 2 노드에 제 2 펌핑전압을 발생시키는 커패시터를 구비하는 것을 특징으로 하는 기판전압 발생회로.
  5. 제 1 항에 있어서, 상기 제 2 프리차지 수단은
    상기 제 2 펄스신호를 수신하여 제 4 노드에 하이 상태 또는 로우 상태를 발생시키는 커패시터; 및
    상기 커패시터의 출력을 수신하여 래치하고 제 5 노드에 출력을 발생시키는 제 2 래치회로를 구비하는 것을 특징으로 하는 기판전압 발생회로.
KR1020020008797A 2002-02-19 2002-02-19 기판전압 발생회로 KR20030069302A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020008797A KR20030069302A (ko) 2002-02-19 2002-02-19 기판전압 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020008797A KR20030069302A (ko) 2002-02-19 2002-02-19 기판전압 발생회로

Publications (1)

Publication Number Publication Date
KR20030069302A true KR20030069302A (ko) 2003-08-27

Family

ID=32221839

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020008797A KR20030069302A (ko) 2002-02-19 2002-02-19 기판전압 발생회로

Country Status (1)

Country Link
KR (1) KR20030069302A (ko)

Similar Documents

Publication Publication Date Title
US6522193B2 (en) Internal voltage generator for semiconductor memory device
JP4809452B2 (ja) 単一チャージポンプを利用したデュアル電圧発生装置、発生回路及びその発生方法
KR100363142B1 (ko) 3상태논리게이트회로를갖는반도체집적회로
US7282986B2 (en) Negative voltage generator circuit
US20070018710A1 (en) Level shifter circuit of semiconductor memory device
US6107863A (en) Charge pump circuit and logic circuit
US7333373B2 (en) Charge pump for use in a semiconductor memory
KR100478866B1 (ko) 저전력발진기
JP2006054499A (ja) 半導体集積回路装置及びそれを用いた半導体システム
EP0798845B1 (en) Voltage-boosting circuit with mode signal
US6812774B2 (en) Method and apparatus for generating a high voltage
US6657903B2 (en) Circuit for generating power-up signal
KR100773348B1 (ko) 고전압 발생회로 및 이를 구비한 반도체 메모리 장치
US7276959B2 (en) Pumping circuit of semiconductor device
KR101035408B1 (ko) 반도체 장치
KR19990077819A (ko) 부스트 회로를 구비하는 반도체 메모리 장치
KR20030069302A (ko) 기판전압 발생회로
US10044260B2 (en) Charge pump circuit and voltage generating device including the same
JP2001044819A (ja) 高電圧出力インバーター
KR950000533B1 (ko) 데이타 출력버퍼
KR100418719B1 (ko) 플래쉬 메모리 장치의 펌핑 회로
KR970003189A (ko) 복수의 접지전원을 갖는 반도체 메모리장치
KR100390899B1 (ko) 부스팅 전압 발생회로
KR100186307B1 (ko) 내부 전원전압 보상회로
KR100317197B1 (ko) 기판 바이어스 회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination