JP4809452B2 - 単一チャージポンプを利用したデュアル電圧発生装置、発生回路及びその発生方法 - Google Patents
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Description
405…メモリセルトランジスタ基板
410,510,610…オシレータ
420,520,620…チャージポンプ
430,530,630…第1スイッチング回路SW1
440,540,640…第2スイッチング回路SW2
450,550,650…第1電圧感知器
460,560,660…第2電圧感知器
480,580,680…第1制御ユニット
490,590,690…第2制御ユニット
505…ビットラインセンスアンプブロック制御回路
603…第1構成要素
605…第2構成要素
Claims (15)
- 第1構成要素と、
第2構成要素と、
オシレーティング信号を発生させるオシレータと、
前記オシレーティング信号に応答してポンピングノードにポンピング電圧を発生させるためにポンピングキャパシタを含むチャージポンプと、
前記ポンピング電圧から前記第1構成要素に第1電圧を出力するために前記ポンピングノードに接続される第1スイッチング回路と、
前記ポンピング電圧から前記第2構成要素に第2電圧を出力するために前記ポンピングノードに接続される第2スイッチング回路と、
前記オシレーティング信号に応答して前記第1スイッチング回路を制御する第1制御ユニットと、
前記オシレーティング信号に応答して前記第2スイッチング回路を制御する第2制御ユニットと、
前記発生させられた第1電圧に応答して第1感知信号を出力する第1電圧感知器と、
前記発生させられた第2電圧に応答して第2感知信号を出力する第2電圧感知器と、
前記第1感知信号及び前記第2感知信号に応答して前記オシレータを選択的に制御するオシレータ制御回路とを含み、
前記第1電圧と前記第2電圧は正電圧であり、“第1電圧の値<第2電圧の値”という関係を有すると共に、
前記第1スイッチング回路は、
前記ポンピングノードと前記第1構成要素との間に接続される第1伝送トランジスタ(631)と、
前記ポンピングノードと前記第1伝送トランジスタ(631)のゲートとの間に接続される第1制御トランジスタ(632)とを含み、
前記第2スイッチング回路は、
前記ポンピングノードと前記第2構成要素との間に接続される第2伝送トランジスタ(641)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第2制御トランジスタ(642)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第3制御トランジスタ(643)とを含み、
第1感知信号がイネーブルされ、第2感知信号がディスエーブルされる場合には、前記第1スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1制御ユニットが前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)をダイオード接続にし、
第1感知信号がディスエーブルされ、第2感知信号がイネーブルされる場合には、前記第2スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第2制御ユニットが前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)をダイオード接続にし、
第1感知信号がイネーブルされ、第2感知信号がイネーブルされる場合には、
(a)前記第1及び第2スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1制御ユニットが前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)を、そして前記第2制御ユニットが前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)を、それぞれダイオード接続にし、
(b)前記ポンピングノードの正のチャージを前記第1及び第2スイッチング回路の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第2スイッチング回路の出力から前記第1スイッチング回路の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第1制御ユニットが前記第1伝送トランジスタ(631)を完全なオン状態にし、前記第2制御ユニットが前記第3制御トランジスタ(643)によって前記第2伝送トランジスタ(641)をダイオード接続にする
ことを特徴とする半導体メモリ装置。 - 前記第1伝送トランジスタ(631)は、
前記オシレーティング信号の周期と類似した周期をもって交互にターンオン及びターンオフされるように調節されることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第1伝送トランジスタ(631)は、
前記第1制御トランジスタ(632)とは反対の位相をもって動作することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2伝送トランジスタ(641)は、
前記第2制御トランジスタ(642)とは反対の位相をもって動作することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第1伝送トランジスタ(631)及び前記第2伝送トランジスタ(641)は、
互いに同じ位相をもってターンオン及びターンオフされるように調節されることを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2電圧は、
前記第1電圧の出力と同時に出力されることを特徴とする請求項1に記載の半導体メモリ装置。 - ワードライン駆動回路と、
ビットラインセンスアンプブロック制御回路及びメモリセルトランジスタの基板の内少なくとも一つと、
オシレーティング信号を発生させるオシレータと、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させるためにポンピングキャパシタを含むチャージポンプと、
前記ポンピング電圧から前記ワードライン駆動回路に第1電圧を出力するために前記ポンピングノードに接続される第1スイッチング回路と、
前記ポンピング電圧から前記ビットラインセンスアンプブロック制御回路及び前記メモリセルトランジスタの基板の内いずれか一つに第2電圧を出力するために前記ポンピングノードに接続される第2スイッチング回路と、
前記オシレーティング信号に応答して前記第1スイッチング回路を制御する第1制御ユニットと、
前記オシレーティング信号に応答して前記第2スイッチング回路を制御する第2制御ユニットと、
前記発生させられた第1電圧に応答して第1感知信号を出力する第1電圧感知器と、
前記発生させられた第2電圧に応答して第2感知信号を出力する第2電圧感知器と、
前記第1感知信号及び前記第2感知信号に応答して前記オシレータを選択的に制御するオシレータ制御回路とを含み、
前記第1電圧と前記第2電圧は正電圧であり、“第1電圧の値<第2電圧の値”という関係を有すると共に、
前記第1スイッチング回路は、
前記ポンピングノードと前記ワードライン駆動回路との間に接続される第1伝送トランジスタ(631)と、
前記ポンピングノードと前記第1伝送トランジスタ(631)のゲートとの間に接続される第1制御トランジスタ(632)とを含み、
前記第2スイッチング回路は、
前記ポンピングノードと前記ビットラインセンスアンプブロック制御回路及び前記メモリセルトランジスタの基板の内いずれか一つとの間に接続される第2伝送トランジスタ(641)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第2制御トランジスタ(642)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第3制御トランジスタ(643)とを含み、
第1感知信号がイネーブルされ、第2感知信号がディスエーブルされる場合には、前記第1スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1制御ユニットが前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)をダイオード接続にし、
第1感知信号がディスエーブルされ、第2感知信号がイネーブルされる場合には、前記第2スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第2制御ユニットが前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)をダイオード接続にし、
第1感知信号がイネーブルされ、第2感知信号がイネーブルされる場合には、
(a)前記第1及び第2スイッチング回路の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1制御ユニットが前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)を、そして前記第2制御ユニットが前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)を、それぞれダイオード接続にし、
(b)前記ポンピングノードの正のチャージを前記第1及び第2スイッチング回路の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第2スイッチング回路の出力から前記第1スイッチング回路の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第1制御ユニットが前記第1伝送トランジスタ(631)を完全なオン状態にし、前記第2制御ユニットが前記第3制御トランジスタ(643)によって前記第2伝送トランジスタ(641)をダイオード接続にする
ことを特徴とする半導体メモリ装置。 - オシレーティング信号を発生させる手段と、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させる手段と、
第1構成要素に第1電圧を発生させるために前記ポンピング電圧を第1スイッチングする手段と、
第2構成要素に第2電圧を発生させるために前記ポンピング電圧を第2スイッチングする手段と、
前記オシレーティング信号に応答して前記第1スイッチングする手段を制御する第1の制御手段と、
前記オシレーティング信号に応答して前記第2スイッチングする手段を制御する第2の制御手段と、
前記発生させられた第1及び第2電圧をさらに感知する手段と、
前記感知された第1及び第2電圧を設定値と比較する手段と、
比較に応じて第1及び第2感知信号を各々出力する手段と、
前記第1及び第2感知信号に応じて前記オシレーティング信号の発生を制御する手段とを含み、
前記第1電圧と前記第2電圧は正電圧であり、“第1電圧の値<第2電圧の値”という関係を有すると共に、
前記ポンピング電圧を第1スイッチングする手段は、
前記ポンピングノードと前記第1構成要素との間に接続される第1伝送トランジスタ(631)と、
前記ポンピングノードと前記第1伝送トランジスタ(631)のゲートとの間に接続される第1制御トランジスタ(632)とを含み、
前記ポンピング電圧を第2スイッチングする手段は、
前記ポンピングノードと前記第2構成要素との間に接続される第2伝送トランジスタ(641)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第2制御トランジスタ(642)と、
前記ポンピングノードと前記第2伝送トランジスタ(641)のゲートとの間に接続される第3制御トランジスタ(643)とを含み、
第1感知信号がイネーブルされ、第2感知信号がディスエーブルされる場合には、前記第1スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1の制御手段が前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)をダイオード接続にし、
第1感知信号がディスエーブルされ、第2感知信号がイネーブルされる場合には、前記第2スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第2の制御手段が前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)をダイオード接続にし、
第1感知信号がイネーブルされ、第2感知信号がイネーブルされる場合には、
(a)前記第1及び第2スイッチングする手段の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1の制御手段が前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)を、そして前記第2の制御手段が前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)を、それぞれダイオード接続にし、
(b)前記ポンピングノードの正のチャージを前記第1及び第2スイッチングする手段の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第2スイッチングする手段の出力から前記第1スイッチングする手段の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第1の制御手段が前記第1伝送トランジスタ(631)を完全なオン状態にし、前記第2の制御手段が前記第3制御トランジスタ(643)によって前記第2伝送トランジスタ(641)をダイオード接続にする
ことを特徴とする半導体メモリ装置。 - 前記第1スイッチングは、
前記オシレーティング信号の周期から導き出された周期をもって前記第1伝送トランジスタ(631)をスイッチングオン及びオフすることによりなされることを特徴とする請求項8に記載の半導体メモリ装置。 - 前記第2スイッチングは、
前記オシレーティング信号の周期から導き出された周期をもって前記第2伝送トランジスタ(641)をスイッチングオン及びオフすることにより実行されることを特徴とする請求項9に記載の半導体メモリ装置。 - 前記第1伝送トランジスタ(631)及び第2伝送トランジスタ(641)は、
同じ位相をもってターンオン及びターンオフされることを特徴とする請求項10に記載の半導体メモリ装置。 - オシレーティング信号を発生させる段階と、
前記オシレーティング信号に応答してポンピング電圧をポンピングノードに発生させる段階と、
第1構成要素に第1電圧を発生させるために前記ポンピング電圧を第1スイッチングする段階と、
第2構成要素に第2電圧を発生させるために前記ポンピング電圧を第2スイッチングする段階と、
前記オシレーティング信号に応答して前記第1スイッチングする段階を制御する第1の制御段階と、
前記オシレーティング信号に応答して前記第2スイッチングする段階を制御する第2の制御段階と、
前記発生させられた第1及び第2電圧をさらに感知する段階と、
前記感知された第1及び第2電圧を設定値と比較する段階と、
比較に応じて第1及び第2感知信号を各々出力する段階と、
前記第1及び第2感知信号に応じてオシレーティング信号の発生を制御する段階とを含み、
前記第1電圧と前記第2電圧は正電圧であり、“第1電圧の値<第2電圧の値”という関係を有すると共に、
前記ポンピング電圧を第1スイッチングする段階は、
前記ポンピングノードを第1伝送トランジスタ(631)を介して前記第1構成要素に接続する段階と、
前記ポンピングノードを第1制御トランジスタ(632)を介して前記第1伝送トランジスタ(631)のゲートに接続する段階とを含み、
前記ポンピング電圧を第2スイッチングする段階は、
前記ポンピングノードを第2伝送トランジスタ(641)を介して前記第2構成要素に接続する段階と、
前記ポンピングノードを第2制御トランジスタ(642)を介して前記第2伝送トランジスタ(641)のゲートに接続する段階とを含み、
第1感知信号がイネーブルされ、第2感知信号がディスエーブルされる場合には、前記第1スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1の制御段階が前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)をダイオード接続にするように制御し、
第1感知信号がディスエーブルされ、第2感知信号がイネーブルされる場合には、前記第2スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第2の制御段階が前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)をダイオード接続にするように制御し、
第1感知信号がイネーブルされ、第2感知信号がイネーブルされる場合には、
(a)前記第1及び第2スイッチングする段階の出力から前記ポンピングノードへの正のチャージの伝送を防止するように、前記オシレーティング信号の“ロウ”レベルの状態で、前記第1の制御段階が前記第1制御トランジスタ(632)によって前記第1伝送トランジスタ(631)を、そして前記第2の制御段階が前記第2制御トランジスタ(642)によって前記第2伝送トランジスタ(641)を、それぞれダイオード接続にするように制御し、
(b)前記ポンピングノードの正のチャージを前記第1及び第2スイッチングする段階の出力へそれぞれ伝送しながら、前記ポンピングノードを介した前記第2スイッチングする段階の出力から前記第1スイッチングする段階の出力への正のチャージの伝送を防止するように、前記オシレーティング信号の“ハイ”レベルの状態では、前記第1の制御段階が前記第1伝送トランジスタ(631)を完全なオン状態にするように制御し、前記第2の制御段階が第3制御トランジスタ(643)によって前記第2伝送トランジスタ(641)をダイオード接続にするように制御する
ことを特徴とする方法。 - 前記第1スイッチングする段階は、
前記オシレーティング信号の周期から導き出された周期をもって前記第1伝送トランジスタ(631)を交互にスイッチングオン及びオフすることにより行われることを特徴とする請求項12に記載の方法。 - 前記第2スイッチングする段階は、
前記オシレーティング信号の周期から導き出された周期をもって前記第2伝送トランジスタ(641)を交互にスイッチングオン及びオフすることにより行われることを特徴とする請求項13に記載の方法。 - 前記第1伝送トランジスタ(631)及び第2伝送トランジスタ(641)は、
同じ位相をもってターンオン及びターンオフされることを特徴とする請求項14に記載の方法。
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