KR100442728B1 - 반도체장치 및 이를 사용하는 액정모듈 - Google Patents

반도체장치 및 이를 사용하는 액정모듈 Download PDF

Info

Publication number
KR100442728B1
KR100442728B1 KR10-2001-0018353A KR20010018353A KR100442728B1 KR 100442728 B1 KR100442728 B1 KR 100442728B1 KR 20010018353 A KR20010018353 A KR 20010018353A KR 100442728 B1 KR100442728 B1 KR 100442728B1
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor chips
tape
wiring pattern
chips
Prior art date
Application number
KR10-2001-0018353A
Other languages
English (en)
Other versions
KR20010090758A (ko
Inventor
나이토카츠유키
토요사와켄지
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20010090758A publication Critical patent/KR20010090758A/ko
Application granted granted Critical
Publication of KR100442728B1 publication Critical patent/KR100442728B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Wire Bonding (AREA)
  • Liquid Crystal (AREA)

Abstract

TCP나 COF 등의 테이프에 반도체칩이 실장되어 이루어지는 반도체장치에 있어서, 하나의 테이프에 복수의 반도체칩을 보다 작게 실장하는 것을 목적으로 한다. 이를 위해, 반도체칩을 길이방향의 사각형으로 하고, 반도체칩의 장변이 Cu 배선패턴의 인출 방향과 거의 수직하도록 실장한다. 이에 의해, 다수의 Cu 배선패턴을 서로 거의 평행하고, 또한 입출력 행선지에 대하여 거의 직진하도록 배선할 수 있어, 복수의 반도체칩을 실장함에 있어서, 테이프의 폭을 좁게 하여 접속되는 기기를 소형화할 수 있다.

Description

반도체장치 및 이를 사용하는 액정모듈{SEMICONDUCTOR DEVICE AND LIQUID CRYSTAL MODULE ADOPTING THE SAME}
본 발명은, 반도체칩의 실장에 테이프를 사용한 반도체장치의 패키지구조 및 그 반도체장치를 사용하는 액정모듈에 관한 것이다.
퍼스널 컴퓨터의 모니터로 사용되는 액정표시장치나, 휴대전화의 단말장치 및 게임기 등의 휴대형의 기기 등에서는, TAB(Tape Automated Bonding)로 불리우는 반도체칩의 실장에 테이프가 사용되고 있다. 그리고, 그 실장에는, TCP(Tape Carrier Package), COF(Chip on Film) 등의 패키지구조가 사용되고 있다. TAB에 의한 반도체칩의 실장에 관해서는, 예컨대 일본국 공개 특허 공보 제1991-57233호(공개일 1991년 3월12일) 등에 개시되어 있다.
도14 및 도15는 종래의 실장방법을 설명하기 위한 도면으로, 도14는 정면도, 도l5는 도14의 절단면선 A-A에서 본 단면도이다. 이들 도14 및 도15는 TCP 구조라 칭하고 있다. 폴리이미드 등의 유기재료로 이루어지는 기재(1)에 Cu 배선패턴(2)이 패터닝되어 테이프(3)가 형성된다. 상기 Cu 배선패턴(2)은, 그 인출부(2a,2b)가 기재(1)의 주변부에서 서로 평행하도록 인출되고, 이방도전성막 등을 통해, 인출부(2a)는 액정패널의 패드에, 인출부(2b)는 전원이나 화상데이터신호가 전송되는 인쇄기판의 패드에, 각각 전기적으로 접속된다.
기재(1)에는, 실장되는 반도체칩(4,5)에 대응하여, 디바이스홀(6,7)이 형성되어 있다. 상기 Cu 배선패턴(2)은 이들 디바이스홀(6,7)내에 인입되며, 이너리드(2c)로 되어있다. 상기 Cu 배선패턴(2)에는, 상기 이너리드(2c) 및 인출부(2a,2b)의 부분에, Sn 도금(도시하지 않음)이 실시되어 있다. 상기 이너리드(2c)는, 사각형의 반도체칩(4,5)의 4변 전체에 배열된 Au 범프(8)에 대응하여, 사방으로부터 상기 디바이스홀(6,7)내로 돌출하고 있다. 반도체칩(4,5)의 Au 범프(8)는 상기 이너리드(2c)에 무전해도금된 Sn과 공접정합되고, 이를 ILB(Inner Lead Bonding)라 하고 있다.
이와 같이 실장된 반도체칩(4,5)의 소자면 및 이너리드(2c)의 주변(w)은 수지(9)에 의해 밀봉되고, 기계적 강도 유지나 환경으로부터의 보호가 실현되어 있다. 또, 테이프(3)의 이너리드(2c) 등의 전극부분 이외는, 솔더레지스트(10)의 피복에 의해 보호되어 있다. 상기 프로세스가 테이프(3) 상에서 그대로 연속적으로 행하여져, 고효율 실장이 행하여지고 있다.
그런데, 최근의 전자기기의 고기능화에 의하여, 상기와 같은 1개의 테이프에의 다칩실장이 요망되고 있다. 이는, 예를 들면 휴대전화의 단말장치나 게임기 등 소형의 기기에 탑재되는 액정모듈을 예로 들면, 증대하는 액정패널의 배선수에 대하여, 드라이버동작을 효율화하기 위해, 우선 상기 드라이버 IC 내에 메모리가 제공되도록 되어, 화소수의 또 다른 증대나 칼러화에 의해 메모리용량의 증대를 초래하고 있다. 예를 들면, 커먼 및 세그먼트 드라이버와 SRAM을 커먼 및 세그먼트 드라이버에 필요한 프로세스(디자인 룰)로 제작하면, SRAM 부분은 전체 반도체칩 면적의 60%를 차지하게 된다.
한편, 액정패널의 화소 콘트라스트를 컨트롤하기 위해 내압이 필요한 드라이버부분은 미세가공에 의한 제작에는 적합하지 않지만, 메모리부분은 미세한 프로세스를 적용함으로써 상기 액정패널의 배선수에 상당한 집적도에 대응할 수 있다. 이 때문에, 상기 드라이버부분과 메모리부분을 각각 최적 프로세스(디자인 룰)로 형성하고, 1개의 테이프에 드라이버칩과 SRAM 칩이라고 하는 2개의 반도체칩을 실장하는 것이 고려된다.
그러나, 전술한 바와 같은 실장 구조에서는, 반도체칩(4,5)의 Au 범프(8)는 상기 ILB를 행하기 위해 사각형의 상기 반도체칩(4,5)의 주변에 배치되고, 이에 대응하여 이너리드(2c)는 디바이스홀(6,7)의 전체 4변으로부터 돌출함으로써, Cu 배선패턴(2)의 고밀도화에 대응하고 있다. 이 때문에, 디바이스홀(6,7)의 4변 중, 인출부(2a,2b)에 대향하는 변에서는 Cu 배선패턴(2)을 직진 형성할 수 있지만, 인출부(2a,2b)에 대향하지 않은 변에서는 Cu 배선패턴(2)의 권회(routing)가 복잡하게 되어, 테이프(3)의 프로세스 불량이나 권회 스페이스를 확보하기 위해 테이프(3)가 대형화하는 등의 문제를 갖고 있다.
이러한 문제는, 개개의 반도체칩(4,5)이 테이프(3)에 실장될 때 발생하는 문제이고, 복수의 반도체칩(4,5)이 실장되는 경우에는 더욱 현저한다. 이 때문에, 다칩실장의 요구가 있어도 상기 문제로 그의 실현이 현실적으로 곤란하다.
본 발명의 목적은, 1개의 테이프에 복수의 반도체칩을 보다 컴팩트하게 실장할 수 있는 반도체장치 및 이를 사용하는 액정모듈을 제공하는 것이다.
본 발명의 반도체장치는, 유기 기재와 상기 유기 기재상에 형성된 배선패턴을 구비한 테이프와, 상기 테이프에 실장된 복수의 반도체칩을 포함하고, 상기 반도체칩을 길이방향의 사각형으로 하여, 상기 길이방향의 사각형의 반도체칩의 장변이 상기 배선패턴의 인출 방향과 거의 수직하도록 실장되는 구성이다.
상기 구성에 의하면, 테이프에 반도체칩이 실장되어 이루어지는 TCP나 COF 등의 반도체장치에 있어서, 반도체칩을 길이방향의 사각형으로서 범프를 장변에 배열하고, 그 장변이 배선패턴의 인출 방향과 거의 수직하도록 실장된다.
따라서, 다수의 배선패턴을 서로 거의 평행, 또한 입출력 행선지에 대하여 거의 직진하도록 배선할 수 있다. 특히, 반도체칩 사이에 복잡한 권회가 없고, 양자가 거의 직선의 배선패턴으로 접속되면, 칩간격을 좁게 할 수 있다. 이에 의해, 복수의 반도체칩을 실장함에 있어서, 테이프의 폭을 좁게 하여 접속되는 기기를 소형화할 수 있다.
또한, 본 발명의 반도체장치는, 상기 반도체칩의 두께가 서로 다른 구성이다.
상기 구성에 의하면, 얇은 반도체칩으로부터 순차로 본딩함으로써, 본딩툴이 반도체칩에 접촉하여 충격을 줄 가능성을 감소시킬 수 있다.
따라서, 반도체칩을 근접하여 실장할 수 있어, 칩실장 위치의 제약이 작게 되어, 배선패턴의 권회 등, 설계에 여유를 갖게 할 수 있다.
또한, 본 발명의 반도체장치에서, 상기 테이프에는, 상기 반도체칩 사이에, 테이프의 절곡을 용이하게 하기 위한 슬릿이 형성되는 구성이다.
상기 구성에 의하면, 예를 들면 접속되는 액정패널의 이면측에 절곡 등의 조립의 자유도를 향상할 수 있다.
또한, 본 발명의 반도체장치에서는, 상기 반도체칩 사이의 배선패턴에는, 테이프의 절곡을 용이하게 하기 위해 솔더 레지스트를 형성하지 않은 구성이다.
상기 구성에 의하면, 반도체칩 사이의 배선패턴에는 솔더 레지스트를 형성하지 않기 때문에, 상기 솔더 레지스트가 없는 부분에서 테이프를 만곡시키더라도, 배선패턴에 단선이 발생할 염려가 작고, 예를 들면 접속되는 액정패널의 이면측으로 절곡하는 등의 조립의 자유도를 향상할 수 있다.
또, 본 발명의 반도체장치에서는, 상기 반도체칩은, SRAM, 액정드라이버 IC 및 콘트롤러용 IC 중에서 선택되는 적어도 2개의 칩인 구성이다.
상기 구성에 의하면, 예컨대, DRAM(Dynamic RAM) 등과 비교하여, 소자수는 많아지지만, 소비전력이 작고, 액정드라이버 IC에 인접하여 배치하는 메모리로서 바람직한 SRAM(Static RAM)과의 2칩으로 반도체장치를 구성한다.
또는, SRAM, 액정드라이버 IC 및 콘트롤러용 lC의 3칩으로 반도체장치를 구성해도 좋다. 또한, 그 중 임의의 2개의 칩으로 반도체장치를 구성해도 좋다.
또한, 본 발명의 액정모듈에서는, 상기 어느 반도체장치를 액정패널에 접속하여 이루어진다.
본 발명의 다른 목적, 특징 및 우수한 점은 이하에 도시한 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은 첨부도면을 참조한 다음 설명으로 명백하게 될 것이다.
도1은 본 발명의 제1 실시예의 반도체장치의 정면도이다.
도2는 도1의 절단면선 B-B에서 본 단면도이다.
도3은 ILB 시에 사용되는 플레이트의 정면도이다.
도4는 칩 실장시의 모양을 도시한 단면도이다.
도5는 도1∼도4에 도시한 반도체장치의 1 탑재예인 액정모듈의 정면도이다.
도6은 본 발명의 제2 실시예의 반도체장치의 단면도이다.
도7은 칩 실장시의 모양을 도시한 단면도이다.
도8은 본 발명의 제3 실시예의 반도체장치의 단면도이다.
도9는 본 발명의 제4 실시예의 반도체장치의 단면도이다.
도10은 본 발명의 제5 실시예의 반도체장치의 정면도이다.
도11은 도10의 절단면선 C-C에서 본 단면도이다.
도12는 도10 및 도11에 도시한 반도체장치를 탑재하는 액정모듈의 단면도이다.
도13은 본 발명의 제5 실시예의 1 변형예로서의 반도체장치의 정면도이다.
도14는 종래의 실장방법을 설명하기 위한 정면도이다.
도15는 도14의 절단면선 A-A에서 본 단면도이다.
본 발명의 제1 실시예에 대해, 도1∼도5를 참조하여 설명하면 이하와 같다.
도1은 본 발명의 제1 실시예의 반도체장치의 정면도이고, 도2는 도1의 절단면선 B-B에서 본 단면도이다. 폴리이미드 등의 유기재료로 이루어지는 기재(유기 기재)(11)에 Cu 배선패턴(배선패턴)(12)이 패터닝되어 테이프(13)가 형성된다. 상기 Cu 배선패턴(12)은, 그 인출부(12a,12b)가 기재(1)1의 주변부에서 서로 평행하도록 인출되고, 이방도전성막등을 통해, 인출부(12a)는 액정패널(30)(도5에 도시)의 전극에, 인출부(12b)는 전원이나 화상데이터신호가 전송되는 인쇄기판의 전극에, 각각 전기적 및 기계적으로 접속된다.
기재(11)에는, 실장되는 반도체칩(14,15)에 대응하여, 디바이스홀(16,17)이 형성되어 있다. 상기 Cu 배선패턴(12)은, 이들 디바이스홀(16,17)내에 인입되고, 이너리드(12c)로 되어있다. 상기 Cu 배선패턴(12)에는, 상기 이너리드(12c) 및 인출부(12a,12b)의 부분에, Sn 도금(도시하지 않음)이 실시되어 있다.
본 발명에서는, 상기 반도체칩(14,15)은, 그 애스펙트비(장변과 단변의 비)가 10 이상의 길이방향의 사각형이고, Cu 배선패턴(12)의 인출 방향과 거의 수직하도록 실장된다. 상기 이너리드(12c)는, 길이방향의 사각형의 반도체칩(14,15)의 장변에 배열된 Au 범프(18)에 대응하여, 상기 디바이스홀(16,17)내로 돌출하고 있다. 반도체칩(14,15)의 Au 범프(18)는 상기 이너리드(12c)에 무전해도금된 Sn과 공정 접합되고, ILB 접속된다.
상기 반도체칩(14)은 SRAM이고, 예를 들면 칩면적은 16 mm ×1.6 mm에서 400μm의 두께이고, 0.35μm 이하의 프로세스(디자인 룰)로 제작되어 있다. 또한, 상기 반도체칩(15)은, 드라이버 IC이고, 예를 들면 칩면적은 11 mm ×1 mm에서 625μm의 두께이고, 0.65μm의 프로세스(디자인 룰)로 제작되어 있다. 상기 SRAM은, DRAM 등과 비교하여, 소자수는 많지만, 소비전력이 작고, 액정드라이버 IC에 인접하여 배치하는 메모리로서 바람직하며, 이와 같이, 길이방향의 사각형으로 형성함으로써, 이를 드라이버 IC에 인접하여 배치할 수 있다. 또, 반도체칩(14,15)의 어느 일방은 콘트롤러용 IC라도 좋고, 또한, 반도체칩(14,15)으로서의 SRAM 및 액정드라이버 IC에 더하여 콘트롤러용 IC를 제공해도 좋다. 반도체칩(14,15)으로서의 SRAM 및 액정드라이버 IC에 더하여 콘트롤러용 IC를 제공하는 경우에는, 예컨대 후술하는 도8과 같이 구성할 수 있어, 반도체칩(44)이 콘트롤러용 IC로 된다. 또, 콘트롤러용 IC는, 예컨대 다음과 같은 기능을 갖는 것이다. 예컨대 TFT 액정패널에 있어서 화면을 표시하기 위해서는, 어떤 화상을 표시하기 위한 화소에 대해, 화상표시에 대응한 타이밍으로 각 화소에 인가하는 전압을 화소마다 배분할 필요가 있다. 콘트롤러용 IC는, 이 타이밍을 만들기 위한 기능을 갖고 있다.
본 발명에서는, 우선 반도체칩(14)이 본딩되고, 다음에 동일한 본딩툴을 사용하여, 반도체칩(15)이 본딩된다. 그리고, 2개의 반도체칩(14,15)의 두께의 차는, 이와 같이 200μm 이상으로 하는 것이 바람직하다. 이에 의해, 2회째의 반도체칩(15)을 본딩할 때 본딩툴과 접촉하여, 1회째에 본딩한 반도체칩(14)에 대미지를 줄 가능성을 감소시킬 수 있다. 따라서, 반도체칩(14,15)을 근접하여 실장할 수 있어, 칩실장위치의 제약이 작게 되어, Cu 배선패턴(12)의 권회 등, 설계에 여유를 갖게 할 수 있다.
또, 이 반도체칩(14,15)의 실장간격은, 작게할수록, 테이프(13)의 폭을 좁게 하는 것이 가능하지만, 상기 본딩툴과의 간섭을 고려하여, 0.5 mm∼3 mm로 하면 좋다. 상기 ILB의 조건은, 1범프당 접속하중이 30 gf, 접속시간이 3초, 본딩툴의 온도가 400℃ 이었다. 이에 의해, 반도체칩(14,15)사이의 100개 이상의 Cu 배선패턴(12)과 전기적 도통이 얻어진다.
도3은, ILB 시에 사용되는 플레이트(21)의 정면도이고, 도4는 칩의 실상태를 도시한 단면도이다. 플레이트(21)는, 예를 들면 막두께 0.5 mm의 인바아(invar)재(36% Ni, 64% Fe의 합금)로 이루어지고, ILB 접속하는 반도체칩(14,15)의 크기 및 간격에 대응하는 블랭크(21a,21b)가 제공되어 있다. 상기 디바이스홀(16,17)과 상기 플레이트(21)의 블랭크(21a,21b)가 서로 위치정합된 후, 상기 조건으로 ILB 접속된다. 플레이트(21)가 테이프(13)를 지지함으로써, 본딩시의 툴(22)의 압박에 의한 테이프(13)의 벤딩 등의 변형을 방지할 수 있다.
이와 같이 실장된 반도체칩(14,15)의 소자면 및 이너리드(12c)의 주변(W)는 수지(19)에 의해 밀봉되어, 기계적 강도 유지나 환경에서의 보호가 실현된다. 이 밀봉 수지는, 상기 ILB 후에, 액상 수지를 반도체칩(14,15)의 소자면보다 필요량, 예를 들면 5초동안 30 mg 적하하고, 그 후 12O℃에서 20분의 열처리에 의해 실현된다. 이에 의해, 반도체칩(14,15)의 소자면이 부호 19a로 나타낸 바와 같이 커버됨과 동시에, 측면에는 상기 소자면으로부터 흐른 수지에 의해 필렛(19b)이 형성된다. 이들 반도체칩(14,15)의 소자면과 측면의 수지를 경화시킴으로써, 보다 강고히밀봉될 수 있다.
또, 테이프(13)의 이너리드(12c) 등의 전극부분 이외는, 솔더 레지스트(20)의 피복에 의해 보호되어 있다. 이상의 프로세스가 테이프(13)상에서 그대로 연속적으로 행하여져, 고효율 실장이 행하여지고 있다.
도5는 상술한 바와 같이 구성된 반도체장치의 1 탑재예인 액정모듈의 정면도이다. 이 액정모듈은, 휴대전화의 단말장치의 표시장치로서 사용되고, 액정패널(30)에 단일의 테이프(13)가 접속되어 구성되어 있다. 또, 도5의 반도체장치로서는, 후술하는 제2 내지 제5 실시예에 있어서의 어느 반도체장치를 사용해도 좋다.
이상과 같이 본 발명에서는, 반도체칩(14,15)을 길이방향의 사각형으로 하고, Cu 배선패턴(12)의 인출 방향과 거의 수직하도록 실장하기 때문에, 다수의 Cu 배선패턴(12)을 서로 거의 평행하고, 또한 인출부(12a,12b) 에 대하여 거의 직진하도록 배선할 수 있다. 특히, 반도체칩(14,15)사이에 복잡한 권회없이, 양자가 거의 직선의 배선패턴으로 접속되면, 칩간격을 좁게 할 수 있다. 이에 따라, 테이프(13)와 반도체칩(14,15)의 형상이 유사한 관계를 갖게 되어, 복수의 반도체칩(14,15)을 실장함에 있어서, 테이프(13)의 폭을 좁게 하여, 접속되는 기기(상기 액정패널 30)를 소형화할 수 있다.
본 발명에서는, 출력신호배선으로 되는 다수의 Cu 배선패턴(12)이 인출부(12a,12b)에 대하여 거의 직진할 수 있도록 반도체칩(14,15)상의 입출력단자로 되는 다수의 Au 범프(18)를 동일열상에 배치하기 위해 반도체칩(14,15)에 장변을 제공하고 있다. 한편, 그 장변을 제공한 경우에 반도체칩(14,15)이 형성되는 웨이퍼내에서 충분히 칩수를 확보할 수 있고, 또한, 반도체칩(14,15)내의 소자 및 회로의 형성에 필요한 최소면적을 확보할 수 있도록 단변을 제공하고 있다. 이 점들을 고려하면, 반도체칩(14,15)의 애스펙트비(장변와 단변와의 비)를 10 이상으로 하는 것이 바람직하다. 즉, 애스펙트비가 10 이상인 반도체칩(14,15)은, i) 1 웨이퍼로부터 얻을 수 있는 많은 칩 수의 확보와, ii) 출력신호배선의 직진화라는 2점의 이점을 가져온다.
예컨대, 반도체칩(14,15)의 장변이 약 17 mm일 때, 최소패드 피치 50μm의 미세 피치에서는 약 540개의 입출력단자를 확보할 수 있다. 이 단자수의 경우, 디자인 룰 0.65μm 프로세스로 반도체칩(14,15)내의 소자 및 회로의 면적을 확보하기 위한 반도체칩(14,15)의 단변은 최저 1.6 mm로 된다.
본 발명의 제2 실시예에 대해, 도6 및 도7에 따라 설명하면 이하와 같다.
도6은 본 발명의 제2 실시예의 반도체장치의 단면도이다. 전술한 도1∼도4에 도시한 반도체장치는 TCP 구조인 것에 대하여, 이 반도체장치는 COF 구조이며, 대응하는 부분에는 동일한 참조부호를 부기하고 그 설명을 생략한다. 상기 유기재료로 이루어지는 기재(31)에 Cu 배선패턴(32)이 패터닝되어 테이프(33)가 형성된다. 상기 Cu 배선패턴(32)에는, Ni 도금(도시하지 않음)이 실시되고 다시 Au 도금(도시하지 않음)이 실시되어 있다.
상기 테이프(33)에는, 플립칩 접속에 의해 상기 반도체칩(14,15)이 실장된다. 그 실장은, 도7에 도시한 바와 같이, 기대(34)상에 테이프(33)가 위치 정합되어 위치 시킨 후, 상기 툴(22)에 의해, 예를 들면 상기 Au 범프(18)와 전극이 Au-Au 열압착 접속되어 실현된다. 접속조건은, 예를 들면 45O℃, 17O×1O-4gf/m2, 2초이다.
그 후, 각 반도체칩(14,15)과 테이프(33)와의 좁은 간극 및 반도체칩(14,15)의 주위는 상기 수지(19)에 의해 밀봉된다. 이 밀봉 수지는, 액상 수지를 반도체칩(14,15)의 장변 에지를 따라 테이프(33)상에 연속적으로 적하시키고, 모세관 현상으로 반도체칩(14,15)과 테이프(33)의 간극에 부호 19a로 나타낸 바와 같이 충전하고, 또한 반도체칩(14,15)의 측면에 필렛(19b)을 형성시킴으로써 실현하고 있다. 수지의 경화조건은 전술한 ILB의 경우와 동일 조건이다. 반도체칩(14,15) 사이의 필렛은, 부호 19c로 나타낸 바와 같이 수지의 연속 상태에 의해 강도가 향상된다.
이와 같이 하여, 본 발명을 상기 COF 구조에도 적용할 수 있다.
본 발명의 제3 실시예에 관해 도8에 따라 설명하면 이하와 같다.
도8은 본 발명의 제3 실시예의 반도체장치의 단면도이다. 전술한 도1∼도4, 도6 및 도7에 도시한 반도체장치와 유사하고, 대응하는 부분에는 동일한 참조부호를 부기하고 그 설명을 생략한다. 이 반도체장치에서는, 상기 유기재료로 이루어지는 기재(41)에 Cu 배선패턴(42)이 패터닝되어 테이프(43)가 형성된다. 테이프(43)에는, 상기 디바이스홀(l6,17)이 형성되어 상기 반도체칩(14,15)이 ILB 접속됨과 동시에, 테이프(43)상에는, 반도체칩(44)이 플립칩 접속된다. 즉, 이 반도체장치는, 상기 TCP 구조 및 COF 구조를 공히 구비한다.
반도체칩(15,44)은 Cu 배선패턴(42)측에서 실장되고, 반도체칩(14)은 기재(41)측에서 실장된다(반도체칩(14)이 Cu 배선패턴(42)측에서 실장되고, 반도체칩(15)이 기재(41)측에서 실장되도록 해도 좋다). 반도체칩(14,15)은 그의 Au 범프(18)와 상기 Sn 도금된 이너리드(12c)가 공정(共晶) 접속되고, 반도체칩(44)은 그 Au 범프(18)와 전극이 Au-Au 열압착 접속된다. 테이프(43)에 실장된 반도체칩(l4,15)은, 인접하는 칩사이에, 부호 19c로 나타낸 바와 같이 수지의 연속 상태로 인해 기계적 강도가 향상되어 있다.
본 발명의 제4 실시예에 관해 도9에 따라 설명하면 이하와 같다.
도9는 본 발명의 제4 실시예의 반도체장치의 단면도이다. 전술한 도8에 도시한 반도체장치에 유사하고, 대응하는 부분에는 동일한 참조부호를 부기하고 그 설명을 생략한다. 이 반도체장치에서, 테이프(43)상에는, 상기 반도체칩(14,15) 외에, 저항이나 콘덴서 등의 다른 전자부품(45,46)이, 하나 또는 복수개 탑재되어 있다. 상기 전자부품(45,46)의 실장은, 우선 메탈 마스크를 사용하여 솔더링 페이스트를 인쇄한 후, 전자부품(45,46)을 탑재하고, 계속해서 피크 온도 240℃의 열분위기에서 납땜에 의해 실현된다. 2개의 반도체칩(14,15)의 실장은 그 후 실시된다.
상기 전자부품(45,46)은, 2개의 반도체칩(14,15) 사이에 실장되어도 좋고, 또한 동일 부품이 복수개 탑재되어도 좋다.
본 발명의 제5 실시예에 관해 도10∼도12에 따라 설명하면 이하와 같다.
도10은 본 발명의 제5 실시예의 반도체장치의 정면도이고, 도11은 도10의 절단면선 C-C에서 본 단면도이다. 이 반도체장치는 전술한 도7 및 도8에 도시한 반도체장치와 유사하며, 대응하는 부분에는 동일한 참조부호를 부기하고 그 설명을 생략한다. 주목해야 할 점은, 이 반도체장치에서는, 상기 유기재료로 이루어지는 기재(31)에는, 반도체칩(14,15) 사이에 슬릿(52)이 형성됨과 동시에, 그 사이의 Cu 배선패턴(12)에 대하여, 상기 솔더 레지스트(20)가 형성되지 않은 블랭크부를 제공하는 것이다.
상기 슬릿(52) 및 블랭크부는, 테이프(53)의 강도를 손상하지 않고, 절곡을 용이하게 하기 위해 마련되고 있고, 반도체칩(14,15)의 장변 방향을 따라 형성되며, 그 폭은, 예를 들면, 1OO μm이다. 이에 의해 테이프(53)를 플렉시블하게 절곡할 수 있어, 상기 인출부(12a,12b) 주변으로의 벤딩 응력을 완화할 수 있다.
상기와 같이 구성함으로써, 도12에 나타낸 바와 같이 테이프(53)를 절곡할 수 있어, 반도체칩(14,15)의 배면들을 접착제(54)로 접착함으로써, 테이프(53)의 점유면적을 더욱 좁게 할 수 있다. 도12는 도10 및 도11에 도시한 반도체장치를 탑재하는 액정모듈의 단면도이고, 상기 테이프(53)를 절곡함으로써, 상기 액정모듈의 소형화에 기여할 수 있다.
또, 도10에 도시한 구성의 1 변형예로서, 도13에 도시한 구성도 좋다. 도13은 본 발명의 제5 실시예에 있어서의 일변형예로서의 반도체장치의 정면도이고, 도10의 반도체장치와 대응하는 부분에는 동일한 참조부호를 부기하고 그 설명을 생략한다. 이 구성에서는, 테이프(53)상의 Cu 배선패턴(12)중, 부호 12e로 도시한 것이 반도체칩(15)을 가로 질러 반도체칩(14)에 접속되어 있고, 부호 12d로 도시한 것이 반도체칩(14,15)을 가로 질러 배선되어 있다. 이와 같이 Cu 배선패턴(12)중의일부의 것을, 반도체칩(14,15)의 한쪽 또는 양쪽을 가로 질러 배선하는 것에 의해, 입출력사이, 반도체칩(14,15) 사이에서 여러가지 결선이 가능해진다. 또, Cu 배선패턴(12)이 가로 지르는 반도체칩의 수는 둘 이상이라도 좋고, 회로 레이아웃에 의해 적절히 선택하면 좋다. 요컨대, Cu 배선패턴(12)중의 일부의 것이, 어떤 반도체칩으로부터 적어도 1개의 반도체칩을 통과하여 다른 반도체칩 또는 외부로 접속할 수 있도록 되어 있으면 좋다. 또한, 부호 12f로 도시한 것은, 반도체칩(14,15) 사이를 접속하는 것으로, 도10 등에도 존재하고 있는 것이다.
상기 접착제(54)의 선정은, 반도체칩(14,15)의 기준전위에 대응하여 행하여지고, 양 반도체칩(14,15)의 기준전위가 서로 다르면 절연성의 수지를 사용하고, 동일하면 도전성수지를 사용하여 전기적 성능의 저하를 방지한다. Cu 배선패턴(12)의 인출부(12a)는, 상기 이방도전성막 등을 통해, 액정패널(30)의 전극에 전기적 및 기계적으로 접속된다.
또, 이상과 같이 설명한 반도체칩(14,15;44)의 실장방법 및 칩수는 이에 한하지 않고, 본 발명에 의한 구조이면 어느 형태라도 그 효과를 얻을 수 있다.
상기와 같이 본 발명에 의하면, 1개의 테이프에 복수의 반도체칩을 보다 컴팩트하게 실장할 수 있는 반도체장치 및 이를 사용하는 액정모듈을 제공할 수 있다.
발명의 상세한 설명에 있어서의 구체적인 실시예는 어디까지나 본 발명의 기술내용을 밝히는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허청구범위내에서, 여러가지 변경하여 실시할 수 있는 것이다.

Claims (32)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 유기 기재와 상기 유기 기재상에 형성된 배선패턴을 구비한 테이프; 및
    상기 테이프상에 실장된 복수의 반도체칩을 포함하고,
    상기 반도체칩은 각각 길이방향의 사각형으로 되고, 상기 길이방향의 사각형의 반도체칩의 장변이 상기 배선패턴의 인출 방향과 거의 수직하도록 실장되며,
    상기 배선패턴은, 상기 반도체칩간을 접속하는 것과, 상기 반도체칩중 하나로부터 상기 반도체칩중 다른 하나의 위를 통과하여 상기 반도체칩중 또 다른 반도체칩 또는 외부와 접속하도록 제공되어 있고,
    상기 복수의 반도체칩은 두께가 상이하고,
    상기 반도체칩이, SRAM, 액정드라이버 IC 및 콘트롤러용 IC 중에서 선택되는 적어도 2개의 칩인 것을 특징으로 하는 반도체장치.
  17. 삭제
  18. 제16항에 있어서, 상기 테이프에는, 상기 반도체칩 사이에, 테이프의 절곡을 용이하게 하기 위한 슬릿이 형성되는 반도체장치.
  19. 제18항에 있어서, 상기 테이프가 절곡되어 있고, 상기 반도체칩의 배면들이 접착되어 있는 반도체장치.
  20. 제19항에 있어서, 상기 반도체칩의 배면들을 접착하는 접착제를 포함하고,
    상기 배면들이 접착되는 반도체칩들의 기준전위가 서로 다르며, 상기 접착제가 절연성의 수지인 반도체장치.
  21. 제19항에 있어서, 상기 반도체칩의 배면들을 접착하는 접착제를 포함하고,
    상기 배면들이 접착되는 반도체칩들의 기준전위가 동일하고, 상기 접착제가 도전성의 수지인 반도체장치.
  22. 제16항에 있어서, 상기 반도체칩 사이의 배선패턴에는, 테이프의 절곡을 용이하게 하기 위해 솔더 레지스트를 형성하지 않은 반도체장치.
  23. 제16항에 있어서, 상기 반도체칩은, 장변와 단변의 비가 10 이상인 길이방향의 사각형인 반도체장치.
  24. 제16항에 있어서, 상기 복수의 반도체칩에는, ILB 접속되어 있는 것이 포함되는 반도체장치.
  25. 제16항에 있어서, 상기 복수의 반도체칩에는, 플립칩 접속되어 있는 것이 포함되는 반도체장치.
  26. 제16항에 있어서, 상기 복수의 반도체칩에는, ILB 접속되어 있는 것과 플립칩 접속되어 있는 것이 포함되는 반도체장치.
  27. 삭제
  28. 삭제
  29. 액정패널과, 이 액정패널을 구동하기 위한 구동장치를 포함하는 액정모듈에 있어서,
    상기 구동장치는, SRAM, 액정드라이버 IC 및 콘트롤러용 IC 중에서 선택되는 적어도 2개의 칩인 반도체칩으로 이루어지는 반도체장치를 구비하고,
    상기 반도체장치는,
    유기 기재와 상기 유기 기재상에 형성된 배선패턴을 구비한 테이프; 및
    상기 테이프상에 실장된 복수의 반도체칩을 포함하고,
    상기 반도체칩은 각각 길이방향의 사각형으로 되고, 상기 길이방향의 사각형의 반도체칩의 장변이 상기 배선패턴의 인출 방향과 거의 수직하도록 실장되며,
    상기 복수의 반도체칩은 두께가 상이하고,
    상기 반도체장치의 배선패턴의 인출부가, 상기 액정패널의 전극에 접속되어 있고,
    상기 배선패턴이, 반도체칩간을 접속하는 것과, 반도체칩중 하나로부터 상기 반도체칩중 다른 하나의 위를 통과하여 상기 반도체칩중 또 다른 반도체칩 또는 외부와 접속하는, 액정모듈.
  30. 삭제
  31. 액정패널과, 이 액정패널을 구동하기 위한 구동장치를 포함하는 액정모듈에 있어서,
    상기 구동장치는, 반도체칩 사이를 접속하는 배선패턴과, 상기 반도체칩중 적어도 하나의 위를 통과하여 제공되는 배선패턴을 포함하는 반도체장치를 구비하고,
    상기 반도체장치는,
    유기 기재와 상기 유기 기재상에 형성된 배선패턴을 구비한 테이프; 및
    상기 테이프상에 실장된 복수의 반도체칩을 포함하고,
    상기 반도체칩은 각각 길이방향의 사각형으로 되고, 상기 길이방향의 사각형의 반도체칩의 장변이 상기 배선패턴의 인출 방향과 거의 수직하도록 실장되며,
    상기 복수의 반도체칩은 두께가 상이하고,
    상기 반도체장치의 상기 배선패턴의 인출부가, 상기 액정패널의 전극에 접속되어 있고,
    상기 배선패턴이, 반도체칩간을 접속하는 것과, 반도체칩중 하나로부터 상기 반도체칩중 다른 하나의 위를 통과하여 상기 반도체칩중 또 다른 반도체칩 또는 외부와 접속하는, 액정모듈.
  32. 삭제
KR10-2001-0018353A 2000-04-07 2001-04-06 반도체장치 및 이를 사용하는 액정모듈 KR100442728B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000106959A JP3798220B2 (ja) 2000-04-07 2000-04-07 半導体装置およびそれを用いる液晶モジュール
JP2000-106959 2000-04-07

Publications (2)

Publication Number Publication Date
KR20010090758A KR20010090758A (ko) 2001-10-19
KR100442728B1 true KR100442728B1 (ko) 2004-08-02

Family

ID=18620038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0018353A KR100442728B1 (ko) 2000-04-07 2001-04-06 반도체장치 및 이를 사용하는 액정모듈

Country Status (5)

Country Link
US (1) US6441474B2 (ko)
JP (1) JP3798220B2 (ko)
KR (1) KR100442728B1 (ko)
CN (1) CN1184683C (ko)
TW (1) TW515013B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088322B2 (en) * 2000-05-12 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3889700B2 (ja) 2002-03-13 2007-03-07 三井金属鉱業株式会社 Ｃｏｆフィルムキャリアテープの製造方法
US7173322B2 (en) 2002-03-13 2007-02-06 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and method of producing the wiring board
US20050205972A1 (en) * 2002-03-13 2005-09-22 Mitsui Mining & Smelting Co., Ltd. COF flexible printed wiring board and semiconductor device
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4381698B2 (ja) * 2003-03-10 2009-12-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7734943B2 (en) * 2003-04-03 2010-06-08 Intel Corporation Low power display refresh
US6921975B2 (en) * 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
US6838776B2 (en) 2003-04-18 2005-01-04 Freescale Semiconductor, Inc. Circuit device with at least partial packaging and method for forming
KR100598032B1 (ko) * 2003-12-03 2006-07-07 삼성전자주식회사 테이프 배선 기판, 그를 이용한 반도체 칩 패키지 및 그를이용한 디스플레이패널 어셈블리
JP2006041328A (ja) * 2004-07-29 2006-02-09 Seiko Epson Corp 半導体装置及びその製造方法、ｌｃｄドライバ用パッケージ
US20070212813A1 (en) * 2006-03-10 2007-09-13 Fay Owen R Perforated embedded plane package and method
US8829661B2 (en) * 2006-03-10 2014-09-09 Freescale Semiconductor, Inc. Warp compensated package and method
TW200735317A (en) * 2006-03-14 2007-09-16 Novatek Microelectronics Corp Tape
CN100463158C (zh) * 2006-08-21 2009-02-18 南茂科技股份有限公司 薄膜覆晶封装构造及其多层电路卷带结构
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
BRPI0920736A2 (pt) * 2008-09-29 2015-12-29 Sharp Kk módulo de placa e método de fabricação do mesmo.
JP2010177563A (ja) * 2009-01-30 2010-08-12 Renesas Electronics Corp 表示駆動用半導体装置
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
JP5270497B2 (ja) * 2009-09-02 2013-08-21 シャープ株式会社 半導体装置およびその電力供給方法
JP2011210821A (ja) * 2010-03-29 2011-10-20 Renesas Electronics Corp 半導体装置とその製造方法
KR102258746B1 (ko) 2014-08-13 2021-06-01 삼성전자주식회사 벤딩부를 갖는 칩 온 필름 패키지
US20160313838A1 (en) * 2015-04-21 2016-10-27 Lg Display Co., Ltd. Touch Screen Integrated Display Device
KR102611214B1 (ko) 2016-08-30 2023-12-07 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN111341737A (zh) * 2020-04-14 2020-06-26 武汉华星光电技术有限公司 一种封装结构和显示装置
CN112867245B (zh) * 2021-03-11 2022-07-26 京东方科技集团股份有限公司 柔性电路板、显示装置及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04144142A (ja) * 1990-10-04 1992-05-18 Toshiba Corp 半導体装置
KR920017219A (ko) * 1991-02-08 1992-09-26 아오이 죠이치 반도체장치와 반도체장치의 제조방법 및 테이프 캐리어
JPH0536886A (ja) * 1991-07-31 1993-02-12 Nec Kansai Ltd 半導体装置とその製造方法
JPH098208A (ja) * 1995-06-16 1997-01-10 Hitachi Ltd 半導体装置
KR19980018307A (ko) * 1996-08-01 1998-06-05 카나이 쯔또무 테이프캐리어패키지를 구비한 액정표시장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357233A (ja) 1989-07-26 1991-03-12 Mitsubishi Electric Corp 半導体装置の製造方法
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
US6057174A (en) * 1998-01-07 2000-05-02 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04144142A (ja) * 1990-10-04 1992-05-18 Toshiba Corp 半導体装置
KR920017219A (ko) * 1991-02-08 1992-09-26 아오이 죠이치 반도체장치와 반도체장치의 제조방법 및 테이프 캐리어
JPH0536886A (ja) * 1991-07-31 1993-02-12 Nec Kansai Ltd 半導体装置とその製造方法
JPH098208A (ja) * 1995-06-16 1997-01-10 Hitachi Ltd 半導体装置
KR19980018307A (ko) * 1996-08-01 1998-06-05 카나이 쯔또무 테이프캐리어패키지를 구비한 액정표시장치

Also Published As

Publication number Publication date
JP3798220B2 (ja) 2006-07-19
US6441474B2 (en) 2002-08-27
KR20010090758A (ko) 2001-10-19
US20010050431A1 (en) 2001-12-13
TW515013B (en) 2002-12-21
JP2001291739A (ja) 2001-10-19
CN1317827A (zh) 2001-10-17
CN1184683C (zh) 2005-01-12

Similar Documents

Publication Publication Date Title
KR100442728B1 (ko) 반도체장치 및 이를 사용하는 액정모듈
KR100861153B1 (ko) 반도체장치
KR100688850B1 (ko) 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기
JP3565334B2 (ja) 半導体装置およびそれを用いる液晶モジュール、並びに半導体装置の製造方法
US7087987B2 (en) Tape circuit substrate and semiconductor chip package using the same
US20050040504A1 (en) Low-cost flexible film package module and method of manufacturing the same
JP2002124544A (ja) Ｃｏｆ用テープキャリアおよびこれを用いて製造されるｃｏｆ構造の半導体装置
US6670700B1 (en) Interconnect substrate and semiconductor device electronic instrument
KR101072336B1 (ko) 플렉시블 배선 기판, 반도체칩 실장 플렉시블 배선 기판,표시 장치 및, 반도체칩 실장 방법
KR20010076213A (ko) 반도체 장치 및 그 배선 방법
KR20060048605A (ko) 플렉시블 배선 기판과 그 제조 방법 및 반도체 칩 실장플렉시블 배선 기판과 전자기기
JPH08293529A (ja) 半導体装置およびその製造方法およびそれを用いた電子装置
JP2730536B2 (ja) 液晶表示装置
EP1041618A1 (en) Semiconductor device and manufacturing method thereof, circuit board and electronic equipment
JP3961491B2 (ja) 半導体装置の製造方法，半導体装置およびそれを用いる液晶モジュール
JP3768880B2 (ja) フリップチップ実装基板、製造方法及び無線装置
JP3769979B2 (ja) 表示パネル及びそれを備えた表示装置
JP2001250842A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3298345B2 (ja) 半導体装置
JPH0360133A (ja) ダイボンディング方法
KR20020063674A (ko) 탭 테이프를 이용하는 반도체 칩 패키지
JP2556204B2 (ja) フィルムキャリア半導体装置の実装方法
JPH0385587A (ja) 表示装置
KR20030029746A (ko) 플립칩 본딩방식을 사용한 ２금속 패키지, ｔｆｔ-ｌｃｄ모듈 및 ２금속 패키지 모듈키트
JPH0430441A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130705

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140716

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150710

Year of fee payment: 12