KR100433462B1 - 패턴형성방법 및 이 패턴형성방법을 이용한액정표시장치의 제조방법 - Google Patents

패턴형성방법 및 이 패턴형성방법을 이용한액정표시장치의 제조방법 Download PDF

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Abstract

단일 포토리소그래피단계를 통하여 형성되고 막두께에 차이가 있는 감광막은, 피에칭막상의 감광막에 투사되는 광량의 차이를 이용하여 형성되고, 피에칭막은, 감광막패턴의 막두께의 차이를 이용하여 두 번 에칭되어 그 안에 복수의 패턴들을 형성함으로써, 전체 제조공정단계들의 수를 감소시킬 수 있다. 이 경우에, 감광막패턴 중 감광박막을 에칭제거할 때에, 감광막패턴 중 감광후막의 상층은 이미 건식에칭에 거의 영향을 받지 않는 실리카막으로 개질되었기 때문에, 감광후막은 감광박막을 에칭하기 전의 감광후박의 형상과 거의 동일한 평면형상을 유지할 수 있다. 따라서, 피에칭막은 실리카막을 마스크로 하여 에칭되어 설계패턴과 거의 동일한 패턴을 갖게 된다.

Description

패턴형성방법 및 이 패턴형성방법을 이용한 액정표시장치의 제조방법{Process for forming pattern and method for producing liquid crystal display apparatus employing process for forming pattern}
본 발명은 액정표시장치에 사용되는 반도체장치의 패턴형성방법 및 상기 패턴형성방법을 사용한 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 배선과 같은 복잡한 패턴을 간단한 방식으로 형성할 수 있는 패턴형성방법 및 상기패턴형성방법을 사용한 액정표시장치의 제조방법에 관한 것이다.
액정표시장치의 제조방법에서는 집적회로 제조에 사용되는 포토리소그래피기술 및 건식에칭기술이 사용된다. 그러므로, 집적회로의 제조를 위한 공정단계들을 줄이기 위한 활동에서와 같이, 액정표시장치의 제조공정에서, 배선들과 같은 패턴들을 형성하는 전체 공정단계들의 수를 줄이는 노력들 뿐만 아니라 그 제조비용을 줄이려는 노력들이 이루어지고 있다.
상당한 정도로 제조비용을 감소시키는 갖가지 제안들 중에, 종래기술에서 둘 이상의 PR공정단계들이 단 하나의 공정으로 감소될 수 있는 방법이 제안되었다.
즉, 제1종래예(일본특허공개 제2000-206571)에서는 상기 방법을 역스태거박막트랜지스터(이하 TFT라 함)의 제조공정에 적용하였으며, 도 1a 내지 도 2b는 제조공정 순서대로 주요 공정단계들을 보여주는, TFT 주변의 연합영역들의 개략단면도들이다.
도 1a에서 보여준 바와 같이, 게이트전극(533) 및 게이트절연막(534)이 제1투명전극(501)상에 형성되고, 그 다음에 비정질실리콘(a-Si)막(541), n+형 비정질실리콘(n+형a-Si)막(542) 및 소스/드레인 전극들용 금속막(543)이 그 위에 순서대로 퇴적된다. 또한 감광막이 금속막(543)상에 1∼2㎛의 두께로 덮인 다음 노출되고 현상되어, 두꺼운 막두께를 갖는 감광후막패턴(527) 및 얇은 막두께를 갖는 감광박막패턴(526)이 형성된다.
도 1b에서 보여준 바와 같이, 금속막(543)은, 마스크로서 감광후박패턴(527) 및 감광박막패턴(526)을 사용하여 에칭제거되어, n+형a-Si막(542)이 노출된다.
도 2a에서 보여준 바와 같이, n+형a-Si막(542) 및 그 아래의 a-Si막(541)은 감광박막패턴(526)과 함께 건식에칭단계를 겪게 되어 금속막(543)이 건식에칭 후에 남은 감광후막패턴들(527) 사이에서 노출된다.
도 2b에서 보여준 바와 같이, 금속막(543) 및 그 아래의 n+형a-Si막(542)은, 마스크로서 남아 있는 감광후막패턴(527)을 사용하여 에칭제거된다. 이 때, a-Si막(541)의 일부가 동시에 에칭된다.
상기와 같이, 에칭되는 두 개의 다른 피에칭막의 패턴들은 다른 막두께들을 갖는 감광막패턴들(527 및 526)을 사용함으로써 형성될 수 있다.
또한, 다음의 제2종래예(일본특허공개 제2000-164584)는 상기 방법을 역스태거TFT의 제조공정에 적용하였으며, 도 3a 내지 도 3c는 제조공정 순서대로 주요 공정단계들을 보여주는, TFT 주변, 게이트단자전극 및 드레인단자전극의 개략단면도들이다.
도 3a에서 보여준 바와 같이, 게이트전극(633), 게이트단자전극(693) 및 게이트절연막(634)이 제1투명기판(601)상에 형성되고, a-Si막(641), n+형a-Si막(642) 및 소스/드레인전극들용 금속막이 연이어 그 위에 퇴적된다. 그 다음 금속막 및 그 아래의 n+형a-Si막(642)은 동일한 패턴으로 패터닝되어 소스전극(659)과 그 아래의 오옴층(ohmic layer), 드레인전극(658)과 그 아래의 오옴층 및 드레인단자전극(678)과 그 아래의 오옴층을 형성한다. 그 위에 패시베이션막(640)이 퇴적된 후에, 레지스트패턴이 형성되어, 개구들은 게이트단자전극(693) 및 드레인단자전극(678) 위에 형성되고, 얇은 막두께를 갖는 감광박막패턴(626)은 소스전극(659)과 그 옆의 a-Si막을 분리하는 분리영역(660) 위에 형성되며, 두꺼운 막두께를 갖는 감광후박패턴(627)은 그 이외의 영역에 형성된다.
그 후에, 도 3b에서 보여준 바와 같이, 감광박막패턴(626)은 적어도 감광박막패턴(626)을 제거하는 에칭조건들을 최적화한 상태에서 레지스트패턴을 사용하여 에칭제거되어, 드레인단자전극(678)상의 패시베이션막(640)이 완전히 제거되고, 게이트단자전극(693)상의 패시베이션막(640)에서부터 게이트절연막(634)의 일부까지의 막들이 수직방향으로 제거된다.
또한, 도 3c에서 보여준 바와 같이, a-Si막 분리영역(660)에 해당하는 a-Si막(641) 및 패시베이션막(640)은 제거됨과 동시에 게이트단자전극(693)상에 남아 있는 게이트절연막(634)의 일부도 에칭조건들을 최적화한 상태에서 제거된다.
제2종래예의 제조공정에 따르면, 다른 막두께들을 갖는 레지스트막을 사용함으로써 단일 PR공정단계를 통해 각 전극들의 콘택홀이 형성되고 a-Si막이 분리된다.
상기 제1 및 제2종래예에서 채용된 기술은 아래의 방식으로 제조공정단계들의 수를 감소시키기 위하여 개발되었다. 즉, 피에칭막상에 단일막의 감광막을 도포한 후에, 다른 막두께들을 갖는 감광막패턴이 다른 노광량을 이용하여 형성되고, 피에칭막은 그 막두께의 차이를 이용하여 에칭된다.
그러나, 제1 및 제2종래예에서, 감광막패턴 중에 감광박막패턴이 에칭제거될 때, 감광후박패턴도 에칭되어, 감광후박패턴의 모양이 에칭시간의 도과에 따라 계속하여 변하므로, 에칭되기 전의 감광후박패턴의 모양과는 상당히 다른 모양을 갖게된다. 따라서, 이 감광후박패턴을 마스크로서 사용하여 피에칭막을 에칭하면 공정설계자에 의해 설계된 것과는 상당히 다른 패턴을 갖게 될 것이 예상된다.
본 발명의 목적은, 다른 막두께들을 갖는 감광막패턴(이하에서 레지스트패턴이라 함)을 이용하여 피에칭막이 에칭되는 경우에, 얇은 레지스트부보다 두꺼운 막두께를 갖는 두꺼운 레지스트부가, 얇은 레지스트부를 에칭제거를 위한 에칭에 노출되어도, 두꺼운 레지스트부의 모양이 유지될 수 있는 패턴형성방법 및 이를 이용한 액정표시장치의 제조방법을 제공하는 것이다.
도 1a 및 1b는 종래의 제조방법의 공정단계들을 보여주는 단면도들이고;
도 2a 및 2b는 도 1b 다음의 공정단계들을 보여주는 단면도들이고;
도 3a 내지 3c는 다른 종래의 제조방법의 공정단계들을 보여주는 모식적 단면도들이고;
도 4a 내지 4c는 본 발명의 제1실시예의 공정단계들을 순서대로 보여주는 단면도들이고;
도 5a 내지 5c는 도 4c 다음의 공정단계들을 보여주는 단면도들이고;
도 6a 내지 6c는 본 발명의 제2실시예의 공정단계들을 순서대로 보여주는 단면도들이고;
도 7a 내지 7b는 도 6c 다음의 공정단계들을 보여주는 단면도들이고;
도 8a 내지 8b는 도 7b 다음의 공정단계들을 보여주는 단면도들이고;
도 9a 및 9b는 본 발명의 제3실시예를 보여주는 평면도 및 단면도이고;
도 10a 내지 10c는 본 발명의 제3실시예에 따라 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 11a 내지 11c는, 도 10a 내지 10c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 12a 내지 12c는, 도 11a 내지 11c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 13a 내지 13c는, 도 12a 내지 12c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 14a 내지 14c는, 도 13a 내지 13c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 15a 내지 15c는, 도 14a 내지 14c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 16a 내지 16c는, 도 15a 내지 15c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 17a 내지 17c는, 도 16a 내지 16c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 18a 내지 18c는 본 발명의 제4실시예에 따라 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 19a 내지 19c는, 도 18a 내지 18c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 20a 내지 20c는, 도 19a 내지 19c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고;
도 21a 내지 21c는, 도 20a 내지 20c 다음 공정단계의 한 시점에서 서로 다른 기판 내의 연합영역들을 보여주는 단면도들이고; 및
도 22a 내지 22c는, 도 21a 내지 21c 다음 공정단계의 한 시점에서 서로 다른기판 내의 연합영역들을 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
1, 21 : 절연기판 2 : 피에칭막
3, 23, 103, 323, 423 : 제1레지스트막
4, 24, 104, 324, 424 : 제2레지스트막
5, 105 :레지스트오목부
6, 7, 11, 31, 106, 107, 111, 331, 431 : 레지스트마스크
8, 108 : 아일랜드 9, 29, 109 : 실리레이트막
10, 30, 110, 330, 430 : 실리카막 12, 112 : 오목부
26, 326 : 얇은 레지스트마스크
27, 327 : 두꺼운 레지스트마스크
33 : 하층배선 34 : 절연막
35, 135, 155, 335, 355, 435, 455 : 콘택홀
36 : 상층금속막 37 : 상층배선
67 : 잔존 레지스트마스크 100 : TFT기판
101, 501, 601 : 제1투명기판 133, 533, 633 : 게이트전극
134, 534, 634 : 게이트절연막 137, 437 : 게이트단자투명전극
138 : 드레인배선 139 : 화소전극
140, 340, 440, 640 : 패시베이션막 141, 541, 641 : a-Si막
142, 542, 642 : n+형a-Si막 143, 543 : 금속막
153 : 게이트배선 157, 457 : 드레인단자투명전극
158, 658 : 드레인전극 159, 659 : 소스전극
173 : 공통전극 178, 678 : 드레인단자전극
182, 282 : 편광판 193, 693 : 게이트단자전극
200 : CF기판 201 : 제2투명기판
280 : 배향막 281 : 액정
283 : 광 284 : 블랙매트릭스
285 : 색층 286 : 제2절연막
287 : 도전막 325, 388, 425, 488 : 개구부
436 : 투명금속막
526, 527, 626, 627 : 감광막패턴 660 : a-Si막분리부
본 발명에 따른 패턴형성방법의 제1양태는,
기판의 피에칭막상에 제1레지스트막 및 제2레지스트막을 순서대로 덮고, 제1레지스트막상에 위치된 제2레지스트막을 형성하는 동안에, 제2레지스트막보다 제1레지스트막이 더 넓게 형성되도록 제1레지스트막 및 제2레지스트막을 패터닝하여 레지스트패턴을 형성하는 레지스트패턴형성단계;
레지스트패턴을 마스크로 하여 피에칭막을 에칭하여 피에칭막에 제1패턴을 형성하는 제1패터닝단계; 및
레지스트패턴을 에칭하여, 제1레지스트막 중에 제2레지스트막에 의해 덮이지 않은 적어도 일부에 남아있는 레지스트패턴을 제거하여, 제1레지스트막 및 제2레지스트막으로 구성된 잔존레지스트패턴을 형성하는 레지스트에칭단계를 포함하고,
레지스트에칭단계는, 제2레지스트막 중 적어도 일부가 제1레지스트막보다도건식에칭에 대하여 더 높은 내성을 갖는 레지스트막으로 되는 단계를 더 포함한다.
본 발명에 따른 패턴형성방법의 제1양태에 따르면, 잔존레지스트패턴은, 제1패터닝단계에서 사용된 레지스트패턴과는 다른 패턴을 갖도록 형성되고, 추가적으로 레지스트에칭단계 전에 제2레지스트막의 패턴과 거의 동일하여, 피에칭막이 제2패터닝단계를 겪을 때, 잔존레지스트막을 마스크로 이용함으로써 제2레지스트막의 패턴은 높은 정확도로 피에칭막에 옮겨질 수 있다.
본 발명에 따른 패턴형성방법의 제2양태는 패턴형성방법의 제1양태에 아래의 구조를 더 추가하여 구성된다:
레지스트패턴형성단계에서, 레지스트패턴은 제1레지스트막에 형성된 제1개구 및 제2레지스트막에 형성된 제2개구를 포함하고, 제1개구는 제2개구 안쪽에 형성되고,
레지스트에칭단계에서, 잔존레지스트패턴은 제1레지스트막에 대하여 제2레지스트막의 오버행을 갖도록 형성된다.
본 발명에 따른 패턴형성방법의 제2양태에 따르면, 잔존레지스트패턴은, 제1패터닝단계에서 사용된 레지스트패턴과는 다른 패턴을 갖도록 형성되고, 추가적으로 레지스트에칭단계 전에 제2레지스트막의 패턴과 거의 동일하다. 그러므로, 도전막이 잔존레지스트패턴상에 퇴적되고 잔존레지스트패턴이 그 위의 도전막과 함께 제거되어 피에칭막에 접속되는 도전패턴이 형성된다. 이 경우에, 포토레지스트단계에서, 도전패턴은 하나의 제2패터닝단계의 결과로써 형성되어 제2레지스트막의 패턴은 높은 정확도로 도전패턴에 옮겨질 수 있다.
본 발명에 따른 패턴형성방법의 제3양태는 패턴형성방법의 제1양태에 아래의 구조를 더 추가하여 구성된다:
게이트배선 및 게이트배선을 덮는 게이트절연막은 기판상에, 피에칭막 아래에 형성되고; 피에칭막은, 게이트절연막상에 반도체막, 불순물들로 도핑된 반도체막 및 소스/드레인전극들용 금속막을 순서대로 퇴적시켜 형성된 적층막이고; 및
레지스트패턴은 적층막상에 형성된다.
본 발명에 따른 패턴형성방법의 제3양태에 따르면, 잔존레지스트패턴은, 제1패터닝단계에서 사용된 레지스트패턴과는 다른 패턴을 갖도록 형성되고, 추가적으로 레지스트에칭단계 전에 제2레지스트막의 패턴과 거의 동일하여, 피에칭막이 제2패터닝단계를 겪을 때, 잔존레지스트막을 마스크로 이용함으로써 제2레지스트막의 패턴은 높은 정확도로 피에칭막에 옮겨질 수 있다.
본 발명에 따른 패턴형성방법의 제4양태는 패턴형성방법의 제3양태에 아래의 구조를 더 추가하여 구성된다:
적층막이 잔존레지스트패턴을 마스크로 하여 에칭되도록 수행되는 제2패터닝단계에서 사용된 잔존레지스트패턴을 제거한 후, 게이트절연막상에 보호절연막을 퇴적하는 단계;
보호절연막상에 제3레지스트막 및 제4레지스트막을 순서대로 덮고 제3레지스트막상에 위치된 제4레지스트막을 형성하는 동안에, 제4레지스트막보다 제3레지스트막이 더 넓게 형성되도록 제3레지스트막 및 제4레지스트막을 패터닝하여 제3레지스트막 및 제4레지스트막으로 구성되며 하나의 개구를 갖는 제2레지스트패턴을 형성하는 단계;
제2레지스트패턴을 마스크로 하여 보호절연막의 연결부를 적어도 제거하여 적층막으로 구성되고 보호절연막 아래에 위치된 도전층의 표면을 노출시키는 단계: 및
제2레지스트패턴 중 제3레지스트막을 선택에칭하여 개구에서 제3레지스트막에 대하여 제4레지스트막의 오버행을 형성하는 단계를 더 포함하고,
오버행은, 제4레지스트막에 실리콘원자들을 함유시켜 제4레지스트막을 실리콘도핑된 제4레지스트막으로 변환시킨 다음, 실리콘도핑된 제4레지스트막은 적어도 산소를 함유하는 혼합가스를 사용하여 수행되는 플라즈마처리를 통하여 실리콘산화막으로 개질되어 형성되고, 그런 후에, 제3레지스트막의 연결부는 횡방향으로 제거된다.
본 발명에 따른 패턴형성방법의 제4양태에 따르면, 개구는, 제2레지스트막을 사용하여 적층막의 표면을 노출시키는 제1패터닝단계의 결과로 보호절연막내에 형성되고, 또한 제3레지스트막에 대한 제4레지스트막의 오버행은 개구 주위에 형성된다. 그러므로, 제2도전막이 개구, 제3 및 제4레지스트막들을 덮도록 퇴적될 때, 제3 및 제4레지스트막들은 그 위의 제2도전막과 함께 제거되어 적층막과 연결되는 제2도전패턴이 형성된다. 이 경우에, 제2도전패턴은 제2패터닝단계의 결과로 형성되어 제4레지스트막의 패턴은 높은 정확도로 제2도전패턴에 옮겨질 수 있다.
본 발명의 제1실시예에 따른 패턴형성방법이 도 4a 내지 4c 및 도 5a 내지 5c에서 보여준 제조공정단계들에 관련된 단면도들을 참조하여 설명될 것이다.
도 4a에서 보여준 바와 같이, 피에칭막(2)은 절연기판(1)상에 퇴적되고, 그 위에 약 500㎚의 막두께를 갖는 양화레지스트인 제1레지스트막(3)이 공지의 포토리소그래피기술에 의해 덮인다. 제2레지스트막(4)이 또한 제1레지스트막(3)상에 덮인다.
레지스트막들은, 예컨대 차광부 및 반투광부를 갖는 레티클을 마스크로서 사용하여 노광된 다음에 현상되어, 도 4b에서 보여준 바와 같이, 반투광부에 해당하는 레지스트오목부(5)를 가지며 제1레지스트막으로 구성된 레지스트마스크(6) 및 레지스트오목부(5)를 사이 끼우고 제2레지스트막으로 구성된 레지스트마스크(7)가 형성된다.
도 4c에서 보여준 바와 같이, 피에칭막(2)은 레지스트마스크(6) 및 레지스트마스크(7)를 마스크로서 이용하여 에칭되어 피에칭막(2)으로 구성된 아일랜드(8)가 형성된다.
도 5a에서 보여준 바와 같이, 레지스트마스크들(6 및 7)은 실라잔(silazane)과 같은 실리레이트제(silylating agent)에 담그어져, 레지스트마스크(7)만을 실리레이팅하여 레지스트마스크(7)를 실리레이트막(silylated film)으로 변형시킨다. 실리레이트막은 다량의 실리콘원자들을 함유한다. 이 경우, 레지스트마스크(6)는 실리레이트되지 않는 레지스트막인 제1레지스트마스크(3)로 구성되기 때문에, 레지스트마스크(6)의 표면은 실리레이팅되지 않는다.
상기 특징들을 갖는 제1레지스트막 및 제2레지스트막에는 구체적으로 이하의 재료들이 포함된다.
제1레지스트막으로서, 실리레이트제와 반응할 수 있는 페놀성 수산기를 함유하지 않는, 예를 들면 고무계와 같은 유기재가 선택된다.
제2레지스트막으로서 노볼락수지 또는 폴리비닐페놀이 사용되어, 그 내에 함유된 페놀성 수산기가 실리레이트제와 반응하여 제2레지스트막의 표면에 실록산, 폴리실록산, 폴리실란, 폴리실린 또는 카보실란(carbosilane)을 형성한다.
상기 실리레이트반응 후에, 도 5a에서 보여준 상태에서, 플라즈마처리가 기압 40㎩; O2/SF6/He가스유량 200/10/100 sccm; RF파워 1,500W; 에칭시간 20초의 조건들하에서 수행되어 제2레지스트막을 산화시킨다.
상기 플라즈마처리는 산화된 실리레이트막을 실리카막(10)으로 변하게 한다. 실리카막(10)은 실리레이트막에 함유된 실리콘이 산소와 반응하여 실리레이트막이 산화막으로 변하여 형성된 것이다. O2/SF6/He가스가 플라즈마처리에 사용되었지만, 산소를 함유한 다른 혼합가스도 사용될 수 있다. 예를 들면, O2가스 및 불활성기체의 혼합이 사용되는 경우에, O2/He가스 또는 O2/Ar가스가 사용될 수 있고, O2가스 및 불소계가스의 혼합이 사용되는 경우에, O2/SF6가스, O2/CF4가스 또는 O2/CHF3가스가 사용될 수 있다.
그런 후에, 기압 10㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 30초의 조건들을 이용하는 애싱(ashing)이 수행되어 레지스트오목부(5) 아래의 레지스트막이 제거되고 아일랜드(8)가 드러난다. 애싱 후, 도 5a에서 보여준 레지스트마스크(6)는 도 5b에서 보여준 레지스트마스크(11)로 변한다. 이 실시예에서와 같이 실리레이트막이 사용되는 경우에, 플라즈마처리를 수행하는 단계 및 애싱단계의 두 단계들 대신에, 기압 20㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 40초의 조건들하에서 오직 애싱단계만이 적용되어 레지스트오목부 아래의 레지스트막을 제거하는 동안에 실리레이트막을 산화시킬 수 있다.
아일랜드(8)는 실리카막(10) 및 레지스트막(11)을 에칭마스크로 하여 아일랜드(8)의 노출부가 에칭되는 건식에칭을 거쳐, 도 5c에서 보여준 바와 같이, 아일랜드(8)에 오목부(12)가 형성된다.
마지막으로, 실리카막(10) 및 레지스트마스크(11)는 제거되어 그 안에 오목부(12)를 갖는 아일랜드(8)가 형성된다.
본 실시예에서와 같이, 제1패터닝단계는 도 4a 내지 4c의 공정단계들에서 수행되고, 레지스트에칭단계(애싱)는 도 5a 내지 5c의 공정단계들에서 수행된다. 실리카막(10)은 주로 O2가스를 포함하는 가스를 사용하는 애싱에 의해 거의 영향받지 않아, 실리카막(10)은 애싱전의 실리카막(10)과 거의 동일한 평면모양을 유지할 수 있다. 즉, 실리카막(10)은 레지스트마스크(7)와 거의 동일한 평면모양을 유지할 수 있다. 그러므로, 레지스트마스크(11)는 오목부(12)의 평면모양을 설계된 평면모양과 거의 동일하게 만들 수 있도록 고정밀하게 형성될 수 있다.
본 발명의 제2실시예에 따른 패턴형성방법은 여기서 사용되는 제조공정단계들의 단면도를 보여주는 도 6a 내지 6c 및 도 7a와 7b를 참조하여 설명될 것이다.
도 6a에서 보여준 바와 같이, 하층배선(33)은 절연기판(21)상에 형성되고, 절연막(34)은 하층배선(33)을 덮도록 퇴적된다.
양화레지스트로 만들어지고 두께가 약 500㎚인 제1레지스트막(23)이 공지의 포토리소그래피기술을 사용하여 절연막(34)상에 덮인다. 그 다음, 제2레지스트막(24)은 제1레지스트막(23)상에 덮인다. 이 경우에, 제2레지스트막(24)은 실리레이트될 수 있으며 두께가 약 300㎚인 양화레지스트막이다.
레지스트막들(23, 24)은, 예컨대 차광부 및 반투광부를 갖는 레티클을 마스크로서 사용하여 노출되고 현상되어, 도 6b에서 보여준 바와 같이, 투명부에 해당하는 개구(25), 반투명부에 해당하는 얇은 레지스트부(26) 및 차광부에 해당하는 두꺼운 레지스트부(27)가 형성된다.
도 6c에서 보여준 바와 같이, 절연막(34)은 얇은 레지스트부(26) 및 두꺼운 레지스트부(27)를 마스크로 하여 절연막(34)의 연결부를 에칭제거하는 제1패터닝단계를 거쳐, 하층배선(33) 위에 위치된 절연막(34)에 콘택홀(35)을 형성한다.
도 7a에서 보여준 바와 같이, 얇은 레지스트부(26) 및 두꺼운 레지스트부(27)는 실라잔과 같은 실리레이트제에 담그어져, 두꺼운 레지스트부(27) 중에 제2레지스트막(24)만이 실리레이팅되어 실리레이트막이 형성된다. 실리레이트막은 다량의 실리콘원자들을 함유한다. 이 경우에, 얇은 레지스트부(26)는 실리레이트되지 않는 제1레지스트마스크(23)로 구성되기 때문에, 얇은 레지스트부(26)의 표면은 실리레이팅되지 않는다.
그런 다음에, 플라즈마처리가, 기압 40㎩; O2/SF6/He가스유량 200/10/100 sccm; RF파워 1,500W; 에칭시간 20초의 조건들하에서 수행된다. 도 7a에서 보여준 바와 같이, 실리레이트막은 플라즈마처리를 통하여 산화되어 실리카막(30)으로 변한다. 실리카막(30)은 실리레이트막에 함유된 실리콘이 산소와 반응하여 실리레이트막이 산화막으로 변하여 형성된 것이다. 그런 후에, 얇은 레지스트부(26)와 두꺼운 레지스트부(27)는 동일하게 레지스트에칭단계(즉, 애싱)를 거쳐 얇은 레지스트부(26)는 제거되고 두꺼운 레지스트부(27)는 잔존레지스트패턴(67)로서 남는다. 애싱은 기압 10㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 30초의 조건들하에서 수행된다. 이 경우에, 도 7a에서 보여준 두꺼운 레지스트부의 제1레지스트마스크(23)는 레지스트마스크(31)로 변경되고 실리카막(30)은 레지스트마스크(31)에 대하여 오버행(overhang)이 형성된다.
이 실시예에서도, 실리레이트막이 사용되는 경우에, 플라즈마처리 및 애싱단계를 수행하는 두 단계들 대신에, 하나의 애싱단계만이 기압 20㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 40초의 조건들하에서 적용되어 얇은 레지스트부 제거하는 동안에 실리레이트막을 산화시킬 수 있다.
도 8a에서 보여준 바와 같이, 상부금속막(36)이 퇴적되어 절연막(34), 콘택홀(35), 실리카막(30) 및 레지스트마스크(31)를 덮는다.
실리카막(30) 및 레지스트마스크(31)가 제거될 때, 여기에 접해있는 상부금속막(36)도 제거되어, 도 8b에서와 같이, 콘택홀(35)을 통하여 하층배선(33)과 접속되는 상층배선(37)이 형성된다(이 공정단계는 이 실시예의 제2패터닝단계에 해당한다).
본 실시예에서와 같이, 제1패터닝단계는 도 6a 내지 6c의 공정단계들에서 수행되고, 레지스트에칭단계(애싱)는 도 7a 내지 7b의 공정단계들에서 수행된다. 실리카막(30)은, 주로 산소를 포함하는 가스를 사용하는 플라즈마처리에 의해 실리레이트막이 산화되어 형성된다. 실리카막(30)은 주로 O2가스를 포함하는 가스를 사용하는 애싱에 의해 거의 영향받지 않는다. 그러므로 실리카막(30)은 애싱 전의 실리카막(30; 즉, 두꺼운 레지스트부(27) 중 제2레지스트막(24))과 거의 동일한 평면모양을 유지할 수 있고, 실리카막(30) 아래의 제1레지스트막(23)은 실리카막(30) 안쪽에 위치되도록 선택에칭되어, 리프트오프(lift-off)단계를 용이하게 수행될 수 있게 하는 레지스트구조를 실현한다. 그 결과, 이러한 레지스트구조는 상층배선(37)을 제어성이 높은 설계패턴과 거의 동일하게 형성할 수 있게 하므로, 상층배선들 간의 단락개연성을 상당히 감소시킬 수 있다.
본 발명에 따른 패턴형성방법의 제1실시예를 횡전계형 액정표시장치의 채널영역의 형성에 적용한 본 발명의 제3실시예가 도 9a 내지 도 17c를 참조하여 설명될 것이다. 도 9는 횡전계형 액정표시장치의 하나의 화소를 보여주는 것으로 도 9a는 상기를 나타내는 TFT평면도이고, 도 9b는, TFT기판에 수직한 평면이 액정 및 CF기판(TFT기판과 면하는 컬러필터기판, 이하에서 CF기판이라 함)을 통과하면서 지나는 도 9a에서의 A-A'선을 따라 자른 단면도이다. 도 10a 내지 17c는 제조공정단계들을 순서대로 보여주는, 횡전계형 액정표시장치의 TFT기판의 단면도들이고, 여기서, "a"로 표시된 도면들은 도 9a에서의 A-A'선을 따라 자른 단면도들이고, "b" 및 "c"(도 9a에는 미도시)로 표시된 도면들은, 게이트배선을 연합외부단자에 접속시키는 게이트단자, 및 드레인배선을 다른 연합외부회로에 접속시키는 드레인단자의 단면도들이다.
횡전계형 액정표시장치의 동작은 도 9a 및 9b를 참조로 간단하게 설명될 것이다.
제1투명기판(101)상에, 게이트전극(133)을 포함하는 게이트배선들(153)이 서로 평행하게 형성되고, 공통전극(173)도 그 위에 형성된다. 공통전극(173)은 후형성화소전극의 빗살모양의 전극부분들에 대향하는 빗살모양의 전극부분들을 갖도록 형성되어 그 사이에 전계효과를 발생시킨다. 게이트절연막(134)은 게이트배선들(153) 및 공통전극(173)상에 형성되고, 그 위에 드레인배선들(138)이 게이트배선들과 교차되게 형성된다. 드레인전극(158)을 포함하는 드레인배선들(138)의 형성과 동시에, 소스전극(159) 및 소스전극(159)의 연장선에 있는 빗살모양의 전극부들을 갖는 화소전극(139)이 그 위에 형성된다. 패시베이션막(140)은 드레인배선(138), 소스전극(159) 및 화소전극(139)을 덮도록 형성되고, 기판단부들에 콘택홀들(도 9a에는 미도시)이 형성되어, 게이트배선(153) 및 드레인배선(138)이 전기신호들을 인가하기 위해 마련된 외부단자들에 접속된다.
도 9a 및 9b에서 보여준 바와 같이, 공통전극(173)은 그 사이에 게이트절연막이 끼워진 화소전극(139) 아래에 형성되어 화소전극과 평행한 전극들을 갖고, 임의의 전압이 그 사이에 인가되면 제1투명기판(101)의 표면과 대략 평행하게 전계를 발생시켜 제1투명기판(101)과 이와 대향하는 기판 사이에 채워진 액정(281)의 방향을 제어한다.
제3실시예의 액정표시장치의 제조방법이 도 10a 내지 17c를 참조로 설명될 것이다.
Cr과 같은 금속으로 된 게이트전극(133)은 제1투명기판(101)상에 형성되고, 이때, 빗살모양의 전극들을 갖는 공통전극(173) 및 게이트단자전극(193)은 제1투명기판(101)의 다른 영역들상에 형성된다.
산화실리콘막 및 질화실리콘(SiNx)막이 그 다음에 제1투명기판(101)의 전체표면에 퇴적되어 게이트절연막(134)을 형성하고, a-Si막(141), n+형a-Si막(142) 및 Cr과 같은 금속으로 된 소스/드레인전극들용 금속막(143)이 차례로 퇴적된다. 또한, 두께가 약 500㎚의 양화레지스트로 된 제1레지스트막(103) 및 양화레지스트로 된 제2레지스트막(104)이 금속막(143)상에 형성된다(도 10a 내지 10c). 이 경우에, 제2레지스트막(104)은 실리레이트될 수 있는 두께가 약 300㎚인 레지스트막이다.
제1 및 제2레지스트막들은, 예컨대 차광부와 반투광부를 갖는 레티클을 마스크로 하여 노출된 후 현상되어, 도 11a 내지 11c에서 보여준 바와 같이, 반투광부에 해당하는 게이트전극(133) 위에 제1레지스트막(103)로 만들어지고 그 안에 레지스트오목부(105)를 갖는 레지스트마스크(106) 및, 제2레지스트마스크(104)로 만들어지고 그 사이에 오목부(105)가 끼워진 레지스트마스크(107)가 형성된다. 이때,레지스트마스크(106) 및 그 위에 얇은 판모양으로 덮인 레지스트마스크(107)는, 공통전극(173)의 빗살모양의 전극들 사이에 끼워진 빗살모양의 화소전극이 형성되는 영역(191)과 드레인전극이 형성되는 영역(192)상에 형성된다.
도 12a 및 12b에서 보여진 바와 같이, 금속막(143), n+형a-Si막(142) 및 a-Si막(141)은 레지스트마스크들(106 및 107)을 마스크로 하여 순서대로 에칭제거된다(제1패터닝단계).
레지스트마스크들(106 및 107)은 실라잔과 같은 실리레이트제에 담그어져 레지스트마스크(107)를 선택적으로 실리레이팅하여 실리레이트막(109)을 형성한다. 이 경우에, 제1레지스트막(103)은 실리레이트되지 않는 레지스트막으로 구성되기 때문에, 레지스트마스크(106)의 표면은 실리레이팅되지 않는다.
상기 실리레이팅반응 후에, 도 12a 내지 12c에서 보여준 바와 같이, 플라즈마처리가, 기압 40㎩; O2/SF6/He가스유량 200/10/100 sccm; RF파워 1,500W; 에칭시간 20초의 조건들하에서 수행된다. 상기 플라즈마처리는 실리레이트막을 실리카막(110)으로 변하게 한다. 실리카막(110)은 실리레이트막에 함유된 실리콘이 산소와 반응하여 실리레이트막이 산화막으로 변하여 형성된 것이다.
그런 후에, 기압 10㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 30초의 조건들하에서 애싱이 수행되면 레지스트오목부(105) 아래의 레지스트막이 제거되어 레지스트오목부(105) 아래의 금속막(143)이 노출된다. 오목부의 제거 후에, 도 12a에서 보여준 레지스트마스크(106)는 도 13a에서 보여준 레지스트마스크(111)로 변경된다.
금속막(143)의 노출부분은, 반응가스로는 SF6, HCl 및 He의 혼합을 사용하고 에칭마스크로는 실리카막(110)과 레지스트마스크(111)를 사용하여, 금속막(143), n+형a-Si막(142) 및 a-Si막(141)의 일부를 에칭제거하는 제2패터닝단계를 거친다. 이렇게 하여 도 14a에서 보여준 바와 같이, 오목부(112)는 a-Si막(141)에 형성된다. 이 경우에, 상기 건식에칭은 기압 30㎩; SF6/HCl/He가스유량 50/100/200 sccm; RF파워 800W; 에칭시간 60초의 조건들하에서 수행된다.
실리카막(110)과 레지스트마스크(111)는 제거되어, 도 15a 내지 15c에서 보여준 바와 같이, 소스전극(159), 오옴층(144), 드레인전극(148), 오옴층(145), 오목부(112)를 갖는 TFT의 아일랜드(108), 화소전극(139), 드레인단자전극(178) 및 오옴층(147)이 형성된다.
본 실시예에서와 같이, 제1패터닝단계는 도 11 내지 12의 공정단계들에서 수행되고, 레지스트에칭단계(애싱)는 도 12 내지 13의 공정단계들에서 수행된다. 실리카막(110)은, 주로 산소를 포함하는 가스를 사용하는 플라즈마처리에 의해 실리레이트막이 산화되어 형성된다. 실리카막(110)은 주로 O2가스를 포함하는 가스를 사용하는 애싱에 의해 거의 영향받지 않는다. 그러므로 실리카막(110)은 애싱 전의 실리카막(110; 즉, 레지스트마스크(107))과 거의 동일한 평면모양을 유지할 수 있다. 그 결과, 이러한 레지스트마스크(107)는 제어성이 높은 설계패턴과 거의 동일하게 형성되어 설계패턴과 거의 동일한 오목부(112)가 형성된다. 따라서,화소전극(139) 및 드레인단자전극(178)이 높은 정확도로 패턴닝된 실리카막(110)과 레지스트마스크(111)를 마스크로 하여 형성되기 때문에, 화소전극(139) 및 드레인단자전극(178)은 설계패턴과 대략 동일하게 형성된다.
패시베이션막(140)의 형성 후에, 콘택홀들(135 및 155)은, 게이트단자에서의 게이트단자전극(193) 및 드레인단자에서의 드레인단자전극(178)상에 포토리소그래피단계와 SF6/He가스유량 50/150 sccm; 기압 10㎩; RF파워 1,000W; 에칭시간 250초의 조건 하에서의 건식에칭단계를 통하여 형성된다. 이 경우에, 도 16a 내지 16c에서 보여준 바와 같이, 콘택홀(135)은 단자전극에서의 게이트절연막(134)과 패시베이션막(140)을 통과하고, 콘택홀(155)은 드레인단자에서의 패시베이션막(140)만을 통과한다.
콘택홀들(135 및 155)를 덮는 ITO와 같은 투명금속막의 퇴적 후에, 게이트단자투명전극(137) 및 드레인단자투명전극(157)은 포토리소그래피단계와 염화제2철계 에칭용액을 사용하는 에칭단계를 통하여 형성되어 단자들에서의 배선인출저항을 감소시키고, 이 후에, 도 17a 내지 17c에서 보여준 바와 같이, 단자들표면은 제외한 표시기판표면에는 배향층(280)이 덮인다.
마지막으로, 편광판(182)은 제1투명기판(101)의 후면(TFT가 형성되지 않은 제1투명기판(101)의 면을 "후면"이라 함)에 형성됨으로써, 도 9a 및 9b에서 보여준 횡전계형 액정표시장치의 TFT기판의 제조가 완료된다.
도 9b에서 보여준 바와 같이, 액정표시장치는, 광(283)을 제1투명기판(101)의 후면에서부터 TFT기판(100)에 대향하게 배치된 컬러필터(color filer; 이하에서 CF라 함)기판(200)까지 방사시킴으로써 색표시를 수행한다.
CF기판(200)은 이하의 방식으로 형성된다. 즉, 블랙매트릭스(284), 색층(285), 질화실리콘(SiNx)막 등으로 된 제2절연막(286)이 유리 등과 같은 투명절연재로 된 제2투명기판(201)의 한쪽 면에 순서대로 형성되고, 도전막(287) 및 편광판(282)은 제2투명기판(201)의 다른쪽 면에 형성된다. 배향층(280)은 기판의 최상층 표면에 옵셋인쇄와 같은 방법으로 인쇄된다.
이렇게 얻어진 CF기판(200) 및 TFT기판(100)은 러빙처리(rubbing treatment)되어 배향층의 분자들을 소정의 방향으로 정렬하고, 두개의 기판들은, 소정의 간격을 갖도록 그 사이에 셀갭(cell gap)을 생성하는 재료를 끼워넣어 배치되고 그 사이에 액정(281)이 봉지된다.
TFT기판(100) 표면과 실질적으로 평행한 전계를 발생시키는 빗살모양의 전극들을 갖도록 형성된 화소전극(139) 및 공통전극(173)은 서로 약 7㎛ 이격된다.
편광판들(182 및 282)은 약 0.2㎚의 두께를 갖도록 형성된다. 도전막(287)은 약 50㎚의 두께를 갖도록 형성된다. 제1 및 제2투명기판들은 약 0.7㎚의 두께를 갖도록 형성된다. 블랙매트릭스(284)는 약 1㎛의 두께를 갖도록 형성된다. 색층(285)은 약 1㎛의 두께를 갖도록 형성된다. 제2절연층(286)은 약 1㎛의 두께를 갖도록 형성된다. 배향층(280)은 약 50㎚의 두께를 갖도록 형성된다. 절연막(134)은 약 500㎚의 두께를 갖도록 형성된다. 패시베이션막(140)은 약 300㎚의 두께를갖도록 형성된다. 공통전극(173)은 약 400㎚의 두께를 갖도록 형성된다. 액정(281; 셀갭)으로 구성된 층의 두께는 적당한 분포밀도로 셀내에 스페이서들을 배치함으로써 4.5㎛가 되게 한다.
이렇게 얻어진 액정패널은 이하의 방식으로 흑색표시에서부터 백색표시까지 전범위 색표시를 수행한다. 즉, TFT기판(100)의 편광판(182)의 광투과축은, 러빙처리에 의해 결정된 액정의 배향방향으로 정렬되고, TFT기판(100)의 편광판의 광흡수축과 수직한 광흡수축을 갖는 편광판(282)이 CF기판(200)에 부착된다. 추가적으로, 표시색을 제어하기 위하여 전위가 화소전극(139)과 공통전극(173) 사이에 강제적으로 인가되는 동안, 광(283)은 TFT기판(100) 측으로부터 방출된다.
본 발명의 제2실시예에 따른 패턴형성방법이 횡전계형 액정표시장치에 적용된 제4실시예가 도면 18a 내지 22c를 참조로 설명될 것이다. 이 실시예는 콘택홀들의 형성 및 연이은 게이트단자 투명전극 및 드레인단자 투명전극의 형성공정단계에서 제3실시예와는 다르다. 그러므로, 제3실시예 및 본 실시예는 횡전계형 액정표시장치를 형성하는 연합공정단계들이 동시에 적용될 때, 생산량은 향상되는 반면, 횡전계형 액정표시장치의 전체 제조공정단계들은 보다 더 단축된다.
본 실시예에서도, 도 18a 내지 22c는 횡전계형 액정표시장치의 TFT기판을 형성하는 제조공정단계들을 순서대로 보여주는 단면도들이고, 여기서 "a"로 표시된 도면들은 도 9a에서 A-A'선을 따라 자른 단면도이며, "b" 및 "c"(도 9a에 미도시)로 표시된 도면들은 각각 게이트배선용 게이트단자 및 드레인배선용 드레인단자의 단면도들이고, 양단자들은 외부장치들과 연결하기 위하여 마련된 단자들이다. 본실시예에서, 소스전극 및 드레인전극을 형성하는 공정단계는 도 10a내지 15c에서 보여준 제3실시예의 공정단계에 대하여 설명된 것과 동일하기 때문에, 이 공정단계들의 설명은 생략한다. 소스전극 및 드레인전극 위쪽을 덮는 패시베이션막을 형성하는 공정단계 이하부터 설명될 것이다.
도 15a 내지 15c에서 보여준 기판상에 패시베이션막(440)을 퇴적한 후에, 두께가 약 500㎚인 양의 제1레지스트막(423)과, 실리레이팅될 수 있고 두께가 약 300㎚인 양의 제2레지스트막(424)이 패시베이션막(440)상에 형성된다. 제1 및 제2레지스트막들은, 예를 들면 차광부 및 반투광부를 갖는 레티클을 마스크로 하여 노출된 후 현상되어 게이트단자전극(193) 및 드레인단자전극(178) 위에 각각 개구들(425, 427) 및 개구들(488, 490)이 형성된다. 이 경우에, 개구들(425, 488)은 레티클의 투명부에 대응되게 형성되고, 개구들(427, 490)은 그 반투명부에 대응되게 형성되어 각각 개구들(425, 488)을 포함한다(도 18a 내지 18c 참조).
게이트단자전극 위의 패시베이션막(440) 및 게이트절연막(134)과, 드레인단자전극(178) 위의 패시베이션막(440)은 제1레지스트막(423) 및 제2레지스트막(424)을 마스크로서 에칭제거되어, 게이트단자전극의 표면, 드레인단자전극의 표면 및 콘택홀들(435, 455)의 형태가 각각 드러난다(제1패턴형성단계; 도 19a 내지 19c 참조).
제1레지스트막(423) 및 제2레지스트막(424)은 실라잔과 같은 실리레이트제에 담그어져, 제2레지스트막(424)이 선택적으로 실리레이팅되어 실리레이트막이 형성된다. 실리레이트막은 다량의 실리콘원자들을 함유한다. 이 경우에,제1레지스트막(423)의 표면은, 실리레이트되지 않는 레지스트막으로 구성되기 때문에 실리레이팅되지 않는다.
상기 실리레이팅반응 후에, 도 19a 내지 19c에서 보여준 바와 같이, 플라즈마처리가, 기압 40㎩; O2/SF6/He가스유량 200/10/100 sccm; RF파워 1,500W; 에칭시간 20초의 조건들하에서 수행된다. 상기 플라즈마처리는 산화된 실리레이트막을 실리카막(430)으로 변하게 한다. 실리카막(430)은 실리레이트막에 함유된 실리콘이 산소와 반응하여 실리레이트막이 산화막으로 변하여 형성된 것이다.
그런 후에, 도 20a 내지 20c에서 보여준 바와 같이, 기압 10㎩; O2가스유량 400 sccm; RF파워 1,500W; 에칭시간 30초의 조건들하에서 애싱이 수행되면, 개구들(435, 455) 주위의 제1레지스트막(423)이 제거되어 패시베이션막(440)이 노출된다. 이 경우에, 애싱 중에 제1레지스트막(423)은 쉽게 에칭되는 반면 실리카막(430)은 거의 에칭되지 않기 때문에, 도 19b 및 도 19c에서 보여준 제1레지스트막(423)은 도 20b 및 20c에서 보여준 레지스트마스크(431)로 변하여, 레지스트마스크(431)에 대한 실리카막(430)의 오버행이 형성된다.
ITO와 같은 투명금속막(436)이, 그 안에 개구들(435, 455), 실리카막(430) 및 레지스트마스크(431)를 포함하여 패시베이션막(440)을 덮도록 퇴적된다(도 21a 내지 21c).
도 21b 및 도 21c에서 보여준 실리카막(430) 및 그 아래의 레지스트마스크(431)가 제거될 때, 실리카막과 접속되어 있는 투명금속막(436)도제거되어, 개구(435)를 지나는 게이트단자전극(193)의 게이트단자투명전극(437) 및 개구(455)를 지나는 드레인단자전극(178)의 드레인단자투명전극(457)이 형성된다(이 단계는 제2패터닝단계에 해당). 그런 후에, 배향층(280)이 패시베이션막(440)을 덮도록 형성되어, 횡전계형 액정표시장치의 TFT기판이 완성된다(도 22b 및 도 22c).
본 실시예에서와 같이, 제1패터닝단계는 도 19a 내지 19c에서 보여준 공정단계들에서 수행되고, 레지스트에칭단계(애싱)는 도 20a 내지 20c에서 보여준 공정단계들에서 수행된다. 애싱에 노출된 실리카막(430)은 주로 산소가스를 사용하는 애싱에 의해 거의 영향받지 않기 때문에, 실리카막(430)은 애싱 전의 실리카막(430; 즉, 제2레지스트막(424))과 거의 동일한 평면모양을 유지할 수 있어, 실리카막(430) 아래의 레지스트마스크(431)가 실리카막(430)의 안쪽에 위치될 수 있게 되므로 리프트오프단계가 용이하게 수행될 수 있는 레지스트구조를 실현할 수 있다. 그 결과, 이러한 레지스트구조는 투명금속막(436)을 제어성이 높은 설계패턴과 거의 동일하게 형성할 수 있게 하여, 투명금속막들(436) 사이의 단락개연성을 상당히 감소시킨다.
본 발명은 지금까지 설명된 실시예에 한정되는 것은 아니다. 즉, 실시예들에서, 제2레지스트막은 제1레지스트막에 비하여 더 큰 에칭내성을 갖도록 형성되거나 또는 다른 표현으로는 개질(改質)레지스트막으로 개질된다. 에칭내성을 갖는 이러한 레지스트막을 형성하기 위하여, 상층막으로서는 실리레이트될 수 있는 제2레지스트막이 사용되어 실리레이트제에 담그어져 실리레이팅되고, 산소를 포함하는 가스를 사용한 건식에칭에 의해 건식에칭에 대한 내성을 갖는 실리콘산화막이 된다. 건식에칭에 대한 내성을 갖는 제2레지스트막을 형성하는 상기 방법이외에, (1) 본래 건식에칭에 대한 내성을 갖는 재료로 된 레지스트막으로 덮여서 제2레지스트막이 형성되거나 (2) 건식에칭 중에 건식에칭에 내성이 있는 막으로 개질될 레지스트막이 미리 선정되고, 제2레지스트막으로서 이 레지스트막이 덮여서 제2레지스트막이 형성된다. 상기 방법들이 이하에서 설명될 것이다.
(1) 본래 건식에칭에 대한 내성을 갖는 재료로 된 레지스트막으로 덮여서 제2레지스트막이 형성되는 경우.
제1레지스트막 및 제2레지스트막 모두 유기재로 구성될 때, 유기재에 함유된 베젠고리들의 양에 비례하여, 건식에칭에 대한 유기재의 내성은 아래의 순서대로 증가한다.
(a) 노볼락수지(예: 크레졸노볼락수지 및 크레졸노볼락수지와 나프토퀴논-5-술폰산에스테르를 혼합하여 형성된 유기재)
(b) 방향계 비스아지드-고무계(예: 시클로폴리이소프렌 및 시클로폴리이소프렌과 비스아지드화합물을 혼합하여 형성된 유기재)
(c) 계피산(cinnamate)
(d) 클로로메틸화 폴리스틸렌
(e) 메틸메타클릴레이트
(f) 아크릴산 중합수지계(예: 폴리아크릴아미드와 폴리아이드산)
(g) 폴리비닐계(예: 폴리그리시딜메타크릴레이트와 폴리비닐계피산)
따라서, 건식에칭에 대한 낮은 내성을 갖는 유기재, 예를 들면, 항목(g)에서 보여준 폴리비닐계 유기재는 제1레지스트막으로서 선택되고, 건식에칭에 대한 높은 내성을 갖는 유기재, 예를 들면, 항목(a)에서 보여준 노볼락수지는 제2레지스트막으로서 선택된다.
(2) 건식에칭 중에 건식에칭에 내성이 있는 막으로 개질될 레지스트막이 미리 선정되고, 제2레지스트막으로서 이 레지스트막이 덮여서 제2레지스트막이 형성되는 경우.
예를 들면, 항목(a) 내지 (g)에서 보여준 유기재 중 하나가 제1레지스트막으로서 선택되고, 아래의 유기재들을 함유하는 레지스트막이 제2레지스트막으로서 덮인다.
(h) Si를 함유하는 레지스트(예: 실록산, 폴리실록산, 폴리실란, 폴리실린 또는 카보실란을 함유하는 레지스트)
(i) 금속을 함유하는 레지스트(예: 게르마늄, 칼코겐화물유리(예: Se-Ge박막), 금속할로겐화합물(예: 염화카드뮴, 불화알루미늄, LiF 및 AlF3로 도핑된 LiF))
제1레지스트막의 건식에칭단계는, O2가스, 불소계가스 및 O2가스와 불소계가스의 혼합가스 중 하나가 플라즈마처리가스로 사용되어 수행된다. 플라즈마처리가스로서 불소계가스가 사용되는 경우, 불소계가스는 SF6가스, CF4가스 및 CHF3가스를 포함하는 가스이고, 플라즈마처리가스로서 O2가스와 불소계가스의 혼합가스가 사용되는 경우에는, O2가스와 불소계가스의 혼합가스는 O2/SF6가스, O2/CF4가스 또는 O2/CHF3가스 중 하나를 함유하는 가스이다.
본 발명은 지금까지 설명된 횡전계형 액정표시장치에만 한정되는 것이 아니라, 종전계형 액정표시장치(예, TFT의 소스전극상의 콘택홀)에도 용이하게 적용될 수 있다.
제3실시예 및 제4실시예는 직사각형의 역스태거TFT를 사용하였지만, 본 발명에 따른 패턴형성방법은 이러한 역스태거TFT에 한정되지 않고, 화소전극 아래의 컬러필터층 또는 컬러필터층과 그 위에 편탄화막이 동시에 형성된 컬러필터부착 TFT를 형성하는 방법에도 적용될 수 있다.
마지막으로, 본 발명의 제1 내지 제4실시예들은 전자발광표시장치(EL), 전계방출표시장치(FED), 형광표시장치, 플라즈마표시패널(PDP)의 능동소자기판 및 집적회로를 갖는 기판의 제조공정에도 사용될 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 패턴형성방법 및 이를 이용한 액정표시장치의 형성방법에서는, 레지스트마스크의 막두께의 차이를 이용하는 종래기술에서 채용된 PR공정단계들의 수를 2에서 1로 감소시키기 위하여, 레지스트마스크를 사용하여 피에칭막을 에칭하는 제1에칭단계를 수행한 후에, 레지스트마스크의 두꺼운 레지스트부보다 더 얇은 두께를 갖는 레지스트마스크의 얇은 레지스트부가 제거되어 제2에칭단계에서 사용될 상기 레지스트마스크와는 차이가 있는 또 다른레지스트마스크가 된다. 레지스트마스크의 얇은 레지스트부를 제거하기 전에, 두꺼운 레지스트부의 표층이 건식에칭에 대한 내성을 갖는 개질층으로 개질되기 때문에, 두꺼운 레지스트부는 얇은 레지스트부의 제거 전의 두꺼운 레지스트부의 형상과 거의 동일한 평면형상을 유지할 수 있다. 따라서, 피에칭막이 상기 두꺼운 레지스트부를 에칭마스크로 사용하여 패터닝되기 때문에, 피에칭막은 제2에칭단계를 거쳐 설계패턴과 거의 동일한 패턴을 갖게 된다. 그러므로, 제2에칭단계에서 사용될 두꺼운 레지스트부가 얇은 레지스트부의 제거 후에도 변형되는 것을 방지하면서, 두껍고 얇은 레지스트부들을 갖는 하나의 레지스트마스크를 두 개의 에칭단계들에 적용하여 PR공정단계들의 수를 감소시킴으로써 공정단계들을 간략화할 수 있다.

Claims (17)

  1. 기판의 피에칭막상에 제1레지스트막 및 제2레지스트막을 순서대로 덮고, 상기 제1레지스트막상에 위치된 상기 제2레지스트막을 형성하는 동안에, 상기 제2레지스트막보다 상기 제1레지스트막이 더 넓게 형성되도록 상기 제1레지스트막 및 제2레지스트막을 패터닝하여 레지스트패턴을 형성하는 레지스트패턴형성단계;
    상기 레지스트패턴을 마스크로 하여 상기 피에칭막을 에칭하여 피에칭막에 제1패턴을 형성하는 제1패터닝단계; 및
    상기 레지스트패턴을 에칭하여, 제1레지스트막 중에 상기 제2레지스트막에 의해 덮이지 않은 적어도 일부에 남아있는 레지스트패턴을 제거함으로써, 제1레지스트막 및 제2레지스트막으로 구성된 잔존레지스트패턴을 형성하는 레지스트에칭단계를 포함하고,
    상기 레지스트에칭단계는, 제2레지스트막 중 적어도 일부가 상기 제1레지스트막보다도 건식에칭에 대하여 더 높은 내성을 갖는 레지스트막으로 되는 단계를 더 포함하는 패턴형성방법.
  2. 제1항에 있어서, 상기 레지스트패턴형성단계에서, 상기 레지스트패턴은 상기 제1레지스트막에 형성된 제1개구 및 상기 제2레지스트막에 형성된 제2개구를 포함하고, 상기 제1개구는 상기 제2개구 안쪽에 형성되고,
    상기 레지스트에칭단계에서, 상기 잔존레지스트패턴은 제1레지스트막에 대하여 제2레지스트막의 오버행을 갖도록 형성되는 패턴형성방법.
  3. 제1항에 있어서, 상기 제1레지스트막 및 상기 제2레지스트막을 덮는 상기 레지스트패턴형성단계에서는, 상기 제2레지스트막이 상기 레지스트에칭단계에서 사용된 부식액에 대하여 상기 제1레지스트막보다 더 높은 내성을 갖는 레지스트막으로 덮여지는 패턴형성방법.
  4. 제1항에 있어서, 상기 제1패터닝단계와 상기 레지스트에칭단계 사이에, 상기 레지스트패턴이, 상기 제2레지스트막을 플라즈마처리가스를 사용하여 개질(改質)하여 상기 제2레지스트막을 건식에칭에 대하여 상기 제1레지스트막보다 더 높은 내성을 갖는 레지스트막으로 변환시키는 플라즈마처리단계를 더 겪는 패턴형성방법.
  5. 제4항에 있어서, 상기 프라즈마처리단계에서는, 상기 플라즈마가스로서 O2가스, 불소계가스를 함유한 가스 및 O2가스와 불소계가스의 혼합가스를 함유하는 가스 중 어느 하나를 사용하는 패턴형성방법.
  6. 제4항에 있어서, 상기 레지스트에칭단계는, 상기 제2레지스트막에 실리콘원자들을 함유시켜 상기 제2레지스트막을 실리콘도핑된 제2레지스트막으로 변환시킨 다음, 실리콘도핑된 제2레지스트막은 적어도 산소를 함유하는 혼합가스를 사용하는상기 플라즈마처리단계를 통하여 실리콘산화막으로 개질되는 단계를 더 포함하는 패턴형성방법.
  7. 제6항에 있어서, 상기 제2레지스트막은 미리 실리레이트될 수 있는 막으로 구성되고,
    상기 제1패터닝단계와 상기 플라즈마처리단계 사이에, 실라잔을 함유한 실리레이트제에 상기 제1레지스트막과 상기 제2레지스트막을 담그어 상기 제2레지스트막만을 실리레이팅시키는 실리레이팅단계가 수행되는 패턴형성방법.
  8. 제1항에 있어서, 상기 레지스트에칭단계에서, 상기 제1레지스트막 중에 상기 제2레지스트막으로 덮이지 않은 적어도 일부를 제거하는 동안에, 상기 제2레지스트막은 건식에칭에 대하여 상기 제1레지스트막보다 더 높은 내성을 갖는 개질레지스트막으로 변환되는 패턴형성방법.
  9. 제1항에 있어서, 상기 레지스트에칭단계 후에, 상기 피에칭막에 제2패턴을 형성하기 위하여 피에칭막을 에칭하는 제2패터닝단계가, 상기 잔존레지스트패턴을 마스크로 사용하여 수행되는 패턴형성방법.
  10. 제1항에 있어서, 게이트배선 및 상기 게이트배선을 덮는 게이트절연막은 상기 기판상에, 피에칭막 아래에 형성되고,
    상기 피에칭막은, 상기 게이트절연막상에 반도체막, 불순물들로 도핑된 반도체막 및 소스/드레인전극들용 금속막을 순서대로 퇴적시켜 형성된 적층막이고, 및
    상기 레지스트패턴은 상기 적층막상에 형성되는 패턴형성방법.
  11. 제10항에 있어서, 상기 레지스트패턴은, 상기 레지스트패턴 중 상기 제1레지스트막으로만 구성된 레지스트막이 박막트랜지스터의 후형성채널영역 위에 위치되고,
    상기 피에칭막이 상기 레지스트패턴을 마스크로 하여 제1패터닝단계를 겪는 단계에서, 적어도 상기 소스/드레인전극들용 금속막은 에치제거되어 소스/드레인전극들용 상기 금속막으로 된 전극패턴이 형성되고,
    상기 레지스트에칭단계에서, 상기 레지스트패턴 중 제1레지스트막만으로 구성된 상기 레지스트막만을 에칭제거하여 상기 레지스트패턴을 상기 잔존레지스트패턴이 되게하고, 및
    상기 레지스트에칭단계 후에, 소스/드레인전극들용 상기 금속막, 상기 불순물들로 도핑된 반도체막 및 상기 반도체막의 일부를 상기 잔존레지스트패턴을 마스크로 하여 에칭제거하여, 상기 적층막에 상기 박막트랜지스터의 채널형성영역을 형성하는 제2패터닝단계가 수행되는 패턴형성방법.
  12. 제10항에 있어서, 공통전극이 빗살모양전극들을 갖도록 상기 게이트배선과 함께 형성되고,
    상기 레지스트패턴형성단계에서, 상기 제1레지스트막 및 상기 제2레지스트막으로 구성된 상기 레지스트패턴은 소스/드레인전극들용 상기 금속막상에 형성되어 상기 공통전극의 상기 빗살모양전극들 사이에 끼워진 후형성화소전극을 덮는 패턴형성방법.
  13. 제10항에 있어서, 상기 레지스트패턴형성단계에서, 상기 제2레지스트막은 상기 레지스트에칭단계에서 사용된 부식액에 대하여 상기 제1레지스트막보다 더 높은 내성을 갖는 레지스트막으로 덮이는 패턴형성방법.
  14. 제11항에 있어서, 상기 제1패터닝단계와 상기 레지스트에칭단계 사이에, 잔존레지스트패턴을 개질시켜 상기 레지스트패턴 중 상기 제2레지스트막을, 건식에칭에 대하여 상기 제1레지스트막보다 더 높은 내성을 갖는 개질레지스트막으로 변환하는 플라즈마처리단계가 수행되는 패턴형성방법.
  15. 제14항에 있어서, 상기 개질레지스트막는, 상기 제2레지스트막에 실리콘원자들을 함유시켜 상기 제2레지스트막을 실리콘도핑된 제2레지스트막으로 변환시킨 다음, 실리콘도핑된 제2레지스트막은 적어도 산소를 함유하는 혼합가스를 사용하여 수행되는 상기 플라즈마처리단계를 통하여 실리콘산화막으로 개질되어 형성되는 패턴형성방법.
  16. 제11항에 있어서, 상기 제2패터닝단계 후에,
    상기 박막트랜지스터의 상기 채널영역을 형성하는 데 사용된 잔존레지스트패턴을 제거한 후, 상기 게이트절연막을 덮는 보호절연막을 퇴적하는 단계;
    상기 보호절연막상에 제3레지스트막 및 제4레지스트막을 순서대로 덮고 상기 제3레지스트막상에 위치된 상기 제4레지스트막을 형성하는 동안에, 상기 제4레지스트막보다 상기 제3레지스트막이 더 넓게 형성되도록 상기 제3레지스트막 및 상기 제4레지스트막을 패터닝하여 상기 제3레지스트막 및 상기 제4레지스트막으로 구성되며 하나의 개구를 갖는 제2레지스트패턴을 형성하는 단계;
    상기 제2레지스트패턴을 마스크로 하여 상기 보호절연막의 연결부를 적어도 제거하여 상기 적층막으로 구성되고 상기 보호절연막 아래에 위치된 도전층의 표면을 노출시키는 단계: 및
    상기 제2레지스트패턴 중 상기 제3레지스트막을 선택에칭하여 상기 개구에서 제3레지스트막에 대하여 제4레지스트막의 오버행을 형성하는 단계를 더 포함하고,
    상기 오버행은, 상기 제4레지스트막에 실리콘원자들을 함유시켜 상기 제4레지스트막을 실리콘도핑된 제4레지스트막으로 변환시킨 다음, 실리콘도핑된 제4레지스트막은 적어도 산소를 함유하는 혼합가스를 사용하여 수행되는 플라즈마처리를 통하여 실리콘산화막으로 개질되어 형성되고, 그런 후에, 제3레지스트막의 연결부는 횡방향으로 제거되는 패턴형성방법.
  17. 제16항에 있어서, 상기 오버행을 형성한 후에, 도전재료가 상기 제2레지스트패턴, 상기 보호절연막 및 상기 도전층으로 구성된 표면상에 퇴적되고, 상기 제2레지스트패턴은 그 위의 상기 도전재료와 함께 제거되어 상기 개구의 주위 및 안에만 상기 도전재료가 남는 패턴형성방법.
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