KR100432325B1 - 전극형성방법 및 그에 이용되는 범프 전극 피형성체 - Google Patents

전극형성방법 및 그에 이용되는 범프 전극 피형성체 Download PDF

Info

Publication number
KR100432325B1
KR100432325B1 KR10-2001-0036864A KR20010036864A KR100432325B1 KR 100432325 B1 KR100432325 B1 KR 100432325B1 KR 20010036864 A KR20010036864 A KR 20010036864A KR 100432325 B1 KR100432325 B1 KR 100432325B1
Authority
KR
South Korea
Prior art keywords
solder
electrode
conductive region
basic conductive
bump electrode
Prior art date
Application number
KR10-2001-0036864A
Other languages
English (en)
Other versions
KR20020036658A (ko
Inventor
노구치요시에
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20020036658A publication Critical patent/KR20020036658A/ko
Application granted granted Critical
Publication of KR100432325B1 publication Critical patent/KR100432325B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/013—Inkjet printing, e.g. for printing insulating material or resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0285—Using ultrasound, e.g. for cleaning, soldering or wet treatment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/044—Solder dip coating, i.e. coating printed conductors, e.g. pads by dipping in molten solder or by wave soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/09—Treatments involving charged particles
    • H05K2203/095—Plasma, e.g. for treating a substrate to improve adhesion with a conductor or for cleaning holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3489—Composition of fluxes; Methods of application thereof; Other methods of activating the contact surfaces
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은, 반도체 장치(2)를 가열 스테이지(6) 상에 얹어 놓고, 반도체 장치(2)의 온도를 60℃ 이상, 땜납의 융점보다도 낮게 설정한다. 토출 헤드(4)를 이용하여 용융한 땜납(3a)을 노즐에서 전극부(1)로 목표로 하여 토출한다. 토출 헤드(4)로부터 토출한 용융 땜납(3a)은, 전극부(1)의 표면에 충돌한다. 충돌에 의해, 용융 땜납(3a)이 전극부(1)의 표면에 젖어 퍼지고, 전극부(1) 상에 범프 전극(3)이 형성된다. 이에 의해, 범프 전극과 기초 도전영역과의 접합 강도가 확보된다.

Description

전극형성방법 및 그에 이용되는 범프 전극 피형성체{ELECTRODE FORMING METHOD AND BUMP ELECTRODE FORMABLE BASE USED THEREFOR}
본 발명은 전극형성방법 및 그에 이용되는 범프 전극 피형성체에 관한 것으로, 특히 범프 전극을 형성하기 위한 전극형성방법과, 그 제조방법에 이용되는 범프 전극 피형성체에 관한 것이다.
인터넷 망의 급속한 발전과 휴대 정보기기 시장으로의 확대에 따라서, 반도체 패키지에는 소형 경량화와 아울러, 고속 고기능화가 요구되고 있다. 이와 같은 요구에 대응하기 위해서, 반도체 패키지 형태로서는 QFP(Quad Flatpack Package)로 대표되는 주변 단자형 패키지로부터 BGA(Ball Grid Array)와 CSP(Chip Scale Package) 등의 영역 어레이형 패키지로 급속히 변모하고 있다.
이러한 반도체 패키지의 형태의 변화에 따라서, 반도체 장치와 회로기판의 접속은, 핀을 고밀도로 접속(다핀)할 수 있고, 또 전기적 특성에서도 뛰어난 플립칩 접속이 주목되고 있다.
플립칩 접속이란, 반도체 패키지에 저융점의 금속으로 이루어진 전극(범프 전극)을 형성하여, 이 범프 전극을 기판 등의 소정 위치에 접촉시켜, 열용융에 의해 반도체 패키지와 기판을 전기적 기계적으로 접속시키는 방법이다. 이와 같은 플립칩 접속을 하기 위해서, 범프 전극의 여러 가지 형성방법이 개발되고 있다.
그러한 범프 전극을 형성하기 위한 방법으로서, 땜납 페이스트 인쇄방식이나 도금 방식이 있다. 이 방식을 적용함으로써, 패드 전극 상에 땜납 재료를 일괄적으로 공급할 수 있기 때문에, 고 생산성을 얻을 수 있다. 그런데, 이 방법에서는, 공급된 땜납재를 용융시키는 열처리 공정에서 이용되는 땜납 표면 활성용 플럭스(flux) 성분을 세정·제거할 필요가 있었다.
이러한 땜납 페이스트 인쇄방식 등의 문제점을 해결하는 수단으로서, 일본국 특개소 62-257750호 공보에는, 디스펜서 노즐을 이용하여 패드 전극을 형성하는 방법이 제안되어 있다. 이 방법은, 용융 땜납을 디스펜서 노즐로부터 분출시켜서 패드 전극 상에 고착시키는 방법이다.
패드 전극의 표면에는, 습윤성(wettability)을 확보하기 위해 크롬, 구리 및 금의 기초 금속이 적층되어 있다. 또한, 패드 전극은 적어도 100℃로 가열되어 있다. 디스펜서 노즐 내에 질소 등의 가스를 도입하고, 가스 개폐 밸브의 조작에 의해 펄스 형상의 압력을 용융 땜납에 인가함으로써, 디스펜서 노즐의 선단으로부터 적합한 양의 땜납 입자를 패드 전극 위를 향하여 분출한다. 이에 따라 패드 전극 상에 범프 전극이 형성된다.
그러나, 상술한 디스펜서 노즐을 적용한 방법에서는, 패드 전극의 표면상태나 온도에 따라서는, 범프 전극과 패드 전극의 충분한 접합 강도가 얻어지지 않는 경우가 있었다. 그 결과, 반도체 패키지와 기판의 양호한 전기적 접속을 얻을 수 없는 경우가 있었다.
본 발명은 상기 문제점을 해소하기 위해 주어진 것으로, 하나의 목적은 범프 전극과 패드 전극의 접합 강도가 확보되는 전극형성방법을 제공하는 것이고, 다른 목적은 그러한 전극형성방법에 이용되는 범프 전극 피형성체를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 2는 동 실시예에서, 접합 강도의 스테이지 온도 및 하층 표면 습윤성의 의존성을 나타낸 그래프,
도 3은 본 발명의 실시예 3에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 4는 동 실시예에서, 도 3에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 5는 동 실시예에서, 제 1 변형예에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 6은 동 실시예에서, 도 4에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 7은 동 실시예에서, 도 6에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 8은 동 실시예에서, 도 7에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 9는 동 실시예에서, 제 2 변형예에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 10은 동 실시예에서, 도 9에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 11은 동 실시예에서, 도 10에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 12는 본 발명의 실시예 4에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 13은 동 실시예에서, 변형예에 따른 전극형성방법의 일 공정을 나타낸 단면도,
도 14는 본 발명의 실시예 5에 따른 전극형성방법의 제 1 예의 일 공정을 나타낸 단면도,
도 15는 동 실시예에서, 도 14에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 16은 본 발명의 실시예 5에 따른 전극형성방법의 제 2 예의 일 공정을 나타낸 단면도,
도 17은 동 실시예에서, 도 16에 도시한 공정 후에 행해지는 공정을 나타낸 단면도,
도 18은 본 발명의 실시예 5에 따른 전극형성방법의 제 3 예의 일 공정을 나타낸 단면도,
도 19는 동 실시예에서, 도 18에 도시한 공정 후에 행해지는 공정을 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 전극부 2 : 반도체 장치
3, 54 : 범프 전극 3a, 21 : 용융 땜납
4 : 헤드 5 : 압전 소자
6 : 가열 스테이지 7, 8, 17a, 56, 57 : 돌기
9 : 초음파 진동자 11 : 실리콘 기판
12, 19 : 실리콘 산화막 13 : 알루미늄 전극 패드
14, 53 : 기초막(underlying film)
16, 17 : 기초 도금막 18a, 18b : 레지스트
20 : 용융 땜납 탱크 22 : 돌기부
51 : 기판 52 : 패드 전극
55 : 솔더 레지스트
본 발명의 일 국면에 따른 전극형성방법의 제 1 내용은, 기초(underlying) 도전 영역에 범프 전극을 형성하기 위한 전극형성방법에 있어서, 온도를 60℃ 이상으로, 또한, 땜납의 융점보다도 낮게 설정한 기초 도전영역에 용융한 땜납을 토출하여 부착시키는 전극형성공정을 구비한다.
이 전극형성방법에 의하면, 기초 도전영역의 온도를 60℃ 이상으로, 또한, 땜납의 융점보다도 낮게 함으로써, 땜납과 기초 도전영역 사이에 합금층이 형성되어, 범프 전극과 기초 도전영역의 충분한 접합 강도가 얻어지는 것을 알 수 있었다. 기초 도전영역의 온도가 60℃보다도 낮은 경우에는 이 합금층이 형성되지 않은 것을 알 수 있었다. 한편, 기초 도전영역의 온도가 땜납의 융점 이상으로 되면, 부착한 땜납의 표면에 주름이 형성되어 버리는 범프의 형상이 찌그러지는 것을 알 수 있었다.
기초 도전영역의 표면의 청정도를 높이는 관점에서, 전극형성공정은, 미리 기초 도전영역을 플라즈마 분위기 속에 노출시킴으로써, 기초 도전영역의 표면을 플라즈마 클리닝 하는 공정을 포함하는 것이 바람직하다.
이 경우에는, 기초 도전영역의 습윤성을 높일 수 있는 기초 도전영역의 온도가 비교적 낮은 상태에서도 땜납과 기초 도전영역 사이에 충분한 합금층이 형성되어, 양자의 접합 강도가 보다 향상한다.
또한, 기초 도전영역 표면의 청정도가 별로 높지 않고, 습윤성이 비교적 낮은 경우에는, 전극형성공정은 기초 도전영역의 온도를 150℃ 이상으로 하는 공정을포함하는 것이 바람직하다.
이 경우에는, 기초 도전영역의 습윤성이 낮은 경우에도, 땜납과 기초 도전영역 사이에 충분한 합금층이 형성되어, 양자의 접합 강도를 높일 수 있다.
아울러, 전극형성공정은, 기초 도전영역에 용융한 땜납을 부착시킨 후에, 기초 도전영역과 땜납을 급냉응고시키는 공정을 포함하는 것이 바람직하다.
이 경우에는, 급냉응고에 의해, 용융한 땜납 및 땜납과 기초 도전영역 사이에 형성된 합금층의 결정립이 치밀해져서, 양자의 접합 강도를 더욱 높일 수 있다.
또한, 전극형성공정은, 기초 도전영역에 용융한 땜납을 부착할 때에 기초 도전영역에 초음파를 인가하는 공정을 포함하는 것이 바람직하다.
이 경우에는, 용융한 땜납이 기초 도전영역에 충돌할 때에 초음파에 의해서 용융한 땜납의 표면에 존재하는 산화 피막이 용이하게 파괴되어, 기초 도전영역의 표면이 땜납으로 적셔져 땜납이 전면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역의 접합 강도를 더욱 높일 수 있다.
본 발명의 일 국면에 따른 전극형성방법의 제 2 내용은, 기초 도전영역에 범프 전극을 형성하기 위한 전극형성방법에 있어서, 기초 도전영역 표면 상에 돌기부를 형성하여, 용융한 땜납을 그 돌기부를 향하여 토출하여서 부착시키는 전극형성공정을 구비한다.
이 전극형성방법에 의하면, 용융한 땜납이 기초 도전영역에 충돌할 때에 돌기부에 의해서 용융한 땜납의 표면에 존재하는 산화피막이 용이하게 파괴되어, 기초 도전영역의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역의 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역의 접합 강도를 향상할 수 있다.
기초 전극부 표면의 청정도를 높이는 관점에서, 전극형성공정은, 돌기부를 형성한 후, 용융한 땜납을 토출하기 전에, 기초 도전영역을 플라즈마 분위기 속에 노출시킴으로써, 기초 도전영역의 표면을 플라즈마 클리닝하는 공정을 포함하는 것이 바람직하다.
이 경우에는, 기초 도전영역의 습윤성이 높아져서, 범프 전극과 기초 도전영역의 접합 강도가 더욱 향상한다.
또한, 전극형성공정은, 돌기부를 향하여 용융한 땜납을 토출할 때에, 기초 도전영역에 초음파를 인가하는 공정을 포함하는 것이 바람직하다.
이 경우에는, 용융한 땜납이 기초 도전영역에 충돌할 때에 초음파에 의해서 용융한 땜납의 표면에 존재하는 산화 피막이 용이하게 파괴되고, 기초 도전영역의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역의 접합 강도를 더욱 높일 수 있다.
본 발명의 다른 국면에 따른 범프 전극 피형성체는, 용융한 땜납을 기초 도전영역을 향해서 토출함으로써, 이 기초 도전영역 상에 범프 전극이 형성되는 범프 전극 피형성체에 있어서, 기초 도전영역에 형성되어, 용융한 땜납이 기초 도전영역에 충돌할 때에 용융한 땜납의 표면에 존재하는 산화 피막을 파괴하기 위한 돌기부를 구비하고 있다.
이 범프 전극 피형성체에 의하면, 용융한 납땜이 기초 도전영역에 충돌할 때에 돌기부에 의해 용융한 땜납의 표면에 존재하는 산화피막이 용이하게 파괴되어 기초 도전영역의 표면이 납땜으로 적셔지고, 납땜이 기초 도전영역의 표면 전체에 용이하게 퍼지게 된다. 이에 따라, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성되고, 그 결과, 범프 전극과 기초 도전영역의 접합 강도가 향상한다.
구체적으로, 기초 도전영역은 반도체 칩에 형성되어 있는 것, 또는 기판에 형성되어 있는 것이 바람직하다.
이에 따라, 반도체 칩과 범프 전극의 접합 강도, 또는 기판과 범프 전극의 접합 강도가 높아진다.
본 발명의 상술한 내용 및 다른 내용들, 특징, 국면 및 이점은 첨부도면과 관련할 경우 본 발명의 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
(실시예 1)
본 발명의 실시예 1에 따른 전극형성방법에 관하여 설명한다. 도 1에 도시한 것처럼, 반도체 장치(2)의 소정 영역에, 범프 전극을 형성하기 위한 기초가 되는 전극부(1)를 형성한다. 이때, 전극부(1)의 최표면에는 부식을 방지하기 위해 금(Au) 층을 형성한다. 전극부(1)가 형성된 반도체 장치(2)를 가열 스테이지(6) 상에 얹어 놓는다. 후술한 것처럼, 가열 스테이지(6)는 소정 온도 범위 내로 설정된다.
다음으로, 토출 헤드(4)를 이용하여, 용융한 땜납(3a)을 노즐로부터 전극(1)을 향하여 토출한다. 토출 헤드(4)에서는, 토출 헤드(4) 내에 있는 용융 땜납에 압전 소자(5)에 의해 압력을 가함으로써, 용융 땜납(3a)을 토출시킬 수 있다. 토출 헤드(4)로부터 토출한 용융 땜납(3a)은, 전극부(1)의 표면에 충돌한다. 충돌에 의해 전극부(1)의 표면에 젖어 퍼지고, 전극부(1) 상에 범프 전극(3)이 형성된다. 이렇게 하여서, 반도체 장치(2)에 설치된 복수의 전극부(1)에 대하여, 토출 헤드(4)를 스캐닝 시켜서 용융 땜납을 점차로 토출함으로써, 범프 전극(3)이 형성된다.
이때, 토출 헤드(4)를 스캐닝 시키면서 용융 땜납을 토출시켰지만, 토출 헤드(4)를 스캐닝 시키는 대신에 가열 스테이지(6)를 스캐닝 시키면서 용융 땜납을 토출시켜도 된다.
상술한 제조방법에 의하면, 특히, 가열 스테이지(6)를 소정 온도 범위로 설정함으로써, 범프 전극(3)과 기초 전극부(1)의 양호한 접합 강도를 얻을 수 있는 것이 판명되었다. 이 점에 관하여 설명한다. 먼저, 범프 전극(3)과 그 기초 전극부(1)의 접합 강도의 가열 스테이지(6) 온도(반도체 장치(2)의 온도)의 의존성을 평가하였다.
그 때, 전극부(1) 표면의 청정도가 높은 경우, 즉 전극부(1) 표면의 습윤성이 비교적 높은 경우와, 그렇지 않은 경우에 관해서 각각 평가를 하였다. 접합 강도는, 형성된 범프 전극에 대해서 횡방향(반도체 기판의 표면과 평행한 방향)으로 힘을 가하여서 전단 강도(shear strength)를 측정함으로써 구해졌다. 그 결과를, 도 2에 도시한다.
도 2에 도시한 것처럼, 가열 스테이지(6)의 동일 온도의 범위에서도, 전극부(1) 표면의 습윤성이 비교적 높은 경우와 낮은 경우에서는, 접합 강도에 차이가 생기는 것을 알 수 있었다.
전극부(1)를 미리, 예를 들면 수십 Pa 정도의 압력의 아르곤 가스에 의한 플라즈마 분위기에 노출시킴으로써, 전극부(1)의 표면에 클리닝 처리를 실시한 경우는, 전극부(1) 표면의 습윤성이 향상하여, 스테이지(6)의 온도로서는 60℃ 이상으로 함으로써, 범프 전극(3)과 전극부(1)의 접합 강도가 향상하는 것을 알 수 있었다. 이 온도에서는, 전극부 표면의 금 땜납으로의 확산이 시작되고, 전극부와 땜납의 금속간 화합물이 형성되기 시작하는 것이 확인되었다.
한편, 그러한 플라즈마 처리를 실시하지 않고 전극부(1) 표면의 습윤성이 떨어질 경우는, 스테이지부의 온도가 60℃ 내지 150℃ 범위 내에서는 충분한 접합 강도가 얻어지지 않고, 스테이지부의 온도가 150℃ 이상에서 접합 강도가 향상하는 것을 알 수 있었다.
또한, 스테이지부의 온도를 땜납의 융점 이상으로 설정하면, 형성된 범프 전극의 표면에 산화의 영향으로 추측되는 주름이 발생하여, 범프 전극의 형상이 찌그러지는 것을 알 수 있었다. 이 때문에, 스테이지부의 설정 온도는 땜납의 융점보다도 낮게 할 필요가 있는 것을 알 수 있었다.
이 평가결과에 의하면, 전극부(1) 표면의 습윤성이 비교적 높은 경우는, 스테이지(6)의 온도는 60℃ 이상으로 하고, 또한 땜납의 융점보다도 낮게 함으로써, 범프 전극(4)과 전극부(1)의 접합 강도를 향상시킬 수 있다.
한편, 전극부(1) 표면의 습윤성이 떨어지는 경우는, 스테이지(6)의 온도는 150℃ 이상으로 하고, 또한 땜납의 융점보다도 낮게 함으로써, 범프 전극(3)과 전극부(1)의 접합 강도를 향상시킬 수 있다. 땜납의 융점으로서는, SnPb 공융(eutectic) 땜납에서는 약 183℃이고, SnAgCu계 땜납에서는 215∼220℃이다.
그 외, 상술한 형성방법에서는, 토출 헤드(4)를 이용함으로써 압전 소자(5)에 의해 일정한 압력이 용융 땜납에 가해져서, 거의 일정 체적의 용융 땜납(3a)을 토출시킬 수 있기 때문에, 범프 전극의 형상을 거의 균일하게 할 수 있다.
또한, 그러한 일정 압력을 매우 단시간으로 용융 땜납에 가할 수 있으므로, 범프 전극 형성공정에서의 스루풋을 향상할 수 있다.
(실시예 2)
본 발명의 실시예 2에 따른 전극형성방법에 관하여 설명한다. 범프 전극을 형성하는 공정은, 실시예 1에서 설명한 도 1에 도시한 공정과 마찬가지이다. 실시예 2에 따른 방법에서는, 범프 전극(3)을 형성한 후에 반도체 장치(2)를 냉각한다.
즉, 범프 전극(3)을 형성한 후에, 반도체 장치(2)를 가열 스테이지(6)로부터 신속히 제거하여 반도체 장치의 이면에 질소 등의 불활성 가스를 내뿜는다. 이때, 불활성 가스의 온도는 실온 정도가 좋다.
불활성 가스를 내뿜으로써, 용융한 땜납과 금의 합금층이 급속히 냉각되어 결정립이 치밀해져, 접합 강도가 더욱 향상한다. 특히, 급냉 효과를 얻기 위해서, 전극부 표면 상태도 고려하면 스테이지부의 온도로서는 150℃ 이상인 것이 바람직하다. 이 제조방법에서는, 전극부(1)의 습윤성이 양호하지 않는 경우라도 범프 전극(3)과 전극부(1)의 접합 강도를 더욱 높일 수 있다.
(실시예 3)
본 발명의 실시예 3에 따른 전극형성방법에 관하여 설명한다. 도 3에 도시한 것처럼, 먼저, 실리콘 기판(11) 상에 실리콘 산화막(12)을 사이에 끼워서 알루미늄 전극 패드(13)를 형성한다. 그 알루미늄 전극 패드(13)를 덮도록 또 실리콘 산화막(19)을 형성한다. 그 실리콘 산화막(19)에 알루미늄 전극 패드(13)의 표면을 노출하는 개구부를 형성한다. 그 개구부에 알루미늄 전극 패드(13)에 전기적으로 접속되는, 구리 등을 포함하여 최표면에 금층이 위치하는 하층막(14)을 형성한다. 이 공정까지는 통상의 공정과 마찬가지이다.
다음으로, 예를 들면 SnPb 공융 또는 고융점 땜납으로 이루어진 땜납 선을 와이어 본딩법에 의해 하층막(14)의 표면에 본딩함으로써, 돌기(7)를 형성한다.
다음으로, 도 4에 도시한 것처럼, 실시예 1에서 설명한 도 1에 도시한 공정과 마찬가지로, 토출 헤드로부터 용융 땜납을 돌기(7)를 향하여 토출시켜서, 하층막(14) 상에 범프 전극(3)을 형성한다. 용융 땜납으로서는, 예를 들면 SnPb 공융 또는 SnAgCu계의 땜납이 바람직하다. 그 밖에, 돌기부를 고융점 재료를 이용하여 형성하고, 범프 전극으로서 SnPb 공융 땜납을 이용하여도 된다.
이 방법에 의하면, 용융한 땜납이 돌기부(7)에 충돌할 때에, 돌기부(7)가 용융한 땜납의 표면에 존재하는 얇은 산화 피막이 뚫어지게 된다. 이에 따라,하층막(14)의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 하층 전극(14)과의 합금층이 충분히 형성된다. 그 결과, 범프 전극(3)과 하층막(14)의 양호한 접합을 얻을 수 있다.
다음으로, 본 실시예에 따른 제 1 변형예에 관하여 설명한다. 도 5에 도시한 것처럼, 하층막으로서, 우선, 예를 들면, 구리를 포함하는 하층막(16)을 형성한다. 다음으로, 그 하층막(16) 표면을 노출하는 소정 레지스트 패턴(18a)을 형성한다. 다음으로, 니켈 도금 처리를 함으로써, 하층막(16) 상에 볼록 형상의 도금부(17a)를 형성한다.
다음으로, 도 6에 도시한 것처럼, 레지스트 패턴(18b)을 형성한다. 노출한 하층막(16)의 표면에 또 니켈 도금을 하여 하층막(17)을 형성한다. 이때, 하층막(16)의 표면에는 도금부(17a)가 형성되어 있으므로써, 니켈 도금은, 이 도금부(17a)를 핵으로서 성장하여 하층막(17)에는 돌기(17a)가 형성되게 된다. 그 후, 도 7에 도시한 것처럼, 레지스트 패턴(18b)을 제거한다.
다음으로, 도 8에 도시한 것처럼, 실시예 1에서 설명한 도 1에 도시한 공정과 마찬가지로, 토출 헤드로부터 용융 땜납을 돌기(17a)를 향하여 토출시켜서, 하층막(17) 상에 범프 전극(3)을 형성한다.
이 방법에 의해서도, 전술한 것처럼, 용융한 땜납이 돌기부(17a)에 충돌할 때에, 돌기부(17a)가 용융한 땜납의 표면에 존재하는 얇은 산화 피막을 뚫게 된다. 이에 따라, 하층막(17)의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼져, 땜납과 하층막(17)의 합금층이 충분히 형성된다. 그 결과, 범프 전극(3)과 하층막(17)의 양호한 접합을 얻을 수 있다.
다음으로, 본 실시예에 따른 제 2 변형예에 관하여 설명한다. 먼저, 도 9에 도시한 것처럼, 먼저, 땜납 탱크(20)에 용융 땜납(21)을 준비한다. 하층막(14)이 형성된 실리콘 기판(11)의 표면을 아래쪽을 향해서, 하층막(14)을 용융 땜납(21)의 표면에 접촉시킨 후, 하층막(14)을 용융 땜납(21)의 표면으로부터 떼어놓는다. 이에 따라, 도 10에 도시한 것처럼, 하층막(14)의 표면에는 땜납의 돌기(22)가 형성된다.
다음으로, 도 11에 도시한 것처럼, 실시예 1에서 설명한 도 1에 도시한 공정과 마찬가지로, 토출 헤드로부터 용융 땜납을 돌기(22)를 향하여 토출시켜서, 하층막(14) 상에 범프 전극(3)을 형성한다.
이 방법에 의해서도, 전술한 것처럼, 용융한 땜납이 돌기부(17a)에 충돌함으로써, 하층막(14)의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 하층 전극(14)의 합금층이 충분히 형성된다. 그 결과, 범프 전극(3)과 하층막(14)의 양호한 접합을 얻을 수 있다.
이때, 돌기부를 형성한 후에 소정 플라즈마 클리닝을 함으로써 돌기부를 포함하는 하층막의 습윤성이 향상하고, 또 범프 전극과 하층막의 접합 강도를 향상할 수 있다.
(실시예 4)
본 발명의 실시예 4에 따른 전극형성방법에 관하여 설명한다. 이 전극형성방법에서는, 실시예 1에서 설명한 범프 전극을 형성하는 공정에 있어서, 반도체 장치에 초음파를 인가한다.
즉, 도 12에 도시한 것처럼, 전극부(1)가 형성된 반도체 장치(2)를 초음파 진동자(9) 위에 얹어 놓는다. 또한, 이때, 반도체 장치(2)와 초음파 진동자(9) 사이에 가열 스테이지(6)를 사이에 끼워도 된다.
다음으로, 토출 헤드(4)를 이용하여, 용융한 땜납(3a)을 노즐로부터 전극부(1)를 향하여 토출하여, 실시예 1에서 설명한 것처럼 범프 전극(3)을 점차로 형성한다.
이 제조방법에 의하면, 토출 헤드(4)로부터 토출한 용융 땜납(3a)은, 전극부(1)의 표면에 충돌할 때에 전극부(1)의 초음파 진동에 의해서, 용융 땜납(3a)의 표면에 존재하는 얇은 산화 피막이 쉽게 파괴되게 된다. 이에 따라, 전극부(1) 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 전극부(1)의 합금층이 더 충분하게 형성되어, 범프 전극(3)과 전극부(1)의 양호한 접합을 얻을 수 있다.
또한, 초음파를 인가하는 방법은, 실시예 3에서 설명한 방법에도 마찬가지로 적용할 수 있다. 도 13에 도시한 것처럼, 돌기(7)가 형성된 반도체 장치(2)를 초음파 진동자(9) 위에 얹어 놓고, 돌기를 향해서 용융한 땜납을 토출한다.
용융한 땜납이 돌기부(7)에 충돌할 때에, 초음파 진동에 의해 돌기부(7)가 용융한 땜납의 표면에 존재하는 얇은 산화 피막을 용이하게 뚫게 된다. 이에 따라, 하층막(14)의 표면이 땜납으로 적셔져 땜납이 표면 전체에 쉽게 퍼지고, 땜납과 하층 전극(14)의 합금층이 보다 충분히 형성된다. 그 결과, 범프 전극(3)과 하층막(14)의 양호한 접합을 얻을 수 있다.
(실시예 5)
실시예 1∼4에서는, 반도체 장치에 범프 전극을 형성하는 방법과 그에 이용되는 반도체 장치에 관하여 설명하였다. 이 범프 전극을 형성하는 방법은, 반도체 장치로 제한하지 않고, 반도체 장치가 실장된 기판에 범프 전극을 형성하는 경우에도 적용하는 것이 가능하다. 실시예 5에 있어서는, 이것에 관하여 설명한다. 반도체 장치가 기판으로 치환된 것을 제거하면, 이 경우도 실시예 1∼4에서 설명한 방법과 실질적으로 동일하다.
우선, 도 14에 도시한 것처럼, 기판(51)의 소정 영역에 범프 전극을 형성하기 위한 하층이 되는 범프 전극(52)을 형성한다. 범프 전극(52) 상에, 최표면에 부식을 방지하기 위한 금 도금층을 포함하는 하층막(53)의 층을 형성한다. 범프 전극(52) 이외의 기판(51)의 영역 상에는, 솔더 레지스트(55)가 형성되어 있다. 이 기판(51)을 소정 온도 범위로 설정된 가열 스테이지(6) 상에 얹어 놓는다. 다음으로, 도 15에 도시한 것처럼, 토출 헤드(미도시됨)를 이용하여 용융한 땜납을 노즐로부터 패드 전극(52)을 향해 토출하여서 범프 전극(54)을 형성한다. 이때, 범프 전극(54)을 형성함으로써, 하층막(53)의 최표면에 위치하는 금 도금층은 땜납 속으로 확산한다.
이 경우에도, 실시예 1에서 설명한 것처럼, 패드 전극(52)의 청정도와 땜납의 융점에 대응하여 기판(51)의 온도 범위가 소정 온도 범위로 되도록 가열 스테이지(6)의 온도를 설정함으로써, 범프 전극(54)과 패드 전극(52)의 접합 강도가 향상한다.
또한, 기판에 형성된 패드 전극 상에 돌기를 설치하여도 된다. 즉, 도 16에 도시한 것처럼 패드 전극(52) 상에 땜납 등으로 돌기(56)를 형성하고, 도 17에 도시한 것처럼, 그 돌기(56)를 향해서 용융한 땜납을 토출하여 범프 전극(54)을 형성하여도 된다.
또한, 또는 도 18에 도시한 것처럼, 패드 전극(52) 상에 구리로 이루어진 돌기(57)를 형성하고, 그 돌기(57)를 향하여 용융한 땜납을 토출하여, 도 19에 도시한 것처럼 범프 전극(54)을 형성하여도 된다.
모든 경우도, 용융한 땜납이 돌기(56, 57)에 충돌할 때에, 돌기(56, 57)가 용융한 땜납의 표면에 존재하는 얇은 산화 피막을 뚫게 된다. 이에 따라, 패드 전극(52)의 표면(하층막(53))이 땜납으로 적셔져 땜납이 표면 전체에 퍼지고, 땜납과 패드 전극(52)의 양호한 접합을 얻을 수 있다. 이때, 실시예 4에서 설명한 것과 마찬가지로, 기판(51)을 초음파 진동자에 얹어 놓아서 범프 전극(54)을 형성하여도 된다.
이번에 개시된 실시예는 모든 점에서 예시에 있어서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명에서가 아니라 특허청구 범위에 의해 나타내어지고, 특허청구범위와 균등한 의미 및 범위 내의 모든 변경이 포함되는 것이 의도된다.
이상과 같은 본 발명은 다음과 같은 효과들을 갖는다.
먼저, 본 발명의 일 국면에서의 전극 형성방법의 제 1 내용에 의하면, 기초 도전영역 온도를 60℃이상, 또한 땜납의 융점보다도 낮게 함으로써, 땜납과 기초 도전영역 사이에 합금층이 형성되고, 범프 전극과 기초 도전영역과의 충분한 접합 강도를 얻을 수 있다. 기초 도전영역의 온도가 60℃보다도 낮은 경우에는 합금층이 형성되지 않는다. 한편, 기초 도전영역의 온도가 땜납의 융점 이상으로 되면, 부착한 땜납의 표면에 주름이 형성되어 버리는 범프 형상이 찌그러지게 된다.
또한, 기초 도전영역 표면의 청정도를 높이는 관점에서, 전극형성공정은, 미리 기초 도전영역을 플라즈마 분위기 속에 노출함으로써, 기초 도전영역의 표면을 플라즈마 클리닝하는 공정을 포함하는 것이 바람직하고, 이 경우에는, 기초 도전영역의 습윤성을 높일 수 있는 기초 도전영역의 온도가 비교적 낮은 상태에서도, 땜납과 기초 도전영역 사이에 충분한 합금층이 형성되어, 양자의 접합 강도가 보다 향상한다.
또한, 기초 도전영역의 표면의 청정도가 별로 높지 않고, 습윤성이 비교적 낮은 경우에는, 전극형성공정은 기초 도전영역의 온도를 150℃ 이상으로 하는 공정을 포함하는 것이 바람직하고, 이 경우에는, 기초 도전영역의 습윤성이 낮은 경우라도 땜납과 기초 도전영역 사이에 충분한 합금층이 형성되어, 양자의 접합 강도를 높일 수 있다.
또한, 전극형성공정은, 기초 도전영역에 용융한 땜납을 부착시킨 후에, 기초 도전영역과 땜납을 급냉응고시키는 공정을 포함하고 있는 것이 바람직하고, 이 경우에는 급냉응고에 의해 용융한 땜납 및 땜납과 기초 도전영역 사이에 형성된 합금층의 결정립이 치밀해져서, 양자의 접합 강도를 더욱 높일 수 있다.
또한, 전극형성공정은, 기초 도전영역에 용융한 땜납을 부착할 때에 기초 도전영역에 초음파를 인가하는 공정을 포함하고 있는 것이 바람직하고, 이 경우에는, 용융한 땜납이 기초 도전영역에 충돌할 때에 초음파에 의해서 용융한 땜납의 표면에 존재하는 산화 피막이 쉽게 파괴되고, 기초 도전영역의 표면이 땜납으로 적셔져서 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역과의 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역의 접합 강도를 더욱 높일 수 있다.
본 발명의 일 국면에서의 전극형성방법의 제 2 내용에 의하면, 용융한 땜납이 기초 도전영역에 충돌할 때에 돌기부에 의해서 용융한 땜납의 표면에 존재하는 산화 피막이 용이하게 파괴되어, 기초 도전영역의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역과의 접합 강도를 향상할 수 있다.
기초 전극부 표면의 청정도를 높이는 관점에서, 전극형성공정은, 돌기부를 형성한 후, 용융한 땜납을 토출하기 전에, 기초 도전영역을 플라즈마 분위기 속에 노출함으로써, 기초 도전영역의 표면을 플라즈마 클리닝하는 공정을 포함하고 있는 것이 바람직하고, 이 경우에는, 기초 도전영역의 습윤성을 높일 수 있고, 범프 전극과 기초 도전영역과의 접합 강도가 더욱 향상한다.
또한, 전극형성공정은, 돌기부를 향하여 용융한 땜납을 토출할 때에, 기초 도전영역에 초음파를 인가하는 공정을 포함하고 있는 것이 바람직하고, 이 경우에는 용융한 땜납이 기초 도전영역에 충돌할 때에 초음파에 의해 용융한 땜납의 표면에 존재하는 산화 피막이 쉽게 파괴되고, 기초 도전영역의 표면이 땜납으로 적셔져 땜납이 표면 전체에 용이하게 퍼지고, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성된다. 그 결과, 범프 전극과 기초 도전영역의 접합 강도를 더욱 높일 수 있다.
또한, 본 발명의 범프 전극 피형성체에 의하면, 납땜이 기초 도전영역의 표면 전체에 용이하게 퍼지게 되어서, 땜납과 기초 도전영역 사이에 합금층이 충분히 형성되고, 그 결과, 범프 전극과 기초 도전영역의 접합 강도가 향상한다

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 기초 도전 영역을 60℃ 이상으로 가열하여 기초 도전 영역상에 범프 전극을 형성하는 단계;
    기초 도전 영역을 60℃ 이상, 땜납의 융점보다는 낮은 온도로 가열한 후, 기초 도전 영역 상에 상기 융점을 갖는 융해 댐납을 토출하는 단계; 및
    기초 전도 영역 상의 땜납을 응고시켜 범프 전극을 완성하는 단계로 이루어지는 것을 특징으로 하는 전극 형성 방법.
  5. 기초 도전 영역의 표면 상에, 땜납보다 높은 융점을 가지며 이 표면으로부터 돌출하는 돌기부를 형성하는 단계와,
    땜납이 용융된 동안에 땜납을 상기 돌기부 상에 토출함으로써, 용융된 땜납이 상기 기초도전영역에 충돌할 때, 상기 돌기부가 용융된 땜납의 표면을 관통하도록 하는 단계; 및
    땜납을 응고시켜 땜납이 기초 도전 영역에 부착시키는 단계로 이루어지는 것을 특징으로 하는 전극 형성 방법.
  6. 기초 도전 영역을 향해 땜납을 토출함으로서 상기 기초 도전 영역 상에 형성되는 범프 전극이 그 위에 형성된 범프 전극 형성용 기재에 있어서,
    기판과,
    상기 기판에 의해 지지되는 기초 도전 영역과,
    상기 기초 도전 영역에 의해 지지되고, 이 영역으로부터 돌출하며, 제 1 땜납으로 이루어지고, 땜납이 용융된 동안에 용융된 제 2 땜납이 상기 기초도전영역에 충돌할 때, 상기 제 2 땜납의 표면 상의 산화막을 관통하는 돌기부를 구비한 것을 특징으로 하는 범프 전극 형성용 기재.
KR10-2001-0036864A 2000-11-08 2001-06-27 전극형성방법 및 그에 이용되는 범프 전극 피형성체 KR100432325B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000340135A JP2002151534A (ja) 2000-11-08 2000-11-08 電極形成方法およびそれに用いられる半導体装置並びに基板
JP2000-340135 2000-11-08

Publications (2)

Publication Number Publication Date
KR20020036658A KR20020036658A (ko) 2002-05-16
KR100432325B1 true KR100432325B1 (ko) 2004-05-22

Family

ID=18815097

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0036864A KR100432325B1 (ko) 2000-11-08 2001-06-27 전극형성방법 및 그에 이용되는 범프 전극 피형성체

Country Status (4)

Country Link
US (1) US6500693B2 (ko)
JP (1) JP2002151534A (ko)
KR (1) KR100432325B1 (ko)
DE (1) DE10122942A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421501A (en) * 2002-12-18 2004-10-16 Acm Res Inc Localized reflow for wire bonding and flip chip connections
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
TW594959B (en) * 2003-05-02 2004-06-21 Yu-Nung Shen Semiconductor chip package structure and method
CN100350580C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体及其封装方法
KR100599406B1 (ko) 2004-05-28 2006-07-13 한국과학기술원 솔더제팅법을 이용한 다원계 솔더범프의 제조방법
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
US7375431B1 (en) * 2005-03-18 2008-05-20 National Semiconductor Corporation Solder bump formation in electronics packaging
US20070045840A1 (en) * 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
US7473580B2 (en) * 2006-05-18 2009-01-06 International Business Machines Corporation Temporary chip attach using injection molded solder
DE102009017692B4 (de) * 2009-04-09 2020-08-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Niedertemperaturkontaktierung für mikroelektronische Aufbauten
TWI552824B (zh) * 2011-10-18 2016-10-11 千住金屬工業股份有限公司 焊料凸塊形成方法及裝置
US20160005705A1 (en) * 2014-07-01 2016-01-07 Texas Instruments Incorporated Structure and Method of Batch-Packaging Low Pin Count Embedded Semiconductor Chips

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257750A (ja) * 1986-04-30 1987-11-10 Fujitsu Ltd バンプ電極の形成方法
US5633204A (en) * 1993-11-15 1997-05-27 Nec Corporation Method and apparatus for forming bump structure used for flip-chip mounting, the bump structure and the flip-chip

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60240142A (ja) * 1984-05-14 1985-11-29 Fujitsu Ltd ハンダバンプ形成方法
DE3637631C1 (de) 1986-11-05 1987-08-20 Philips Patentverwaltung Verfahren zum Aufbringen kleiner schmelzfluessiger,tropfenfoermiger Lotmengen aus einer Duese auf zu benetzende Flaechen und Vorrichtung zur Durchfuehrung des Verfahrens
JPH05129307A (ja) * 1991-11-06 1993-05-25 Hitachi Ltd バンプ形成方法および装置
US5193738A (en) 1992-09-18 1993-03-16 Microfab Technologies, Inc. Methods and apparatus for soldering without using flux
JPH07183338A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 素子の実装方法
JPH0829408A (ja) 1994-07-20 1996-02-02 Yokogawa Analytical Syst Kk バックグランド除去装置
US5597110A (en) * 1995-08-25 1997-01-28 Motorola, Inc. Method for forming a solder bump by solder-jetting or the like
JP3370842B2 (ja) * 1996-02-15 2003-01-27 富士通株式会社 半導体装置の実装構造
JP3356649B2 (ja) * 1997-04-21 2002-12-16 株式会社東芝 半導体装置及びその製造方法
US6040702A (en) * 1997-07-03 2000-03-21 Micron Technology, Inc. Carrier and system for testing bumped semiconductor components
JP3761678B2 (ja) * 1997-07-17 2006-03-29 松下電器産業株式会社 錫含有鉛フリーはんだ合金及びそのクリームはんだ並びにその製造方法
WO1999009590A1 (fr) * 1997-08-19 1999-02-25 Hitachi, Ltd. Procede de formation d'electrodes de points de soudure et procede de fabrication de dispositifs a semiconducteur
JPH11121495A (ja) * 1997-10-16 1999-04-30 Ricoh Co Ltd 半導体装置製造方法
JP2000133669A (ja) * 1998-10-26 2000-05-12 Sony Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62257750A (ja) * 1986-04-30 1987-11-10 Fujitsu Ltd バンプ電極の形成方法
US5633204A (en) * 1993-11-15 1997-05-27 Nec Corporation Method and apparatus for forming bump structure used for flip-chip mounting, the bump structure and the flip-chip

Also Published As

Publication number Publication date
JP2002151534A (ja) 2002-05-24
US20020055255A1 (en) 2002-05-09
KR20020036658A (ko) 2002-05-16
US6500693B2 (en) 2002-12-31
DE10122942A1 (de) 2002-05-29

Similar Documents

Publication Publication Date Title
JP3966332B2 (ja) 半導体モジュール
US7449406B2 (en) Semiconductor element and a producing method for the same, and a semiconductor device and a producing method for the same
US20060145352A1 (en) Electronic device
KR100432325B1 (ko) 전극형성방법 및 그에 이용되는 범프 전극 피형성체
US20100309641A1 (en) Interposer substrate, lsi chip and information terminal device using the interposer substrate, manufacturing method of interposer substrate, and manufacturing method of lsi chip
JP2000031204A (ja) 半導体パッケージの製造方法
WO2006016650A1 (ja) 電極基板
JP2004039988A (ja) 素子搭載用回路基板及び電子装置
JP2005259848A (ja) 半導体装置及びその製造方法
JP2004207292A (ja) ワイヤボンディング方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2795535B2 (ja) 回路基板への電子部品実装方法
JPH09148379A (ja) 突起電極形成方法
JPH05235098A (ja) フリップチップ実装方法
JP2004228200A (ja) 半導体装置およびその製造方法
JPH08203909A (ja) 半導体素子のバンプ形成方法
JPH02165633A (ja) 半導体装置の製造方法
JPH11111905A (ja) 電気的接続方法および突起電極形成体
JPH07312400A (ja) 半導体装置及びその製造方法並びに半導体装置製造用細線
JPH06232209A (ja) 半導体装置の製造方法
JPH01205551A (ja) はんだバンプ電極形成方法
KR20030052166A (ko) 솔더 페이스트 프린트를 이용한 웨이퍼 범핑 방법 및프린팅 마스크
JPH10335522A (ja) Ｉｃ実装用基板
JP2003101206A (ja) 部材の突起部へのはんだ供給方法
JPS62204547A (ja) はんだバンプの形成方法
JPH01184851A (ja) バンプを有する基板素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110421

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee