JP2002151534A - 電極形成方法およびそれに用いられる半導体装置並びに基板 - Google Patents

電極形成方法およびそれに用いられる半導体装置並びに基板

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conductive region
electrode
solder
underlying conductive
molten solder
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English (en)
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Toshie Noguchi
淑恵 野口
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 バンプ電極と下地導電領域との接合強度が確
保される電極形成方法と、その方法に用いられる半導体
装置および基板とを提供する。 【解決手段】 半導体装置２を加熱ステージ６の上に載
置し、半導体装置２の温度を６０℃以上、はんだの融点
よりも低く設定する。吐出ヘッド４を用いて、溶融した
はんだ３ａをノズルから電極部１にめがけて吐出する。
吐出ヘッド４から吐出した溶融はんだ３ａは、電極部１
の表面に衝突する。衝突により、溶融はんだ３ａが電極
部１の表面に濡れ広がり、電極部１上にバンプ電極３が
形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電極形成方法およ
びそれに用いられる半導体装置並びに基板に関し、特
に、バンプ電極を形成するための電極形成方法と、その
製造方法に用いられる半導体装置および基板とに関する
ものである。
【０００２】
【従来の技術】インターネット網の急速な発展や携帯情
報機器の市場への拡大に伴って、半導体パッケージには
小型軽量化に加えて、高速高機能化が求められている。
このような要求に対応するために、半導体パッケージの
形態としてはＱＦＰ（Quad Flatpack Package）に代表
される周辺端子型パッケージから、ＢＧＡ（Ball Grid
Alley）やＣＳＰ（Chip Scale Package）等のエリアア
レイ型パッケージへと急速に変貌を遂げている。
【０００３】このような半導体パッケージの形態の変化
に伴って、半導体装置と回路基板との接続は、ピンを高
密度に接続（多ピン）でき、かつ、電気的特性にも優れ
ているフリップチップ接続が注目されている。
【０００４】フリップチップ接続とは、半導体パッケー
ジに低融点の金属からなる電極（バンプ電極）を形成
し、このバンプ電極を基板等の所定の位置へ接触させ、
熱溶融によって半導体パッケージと基板とを電気的機械
的に接続させる方法である。このようなフリップチップ
接続をするために、バンプ電極のさまざまな形成方法が
開発されている。
【０００５】そのようなバンプ電極を形成するための方
法として、はんだペースト印刷方式やめっき方式があ
る。この方式を適用することで、パッド電極上にはんだ
材料を一括して供給することができため、高い生産性が
得られる。ところが、この方法では、供給されたはんだ
材を溶融させる熱処理工程において用いられるはんだ表
面活性用のフラックス成分を洗浄・除去する必要があっ
た。
【０００６】このようなはんだペースト印刷方式等の問
題点を解消する手段として、特開昭６２−２５７７５０
号公報には、ディスペンサノズルを用いてパッド電極を
形成する方法が提案されている。この方法は、溶融はん
だをディスペンサノズルから噴出させてパッド電極上に
固着させる方法である。
【０００７】パッド電極の表面には、濡れ性を確保する
ためにクロム、銅および金の下地金属が積層されてい
る。また、パッド電極は少なくとも１００℃に加熱され
ている。ディスペンサノズル内に窒素等のガスを導入
し、ガス開閉バルブの操作によりパルス状の圧力を溶融
はんだに印加することで、ディスペンサノズルの先端か
ら適量のはんだ粒をパッド電極上に向けて噴出する。こ
れによりパッド電極上にバンプ電極が形成される。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たディスペンサノズルを適用した方法では、パッド電極
の表面状態や温度によっては、バンプ電極とパッド電極
との十分な接合強度が得られないことがあった。その結
果、半導体パッケージと基板との良好な電気的接続を得
ることができないことがあった。
【０００９】本発明は上記問題点を解消するためになさ
れたものであり、１つの目的はバンプ電極とパッド電極
との接合強度が確保される電極形成方法を提供すること
であり、他の目的はそのような電極形成方法に用いられ
る半導体装置を提供することであり、さらに他の目的は
そのような電極形成方法に用いられる基板を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明の一つの局面にお
ける電極形成方法の第１のものは、下地導電領域にバン
プ電極を形成するための電極形成方法であって、温度を
６０℃以上、かつ、はんだの融点よりも低く設定した下
地導電領域に溶融したはんだを吐出して付着させる電極
形成工程を備えている。
【００１１】この電極形成方法によれば、下地導電領域
の温度を６０℃以上、かつ、はんだの融点よりも低くす
ることで、はんだと下地導電領域との間に合金層が形成
されて、バンプ電極と下地導電領域との十分な接合強度
が得られることがわかった。下地導電領域の温度が６０
℃よりも低い場合にはこの合金層が形成されないことが
わかった。一方、下地導電領域の温度がはんだの融点以
上になると、付着したはんだの表面に皺が形成されてし
まいバンプの形状がいびつになることがわかった。
【００１２】下地導電領域の表面の清浄度を高める観点
から、電極形成工程は、あらかじめ下地導電領域をプラ
ズマ雰囲気中に晒すことにより、下地導電領域の表面を
プラズマクリーニングする工程を含んでいることが望ま
しい。
【００１３】この場合には、下地導電領域の濡れ性が高
められ下地導電領域の温度が比較的低い状態でも、はん
だと下地導電領域との間に十分な合金層が形成されて、
両者の接合強度がより向上する。
【００１４】また、下地導電領域の表面の清浄度があま
り高くなく、濡れ性が比較的低い場合には、電極形成工
程は下地導電領域の温度を１５０℃以上とする工程を含
んでいることが望ましい。
【００１５】この場合には、下地導電領域の濡れ性が低
い場合でも、はんだと下地導電領域との間に十分な合金
層が形成されて、両者の接合強度を高めることができ
る。
【００１６】さらに、電極形成工程は、下地導電領域に
溶融したはんだを付着させた後に、下地導電領域とはん
だを急冷凝固させる工程を含んでいることが望ましい。
【００１７】この場合には、急冷凝固により、溶融した
はんだおよびはんだと下地導電領域との間に形成された
合金層の結晶粒が緻密になって、両者の接合強度をさら
に高めることができる。
【００１８】また、電極形成工程は、下地導電領域に溶
融したはんだを付着する際に下地導電領域に超音波を印
加する工程を含んでいることが望ましい。
【００１９】この場合には、溶融したはんだが下地導電
領域に衝突する際に超音波によって溶融したはんだの表
面に存在する酸化皮膜が容易に破られて、下地導電領域
の表面がはんだで濡らされてはんだが表面全体に容易に
広がり、はんだと下地導電領域との間に合金層が十分に
形成される。その結果、バンプ電極と下地導電領域との
接合強度をさらに高めることができる。
【００２０】本発明の一つの局面における電極形成方法
の第２のものは、下地導電領域にバンプ電極を形成する
ための電極形成方法であって、下地導電領域の表面上に
突起部を形成し、溶融したはんだをその突起部にめがけ
て吐出して付着させる電極形成工程を備えている。
【００２１】この電極形成方法によれば、溶融したはん
だが下地導電領域に衝突する際に突起部によって溶融し
たはんだの表面に存在する酸化皮膜が容易に破られて、
下地導電領域の表面がはんだで濡らされてはんだが表面
全体に容易に広がり、はんだと下地導電領域との間に合
金層が十分に形成される。その結果、バンプ電極と下地
導電領域との接合強度を向上することができる。
【００２２】下地電極部の表面の清浄度を高める観点か
ら、電極形成工程は、突起部を形成した後、溶融したは
んだを吐出する前に、下地導電領域をプラズマ雰囲気中
に晒すことにより、下地導電領域の表面をプラズマクリ
ーニングする工程を含んでいることが望ましい。
【００２３】この場合には、下地導電領域の濡れ性が高
められて、バンプ電極と下地導電領域との接合強度がさ
らに向上する。
【００２４】また、電極形成工程は、突起部にめがけて
溶融したはんだを吐出する際に、下地導電領域に超音波
を印加する工程を含んでいることが望ましい。
【００２５】この場合には、溶融したはんだが下地導電
領域に衝突する際に超音波によって溶融したはんだの表
面に存在する酸化皮膜が容易に破られて、下地導電領域
の表面がはんだで濡らされてはんだが表面全体に容易に
広がり、はんだと下地導電領域との間に合金層が十分に
形成される。その結果、バンプ電極と下地導電領域との
接合強度をさらに高めることができる。
【００２６】本発明の他の局面における半導体装置は、
溶融したはんだを下地電極部に向けて吐出し、この下地
電極部上にバンプ電極を形成するために用いられる半導
体装置であって、下地電極部に形成され、溶融したはん
だが下地電極部に衝突する際に溶融したはんだの表面に
存在する酸化皮膜を破るための突起部を備えている。
【００２７】この半導体装置によれば、溶融したはんだ
が下地導電領域に衝突する際に突起部によって溶融した
はんだの表面に存在する酸化皮膜が容易に破られて、下
地導電領域の表面がはんだで濡らされてはんだが表面全
体に容易に広がることになる。これにより、はんだと下
地導電領域との間に合金層が十分に形成され、その結
果、バンプ電極と下地導電領域との接合強度が高い半導
体装置が得られる。
【００２８】本発明のさらに他の局面における基板は、
溶融したはんだを下地導電領域に向けて吐出し、この下
地導電領域上にバンプ電極を形成するために用いられる
基板であって、下地導電領域に形成され、溶融したはん
だが下地導電領域に衝突する際に溶融したはんだの表面
に存在する酸化皮膜を破るための突起部を備えている。
【００２９】この基板によれば、溶融したはんだが下地
導電領域に衝突する際に突起部によって溶融したはんだ
の表面に存在する酸化皮膜が容易に破られて、下地導電
領域の表面がはんだで濡らされてはんだが表面全体に容
易に広がることになる。これにより、はんだと下地導電
領域との間に合金層が十分に形成され、その結果、バン
プ電極と下地導電領域との接合強度が高い基板が得られ
る。
【００３０】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る電極形成方法について説明
する。図１に示すように、半導体装置２の所定の領域
に、バンプ電極を形成するための下地となる電極部１を
形成する。なお、電極部１の最表面には、腐食を防止す
るために金（Au）の層を形成する。電極部１が形成され
た半導体装置２を加熱ステージ６上に載置する。後述す
るように、加熱ステージ６は所定の温度範囲内に設定さ
れている。
【００３１】次に、吐出ヘッド４を用いて、溶融したは
んだ３ａをノズルから電極１にめがけて吐出する。吐出
ヘッド４では、吐出ヘッド４内にある溶融はんだに圧電
素子５により圧力を加えることによって、溶融はんだ３
ａを吐出させることができる。吐出ヘッド４から吐出し
た溶融はんだ３ａは、電極部１の表面に衝突する。衝突
により、電極部１の表面に濡れ広がり、電極部１上にバ
ンプ電極３が形成される。このようにして、半導体装置
２に設けられた複数の電極部１に対して、吐出ヘッド４
をスキャンさせて溶融はんだを次々に吐出することで、
バンプ電極３が形成される。
【００３２】なお、吐出ヘッド４をスキャンさせながら
溶融はんだを吐出させたが、吐出ヘッド４をスキャンさ
せる代わりに加熱ステージ６をスキャンさせながら溶融
はんだを吐出させてもよい。
【００３３】上述した製造方法によれば、特に、加熱ス
テージ６を所定の温度範囲に設定することによって、バ
ンプ電極３と下地の電極部１との良好な接合強度が得ら
れることが判明した。このことについて説明する。ま
ず、バンプ電極３とその下地の電極部１との接合強度の
加熱ステージ６の温度（半導体装置２の温度）の依存性
を評価した。
【００３４】その際に、電極部１の表面の清浄度が高い
場合、すなわち電極部１の表面の濡れ性の比較的高い場
合と、そうでない場合とについてそれぞれ評価を行っ
た。接合強度は、形成されたバンプ電極に対して横方向
（半導体基板の表面と平行な方向）に力を加えてせん断
強度を測定することで求めた。その結果を、図２に示
す。
【００３５】図２に示すように、加熱ステージ６の同じ
温度の範囲でも、電極部１の表面の濡れ性の比較的高い
場合と低い場合とでは、接合強度に違いが生じることが
わかった。
【００３６】電極部１をあらかじめ、たとえば圧力数十
Ｐａ程度のアルゴンガスによるプラズマ雰囲気に晒すこ
とにより、電極部１の表面にクリーニング処理を施した
場合では、電極部１の表面の濡れ性が向上して、ステー
ジ６の温度としては６０℃以上にすることで、バンプ電
極３と電極部１との接合強度が向上することがわかっ
た。この温度では、電極部表面の金のはんだへの拡散が
はじまり、電極部とはんだとの金属間化合物が形成され
はじめることが確認された。
【００３７】一方、そのようなプラズマ処理を施さず電
極部１の表面の濡れ性が劣る場合では、ステージ部の温
度が６０℃から１５０℃の範囲内では十分な接合強度が
得られず、ステージ部の温度が１５０℃以上で接合強度
が向上することがわかった。
【００３８】また、ステージ部の温度をはんだの融点以
上に設定すると、形成されたバンプ電極の表面に酸化の
影響と推測される皺が発生して、バンプ電極の形状がい
びつになることがわかった。このため、ステージ部の設
定温度ははんだの融点よりも低くする必要があることが
わかった。
【００３９】この評価結果によれば、電極部１の表面の
濡れ性が比較的高い場合では、ステージ６の温度として
は６０℃以上とし、かつ、はんだの融点よりも低くする
ことで、バンプ電極３と電極部１との接合強度を向上さ
せることができる。
【００４０】一方、電極部１の表面の濡れ性が劣る場合
では、ステージ６の温度としては１５０℃以上とし、か
つ、はんだの融点よりも低くすることで、バンプ電極３
と電極部１との接合強度を向上させることができる。は
んだの融点としては、ＳｎＰｂ共晶はんだでは約１８３
℃であり、ＳｎＡｇＣｕ系はんだでは２１５〜２２０℃
である。
【００４１】この他、上述した形成方法では、吐出ヘッ
ド４を用いることで圧電素子５により一定の圧力が溶融
はんだに加えられて、ほぼ一定体積の溶融はんだ３ａを
吐出させることができるため、バンプ電極の形状をほぼ
均一にすることができる。
【００４２】さらに、そのような一定圧力を極めて短時
間で溶融はんだに加えることができるので、バンプ電極
の形成工程におけるスループットを向上することができ
る。
【００４３】実施の形態２ 本発明に実施の形態２に係る電極形成方法について説明
する。バンプ電極を形成する工程は、実施の形態１にお
いて説明した図１に示す工程と同様である。実施の形態
２に係る方法では、バンプ電極３を形成した後に半導体
装置２を冷却する。
【００４４】すなわち、バンプ電極３を形成した後に、
半導体装置２を加熱ステージ６から速やかに取去り、半
導体装置の裏面に窒素などの不活性ガスを吹き付ける。
なお、不活性ガスの温度は室温程度でよい。
【００４５】不活性ガスを吹き付けることで、溶融して
いたはんだと金の合金層が急速に冷却されて結晶粒が緻
密になり、接合強度がさらに向上する。特に、急冷効果
を得るために、電極部の表面状態も考慮するとステージ
部の温度としては１５０℃以上であることが望ましい。
この製造方法では、電極部１の濡れ性が良好でない場合
でも、バンプ電極３と電極部１との接合強度をさらに高
めることができる。
【００４６】実施の形態３ 本発明の実施の形態３に係る電極形成方法について説明
する。図３に示すように、まず、シリコン基板１１上に
シリコン酸化膜１２を介在させてアルミニウム電極パッ
ド１３を形成する。そのアルミニウム電極パッド１３を
覆うようにさらにシリコン酸化膜１９を形成する。その
シリコン酸化膜１９にアルミニウム電極パッド１３の表
面を露出する開口部を形成する。その開口部にアルミニ
ウム電極パッド１３に電気的に接続される、銅などを含
み最表面に金の層が位置する下地膜１４を形成する。こ
の工程までは、通常の工程と同様である。
【００４７】次に、たとえばＳｎＰｂ共晶または高融点
はんだからなるはんだ線をワイヤボンディング法により
下地膜１４の表面にボンディングすることで、突起７を
形成する。
【００４８】次に、図４に示すように、実施の形態１に
おいて説明した図１に示す工程と同様に、吐出ヘッドか
ら溶融はんだを突起７にめがけて吐出させて、下地膜１
４上にバンプ電極３を形成する。溶融はんだとしては、
たとえばＳｎＰｂ共晶またはＳｎＡｇＣｕ系のはんだが
望ましい。この他に、突起部を高融点材料を用いて形成
し、バンプ電極としてＳｎＰｂ共晶はんだを用いてもよ
い。
【００４９】この方法によれば、溶融したはんだが突起
部７に衝突する際に、突起部７が溶融したはんだの表面
に存在する薄い酸化皮膜を突き破ることになる。これに
より、下地膜１４の表面がはんだで濡らされてはんだが
表面全体に容易に広がり、はんだと下地電極１４との合
金層が十分に形成される。その結果、バンプ電極３と下
地膜１４との良好な接合を得ることができる。
【００５０】次に、この実施の形態に係る第１の変形例
について説明する。図５に示すように、下地膜として、
まずたとえば銅を含む下地膜１６を形成する。次に、そ
の下地膜１６の表面を露出する所定のレジストパターン
１８ａを形成する。次に、ニッケルめっき処理を施すこ
とにより、下地膜１６上に凸状のめっき部１７ａを形成
する。
【００５１】次に、図６に示すようにレジストパターン
１８ｂを形成する。露出した下地膜１６の表面にさらに
ニッケルめっきを施して下地膜１７を形成する。このと
き、下地膜１６の表面にはめっき部１７ａが形成されて
いることで、ニッケルめっきは、このめっき部１７ａを
核として成長し下地膜１７には突起１７ａが形成される
ことになる。その後、図７に示すように、レジストパタ
ーン１８ｂを除去する。
【００５２】次に、図８に示すように、実施の形態１に
おいて説明した図１に示す工程と同様に、吐出ヘッドか
ら溶融はんだを突起１７ａにめがけて吐出させて、下地
膜１７上にバンプ電極３を形成する。
【００５３】この方法によっても、前述したように、溶
融したはんだが突起部１７ａに衝突する際に、突起部１
７ａが溶融したはんだの表面に存在する薄い酸化皮膜を
突き破ることになる。これにより、下地膜１７の表面が
はんだで濡らされてはんだが表面全体に容易に広がり、
はんだと下地電極１７との合金層が十分に形成される。
その結果、バンプ電極３と下地膜１７との良好な接合を
得ることができる。
【００５４】次に、本実施の形態に係る第２の変形例に
ついて説明する。まず、図９に示すように、まず、はん
だ槽２０に溶融はんだ２１を用意する。下地膜１４が形
成されたシリコン基板１１の表面を下方に向けて、下地
膜１４を溶融はんだ２１の表面に接触させ、その後下地
膜１４を溶融はんだ２１の表面から引き離す。これによ
り、図１０に示すように、下地膜１４の表面にははんだ
の突起２２が形成される。
【００５５】次に、図１１に示すように、実施の形態１
において説明した図１に示す工程と同様に、吐出ヘッド
から溶融はんだを突起２２にめがけて吐出させて、下地
膜１４上にバンプ電極３を形成する。
【００５６】この方法によっても、前述したように、溶
融したはんだが突起部１７ａに衝突することで、下地膜
１４の表面がはんだで濡らされてはんだが表面全体に容
易に広がり、はんだと下地電極１４との合金層が十分に
形成される。その結果、バンプ電極３と下地膜１４との
良好な接合を得ることができる。
【００５７】なお、突起部を形成した後に所定のプラズ
マクリーニングを施すことで突起部を含む下地膜の濡れ
性が向上し、さらにバンプ電極と下地膜との接合強度を
向上することができる。
【００５８】実施の形態４ 本発明の実施の形態４に係る電極形成方法について説明
する。この電極形成方法では、実施の形態１において説
明したバンプ電極を形成する工程において、半導体装置
に超音波を印加する。
【００５９】すなわち、図１２に示すように、電極部１
が形成された半導体装置２を超音波振動子９の上に載置
する。なお、このとき、半導体装置２と超音波振動子９
との間に加熱ステージ６を介在させてもよい。
【００６０】次に、吐出ヘッド４を用いて、溶融したは
んだ３ａをノズルから電極部１にめがけて吐出して、実
施の形態１において説明したようにバンプ電極３を次々
に形成する。
【００６１】この製造方法によれば、吐出ヘッド４から
吐出した溶融はんだ３ａは、電極部１の表面に衝突する
際に電極部１の超音波振動によって、溶融はんだ３ａの
表面に存在する薄い酸化皮膜が容易に破られることにな
る。これにより、電極部１の表面がはんだで濡らされて
はんだが表面全体に容易に広がり、はんだと電極部１と
の合金層がさらに十分に形成されて、バンプ電極３と電
極部１との良好な接合を得ることができる。
【００６２】また、超音波を印加する方法は、実施の形
態３において説明した方法にも同様に適用することがで
きる。図１３に示すように、突起７が形成された半導体
装置２を超音波振動子９の上に載置し、突起にめがけて
溶融したはんだを吐出する。
【００６３】溶融したはんだが突起部７に衝突する際
に、超音波振動により突起部７が溶融したはんだの表面
に存在する薄い酸化皮膜を容易に突き破ることになる。
これにより、下地膜１４の表面がはんだで濡らされては
んだが表面全体に容易に広がり、はんだと下地電極１４
との合金層がより十分に形成される。その結果、バンプ
電極３と下地膜１４との良好な接合を得ることができ
る。
【００６４】実施の形態５ 実施の形態１〜４においては、半導体装置にバンプ電極
を形成する方法とそれに用いられる半導体装置について
説明した。このバンプ電極を形成する方法は半導体装置
に限られず、半導体装置が実装される基板にバンプ電極
を形成する場合にも適用することが可能である。実施の
形態５においては、これについて説明する。半導体装置
が基板に置き換えられたことを除けば、この場合も実施
の形態１〜４において説明した方法と実質的に同じであ
る。
【００６５】まず、図１４に示すように、基板５１の所
定の領域にバンプ電極を形成するための下地となるパッ
ド電極５２を形成する。パッド電極５２上に、最表面に
腐食を防止するための金メッキ層を含む下地膜５３の層
を形成する。パッド電極５２以外の基板５１の領域上に
は、ソルダーレジスト５５が形成されている。この基板
５１を所定の温度範囲に設定された加熱ステージ６上に
載置する。次に図１５に示すように、吐出ヘッド（図示
せず）を用いて溶融したはんだをノズルからパッド電極
５２にめがけて吐出してバンプ電極５４を形成する。な
お、バンプ電極５４を形成することで、下地膜５３の最
表面に位置する金メッキ層ははんだ中に拡散する。
【００６６】この場合にも、実施の形態１において説明
したように、パッド電極５２の清浄度とはんだの融点に
対応して基板５１の温度範囲が所定の温度範囲になるよ
うに加熱ステージ６の温度を設定することで、バンプ電
極５４とパッド電極５２との接合強度が向上する。
【００６７】また、基板に形成されたパッド電極上に突
起を設けてもよい。すなわち、図１６に示すようにパッ
ド電極５２上にはんだ等で突起５６を形成し、そして図
１７に示すように、その突起５６にめがけて溶融したは
んだを吐出してバンプ電極５４を形成してもよい。
【００６８】また、あるいは図１８に示すように、パッ
ド電極５２上に銅からなる突起５７を形成し、その突起
５７にめがけて溶融したはんだを吐出して、図１９に示
すようにバンプ電極５４を形成してもよい。
【００６９】いずれの場合も、溶融したはんだが突起５
６、５７に衝突する際に、突起５６、５７が溶融したは
んだの表面に存在する薄い酸化皮膜を突き破ることにな
る。これにより、パッド電極５２の表面（下地膜５３）
がはんだで濡らされてはんだが表面全体に広がり、はん
だとパッド電極５２との良好な接合が得られる。なお、
実施の形態４において説明したのと同様に、基板５１を
超音波振動子に載置してバンプ電極５４を形成してもよ
い。
【００７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記の説明ではなくて特許請求の
範囲によって示され、特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図され
る。
【００７１】
【発明の効果】本発明の一つの局面における電極形成方
法の第１のものによれば、下地導電領域の温度を６０℃
以上、かつ、はんだの融点よりも低くすることで、はん
だと下地導電領域との間に合金層が形成されて、バンプ
電極と下地導電領域との十分な接合強度が得られること
がわかった。下地導電領域の温度が６０℃よりも低い場
合にはこの合金層が形成されないことがわかった。一
方、下地導電領域の温度がはんだの融点以上になると、
付着したはんだの表面に皺が形成されてしまいバンプの
形状がいびつになることがわかった。
【００７２】下地導電領域の表面の清浄度を高める観点
から、電極形成工程は、あらかじめ下地導電領域をプラ
ズマ雰囲気中に晒すことにより、下地導電領域の表面を
プラズマクリーニングする工程を含んでいることが望ま
しく、この場合には、下地導電領域の濡れ性が高められ
下地導電領域の温度が比較的低い状態でも、はんだと下
地導電領域との間に十分な合金層が形成されて、両者の
接合強度がより向上する。
【００７３】また、下地導電領域の表面の清浄度があま
り高くなく、濡れ性が比較的低い場合には、電極形成工
程は下地導電領域の温度を１５０℃以上とする工程を含
んでいることが望ましく、この場合には、下地導電領域
の濡れ性が低い場合でも、はんだと下地導電領域との間
に十分な合金層が形成されて、両者の接合強度を高める
ことができる。
【００７４】さらに、電極形成工程は、下地導電領域に
溶融したはんだを付着させた後に、下地導電領域とはん
だを急冷凝固させる工程を含んでいることが望ましく、
この場合には、急冷凝固により、溶融したはんだおよび
はんだと下地導電領域との間に形成された合金層の結晶
粒が緻密になって、両者の接合強度をさらに高めること
ができる。
【００７５】また、電極形成工程は、下地導電領域に溶
融したはんだを付着する際に下地導電領域に超音波を印
加する工程を含んでいることが望ましく、この場合に
は、溶融したはんだが下地導電領域に衝突する際に超音
波によって溶融したはんだの表面に存在する酸化皮膜が
容易に破られて、下地導電領域の表面がはんだで濡らさ
れてはんだが表面全体に容易に広がり、はんだと下地導
電領域との間に合金層が十分に形成される。その結果、
バンプ電極と下地導電領域との接合強度をさらに高める
ことができる。
【００７６】本発明の一つの局面における電極形成方法
の第２のものによれば、溶融したはんだが下地導電領域
に衝突する際に突起部によって溶融したはんだの表面に
存在する酸化皮膜が容易に破られて、下地導電領域の表
面がはんだで濡らされてはんだが表面全体に容易に広が
り、はんだと下地導電領域との間に合金層が十分に形成
される。その結果、バンプ電極と下地導電領域との接合
強度を向上することができる。
【００７７】下地電極部の表面の清浄度を高める観点か
ら、電極形成工程は、突起部を形成した後、溶融したは
んだを吐出する前に、下地導電領域をプラズマ雰囲気中
に晒すことにより、下地導電領域の表面をプラズマクリ
ーニングする工程を含んでいることが望ましく、この場
合には、下地導電領域の濡れ性が高められて、バンプ電
極と下地導電領域との接合強度がさらに向上する。
【００７８】また、電極形成工程は、突起部にめがけて
溶融したはんだを吐出する際に、下地導電領域に超音波
を印加する工程を含んでいることが望ましく、この場合
には、溶融したはんだが下地導電領域に衝突する際に超
音波によって溶融したはんだの表面に存在する酸化皮膜
が容易に破られて、下地導電領域の表面がはんだで濡ら
されてはんだが表面全体に容易に広がり、はんだと下地
導電領域との間に合金層が十分に形成される。その結
果、バンプ電極と下地導電領域との接合強度をさらに高
めることができる。
【００７９】本発明の他の局面における半導体装置によ
れば、溶融したはんだが下地導電領域に衝突する際に突
起部によって溶融したはんだの表面に存在する酸化皮膜
が容易に破られて、下地導電領域の表面がはんだで濡ら
されてはんだが表面全体に容易に広がることになる。こ
れにより、はんだと下地導電領域との間に合金層が十分
に形成され、その結果、バンプ電極と下地導電領域との
接合強度が高い半導体装置が得られる。
【００８０】本発明のさらに他の局面における基板によ
れば、溶融したはんだが下地導電領域に衝突する際に突
起部によって溶融したはんだの表面に存在する酸化皮膜
が容易に破られて、下地導電領域の表面がはんだで濡ら
されてはんだが表面全体に容易に広がることになる。こ
れにより、はんだと下地導電領域との間に合金層が十分
に形成され、その結果、バンプ電極と下地導電領域との
接合強度が高い基板が得られる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る電極形成方法の
一工程を示す断面図である。
【図２】 同実施の形態において、接合強度のステージ
温度および下地表面の濡れ性の依存性を示すグラフであ
る。
【図３】 本発明の実施の形態３に係る電極形成方法の
一工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行われる工程を示す断面図である。
【図５】 同実施の形態において、第１の変形例に係る
電極形成方法の一工程を示す断面図である。
【図６】 同実施の形態において、図４に示す工程の後
に行われる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行われる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行われる工程を示す断面図である。
【図９】 同実施の形態において、第２の変形例に係る
電極形成方法の一工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行われる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行われる工程を示す断面図である。
【図１２】 本発明の実施の形態４に係る電極形成方法
の一工程を示す断面図である。
【図１３】 同実施の形態において、変形例に係る電極
形成方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態５に係る電極形成方法
の第１の例の一工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行われる工程を示す断面図である。
【図１６】 本発明の実施の形態５に係る電極形成方法
の第２の例の一工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行われる工程を示す断面図である。
【図１８】 本発明の実施の形態５に係る電極形成方法
の第３の例の一工程を示す断面図である。
【図１９】 同実施の形態において、図１８に示す工程
の後に行われる工程を示す断面図である。
【符号の説明】
１ 電極部、２ 半導体装置、３、５４ バンプ電極、
３ａ 溶融はんだ、４ヘッド、５ 圧電素子、６ 加熱
ステージ、７、８、５６、５７ 突起、９超音波振動
子、１１ シリコン基板、１２ シリコン酸化膜、１３
アルミニウム電極パッド、１４ 下地膜、１６、１７
下地めっき膜、１７ａ 突起、１８ａ、１８ｂ レジ
スト、１９ シリコン酸化膜、２０ 溶融はんだ槽、２
１ 溶融はんだ、２２ 突起部、５１ 基板、５２ パ
ッド電極、５３ 下地膜、５５ソルダーレジスト。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 下地導電領域にバンプ電極を形成するた
    めの電極形成方法であって、 温度を６０℃以上、かつ、はんだの融点よりも低く設定
    した前記下地導電領域に溶融したはんだを吐出して付着
    させる電極形成工程を備えた、電極形成方法。
  2. 【請求項２】 前記電極形成工程は、あらかじめ前記下
    地導電領域をプラズマ雰囲気中に晒すことにより、前記
    下地導電領域の表面をプラズマクリーニングする工程を
    含む、請求項１記載の電極形成方法。
  3. 【請求項３】 前記電極形成工程は、前記下地導電領域
    の温度を１５０℃以上とする工程を含む、請求項１また
    は２に記載の電極形成方法。
  4. 【請求項４】 前記電極形成工程は、前記下地導電領域
    に溶融したはんだを付着させた後に、前記下地導電領域
    と前記はんだを急冷凝固させる工程を含む、請求項３記
    載の電極形成方法。
  5. 【請求項５】 前記電極形成工程は、前記下地導電領域
    に溶融したはんだを付着する際に、前記下地導電領域に
    超音波を印加する工程を含む、請求項１〜４のいずれか
    に記載の電極形成方法。
  6. 【請求項６】 下地導電領域にバンプ電極を形成するた
    めの電極形成工程を含む電極形成方法であって、 前記下地導電領域の表面上に突起部を形成し、溶融した
    はんだを前記突起部にめがけて吐出して付着させる電極
    形成工程を備えた、電極形成方法。
  7. 【請求項７】 前記電極形成工程は、前記突起部を形成
    した後、前記溶融したはんだを吐出する前に、前記下地
    導電領域をプラズマ雰囲気中に晒すことにより、前記下
    地導電領域の表面をプラズマクリーニングする工程を含
    む、請求項６記載の電極形成方法。
  8. 【請求項８】 前記電極形成工程は、前記突起部にめが
    けて溶融したはんだを吐出する際に、前記下地導電領域
    に超音波を印加する工程を含む、請求項６または７に記
    載の電極形成方法。
  9. 【請求項９】 溶融したはんだを下地導電領域に向けて
    吐出し、この下地導電領域上にバンプ電極を形成するた
    めに用いられる半導体装置であって、 前記下地導電領域に形成され、前記溶融したはんだが前
    記下地導電領域に衝突する際に前記溶融したはんだの表
    面に存在する酸化皮膜を破るための突起部を備えた、半
    導体装置。
  10. 【請求項１０】 溶融したはんだを下地導電領域に向け
    て吐出し、この下地導電領域上にバンプ電極を形成する
    ために用いられる基板であって、 前記下地導電領域に形成され、前記溶融したはんだが前
    記下地導電領域に衝突する際に前記溶融したはんだの表
    面に存在する酸化皮膜を破るための突起部を備えた、基
    板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599406B1 (ko) 2004-05-28 2006-07-13 한국과학기술원 솔더제팅법을 이용한 다원계 솔더범프의 제조방법
JP5656097B2 (ja) * 2011-10-18 2015-01-21 千住金属工業株式会社 はんだバンプ形成方法および装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200421501A (en) * 2002-12-18 2004-10-16 Acm Res Inc Localized reflow for wire bonding and flip chip connections
US6959856B2 (en) 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
TW594959B (en) * 2003-05-02 2004-06-21 Yu-Nung Shen Semiconductor chip package structure and method
CN100350580C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体及其封装方法
US7375431B1 (en) * 2005-03-18 2008-05-20 National Semiconductor Corporation Solder bump formation in electronics packaging
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
US20070045840A1 (en) * 2005-09-01 2007-03-01 Delphi Technologies, Inc. Method of solder bumping a circuit component and circuit component formed thereby
US7473580B2 (en) * 2006-05-18 2009-01-06 International Business Machines Corporation Temporary chip attach using injection molded solder
DE102009017692B4 (de) * 2009-04-09 2020-08-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer Niedertemperaturkontaktierung für mikroelektronische Aufbauten
US20160005705A1 (en) * 2014-07-01 2016-01-07 Texas Instruments Incorporated Structure and Method of Batch-Packaging Low Pin Count Embedded Semiconductor Chips

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60240142A (ja) * 1984-05-14 1985-11-29 Fujitsu Ltd ハンダバンプ形成方法
JPS62257750A (ja) * 1986-04-30 1987-11-10 Fujitsu Ltd バンプ電極の形成方法
JPH05129307A (ja) * 1991-11-06 1993-05-25 Hitachi Ltd バンプ形成方法および装置
JPH07183338A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 素子の実装方法
JPH09223721A (ja) * 1996-02-15 1997-08-26 Fujitsu Ltd 半導体装置及びその製造方法及び実装基板及びその製造方法
JPH10294337A (ja) * 1997-04-21 1998-11-04 Toshiba Corp 半導体装置及びその製造方法
JPH1133775A (ja) * 1997-07-17 1999-02-09 Matsushita Electric Ind Co Ltd 錫含有鉛フリーはんだ合金及びそのクリームはんだ並びにその製造方法
JPH11121495A (ja) * 1997-10-16 1999-04-30 Ricoh Co Ltd 半導体装置製造方法
JP2000133669A (ja) * 1998-10-26 2000-05-12 Sony Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3637631C1 (de) 1986-11-05 1987-08-20 Philips Patentverwaltung Verfahren zum Aufbringen kleiner schmelzfluessiger,tropfenfoermiger Lotmengen aus einer Duese auf zu benetzende Flaechen und Vorrichtung zur Durchfuehrung des Verfahrens
US5193738A (en) 1992-09-18 1993-03-16 Microfab Technologies, Inc. Methods and apparatus for soldering without using flux
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
JPH0829408A (ja) 1994-07-20 1996-02-02 Yokogawa Analytical Syst Kk バックグランド除去装置
US5597110A (en) * 1995-08-25 1997-01-28 Motorola, Inc. Method for forming a solder bump by solder-jetting or the like
US6040702A (en) * 1997-07-03 2000-03-21 Micron Technology, Inc. Carrier and system for testing bumped semiconductor components
WO1999009590A1 (fr) * 1997-08-19 1999-02-25 Hitachi, Ltd. Procede de formation d'electrodes de points de soudure et procede de fabrication de dispositifs a semiconducteur

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60240142A (ja) * 1984-05-14 1985-11-29 Fujitsu Ltd ハンダバンプ形成方法
JPS62257750A (ja) * 1986-04-30 1987-11-10 Fujitsu Ltd バンプ電極の形成方法
JPH05129307A (ja) * 1991-11-06 1993-05-25 Hitachi Ltd バンプ形成方法および装置
JPH07183338A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 素子の実装方法
JPH09223721A (ja) * 1996-02-15 1997-08-26 Fujitsu Ltd 半導体装置及びその製造方法及び実装基板及びその製造方法
JPH10294337A (ja) * 1997-04-21 1998-11-04 Toshiba Corp 半導体装置及びその製造方法
JPH1133775A (ja) * 1997-07-17 1999-02-09 Matsushita Electric Ind Co Ltd 錫含有鉛フリーはんだ合金及びそのクリームはんだ並びにその製造方法
JPH11121495A (ja) * 1997-10-16 1999-04-30 Ricoh Co Ltd 半導体装置製造方法
JP2000133669A (ja) * 1998-10-26 2000-05-12 Sony Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599406B1 (ko) 2004-05-28 2006-07-13 한국과학기술원 솔더제팅법을 이용한 다원계 솔더범프의 제조방법
JP5656097B2 (ja) * 2011-10-18 2015-01-21 千住金属工業株式会社 はんだバンプ形成方法および装置

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