JPH08203909A - 半導体素子のバンプ形成方法 - Google Patents
半導体素子のバンプ形成方法Info
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- JPH08203909A JPH08203909A JP7014113A JP1411395A JPH08203909A JP H08203909 A JPH08203909 A JP H08203909A JP 7014113 A JP7014113 A JP 7014113A JP 1411395 A JP1411395 A JP 1411395A JP H08203909 A JPH08203909 A JP H08203909A
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Abstract
(57)【要約】
【目的】 半導体素子の複数の電極に同時にバンプを形
成し、タクトタイムを短縮すると共に、半導体素子と回
路基板との接合の信頼性を向上する半導体素子のバンプ
形成方法の提供。 【構成】 半導体素子１の上方に位置し前記半導体素子
１の各電極２のそれぞれに対向する孔７を底面に設けた
容器６ａに溶融金属４または導電性ペースト４を充填す
る充填工程と、前記溶融金属４または導電性ペースト４
を前記孔７から滴下させ、前記滴下した溶融金属４また
は導電性ペースト４によって前記半導体素子１の前記各
電極２に同時にバンプを形成するバンプ形成工程とを有
する。
成し、タクトタイムを短縮すると共に、半導体素子と回
路基板との接合の信頼性を向上する半導体素子のバンプ
形成方法の提供。 【構成】 半導体素子１の上方に位置し前記半導体素子
１の各電極２のそれぞれに対向する孔７を底面に設けた
容器６ａに溶融金属４または導電性ペースト４を充填す
る充填工程と、前記溶融金属４または導電性ペースト４
を前記孔７から滴下させ、前記滴下した溶融金属４また
は導電性ペースト４によって前記半導体素子１の前記各
電極２に同時にバンプを形成するバンプ形成工程とを有
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の各電極に
バンプを形成する半導体素子のバンプ形成方法に関し、
特に、半導体素子の複数の電極にバンプを同時に形成す
る半導体素子のバンプ形成方法に関するものである。
バンプを形成する半導体素子のバンプ形成方法に関し、
特に、半導体素子の複数の電極にバンプを同時に形成す
る半導体素子のバンプ形成方法に関するものである。
【０００２】
【従来の技術】ワイヤボンデイング法を使用する半導体
素子のバンプ形成方法の第１従来例を図１７〜図１８に
基づいて説明する。
素子のバンプ形成方法の第１従来例を図１７〜図１８に
基づいて説明する。
【０００３】図１７、図１８は、ワイヤボンデイング法
を使用してバンプを形成する動作を示し、金線２２をセ
ラミクスやルビーで作られたキャピラリー２０に通し、
通した金線２２の先端に放電により金ボールを形成した
後、予熱されている半導体素子１の電極２上に前記金ボ
ールを押圧し、前記キャピラリー２０を保持する超音波
ホーン２４によって超音波振動を加え、温度、圧力、超
音波振動の作用によって前記金ボールを電極２に接合
し、その後に、キャピラリー２０を上昇させて金線２２
を引きちぎって、一個のバンプ形成が完了する。この動
作を電極の数だけ繰り返して半導体素子の全電極にバン
プを一つ一つ形成する。３は、半導体素子のアクテイブ
面を保護するパシベーション膜である。
を使用してバンプを形成する動作を示し、金線２２をセ
ラミクスやルビーで作られたキャピラリー２０に通し、
通した金線２２の先端に放電により金ボールを形成した
後、予熱されている半導体素子１の電極２上に前記金ボ
ールを押圧し、前記キャピラリー２０を保持する超音波
ホーン２４によって超音波振動を加え、温度、圧力、超
音波振動の作用によって前記金ボールを電極２に接合
し、その後に、キャピラリー２０を上昇させて金線２２
を引きちぎって、一個のバンプ形成が完了する。この動
作を電極の数だけ繰り返して半導体素子の全電極にバン
プを一つ一つ形成する。３は、半導体素子のアクテイブ
面を保護するパシベーション膜である。
【０００４】次に、電気メッキ法を使用する半導体素子
のバンプ形成方法の第２従来例を図１９、図２０に基づ
いて説明する。
のバンプ形成方法の第２従来例を図１９、図２０に基づ
いて説明する。
【０００５】図１９は、電気メッキ法を使用して形成し
たバンプ２６の断面を示し、図２０は、電気メッキ法を
使用する半導体素子のバンプ形成方法のフローチャート
である。
たバンプ２６の断面を示し、図２０は、電気メッキ法を
使用する半導体素子のバンプ形成方法のフローチャート
である。
【０００６】図２０のバリヤメタル被着工程において、
電極２とパシベーション膜３との上に、バンプ２６の材
料と電極２の材料との双方に密着性の良いバリヤメタル
２５の被着を通常の薄膜形成技術を使用して行う。
電極２とパシベーション膜３との上に、バンプ２６の材
料と電極２の材料との双方に密着性の良いバリヤメタル
２５の被着を通常の薄膜形成技術を使用して行う。
【０００７】次いで、フォトリソグラフィ工程におい
て、メッキ用パターンを形成し、メッキ処理工程におい
て、メッキによってバンプ２６を形成し、レジスト除去
工程において、不要になったレジストを除去する。
て、メッキ用パターンを形成し、メッキ処理工程におい
て、メッキによってバンプ２６を形成し、レジスト除去
工程において、不要になったレジストを除去する。
【０００８】次いで、フォトリソグラフィ工程におい
て、バリヤメタル２５をエッチングするためのパターン
をフォトレジストにより形成し、バリヤメタルエッチン
グ工程において、不要部分のバリヤメタルをエッチング
し、レジスト除去工程において、不要になったレジスト
を除去し、熱処理工程を経て電気メッキ法によるバンプ
２６が形成される。
て、バリヤメタル２５をエッチングするためのパターン
をフォトレジストにより形成し、バリヤメタルエッチン
グ工程において、不要部分のバリヤメタルをエッチング
し、レジスト除去工程において、不要になったレジスト
を除去し、熱処理工程を経て電気メッキ法によるバンプ
２６が形成される。
【０００９】
【発明が解決しようとする課題】しかし、上記の第１従
来例の構成では、ワイヤボンデイング法を使用して半導
体素子の電極に一つ一つバンプを形成するので、時間が
かかり、最近のように、１個の半導体素子の電極数が３
００個以上のものが増加してくると、半導体素子生産ラ
インのタクトタイムの短縮の障害になるという問題点が
ある。
来例の構成では、ワイヤボンデイング法を使用して半導
体素子の電極に一つ一つバンプを形成するので、時間が
かかり、最近のように、１個の半導体素子の電極数が３
００個以上のものが増加してくると、半導体素子生産ラ
インのタクトタイムの短縮の障害になるという問題点が
ある。
【００１０】又、上記の第２従来例の構成では、電気メ
ッキ法でバンプを形成するので、メッキ厚さがバンプ厚
さになり、図１９に示すバンプ２６の高さＨが、実際に
は、最大でも２５μｍ程度の高さの低いバンプ２６しか
形成できない。そして、バンプ２６の高さが低く、且
つ、上部が平らであると、図２１〜図２４に示すよう
に、転写法によって、導電性ペースト膜１７をバンプ２
６に転写し、バンプ２６を回路基板２８の基板電極２９
に接合する際に、バンプ２６の高さが低いと転写法で導
電性ペースト膜１７に浸されるバンプ２６の体積が少な
く、且つ、上部が平らであるので、必然的に転写導電性
ペースト２７の量が少なくなり、半導体素子１の電極２
と回路基板２８の基板電極２９との接合力が小さくな
る。更に、半導体素子１が少しでも反っていると、半導
体素子１の電極２と回路基板２８の基板電極２９とが導
電性ペースト２７を介して接触せず、電気的にオープン
状態になるという問題点がある。
ッキ法でバンプを形成するので、メッキ厚さがバンプ厚
さになり、図１９に示すバンプ２６の高さＨが、実際に
は、最大でも２５μｍ程度の高さの低いバンプ２６しか
形成できない。そして、バンプ２６の高さが低く、且
つ、上部が平らであると、図２１〜図２４に示すよう
に、転写法によって、導電性ペースト膜１７をバンプ２
６に転写し、バンプ２６を回路基板２８の基板電極２９
に接合する際に、バンプ２６の高さが低いと転写法で導
電性ペースト膜１７に浸されるバンプ２６の体積が少な
く、且つ、上部が平らであるので、必然的に転写導電性
ペースト２７の量が少なくなり、半導体素子１の電極２
と回路基板２８の基板電極２９との接合力が小さくな
る。更に、半導体素子１が少しでも反っていると、半導
体素子１の電極２と回路基板２８の基板電極２９とが導
電性ペースト２７を介して接触せず、電気的にオープン
状態になるという問題点がある。
【００１１】本発明は、上記の問題点を解決し、半導体
素子の複数の電極に同時にバンプを形成し、タクトタイ
ムを短縮すると共に、半導体素子と回路基板との接合の
信頼性を向上する半導体素子のバンプ形成方法の提供を
課題とする。
素子の複数の電極に同時にバンプを形成し、タクトタイ
ムを短縮すると共に、半導体素子と回路基板との接合の
信頼性を向上する半導体素子のバンプ形成方法の提供を
課題とする。
【００１２】
【課題を解決するための手段】本願第１発明の半導体素
子のバンプ形成方法は、上記の課題を解決するために、
半導体素子の上方に位置し前記半導体素子の各電極のそ
れぞれに対向する孔または凸状孔を底面に設けた容器に
溶融金属または導電性ペーストを充填する充填工程と、
前記溶融金属または導電性ペーストを前記孔または凸状
孔から滴下させ、前記滴下した溶融金属または導電性ペ
ーストによって前記半導体素子の前記各電極に同時にバ
ンプを形成するバンプ形成工程とを有することを特徴と
する。
子のバンプ形成方法は、上記の課題を解決するために、
半導体素子の上方に位置し前記半導体素子の各電極のそ
れぞれに対向する孔または凸状孔を底面に設けた容器に
溶融金属または導電性ペーストを充填する充填工程と、
前記溶融金属または導電性ペーストを前記孔または凸状
孔から滴下させ、前記滴下した溶融金属または導電性ペ
ーストによって前記半導体素子の前記各電極に同時にバ
ンプを形成するバンプ形成工程とを有することを特徴と
する。
【００１３】本願第２発明の半導体素子のバンプ形成方
法は、上記の課題を解決するために、半導体素子の上方
に位置し前記半導体素子の各電極のそれぞれに対向する
凸状孔を底面に設けた容器に溶融金属または導電性ペー
ストを充填する充填工程と、前記凸状孔を前記半導体素
子の前記各電極上に位置決めし接触させる位置決め工程
と、前記凸状孔が前記半導体素子の前記各電極に接触し
た状態で前記容器を振動させる振動工程と、前記振動後
に前記容器を所定高さまで上昇させ上昇させながら、前
記溶融金属または導電性ペーストを前記凸状孔から滴下
させ、前記滴下した溶融金属または導電性ペーストによ
って前記半導体素子の前記各電極に同時にバンプを形成
するバンプ形成工程とを有することを特徴とする。
法は、上記の課題を解決するために、半導体素子の上方
に位置し前記半導体素子の各電極のそれぞれに対向する
凸状孔を底面に設けた容器に溶融金属または導電性ペー
ストを充填する充填工程と、前記凸状孔を前記半導体素
子の前記各電極上に位置決めし接触させる位置決め工程
と、前記凸状孔が前記半導体素子の前記各電極に接触し
た状態で前記容器を振動させる振動工程と、前記振動後
に前記容器を所定高さまで上昇させ上昇させながら、前
記溶融金属または導電性ペーストを前記凸状孔から滴下
させ、前記滴下した溶融金属または導電性ペーストによ
って前記半導体素子の前記各電極に同時にバンプを形成
するバンプ形成工程とを有することを特徴とする。
【００１４】本願第３発明の半導体素子のバンプ形成方
法は、上記の課題を解決するために、本願第１又は第２
発明ににおいて、半導体素子の各電極にバンプを形成し
た後、形成された各バンプのそれぞれに対向する所定形
状の凹部を設けた金型を押圧して前記各バンプを同時に
所定の段差付き突起に形成する段差形成工程を付加する
ことを特徴とする。
法は、上記の課題を解決するために、本願第１又は第２
発明ににおいて、半導体素子の各電極にバンプを形成し
た後、形成された各バンプのそれぞれに対向する所定形
状の凹部を設けた金型を押圧して前記各バンプを同時に
所定の段差付き突起に形成する段差形成工程を付加する
ことを特徴とする。
【００１５】本願第４発明の半導体素子のバンプ形成方
法は、上記の課題を解決するために、本願第１又は第２
発明ににおいて、半導体素子の各電極にバンプを形成し
た後、形成された各バンプのそれぞれに対向する形成孔
を設けた金型を押圧して前記各バンプを同時に段差付き
突起に形成する段差形成工程を付加することを特徴とす
る。
法は、上記の課題を解決するために、本願第１又は第２
発明ににおいて、半導体素子の各電極にバンプを形成し
た後、形成された各バンプのそれぞれに対向する形成孔
を設けた金型を押圧して前記各バンプを同時に段差付き
突起に形成する段差形成工程を付加することを特徴とす
る。
【００１６】又、本願第４発明の半導体素子のバンプ形
成方法は、上記の課題を解決するために、各バンプを段
差付き突起に形成した後、形成された各段差付き突起バ
ンプのそれぞれに対向する小さな形成孔を設けた金型を
押圧して前記各段差付き突起バンプを同時に多段差付き
突起に形成する段差形成工程を付加することが好適であ
る。
成方法は、上記の課題を解決するために、各バンプを段
差付き突起に形成した後、形成された各段差付き突起バ
ンプのそれぞれに対向する小さな形成孔を設けた金型を
押圧して前記各段差付き突起バンプを同時に多段差付き
突起に形成する段差形成工程を付加することが好適であ
る。
【００１７】
【作用】本願第１発明の半導体素子のバンプ形成方法
は、充填工程で、半導体素子の上方に位置し前記半導体
素子の各電極のそれぞれに対向する孔または凸状孔を底
面に設けた容器に溶融金属または導電性ペーストを充填
し、バンプ形成工程で、前記溶融金属または導電性ペー
ストを前記孔または凸状孔から滴下させ、前記滴下した
溶融金属または導電性ペーストによって前記半導体素子
の前記各電極に同時にバンプを形成することにより、半
導体素子の電極数の如何にかかわらず、全電極に同時に
バンプを形成して、生産のタクトタイムを大幅に短縮で
きる。そして、凸状孔を使用すると、溶融金属等が横方
向にずれずに凸状孔から滴下する。
は、充填工程で、半導体素子の上方に位置し前記半導体
素子の各電極のそれぞれに対向する孔または凸状孔を底
面に設けた容器に溶融金属または導電性ペーストを充填
し、バンプ形成工程で、前記溶融金属または導電性ペー
ストを前記孔または凸状孔から滴下させ、前記滴下した
溶融金属または導電性ペーストによって前記半導体素子
の前記各電極に同時にバンプを形成することにより、半
導体素子の電極数の如何にかかわらず、全電極に同時に
バンプを形成して、生産のタクトタイムを大幅に短縮で
きる。そして、凸状孔を使用すると、溶融金属等が横方
向にずれずに凸状孔から滴下する。
【００１８】本願第２発明の半導体素子のバンプ形成方
法は、本願第１発明の作用に加えて、位置決め工程で、
容器の凸状孔を半導体素子の各電極上に位置決めし接触
させ、振動工程で、前記凸状孔が前記半導体素子の前記
各電極に接触した状態で前記容器を振動させることによ
り、前記半導体素子の電極上に発生している酸化膜を除
去するので、フラックス等の酸化膜除去剤を電極上に塗
布する必要が無くなり、且つ、回路基板等への実装後の
信頼性が向上する。
法は、本願第１発明の作用に加えて、位置決め工程で、
容器の凸状孔を半導体素子の各電極上に位置決めし接触
させ、振動工程で、前記凸状孔が前記半導体素子の前記
各電極に接触した状態で前記容器を振動させることによ
り、前記半導体素子の電極上に発生している酸化膜を除
去するので、フラックス等の酸化膜除去剤を電極上に塗
布する必要が無くなり、且つ、回路基板等への実装後の
信頼性が向上する。
【００１９】本願第３発明の半導体素子のバンプ形成方
法は、本願第１又は第２発明の作用に加えて、段差形成
工程で、形成された各バンプのそれぞれに対向する所定
形状の凹部を設けた金型を押圧して前記各バンプを同時
に所定の段差付き突起に形成するので、次工程で、転写
法により導電性ペーストを転写する際に、前記所定の段
差付き突起バンプへの導電性ペーストの転写量が、段差
の作用で多くなり、回路基板等への実装後の信頼性が向
上する。
法は、本願第１又は第２発明の作用に加えて、段差形成
工程で、形成された各バンプのそれぞれに対向する所定
形状の凹部を設けた金型を押圧して前記各バンプを同時
に所定の段差付き突起に形成するので、次工程で、転写
法により導電性ペーストを転写する際に、前記所定の段
差付き突起バンプへの導電性ペーストの転写量が、段差
の作用で多くなり、回路基板等への実装後の信頼性が向
上する。
【００２０】本願第４発明の半導体素子のバンプ形成方
法は、本願第１又は第２発明の作用に加えて、段差形成
工程で、形成された各バンプのそれぞれに対向する形成
孔を設けた金型を押圧して前記各バンプを同時に段差付
き突起に形成するので、次工程で、転写法により導電性
ペーストを転写する際に、前記所定の段差付き突起バン
プへの導電性ペーストの転写量が、段差の作用で多くな
り、回路基板等への実装後の信頼性が向上する。
法は、本願第１又は第２発明の作用に加えて、段差形成
工程で、形成された各バンプのそれぞれに対向する形成
孔を設けた金型を押圧して前記各バンプを同時に段差付
き突起に形成するので、次工程で、転写法により導電性
ペーストを転写する際に、前記所定の段差付き突起バン
プへの導電性ペーストの転写量が、段差の作用で多くな
り、回路基板等への実装後の信頼性が向上する。
【００２１】又、本願第５発明の半導体素子のバンプ形
成方法は、各バンプを段差付き突起に形成した後、形成
された各段差付き突起バンプのそれぞれに対向する小さ
な形成孔を設けた金型を押圧して前記各段差付き突起バ
ンプを同時に多段差付き突起に形成する段差形成工程を
付加するので、次工程で、転写法により導電性ペースト
を転写する際に、前記多段差付き突起バンプへの導電性
ペーストの転写量が更に多くなり、回路基板等への実装
後の信頼性が更に向上する。
成方法は、各バンプを段差付き突起に形成した後、形成
された各段差付き突起バンプのそれぞれに対向する小さ
な形成孔を設けた金型を押圧して前記各段差付き突起バ
ンプを同時に多段差付き突起に形成する段差形成工程を
付加するので、次工程で、転写法により導電性ペースト
を転写する際に、前記多段差付き突起バンプへの導電性
ペーストの転写量が更に多くなり、回路基板等への実装
後の信頼性が更に向上する。
【００２２】
【実施例】本発明の半導体素子のバンプ形成方法の第１
実施例を図１〜図４に基づいて説明する。
実施例を図１〜図４に基づいて説明する。
【００２３】図１、図２において、半導体素子１は、そ
のアクティブ面には電極２と前記アクティブ面を保護す
るパシベーション膜３とが形成されている。
のアクティブ面には電極２と前記アクティブ面を保護す
るパシベーション膜３とが形成されている。
【００２４】第１充填工程で、半導体素子１の上方に位
置し前記半導体素子１の各電極２のそれぞれに対向する
孔７を底面に設けた第１容器６ａに溶融金属４または導
電性ペースト４を充填する。
置し前記半導体素子１の各電極２のそれぞれに対向する
孔７を底面に設けた第１容器６ａに溶融金属４または導
電性ペースト４を充填する。
【００２５】第１バンプ形成工程で、第１容器６ａを半
導体素子１の上方に位置決めし、第１容器６ａの底面の
複数の孔７を、前記半導体素子１の電極２の上方に位置
決めし、第１容器６ａ内の前記溶融金属４または導電性
ペースト４に圧力Ｐを加えて前記溶融金属４または導電
性ペースト４を前記孔７から滴下させ、前記滴下した溶
融金属４または導電性ペースト４によって前記半導体素
子１の前記各電極２に同時にバンプ５を形成する。従っ
て、従来技術ではワイヤボンディング法を使用して、半
導体素子の電極に一つ一つバンプを形成するのに比較し
て大幅なタクトタイムの短縮が可能になる。
導体素子１の上方に位置決めし、第１容器６ａの底面の
複数の孔７を、前記半導体素子１の電極２の上方に位置
決めし、第１容器６ａ内の前記溶融金属４または導電性
ペースト４に圧力Ｐを加えて前記溶融金属４または導電
性ペースト４を前記孔７から滴下させ、前記滴下した溶
融金属４または導電性ペースト４によって前記半導体素
子１の前記各電極２に同時にバンプ５を形成する。従っ
て、従来技術ではワイヤボンディング法を使用して、半
導体素子の電極に一つ一つバンプを形成するのに比較し
て大幅なタクトタイムの短縮が可能になる。
【００２６】この場合、前記孔７を、図５に示すような
凸状孔８にすると、表面張力の作用で、前記溶融金属４
または導電性ペースト４が横にずれること無く凸状孔８
から滴下する。
凸状孔８にすると、表面張力の作用で、前記溶融金属４
または導電性ペースト４が横にずれること無く凸状孔８
から滴下する。
【００２７】又、半導体素子１の電極２の表面に酸化物
が発生している場合には、図３に示すように、酸化した
電極２上に酸化膜除去剤１９を塗布しておく。酸化膜除
去剤１９としては、電子部品を半田付けする際に使用す
るロジン系のフラックスがある。酸化膜除去剤１９を塗
布することによって、バンプ５の形成に高信頼性が得ら
れる。
が発生している場合には、図３に示すように、酸化した
電極２上に酸化膜除去剤１９を塗布しておく。酸化膜除
去剤１９としては、電子部品を半田付けする際に使用す
るロジン系のフラックスがある。酸化膜除去剤１９を塗
布することによって、バンプ５の形成に高信頼性が得ら
れる。
【００２８】又、前記溶融金属４または導電性ペースト
４の材質によっては、図４に示すように、電極２の上
に、バリヤメタル膜２５を形成しておいても良い。バリ
ヤメタル膜２５の第１層目には電極２の材質との相性が
良い材料を使用し、第２層目には前記溶融金属４または
導電性ペースト４の材質との相性が良い材料を使用す
る。例えば、溶融金属として金を使用し、電極２の材質
がアルミニウムである場合には第１層目にはクロームを
使用し、第２層目には銅を使用する。又、バリヤメタル
は３層以上の多層構造であっても良い。
４の材質によっては、図４に示すように、電極２の上
に、バリヤメタル膜２５を形成しておいても良い。バリ
ヤメタル膜２５の第１層目には電極２の材質との相性が
良い材料を使用し、第２層目には前記溶融金属４または
導電性ペースト４の材質との相性が良い材料を使用す
る。例えば、溶融金属として金を使用し、電極２の材質
がアルミニウムである場合には第１層目にはクロームを
使用し、第２層目には銅を使用する。又、バリヤメタル
は３層以上の多層構造であっても良い。
【００２９】本発明の半導体素子のバンプ形成方法の第
２実施例を図５〜図８に基づいて説明する。
２実施例を図５〜図８に基づいて説明する。
【００３０】図５〜図８において、半導体素子１は、そ
のアクティブ面には電極２と前記アクティブ面を保護す
るパシベーション膜３とが形成されている。
のアクティブ面には電極２と前記アクティブ面を保護す
るパシベーション膜３とが形成されている。
【００３１】第２充填工程で、半導体素子１の上方に位
置し前記半導体素子１の各電極２のそれぞれに対向する
凸状孔８を底面に設けた第２容器６ｂに溶融金属４また
は導電性ペースト４を充填する。
置し前記半導体素子１の各電極２のそれぞれに対向する
凸状孔８を底面に設けた第２容器６ｂに溶融金属４また
は導電性ペースト４を充填する。
【００３２】位置決め工程で、凸状孔８を半導体素子１
の各電極２上に位置決めし接触させる。
の各電極２上に位置決めし接触させる。
【００３３】振動工程で、前記凸状孔８が前記半導体素
子１の前記各電極２に接触した状態で前記第２容器６ｂ
を振動させる。この振動は水平方向Ｂに行い、この振動
の際に前記凸状孔８の先端が電極２上の酸化物をクリー
ニングし除去する。
子１の前記各電極２に接触した状態で前記第２容器６ｂ
を振動させる。この振動は水平方向Ｂに行い、この振動
の際に前記凸状孔８の先端が電極２上の酸化物をクリー
ニングし除去する。
【００３４】第２バンプ形成工程で、前記振動後に前記
第２容器６ａを上昇させながら圧力Ｐを加え、前記溶融
金属４または導電性ペースト４を前記凸状孔８から滴下
させ、前記滴下した溶融金属４または導電性ペースト４
によって前記半導体素子１の前記各電極２に同時にバン
プ５を形成する。従って、従来技術ではワイヤボンディ
ング法を使用して、半導体素子の電極に一つ一つバンプ
を形成するのに比較して大幅なタクトタイムの短縮が可
能になる。
第２容器６ａを上昇させながら圧力Ｐを加え、前記溶融
金属４または導電性ペースト４を前記凸状孔８から滴下
させ、前記滴下した溶融金属４または導電性ペースト４
によって前記半導体素子１の前記各電極２に同時にバン
プ５を形成する。従って、従来技術ではワイヤボンディ
ング法を使用して、半導体素子の電極に一つ一つバンプ
を形成するのに比較して大幅なタクトタイムの短縮が可
能になる。
【００３５】又、前記振動工程で電極２上の酸化物をク
リーニングし除去しているので、バンプ５の電極２に対
する接着の信頼性を高くすることができる。
リーニングし除去しているので、バンプ５の電極２に対
する接着の信頼性を高くすることができる。
【００３６】又、凸状孔８の形状により、横にずれるこ
となく、前記溶融金属４または導電性ペースト４が凸状
孔８から滴下する。
となく、前記溶融金属４または導電性ペースト４が凸状
孔８から滴下する。
【００３７】本発明の半導体素子のバンプ形成方法の第
３実施例を図９、図１０に基づいて説明する。
３実施例を図９、図１０に基づいて説明する。
【００３８】図９、図１０において、第１、第２実施例
によって図１０に示すように形成された半導体素子１の
電極２上のバンプ５に対して、第１段差形成工程で、所
定形状の段差３０を有する凹部１０を設けた第１金型９
を押圧して前記各バンプ５を同時に所定の段差付き突起
バンプ１１に形成する。段差３０と凹部１０との形状を
変更することにより、適当な段差を有する段差付き突起
バンプ１１を形成できる。
によって図１０に示すように形成された半導体素子１の
電極２上のバンプ５に対して、第１段差形成工程で、所
定形状の段差３０を有する凹部１０を設けた第１金型９
を押圧して前記各バンプ５を同時に所定の段差付き突起
バンプ１１に形成する。段差３０と凹部１０との形状を
変更することにより、適当な段差を有する段差付き突起
バンプ１１を形成できる。
【００３９】従って、次工程で、転写法を使用して導電
性ペーストを前記の適当な段差を有する段差付き突起バ
ンプに転写する際に、その転写量を前記適当な段差の作
用で適量にすることができ、回路基板等への実装後の信
頼性が向上する。
性ペーストを前記の適当な段差を有する段差付き突起バ
ンプに転写する際に、その転写量を前記適当な段差の作
用で適量にすることができ、回路基板等への実装後の信
頼性が向上する。
【００４０】本発明の半導体素子のバンプ形成方法の第
４実施例を図１１、図１２に基づいて説明する。
４実施例を図１１、図１２に基づいて説明する。
【００４１】図１１、図１２において、第１、第２実施
例によって図１１に示すように形成された半導体素子１
の電極２上のバンプ５に対して、第２段差形成工程で、
形成された各バンプ５のそれぞれに対向する形成孔１２
を設けた第２金型３１を押圧して前記各バンプ５を同時
に段差付き突起バンプ１３に形成する。前記形成孔１２
の大きさ・形状を変更することにより、適当な段差を有
する段差付き突起バンプを形成できる。
例によって図１１に示すように形成された半導体素子１
の電極２上のバンプ５に対して、第２段差形成工程で、
形成された各バンプ５のそれぞれに対向する形成孔１２
を設けた第２金型３１を押圧して前記各バンプ５を同時
に段差付き突起バンプ１３に形成する。前記形成孔１２
の大きさ・形状を変更することにより、適当な段差を有
する段差付き突起バンプを形成できる。
【００４２】従って、図１３、図１４に示すように、次
工程で、転写法を使用してペースト供給板１７の導電性
ペーストを前記の適当な段差を有する段差付き突起バン
プ１３に転写する際に、その転写導電性ペースト１８を
前記適当な段差の作用で適量にすることができ、回路基
板等への実装後の信頼性が向上する。
工程で、転写法を使用してペースト供給板１７の導電性
ペーストを前記の適当な段差を有する段差付き突起バン
プ１３に転写する際に、その転写導電性ペースト１８を
前記適当な段差の作用で適量にすることができ、回路基
板等への実装後の信頼性が向上する。
【００４３】本発明の半導体素子のバンプ形成方法の第
５実施例を図１５、図１６に基づいて説明する。
５実施例を図１５、図１６に基づいて説明する。
【００４４】図１５、図１６において、第１、第２実施
例によって図１５に示すように形成された半導体素子１
の電極２上の段差付き突起バンプ１３に対して、第３段
差形成工程で、形成された各段差付き突起バンプ１３の
それぞれに対向する小さな形成孔１４を設けた第３金型
３２を押圧して前記各段差付き突起バンプ１３を同時に
多段差付き突起バンプ１５に形成する。前記小さな形成
孔１４の大きさ・形状を変更することにより、適当な多
段差を有する多段差付き突起バンプ１５を形成できる。
例によって図１５に示すように形成された半導体素子１
の電極２上の段差付き突起バンプ１３に対して、第３段
差形成工程で、形成された各段差付き突起バンプ１３の
それぞれに対向する小さな形成孔１４を設けた第３金型
３２を押圧して前記各段差付き突起バンプ１３を同時に
多段差付き突起バンプ１５に形成する。前記小さな形成
孔１４の大きさ・形状を変更することにより、適当な多
段差を有する多段差付き突起バンプ１５を形成できる。
【００４５】従って、次工程で、転写法を使用して導電
性ペーストを前記の適当な多段差を有する多段差付き突
起バンプ１５に転写する際に、その転写量を前記適当な
多段差の作用で適量にすることができ、回路基板等への
実装後の信頼性が向上する。
性ペーストを前記の適当な多段差を有する多段差付き突
起バンプ１５に転写する際に、その転写量を前記適当な
多段差の作用で適量にすることができ、回路基板等への
実装後の信頼性が向上する。
【００４６】この場合、多段差になっていると、転写す
る導電性ペーストの量が更に多くなるので、強固な接合
が可能になる。
る導電性ペーストの量が更に多くなるので、強固な接合
が可能になる。
【００４７】
【発明の効果】本願第１発明の半導体素子のバンプ形成
方法は、溶融金属または導電性ペーストを滴下して、半
導体素子の複数の電極に同時にバンプを形成するので、
ワイヤボンディング法を使用する従来技術が半導体素子
の複数の電極に一つ一つバンプを形成するのに比較し
て、大幅に生産のタクトタイムを短縮できるという効果
を奏する。
方法は、溶融金属または導電性ペーストを滴下して、半
導体素子の複数の電極に同時にバンプを形成するので、
ワイヤボンディング法を使用する従来技術が半導体素子
の複数の電極に一つ一つバンプを形成するのに比較し
て、大幅に生産のタクトタイムを短縮できるという効果
を奏する。
【００４８】又、電気メッキ法を使用する従来技術で
は、バンプの厚さが最大でも２５μｍで薄過ぎて、転写
法によりバンプ上に転写できる導電性ペーストの量が不
足するのに対して、本願第１発明は、厚さが充分なバン
プを形成することができ、転写法によりバンプ上に転写
する導電性ペーストの量を適量にすることができ、バン
プの信頼性が向上し、前記バンプを使用して半導体素子
を回路基板に実装する場合の接合の信頼性が向上すると
いう効果を奏する。
は、バンプの厚さが最大でも２５μｍで薄過ぎて、転写
法によりバンプ上に転写できる導電性ペーストの量が不
足するのに対して、本願第１発明は、厚さが充分なバン
プを形成することができ、転写法によりバンプ上に転写
する導電性ペーストの量を適量にすることができ、バン
プの信頼性が向上し、前記バンプを使用して半導体素子
を回路基板に実装する場合の接合の信頼性が向上すると
いう効果を奏する。
【００４９】本願第２発明の半導体素子のバンプ形成方
法は、本願第１発明の効果に加えて、振動工程で、半導
体素子の電極上の酸化膜を除去するので、バンプの信頼
性が向上し、前記バンプを使用して半導体素子を回路基
板に実装する場合の接合の信頼性が向上するという効果
を奏する。
法は、本願第１発明の効果に加えて、振動工程で、半導
体素子の電極上の酸化膜を除去するので、バンプの信頼
性が向上し、前記バンプを使用して半導体素子を回路基
板に実装する場合の接合の信頼性が向上するという効果
を奏する。
【００５０】本願第３、第４、第５発明の半導体素子の
バンプ形成方法は、バンプに段差を形成するので、転写
法によりバンプ上に転写する導電性ペーストの量を多く
することができ、バンプの信頼性が更に向上し、前記バ
ンプを使用して半導体素子を回路基板に実装する場合の
接合の信頼性が更に向上するという効果を奏する。
バンプ形成方法は、バンプに段差を形成するので、転写
法によりバンプ上に転写する導電性ペーストの量を多く
することができ、バンプの信頼性が更に向上し、前記バ
ンプを使用して半導体素子を回路基板に実装する場合の
接合の信頼性が更に向上するという効果を奏する。
【図１】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第１実施例の断面図である。
るバンプ形成装置の第１実施例の断面図である。
【図２】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第１実施例によって形成されたバン
プの断面図である。
るバンプ形成装置の第１実施例によって形成されたバン
プの断面図である。
【図３】半導体素子の断面図である。
【図４】半導体素子の断面図である。
【図５】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第２実施例の断面図である。
るバンプ形成装置の第２実施例の断面図である。
【図６】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第２実施例の動作を示す図である。
るバンプ形成装置の第２実施例の動作を示す図である。
【図７】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第２実施例の動作を示す図である。
るバンプ形成装置の第２実施例の動作を示す図である。
【図８】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第２実施例によって形成されたバン
プの断面図である。
るバンプ形成装置の第２実施例によって形成されたバン
プの断面図である。
【図９】本発明の半導体素子のバンプ形成方法を使用す
るバンプ形成装置の第３実施例の断面図である。
るバンプ形成装置の第３実施例の断面図である。
【図１０】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第３実施例によって形成されたバ
ンプの断面図である。
するバンプ形成装置の第３実施例によって形成されたバ
ンプの断面図である。
【図１１】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第４実施例の断面図である。
するバンプ形成装置の第４実施例の断面図である。
【図１２】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第４実施例によって形成されたバ
ンプの断面図である。
するバンプ形成装置の第４実施例によって形成されたバ
ンプの断面図である。
【図１３】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第４実施例によって形成されたバ
ンプの導電性ペーストの転写工程での動作を示す図であ
る。
するバンプ形成装置の第４実施例によって形成されたバ
ンプの導電性ペーストの転写工程での動作を示す図であ
る。
【図１４】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第４実施例によって形成されたバ
ンプの導電性ペーストの転写工程での動作を示す図であ
る。
するバンプ形成装置の第４実施例によって形成されたバ
ンプの導電性ペーストの転写工程での動作を示す図であ
る。
【図１５】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第５実施例の断面図である。
するバンプ形成装置の第５実施例の断面図である。
【図１６】本発明の半導体素子のバンプ形成方法を使用
するバンプ形成装置の第５実施例によって形成されたバ
ンプの断面図である。
するバンプ形成装置の第５実施例によって形成されたバ
ンプの断面図である。
【図１７】従来例の半導体素子のバンプ形成方法の動作
を示す図である。
を示す図である。
【図１８】従来例の半導体素子のバンプ形成方法の動作
を示す図である。
を示す図である。
【図１９】従来例により形成されたバンプの断面図であ
る。
る。
【図２０】従来例の半導体素子のバンプ形成方法の動作
のフローチャートである。
のフローチャートである。
【図２１】バンプに導電性ペーストを転写する工程での
動作を示す図である。
動作を示す図である。
【図２２】バンプに導電性ペーストを転写する工程での
動作を示す図である。
動作を示す図である。
【図２３】バンプに導電性ペーストを転写する工程での
動作を示す図である。
動作を示す図である。
【図２４】バンプに導電性ペーストを転写する工程での
動作を示す図である。
動作を示す図である。
１ 半導体素子 ２ 電極 ３ パシベーション膜 ４ 溶融金属または導電性ペースト ５ バンプ ６ａ 第１容器 ６ｂ 第２容器 ７ 孔 ８ 凸状孔 ９ 第１金型 １０ 凹部 １１ 段差付き突起バンプ １２ 形成孔 １３ 段差付き突起バンプ １４ 小さな形成孔 １５ 多段差付き突起バンプ １７ 導電ペースト膜 １８ 転写導電ペースト １９ 酸化膜除去剤 ２５ バリヤメタル膜 ３０ 段差 ３１ 第２金型 ３２ 第３金型
Claims (5)
- 【請求項１】 半導体素子の上方に位置し前記半導体素
子の各電極のそれぞれに対向する孔または凸状孔を底面
に設けた容器に溶融金属または導電性ペーストを充填す
る充填工程と、前記溶融金属または導電性ペーストを前
記孔または凸状孔から滴下させ、前記滴下した溶融金属
または導電性ペーストによって前記半導体素子の前記各
電極に同時にバンプを形成するバンプ形成工程とを有す
ることを特徴とする半導体素子のバンプ形成方法。 - 【請求項２】 半導体素子の上方に位置し前記半導体素
子の各電極のそれぞれに対向する凸状孔を底面に設けた
容器に溶融金属または導電性ペーストを充填する充填工
程と、前記凸状孔を前記半導体素子の前記各電極上に位
置決めし接触させる位置決め工程と、前記凸状孔が前記
半導体素子の前記各電極に接触した状態で前記容器を振
動させる振動工程と、前記振動後に前記容器を所定高さ
まで上昇させながら、前記溶融金属または導電性ペース
トを前記凸状孔から滴下させ、前記滴下した溶融金属ま
たは導電性ペーストによって前記半導体素子の前記各電
極に同時にバンプを形成するバンプ形成工程とを有する
ことを特徴とする半導体素子のバンプ形成方法。 - 【請求項３】 請求項１又は２に記載の半導体素子のバ
ンプ形成方法において、半導体素子の各電極にバンプを
形成した後、形成された各バンプのそれぞれに対向する
所定形状の凹部を設けた金型を押圧して前記各バンプを
同時に所定の段差付き突起に形成する段差形成工程を付
加することを特徴とする半導体素子のバンプ形成方法。 - 【請求項４】 請求項１又は２に記載の半導体素子のバ
ンプ形成方法において、半導体素子の各電極にバンプを
形成した後、形成された各バンプのそれぞれに対向する
形成孔を設けた金型を押圧して前記各バンプを同時に段
差付き突起に形成する段差形成工程を付加することを特
徴とする半導体素子のバンプ形成方法。 - 【請求項５】 請求項４に記載の半導体素子のバンプ形
成方法において、各バンプを段差付き突起に形成した
後、形成された各段差付き突起バンプのそれぞれに対向
する小さな形成孔を設けた金型を押圧して前記各段差付
き突起バンプを同時に多段差付き突起に形成する段差形
成工程を付加することを特徴とする半導体素子のバンプ
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014113A JPH08203909A (ja) | 1995-01-31 | 1995-01-31 | 半導体素子のバンプ形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7014113A JPH08203909A (ja) | 1995-01-31 | 1995-01-31 | 半導体素子のバンプ形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203909A true JPH08203909A (ja) | 1996-08-09 |
Family
ID=11852069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014113A Pending JPH08203909A (ja) | 1995-01-31 | 1995-01-31 | 半導体素子のバンプ形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08203909A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242148A (ja) * | 1997-02-26 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半田バンプの形成方法 |
| US6383891B1 (en) | 1996-11-06 | 2002-05-07 | Niigata Seimitsu Co., Ltd. | Method for forming bump and semiconductor device |
| KR101388505B1 (ko) * | 2007-06-01 | 2014-04-23 | 주식회사 케이씨텍 | 대면적 기판용 세정장치 |
-
1995
- 1995-01-31 JP JP7014113A patent/JPH08203909A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6383891B1 (en) | 1996-11-06 | 2002-05-07 | Niigata Seimitsu Co., Ltd. | Method for forming bump and semiconductor device |
| JPH10242148A (ja) * | 1997-02-26 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半田バンプの形成方法 |
| KR101388505B1 (ko) * | 2007-06-01 | 2014-04-23 | 주식회사 케이씨텍 | 대면적 기판용 세정장치 |
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