KR100430189B1 - 플라즈마 에칭 방법 - Google Patents

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Abstract

처리실(16) 내에 에칭 가스를 도입하여 플라즈마를 생성해 웨이퍼(W)의 필드 실리콘 산화막(4) 상에 형성된 실리콘 질화막(12)을 에칭 처리한다. 에칭 가스로서, 적어도 CH2F2가스와 O2가스를 포함하는 혼합 가스를 이용한다. 에칭 면내 균일성의 설정값에 따라 플라즈마 에칭 장치를 설정하기 위한 파라미터로서, 처리 압력 및 혼합 가스의 혼합비(CH2F2/O2)를 사용한다. 면내 균일성의 설정값이 엄격할 수록, 처리 압력 및 혼합비 중 어느 하나를 높게 한다.

Description

플라즈마 에칭 방법{PLASMA ETCHING METHOD}
IC나 LSI 등의 반도체 디바이스의 제조 공정에 있어서, 반도체 웨이퍼에 대하여 CVD(Chemical Vapor Deposition) 등에 의한 성막이나 에칭 등에 의한 패터닝을 반복하여 실시함으로써, 원하는 회로 패턴을 형성한다. 에칭의 대표적인 것 중 하나는 플라즈마 드라이 에칭이다. 플라즈마 드라이 에칭에서는 패턴화된 포토레지스트막을 마스크로서 이용하여, 목적하는 막(膜)의 노출 부분을 플라즈마화된 에칭 가스로 깎아낸다.
플라즈마 드라이 에칭에 있어서는, 에칭 대상이 되는 목적막과 에칭 대상이 되지 않는 이종막(異種膜)의 선택비를 될 수 있는 한 크게 설정하는 것이 중요하다. 종래에는, 실리콘 산화막(SiO2)에 대하여 실리콘 질화막(SiNx)을 우선적으로 에칭하기 위해, CHF3가스와 O2가스의 혼합 가스를 사용하고 있다. 이 혼합 가스는 캐리어 가스인 Ar 가스와 함께 사용된다. CHF3가스와 O2가스의 혼합 가스를 사용한 경우, SiO2에 대한 SiNx의 선택비([SiNx의 에칭 레이트]/[SiO2의 에칭 레이트])은 기껏해야 2 정도이다. 또한, Si에 대한 SiNx의 선택비([SiNx의 에칭 레이트]/[Si의 에칭 레이트])도 기껏해야 2 정도이다.
에칭에 의해 형성되는 선폭 및 홀 직경의 요구가 그다지 엄격하지 않은 경우, 2 정도의 선택비로도 그다지 별 문제는 발생되지 않는다. 하지만, 반도체 디바이스의 고밀도 및 고집적화가 더욱 추진되면서, 선폭 및 홀 직경에 대하여 서브미크론의 오더(order)가 요구되면, 2 정도의 선택비로는 충분하지 않다.
일본 특허 공개 평성 제8-59215(US No.08/189027)호에는 실리콘 산화물, 금속 실리사이드 및 실리콘에 대해 실리콘 질화물을 우선적으로 에칭하기 위해, CHxF4-x(x=2∼3)와, O2, CO, 및 CO2의 그룹으로부터 선택된 하나 또는 복수의 산소 함유 가스와의 혼합 가스를 이용하는 에칭 방법이 개시되어 있다. 이 에칭 방법에 있어서, 바람직하게는 CHxF4-x는 CHF3으로 본질적으로 이루어지고, 산소 함유 가스는 CO, CO2, 혹은 이들 모두, 보다 바람직하게는 CO2로 본질적으로 이루어진다. 그 결과, 이 공보에는 동일한 에칭 방법에 의해 선택비([SiNx의 에칭 레이트]/[SiO2의 에칭 레이트])가 4 정도까지 향상되는 것으로 기술되어 있다.
한편, 플라즈마 드라이 에칭에 있어서는 피처리 기판의 중앙 부분과 주변 부분의 가공 치수의 차로 규정되는 에칭의 면내 균일성이 높은 것이 중요하게 된다. 예를 들어, 면내 균일성은 중앙 부분과 주변 부분의 가공 치수의 차가 ±7% 이내이면 양호하고, ±5%이면 상당히 양호하다고 할 수 있다. 선택비와 면내 균일성은 임의의 소정 파라미터에 관해서는 트레이드 오프(trade-off)의 관계를 갖는다. 전술한 일본 특허 공개 평성 제8-59215호에는 선택비에 관한 개요가 기술되어 있지만, 면내 균일성에 대해서는 전혀 고려되어 있지 않다.
발명의 개시
본 발명은 이상과 같은 종래 기술에 착안하여, 실리콘 산화물 및 실리콘에 대한 실리콘 질화물의 에칭 선택성과 에칭의 면내 균일성과의 균형을 이룬 플라즈마 에칭 방법을 제공하는 것을 목적으로 한다.
본 발명은 플라즈마 에칭 장치에 있어서 실리콘 질화물로 기본적으로 이루어지는 제 1 층과, 실리콘 또는 실리콘 산화물로 기본적으로 이루어지는 제 2 층이 배치된 표면을 갖는 피처리 기판을 플라즈마로 에칭하는 방법에 있어서,
상기 제 2 층에 대한 상기 제 1 층의 에칭 선택비의 설정값과, 상기 피처리 기판의 중앙 부분과 주변 부분과의 가공 치수의 차에 의해 규정되는 에칭의 면내 균일성의 설정값에 근거하여 상기 에칭 장치를 설정하는 공정과,
상기 피처리 기판을 상기 에칭 장치의 처리실내에 수납하는 공정과,
상기 처리실내를 배기하면서, 상기 처리실내로 처리 가스를 도입하는 공정과, 상기 처리 가스는 CH2F2가스와 O2가스의 혼합 가스를 용적비로 55%∼100% 구비하고, 상기 CH2F2가스와 상기 O2가스와의 제 1 혼합비(CH2F2/O2)는 용적비로 0.2∼0.6인 것과,
상기 처리실내를 50mTorr∼100mTorr의 제 1 압력으로 유지하면서, 상기 처리 가스를 방전시켜 플라즈마로 전화(轉化)시키는 공정과,
상기 플라즈마를 이용하여 상기 제 2 층에 대해 상기 제 1 층을 우선적으로 에칭하는 공정과,
여기서, 상기 면내 균일성의 설정값에 근거하여 상기 에칭 장치를 설정하기 위한 균일성용 파라미터가 상기 제 1 압력 및 상기 제 1 혼합비를 구비하고, 상기 면내 균일성의 설정값이 엄격할수록 상기 제 1 압력 및 상기 제 1 혼합비 중 어느 하나를 높게 하는 것
을 포함한다.
본 발명에 따르면, CH2F2가스와 O2가스의 혼합 가스를 이용함과 동시에 특정한 파라미터를 설정함으로써, 실리콘 산화물 및 실리콘, 특히 실리콘 산화물에 대한 실리콘 질화물의 에칭 선택성과 에칭의 면내 균일성과의 균형이 취해진 플라즈마 에칭 방법을 제공할 수 있다. 예를 들어, 본 발명에 따르면, 선택비([SiNx의 에칭 레이트]/[SiO2의 에칭 레이트])가 3.5 이상이고, 면내 균일성이 ±7% 이내인 조건으로 플라즈마 에칭을 실행하는 것이 가능해진다.
본 발명은 반도체 웨이퍼 등의 피처리체의 표면상에 배치된 실리콘 질화막(SiNx)을 우선적으로 에칭하기 위한 플라즈마 에칭 방법에 관한 것이다.
도 1은 본 발명의 실시예에 관한 플라즈마 에칭 방법을 실시하기 위한 플라즈마 에칭 장치를 도시한 구성도,
도 2의 (a) 내지 (c)는 비교예의 방법에 따른 에칭 결과를 나타낸 단면 사진도,
도 3의 (a) 내지 (c)는 본 발명의 방법에 따른 에칭 결과를 나타낸 단면 사진도,
도 4는 반도체 디바이스의 콘택트 홀을 형성하는 과정을 나타낸 부분 확대 단면도,
도 5는 혼합비(CH2F2/O2)와, 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 그래프,
도 6은 처리 압력과, 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 그래프,
도 7은 혼합비(혼합 가스/캐리어 가스)와, 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 그래프.
발명을 실시하기 위한 최선의 형태
도 1에 도시된 바와 같이, 본 발명의 방법을 실시하기 위한 플라즈마 에칭 장치(14)는, 예를 들어 알루미늄에 의해 통체(筒體) 형상으로 성형된 처리실(16)을 포함한다. 처리실(16)의 상부는 단부(段部) 형상으로 그 직경이 약간 축소되고, 그곳에 후술하는 링 형상의 자석이 배치된다. 처리실(16)은 접지되고, 이 내부에는 하부 전극으로서 도전 재료, 예컨대 알루미늄으로 이루어진 원판 형상의 탑재대(18)가 설치된다. 탑재대(18)는, 예컨대 세라믹으로 이루어진 절연 부재(20)를 거쳐 도전성 재료로 이루어진 용기 형상의 탑재대 지지대(22)에 지지된다.
탑재대 지지대(22)의 바닥부는, 처리실 바닥부(16A)의 중앙부의 개구(24)를 거쳐 삽입된 승강축(26)의 상단에 지지 고정된다. 승강 기구(도시되지 않음)에 의해 승강축(26)이 승강 구동함에 따라 탑재대(18)가 상승 혹은 하강할 수 있다.
탑재대(18)의 상면에는 내부에 직류 고(高)전압을 인가하는 도전판을 갖는, 예를 들면 세라믹제, 혹은 폴리이미드 수지제의 정전 척(chuck)(28)이 배치된다. 정전 척(28)의 상면에 쿨롱력에 의해 피처리체로서의 반도체 웨이퍼 W가 흡착 유지된다.
탑재대(18)의 상면의 주변 부분에는, 웨이퍼 W의 외주 전체를 이것과 거의 동일한 수평 레벨로 둘러싸도록, 예를 들면 석영제의 포커스링(30)이 배치된다. 포커스링(30)에 의해 플라즈마 생성시의 전계를 웨이퍼 표면측으로 집중시킬 수 있다.
탑재대 지지대(22)의 이면(裏面)과 처리실 바닥부(16A)의 개구(24) 주변과의 사이는, 신축 가능하게 되어 있는 벨로즈(32)를 거쳐 기밀하게 연결된다. 벨로즈(32)는 처리실(16) 내의 기밀성을 유지하면서 탑재대(18)의 승강을 허용한다.
탑재대(18)내에는, 통로 형상의 냉각 자켓(34)이 배치되고, 여기에 냉매를 흘려보냄으로써 웨이퍼 W를 소망 온도로 유지한다. 탑재대(18)의 주변부의 소정 위치에는, 복수의 리프터 구멍(36)이 상하 방향으로 관통하여 형성된다. 리프터 구멍(36)에 대응시켜서 상하 방향으로 승강 가능하게 웨이퍼 리프터핀(38)이 배치된다. 리프터핀(38)은 바닥부 개구(24)를 통해 상하 이동이 가능하게 되어 있는 핀 승강 로드(40)에 의해 일체적으로 승강 이동이 가능하게 된다. 핀(38)의 관통부에는 탑재대 지지대(22)의 이면과의 사이에 금속성의 신축 벨로즈(42)가 배치된다. 벨로즈(42)는 핀(38)이 기밀성을 유지하면서 상하 이동하는 것을 허용한다. 도 1에 있어서, 탑재대(18)를 일점쇄선으로 나타낸 곳에 위치시킨 상태에서 핀(38)을 승강시킴으로써, 웨이퍼 W를 들어 올리거나 내릴 수 있다. 이러한 웨이퍼 리프터핀(38)은 일반적으로 웨이퍼 주변부에 대응하여 4개 배치된다.
탑재대(18)에는 리드선(44)이 접속되고, 리드선(44)은 절연 상태로 외부로 인출된다. 리드선(44)에는 정합 회로(46)를 거쳐, 예컨대 13.56MHz의 고주파 전력을 출력하는 고주파 전원(48)이 접속되어, 플라즈마 발생용 고주파 전력을 탑재대(18)에 인가할 수 있다.
한편, 처리실(16)의 천정(16B)에는 탑재대(18)에 대향하여 얇은 용기 형상의 샤워 헤드(50)가 배치된다. 샤워 헤드(50)의 하면의 가스 분사면에는 헤드(50) 내로 도입된 플라즈마 가스 등을 처리 공간 S를 향하여 분출시키는 다수의 분사 구멍(52)이 배치된다. 샤워 헤드(50)는, 전극을 구성하도록 도전성 재료, 예를 들면 표면이 알루마이트 처리된 알루미늄으로 형성된다.
처리실 외측에는 링 형상으로 이루어진 자석(56)이 그 둘레 방향으로 회전 가능하게 배치된다. 자석(56)은 웨이퍼면에 대하여 평행하게 되도록 회전 자계 M을 처리 공간 S 내에 발생시킨다. 회전 자계 M과 플라즈마 사이에서 생성되는 로렌쯔력 등에 의해 플라즈마 밀도를 높이는 것이 가능해진다.
샤워 헤드(50)의 가스 도입구(58)에는 가스 도입관(60)이 접속된다. 가스 도입관(60)은 복수로 분기되어, Ar 가스원(62), CH2F2가스원(64), O2가스원(66), C4F8가스원(71), CO 가스원(72), H2가스원(73)에 접속된다. 가스원(62)으로부터의 Ar 가스는 희석용 첨가 가스, 즉 캐리어 가스로서 사용된다. 가스원(64, 66)으로부터의 CH2F2가스 및 O2가스는 실리콘 질화막을 에칭하기 위한 에칭 가스로서 사용된다. 가스원(73)으로부터의 H2가스는 필요에 따라 첨가되는 첨가 가스로서 사용된다. 가스원(71, 72)으로부터의 C4F8가스 및 CO 가스는 실리콘 산화막을 에칭하기 위한 에칭 가스로서 사용된다. 이들 각 가스는, 도중에 개재되어 설치된 매스플로우 콘트롤러(68) 및 개폐 밸브(70)에 의해 유량 제어되면서 공급된다.
처리실(16) 측벽의 일부에는 탑재대(18)를 강하시킨 위치에 대응시켜 웨이퍼 반출입구(74)가 형성된다. 반출입구(74)에는 진공 가능하게 이루어진 로드록실(66)과의 사이를 선택적으로 연통시키기 위한 게이트 밸브 G가 배치된다. 처리실(16)의 측벽에는 또한, 진공 펌프(도시되지 않음) 등을 개재시켜 설치한 진공 배기계에 접속되는 배기구(78)가 배치된다.
탑재대(18)의 지지대(22)에는 처리실 내벽을 향해 연장되는 배플 플레이트(80)가 배치된다. 배플 플레이트(80)에는 처리 공간 S 내의 분위기를 배기구(78)에 도입하는, 복수의 배플 구멍(82)이 형성된다.
다음에, 이상의 구성을 갖는 장치(14)를 이용한 본 발명의 실시예에 관한 플라즈마 에칭 방법에 대하여 설명한다. 또한, 이하에서는 LOCOS(Local Oxidation of Silicon) 프로세스에 의해 형성된, 반도체 디바이스의 필드 산화막 근방에 콘택트 홀을 형성하는 공정을 예로 들어 설명한다.
반도체 웨이퍼 상에서 2개의 소자 형성 영역 사이나 소자 형성 영역과 필드 영역을 분리하는 소자 분리 영역을 형성하기 위해 L0C0S 프로세스가 실행된다. 소자 분리 영역은 M0SLSI 등에 있어서 중요한 영역이며, 이 근방에 콘택트 홀 형성을 위한 에칭을 실시하는 경우에는, 소자 분리 영역의 실리콘 산화막이 에칭시에 깎여지는 것을 적극 억제하지 않으면 안된다.
도 4는 반도체 디바이스의 콘택트 홀을 형성하는 도중의 상태를 나타낸 부분 확대 단면도이다. 도시된 공정 단계에 있어서, 실리콘 기판(2) 전체가 층간 절연막으로 되는 SiO2절연막(6)에 의해 피복된다. 실리콘 기판(2)의 표면 내에는 소자 형성 영역을 형성하기 위한 LOCOS 필드 산화막(4)이 배치된다. 필드 산화막(4)에 겹쳐지도록 배선층(10)이 연장된다.
배선층(10)에 대하여 콘택트 홀을 형성하는 경우, 도시된 상태로부터, 우선 절연막(6) 위에 포토 레지스트층(8)을 패턴 형성한다. 다음에, 포토레지스트층(8)을 마스크로 하여 절연막(6)에 에칭을 실시한다.
절연막(6)과 필드 산화막(4)은 동일한 실리콘 산화물이기 때문에, 이들 두 막(6, 4)의 사이에 에칭 선택성을 갖도록 하는 것은 불가능하다. 따라서, 만약 절연막(6) 하부에 필드 산화막(4)이 직접 접촉하고 있으면, 필드 산화막(4)에 손상을 주지 않고 에칭을 종료시키는 것은 어렵다. 이러한 이유로 인해, 절연막(6)을 기판(2) 상에 형성하기 전에, 이종 재료인 실리콘 질화막(12)을 전면에 형성하여 2단계로 에칭을 실행한다.
즉, 우선 제 1 단계로 SiNx(실리콘 질화물)에 대한 SiO2의 에칭 선택비([SiO2의 에칭 레이트]/[SiNx의 에칭 레이트])가 큰 에칭 가스를 이용하여 절연막(6)를 에칭한다. 다음에, 제 2 단계에서 SiO2에 대한 SiNx(실리콘 질화물)의 에칭 선택비([SiNx의 에칭 레이트]/[SiO2의 에칭 레이트])가 큰 에칭 가스를 이용하여 실리콘 질화막(12)을 에칭한다. 이에 따라, 필드 산화막(4) 및 Si 기판(2)의 손상을 가능한 한 적게 하여 배선층(10)에 대한 콘택트 홀을 형성할 수 있다.
보다 구체적으로는, 먼저 후술하는 제 1 및 제 2 단계의 에칭에 있어서의, 실리콘 산화막 및 실리콘 질화막의 에칭 레이트, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비, 웨이퍼의 중앙 부분과 주변 부분과의 가공 치수의 차에 의해 규정되는 에칭의 면내 균일성 등의 설정값에 근거하여 플라즈마 에칭 장치(14)를 설정한다. 이 때문에, 이들 설정값과, 에칭 장치(14)의 조절 가능한 파라미터와의 관계를 미리 실험에 의해 구해서, 이들의 관계를 CPU에 입력시켜 둔다. 이에 따라, 에칭 조건의 설정값을 CPU에 입력함으로써, 장치(14)의 파라미터를 자동적으로 조절할 수 있다.
피처리체인 반도체 웨이퍼 W는, 진공 상태로 유지된 처리실(16) 내에, 로드록실(76)측으로부터 웨이퍼 반출입구(74)를 거쳐 반입된다. 이 때, 웨이퍼 W 상에 있어서는, 도 4에 도시된 바와 같이 콘택트 홀의 개구 치수에 맞추어 패터닝된 포토레지스트층(8)이 층간 절연막(6)상에 배치된 상태로 되어 있다. 도 1에 있어서, 일점쇄선으로 도시된 바와 같이 강하된 탑재대(18) 상에 웨이퍼 W를 탑재하고, 정전 척(28)의 쿨롱력에 의해 이를 흡착 유지한다. 그리고, 탑재대(18)를 상승시켜 소정의 프로세스 위치에 위치시킨다.
다음에, 처리실(16) 내를 진공 배기하면서, 처리실(16) 내에 샤워 헤드(50)에 의해 소정의 처리 가스를 공급하여 소정의 프로세스압으로 유지시킨다. 이와 동시에, 상하의 전극, 즉 샤워 헤드(50)와 탑재대(18) 사이에 13.56MHz의 고주파 전계를 인가하여, 처리 가스를 플라즈마로 전화시켜 에칭을 실행한다. 또한, 처리실(16)의 외측에 마련된 자석(56)을 회전시킴으로써 처리 공간 S에 회전 자계 M을 발생시킨다. 회전 자계 M이 발생되면, 로렌쯔력에 의해 플라즈마를 가둘 수 있고, 따라서 플라즈마 밀도를 높여 에칭 레이트를 높게 할 수 있다.
우선, 제 1 단계로서, SiO2절연막(6)의 콘택트 홀 부분만을 에칭한다. 이 때, 처리 가스로서 C4F8가스와 CO 가스의 혼합 가스를 Ar 가스 등의 캐리어 가스와 함께 이용한다. 여기서, 처리실(16)의 용량이 35리터∼45리터라고 가정하면, 처리압력은 20mTorr∼60mTorr, C4F8가스, CO 가스 및 Ar 가스의 각각의 유량은 10sccm∼20sccm, 20sccm∼300sccm 및 0sccm∼400sccm이 되도록 한다. 또한, 탑재대(18)의 상면 온도를 -30℃∼30℃로 설정한다.
이렇게 하여, 제 1 단계의 에칭에 의해 절연막(6)의 콘택트 홀 부분의 에칭이 종료된 시점에서, C4F8가스 및 CO 가스의 공급을 중지시킨다. 그리고, 제 2 단계인, 실리콘 질화막(12)의 콘택트 홀 부분의 에칭으로 이행한다.
제 2 단계에 있어서, 처리 가스로서, CH2F2가스와 O2가스의 혼합 가스를 Ar 가스 등의 캐리어 가스와 함께 이용한다. O2가스는 에칭에 의해 콘택트 홀의 바닥부에 생성된 반응 생성물에 의한 침적물(deposition)을 제거하는 기능을 발휘한다. 여기서, 처리실(16)의 용량이 35리터∼45리터라고 하면, 처리 압력은 50mTorr∼100mTorr, 바람직하게는 65mTorr∼100mTorr로 한다. 또한, CH2F2가스, O2가스 및 Ar 가스의 각각의 유량은 20sccm∼60sccm, 20sccm∼100sccm 및 50sccm∼300sccm으로 되도록 한다. 혼합 가스의 유량이 너무 크면 웨이퍼의 손상이 커지고, 유량이 너무 작으면 충분한 에칭 레이트를 얻을 수 없다. 또한, 탑재대(18)의 상면 온도를 -30℃∼30℃로 설정한다.
또, 전술한 바와 같이, 제 2 단계에 있어서도 처리실(16) 내를 진공 배기하면서, 처리 가스를 샤워 헤드(50)를 통해 처리실(16) 내로 공급하여, 소정의 프로세스압으로 유지한다. 이와 동시에, 상하의 전극, 즉 샤워 헤드(50)와 탑재대(18)사이에 13.56MHz의 고주파 전계를 인가하여, 처리 가스를 플라즈마로 전화시켜 에칭을 실행한다. 또한, 처리실(16)의 외측에 마련된 자석(56)을 회전시킴으로써 처리 공간 S에 회전 자계 M을 발생시킨다.
이와 같이 에칭 가스로서 CH2F2가스 및 O2가스의 혼합 가스를 이용하면, 실리콘 질화막에 대한 실리콘막 및 Si 막에 대한 선택비를 대폭 향상시킬 수 있다. 예를 들어, 에칭 가스로서 CHF3가스를 이용한 종래 방법에 비해, 선택비를 2, 3배 정도 향상시킬 수 있다. 따라서, 도 4에 있어서 실리콘 질화막(12)의 콘택트 홀 부분만을 정밀도있게 에칭 제거할 수 있어서, SiO2로 이루어진 필드 산화막(4)이나 Si 기판(2)이 에칭에 의해 깎여지는 것을 적극 억제할 수 있게 된다.
또, 전술한 실시예에서는, 불활성 가스로 이루어지는 첨가 가스로서 Ar 가스를 사용하였지만, 이 가스를 사용하지 않아도 무방하다. 또한, Ar 가스 대신에 다른 불활성 가스, 예를 들면 N2가스, Ne 가스, He 가스, Xe 가스 등을 이용하여도 좋다.
또한, 전술한 실시예에서는, 동일한 처리 장치 내에서, 제 1 단계(실리콘 산화막(6)의 에칭) 및 제 2 단계(실리콘 질화막(12)의 에칭)를 연속적으로 실행하고 있다. 그러나, 예를 들어 제 1 단계를 별도의 처리 장치로 실행하고, 제 2 단계만을 도 1에 나타낸 처리 장치로 실행하여도 좋다.
다음에, CH2F2및 O2의 사용 효과를 실험 결과에 기초하여 설명한다.
도 2의 (a) 내지 (c)는 CHF3을 이용한 방법에 따른 에칭 결과를 나타낸 단면 사진도이고, 도 3(a) 내지 (c)는 CH2F2를 이용한 방법에 따른 에칭 결과를 나타낸 단면 사진도이다. 여기서는 SiNx, SiO2, Si에 대하여 각각 직경 0.6㎛의 홀을 에칭 형성했을 때의 결과를 나타내고 있다. 도면에 있어서 중앙(center)은 홀의 위치가 웨이퍼 표면의 대략 중앙에 있는 경우를 나타내고, 에지(edge)는 홀의 위치가 상부 표면의 주변 부분에 있는 경우를 나타낸다. 또한, 각 사진에 에칭 시간과 에칭 레이트를 병기하고 있다.
도 2의 (a) 내지 (c)에 도시한 CHF3를 이용한 방법의 프로세스 조건에 관하여, 프로세스압(壓)을 40mTorr, RF 파워를 500W로 하였다. 처리 가스에 관하여, CHF3/Ar/O2를 각각 20/100/20sccm의 유량으로 하였다. 또한, 처리실 내의 상부 전극 및 측벽의 온도를 60℃, 하부 전극의 온도를 20℃로 하였다.
도 3의 (a) 내지 (c)에 도시한 CH2F2를 이용한 방법의 프로세스 조건에 관하여, 프로세스압을 40mTorr, RF 파워를 500W로 하였다. 에칭 가스에 관하여, CH2F2/Ar/O2를 각각 20/100/20sccm의 유량으로 하였다. 또한, 처리실 내의 상부 전극 및 측벽의 온도를 60℃로 하고, 하부 전극의 온도를 20℃로 하였다. 따라서, 양 방법은 에칭 가스가 CHF3인지, CH2F2인지의 점에서만 서로 다르다.
도 2의 (a) 내지 (c)에 도시된 바와 같이, CHF3를 이용한 방법에 있어서, SiNx에 대한 에칭 레이트는 SiO2, Si에 대한 에칭 레이트에 비해 높아졌다. 이들 에칭 레이트를 평균하면, SiNx에 대해서는 251.7㎚/min, SiO2에 대해서는 118.9㎚/min, Si에 대해서는 94.0㎚/min 였다. 따라서, SiO2및 Si 각각에 대한 SiNx의 선택비는, 약 2.1 및 약 2.7이었다.
이에 반하여, 도 3의 (a) 내지 (c)에 도시된 바와 같이 CH2F2를 이용한 방법에 있어서는, SiNx에 대한 에칭 레이트는 CHF3을 이용한 방법과 마찬가지로 크지만, SiO2, Si에 대한 에칭 레이트는 상당히 낮아졌다. 이들 에칭 레이트는 평균하면, SiNx에 대해서는 252.9㎚/min, SiO2에 대해서는 65.3㎚/min, Si에 대해서는 38.3㎚/min이었다. 따라서, SiO2및 Si 각각에 대한 SiNx의 선택비는 약 3.9 및 약 6.6이었다.
이와 같이, CH2F2를 이용한 방법에 있어서는, SiO2및 Si 각각에 대한 SiNx의 선택비를 CHF3을 이용한 방법의 약 2배로 향상시킬 수 있었다. 그러나, 면내 균일성은, 이 실험 조건에 있어서 CH2F2를 이용한 쪽이 CHF3를 이용한 경우에 비해 다소 저하하였다.
다음에, 본 발명의 에칭 방법에 있어서의 SiO2에 대한 SiNx의 선택성과 면내 균일성과의 관계를 실험 결과에 기초하여 설명한다.
도 5∼도 7은, 여러가지의 파라미터와 선택성(SiNx/SiO2) 및 면내 균일성과의 관계를 조사한 결과를 나타낸 그래프이다. 도 5∼도 7에 있어서, 「Sel.」 및 「Uni.」는 각각 선택성(SiNx/SiO2) 및 면내 균일성을 나타낸다. 「Sel.」은 선택비 그 자체를 나타내기 때문에, 수치가 클 수록 특성이 양호하며, 「Uni.」는 웨이퍼의 중앙 부분과 주변 부분과의 에칭 가공 치수의 차를 나타내기 때문에, 수치(절대값)가 작을 수록 특성이 양호하다.
도 5∼도 7에 관한 실험에 있어서, 다음 3개의 파라미터, 즉 CH2F2가스와 O2가스와의 혼합비(CH2F2/O2)와, 처리실(16) 내의 처리 압력과, 혼합 가스(CH2F2가스+O2가스)와 Ar 캐리어 가스와의 혼합비(혼합 가스/캐리어 가스)에 주목하였다. 또한, 이들 실험에 있어서, 공통 조건으로 RF 파워를 500W, 처리실 내의 상부 전극 및 측벽의 온도를 60℃, 하부 전극의 온도를 20℃로 하였다.
도 5는 혼합비(CH2F2/O2)와 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 도면이다. 이 실험에서는 처리 압력을 100mTorr, Ar 캐리어 가스의 유량을 0sccm으로 하였다. 도 5에 도시된 혼합비(CH2F2/O2)가 0.2∼0.6인 경우에 있어서, 선택비가 4.5 이상, 균일성은 ±7.0%이내인 종래 방법에 비해 선택비 및 균일성의 균형이 취해진 조건을 얻을 수 있었다. 이 범위에 있어서, 선택비는 혼합비(CH2F2/O2)가 낮아질 수록 양호해지고, 반대로 균일성은 혼합비(CH2F2/O2)가 높아질 수록 양호하게 되었다. 또한, 혼합비(CH2F2/O2)가 0.3∼0.5인 경우에 있어서, 선택비가 5.0 이상, 균일성이 ±6.0% 이내라고 하는 바람직한 값을 얻을 수 있고, 또한 혼합비(CH2F2/O2)가 0.3∼0.4인 경우에 있어서 선택비가 5.0 이상, 균일성이 ±5.0% 이내라고 하는 보다 바람직한 값을 얻을 수 있었다.
도 6은 처리 압력과 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 도면이다. 이 실험에서는 CH2F2가스, O2가스 및 Ar 캐리어 가스의 유량을 각각 60sccm, 100sccm 및 0sccm으로 하였다. 도 6에 도시된 바와 같이, 처리 압력이 50mTorr∼100mTorr에 있어서, 선택비가 4.3 이상, 균일성이 ±7.0% 이내인 종래 방법에 비해 선택비 및 균일성이 균형을 이룬 조건이 획득되었다. 이 범위에 있어서, 선택비 및 균일성은 모두 처리 압력이 높아질 수록 양호하게 되었다. 또한, 처리 압력이 65mTorr∼100mTorr에 있어서 균일성이 ±5.0% 이내라고 하는 바람직한 값을 얻을 수 있었다.
도 7은 혼합비(혼합 가스/캐리어 가스)와 선택비(SiNx/SiO2) 및 면내 균일성과의 관계를 나타낸 도면이다. 이 실험에서는 처리 압력을 40mTorr로, 혼합비(CH2F2/O2)를 1로 하였다. 도 7에 도시된 바와 같이, 혼합비(혼합 가스/캐리어 가스)가 1.3 이상인 경우에 있어서, 선택비가 3.5 이상, 균일성이 ±7.0% 이내인 종래 방법에 비해 선택비 및 균일성이 균형을 이룬 조건을 획득할 수 있었다. 이 범위에 있어서, 선택비 및 균일성은 모두 혼합비(혼합 가스/캐리어 가스)가 높아질수록 양호하게 되었다. 또한, 도 5 및 도 6에 도시된 바와 같이, 캐리어 가스가 없는 경우에도 양호한 결과를 얻을 수 있기 때문에, 이로써 처리 가스에 있어서의 혼합 가스의 비율은 용적비로 약 55%∼100%의 범위가 바람직한 것으로 판명되었다.
실험의 결과를 정리하면, 전술한 3개의 파라미터와 선택성(SiNx/SiO2) 및 면내 균일성과의 개략적인 관계는 표 1 및 표 2와 같이 된다.
선택성양호 - 불량 (영향)
CH2F2/O2 저 - 고 (대)
처리 압력 고 - 저 (소)
혼합 가스/Ar 고 - 저 (대)
균일성양호 - 불량 (영향)
CH2F2/O2 고 - 저 (대)
처리 압력 고 - 저 (대)
혼합 가스/Ar 고 - 저 (대)
따라서, 이상 기술한 실험 결과를 고려하여, 본 발명에 따르면 도 4에 도시된 바와 같은 콘택트 홀의 형성 프로세스 뿐만 아니라, 다음과 같은 범용성이 높은 플라즈마 에칭 방법을 제공할 수 있다.
즉, 실리콘 질화물로 기본적으로 이루어지는 제 1 층과, 실리콘 또는 실리콘 산화물로 기본적으로 이루어지는 제 2 층이 배치된 표면을 갖는 피처리 기판을, 플라즈마 에칭 장치에 있어서 플라즈마 에칭하는 방법에 있어서,
상기 제 2 층에 대한 상기 제 1 층의 에칭 선택비의 설정값과, 상기 피처리 기판의 중앙 부분과 주변 부분과의 가공 치수의 차에 의해 규정되는 에칭의 면내균일성의 설정값에 근거하여 상기 에칭 장치를 설정하는 공정과,
상기 피처리 기판을 상기 에칭 장치의 처리실 내에 수납하는 공정과,
상기 처리실 내를 배기하면서, 상기 처리실 내에 처리 가스를 도입하는 공정과, 상기 처리 가스는 CH2F2가스와 O2가스의 혼합 가스를 용적비로 55%∼100% 구비하는 것과, 상기 CH2F2가스와 상기 O2가스의 제 1 혼합비(CH2F2/O2)는 용적비로 0.2∼0.6인 것과,
상기 처리실 내를 50mTorr∼100mTorr의 제 1 압력으로 유지하면서, 상기 처리 가스를 방전시켜 플라즈마로 전화시키는 공정과,
상기 플라즈마를 이용하여 상기 제 2 층에 대해 상기 제 1 층을 우선적으로 에칭하는 공정과,
여기서, 상기 면내 균일성의 설정값에 근거하여 상기 에칭 장치를 설정하기 위한 균일성용 파라미터가 상기 제 1 압력 및 상기 제 1 혼합비를 포함하고, 상기 면내 균일성의 설정값이 엄격할 수록 상기 제 1 압력 및 상기 제 1 혼합비 중 어느 하나를 높게 하는 것
을 포함한다.
상기 제 1 압력의 바람직한 값은 65mTorr∼100mTorr이다. 상기 제 1 혼합비의 바람직한 값은 0.3∼0.5이고, 보다 바람직한 값은 0.3∼0.4이다.
상기 처리 가스는 Ar, He, Ne, Xe, N2으로 이루어지는 그룹으로부터 선택된 불활성 가스로 이루어진 캐리어 가스를 더 포함할 수 있다. 이 경우, 상기 균일성용 파라미터는 상기 혼합 가스와 상기 캐리어 가스의 제 2 혼합비(혼합 가스/캐리어 가스)를 더 구비할 수 있다. 상기 면내 균일성의 설정값이 엄격할 수록 상기 제 1 압력, 상기 제 1 혼합비, 및 상기 제 2 혼합비 중 어느 하나를 높게 한다.
또한, 상기 선택비의 설정값에 근거하여 상기 에칭 장치를 설정하기 위한 선택비용 파라미터도 상기 제 1 압력 및 상기 제 1 혼합비를 구비할 수 있다. 이 경우, 상기 선택비의 설정값이 높을 수록 상기 제 1 압력을 높게 하든지 혹은 상기 제 1 혼합비를 낮게 한다.
상기 선택비용 파라미터도 상기 혼합 가스와 상기 캐리어 가스의 제 2 혼합비(혼합 가스/캐리어 가스)를 더 구비할 수 있다. 상기 선택비의 설정값이 엄격할 수록 상기 제 1 압력 및 상기 제 2 혼합비 중 어느 하나를 높게 하든지, 상기 제 1 혼합비를 낮게 한다.
상기 처리 가스를 방전시켜 플라즈마로 전화시키는 공정에서, 상기 피처리 기판의 온도를 제어하기 위해, 상기 피처리 기판은 -30℃∼30℃ 범위의 온도로 설정된 탑재대 상에 탑재되는 것이 바람직하다.
상기 제 2 층은 실리콘 산화물로 기본적으로 이루어지는 것이 바람직하다. 예를 들어, 콘택트 홀을 형성하는 경우, 상기 제 2 층이, 실리콘 산화물로 기본적으로 되면서 또한 상기 제 1 층 위에 배치된 층간 절연막과, 실리콘 산화물로 기본적으로 이루어지면서 또한 상기 제 1 층 밑에 배치된 필드 산화막을 포함한다. 이 경우, 본 발명의 방법은 상기 처리실 내에 상기 처리 가스를 도입하는 공정 이전에, 상기 처리실 내를 배기시키면서, 상기 처리실 내에 C4F8를 포함하는 별도의 처리 가스를 도입하여, 상기 별도의 처리 가스를 플라즈마로 전화시킴으로써, 상기 층간 절연막을 플라즈마 에칭하여, 상기 제 1 층에 도달하는 홀을 상기 층간 절연막에 형성하는 공정을 더 포함한다.
또한, 상기 플라즈마를 이용하여 상기 제 2 층에 대해 상기 제 1 층을 우선적으로 에칭하는 공정에 있어서, 상기 플라즈마를 가두도록 상기 피처리 기판의 상기 표면에 대하여 거의 평행하게 되는 회전 자계를 상기 처리실 내에 형성하는 것이 바람직하다.
또한, 상기 실시예에서는 처리 공간 S에 회전 자계를 부여하여 플라즈마 밀도를 향상시킨, 소위 다이폴형의 반응성 이온 에칭(RIE) 장치를 예로 들어 설명하였다. 그러나, 본 발명은 플라즈마 처리 장치의 종류에 한정되는 것이 아니라, 다른 어떠한 형식의 장치에도 적용이 가능하다. 예를 들어, 상부 전극에만 고주파 전압을 인가하는 형식의 플라즈마 에칭 장치, 상하 전극의 쌍방에 고주파 전압을 인가한 형식의 플라즈마 에칭 장치, 혹은 마이크로파에 의해 플라즈마를 발생시키는 형식의 플라즈마 에칭 장치에도 적용이 가능하다. 또한, 상기 실시예에서는 피처리체로서 반도체 웨이퍼를 에칭하는 경우를 예로 들어 설명하였지만, 본 발명은, 예를 들어 유리 기판 및 LCD 기판 등에 성막하는 경우에도 적용할 수 있다.

Claims (15)

  1. 실리콘 질화물로 기본적으로 이루어지는 제 1 층과, 실리콘 또는 실리콘 산화물로 기본적으로 이루어지는 제 2 층이 배치된 표면을 갖는 피처리 기판을, 플라즈마 에칭 장치에서 플라즈마 에칭하는 방법에 있어서,
    상기 제 2 층에 대한 상기 제 1 층의 에칭 선택비의 설정값과, 상기 피처리 기판의 중앙 부분과 주변 부분과의 가공 치수의 차에 의해 규정되는 에칭의 면내 균일성의 설정값에 근거하여 상기 에칭 장치를 설정하는 공정과,
    상기 피처리 기판을 상기 에칭 장치의 처리실 내에 수납하는 공정과,
    상기 처리실 내를 배기시키면서, 상기 처리실 내에 처리 가스를 도입하는 공정 ― 상기 처리 가스는 CH2F2가스와 O2가스의 혼합 가스를 용적비로 55%∼100% 포함하고, 상기 CH2F2가스와 상기 O2가스의 제 1 혼합비(CH2F2/O2)는 용적비로 0.2∼0.6임 ― 과,
    상기 처리실 내를 50mTorr∼100mTorr의 제 1 압력으로 유지하면서, 상기 처리 가스를 방전시켜 플라즈마로 전화시키는 공정과,
    상기 플라즈마를 이용하여 상기 제 2 층에 대해 상기 제 1 층을 우선적으로 에칭하는 공정을 포함하되,
    여기서, 상기 면내 균일성의 설정값에 근거하여 상기 에칭 장치를 설정하기 위한 균일성용 파라미터가 상기 제 1 압력 및 상기 제 1 혼합비를 포함하고, 상기 면내 균일성의 설정값이 엄격할 수록 상기 제 1 압력 및 상기 제 1 혼합비 중 어느 하나를 높게 하는
    플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 1 압력은 65mTorr∼100mTorr인 플라즈마 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 혼합비는 0.3∼0.5인 플라즈마 에칭 방법.
  4. 제 3 항에 있어서,
    상기 제 1 혼합비는 0.3∼0.4인 플라즈마 에칭 방법.
  5. 제 1 항에 있어서,
    상기 처리 가스는 불활성 가스로 이루어지는 캐리어 가스를 더 포함하는 플라즈마 에칭 방법.
  6. 제 5 항에 있어서,
    상기 균일성용 파라미터가, 상기 혼합 가스와 상기 캐리어 가스의 제 2 혼합비(혼합 가스/캐리어 가스)를 더 포함하고, 상기 면내 균일성의 설정값이 엄격할 수록 상기 제 1 압력, 상기 제 1 혼합비 및 상기 제 2 혼합비 중 어느 하나를 높게 하는 플라즈마 에칭 방법.
  7. 제 5 항에 있어서,
    상기 캐리어 가스가 Ar, He, Ne, Xe, N2로 이루어지는 그룹으로부터 선택되는 플라즈마 에칭 방법.
  8. 제 1 항에 있어서,
    상기 선택비의 설정값에 근거하여 상기 에칭 장치를 설정하기 위한 선택비용 파라미터가 상기 제 1 압력 및 상기 제 1 혼합비를 포함하고, 상기 선택비의 설정값이 높을 수록, 상기 제 1 압력을 높게 하든지, 상기 제 1 혼합비를 낮게 하는 플라즈마 에칭 방법.
  9. 제 8 항에 있어서,
    상기 처리 가스가 불활성 가스로 이루어지는 캐리어 가스를 더 포함하는 플라즈마 에칭 방법.
  10. 제 9 항에 있어서,
    상기 선택비용 파라미터가, 상기 혼합 가스와 상기 캐리어 가스의 제 2 혼합비(혼합 가스/캐리어 가스)를 더 포함하고, 상기 선택비의 설정값이 엄격할 수록 상기 제 1 압력 및 상기 제 2 혼합비 중 어느 하나를 높게 하든지, 상기 제 1 혼합비를 낮게 하는 플라즈마 에칭 방법.
  11. 제 9 항에 있어서,
    상기 캐리어 가스는 Ar, He, Ne, Xe, N2로 이루어지는 그룹으로부터 선택되는 플라즈마 에칭 방법.
  12. 제 1 항에 있어서,
    상기 처리 가스를 방전시켜 플라즈마로 전화시키는 공정에서, 상기 피처리 기판의 온도를 제어하기 위해, 상기 피처리 기판이 -30℃∼30℃ 범위의 온도로 설정된 탑재대 상에 탑재되는 플라즈마 에칭 방법.
  13. 제 1 항에 있어서,
    상기 제 2 층이 실리콘 산화물로 기본적으로 이루어지는 플라즈마 에칭 방법.
  14. 제 13 항에 있어서,
    상기 제 2 층이, 실리콘 산화물로 기본적으로 이루어지고 또한 상기 제 1 층 위에 배치된 층간 절연막과, 실리콘 산화물로 기본적으로 이루어지고 또한 상기 제 1 층 밑에 배치된 필드 산화막을 포함하고,
    상기 방법이, 상기 처리실 내에 상기 처리 가스를 도입하는 공정 이전에, 상기 처리실 내를 배기시키면서, 상기 처리실 내에 C4F8을 포함하는 별도의 처리 가스를 도입하여, 상기 별도의 처리 가스를 플라즈마로 전화시키는 것에 의해 상기 층간 절연막을 플라즈마 에칭해서, 상기 제 1 층에 도달하는 홀을 상기 층간 절연막에 형성하는 공정을 더 포함하는
    플라즈마 에칭 방법.
  15. 제 1 항에 있어서,
    상기 플라즈마를 이용하여 상기 제 2 층에 대하여 상기 제 1 층을 우선적으로 에칭하는 공정에서, 상기 플라즈마를 가두도록 상기 피처리 기판의 상기 표면에 대하여 거의 평행하게 되는 회전 자계를 상기 처리실 내에 형성하는 플라즈마 에칭 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3066007B2 (ja) * 1998-06-24 2000-07-17 株式会社日立製作所 プラズマ処理装置およびプラズマ処理方法
US6297163B1 (en) * 1998-09-30 2001-10-02 Lam Research Corporation Method of plasma etching dielectric materials
TW486733B (en) * 1999-12-28 2002-05-11 Toshiba Corp Dry etching method and manufacturing method of semiconductor device for realizing high selective etching
US6716759B2 (en) 2001-05-11 2004-04-06 Micron Technology, Inc. Etch of silicon nitride selective to silicon and silicon dioxide useful during the formation of a semiconductor device
KR100890790B1 (ko) * 2001-08-27 2009-03-31 파나소닉 주식회사 플라즈마 처리 장치 및 플라즈마 처리 방법
JP2004055610A (ja) 2002-07-16 2004-02-19 Fujitsu Ltd 半導体装置の製造方法
KR100497609B1 (ko) * 2003-02-28 2005-07-01 삼성전자주식회사 실리콘 질화막 식각방법
US7993460B2 (en) 2003-06-30 2011-08-09 Lam Research Corporation Substrate support having dynamic temperature control
JP4541193B2 (ja) * 2005-03-08 2010-09-08 東京エレクトロン株式会社 エッチング方法
KR101430093B1 (ko) 2010-03-04 2014-09-22 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법, 반도체 디바이스의 제조 방법 및 플라즈마 에칭 장치
KR101276258B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
KR101276262B1 (ko) * 2011-11-21 2013-06-20 피에스케이 주식회사 반도체 제조 장치 및 반도체 제조 방법
US9728445B2 (en) * 2014-01-22 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conducting via and damascene structure
JP6428466B2 (ja) * 2014-06-23 2018-11-28 東京エレクトロン株式会社 基板処理方法、基板処理装置、基板処理システム及び記憶媒体
JP6556046B2 (ja) * 2015-12-17 2019-08-07 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
JP6643950B2 (ja) * 2016-05-23 2020-02-12 東京エレクトロン株式会社 プラズマ処理方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60115232A (ja) * 1983-11-28 1985-06-21 Hitachi Ltd ドライエッチング用ガス
DE3420347A1 (de) * 1983-06-01 1984-12-06 Hitachi, Ltd., Tokio/Tokyo Gas und verfahren zum selektiven aetzen von siliciumnitrid
JPH07118474B2 (ja) * 1984-12-17 1995-12-18 ソニー株式会社 エツチングガス及びこれを用いたエツチング方法
JPS644482A (en) * 1987-06-26 1989-01-09 Applied Materials Japan High-selectivity dry etching method for oxide film on silicon
EP0424299A3 (en) * 1989-10-20 1991-08-28 International Business Machines Corporation Selective silicon nitride plasma etching
US5188704A (en) * 1989-10-20 1993-02-23 International Business Machines Corporation Selective silicon nitride plasma etching
US5002631A (en) 1990-03-09 1991-03-26 At&T Bell Laboratories Plasma etching apparatus and method
JP3092185B2 (ja) * 1990-07-30 2000-09-25 セイコーエプソン株式会社 半導体装置の製造方法
US5356515A (en) * 1990-10-19 1994-10-18 Tokyo Electron Limited Dry etching method
US5432107A (en) * 1992-11-04 1995-07-11 Matsushita Electric Industrial Co., Ltd. Semiconductor fabricating method forming channel stopper with diagonally implanted ions
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
JP3272442B2 (ja) * 1993-02-19 2002-04-08 住友金属工業株式会社 半導体装置の製造方法
JPH07161702A (ja) * 1993-10-29 1995-06-23 Applied Materials Inc 酸化物のプラズマエッチング方法
JPH0859215A (ja) * 1994-01-27 1996-03-05 Applied Materials Inc 窒化物エッチングプロセス
US5716534A (en) 1994-12-05 1998-02-10 Tokyo Electron Limited Plasma processing method and plasma etching method
JP3778299B2 (ja) * 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5786276A (en) * 1997-03-31 1998-07-28 Applied Materials, Inc. Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2
US6051504A (en) * 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
JPH11186236A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp エッチング方法
US6033962A (en) * 1998-07-24 2000-03-07 Vanguard International Semiconductor Corporation Method of fabricating sidewall spacers for a self-aligned contact hole

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