KR100427508B1 - 반도체장치및그제조방법 - Google Patents

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요코 나이토
슈니치 엔도
마사히데 사이토
다케시 아오키
다다시 히라타
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동경 엘렉트론 주식회사
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Abstract

예컨대 플라즈마 처리장치에 있어서, 압력 0.2Pa, 마이크로파전력 2.7kW, 고주파전력 1.5kW, 웨이퍼온도 350℃의 조건하에, 성막가스로서 C4F8가스 및 C2H4가스를 각각 60sccm 및 30sccm의 유량으로 도입한다. 동시에 플라즈마 가스를 150sccm의 유량으로 도입하고, 실리콘기판(11)상에 F의 함유량이 예컨대 22%의 CF막(13)을 성막한다. 이러한 CF막(13)에서는 비유전률이 2.4로 된다.

Description

반도체장치 및 그 제조방법
반도체장치의 고집적화를 도모하기 위해서, 패턴의 미세화, 회로의 다층화라는 연구가 진행되고 있고, 그 중의 하나로서 배선을 다층화하는 기술이 있다. 다층배선구조를 취하기 위해서는, n층째의 배선층과 (n+1)번째의 배선층의 사이를 도전층으로 접속함과 더불어, 도전층 이외의 영역에는 층간절연막이라 불리는 박막을 형성한다.
이 층간절연막의 대표적인 것으로서 SiO2막이 있지만, 근래 장치의 동작에 대해 더 한층의 고속화를 도모하기 위해 층간절연막의 비유전율을 낮게 하는 것이 요구되고 있어, 층간절연막의 재질에 관한 검토가 이루어지고 있다. 즉, SiO2는 비유전율이 대개 「4」인데, 이보다도 작은 재질의 발굴에 힘이 집중되고 있다. 그 중의 하나로서 비유전율이 「3.5」인 SiOF의 실현화가 진행되고 있지만, 본 발명자는 비유전율이 더 작은 불소첨가 탄소막에 주목하고 있다.
그런데, 층간절연막에 대해서는 작은 비유전율인 것 외에 밀착성이 큰 것,기계적 강도가 큰 것, 열적 안정성이 우수한 것 등이 요구된다. 불소첨가 탄소로서 상품명 테프론(폴리테트라플루오로에틸렌)이 널리 알려져 있지만, 이는 밀착성이 대단히 나쁘고, 경도도 작다. 따라서, 불소첨가 탄소막을 층간절연막으로서 이용한다고 해도 막질에 미지(未知)의 부분이 많아 현상황에서는 실용화가 곤란하다.
본 발명은 불소첨가 탄소막으로 이루어진 절연막을 갖춘 반도체장치 및 그러한 반도체장치의 제조방법에 관한 것이다.
도 1은 본 발명의 실시형태에 따른 반도체장치의 일례를 나타낸 단면도이고,
도 2는 불소첨가 탄소막(CF막) 중의 F함유량과 비유전율의 관계를 나타낸 표,
도 3은 CF막 중의 F함유량과 밀착성의 관계를 나타낸 표,
도 4는 CF막 중의 F함유량과 경도성의 관계를 나타낸 표,
도 5는 본 발명의 실시형태에 따른 반도체장치를 제조하기 위해 이용되는 플라즈마 처리장치를 나타낸 단면도,
도 6은 본 발명의 실시형태의 다른 예에 따른 CF막을 나타낸 단면도,
도 7은 캡(cap)막을 형성한 경우의 효과를 설명하기 위한 설명도,
도 8은 캡막을 형성한 경우의 효과를 설명하기 위한 특성도,
도 9는 CF막의 TDS스펙트럼을 나타낸 특성도,
도 10은 CF막의 TDS스펙트럼을 나타낸 특성도,
도 11은 본 발명의 다른 실시형태에 따른 반도체장치의 일례를 나타낸 단면도,
도 12는 하부막의 막두께와 밀착성의 관계를 나타낸 특성도,
도 13은 2층막의 밀착성의 측정결과를 나타낸 표,
도 14는 세바스찬법을 설명하기 위한 설명도,
도 15는 3층막의 밀착성의 측정결과를 나타낸 표,
도 16은 본 발명의 더욱 다른 실시형태에 따른 플라즈마 처리장치를 나타낸 사시도,
도 17은 종래의 보호막을 나타낸 단면도,
도 18은 본 발명의 더욱 다른 실시형태에 따른 보호막을 나타낸 단면도,
도 19는 본 발명의 더욱 다른 실시형태의 작용을 설명하기 위한 설명도,
도 20은 밀착성과 처리시간의 관계를 나타낸 표,
도 21은 밀착성과 고주파전력의 관계를 나타낸 표,
도 22는 밀착성과 아르곤가스 유량의 관계를 나타낸 표,
도 23은 본 발명의 더욱 다른 실시형태의 작용을 설명하기 위한 설명도이다.
본 발명은 이와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 18%~66%의 불소를 함유한 불소첨가 탄소막으로 이루어지고, 비유전율이 「2.5」이하의 절연막을 갖춘 반도체장치 및 그러한 반도체장치의 제조방법을 제공함에 있다.
이 때문에 본 발명의 반도체장치는, 18%~66%의 불소를 함유한 불소첨가 탄소막으로 이루어진 절연막을 갖춘 것을 특징으로 한다. 또 반도체장치는, 불소첨가 탄소막으로 이루어진 제1절연막의 윗면에, 당해 제1절연막보다도 경도가 큰 제2절연막을 갖추도록 구성해도 좋은데, 이 경우 제2절연막은 이산화규소막인 것이 바람직하다.
더욱이, 반도체장치는 불소첨가 탄소막으로 이루어진 제1절연막의 아랫면에 탄소를 함유하고, 상기 제1절연막보다도 밀착성이 큰 하부 절연막을 갖추도록 구성해도 좋고, 또는 상기 제1절연막의 윗면에 탄소를 함유하고 상기 제1절연막보다도 밀착성이 큰 상부 절연막을 갖추도록 구성해도 좋으며, 또 회로부상에 절연층을 형성하고 이 절연층상에 배선층 및 층간절연막으로 이루어진 층을 복수단으로 적층하여 이루어진 반도체장치에 있어서, 상기 층간절연막을 불소첨가 탄소막으로 형성함과 더불어, 상기 절연층과 불소첨가 탄소막의 사이 및/또는 불소첨가 탄소막끼리의사이에 탄소를 함유하고 상기 불소첨가 탄소막보다도 밀착성이 큰 박막을 갖추도록 구성해도 좋다. 이 경우, 하부 절연막, 상부 절연막은 수소화 비정질탄소막, 탄화 규소막, 또는 상부측을 향해 불소의 함유량이 많아지도록 구성된 탄소, 수소 및 불소로 이루어진 막인 것이 바람직하다.
이러한 불소첨가 탄소막으로 이루어진 절연막과, 탄소를 함유하고 상기 불소첨가 탄소막보다 밀착성이 큰 절연막을 적층하여 반도체장치를 구성하는 경우에는, 예컨대 복수의 진공처리실과, 진공처리실과 진공처리실의 사이에서 피처리기판을 반송하는 반송부재가 설치된 반송실을 갖추고, 상기 진공처리실내에 있어서 성막가스를 플라즈마화하며, 이 플라즈마에 의해 절연막을 성막하는 반도체장치의 제조방법에 있어서, 진공처리실내에서 제1성막가스를 플라즈마화하고, 이 플라즈마에 의해 피처리기판상에 절연막을 성막하는 제1공정과, 이어서 제1공정이 행해진 진공처리실로부터 당해 진공처리실과는 다른 진공처리실내로 상기 성막된 피처리기판을 반송부재에 의해 반송하고, 이 진공처리실에 있어서 제2성막가스를 플라즈마화하며, 이 플라즈마에 의해 제1공정에서 성막된 절연막상에 절연막을 성막하는 제2공정을 갖춘 반도체장치의 제조방법에 의해 제조하는 것이 바람직하다.
더욱이 또 반도체장치는, 반도체칩의 최외각에 보호막이 형성된 반도체장치에 있어서, 상기 보호막을 불소첨가 탄소막에 의해 구성하고, 불소의 함유량을 조정함으로써 상기 보호막의 내층측을 내습성이 큰 불소첨가 탄소막으로 하고, 외층측을 응력완화성이 큰 불소첨가 탄소막으로 구성해도 좋으며, 이 경우 내습성이 큰 불소첨가 탄소막은 40%~72%의 불소를 함유하고, 상기 응력완화성이 큰 불소첨가 탄소막은 8%~40%의 불소를 함유하는 것이 바람직하다.
또, 본 발명의 반도체장치의 제조방법은, 예컨대 묽은 가스나 수소플라즈마 생성용 가스로 이루어진 전처리가스를 플라즈마화하고, 이 플라즈마를 불소첨가 탄소막을 성막하고자 하는 피처리면에 조사하여 당해 피처리면에 요철(凹凸)을 형성하는 공정과, 이어서 성막가스를 플라즈마화하고, 이 플라즈마에 의해 상기 피처리면상에 불소첨가 탄소막을 성막하는 공정을 포함하는 것을 특징으로 한다. 이 때, 마이크로파와 자계의 상호작용에 의해 전처리가스를 플라즈마화하는 것이 바람직하다.
더욱이, 본 발명의 반도체장치의 제조방법은, 알루미늄상에 티탄나이트라이드층을 성막하는 공정과, 이어서 상기 티탄나이트라이드층이 형성된 알루미늄을 에칭하여 배선층을 형성하는 공정과, 이어서 상기 배선층에 질소 플라즈마 및/또는 산소 플라즈마를 조사하는 공정을 포함하는 것을 특징으로 한다.
우선, 본 발명의 실시형태에 따른 다층 배선구조의 반도체장치에 대해 도 1을 참조하여 설명한다. 도면중 11은 실리콘기판으로, 이 실리콘기판(11)의 표면에는 BPSG층(12)이 형성되어 있다. 이 BPSG층(12)은, 절연기능을 가짐과 더불어 붕소(B), 인(P), 실리케이트 글래스(SG)를 포함하는 재료에 의해 구성되어 있고, 층의 두께는 예컨대 10000Å 정도이다.
BPSG층(12)의 표면에는, 예컨대 두께가 8000Å 정도의 층간절연막(13a)이 형성되어 있고, 이 층간절연막(13a)의 이면측에는 예컨대 폭이 5000Å, 두께가 5000Å 정도의 알루미늄(Al) 배선층(14)이 형성되어 있다. 다층 배선구조에서는 이러한 층간절연막(13a)이 복수단 예컨대 4단 형성되어 있다.
상기 BPSG층(12)에는, 실리콘기판(11)의 표면에 형성된 n형 반도체층(11a)과 층간절연막(13a)의 알루미늄 배선층(14)의 사이에 홈폭 5000Å의 콘택트홀(15)이 형성되어 있다. 또, 상기 층간절연막(13a)에는, 이 단에 형성된 알루미늄 배선층(14)과 상단측의 층간절연막(13a)에 형성된 알루미늄 배선층(14)의 사이에 홈폭 5000Å의 비아홀(16)이 형성되어 있다. 이들 콘택트홀(15)과 비아홀(16)에는 예컨대 텅스텐(W)이 매립되어 있고, 이들에 의해 배선층을 접속하기 위한 도전층이 형성되어 있다.
본 실시형태에서는, 상기 층간절연막(13a)은 불소첨가 탄소막(13; 이하, CF막이라 칭함)을 갖추고 있으며, 이어서 이 CF막에 대해 설명한다. 본 발명자들이 이 CF막에 주목한 것은, 이미 설명한 바와 같이 장치의 고속화에 대응하기 위해서는 층간절연막의 비유전율은 「3」이하, 바람직하게는 「2.5」이하인 것이 요구되지만, 테프론은 비유전율이 「2」이기 때문에, 테프론의 구조에 가까운 C(탄소)와 F(불소)를 함유하는 막을 구성하면 비유전율을 낮게 할 수 있다고 생각했기 때문이다.
본 발명자들은 후술하는 플라즈마 처리장치에 의해, 처리조건을 바꿈으로써 F의 함유량이 다른 여러 가지의 CF막을 형성하여 비유전율을 측정한 결과, F의 함유량과 비유전율의 사이에는 도 2에 나타낸 관계가 있음을 알아냈다. 즉, 고속장치의 층간절연막(13a)으로서, 비유전율을 「3」이하로 하기 위해서는 F의 함유량이 5%이상인 CF막(13)을 형성하면 좋고, 비유전율을 「2.5」이상으로 하기 위해서는 F의 함유량이 18%이상인 CF막(13)을 형성하면 좋음을 알아냈다. 여기에서 F의 함유량은, CF막(13)에 포함되어 있는 전 원자수에 대한 F의 원자수의 비율 즉 atomic%를 말한다.
이때, CF막(13) 중의 함유량의 측정방법에 대해서는, 러더포드 후방산란분광법을 이용했다. 원리는 고체표면에 고에너지 이온을 조사하고, 후방으로 산란되는 이온의 에너지와 수량(收量)으로부터 고체내부의 정보를 얻는다는 것이다. 또 비유전율의 측정에 대해서는, 베어(bare)실리콘 표면에 CF막(13)을 형성하고, 더욱이 그 위에 알루미늄전극을 형성하며, 실리콘층과 전극의 사이에 비유전율 미터기의 전극을 접속하여 측정했다.
또, 층간절연막(13a)으로서 이용하는 경우에는 밀착성이나 경도성이 요구되기 때문에, 상술한 CF막(13)에 대해 밀착성과 경도성을 측정한 결과, F의 함유량과밀착성의 사이에는 도 3에 나타낸 관계가 있고, 또 F의 함유량과 경도성의 사이에는 도 4에 나타낸 관계가 있음을 알아냈다.
여기에서 밀착성의 측정에 대해서는, 베어실리콘 표면에 CF막(13)을 형성하고, 이 CF막 표면에 밀착시험자를 접착제로 고정하며, 시험자를 끌어올려 CF막이 베어실리콘으로부터 벗겨졌을 때의 시험자 단위면적당 끌어올림력(이하, 인상력(引上力)이라 한다.; ㎏/㎠)의 크기를 지표로 했다(세바스찬법). 경도의 측정에 대해서는 「시마즈」다이내믹 초미소 경도계(DUH-200)를 이용하여 모서리 간격 115도, 압자(壓子)선단 곡율반경 0.1㎛이하의 삼각뿔 압자에 의해 시험하중 500mgf, 부하속도 29mgf/sec 시험하중 유지시간 5초의 조건에서 CF막(13)에 대해 밀어넣기 시험을 행했다. 밀어넣은 깊이를 D(㎛)라 하면, 계수(37.838)×하중/D2을 경도의 지표(다이내믹 경도)로 했다.
이 결과에 따라 밀착성에 대해서는 상술한 시험의 경우, 200㎏/㎠이상이면 장치에 짜넣었을 때에 막이 벗겨질 우려는 없고, 이 때문에 F의 함유량이 66%이하인 CF막(13)을 형성하면 좋음을 알아냈다. 또, 경도성에 대해서는 너무 작으면, 예컨대 표면을 기계적으로 연마하여 평탄화하는 에치백(etch-back)공정이 곤란해지기 때문에, 40이상 바람직하게는 50이상인 것이 필요하고, 이 때문에 F의 함유량이 66%이하인 CF막(13)을 형성하면 좋음을 알아냈다.
이와 같은 결과에 대해 고찰하면, 비유전율을 낮게 하기 위해서는 막 내의 F의 함유량을 많게 하면 좋지만, F의 함유량이 너무 많으면 밀착성이 나빠지고, 또경도가 작아진다. 이 이유는, 밀착성 및 경도는 막 내의 C-C결합에 기여하고 있다고 추측되고, F의 함유량이 많으면 C-C결합이 적어지기 때문이라고 생각된다. 따라서, 비유전율이 낮고, 또한 충분한 밀착성, 경도를 확보하기 위해서는, F의 함유량은 8~66%로 하는 것이 바람직하다.
이어서, 이와 같은 CF막(13)의 제조방법에 대해 설명한다. 우선, CF막(13)을 제조하기 위해 이용되는 플라즈마 처리장치의 일례에 대해 도 5를 참조하여 설명한다. 도시한 바와 같이 이 플라즈마 처리장치는, 예컨대 알루미늄 등에 의해 형성된 진공용기(2)를 갖추고 있고, 이 진공용기(2)는 플라즈마를 발생시키는 플라즈마실(21)과, 그 아랫쪽으로 연통시켜 연결된 성막실(22)로 이루어진다. 여기에서, 이 진공용기(2)는 접지되어 제로전위로 되어 있다.
이 진공용기(2)의 상단에는 마이크로파를 투과하는 부재에 의해 형성된 투과창(23)이 기밀하게 설치되어 있어, 용기(2)내의 진공상태를 유지하도록 되어 있다. 이 투과창(23)의 외측에는, 예컨대 2.45GHz의 플라즈마 발생용 고주파 공급수단으로서의 고주파 전원부(24)에 접속된 도파관(25)이 설치되어 있고, 고주파 전원부(24)에서 발생한 마이크로파(M)를 도파관(25)으로 안내하여 투과창(23)으로부터 플라즈마실(21)내로 도입할 수 있도록 되어 있다.
플라즈마실(21)을 구획하는 측벽에는, 예컨대 그 둘레방향을 따라 균등하게 배치한 플라즈마 가스노즐(nozzel; 26)이 설치됨과 더불어, 이 노즐(26)에는 도시하지 않은 플라즈마 가스원, 예컨대 아르곤(Ar)가스나 산소(O2)가스원이 접속되어있고, 플라즈마실(21)내의 상부에 아르곤가스나 산소가스 등의 플라즈마 가스를 얼룩없이 균등하게 공급할 수 있도록 되어 있다. 한편, 도면중 노즐(26)은 도면의 번잡화를 피하기 위해 2개밖에 기재하고 있지 않지만, 실제로는 그 이상 설치하고 있다.
또, 플라즈마실(21)을 구획하는 측벽의 바깥둘레에는, 이에 접근시켜 자계형성수단으로서 예컨대 링형상의 주 전자코일(27)이 배치됨과 더불어, 성막실(22)의 아랫쪽에는 링형상의 보조 전자코일(28)이 배치되며, 플라즈마실(21)로부터 성막실(22)에 걸쳐서 위로부터 아래로 향하는 자계, 예컨대 875가우스의 자계(B)를 형성할 수 있도록 되어 있어 ECR 플라즈마 조건이 충족되고 있다. 또한, 전자코일 대신에 영구자석을 이용해도 좋다.
이와 같이 플라즈마실(21)내에 주파수가 제어된 마이크로파(M)와 자계(B)를 형성함으로써, 이들의 상호작용에 의해 상기 ECR 플라즈마가 발생한다. 이때, 상기 주파수에서 상기 도입가스에 공명작용이 생겨 플라즈마가 높은 밀도로 형성되게 된다. 즉, 이 장치는 전자 사이클로트론(cyclotron) 공명(ECR) 플라즈마 처리장치를 구성하게 된다.
한편, 상기 성막실(22)의 상부 즉 플라즈마실(21)과 연통하고 있는 부분에는, 링형상의 성막가스 공급부(30)가 설치되어 있고, 안쪽 둘레면으로부터 성막가스가 분출하도록 되어 있다. 또, 성막실(22)내에는 탑재대(3)가 승강자재로 설치되어 있다. 이 탑재대(3)는, 예컨대 알루미늄제의 본체(31)상에 히터를 내장한 정전척(chuck; 32)을 설치하여 이루어지고, 이 정전척(32)의 전극(척전극; 33)에, 웨이퍼(W)에 이온을 인입하기 위한 바이어스전압을 인가하도록 예컨대 고주파 전원부(34)가 접속되어 있다. 그리고 또, 성막실(22)의 밑부분에는 배기관(35)이 접속되어 있다.
다음에, 상술한 장치를 이용하여 피처리기판인 웨이퍼(10)상에 CF막으로 이루어진 층간절연막(13)을 형성하는 방법에 대해 설명한다. 우선, 진공용기(2)의 측벽에 설치된 도시하지 않은 게이트 밸브를 열고, 도시하지 않은 반송암에 의해, 예컨대 표면에 알루미늄 배선이 형성된 피처리체인 웨이퍼(10)를 도시하지 않은 로드 록실로부터 반입하여 탑재대(3)상에 탑재한다.
이어서, 이 게이트 밸브를 닫아 내부를 밀폐한 후, 배기관(35)으로부터 내부 분위기를 배출하여 소정의 진공도까지 진공흡인하고, 플라즈마 가스노즐(26)로부터 플라즈마실(21)내로 플라즈마 가스, 예컨대 아르곤가스를 도입함과 더불어, 성막가스 공급부(30)로부터 성막실(22)내로 성막가스, 예컨대 C4F8가스 및 C2H4가스를 각각 유량 60sccm 및 30sccm으로 도입한다. 그리고, 진공용기(2)내를 예컨대 0.1Pa의 프로세스압으로 유지하고, 또한 플라즈마 발생용 고주파 전원부(34)에 의해 탑재대(3)에 13.56㎒, 1500W의 바이어스전압을 인가함과 더불어, 탑재대(3)의 표면온도를 320℃로 설정한다.
플라즈마 발생용 고주파 전원부(24)로부터의 2.45㎓의 고주파(마이크로파; M)는, 도파관(25)을 반송하고 투과창(23)을 투과하여 플라즈마실(21)내로 도입된다. 이 플라즈마실(21)내에는, 플라즈마실(21)의 외측에 설치된 주 전자코일(27)과 보조 전자코일(28)에 의해 발생한 자계(B)가 위쪽으로부터 아래쪽으로 향해 예컨대 875가우스의 세기로 인가되고 있고, 이 자계(B)와 마이크로파(M)의 상호작용으로 E(전계)×H(자계)를 유발하여 전자 사이클로트론 공명이 생기고, 이 공명에 의해 아르곤가스가 플라즈마화되면서 고밀도화된다. 여기에서는, 아르곤가스를 이용함으로써 플라즈마가 안정화된다.
플라즈마 생성실(21)로부터 성막실(22)내로 유입된 플라즈마 흐름은, 여기에 공급되어 있는 C4F8가스 및 C2F4가스를 활성화(플라즈마화)시켜 활성종(活性種)(플라즈마)을 형성한다. 한편, 플라즈마 이온, 이 예에서는 아르곤 이온은 플라즈마 인입용의 바이어스전압에 의해 웨이퍼(10)에 인입되어 웨이퍼(10)표면의 패턴(凹부)의 각을 깎아내어 폭을 넓히고, 이 스퍼터에칭작용과 평행하여 활성종에 의해 CF막이 성막되어 凹부내에 매립된다.
이와 같이 하여 성막된 CF막(13)에 대해, 상술한 방법에 의해 F의 함유량과, 비유전율, 밀착성, 경도성을 측정한 결과, F의 함유량은 22%이고, 비유전율은 「2.4」, 밀착성은 412, 경도는 192로, 층간절연막(13a)으로서 바람직한 것임이 확인되었다.
상술한 제조방법에 있어서는, 성막가스로서 CnFm가스와 CkHs가스(n, m, k, s는 정수)를 조합하여 이용함으로써, F의 함유량이 다른 여러가지 조성의 CF막(13)을 형성할 수 있다. 이때, CnFm가스로서는 CF4, C2F6, C3F8, C4F8등을 이용할 수 있고, 또 CkHs가스로서는 H2, CH4, C2H2, C2H6, C3H8, C4H8등을 이용할 수 있다. 또,CnFm가스 및 CkHs가스에 더하여 H2가스를 첨가해도 좋다. 또, 이들 성막가스의 유량을 변화시킴으로써, F의 함유량이 다른 CF막(13)을 형성할 수 있다.
여기에서 성막가스로서는, 원료가스인 CF계의 가스로서 이중결합 또는 삼중결합의 가스, 예컨대 C2F2가스나 C2F4가스를 이용하도록 해도 좋고, 하나의 C에 4개의 CF기가 결합하고 있는 분자구조의 가스, 예컨대 C(CF3)4나 C(C2F5)4등을 단독 또는 이미 설명한 C4F8가스나 C2F2가스 등과 혼합해 이용해도 좋다. 더욱이, 원료가스로서는 CHF계의 가스, 예컨대 CH3(CH2)3CH2F, CH3(CH2)CH2F, CH3(CH2)7CH2F, CHCH3F2, CHF3, CH3F 및 CH2F2등을 이용해도 좋다.
또, 성막가스의 종류나 유량이 같은 경우에는, 마이크로파전력, 탑재대의 온도, 진공용기(2)내의 압력이나 바이어스전력을 변화시킴으로써, F의 함유량이 다른 CF막(13)을 형성할 수 있다. 예컨대, 그 외의 조건이 같으면, 탑재대의 온도가 높을수록 F의 함유량이 적어지고, 또 압력이 높아질수록, 마이크로파전력이나 바이어스전력이 커질수록, F의 함유량이 적어진다.
이어서, 본 발명의 다른 실시형태에 대해 설명한다. 본 실시형태가 상술한 실시형태와 다른 점은, 예컨대 도 6에 나타낸 바와 같이 제1절연막인 상술한 CF막(13)의 윗면에 제2절연막인 캡(cap)막(4)을 형성한 점이다. 이 캡막(4)은, 예컨대 SiO2, SiOF, SiBN, SiN, SiC, a-C:H(수소화 비정질탄소막, 이하「a-C」라 칭함), BN 등의 절연층에 의해 형성되어 있고, 예컨대 100Å 이상의 막두께를 갖고있다.
그리고, 이 캡막(4)은 상술한 방법에 따라 웨이퍼(10)상에 CF막(13)을 성막한 후, 상술한 플라즈마 처리장치에 있어서 성막가스나 마이크로파전력, 압력, 탑재대 온도 등의 처리조건을 변화시켜 성막처리를 행함으로써 CF막(13)상에 성막된다. 예컨대, 캡막(4)으로서 SiO2막을 성막하는 경우에는, 마이크로파전력 2000W, 압력 0.27Pa, 탑재대 온도 200℃의 조건하에, 성막가스로서 SiH4가스를 80sccm의 유량으로 도입함으로써 성막처리가 행해진다.
이와 같이 CF막(13)상에 캡막(4)을 형성하면, 열적 안정성이 향상하는 효과가 있다. 열적 안정성은, 고온으로 되어도 F의 빠짐이 적다는 것이다. 즉, 도 1에 나타낸 반도체장치에서는, 상단측 및 하단측의 알루미늄 배선층(14)을 서로 전기적으로 접속하기 위해, CF막(13)을 성막한 후 비아홀(16)을 형성하여 예컨대 W의 매립이 행해지지만, 이 매립공정은 예컨대 450℃ 정도의 온도하에서 행해진다. 또, 비아홀(16)로 알루미늄을 유입하는 경우도 있지만, 이 리플로우(reflow)공정은 약 400℃이상에서 행해진다.
이와 같이 CF막(13)이 성막온도보다도 높은 온도로 가열되었을 때에 F가 빠지지만, CF막(13)의 표면에 캡막(4)을 형성하면 캡막(4)은 CF막(13)보다도 치밀하고, F는 이 캡막(4)을 투과하기 어렵기 때문에, F의 빠짐이 적어진다. F의 빠짐이 많으면 비유전율이 증가하고, CF막 자체의 수축에 의한 막 박리가 일어나며, 나아가서는 가스로서 빠지기 때문에 CF막과 W막의 경계면에서의 박리도 생기기 쉽고,또 알루미늄 배선층(14)의 에칭시에 이용되는 Cl과 F의 존재하에서 알루미늄의 부식의 우려도 있다. 따라서, 열적 안정성이 큰 편이 바람직하다.
또, SiO2, SiOF, SiBN, SiN, SiC, a-C, BN 등의 절연층은 경도가 588.5로 CF막보다도 크기 때문에, CF막(13)의 표면에 캡막(4)을 설치함으로써 다음 공정의 CMP공정에서 다음과 같은 효과가 얻어진다. 이 CMP공정은, 알루미늄 배선층(14)이 형성된 웨이퍼(10)에 CF막(13)을 형성한 후, 불필요한 부분을 깎아내어 CF막(13)의 표면을 평탄하게 하기 위해 행해지는 것으로, 예컨대 회전패트에 폴리우레탄 등의 연마포를 붙이고, 이 연마포를 웨이퍼(10)에 압접시켜 회전패드를 회전시키면서 상기 연마포의 표면에 공급된 연마제에 의해 웨이퍼(10)의 연마대상물을 연마함으로써 행해진다.
우선, CF막(13)의 표면에 캡막(4)이 형성되어 있지 않은 경우에서의 CMP의 작용에 대해 설명한다. CMP공정은, 도 7a에 사선으로 나타낸 산영역(41)을 연마하여 깎아내려고 하는 것으로, 연마포는 유연하기 때문에 산영역(41)에 밀착하면서 연마하여 깎아내 간다. 그렇지만, 이때 산영역(41)의 연마가 진행되어 산영역(41)과 그 외의 영역(42)의 단차가 적어져 오면, 당해 영역(42)도 연마포가 닿으므로, 이에 따라 이 영역(42)도 추종하여 연마되어 버린다. 따라서, CMP를 행하면 산영역(41)과 그 외의 영역(42)의 단차는 줄어들지만, 당해 영역(42)의 막두께가 얇아져 버린다.
한편, CF막(13)의 표면에 캡막(4)이 형성되어 있는 경우에는, CMP의 초기단계에서는 도 7b에 사선으로 나타낸 산영역(41)이 연마에 의해 깎여져 간다. 이때, 우선 캡막(4)이 깎여지고, 이어서 CF막(13)이 깎여져 간다. 그리고, 연마가 진행되어 산영역(41)과 그 외의 영역(42)의 단차가 적어져 오면 연마포가 캡막(4)에도 닿게 되지만, 캡막(4)은 CF막(13)보다 단단하기 때문에 그 외의 영역(42)이 산영역(41)에 추종하여 깎여질 우려가 없다. 이 때문에, 그 외의 영역(42)의 막두께가 얇아져 버리는 일이 억제된다.
또, 산영역(41)이 깎여져 이 산영역(41)의 윗면과 그 외의 영역(42)의 윗면이 일치되어 오면, 캡막(4)이 연마되어 깎여지게 되지만, 이미 설명한 바와 같이 캡막(4)은 CF막(13)보다도 단단하기 때문에 연마속도가 작아진다.
여기에서 도 8에 있어서, CMP속도의 시간변화를, 실선은 캡막(4)을 형성한 경우, 점선은 캡막(4)을 형성하지 않은 경우에 대해 각각 나타낸다. 이와 같이 CMP속도는 산영역(41)을 연마하고 있을 때는 크고, 연마가 진행되어 오면 서서히 작아져 오지만, 캡막(4)을 설치한 경우에는 CMP속도의 저하정도가 커진다. 따라서, 이 CMP속도의 저하를 판단하기 쉬우므로, CMP공정의 종료시도 판단하기 쉽게 되어 연마부족이나 연마과잉이 억제되어 CF막을 보다 평탄하게 할 수 있다.
또, 캡막(4)을 설치하면, CF막(13)의 표면이 단단한 캡막(4)에 의해 보호된 상태로 되기 때문에, 반송시에 있어서 취급성이 향상한다는 효과도 얻어진다. 여기에서, 캡막(4)의 막두께를 100Å 이상으로 설정하는 것이 바람직한 것은, 가령 막두께를 50Å 정도로 하려고 하면 캡막(4)이 성막되지 않는 영역이 생겨 버릴 우려가 있어 이를 피하기 위함이다. 더욱이, SiO2등은 비유전율이 「4」로 CF막(13)보다도 높지만, 이 캡막(4)의 막두께는 100Å인데 반해 CF막(13)의 막두께는 8000Å이고, 캡막(4)은 CF막(13)보다도 대단히 얇기 때문에, 캡막(4)이 CF막(13)의 비유전율에 주는 영향은 거의 무시할 수 있다.
여기에서 본 실시형태의 효과를 확인하기 위해 행한 실험례에 대해 설명한다. 도 5에 나타낸 플라즈마 성막장치를 이용하고, C4F8가스, C2H4가스를 성막가스로 하여 앞의 실시형태와 마찬가지의 프로세스 조건에 의해 막두께가 8000Å의 CF막을 성막했다. 이어서, 마이크로파전력 2000W, 압력 0.27Pa, 탑재대 온도 200℃ 하, 성막가스로서 SiH4가스를 80sccm의 유량으로 도입하여 SiO2막으로 이루어진 막두께 100Å의 막을 성막했다. 그리고, 이 캡막이 형성된 CF막에 대해 TDS스펙트럼(Thermal Disorption Spectroscopy; 승온탈리(昇溫脫離)가스 분석법)을 측정했다. 또, 마찬가지의 조건으로 성막한 캡막을 형성하지 않은 CF막(13)에 대해서도 TDS스펙트럼을 측정했다. 이 결과를 도 9 및 도 10에 각각 나타낸다.
도 9에 나타낸 TDS스펙트럼은 캡막(4)을 형성한 CF막(13)의 스펙트럼을 나타내고, 도 10은 캡막(4)을 형성하지 않은 CF막(13)의 스펙트럼을 각각 나타내고 있는데, 이 스펙트럼에서는 CF막(13)을 가열했을 때에 CF막(13)으로부터 발산되는 가스의 양이 나타내어져 있다. 이 도면으로부터, 캡막(4)을 형성한 CF막(13)에서는, 캡막(4)을 형성하지 않은 경우에 비해 CF나 F의 발산량이 적음이 인지되고, 이 결과에 의해 캡막(4)을 형성하면 열적 안정성에 효과가 있음이 확인되었다.
더욱이, 이 캡막(4)을 형성한 CF막(13)과 캡막(4)을 형성하지 않은 CF막(13)에 대해 비유전율을 측정한 바, 캡막(4)을 형성한 CF막(13)에서는 비유전율이 2.41이고, 캡막(4)을 형성하지 않은 CF막(13)에서는 비유전율이 2.40으로, 캡막을 형성해도 비유전율은 그만큼 높아지지 않음이 확인되었다.
이어서, 본 발명의 더욱 다른 실시형태에 대해 설명한다. 본 실시형태가 상술한 실시형태와 다른 점은 CF막(13)을 다층구조로 한 점이다. 여기에서, 다층구조는, 예컨대 도 11a에 나타낸 바와 같이 CF막(13)의 아랫면측에 하부절연막인 하부막(51)을 형성함으로써 2층구조로 한 2층막이나, 도 11b에 나타낸 바와 같이 CF막(13)의 아랫면측에 하부막(51)을 형성함과 더불어, CF막(13)의 윗면측에 상부절연막인 상부막(52)을 형성함으로써 3층의 샌드위치구조로 한 3층막을 말한다.
상기 2층막의 하부막(51)으로서는, SiC막, a-C막, F의 함유량이 8% 이하의 추가 CF막이나, 막의 하부측은 a-C이지만 상부측으로 향해 차츰 F의 함유량이 많아져가는 막(이하, 이를 「경사막」이라 칭함) 등의 밀착성이 큰 막을 이용할 수 있다. 또 이들 막의 막두께로서는, 후술하는 실험결과에 의해 막두께가 커질수록 밀착성이 향상되지만, 비유전율도 높아져 버리는 경향이 있기 때문에, 100~1000Å로 하는 것이 바람직하다. 또, 2층막의 CF막(13)은 막두께가 10000Å정도로 형성되어 있고, 예컨대 F의 함유량이 8~72%의 CF막(13)에 의해 구성되어 있다.
상기 3층막의 하부막(51)이나 상부막(52)으로서도, 2층막의 하부막(51)과 마찬가지의 막을 이용할 수 있지만, 하부막(51)의 막두께는 100~1000Å으로 하는 것이 바람직하고, 상부막(52)의 막두께는 100~1000Å으로 하는 것이 바람직하다. 또3층의 CF막(13)은, 막두께가 10000Å정도로 형성되어 있고, 예컨대 함유량이 8~72%인 CF막에 의해 구성되어 있다.
상기 2층막은, 상술한 플라즈마 처리장치에 있어서, 우선 웨이퍼(10)상에 하부막(51)을 성막한 후, 이 하부막(51)상에 CF막(13)을 성막함으로써 형성된다. 또 3층막은, 마찬가지로 하여 2층막을 형성한 후, CF막(13)상에 상부막(52)을 성막함으로써 형성된다. 여기에서, a-C막은 성막가스로서 CkHs가스 단독, 또는 CkHs가스+H2가스를 이용함으로써 성막되고, SiC막은 CkHs가스+SiH4가스(Si2H6가스, SiF4가스)를 이용함으로써 성막되며, 경사막은 CnFm가스와 CkHs가스를 유량을 변화시키면서 성막실(22)로 도입함으로써 성막된다.
상술한 2층막에서는, 하부막(51)이 밀착성이 높은 막에 의해 형성되어 있기 때문에, 2층막의 하단측의 층, 예컨대 도 11a에 나타낸 예에서는 BPSG층(12)의 밀착성이 향상된다. 이미 설명한 바와 같이, CF막(13)은 비유전율을 낮게 하면 BPSG층(12)이나 실리콘기판(11)의 밀착력이 작아지는 경향이 있기 때문에, CF막(13)을 단층으로 이용하는 경우에는, CF막(13)의 비유전율을 너무 낮게 하면 CF막(13)이 BPSG층(12)으로부터 벗겨져 버리기 때문에, 그 만큼 비유전율을 낮게 할 수 없다. 그렇지만, 2층막의 경우에는 하부막(51)과 BPSG층(12)의 밀착성이 높은 데다가, 하부막(51)은 상술한 바와 같이 C를 함유하는 막이므로, CF막(13)과 하부막(51)의 밀착성은 CF막(13)과 BPSG층(12)의 밀착성에 비해 상당히 높아, CF막(13)의 비유전율을 낮게 해도 CF막(13)과 BPSG층(12)의 사이에서 막의 벗겨짐이 생길 우려는 없다.따라서, 2층막에서는 CF막(13)의 비유전율을 낮게 해도 하단측의 층과의 밀착성이 향상된다.
이때 2층막의 경우에는, 상술한 바와 같이 CF막의 단층막에 비해 CF막(13) 자체의 비유전율을 보다 낮게 할 수 있고, 또 하부막(51)의 비유전율은 a-C막을 이용하면 「4」, SiC막을 이용하면 「8」로, CF막(13)보다도 높지만, 이들 막두께는 CF막(13)에 비해 1/100 정도로 대단히 얇고, 이들 하부막(51)이 CF막(13)의 비유전율에 주는 영향은 거의 무시할 수 있으므로 전체의 비유전율을 보다 낮게 할 수 있다. 더욱이, 이 2층막은 복수단 적층하여 형성할 수도 있는데, 이 경우에는 상단측의 CF막(13), 특히 CF막(13)의 알루미늄 배선층(14)과의 밀착성이 향상된다.
또, 상술한 3층막에서는 2층막과 마찬가지로 하단측의 층, 예컨대 BPSG층(12)의 밀착성이 향상되어 전체의 비유전율을 낮게 할 수 있다. 더욱이, 상부막(52)이 설치되어 있기 때문에, 상단측의 층과의 밀착성이 향상된다. 예컨대, 도 11b에 나타낸 예와 같이 상단측에 CF막(13)의 단층막이 형성되어 있는 경우에는, 가령 3층막 대신에 CF막(13)의 단층막을 이용하면, 알루미늄 배선층(14)과 CF막(13)의 밀착성이 나쁘기 때문에, CF막(13)의 비유전율을 너무 낮게 하면 CF막(13)과 알루미늄 배선층(14)의 사이에서 막의 벗겨짐이 생겨 버린다.
한편 3층막의 경우에는, 상부막(52)과 알루미늄 배선층(14)의 밀착성이 높은 데다가, 상부막(52)과 CF막(13)의 밀착성은, 이미 설명한 바와 같이 상부막(52)이 C를 함유하는 막이어서 상당히 높기 때문에, CF막(13)의 비유전율을 낮게 해도 CF막과 상부막(52)의 사이에서 막의 벗겨짐이 생길 우려는 없다. 따라서, 3층막에서는 CF막(13)의 비유전율을 낮게 해도 상단측의 층, 특히 알루미늄 배선층(14)과의 밀착성이 향상된다. 더욱이, 상부막(52)은 CF막(13)보다도 경도가 크기 때문에, 상술한 캡막(4)을 설치한 경우와 마찬가지로 열적 안정성이 향상됨과 더불어, CMP공정에서의 효과나 CF막의 표면의 보호효과도 얻어진다.
이어서, 본 발명자들이 행한 실험례에 대해 설명한다. 우선, 하부막(51)으로서 a-C막, SiC막을 이용한 2층막을 형성하고, 하부막(51)의 막두께를 변화시켜 하단측의 실리콘기판에 대한 밀착성을 상술한 세바스찬법에 의해 측정했다. 이때 CF막, a-C막, SiC막의 성막조건은 다음과 같이 했다.
(CF막)
도 5에 나타낸 플라즈마 처리장치를 이용하여, 성막압력: 0.2Pa, 마이크로파전력: 2.7kW, 고주파전력: 1.5kW, 웨이퍼온도: 350℃하에서, 성막가스로서 C4F8가스 60sccm, C2H4가스 30sccm을 도입하고, 플라즈마 가스로서 아르곤가스 150sccm을 도입하여 성막처리를 행했다.
(a-C막)
성막가스로서 C2H4가스 100sccm, H2가스 30sccm을 도입하고, 플라즈마 가스로서 아르곤가스 300sccm을 도입하여 성막처리를 행했다. 그 외의 조건은 CF막의 성막조건과 마찬가지로 했다.
(SiC막)
성막가스로서 SiH4가스 40sccm, C2H4가스 30sccm을 도입하고, 플라즈마 가스로서 아르곤가스 100sccm을 도입하여 성막처리를 행했다. 그 외의 조건은 CF막의 성막조건과 마찬가지로 했다.
이 결과를 도 12a와 도 12b에 있어서, 도 12a에 a-C막을 이용한 경우, 도 12b에 SiC막을 이용한 경우에 대해 각각 나타낸다. 여기에서 CF막은 막두께가 10000Å, F의 함유량이 22%, 비유전율이 2.4였다. 이 결과로부터, 어느 경우에 있어서도 하부막(51)의 막두께가 두꺼워지면, 하단측의 실리콘기판의 밀착성이 커짐이 인지되고, 특히 SiC를 이용한 경우에 밀착성이 커짐이 확인되었다.
여기에서, a-C막을 이용한 경우에서는 막두께가 100Å으로 되면 밀착성이 900㎏/㎠를 넘고, 100Å이상에서는 밀착성의 상승 정도가 작기 때문에, 막두께는 100Å정도로 하는 것이 바람직하다. 또, SiC막을 이용한 경우에서는 막두께가 100Å으로 되면 밀착성이 1000㎏/㎠를 넘고, 100Å 이상에서는 밀착성의 상승 정도가 작기 때문에, 막두께는 100Å정도로 하는 것이 바람직하다.
다음에, 하부막(51)으로서 a-C막, SiC막, 경사막을 이용한 2층막을 형성하고, 하단측의 실리콘기판에 대한 밀착성을 상술한 세바스찬법에 의해 측정했다. 또, CF막의 단층막을 형성하고 마찬가지로 밀착성을 확인했다. 이때 CF막, a-C막, SiC막의 성막조건은 상술한 바와 같이 했다. 또 각각의 막두께는, 하부막(51)이 a-C막, SiC막의 경우는 하부막(51)의 막을 100Å, CF막(13)의 막두께를 10000Å으로 하고, 경사막의 경우에는 하부막(51)의 막을 1000Å, CF막(13)의 막두께를 8000Å으로 했다. 또 경사막으로서는, a-C막과 CF막의 혼성막(a-C혼성)과, SiC막과 CF막의 혼성막(SiC막 혼성)을 다음 조건에 의해 형성했다.
(a-C혼성 경사막)
성막가스: C4F8가스 0sccm, C2H4가스 100sccm, H2가스 30sccm, 플라즈마 가스: 아르곤가스 300sccm으로부터, 성막가스: C4F8가스 60sccm, C2H4가스 30sccm, H2가스 0sccm, 플라즈마 가스: 아르곤가스 150sccm까지의 시간에 선형으로 연속적으로 변화시키고 도입하여 성막처리를 행했다. 그 외의 조건은 CF막의 성막조건과 마찬가지로 했다.
(SiC혼성 경사막)
성막가스: C4F8가스 0sccm, C2H4가스 100sccm, SiH4가스 120sccm, H2가스 30sccm, 플라즈마 가스: 아르곤가스 300sccm으로부터, 성막가스: C4F8가스 60sccm, C2H4가스 30sccm, H2가스 0sccm, 플라즈마 가스: 아르곤가스 150sccm까지의 시간에 선형으로 연속적으로 변화시키면서 도입하여 성막처리를 행했다. 그 외의 조건은 CF막의 성막조건과 마찬가지로 했다.
이 결과를 도 13에 나타낸다. 이 결과로부터, 어느 경우에 있어서도 2층막으로 한 경우에는, CF막의 단층막에 비해 하단측의 실리콘기판에 대한 밀착성이 2배 가까이 커짐이 인식되고, 특히 SiC를 이용한 경우에는 밀착성이 커짐이 확인되었다.
이어서, 하부막(51)이 100Å의 a-C막, 상부막(52)이 100Å의 a-C막으로 이루어진 3층막(a-C/CF/a-C)과, 하부막(51)이 100Å의 a-C막, 상부막(52)이 100Å의SiC막으로 이루어진 3층막(SiC/CF/a-C)과, 하부막(51)이 100Å의 SiC막, 상부막(52)이 100Å의 a-C막으로 이루어진 3층막(a-C/CF/SiC)과, 하부막(51)이 100Å의 SiC막, 상부막(52)이 100Å의 SiC막으로 이루어진 3층막(SiC/CF/SiC)을 형성하고, 이들 3층막과 상단측의 알루미늄층의 밀착성을 측정했다. 여기에서 어느 3층막도, CF막(13)은 F함유량 22%, 막두께는 10000Å으로 했다.
이때 밀착성의 측정에 대해서는, 도 14에 나타낸 바와 같이 실리콘 웨이퍼의 표면에 3층막을 형성하고, 이 3층막의 표면에 8000Å의 알루미늄층을 형성하며, 이 알루미늄층 표면에 밀착 시험자를 접착제로 고정하고, 시험자를 끌어올려 알루미늄층이 3층막으로부터 벗겨진 때의 시험자의 단위면적당 인상력(㎏/㎠)의 크기를 지표로 했다. 또, CF막(13)의 단층막과, 하부막(51)으로서 100Å의 a-C막을 이용한 2층막에 대해서도 마찬가지로 밀착성을 측정했다. 이 경우에 있어서도, CF막(13)은 F함유량 22%, 막두께 10000Å으로 했다. 이들 결과를 도 15에 나타낸다.
이들 결과로부터, 3층막에서는 단층막이나 2층막에 비해 상단측의 알루미늄층과의 밀착성이 현격하게 커짐이 인지되고, 특히 상부막(52)으로서 SiC막을 이용한 경우에 밀착성이 커짐이 확인되었다.
더욱이, 상술한 실험례의 단층막과 2층막 및 3층막에 대해 비유전율을 측정한 경우, 비유전율은 단층막에서는 2.40, 2층막에서는 2.41정도, 3층막에서는 2.43정도로, 2층막이나 3층막과 같은 다층구조로 해도 비유전율은 그 만큼 높아지지 않음이 확인되었다.
이상에 있어서 본 실시형태에서는, 층간절연막을 복수단 형성하는 경우에는,예컨대 도 11b에 나타낸 바와 같이 최하단의 층간절연막을 3층막으로 하고, 이 3층막의 윗면에 단층막을 형성하며, 이 단층막의 상단측은 2층막에 의해 구성하는 것이 바람직하다. 이와 같이 하면, 층간절연막의 비유전율을 낮게 하면서, 밀착성을 향상시킬 수 있다.
이어서, 본 발명의 더욱 다른 실시형태에 대해 설명한다. 이 실시형태가 상술한 실시형태와 다른 점은, 예컨대 상술한 3층막을, 복수의 진공처리실 및 카세트실을 공통의 반송실에 접속한 클러스터 툴(cluster tool) 등으로 불리고 있는 플라즈마 처리장치를 이용하여 형성한 것이다.
우선, 본 실시형태에서 이용되는 플라즈마 처리장치에 대해 도 16을 참조하여 설명하면, 참조부호 60은 반송부재를 이루는 반송암(60a)이 배치된 반송실이고, 이 반송실(60)에는 제1진공처리실(61)과 제2진공처리실(62), 제3진공처리실(63) 및 2개의 카세트실(64, 65)이 기밀하게 접속되어 있다. 상기 진공처리실(61~63)은, 상술한 도 5에 나타낸 플라즈마 처리실과 마찬가지로 구성되어 있다. 또, 카세트실(64, 65)은 진공처리실과 대기분위기의 사이에 개설(介設)되는 예비진공실로, 대기분위기측과의 사이를 개폐하는 도시하지 않은 게이트 도어를 갖추고 있다.
이어서, 이 장치를 이용하여 하부막(51)으로서 a-C막, 상부막(52)으로서 SiC막을 갖춘 3층막을 형성하는 경우에 대해 설명한다. 이 장치에 있어서는, 상기 제1진공처리실(61)과 제2진공처리실(62)에 있어서 하부막(51)과 CF막(13)의 성막처리가 병행하여 행해지고, 제3진공처리실(63)에 있어서 상부막(52)의 성막처리가 행해진다.
구체적으로는, 예컨대 제1진공처리실(61)에 있어서, 예컨대 압력 0.2Pa, 마이크로파전력 2.7kW, 고주파전력 1.5kW, 웨이퍼온도 350℃ 하에서, 제1성막가스로서 C2H4가스 및 H2가스를 각각 100sccm 및 30sccm의 유량으로 도입함과 더불어, 플라즈마 가스로서 아르곤가스를 300sccm의 유량으로 도입함으로써, 하부막(51)을 100Å 성막한다. 이 후, 제2성막가스로서 C4F8가스 및 C2H4가스를 각각 60sccm 및 30sccm의 유량으로 도입함과 더불어, 플라즈마 가스로서 아르곤가스를 150sccm의 유량으로 도입하여, CF막(13)을 10000Å 성막한다.
이 후, CF막(13)이 형성된 웨이퍼(10)를 제1진공처리실(61)로부터 제3진공처리실(63)로 반송암(60a)에 의해 반송하고, 여기에서 예컨대 압력 0.2Pa, 마이크로파전력 2.7kW, 고주파전력 1.5kW, 웨이퍼온도 350℃ 하에서, 성막가스로서 SiH4가스 및 C2H4가스를 각각 40sccm 및 30sccm의 유량으로 도입함과 더불어, 플라즈마 가스로서 아르곤가스를 150sccm의 유량으로 도입함으로써, 상부막(52)을 300Å 성막한다.
이때, 제1진공처리실(61)과 제2진공처리실(62)에서는 병행하여 하부막(51)과 CF막(13)의 성막처리가 행해지고 있고, CF막(13)이 형성된 웨이퍼(10)는 제1진공처리실(61)과 제2진공처리실(62)로부터 교대로 제3진공처리실(63)로 반송된다.
이와 같은 방법으로 3층막을 형성한 경우에는, 예컨대 1개의 진공처리실에 있어서 성막가스를 변화시켜 3층막을 형성하는 경우에 비해 다음과 같은 효과가 얻어진다. 즉 1개의 진공처리실에 있어서 3층막을 형성하는 경우에는, 1매의웨이퍼(10)에 대해 하부막(51)과 CF막(13) 및 상부막(52)을, 도중에서 성막가스를 변화시키면서 성막한 후, 다음 웨이퍼(10)에 3층막을 형성할 필요가 있다.
여기에서, 웨이퍼(10)의 성막처리시에는 탑재대나 진공처리실의 내벽 등에도 막이 부착되지만, 이 부착된 막의 양이 많아지면 파티클의 원인으로 될 우려가 있다. 1개의 진공실에서 3층막을 형성하는 경우, 진공처리실에 상부막(52)인 SiC막도 부착해 버리지만, 이 SiC막은 비유전율이 「8」로 높기 때문에, CF막(13)을 형성하고 있을 때에 SiC가 파티클로서 혼입되면 CF막(13)의 조성이 변화해 버려 비유전율이 높아질 우려가 있다. 이에 대해 본 실시형태에서는, 상부막(52)은 제3진공처리실(63)에서 CF막(113)과는 별개로 성막되기 때문에, CF막(13)의 성막처리시에 SiC가 파티클로서 혼입될 우려는 없다.
또, 본 방법에서는 2개의 진공처리실(61, 62)에서 병행하여 하부막(51)과 CF막(13)의 성막처리를 행하고, 제3진공처리실(63)에서 상부막(52)의 성막처리를 행하고 있기 때문에, 3층막의 성막처리의 스루풋(throughput)이 향상된다. 즉, CF막(13)의 성막처리에서는 막두께가 두꺼운 만큼, 하부막(51)이나 상부막(52)의 성막처리에 비해 시간이 걸리지만, 이 CF막(13)의 성막처리를 2개의 진공처리실(61, 62)에서 행하기 때문에, 단위시간당 CF막(13)의 처리량이 2배로 됨과 더불어, 한쪽의 진공처리실(61)로부터 제3진공처리실(63)로 웨이퍼(10)를 반송하는 반송시간에도, 다른쪽의 진공처리실(62)에서 성막처리를 행할 수 있기 때문에, 보다 스루풋이 향상된다.
실제로 본 발명자들은 도 16에 나타낸 장치를 이용하여 제1 및제2진공처실(61, 62)내에 있어서 상술한 조건으로 100Å의 하부막(51)과 10000Å의 CF막(13)을 형성한 후, 제3진공처리실(63)에 있어서 300Å의 상부막(52)을 형성하여 25매의 웨이퍼(10)에 대해 처리를 행한 경우와, 종래의 방법에 의해 1개의 진공처리실에 있어서 하부막(51), CF막(13), 상부막(52)을 형성하여 25매의 웨이퍼(10)에 대해 처리를 행한 경우에 있어서 토탈 처리시간을 측정하고, 1시간당 웨이퍼(10)의 처리매수를 구했다. 이 결과, 종래 방법에서는 1시간당 웨이퍼(10)의 처리매수는 15매인데 반해, 본 발명 방법에서는 1시간당 웨이퍼(10)의 처리매수는 20매로 되어 본 발명 방법에 의해 스루풋이 향상됨을 알 수 있었다.
이상에 있어서, 본 실시형태는 2층막의 제조에 적용해도 좋다. 이 경우에는, 예컨대 제1진공처리실(51)에서 하부막(51)이 형성되고, 이후 제2진공처리실(52)가 제3진공처리실(53)에 있어서 CF막(13)이 형성된다. 이와 같이 하면, 성막시간이 길게 걸리는 CF막(13)을 2개의 처리실에서 병행하여 성막할 수 있기 때문에, 스루풋을 향상시킬 수 있다.
이어서, 본 발명의 더욱 다른 실시형태에 대해 설명한다. 본 실시형태에서는, 반도체 칩의 최외각에 설치된 보호막의 바람직한 구조에 대해 설명한다. 일반적으로 반도체 칩을 형성할 때, 도 17에 나타낸 바와 같이 최상단의 배선(71)상에 플라즈마 CVD에 의해 Si3N4(질화실리콘)층(72)을 형성하고, 더욱이 이 Si3N4층(72)의 윗면에 폴리이미드(73)를 도포함으로써 2층의 보호막을 형성하고 있다. 그리고, 이후 예컨대 사출(射出)성형에 의해 수지를 몰드하여 패키징(packaging)을 행함으로써, 패키지 칩이 구성되고 있다.
상기 보호막에 대해 설명하면, 보호막으로서는 수분 등으로부터 반도체 칩을 보호하기 위해 내습성이 요구됨과 더불어, 상기 사출성형시의 응력을 완화시켜 내부의 반도체 칩에 응력이 발생되는 것을 억제하기 위해 응력완화성도 요구된다. 일반적으로, 치밀하고 단단한 막은 내습성이 있지만 응력완화성이 작고, 한편 응력완화성이 큰 막은 내습성이 작다. 이와 같이 내습성과 응력완화성은 상반하는 성질을 갖기 때문에 하나의 막으로 구성할 수 없어, 종래에는 내습성이 큰 Si3N4막(72)과 응력완화성이 큰 폴리이미드(73)를 조합시켜 보호막으로 하고 있었다. 따라서, 이들 막은 상술한 바와 같이 막의 형성방법이 다르기 때문에, 하나의 공정에서 동시에 형성할 수 없어 2공정에 의해 형성되고 있었다.
본 실시형태는, 이와 같은 보호막을 CF막에 의해 형성하는 것으로, 종래의 Si3N4층에 상당하는 층으로서 내습성이 큰 CF막(81)을 이용하고, 폴리이미드에 상당하는 층으로서 응력완화성이 큰 CF막(82)을 이용한 것이다. 이때, 내습성이 큰 CF막(81)으로서는, 예컨대 F의 함유량이 40~72%, 막두께가 5000~10000Å의 CF막을 이용할 수 있고, 한편 응력완화성이 큰 CF막(82)으로서는, 예컨대 F의 함유량이 8~40%, 막두께가 5000~50000Å의 CF막을 이용할 수 있다.
이와 같이 2층의 CF막을 이용하여 보호막을 형성하면, 이들 CF막(81, 82)은 성막조건을 변화시킴으로써 형성할 수 있기 때문에, 예컨대 도 5에 나타낸 플라즈마 처리장치를 이용하여 하나의 공정에서 형성할 수 있다. 특히, 종래에는 폴리이미드 도포공정에 시간이 걸리고 있었지만, 본 실시형태에서는 이 폴리이미드 도포공정이 불필요하기 때문에, 보호막을 형성하는 경우의 처리시간을 대폭적으로 단축할 수 있고, 이에 따라 스루풋이 향상됨과 더불어 작업이 간단해진다.
여기에서, 상술한 보호막을 형성하기 위한 실시예에 대해 설명한다. 도 5에 나타낸 플라즈마 처리장치에 있어서, 압력 0.2Pa, 마이크로파전력 2.7kW, 고주파전력 1.5kW, 주 전자코일전류 200A, 보조 전자코일전류 160A의 조건하에, 성막가스로서 C4F8가스 및 C2H4가스를 각각 60sccm, 30sccm의 유량으로 도입함과 더불어, 플라즈마 가스로서 아르곤가스를 150sccm의 유량으로 도입하고, 배선(71)이 형성된 칩(도 18a 참조)에 대해 도 18b에 나타낸 바와 같이 내습성이 큰 CF막(81)을 5000Å의 막두께로 형성하며, 이어서 고주파전력을 2kW로 하여 성막가스로서 C4F8가스 및 H2가스를 각각 60sccm, 30sccm의 유량으로 도입함과 더불어, 플라즈마 가스로서 아르곤가스를 150sccm의 유량으로 도입함으로써, 도 17c에 나타낸 바와 같이 응력완화성이 큰 CF막(82)을 50000Å의 막두께로 형성했다.
이와 같이 하여 25매의 웨이퍼에 보호막을 형성한 경우와, 종래의 방법으로 25매의 칩에 대해 보호막을 형성한 경우에 관하여 토탈 처리시간을 비교한 경우, 본 실시형태에서는 종래예에 비해 처리시간이 90분 단축되어 스루풋이 향상됨이 확인되었다.
이어서, 본 발명의 더욱 다른 실시형태에 대해 설명한다. 본 실시형태에서는, 층간절연막으로서 CF막을 이용하는 경우에, 이 CF막과 하단측의 층의 밀착성을향상시키기 위해 유효한 프로세스에 대해 설명한다. 이 방법에 대해, 도 19를 참조하여 BPSG층(12)상에 CF막을 형성하는 경우에 있어서 설명하면, 도 19a는 BPSG층(12)상에 알루미늄 배선층(14)이 형성된 상태를 나타내고 있다.
그리고, 이 프로세스에서는 도 19b에 나타낸 바와 같이, 이 BPSG층(12)의 표면에 에컨대 아르곤가스나 O2가스 등의 전처리(前處理)가스의 플라즈마를 조사한다. 구체적으로는, 도 5에 나타낸 플라즈마 처리장치에 있어서, 예컨대 마이크로파전력 1500W, 압력 0.2Pa, 주 전자코일(27)전류 200A, 보조 전자코일(28)전류 200A, 탑재대(3)의 표면온도 200℃의 조건하에서, 탑재대(3)에 250W의 바이어스전압을 인가하고, 플라즈마 가스노즐(26)로부터 아르곤가스 및 산소가스를 각각 150sccm 및 200sccm의 유량으로 도입함으로써, 예컨대 20초 동안 처리를 행한다.
이후, 도 19c에 나타낸 바와 같이, 예컨대 마이크로파전력 2700W, 압력0.2Pa, 주 전자코일(27)전류 200A, 보조 전자코일(28)전류 200A, 탑재대(3)의 표면온도 200℃의 조건하에서, 탑재대(3)에 1500W의 바이어스전압을 인가하고, 플라즈마 가스노즐(26)로부터 플라즈마 가스로서 아르곤가스를 150sccm의 유량으로 도입함과 더불어, 성막가스 공급부(30)로부터 성막가스, 예컨대 C4F8가스 및 C2H4가스를 각각 60sccm 및 30sccm의 유량으로 도입함으로써, BPSG층(12)의 표면에 CF막(13)을 성막한다.
이와 같이 BPSG층(12)에 아르곤 등의 플라즈마를 조사하고 나서, CF막(13)을 성막하면, 이 BPSG층(12)과 CF막(13)의 밀착성이 향상된다는 효과가 얻어진다. 이때, BPSG층(12)에 조사하는 전처리가스의 플라즈마로서는, 아르곤가스나 Ne가스 등의 묽은 가스나 산소가스, N2가스, H2가스나 H2O가스 등의 수소플라즈마 생성용 가스, N2O가스 등의 플라즈마를 이용할 수 있다.
여기에서, 상술한 효과가 얻어지는 이유에 대해 설명한다. 상술한 아르곤 등의 플라즈마를 조사하면, BPSG층(12)의 표면이 이 플라즈마에 의해 얻어 맞아 당해 표면에 수Å~수십Å의 요철(凹凸)이 생긴다. 이와 같이 표면에 요철이 생기면, BPSG층(12)의 표면적이 커지고, 요철이 생기지 않은 경우에 비해 BPSG층(12)과 CF막(13)이 접촉하는 면적이 커지기 때문에, 그 만큼 물리적인 밀착성이 커진다고 생각된다.
또, 하단측에 CF막(13)이 형성되어 있는 경우에 있어서, H2나 H2O 등의 플라즈마를 조사하는 경우에는, 하단측의 CF막(13)의 표면의 F가 H2나 H2O의 플라즈마와 반응하여 HF로서 가지고 가게 되므로, 당해 CF막(13)의 표면이 활성화된다. 따라서, CF막(13)의 성막처리에서는 이 활성화된 표면에 CF막이 형성되기 때문에, 활성화되어 있지 않은 표면에 CF막이 형성되는 경우에 비해 화학적인 밀착성이 향상된다고 생각되고, 이 경우에는 상술한 물리적 밀착성과 이 화학적 밀착성의 상승효과에 의해 밀착성이 커진다고 추측된다.
다음에 본 실시형태의 효과를 확인하기 위해 행한 실시예에 대해 설명한다. 도 5에 나타낸 플라즈마 처리장치에 있어서, 상술한 조건으로 베어실리콘상에 플라즈마를 조사하고, 이어서 상술한 조건으로 이 베어실리콘의 표면에 CF막(13)을 성막했다.
이때, 플라즈마 조사의 처리시간을 변화시켜 플라즈마의 조사와 CF막의 성막을 행하여 테이프 테스트에 의해 밀착성을 확인했다. 또, 베어실리콘을 Th-SiO2(실리콘 열산화막)로 변화시킨 경우에 대해서도 마찬가지의 실험을 행했다. 이 결과를 도 20에 나타낸다.
도 20에는, 테이프 테스트의 결과에 대해 막의 벗겨짐이 생기지 않는 경우를 「○」, 막의 벗겨짐이 생기는 경우를 「×」로 각각 나타내고 있다. 이 결과에 의해, 베어실리콘, Th-SiO2모두 플라즈마 조사의 처리시간이 10초 이상이면 막의 벗겨짐이 생기지 않음이 확인되고, 플라즈마 조사에 의해 밀착성이 향상됨이 인지되었다.
이어서, 상술한 실시예에 있어서 고주파전력을 변화시켜 CF막의 밀착성을 확인했다. 이때, 그 외의 조건은 이상의 조건과 마찬가지로 하고, 플라즈마 조사의 처리시간은 10초로 했다. 이 결과를 도 21에 나타낸다. 이 결과에 따라, 베어실리콘, Th-SiO2모두 고주파전력이 250W 이상이면 막의 벗겨짐이 생기지 않음이 확인되고, 플라즈마 조사에 의해 밀착성이 향상됨이 인지되었다.
다음에 상술한 실시예에 있어서, 아르곤가스의 유량을 변화시켜 CF막의 밀착성을 확인했다. 이때, 그 외의 조건은 상술한 조건과 마찬가지로 하여 플라즈마 조사의 처리시간은 30초로 했다. 이 결과를 도 22에 나타낸다. 이 결과에 의해, 베어실리콘, Th-SiO2모두 아르곤가스의 유량이 150sccm 이상이면 막의 벗겨짐이 생기지 않음이 확인되고, 플라즈마 조사에 의해 밀착성이 향상됨이 인지되었다.
이와 같이 본 실시형태에서는, CF막을 성막하기 전에 하단측의 층에 플라즈마를 조사하기 있기 때문에, CF막과 하단측의 층의 밀착성을 향상시킬 수 있다. 이상에 있어서 본 실시형태에서는, 하단측의 층으로서는 상술한 BPSG층 외에, CF막, 베어실리콘, Th-SiO2등을 이용할 수 있어, 이들 층에 대해 CF막을 형성하는 경우에 적용할 수 있다.
이어서, 본 발명의 반도체장치에 있어서, 알루미늄 배선상에 TiN(티탄나이트라이드)의 밀착층을 형성한 경우에 적당한 프로세스에 대해 설명한다. 알루미늄은 F만으로는 거의 부식되지 않지만, Cl(염소)도 존재하면 부식이 진행되는 것이 알려져 있다(도시바 기술공개집: VOL.13.NO50.195~196.1995). 알루미늄 배선층(14)을 형성할 때의 에칭공정에서는 염소계의 가스가 사용되고, 알루미늄 배선층(14)의 표면에 미량이면서 염소가 남기 때문에, 이 위에 CF막을 성막하면 염소와 CF막 내의 F의 상호작용에 의해 알루미늄 배선층(14)이 부식되어 버린다.
그래서, 이 발명의 실시형태에서는 N2플라즈마(질소플라즈마)와 O2플라즈마(산소플라즈마)를 알루미늄 배선층(14)의 표면에 조사하도록 하고 있다. 알루미늄 배선층(14)상에는, 이미 설명한 도 1에 나타낸 바와 같이, 예컨대 비아홀(16)에 매립된 텅스텐으로 이루어진 도전층이 형성되지만, 텅스텐과 알루미늄의 밀착성을 좋게 하기 위해, 통상적으로는 도 23a에 나타낸 바와 같이 알루미늄 배선층(14)의 표면에 얇은, 예컨대 두께 200Å 정도의 TiN층(90)이 형성된다. 이 알루미늄배선층(14)에 N2플라즈마를 조사함으로써, 측벽에 AIN(질화알루미늄; 91)이 형성된다. 질화알루미늄은 내식성이 대단히 크기 때문에 알루미늄 배선층(14)의 부식을 방지할 수 있다.
또, TiN층(90)에 N2플라즈마를 조사함으로써, TiN층(90)이 안정하다. TiN을 반응성 스퍼터법으로 형성하는 경우에는, Ti로 이루어진 타깃(target)에 N2플라즈마와 아르곤 플라즈마를 충돌시키는 방법이기 때문에, 어떻게 해도 Ti-Ti결합이 남아 버린다. 따라서, N2플라즈마에 의해 이 결합이 끊기고 Ti-N결합이 형성된다. TiN을 플라즈마 CVD법으로 형성하는 경우에는, 예컨대 TiCl4가스와 NH3가스를 반응시키기 때문에, Ti-Cl결합이 남아 버리고, N2플라즈마를 조사함으로써 이 결합이 끊기고 Ti-N결합이 형성된다.
더욱이, O2플라즈마를 조사하는 효과는 다음과 같다. TiN층(90)은 기둥형상 결정이기 때문에, 결정간을 원자가 빠져나갈 우려가 있다. TiN층(90)은, 알루미늄 배선층(14)을 에칭할 때에 동시에 에칭하여 알루미늄 배선층(14)상에 형성되므로, 비아홀(16)보다는 커서 CF막(113)과 접촉하고 있다. 이 때문에, CF막(13)내의 F가 TiN층(90)을 빠져나가 알루미늄 배선층(14)의 표면에 도달하여 알루미늄 배선층(14)을 부식시킬 우려가 있다.
그래서, 플라즈마를 조사함으로써 기둥형상 결정간에 O가 인입되어 N과 더불어 TiON으로 되고, F의 빠져나감을 방지할 수 있다. 따라서, 이와 같은 방법은 CF막을, 예컨대 층간절연막으로 하고, 알루미늄 배선층(14)을 이용하는 장치구조에 대단히 유효하다.
O2플라즈마 및 N2플라즈마를 조사하는 공정은, 예컨대 이미 설명한 ECR장치를 이용하여 O2가스 및 N2가스를 각각 유량 100sccm 및 100sccm으로 공급하고, 압력 0.2Pa, 마이크로파전력 2000W, 바이어스전력 500W로 하여 행할 수 있다. 또한, 처리가스로서는 N-O계의 가스, 예컨대 N2O가스를 이용해도 좋다.
본 발명에 의하면, 반도체장치에 이용되는 절연막의 비유전율을 낮게 할 수 있다.
이상 설명한 바와 같이 본 발명은, 불소첨가 탄소막으로 이루어진 절연막을 갖춘 반도체장치 및 그러한 반도체장치의 제조방법에 적용할 수 있다.

Claims (3)

  1. 다층배선구조를 갖는 반도체장치에 있어서,
    실리콘기판내에 형성된 반도체층과,
    n(n은 정수)층째의 배성층과 (n+1)층째의 배선층을 절연하기 위해 설치된 층간절연층 및,
    층간절연층 중 가장 하층에 위치하는 제1층간절연층과 상기 실리콘기판 사이에 개재되고, 1층째의 배선층과 상기 반도체층을 접속하는 도전층이 설치된 실리케이트 글래스로 이루어진 절연층을 갖추고,
    상기 제1층간절연층이,
    불소첨가 탄소막으로 이루어진 제1절연막과,
    그 하면과 상기 실리케이트 글래스로 이루어진 절연층 사이에 형성되고, SiC막, 수소화 비정질 탄소막, 불소의 함유량이 8% 이하인 불소첨가 탄소막, 또는 하부측은 수소화 비정질 탄소막이고 상부측을 향해 불소의 함유량이 많아져 가는 막의 어느 하나로 이루어진 제2절연막을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 제1층간절연층의 상면측에 제2층간절연층이 형성되고, 상기 제1층간절연층 중의 상기 불소첨가 탄소막으로 이루어진 제1절연막의 상면측에, SiC막, 수소화 비정질 탄소막, 불소의 함유량이 8% 이하인 불소첨가 탄소막, 또는 하부측은 수소화 비정질 탄소막이고 상부측을 향해 불소의 함유량이 많아져 가는막의 어느 하나로 이루어진 제3절연막이 더 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 다층배선구조를 갖는 반도체장치의 제조방법으로,
    층간절연층을 형성함에 있어서,
    불소첨가 탄소막으로 이루어진 층간절연막을 형성하는 공정과,
    상기 층간절연막의 상면에 상기 불소첨가 탄소막보다 경도가 큰 절연막을 형성하는 공정 및,
    그 후, 연마액을 연마부재의 연마면에 공급하여 피연마면과 연마부재를 상대적으로 미끄러져 움직이게 하면서, 상기 피연마면을 구성하는 절연막 표면을 연마하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230169654A (ko) 2022-06-09 2023-12-18 충남대학교산학협력단 고유전 비정질 불소화 탄소 박막, 이의 제조방법 및 이를 이용한 반도체 또는 커패시터 소자
KR20240037609A (ko) 2022-09-15 2024-03-22 충남대학교산학협력단 고유전 비정질 불소화 탄소 초박막층을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법
KR20240037610A (ko) 2022-09-15 2024-03-22 충남대학교산학협력단 고유전 비정질 불소화 탄소 박막 게이트 유전층을 갖는 반도체 소자 및 그 제조방법
KR20240037612A (ko) 2022-09-15 2024-03-22 충남대학교산학협력단 고유전 비정질 불소화 탄소 박막을 이용한 커패시터, 그 제조방법 및 이를 이용한 반도체

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
WO1999035684A1 (fr) * 1998-01-10 1999-07-15 Tokyo Electron Limited Dispositif a semi-conducteurs presentant une couche isolante constituee d'un film de carbone fluore et procede de production dudit dispositif
JP4361625B2 (ja) * 1998-10-05 2009-11-11 東京エレクトロン株式会社 半導体装置及びその製造方法
JP2000133710A (ja) * 1998-10-26 2000-05-12 Tokyo Electron Ltd 半導体装置及びその製造方法
US6566757B1 (en) * 1998-11-30 2003-05-20 Intel Corporation Stabilization of low dielectric constant film with in situ capping layer
US6528865B1 (en) * 1999-01-22 2003-03-04 Intel Corporation Thin amorphous fluorocarbon films
EP1191582A4 (en) 1999-03-09 2004-09-22 Tokyo Electron Ltd PRODUCTION METHOD FOR A SEMICONDUCTOR ARRANGEMENT
KR100407542B1 (ko) 1999-03-09 2003-11-28 동경 엘렉트론 주식회사 반도체 장치 및 그 제조 방법
JP4260764B2 (ja) * 1999-03-09 2009-04-30 東京エレクトロン株式会社 半導体装置の製造方法
US6849923B2 (en) * 1999-03-12 2005-02-01 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same
US20060017162A1 (en) * 1999-03-12 2006-01-26 Shoji Seta Semiconductor device and manufacturing method of the same
JP4270632B2 (ja) * 1999-03-12 2009-06-03 株式会社東芝 ドライエッチングを用いた半導体装置の製造方法
US6534870B1 (en) * 1999-06-15 2003-03-18 Kabushiki Kaisha Toshiba Apparatus and method for manufacturing a semiconductor device
EP1094506A3 (en) * 1999-10-18 2004-03-03 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
JP2001135633A (ja) * 1999-11-10 2001-05-18 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP3430091B2 (ja) * 1999-12-01 2003-07-28 Necエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置
JP2002057212A (ja) * 2000-08-09 2002-02-22 Mitsubishi Electric Corp 半導体装置、及び半導体装置の製造方法
US6593238B1 (en) * 2000-11-27 2003-07-15 Motorola, Inc. Method for determining an endpoint and semiconductor wafer
US6576545B1 (en) * 2001-03-29 2003-06-10 Advanced Micro Devices, Inc. Semiconductor devices with dual nature capping/ARC layers on fluorine doped silica glass inter-layer dielectrics and method of forming capping/ARC layers
JP4015976B2 (ja) * 2003-08-28 2007-11-28 株式会社東芝 電子装置の製造方法
JP4555143B2 (ja) * 2004-05-11 2010-09-29 東京エレクトロン株式会社 基板の処理方法
US7776736B2 (en) 2004-05-11 2010-08-17 Tokyo Electron Limited Substrate for electronic device capable of suppressing fluorine atoms exposed at the surface of insulating film from reacting with water and method for processing same
US7352065B2 (en) * 2004-09-09 2008-04-01 Nanodynamics, Inc. Semiconductor devices having amorphous silicon-carbon dielectric and conducting layers
KR100617045B1 (ko) * 2004-12-21 2006-08-30 동부일렉트로닉스 주식회사 반도체 소자의 베리어 금속막 형성방법
JP4904482B2 (ja) * 2005-01-18 2012-03-28 国立大学法人東北大学 半導体装置
CN102148217A (zh) * 2005-06-20 2011-08-10 国立大学法人东北大学 层间绝缘膜、布线结构以及它们的制造方法
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP5074059B2 (ja) * 2007-02-28 2012-11-14 東京エレクトロン株式会社 層間絶縁膜および配線構造と、それらの製造方法
US8021975B2 (en) * 2007-07-24 2011-09-20 Tokyo Electron Limited Plasma processing method for forming a film and an electronic component manufactured by the method
US20110081503A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of depositing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
US20110081500A1 (en) * 2009-10-06 2011-04-07 Tokyo Electron Limited Method of providing stable and adhesive interface between fluorine-based low-k material and metal barrier layer
CN110634739A (zh) * 2018-06-25 2019-12-31 北京北方华创微电子装备有限公司 一种用于铝基片的等离子体刻蚀方法
US11282744B2 (en) * 2019-09-30 2022-03-22 Systems On Silicon Manufacturing Co. Pte. Ltd. Enhanced intermetal dielectric adhesion

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864591A (ja) * 1994-07-12 1996-03-08 Internatl Business Mach Corp <Ibm> 半導体デバイスおよび相互接続構造の作製方法
JPH0883842A (ja) * 1994-09-12 1996-03-26 Nec Corp 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3950833A (en) * 1975-01-28 1976-04-20 Beloit Corporation Roll covering composition
US4793041A (en) * 1979-05-03 1988-12-27 Jerome D. Jenkins Transfer roll with ceramic-fluorocarbon coating containing cylindrical ink holes with round, beveled entrances
JPH0697660B2 (ja) 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
JPS6243335A (ja) 1985-08-21 1987-02-25 Arita Seisakusho:Kk 自動車のドアが開く事を表示する装置
JPS63233549A (ja) 1987-03-20 1988-09-29 Nippon Telegr & Teleph Corp <Ntt> 薄膜形成法
JPH01302813A (ja) * 1988-05-31 1989-12-06 Meidensha Corp アモルファス半導体薄膜の製造方法
JPH02107774A (ja) * 1988-10-17 1990-04-19 Semiconductor Energy Lab Co Ltd 炭素を主成分とする被膜の作製方法
JPH033380A (ja) 1989-05-31 1991-01-09 Mitsubishi Electric Corp 気体レーザ装置
US5213590A (en) * 1989-12-20 1993-05-25 Neff Charles E Article and a method for producing an article having a high friction surface
JPH04271122A (ja) 1991-02-27 1992-09-28 Fuji Electric Co Ltd プラズマ処理装置
US5244730A (en) * 1991-04-30 1993-09-14 International Business Machines Corporation Plasma deposition of fluorocarbon
JP3371143B2 (ja) * 1991-06-03 2003-01-27 ソニー株式会社 ドライエッチング方法
US5449659A (en) * 1991-07-05 1995-09-12 Conductus, Inc. Method of bonding multilayer structures of crystalline materials
JPH06163479A (ja) * 1992-11-17 1994-06-10 Sony Corp ドライエッチング方法
JPH06196421A (ja) 1992-12-23 1994-07-15 Sumitomo Metal Ind Ltd プラズマ装置
JPH06338465A (ja) * 1993-05-31 1994-12-06 Mitsubishi Heavy Ind Ltd プラズマcvd装置
US5723383A (en) * 1994-03-25 1998-03-03 Nippon Telegraph And Telephone Corporation Semiconductor substrate treatment method
US5654090A (en) * 1994-04-08 1997-08-05 Nippon Arc Co., Ltd. Coating composition capable of yielding a cured product having a high refractive index and coated articles obtained therefrom
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
US5744227A (en) * 1995-04-03 1998-04-28 Southwall Technologies Inc. Antireflective coatings comprising a lubricating layer having a specific surface energy
JPH0945688A (ja) * 1995-07-28 1997-02-14 Sony Corp 配線構造及びその形成方法
JP3667893B2 (ja) * 1996-09-24 2005-07-06 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864591A (ja) * 1994-07-12 1996-03-08 Internatl Business Mach Corp <Ibm> 半導体デバイスおよび相互接続構造の作製方法
JPH0883842A (ja) * 1994-09-12 1996-03-26 Nec Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230169654A (ko) 2022-06-09 2023-12-18 충남대학교산학협력단 고유전 비정질 불소화 탄소 박막, 이의 제조방법 및 이를 이용한 반도체 또는 커패시터 소자
KR20240037609A (ko) 2022-09-15 2024-03-22 충남대학교산학협력단 고유전 비정질 불소화 탄소 초박막층을 포함하는 반도체 구조물과 반도체 소자 및 그 제조방법
KR20240037610A (ko) 2022-09-15 2024-03-22 충남대학교산학협력단 고유전 비정질 불소화 탄소 박막 게이트 유전층을 갖는 반도체 소자 및 그 제조방법
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