KR100400846B1 - 내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소장벽 구조 및 그의 제조방법 - Google Patents

내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소장벽 구조 및 그의 제조방법 Download PDF

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Abstract

본 발명은 강유전성 커패시터의 전극 형성에 유용한 Ir-M-O 복합막(이때, M은 다양한 종류의 내열 금속을 포함함)을 제공한다. Ir 조합막은 산소 분위기중의 고온 어닐링을 견딘다. 동일한 종류의 M 전이 금속으로 제조된 하부 장벽층과 함께 사용되는 경우, 생성한 도전성 장벽은 Ir이 하부 Si 기판으로 확산되는 것을 억제한다. 그 결과, 전극 계면 특징을 열화시키는 Ir 실리사이드 생성물은 형성되지 않는다. 즉, Ir 조합막은 산소중에서 고온 어닐링 공정처리되는 동안에도 도전성으로 존재하며 박리되지 않고 힐록을 형성하지 않는다. Ir-M-O 도전성 전극/장벽 구조는 비휘발성 FeRAM 소자, DRAM, 커패시터, 초전 적외선 센서, 광학 표시장치, 광학 스위치, 압전형 변환기 및 표면 음파 장치에 유용하다. Ir-M-O 복합막 장벽층 및 Ir-M-O 복합막 강유전성 전극을 형성하는 방법도 또한 제공된다.

Description

내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소 장벽 구조 및 그의 제조방법{Composite iridium-metal-oxygen barrier structure with refractory metal companion barrier and method for same}
본 발명은 일반적으로 집적회로(IC)의 제조방법, 보다 상세하게는 전이금속을 포함하는 인접 장벽을 갖는, 이리듐, 산소 및 전이 금속을 포함하는 복합막을 사용하여 고도로 안정한 도전성 전극 장벽을 제조하는 방법에 관한 것이다.
백금 및 기타 귀금속은 IC 강유전성 커패시터에 사용된다. 귀금속은 이들 고유의 내약품성으로 인하여 사용된다. 이 특성은 강유전성 커패시터의 제조에서 볼수 있는 것과 같은 고온 산소 어닐링 조건하에서 특히 바람직하다. 또한 귀금속과 페로프스카이트 금속 산화물과 같은 강유전성 재료간의 화학적 상호작용은 무시할만하다.
상술한 귀금속은 강유전성 재료에 의해 분리된 도전성 전극쌍으로 사용된다. 이 전극의 하나 또는 양쪽 모두는 IC의 트랜지스터 전극에 흔히 접속되거나 전기적으로 도전성인 트레이스(trace)에 접속된다. 공지된 바와 같이, 이들 강유전성 디바이스는 전하와 전압 사이의 관계를 히스테리시스 곡선(hysteresis loop)으로 나타낼 때, 전극에 인가된 전압에 따라 분극될 수 있다. 메모리 디바이스에 사용될 때, 분극된 강유전성 디바이스는 "1" 또는 "0"을 표시하도록 사용될 수 있다. 이들 메모리 디바이스는 흔히 페로-RAM 또는 FeRAM으로 불린다. 강유전성 디바이스는 비휘발성이다. 즉, 상기 디바이스는 강유전체가 끼워진 IC로부터 전력이 제거된 후에도 분극되어 존재한다.
금속, 특히 귀금속 전극의 사용에는 문제가 있다. 아마도 널리 사용되는 귀금속인 Pt는 특히 고온 어닐링 공정 동안에 산소의 확산을 허용한다. Pt를 통한 산소의 확산은 인접 장벽 및 기판 재료의 산화를 초래한다. 전형적으로, 인접 기판 재료는 실리콘 또는 이산화 실리콘이다. 산화는 Pt와 인접 층간의 접착을 불량하게할 수 있다. 산화는 또한 인접 기판 층간의 도전성을 방해할 수 있다. 실리콘 기판은 산소 확산으로 인하여 일어나는 문제에 특히 취약하다. 최종 결과로, 불량한 메모리 특성을 갖는 강유전성 디바이스를 초래할 것이다. 다르게는, IC 어닐링 공정의 온도는 강유전성 디바이스의 열화를 방지하도록 제한되어야한다.
IC 제조에 있어서 귀금속을 도전막으로 사용하는 것과 관련한 내부확산, 접착 및 도전성 문제를 해결하기 위해 여러 가지 방법이 시도되어 왔다. 티탄(Ti), 티탄 산화물(TiO2) 및 티탄 질화물(TiN) 층을 귀금속과 실리콘(Si) 기판 사이에 개재시켜 산소의 내부확산을 억제하여왔다. 그러나, Ti층은 일반적으로 600℃의 어닐링 온도 미만에만 효과적이다. 600℃ 어닐링 후, Pt는 Ti층을 통하여 확산되어 실리콘과 반응하여 실리사이드 생성물을 형성한다. 또한 Pt는 산소 확산을 중지시킬 수 없다. 고온 어닐링 이후, 실리콘 산화물 박층을 실리콘 표면상에 형성시켜 실리콘과 전극 사이의 접촉을 절연시킬 수 있다.
Pt 금속 막의 어닐링과 관련한 다른 문제는 박리와 힐록(hillock) 형성이다. 이들 문제는 모두 고온 어닐링하는 동안 인접 IC층과 Pt의 열팽창과 응력 차와 관련되어 있다. Pt막 위의 Ti층은 Pt 막의 응력을 감소시켜 힐록 형성을 억제하는 것으로 알려져 있다.
Ir은 산소 내부확산 문제를 해결하기 위해 사용되어 왔다. Ir은 화학적으로 안정하고 높은 용융 온도를 갖고 있다. Pt와 비교하여, Ir은 산소 확산을 더 잘 방지한다. 또한 산화되더라도, 이리듐 산화물은 도전성으로 존재한다. Ti 근처에 층을 이루면, Ir/Ti 장벽은 산소 내부 확산이 되지 않는다. 그러나, Ir은 Ti와 반응할 수 있다. Pt와 마찬가지로, Ir은 실리콘 또는 이산화 실리콘과 아주 잘 반응한다. 따라서, 이층 Ir/Ti 또는 Ir/TiN 장벽은 이상적인 장벽 금속이랄 수 없다.
장(Zhang) 일행에 의해 1999년 3월 5일 출원되어 동시계류중인 미국특허출원 09/263,595호, 발명의 명칭 "이리듐 도전성 전극/장벽 구조 및 그의 제조방법"에는 내부 확산을 방지하는 다층구조의 Ir/Ta 막이 개시되어 있다.
장(Zhang) 일행에 의해 1999년 3월 5일 출원되어 동시계류중인 미국특허출원 09/263,970호, 발명의 명칭 "이리듐 복합체 장벽구조 및 그의 제조방법"에는 내부 확산을 방지하고 고온 어닐링하는 동안 아주 안정한 Ir 복합막이 개시되어 있다.
장(Zhang) 일행에 의해 1999년 5월 21일 출원되어 동시계류중인 미국특허출원 09/316,646호, 발명의 명칭 "산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐 장벽 구조 및 그의 제조방법"에는 내부 확산을 방지하고 고온 어닐링하는 동안 아주 안정한 산화된 전이 금속 장벽층을 갖는 Ir 복합막이 개시되어 있다.
IC 제조에 있어서 Ir을 도전체, 도전성 장벽 또는 전극으로 사용하기 위한방법이 개발된다면 아주 유리할 것이다. 하부 Si 기판과 상호작용없이 Ir이 사용될 수 있다면 유리할 것이다.
내부 확산 특성과 구조적 안정성을 향상시키기 위하여 Ir막을 다른 도전성 금속으로 대체할 수 있다면 유리할 것이다. 또한 상기와 같이 향상된 유형의 Ir 막이 개재막과 함께 층상을 이루어 Ir이 실리콘 기판과 상호작용하는 것을 방지한다면 유리할 것이다.
상술한 Ir-금속 막이 높은 어닐링 온도에서 산소의 내부 확산을 방지할 수 있다면 유리할 것이다. Ir-금속 막이 박리 문제와 힐록 형성에 취약하지 않다면 유리할 것이다.
고온 및 산소 분위기 조건에서 어닐링한 후 전기적으로 도전성으로 존재하는 Ir-금속 막이 제조될 수 있다면 유리할 것이다.
도 1 내지 도 4는 집적 회로에서 사용하기 위한 고온에서 안정한 완성된 도전성 장벽층에서의 단계를 도시,
도 5a 내지 도 5d는 산소 분위기중에서 고온 어닐링한 후 본 발명의 도전성 장벽막 구조의 X-선 회절 스펙트럼을 도시,
도 6은 산소 분위기중에서 고온 어닐링한 후 본 발명의 복합막의 쉬트 저항 변화를 도시,
도 7은 강유전성 커패시터에서 사용되는 것과 같은 고온 안정한 도전성 장벽층을 형성하는 방법 단계를 설명하는 공정 흐름도,
도 8은 본 발명의 도전성 장벽 Ir 복합막을 사용하여 강유전성 커패시터를 형성하는 방법에서 단계를 설명하는 공정 흐름도.
*도면의 주요부분에 대한 부호의 설명
10...도전성 장벽 12...기판
14...제1 장벽막 16...제1 복합막
30...제2 장벽막 36...제3 장벽층
40...강유전성 커패시터 42...강유전성 막
44...상부 전극
따라서, 본 발명에서는 집적회로에서 사용하기 위한 고온 안정한 도전성 장벽층을 제공한다. 상기 장벽은 하부 실리콘 기판, 기판상에 있는 내열 금속 장벽을 포함하는 제1 장벽막 및 제1 장벽막상에 존재하는 이리듐-내열금속-산소(Ir-M-O) 복합막을 포함한다. 전형적으로, 제1 장벽막은 Ta, Ti, Nb, Zr, Hf, TiN, TaN, NLN, ZrN, AlN 및 HfN으로 구성된 재료군으로부터 선택된다. 제1 장벽층의 두께는 약 10 내지 100 nm 범위이다. 제1 장벽은 Ir이 Si 또는 SiO2기판으로 내부 확산되는 것을 방지한다. 제1 장벽은 또한 제1 복합막과 기판간의 기타 반응을 방지한다.
Ir-M-O 복합막은 산소 분위기중에서의 고온 어닐링 공정 이후에 도전성으로존재한다. 또한 Ir-M 복합막은 힐록 형성과 박리를 방지한다. 특히 Ir 복합막은 이하의 재료를 포함한다: Ir-Ta-O, Ir-Hf-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O 및 Ir-Zr-O. 전형적으로 Ir-M-O 복합막의 두께는 약 10 내지 500 nm 범위이다. 상술한 전이 금속 뿐만 아니라 산소는 제 1 복합막에 부가되어 Ir 다결정성 입자 경계를 채워 그의 안정성을 향상시키고 장벽 침투 및 힐록 형성을 방지한다.
본 발명의 일개 특징은 귀금속을 포함하는 제2 장벽막이 제1 장벽층상에 존재하여 산소가 제1 복합막으로 확산되는 것을 제한하는 것이다. 제2 장벽은 어닐링 공정 동안 제1 장벽의 산화 방지를 돕는다. 제2 장벽막은 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), Ir, 백금(Pt) 및 루테늄(Ru)으로 구성된 재료군으로부터 선택된다.
본 발명의 다른 특징은 귀금속을 포함하는 제3 장벽막이 Ir-M-O 복합막상에 존재하는 것이다. 상기 제3 장벽 재료는 IrO2, RuO2, Ir, Ru 및 Pt 로 구성된 재료군으로부터 선택된다. 상기 제3 장벽은 제1 복합막과 나중에 퇴적된 강유전성 막과 같은 퇴적막 간의 계면을 향상시켜 결정 배향을 향상시키고 또 나중에 형성된 강유전성 디바이스의 누설 전류 및 피로 특성을 향상시킨다.
본 발명의 다른 특징은 장벽이 강유전성 디바이스에서 전극으로 사용되는 점이다. 강유전성 막은 Ir-M-O 막 상에 존재한다. 귀금속, 상술한 Ir-M 복합막 또는 기타 다층의 도전성 상부 전극으로된 도전성 금속막은 강유전성 막 상에 존재한다. 상기 강유전성 막은 상부 및 Ir-M-O 전극 사이에 전하를 저장할 수 있다.
본 발명은 집적 회로 기판상에 고온 안정한 도전성 장벽을 형성하는 방법도 제공한다. 이 방법은,
a) PVD법(물리적 증착법), CVD법(화학적 증착법) 또는 MOCVD법(금속 유기 화학적 증착법)을 통하여 상술한 바와 같이 기판상에 제1 장벽층을 퇴적하는 단계;
b) PVD법, CVD법 및 MOCVD법을 통하여 상술한 바와 같이 이리듐, 전이 금속 및 산소를 포함하는 제1 복합막을 상기 제1 장벽층상에 약 10 내지 500 nm 두께로 퇴적하는 단계; 및
b1) 산소, N2, Ar 및 진공으로 구성된 기체군으로부터 선택된 분위기 및 약 400 내지 1000℃ 범위의 어닐링 온도에서 제1 복합막을 어닐링함으로써 제1 복합막의 도전성을 향상시키고 제1 복합막의 두께를 안정화시키는 단계를 포함한다.
본 발명의 다른 특징은 상기 단계 a) 이후에 다음 a1) 단계를 추가로 더 포함한다:
a1) CVD법, PVD법 및 MOCVD법을 통하여 상술한 바와 같은 귀금속을 포함하는 제2 장벽층을 제1 장벽층상에 퇴적하는 단계. 상기 제2 장벽층은 산소가 제1 장벽막으로 확산되지 않게한다.
본 발명의 다른 특징은 상기 단계 b) 이후에 하기와 같은 추가의 단계를 더 포함함으로써 강유전성 커패시터가 형성되는 것이다:
c) (경우에 따라) PVD, CVD 및 MOCVD 퇴적법을 이용하여, 상술한 귀금속으로된 제3 장벽층을 Ir-M-O 복합막상에 약 10 내지 200 nm 범위의 두께로 퇴적하여 나중에 퇴적될 재료에 대한 제1 복합막 계면을 향상시키는 단계;
d) 강유전성 재료를 상기 제1 복합막상에 퇴적하는 단계; 및
e) 도전성 상부 전극을 상기 강유전성 재료상에 퇴적시켜 강유전성 커패시터를 형성하는 단계.
스퍼터링은 복합막 및 장벽막을 퇴적하기 위해 사용되는 일개 PVD법이다. 예컨대, 제1 장벽 재료는 a) 단계에서 약 50 내지 800 와트 범위의 전력, 2 내지 100 밀리토르(mT) 압력의 Ar 분위기에서 스퍼터링하는 것에 의해 4인치 직경의 표적으로부터 퇴적될 수 있다. 단계 b)는 약 50 내지 800 와트 범위의 전력 레벨에서 Ir 및 금속 표적을 코스퍼터링(cosputtering)하는 것을 포함할 수 있다. 금속 표적은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 금속군으로부터 선택된다. 상기 분위기는 약 1:5 내지 5:1 범위의 유량비의 Ar-O2이고 상기 분위기 압력은 약 2 내지 100 mT 범위이다. 금속 질화물을 퇴적하는 경우, 단계 a)는 Ar-N2분위기를 확립하는 것을 포함한다.
다르게는, 단계 b)는 PVD 퇴적을 통하여 제1 복합막을 퇴적하고 단일한 복합체 공급원을 사용하여 산소 분위기하에서 스퍼터링하는 것을 포함한다. 상기 단일한 복합체 공급원 재료는 Ir, Ta, Ti, Nb, Zr, Al, Hf 및 상술한 재료의 산화물로 구성된 재료군으로부터 선택된다.
도 1 내지 도 4는 집접회로에서 사용하기 위한 고온 안정한 완성된 도전성 장벽층에서 단계를 도시한다. 특히, 도전성 장벽은 강유전성 커패시터에서 전극으로 유용하다. 도 1은 기판(12)과 이 기판(12)위에 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된 금속을 포함하는 제1 장벽막(14)을 포함하는 도전성 장벽(10)을 개시하고 있다. 이리듐 및 산소를 포함하는 제1 복합막(16)은 제1 장벽막(14)상에 존재한다. 제1 복합막(16)은 산소 분위기하에서 고온 어닐링 공정을 거친 후에도 도전성이다.
기판(12)은 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택되며, 제1 장벽층(14)은 Ir 실리사이드 생성물의 형성을 방지한다. 제1 장벽막(14)의 재료는 TaN, TiN, NbN, ZrN, AlN 및 HfN을 포함하는 전이 금속의 질화물로 구성된 군으로부터 선택된다. 제1 장벽층(14)은 약 10 내지 100 nm 범위의 두께(18)를 갖는다.
특히, 몇 개 유형의 제1 복합막(16)이 가능하다. 일반적으로, 제1 복합막(16)은 Ir, 산소 및 전이 금속을 포함한다. 도전성 장벽층(10)은 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O 및 Ir-Zr-O로 구성된 군으로부터 선택된 제1 복합막(16)을 포함한다. 전극층의 도전성은 금속, Ir, O의 상대적 조성비율을 변화시키는 것에 의해 달리할 수 있다. 스퍼터링을 이용하는 경우, 상기 조성비율은 Ir 및 금속 표적에 인가된 전력을 조정하거나 또는 Ar 및 O2기체의 비율 또는 부분압을 변경시키는 것에 의해 다양하게 할 수 있다.
Ir-M-O, 제1 복합막(16)은 약 10 내지 500 nm 범위의 두께(20)를 갖는다. 제1 복합막(16) 및 제1 장벽층(14)은 전형적으로 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된 공통 재료를 포함한다. 즉, 제1 복합막(16)이 Ti를 포함하는경우, 제1 장벽층(14)은 Ti를 포함한다. 마찬가지로, 제1 복합막(16)이 Nb를 포함하는 경우, 제1 장벽층(14)도 Nb를 포함한다. 제1 복합막(16)이 Zr을 포함하는 경우, 제1 장벽층(14)도 Zr을 포함한다. 제1 복합막(16)이 Hf을 포함하는 경우, 제1 장벽층(14)도 Hf를 포함한다. 그러나, 막(16)과 장벽(14)은 공통 재료를 포함할 필요는 없다. 예컨대, 본 발명의 일개 특징으로서, 제1 복합막(16)은 Ir-Ta-O이고 제1 장벽은 Ti이다.
도 2는 도1의 도전성 장벽막(10)의 다른 특징을 도시한다. 도전성 장벽층(10)은 귀금속을 포함하는 제2 장벽막(30)을 제1 장벽층(14)상에 포함한다. 이 제2 장벽막(30)은 산소가 제1 장벽(14)으로 확산되는 것을 제한한다. 상기 제2 장벽막(30)은 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), Ir, 백금(Pt) 및 루테늄(Ru)으로 구성된 재료군으로부터 선택된다. 제2 장벽막(30)은 약 10 내지 200 nm 범위의 두께(32)를 갖는다.
도 3은 본 발명에 따른 장벽층(10)의 다른 특징을 도시한다. 다르게는, 제3 장벽층(36)이 제1 복합막(16)위에 존재한다. 상기 제3 장벽층(36)의 재료는 IrO2, RuO2, Ir, 백금(Pt) 및 Ru으로 구성된 군으로부터 선택된다. 제3 장벽층은 약 10 내지 200 nm 범위의 두께(38)를 갖는다. 제3 장벽(36)은 나중에 퇴적될 층에 대한 Ir-M-O 막(16) 계면을 향상시킨다.
도 4는 강유전성 커패시터(40)의 일부로 포함된 도 1, 2 또는 3의 도전성 장벽층(10)을 도시한다. 강유전성 커패시터(40)는 제1 복합막(16)상에 강유전성막(42)을 더 포함한다. 본 발명의 다른 특징은 제3 장벽층(도시되지 않음)이 제1 복합막(16)상에 존재하는 것이다. 본 발명의 또 다른 특징(도시되지 않음)은 제2 장벽층(30)이 제1 장벽층(14)상에 존재하는 것이다. 도전성 금속막 상부 전극(44)은 강유전성 막(42)상에 존재한다. 이와 같은 방식으로, 강유전성 막(42)은 상부 전극(44)과 하부 전극(16) 사이에 전하를 저장하거나 극성을 유지할 수 있다. 본 발명의 다른 특징으로서 상부 전극(44)은 귀금속, 다층 구조의 전극이고 또 Ir 복합막(16)과 동일한 재료로 구성된다.
상술한 장벽 구조는 MFMOS 및 MFMS형 메모리, DRAM, 커패시터, 센서, 표시장치 및 변환기 장치와 같은 비휘발성 메모리에 있어서 실리콘, 폴리실리콘 또는 이산화 실리콘 기판상의 도전성 하부 전극/장벽 구조로서 사용될 수 있다.
예컨대, 비휘발성 메모리 디바이스의 도전성 하부 전극/장벽 구조로서 Ir-Ta-O/Ta를 사용한 장벽 구조는 도전성과 집적성의 상실없이 1000℃의 어닐링 온도를 견딜 수 있어 아주 유리하다. Ta 장벽층(14)의 산화는 제2 장벽층(30)인 Ir 박층을 삽입하는 것에 의해 방지한다.
As-퇴적된 Ir-Ta-O 막(16)은 O2분위기중 600 내지 900℃에서 1 내지 30분간 후-퇴적 어닐링에 의해 최대 도전성으로 된다. 이 구조의 두께는 600℃ 또는 그 이상의 온도에서 1분 내지 2시간 동안 어닐링하는 것에 의해 안정화될 수 있다.
도 5a 내지 5d는 산소 분위기하에서 고온 어닐링한 후 본 발명의 도전성 장벽막 구조의 X-선 회절 스펙트럼을 도시한다. 제1 장벽층은 실온에서 300W 및 5 mT의 Ar로 4인치 표적을 스퍼터링하는 것에 의해 이산화 실리콘 기판상에 퇴적된 Ti,Nb 또는 Zr이다. Ir-금속-O의 전극층은 각 표적에 Ar-O2비 1:1에서 10 mT 압력이 가해지도록 300W에서 Ir 및 금속 4인치 표적을 코스퍼터링하는 것에 의해 수득한다. 여기서 금속은 Ti, Nb 및 Zr이다. Ir-Al-O 층의 경우, Al 표적에 사용된 전력은 150 W이다. 베이스 압력은 약 1 x 10-7토르였다. O2분위기에서 후-퇴적 어닐링을 800℃ 내지 900℃에서 실시하여 이들 구조의 열적 안정성을 조사하였다.
도 5a 내지 도 5d의 실험 막은 아주 미세한 Ir 다결정을 포함하는 as-퇴적 막을 도시한다. 800℃, O2어닐링을 5분간 실시한 후, 결정화된 IrO2피이크가 모든 구조에서 나타났다. 특히, 조사된 장벽 구조는 Ir-Ti-O/Ti/SiO2, Ir-Nb-O/Nb/SiO2및 Ir-Zr-O/Zr/SiO2를 포함한다. IrO2피이크의 세기는 900℃, O2어닐링 이후 계속 증가한다. Ir 피이크는 Ir-Ti-O, Ir-Nb-O 및 Ir-Zr-O 막에서 거의 사라진다. Al 표적에 사용된 표적 전력이 더 작기 때문에 900℃, O2어닐링 이후에도 강한 Ir 피이크가 Ir-Al-O에 존재하여 Ir-Al-O 막에서 Al 조성을 적게한다. Ir-Ti-O/Ti/SiO2에서는 900℃, O2어닐링한 이후에도 아무런 결정화된 TiO2피이크가 관찰되지 않았다. Ir-Zr-O/Zr/SiO2구조에서, ZrO2피이크는 일단계 800℃ 산소 어닐링 이후에 나타난다. Ir-Nb-O/Nb/SiO2구조에서, Nb2O5피이크는 일단계 800℃ 산소 어닐링 이후에 나타나지만, Nb2O5피이크의 세기는 약하다.
도 6은 산소 분위기중에서 고온 어닐링한 이후의 본 발명에 따른 복합막의쉬트 저항 변화를 도시한다. 모든 Ir-금속-O 막은 900℃ 산소 어닐링을 5분간 실시한 후에도 도전성을 유지한다. Ir-Nb-O 및 Ir-Ti-O 막의 쉬트 저항은 900℃ 어닐링 이후에 증가하기 시작하지만, 900℃ 어닐링 이후의 Ir-Zr-O 및 Ir-Al-O의 쉬트 저항은 800℃ 어닐링 이후의 동일 막의 쉬트 저항 보다 작다. XRD 스펙트럼에서는 이리듐 실리사이드 또는 금속 실리사이드 피이크가 관찰되지 않았다. 따라서, Ir-금속-O/금속 또는 금속 질화물 장벽 구조에 대하여 양호한 장벽 특성이 유지되며, 상기에서 금속은 Ta, Ti, Nb, Al, Hf 및 Zr을 포함한다.
본 명세서에서 사용된 기호 "/"는 막의 층으로 정의되므로 Ir/Ta는 Ta 막상의 Ir 막 층이다. 본 명세서에서 사용된 기호 "-"는 원소의 조합 또는 혼합물로서 정의되는 바, Ir-Ta 막은 Ir 및 Ta 원소를 포함하는 복합막이다.
도 7은 강유전성 커패시터에 사용되는 것과 같은 고온에서 안정한 도전성 장벽층을 형성하는 방법 단계를 설명하는 흐름도이다. 단계(100)은 집적회로 기판을 제공한다. 상기 기판은 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택된다. 단계(102)는 Ta, Ti, Nb, Zr 및 Hf로 구성된 군으로부터 선택된 금속을 포함하는 제1 장벽층을 기판상에 형성한다. 단계(102)는 TaN, TiN, NbN, ZrN, AlN 및 HfN으로 구성된 재료군으로부터 선택된 제1 장벽을 형성하는 것을 포함한다. 단계(102)는 CVD, PVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적방법을 통하여 제1 장벽층을 퇴적하는 것을 포함한다. PVD법은 dc 및 RF 스퍼터링 퇴적법을 포함하는 것으로 이해된다. 본 발명의 일개 구체예로서, 단계(102)는 대략 실온에서 제1 장벽층을 퇴적하는 것을 포함한다.단계(102)는 또한 제1 장벽층을 약 10 내지 100 nm 범위의 두께로 퇴적하는 것을 포함한다.
단계(104)는 이리듐 및 산소의 제1 복합막을 상기 제1 장벽층상에 형성한다. 단계(104)는 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적법에 의해 제1 복합막을 퇴적하는 것을 포함한다. 본 발명의 일개 구체예로서, 단계(104)는 대략 실온에서 Ir-M-O 복합막을 약 10 내지 500 nm 범위의 두께로 퇴적하는 것을 포함한다. 단계(104)는 Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O 및 Ir-Zr-O로 구성된 군으로부터 선택된 제1 복합막을 포함한다. 단계(106)은 기판과의 상호작용을 방지하는 다층 구조가 형성된 생성물이다.
본 발명의 일개 구체예로서, 단계(102)는 약 2 내지 100 mT 범위의 압력에서 Ar을 포함하는 분위기중 약 50 내지 800 와트에서 스퍼터링하는 것에 의해 제1 장벽 재료 금속(Ta, Ti, Nb, Zr 및 Hf)을 퇴적하는 것을 포함한다. 금속 질화물 제1 장벽 재료는 상술한 내열 금속 또는 Al을 Ar 및 N2분위기중에서 스퍼터링하는 것에 의해 형성된다. 더 큰 표적인 경우, 전력 레벨은 약 2 내지 20 킬로와트 범위이다.
스퍼터링을 이용하는 경우, 단계(100)은 전형적으로 베이스, 예비퇴적을 확립하고, 시스템 압력은 1 x 10-5이하, 바람직하게는 1 x 10-7T이다. 본 발명의 다른 구체예로서, 단계(104)는 PVD 퇴적법을 통하여 제1 복합막을 퇴적하는 것을 포함한다. 특히, dc 코스퍼터링은 별도의 Ir 및 금속 표적과 함께 사용된다. 이 스퍼터링은 약 1:5 내지 5:1 범위의 유량비 또는 부분압중, Ar-O2분위기에서 실시한다.퇴적 압력은 약 2 내지 100 mT로 다양하다. 또한 단계(104)는 4인치 표적에 대하여 약 50 내지 800 범위의 전력에서 양쪽 표적을 코스퍼터링하는 것을 포함한다. 표적이 11 인치 표적과 같이 상술한 크기 보다 더 커면, 전력 레벨은 그에 따라 증가한다. 더 큰 표적에 대한 적합한 전력 범위는 약 2 내지 20 킬로와트(kW)이다. 다르게는, 상기 전력은 약 수백 볼트에서 약 10 내지 100 밀리암페아(mA) 범위의 전류 밀도로서 표시된다. 금속 표적은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택된다. 상술한 군으로부터 금속을 포함하는 금속 산화물 표적이 사용된 경우, dc 스퍼터링 대신 RF 스퍼터링이 흔히 이용된다.
다르게는, 단계(104)는 단일한 복합체 표적을 산소 분위기중에서 스퍼터링하는 것을 이용한 PVD 퇴적법을 통하여 제1 복합막을 퇴적하는 것을 포함한다. 특히, 단일한 복합체 공급원은 Ir 표적 및 Ta, Ti, Nb, Zr, Al, Hf 및 상술한 금속 원료의 산화물로 구성된 군으로부터 선택된 다른 공급원 재료 표적을 이용한다. 전형적으로, 상기 스퍼터링은 산소 분위기중에서 실시되지만, 표적 재료가 금속 산화물 형태로 산소를 함유하는 경우 산소 분위기는 덜 중요하다.
본 발명의 다른 구체예로서, 단계(104) 뒤에 다른 단계를 실시할 수 있다. 단계(104a)는 제1 복합막을 어닐링하여 도전성을 향상시키고 또 제 1 복합막 두께를 안정화시킨다. 신속한 열적 어닐링(RTA) 및 노 어닐링 공정이 채용된다. 상기 어닐링은 N2, O2, Ar 및 진공으로 구성된 군으로부터 선택된 분위기중, 약 400 내지 1000℃ 범위의 어닐링 온도에서 약 1 내지 120분 범위의 어닐링 지속 시간으로 실시한다.
본 발명의 다른 구체예는 단계(102) 이후에 추가의 단계를 포함한다. 단계(102a)는 귀금속을 포함하는 제2 장벽층을 제1 장벽층상에 형성함으로써 제2 장벽층은 산소가 제1 복합막으로 확산되는 것을 방지한다. 단계(102a)는 Ir, Ru, IrO2, Pt 및 RuO2로 구성된 군으로부터 선택된 제2 장벽막을 퇴적하는 것을 포함한다. 단계(102a)는 제2 장벽층을 약 10 내지 200 nm 범위의 두께로 퇴적하는 것을 포함한다. 제2 장벽층은 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적방법을 통하여 퇴적된다. 본 발명의 다른 구체예로서, 단계(102a)는 제2 장벽층을 대략 실온에서 퇴적하는 것을 포함한다.
본 발명의 다른 구체예는 단계(104) 이후에 추가의 단계를 더 포함한다. 단계(104b)는 Ir, Ru, IrO2, Pt 및 RuO2로 구성된 군으로부터 선택된 제3 장벽층을 제1 복합막상에 형성하여 제3 장벽이 나중에 퇴적될 재료에 대한 제1 복합막 계면을 향상시킨다. 그 결과, 나중에 퇴적된 막, 흔히 강유전성 막은 향상된 누설 전류 및 피로 특성을 가질 뿐만 아니라 향상된 결정 구조를 갖는 막을 갖는 소자를 형성한다. 단계(104b)는 제3 장벽막을 약 10 내지 200 nm 범위의 두께로 퇴적하는 것을 포함한다. 제3 장벽 퇴적 방법은 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된다. 본 발명의 다른 구체예로서, 단계(104b)는 제3 장벽층을 대략 실온에서 퇴적하는 것을 포함한다.
도 8은 본 발명의 도전성 장벽 제1 복합막을 사용하여 강유전성 커패시터를 형성하는 방법 단계를 도시하는 공정 흐름도이다. 단계(200) 내지 (204)는 도 7의단계(100) 내지 (104)를 반복하고 있다. 본 발명의 다른 구체예(도시되지 않음)에 의하면, 추가의 단계를 실시하여 제1 장벽상에 제2 장벽층을 형성한다. 본 발명의 다른 구체예(도시되지 않음)에 의하면 추가의 단계를 실시하여 제1 복합막위에 제3 장벽층을 형성한다. 단계(206)은 제1 복합층상에 강유전성 재료를 형성한다. 단계(208)은 상술한 바와 같이 도전성 상부 전극을 강유전성 재료상에 형성한다. 단계(210)는 강유전성 커패시터가 형성된 생성물이다.
본 발명에 의해, 강유전성 커패시터의 전극을 형성하는데 유용한 Ir-M-O 복합막이 제공된다. 이 복합막은 다양한 전이 금속과 함께 산소 뿐만 아니라 이리듐을 포함한다. Ir-M-O 복합막은 구조적으로 매우 안정하고 산소 분위기하의 고온 어닐링에 대해 잘 견딘다. 하부 전이 금속 장벽층과 함께 사용되는 경우, 생성한 도전성 장벽은 Ir이 하부 Si 기판으로 확산되는 것을 억제한다. 그 결과, 전극 계면 특성을 불량하게 만드는 Ir 실리사이드 생성물은 생성되지 않는다. 상기 Ir 복합막은 산소 분위기중에서 고온 어닐링 처리하는 동안에도 도전성으로 존재하며 박리 되지 않고 힐록 형성을 방지한다. 상술한 Ir 복합막은 금속 강유전성 금속 산화물 실리콘(MFMOS), 금속 강유전성 금속 실리콘(MFMS), DRAM, 커패시터, 초전 적외선 센서, 광학 표시장치, 광학 스위치, 압전형 변환기 및 표면 음파(SAW) 장치와 같은 비휘발성 메모리 제조에 유용하다. 또한, 상기 Ir 복합막은 고온 산화 분위기에서 유용하다. 예컨대, 로켓 트러스터 제조에 사용되는 재료와 같은 항공우주선 장치에 유용하다. 기타 변화와 구체예는 당업자들이 용이하게 실시할 수 있을 것이다.

Claims (40)

  1. 집적회로에 있어서 고온에서 안정한 도전성 장벽으로서,
    기판;
    상기 기판상에 위치하며, Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 군으로부터 선택되는 금속을 포함하는 제1 장벽층;
    상기 제1 장벽층상에 위치하며, 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), Ir, 백금(Pt) 및 루테늄(Ru)으로 구성된 재료군으로부터 선택되는 귀금속을 포함하는 제2 장벽층으로서, 제1 장벽층으로 산소가 확산하는 것을 제한하는 제2 장벽층; 및
    상기 제1 장벽층상에 위치하며, 이리듐 및 산소를 포함하는 제1 복합막으로서, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O 및 Ir-Zr-O로 구성된 군으로부터 선택되는 제1 복합막을 구비하여,
    상기 제1 복합막이 산소 분위기에서의 고온 어닐링 공정 이후에도 도전성이 유지되는 것을 특징으로 하는 도전성 장벽.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 장벽층은 약 10 내지 200 nm 범위의 두께를 갖는 도전성 장벽.
  5. 제1항에 있어서, 상기 기판은 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택됨으로써 상기 제1 장벽층이 Ir 실리사이드 생성물의 형성을 방지하는 도전성 장벽.
  6. 제1항에 있어서, 상기 제1 장벽층은 TiN, TaN, NbN, ZrN, AlN 및 HfN으로 구성된 재료군으로부터 선택되는 도전성 장벽.
  7. 제1항에 있어서, 상기 제1 장벽층이 약 10 내지 100 nm 범위의 두께를 갖는 도전성 장벽.
  8. 삭제
  9. 제1항에 있어서, 상기 제1 복합막 및 상기 제1 장벽층은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 재료군으로부터 선택된 공통 재료를 포함하는 도전성 장벽.
  10. 제1항에 있어서, 상기 제 1 복합막은 약 10 내지 500 nm 범위의 두께를 갖는 도전성 장벽.
  11. 제1항에 있어서, 상기 제1 복합막위에 제3 장벽층을 더 포함하고, 상기 제3 장벽층 재료는 IrO2, RuO2, Ir, Ru 및 Pt로 구성된 재료군으로부터 선택됨으로써 상기 제3 장벽은 나중에 퇴적되는 막 층에 대한 계면을 향상시키는 도전성 장벽.
  12. 제11항에 있어서, 상기 제3 장벽층은 약 10 내지 200 nm 범위의 두께를 갖는 도전성 장벽.
  13. 제1항에 있어서,
    상기 제1 복합막상에 위치하는 강유전성 막; 및
    상기 강유전성막상에 위치하는 도전성 금속막 상부 전극;을 더 포함하는 것에 의해 상기 제1 복합막과 상기 상부 전극 사이에 전하를 저장할 수 있는 강유전성 커패시터가 형성되는 것을 특징으로 하는 도전성 장벽.
  14. 집적회로 기판상에 고온에서 안정한 도전성 장벽을 형성하는 방법으로서,
    a) 상기 기판상에 Ta, Ti, Nb, Al, Hf 및 Zr로 구성된 군으로부터 선택된 금속을 포함하는 제1 장벽층을 형성하는 단계;
    b) 제1 장벽층상에 Ir, Ru, IrO2, Pt 및 RuO2로 구성된 군으로부터 선택된 귀금속을 포함하는 제2 장벽층을 형성함으로써 이 제2 장벽층에 의해 제1 장벽층으로 산소가 확산되는 것을 방지하는 단계; 및
    c) 상기 제1 장벽층상에 이리듐 및 산소를 포함하는 제1 복합막으로서, Ir-Ta-O, Ir-Ti-O, Ir-Nb-O, Ir-Al-O, Ir-Hf-O 및 Ir-Zr-O로 구성된 재료군으로부터 선택된 제1 복합막을 형성하는 단계를 구비하여,
    기판과의 상호작용을 방지하는 다층 구조를 형성하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  15. 삭제
  16. 제14항에 있어서, 단계 b)는 CVD, PVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적방법을 통하여 제2 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  17. 삭제
  18. 제14항에 있어서, 단계 b)는 대략 실온에서 제2 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  19. 제14항에 있어서, 단계 b)는 약 10 내지 200 nm 범위의 두께를 갖는 제2 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  20. 제14항에 있어서, 단계 c) 이후에,
    d) IrO2, RuO2, Ir, Ru 및 Pt로 구성된 재료군으로부터 선택된 제3 장벽층을 제1 복합막위에 형성함으로써 제 1 복합막과 나중에 퇴적될 재료 간의 계면을 향상시키는 단계를 더 포함하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법:
  21. 제20항에 있어서, 단계 d)는 PVD, CVD 및 MOCVD 퇴적법을 이용하여 약 10 내지 200 nm 범위의 두께로 제3 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  22. 제20항에 있어서, 단계 d)는 대략 실온에서 제3 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  23. 제14항에 있어서, 단계 c)는 제1 복합막을 약 10 내지 500 nm 범위의 두께로 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  24. 제14항에 있어서, 단계 c)는 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적 방법에 의해 제1 복합막을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  25. 제24항에 있어서, 단계 c)는 약 20 내지 20 킬로와트 범위의 전력 레벨에서 별도의 Ir 및 금속 표적을 dc 코스퍼터링하는 것을 포함하며, 이때 금속 표적은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 금속군으로부터 선택되며, 분위기는 약 1:5 내지 5:1 범위 비율의 Ar-O2이며 또 분위기 압력은 약 2 내지 100 mT 범위인 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  26. 제24항에 있어서, 단계 c)는 약 20 내지 20 킬로와트 범위의 전력 레벨에서 별도의 Ir 및 금속 산화물 표적을 RF 코스퍼터링하는 것을 포함하며, 이때 금속 산화물 표적은 Ta, Ti, Nb, Zr, Al 및 Hf로 구성된 금속군으로부터 선택된 금속을 포함하며, 분위기는 약 1:5 내지 5:1 범위 비율의 Ar-O2이며 또 분위기 압력은 약 2 내지 100 mT 범위인 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  27. 제24항에 있어서, 단계 c)는 PVD 퇴적법을 통하여 제1 복합막을 퇴적하고 단일의 복합체 공급원을 사용하여 산소 분위기하에서 스퍼터링하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  28. 제27항에 있어서, 단계 c)는 단일 복합체 공급원이 Ir 표적 및 Ir, Ta, Ti, Nb, Zr, Al, Hf 및 상술한 재료의 산화물로 구성된 재료군으로부터 선택된 공급원 재료인 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  29. 삭제
  30. 제14항에 있어서, 단계 c)는 대략 실온에서 제1 복합막을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  31. 제14항에 있어서, 단계 a)는 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 퇴적방법을 통하여 제1 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  32. 제31항에 있어서, 단계 a)는 약 2 내지 100 mT의 압력의 Ar 분위기중, 약 2 내지 20 킬로와트 범위의 전력에서 스퍼터링하는 것에 의해 제1 장벽재료를 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  33. 제14항에 있어서, 단계 a)는 TaN, TiN, NbN, AlN, HfN 및 ZrN으로 구성된 재료군으로부터 선택된 제1 장벽을 형성하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  34. 제33항에 있어서, 단계 a)는 Ar-N2주위 분위기에서 Ta, Ti, Nb, Al, Hf 및 Zr로 구성된 군으로부터 선택된 금속을 스퍼터링하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  35. 제14항에 있어서, 단계 a)는 대략 실온에서 제 1 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  36. 제14항에 있어서, 단계 a)는 약 10 내지 100 nm 범위의 두께로 제1 장벽층을 퇴적하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  37. 제14항에 있어서, 단계 c) 이후에,
    e) 제 1 복합막위에 강유전성 재료를 형성하는 단계; 및
    f) 상기 강유전성 재료위에 도전성 상부 전극을 형성함으로써 강유전성 커패시터가 형성되는 단계를 더 포함하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  38. 제14항에 있어서, 단계 c) 이후에,
    c1) 제1 복합막을 어닐링함으로써 제1 복합막의 도전성을 향상시키고 제1 복합막의 두께를 안정화시키는 단계를 더 포함하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  39. 제38항에 있어서, 단계 c1)은 산소, N2, Ar 및 진공으로 구성된 기체 군으로부터 선택된 분위기중에, 어닐링 온도 약 400 내지 1000℃ 범위에서 약 1 내지 120분간의 지속 시간 동안 어닐링하는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
  40. 제14항에 있어서, 상기 기판은 실리콘, 폴리실리콘, 이산화실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택되는 것을 특징으로 하는 도전성 장벽을 형성하는 방법.
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