KR100397314B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR100397314B1
KR100397314B1 KR10-2000-7012346A KR20007012346A KR100397314B1 KR 100397314 B1 KR100397314 B1 KR 100397314B1 KR 20007012346 A KR20007012346 A KR 20007012346A KR 100397314 B1 KR100397314 B1 KR 100397314B1
Authority
KR
South Korea
Prior art keywords
film
layer
semiconductor device
gas
insulating film
Prior art date
Application number
KR10-2000-7012346A
Other languages
English (en)
Other versions
KR20010043347A (ko
Inventor
아카호리다카시
Original Assignee
동경 엘렉트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동경 엘렉트론 주식회사 filed Critical 동경 엘렉트론 주식회사
Publication of KR20010043347A publication Critical patent/KR20010043347A/ko
Application granted granted Critical
Publication of KR100397314B1 publication Critical patent/KR100397314B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3127—Layers comprising fluoro (hydro)carbon compounds, e.g. polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

도시하지 않은 기판상에 CF막(불소 첨가 카본막)에 의해 절연막(21∼24)이 형성되어 있다. CF막(21, 23)상에 Ti층과 TiC층으로 이루어진 밀착층(29)을 통해 Cu 배선층(25, 26)이 형성되어 있다. 절연막(21∼24)을 CF막에 의해 형성함으로써, 배선층의 Cu가 절연막(21∼24)으로 확산되어 나가지 않도록 되어 있다. 또한, CF막의 비유전률은 BCB막의 비유전률보다 작게 되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 장치의 고집적화를 도모하기 위해 패턴의 미세화, 회로의 다층화라는 연구가 진행되고 있고, 그 중의 하나로서 배선을 다층화하는 기술이 있다. 다층 배선 구조를 취하기 위해서는 n층째의 배선층과 (n+1)번째 배선층 사이를 도전층으로 접속하는 동시에 도전층 이외의 영역은 층간 절연막이라 불리는 박막이 형성된다.
이 때, 일반적으로 층간 절연막으로서는 SiO2막이 이용되고, 배선층으로서는 알루미늄(Al)층이 이용되고 있다. 그러나, Al의 배선층을 이용하면, 패턴의 미세화에 따라 저항이 증대하기 때문에, 전원선의 전위 강하나 클록 신호의 지연 변동을 초래하여 오동작을 발생시키게 된다고 하는 문제가 있다. 또한, 배선에 흐르는 전류 밀도가 증가하기 때문에, 일렉트로마이그레이션에 의해 단선이 일어나고, 신뢰성이 나빠진다고 하는 문제도 있다.
이 때문에 Al보다도 저저항이며, 일렉트로마이그레이션에 강한 구리(Cu)를 배선 재료로서 이용하는 것이 검토되고 있다. 이 경우 Cu는 에칭이 곤란하기 때문에, 예컨대, 화학적 기계 연마(CMP)법을 이용한 프로세스, 즉, 절연막상에 형성된홀이나 홈에 Cu를 퇴적하고, 계속해서 CMP를 행하여 절연막의 표면을 평탄하게 함으로써 패턴 배선이 형성되고 있다.
그러나, Cu는 실리콘(Si) 및 SiO2막 속에 확산되기 쉽다. 이 때문에, 절연막으로서 SiO2막, 배선 재료로서 Cu를 이용하는 경우에는, Cu의 절연막 속으로의 확산에 의해 반도체 장치의 접합 누설이나 게이트 산화막의 절연 파괴, MOS 임계치 전압의 변동 등을 초래하고, 반도체 장치의 성능에 악영향을 주게 된다.
이 때문에 Cu를 배선층에 사용하는 경우에는, 반도체 장치내로의 Cu 확산을 막기 위해서 예컨대 도 17에 도시된 바와 같이, 절연막(11)과 Cu 배선층(12) 사이에 예컨대 200 Å 정도의 두께의 배리어막(13)을 형성하는 것이 검토되고 있다. 이 배리어막의 재료로서는, Ta, W, TiW, TiSi2, TiN, Ta2N, W2N, Ni0.6Nb0.4, 비정질 Ta-Si-N 등을 이용하는 것을 생각할 수 있지만, 배리어막(13)을 형성하는 경우에는 제조 공정이 복잡해진다고 하는 문제나 배리어막(13)의 재료에는 어느것이나 일장일단이 있어, 그 선정이 곤란하다고 하는 문제가 있다.
한편, 배리어막을 형성하는 대신에 Cu가 확산되기 어려운 재료를 이용하여 절연막을 형성하는 것도 검토되고 있다. 여기서 일반적으로 층간 절연막으로서는, SiO2막 이외에 SiOF막이나 폴리이미드막, PSI(Polyimide Siloxane)막, PAE(Polyaryleneethers)막, HSQ(Hydrogen Silsesquioxanes(H8Si8O12))막, BCB(Benzocyclobutene)막 등이 이용되고 있다.
이들 절연막 중, BCB 고분자로 이루어진 BCB막에는 Cu가 확산되지 않는다고하지만, SiO2막, SiOF막, 폴리이미드막, PSI막에는 Cu가 확산되는 것이 확인되고 있다. 또, PAE막, HSQ막으로의 Cu의 확산 유무에 대해서는 확인되고 있지 않다.
그런데 최근, 반도체 장치의 동작에 대해서 한층 더 고속화를 도모하기 위해 층간 절연막의 비유전률을 낮추는 것이 요구되고 있다. 즉, 상기 BCB막의 비유전률은 2.7 정도로서, 이것보다도 비유전률이 작고, 또 Cu가 확산되지 않는 재질을 절연막으로 이용하는 것이 요구된다.
본 발명은 배선층을 구리로 형성한 다층 배선 구조를 갖는 반도체 장치에서의 층간 절연막의 개량에 관한 것이다.
도 1a는 본 발명의 반도체 장치의 일례의 구조의 일부를 도시한 정면측의 단면도.
도 1b는 상기 반도체 장치의 측면측의 단면도.
도 2는 본 발명의 반도체 장치를 제조하는 경우의 구체적인 공정을 설명하기 위한 공정도.
도 3은 본 발명의 반도체 장치를 제조하는 경우의 구체적인 공정을 설명하기 위한 공정도.
도 4는 본 발명의 반도체 장치의 제조 방법의 개요를 설명하기 위한 공정도.
도 5는 CF막의 성막 처리를 행하기 위한 ECR 플라즈마 장치를 도시한 단면도.
도 6은 H2의 플라즈마 조사 처리를 행하기 위한 평행 평판형 플라즈마 처리장치를 도시한 단면도.
도 7은 Ti층의 성막 처리를 행하기 위한 스퍼터 장치를 도시한 단면도.
도 8a는 반도체 장치의 SIMS 분석을 행하기 위한 샘플(실시예 1)의 구조를 도시한 모식적 단면도.
도 8b는 상기 실시예 1에 대한 성막 후의 SIMS 분석 결과를 도시한 그래프.
도 8c는 상기 실시예 1에 대한 어닐(annealing) 처리후의 SlMS 분석 결과를 도시한 그래프.
도 9a는 반도체 장치의 SIMS 분석을 행하기 위한 샘플(비교예 1)의 구조를 도시한 모식적 단면도.
도 9b는 상기 비교예 1에 대한 성막 후의 SIMS 분석 결과를 도시한 그래프.
도 9c는 상기 비교예 1에 대한 어닐 처리후의 SIMS 분석 결과를 도시한 그래프.
도 10은 반도체 장치의 전기적 특성을 조사하기 위한 실험 방법을 설명하기 위한 설명도.
도 11a는 CF막의 막 밀도와 바이어스 전력과의 관계를 도시한 그래프.
도 11b는 CF막의 막 밀도와 MTTF와의 관계를 도시한 도표.
도 12a는 프로세스중에 첨가한 O2량과 CF막 속의 O2량의 관계를 도시한 그래프.
도 12b는 프로세스중에 첨가한 O2량과 MTTF의 관계를 도시한 도표.
도 13a는 프로세스중에 첨가한 N2량과 CF막 속의 N2량의 관계를 도시한 그래프.
도 13b는 프로세스중에 첨가한 N2량과 MTTF의 관계를 도시한 도표.
도 14a는 프로세스중에 첨가한 BF3량과 CF막 속의 B량의 관계를 도시한 도표.
도 14b는 프로세스중에 첨가한 BF3량과 MTTF의 관계를 도시한 도표.
도 15a는 반도체 장치(실시예 3)의 SIMS 분석의 결과를 도시한 그래프.
도 15b는 반도체 장치(실시예 4)의 SIMS 분석의 결과를 도시한 그래프.
도 16은 본 발명의 반도체 장치의 다른 예의 구조의 일부를 도시한 단면도.
도 17은 종래의 반도체 장치의 일부를 도시한 단면도.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 그 목적은 상기 BCB막보다도 비유전률이 작은 절연막을 형성함으로써, 배선층 재료인 Cu의 절연막으로의 확산을 억제할 수 있는 반도체 장치를 제공하는 데에 있다.
이 목적을 위하여 본 발명의 반도체 장치는 기판과, 이 기판상에 형성된 불소 첨가 카본막으로 이루어진 절연막과, 이 절연막 위에 형성된 구리로 이루어진 배선층과, 이 배선층이 절연막으로부터 박리하는 것을 방지하기 위해 절연막과 배선층 사이에 형성된 밀착층을 구비하며, 상기 절연막의 표면에는 수소 플라즈마가 조사되는 것을 특징으로 한다.
이러한 반도체 장치에 따르면, 절연막을 불소 첨가 카본막에 의해 형성함으로써, 배선층 재료인 구리의 절연막으로의 확산을 억제할 수 있는 동시에 절연막의 비유전률을 BCB막보다도 작게 할 수 있다.
여기서, 상기 밀착층은 티탄, 몰리브덴, 크롬, 코발트, 탄탈, 니오븀, 지르코늄 중 어느 하나에 의해 구성된 금속층과, 탄소 및 상기 금속을 함유하는 화합물의 층으로 구성하는 것이 가능하다.상기 배선층이 상기 절연막으로부터 박리하는 것을 방지하기 위해서 절연막과 배선층 사이에 밀착층을 형성하도록 하여도 좋다. 그 경우, 밀착층은 예컨대 티탄층 등의 금속층과, 탄소 및 상기 금속을 함유한 화합물층에 의해 구성할 수 있다.
이러한 반도체 장치에서는, 상기 절연막은 비정질인 것이 바람직하다. 또한 구리의 확산 방지성을 보다 높이는 관점에서는, 상기 절연막은 막 밀도가 1.50 g/cm3인 것이 바람직하고, 막 속에 함유된 산소의 농도가 3 원자% 이하인 것이 바람직하며, 막 중에 함유된 붕소의 농도가 10-3원자% 이상 1 원자% 이하인 것이 바람직하다. 또한, 상기 절연막의 경도나 내열성을 향상시키는 관점에서는, 질소 첨가도 유효하지만, 상기 절연막은 막 중에 함유된 질소의 농도가 3 원자% 이하인 것이 바람직하다.
본 발명의 반도체 장치는 절연막으로서 불소 첨가 카본막(이하 "CF막"이라 함)을 이용하고, 배선층을 Cu로 형성하는 것을 특징으로 하는 것이다. 이러한 반도체 장치의 구체적 구조에 대해서 도 1a 및 도 1b를 참조하여 설명한다. 이들 도면은 반도체 장치의 일례의 일부를 도시한 것으로, 도 1a는 그 반도체 장치의 정면측의 단면도, 도 1b는 그 반도체 장치의 측면측의 단면도를 각각 나타내고 있다.
도 1a 및 도 1b 중, 21∼24는 예컨대 7000 Å 정도의 두께의 CF막으로 이루어진 층간 절연막이다. 또한, 25, 26은 예컨대 7000 Å 정도의 두께의 Cu층으로 이루어진 배선층이다. 또한, 27, 28은 Cu 배선층(25, 26) 사이를 접속하기 위한 W층으로 이루어진 접속선이다. 이 예에서는, CF막(21∼24)과 Cu 배선층(25, 26) 및 W층(27, 28) 사이나 W층(27, 28)과 Cu 배선층(25, 26) 사이에 예컨대 200 Å 정도의 두께의 밀착층(29)이 형성되어 있다. 도 1a 및 도 1b 중, 이 밀착층(29)은 편의상 1라인의 굵은 선에 의해 표시되고 있다.
계속해서, 이러한 반도체 장치의 제조 방법의 일례에 대해서 도 2 내지 도 4를 참조하여 설명한다. 우선, 도 2a 단계에 도시된 바와 같이, Si 웨이퍼 등의 반도체 기판(31)의 표면에 예컨대 7000 Å 두께의 CF막(32a)을 형성한다. 이 CF막(32a)은 예컨대 후술하는 ECR(전자 사이클로트론 공명)을 이용한 ECR 플라즈마 장치(도 5 참조)에 있어서, 예컨대, 플라즈마 가스로서 Ar(아르곤) 가스, 성막 가스로서 C4F8가스 및 C2H4가스를 이용하고, 그 성막 가스를 플라즈마화함으로써 형성된다.
계속해서 CF막(32a)에 W의 배선을 형성하기 위한 처리를 행하지만, 이 처리에서는 우선 도 2b 단계에 도시된 바와 같이, CF막(32a) 표면의 W의 배선을 형성하고자 하는 부분에 W를 매립하기 위한 홀(33a)을 형성한다. 이 홀(33a)은 CF막(32a)의 표면에 소정의 패턴을 형성하고, 도시하지 않은 에칭 장치에 있어서 에칭 처리를 행함으로써 형성된다.
이 후, 도 2c 단계에 도시된 바와 같이, CF막(32a)의 표면에 H2의 플라즈마를 조사한다. 즉, 예컨대 후술하는 플라즈마 처리 장치(도 6 참조)에 있어서, Ar 가스와 H2가스를 도입하여 H2가스를 플라즈마화하고, 그 H2의 플라즈마를 예컨대 5초 정도 조사한다. 여기서 Ar 가스를 도입하는 것은 H2의 플라즈마를 생성하기 쉽게 하는 동시에 그 플라즈마의 안정화를 도모하기 위함이다. 이와 같이 H2의 플라즈마를 조사하면, 도 4에 도시된 바와 같이, CF막(32a) 표층부의 불소(F)가 H와 반응하여 HF가 되어 CF막(32a)으로부터 비산해 나간다. 이 때문에 그 표층부에서는 F가 저감하지만, 탄소(C)는 잔존하기 때문에 C의 농도가 높은 상태가 된다.
이렇게 해서 H2의 플라즈마를 조사한 후, 도 2d 단계에 도시된 바와 같이, CF막(32a)의 표면 전체에 예컨대 200 Å 두께의 Ti층(티탄층: 34a)을 형성한다. 즉, 예컨대 후술하는 스퍼터 장치(도 7 참조)에 있어서, 예컨대, 장치내를 300℃ 이상으로 가열한 상태에서 Ar 가스를 도입하여 타깃인 Ti를 스퍼터링함으로써, 홀(33a)의 내벽면도 포함시켜 CF막(32a)의 표면 전체에 Ti층(34a)을 형성한다.
이와 같이 기판(31)을 가열하면서 그 CF막(32a)의 표면에 Ti층(34a)을 형성하면, 도 4에 도시된 바와 같이, CF막(32a)과 Ti층(34a)과의 계면에서는, CF막(32a)의 표층부의 C와 Ti가 반응하여 예컨대 50 Å 두께의 TiC(Ti와 C를 함유한 화합물)층(34b)이 형성된다. 이 실시 형태에서는 Ti층(34a)과 TiC층(34b)에 의해 밀착층(34)이 구성되어 있다.
여기서 TiC층(34b)을 형성하기 위해서는 타깃인 Ti와 CF막 표면과의 양방을 가열할 필요가 있기 때문에, 전술한 예에서는 스퍼터 장치의 내부를 300℃ 이상으로 가열한 상태에서 Ti층(34a)을 성막하고 있다. 단, 이 방법 대신에 Ti층(34a)을 예컨대 300℃ 정도의 온도로 성막하고 나서, 그 Ti층(34a)이 형성된 기판(31)에 대하여 400℃ 이상의 온도로 어닐 처리를 행하도록 하여도 좋다.
계속해서, 도 2e 단계에 도시된 바와 같이, 밀착층(34)의 표면에 W층(36)을 형성하여 홀(33a)에 W를 매립하는 처리를 행한다. 그 후, 도시하지 않은 CMP 장치에서 CMP 처리(연마 처리)를 행하고, 도 2f 단계에 도시된 바와 같이, CF막(32a)의 표면이 불필요한 Ti층(34a), 즉, 홀(33a)의 내벽면 이외의 Ti층(34a)을 연마하여 제거한다. 이렇게 해서 CF막(32a)에 형성된 홀(33a)에 Ti층(34a)을 통해 W를 매립, W층(36)으로 이루어진 접속선을 형성한다.
계속해서, 이와 같이 W의 접속선이 형성된 CF막(32a)의 표면에 Cu 배선층을 형성하기 위한 처리를 행한다. 이 처리에서는, 우선 도 3a 단계에 도시된 바와 같이, W의 접속선이 형성된 CF막(32a)의 표면에 도 2a 단계와 동일한 방법으로 두께 7000 Å의 CF막(32b)을 형성한다. 다음에, 도 3b 단계에 도시된 바와 같이, Cu의 배선을 형성하고자 하는 CF막(32b)의 표면에 도 2b 단계와 동일한 방법으로 홈(33b)을 형성한다. 계속해서, 이 표면에 H2의 플라즈마를 조사한다. 이 처리는 예컨대 도 2c 단계에 도시된 공정과 동일하게 행해지고, H2의 플라즈마가 예컨대 5초 정도 조사된다.
계속해서 도 3c 단계에 도시된 바와 같이, CF막(32b)의 표면 전체에 Ti층과 상기 TiC층으로 이루어진 밀착층(37)을 형성한다. 이 처리는 예컨대 도 2d 단계에 도시된 공정과 동일하게 행해지고, 예컨대 200 Å 두께의 밀착층(37)이 형성된다. 계속해서, 도 3d 단계에 도시된 바와 같이, Ti층(37)의 표면에 예컨대 7000 Å 정도의 두께의 Cu층(Cu 배선층: 38)을 형성한다. 그 후, 또한, 도 3e 단계와 같이 도시하지 않은 CMP 장치에 의해 연마한다. 이렇게 해서, 다층 배선 구조의 반도체 장치가 제조된다.
계속해서, ECR 플라즈마 처리가 행해지는 ECR 플라즈마 장치, H2플라즈마의 조사가 행해지는 플라즈마 처리 장치 및 Ti층의 형성이 행해지는 스퍼터 장치에 대해서, 도 5 내지 도 7을 이용하여 각각 간단히 설명한다.
우선, 도 5에 도시된 ECR 플라즈마 장치는 플라즈마실(4A)과 성막실(4B)로 이루어진 진공 용기(4)를 구비하고 있다. 이 진공 용기(4)의 내부에는 고주파 전원부(41)로부터 도파관(42) 및 투과창(43)을 통해 예컨대 2.45 GHz의 고주파(마이크로파: M)가 공급되도록 되어 있다. 또한, 플라즈마실(4A) 주위와 성막실(4B)의 상하부측에 각각 설치된 주 전자 코일(44a)과 보조 전자 코일(44b)에 의해 플라즈마실(4A)로부터 성막실(4B)로 향하는 자장(B)이 형성된다. 이 자장(B)의 ECR 포인트(P) 부근에서의 자장의 세기는 예컨대 875 가우스이다. 그리고, 자장(B)과 마이크로파(M)와의 상호 작용에 의해 상기 ECR 포인트(P)에 전자 사이클로트론 공명이 생기도록 되어 있다.
이 장치로 CF막을 형성할 때에는 성막실(4B)에 설치된 적재대(45)에 기판을 이루는 반도체 웨이퍼(이하 "웨이퍼"라 함: 10)를 적재하는 동시에 그 적재대(45)에 고주파 전원부(46)로부터 바이어스 전압을 인가한다. 그리고, 진공 용기(4)내를 배기관(47)을 통해 배기하면서, 플라즈마실(4A)에 플라즈마 가스 공급관(48)을 통해 플라즈마 가스인 Ar 가스를 도입하는 동시에 성막실(4B)에 성막 가스공급부(49)를 통해 성막 가스를 도입하고, 성막 가스를 상기 전자 사이클로트론 공명에 의해 플라즈마화한다. 또, 이 장치에서는 H2의 플라즈마를 조사할 수도 있다. 그 경우에는, 플라즈마실(4A)내에 H2가스와 Ar 가스를 도입하여, H2가스를 상기 전자 사이클로트론 공명에 의해 플라즈마화한다.
다음에, 도 6에 도시된 장치는 H2의 플라즈마의 조사를 행하기 위한 평행 평판형의 플라즈마 처리 장치이다. 도 6 중, 51은 처리실, 52는 고주파 전원부(53)에 접속된 하부 전극을 이루는 적재대, 54는 적재대(52)와 대향하도록 설치되어 접지된 상부 전극이다. 이 장치는 적재대(52)상에 웨이퍼(10)를 적재하고, 적재대(52)와 상부 전극(54) 사이에 고주파 전력을 인가하여 플라즈마를 발생시키도록 구성되어 있다. 그리고, 이 장치의 처리실(51)에 있어서, 배기관(55)을 통해 배기하면서, 가스 도입관(56)을 통해 H2가스와 Ar 가스를 각각 소정의 유량으로 공급하여 H2가스를 플라즈마화하고, 이 플라즈마를 웨이퍼(10)에 형성된 CF막의 표면에 예컨대 5초 정도 조사한다.
도 7에 도시된 장치는 Ti의 성막을 행하기 위한 평행 평판형의 스퍼터 장치이다. 도 7 중, 61은 처리실, 62는 접지된 하부 전극을 이루는 적재대, 63은 고주파 전원부(64)에 접속되어 하부 전극(62)에 대향하도록 설치된 상부 전극, 65는 상부 전극(63)의 하면에 설치된 Ti의 타깃이다.
이 장치는 처리실(61)내를 예컨대 300℃로 가열한 상태에서, 적재대(62)와 상부 전극(63) 사이에 고주파 전력을 인가하여 플라즈마를 발생시키도록 구성되어있다. 그리고, 이 장치의 처리실(61)에 있어서, 배기관(66)을 통해 배기하면서 가스 도입관(67)을 통해 Ar 가스를 소정의 유량으로 공급하여 그 Ar 가스를 플라즈마화하고, 이 플라즈마에 의해 타깃(65)을 스퍼터링한다. 이것에 의해, 적재대(62)상에 적재된 웨이퍼(10)의 CF막상에 Ti가 성막된다.
이와 같이 하여 제조된 반도체 장치에서는, 후술하는 실험 결과로부터 명확한 바와 Cu는 CF막으로 확산되어 나가지 않기 때문에, Cu로 배선층(38)을 형성하여도, 절연막인 CF막(32a, 32b)으로의 Cu의 확산이 억제된다. 이 때문에 절연막으로의 Cu의 확산이 원인이 되는 소자의 손상이 억제되고, 반도체 장치의 신뢰성을 높일 수 있어 반도체 장치의 품질이 향상된다.
또한, 절연막인 CF막(32a, 32b)으로 Cu가 확산되어 나가지 않기 때문에, 그 절연막으로의 Cu의 확산을 방지하기 위한 배리어층이 불필요하게 되거나, 또는 배리어층을 설치하는 경우라도 매우 얇은 것으로 충분하게 된다. 또한, CF막(32a, 32b)은 후술하는 바와 같이 비유전률이 2.5로 낮기 때문에, 이 CF막(32a, 32b)을 절연막으로서 이용함으로써 미세화 및 고속화에 대응한 반도체 장치를 얻을 수 있다.
게다가 본 발명의 반도체 장치에서는, Cu 배선층(38)과 CF막(32a, 32b) 사이에 밀착층을 형성하고 있기 때문에, CF막(32a, 32b)과 Cu 배선층(38) 사이의 밀착성이 높아지고, CF막(32a, 32b)으로부터의 Cu 배선층(38)의 박리를 억제할 수 있다. 여기서, CF막에 직접 Cu 등의 금속층을 형성한 경우에는, CF막 속의 F와 금속이 반응하여 CF막과 금속층의 계면에 금속의 플루오르화물이 형성되어 버릴 우려가있다. 그리고, 이 금속의 플루오르화물은 일반적으로 승화점이나 융점이 낮기 때문에, 나중의 프로세스에서 기판이 상기 승화점이나 융점 이상의 온도로 가열된 경우에 상기 금속의 플루오르화물의 융해나 승화가 일어나 그 금속의 플루오르화물이 CF막으로부터 박리될 우려가 있다.
한편, 본 실시 형태와 같이 CF막(32a, 32b)과 Cu 배선층(38) 사이에 밀착층(34, 37)을 형성하면, CF막(32a, 32b)으로부터 TiC층(34b)이 박리하는 일은 없다. 이것은, 도 4에 도시된 밀착층(34)을 예로 들면, 그 Ti층(34a)과 CF막(32a, 32b) 사이의 계면에 형성된 TiC층(34b)은 융점이 3257℃로 높기 때문에, 기판(31)이 고온으로 가열되는 프로세스에 있어서도, TiC는 기화 혹은 융해가 일어나지 않고 안정되어 있기 때문이다. CF막(32a, 32b)으로부터 TiC층(34b)이 박리하는 일은 없다. 또한, 밀착층(34)에 있어서의 Ti층(34a)과 Cu 배선층(38)이나 W층(36)은 금속층 끼리이기 때문에 박리하기 어렵다. 이 결과, CF막(32a, 32b)과 Cu 배선층(38)이나 W층(36) 사이의 박리가 억제되어 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, TiC층(34b)의 도전율은 61 μΩ·cm이기 때문에, CF막(32a, 32b)과 Cu 배선층(38)이나 W층(36) 사이에 TiC층(34b)이 존재하여도 Cu 배선층(38)과 W층(36)은 전기적으로 접합되어 있다. 이 때문에, Cu 배선층(38)이나 W층(36)을 형성할 때에, TiC층(34b)을 박리할 필요는 없다. 여기서, 밀착층을 형성하기 위한 금속으로서는, Ti 이외에 W나 Mo(몰리브덴), Cr(크롬), Co(코발트), Ta(탄탈), Nb(니오브), Zr(지르코늄) 등을 이용할 수 있다. W나 Mo의 플루오르화물의 융점은 20℃ 이하, Cr나 Co의 플루오르화물의 융점은 100℃ 부근 이하인 데 대하여, 이들 금속의 탄소화합물의 융점은 대개 2000℃∼4000℃이고, 또한, 마찬가지로 Ta, Nb, Zr의 탄소화합물의 융점도 상당히 높기 때문이다.
계속해서, CF막으로의 Cu의 확산 유무를 확인하기 위해 행한 실험예에 대해서 설명한다. 우선, 이 실험에서 이용한 샘플의 구조를 설명한다. 그 샘플은 도 8a에 도시된 바와 같이, 실리콘 기판상에 5000 Å 두께의 CF막과, 500 Å 두께의 Ti층과, 2000 Å 두께의 Cu층을 이 순서대로 성막한 것이다(실시예 1).
여기서, CF막과 Ti층은 다음과 같이 제조하였다. 우선, 도 5에 도시된 ECR 플라즈마 장치에 있어서, Ar 가스, C4F8가스 및 C2H4가스를 각각 150 sccm, 40 sccm 및 30 sccm의 유량으로 도입하도록 하였다. 그리고, 마이크로파 전력(고주파 전원부(41)) 2.7 kW, 바이어스 전력(고주파 전원부(46)) 1.5 kW 및 기판 온도 400℃ 하에서 실리콘 기판상에 CF막을 형성하였다.
계속해서, 그 ECR 플라즈마 장치에 있어서, H2가스와 Ar 가스를 각각 300 sccm과 30 sccm의 유량으로 도입하여 CF막의 표면에 H2의 플라즈마를 5초간 조사하였다. 이 때, 마이크로파 전력은 2700 W, 바이어스 전력은 0 W로 하였다. 이 후, 도 7에 도시된 스퍼터 장치를 이용하여, 300℃의 온도 하에서 Ar 가스를 50 sccm의 유량으로 도입하여 CF막의 표면에 Ti층을 성막하였다. 이 때 고주파 전원부(64)의 전력은 1200 W로 하였다.
이렇게 해서 얻어진 샘플(실시예 1)에 대해서, SIMS(Secondary Ion Mass Spectroscopy)에 의해 Cu, Ti, CF, Si의 양의 분석을 행하였다. 또한, 그 샘플에대하여 425℃에서 1시간 어닐 처리를 행한 후에 대해서도 마찬가지로 SIMS에 의해 분석을 행하였다. 또한, 비교 실험으로서, 도 9의 (a)에 도시된 바와 같이 상기 실시예 1의 샘플의 CF막을 같은 두께의 SiO2막으로 바꾼 샘플(비교예 1)에 대해서도 동일한 실험을 행하였다.
이 결과를, 실시예 1에 대해서 도 8b 및 도 8c에 도시하고, 비교예 1에 대해서 도 9b 및 도 9c에 도시한다(도 8b 및 9b는 성막후의 SIMS 분석 결과, 도 8c 및 도 9c는 어닐 처리후의 SIMS 분석 결과를 각각 도시함). 이들 도면 중, 그래프의 횡축은 샘플중의 깊이(단위 a.u.), 종축은 Cu 등의 이온의 수(카운트수)를 각각 나타내고 있다. 이들 그래프로부터 알 수 있는 바와 같이, 실시예 1의 경우에는 어닐 처리후에는 Cu층과 Ti층에 해당하는 깊이(각각, ∼약 38 a.u., ∼약 47 a.u.)에 있어서 Cu와 Ti가 존재하지만, CF막의 Si 기판측에 해당하는 깊이(약 94 a.u.∼)에서는 C와 F만이 존재하고, Cu가 존재하지 않는다고 하는 분석 결과를 얻을 수 있었다. 이것에 의해 Cu와 Ti 사이에서는 상호 확산이 일어나지만, Cu와 CF막 사이에서는 확산은 일어나지 않고, 결국 Cu는 Ti층으로는 확산되지만 CF막으로는 확산되지 않는 것이 인지되었다.
한편, 비교예 1의 경우에는, 성막후에는 CF층에 해당하는 깊이에서 Si와 O의 양에 비하여 Cu의 양이 적지만, 어닐 처리후에는 Si, O, Cu, Ti가 혼재하는 상태가 된다고 하는 분석 결과를 얻을 수 있었다. 이것에 의해, Cu는 Ti층 속으로 확산되고, 또한 SiO2막으로까지 확산되어 나가는 것이 인지되었다.
또한, 실시예 1의 샘플에 대해서, Cu층의 상면에 테이프를 붙여 그 테이프를 박리하고, 테이프를 박리할 때에 CF막과 Ti층 사이에서 박리가 일어나는지 여부를 육안으로 확인하였지만, 박리가 인지되지 않았다. 또한, 실시예 1의 샘플의 CF막의 비유전율을 측정한 결과 2.5이며, 4 정도인 SiO2막이나 2.7 정도인 BCB막보다 낮은 것이 확인되었다.
계속해서 반도체 장치의 전기 특성을 확인하기 위해서 행한 실험예에 대해서 설명한다. 우선, 실험에서 이용한 샘플의 구조를 설명한다. 그 샘플은 도 10에 도시된 바와 같이, 실리콘 기판상에 5000 Å 두께의 CF막과, 50 Å 두께의 Ti층과, 2000 Å 두께의 Cu층과, 200 Å 두께의 TiN층을 이 순서대로 성막한 것이다(실시예 2).
이 샘플에 있어서의 실리콘 기판과 TiN층 사이를 도 10에 도시된 바와 같이 전기적으로 접속하였다. 그리고, 실리콘 기판을 275℃로 가열한 상태에서 그 샘플에 1 MV/cm의 전압을 인가하여 CF막이 단락할(0.1 A/cm2가 됨)때까지의 시간(이하 "MTTF"라 함)을 측정하였다. 여기서, 도 10 중, 71은 전력 공급부, 72는 전류계를 각각 나타내고 있고, 실리콘 기판과 전력 공급부(71) 사이에서 접지에 접속하였다.
또한, 비교 실험으로서, 도 10에 도시된 상기 실시예 2의 샘플의 CF막을 동일한 두께의 SiO2막으로 바꾼 샘플(비교예 2)에 대해서도 동일한 실험을 행하였다.
여기서 MTTF의 길이는 절연막인 CF막이나 SiO2막으로의 Cu의 확산 정도에 의존한다. 즉, MTTF가 길면 절연막으로의 Cu의 확산량이 적고, Cu의 확산 방지성이높다는 것을 의미한다. 또, Cu층의 상면에 TiN층을 형성한 것은 Cu층의 산화를 방지하기 위함이다.
그리고, 상기 실험 결과, 실시예 2의 MTTF는 1.92 hr인 데 대하여, 비교예 2의 MTTF는 0.25 hr이기 때문에, 절연막으로서 CF막을 이용한 경우에는, SiO2막을 이용한 경우에 비하여 MTTF가 상당히 길어지는 것이 확인되었다. 따라서, 이 실험에서도 Cu는 Si02막으로는 확산되기 쉽지만, CF막으로는 상당히 확산되기 어려운 것이 인지되었다.
또한, 전술한 실시예 1과 동일한 조성의 CF막의 결정성을 확인하기 위해서 X선 회절을 측정한 결과, 결정질의 존재를 나타내는 브래그(bragg) 피크(브래그 반사)를 검출할 수 없고, 그 CF막은 비정질인 것이 확인되었다. 여기서 비정질이란 결정자 사이즈가 50∼100 Å 미만의 미결정을 말한다. 이것으로부터 본 발명의 반도체 장치에서는, 절연막인 CF막이 비정질로서, 50∼100 Å 미만의 미결정으로 형성되어 있기 때문에, Cu가 빠져나가기 어렵고, Cu의 확산 방지성이 높은 것으로 미루어 짐작된다.
본 발명의 반도체 장치에서는, Cu의 확산 방지성을 보다 크게하기 위해서, 절연막인 CF막의 막 밀도를 1.50 g/cm3이상으로 하는 것이 바람직하다. 본 발명의 발명자들은 전술한 ECR 플라즈마 장치에서 기판(31)으로 인가하는 바이어스 전력을 바꿈으로써 CF막의 밀도를 높게 하는 프로세스를 검토하고 있다. 그 결과, 바이어스 전력의 크기와 형성되는 CF막의 밀도 사이에는 도 11a에 도시한 관계가 있어,바이어스 전력이 커지면 CF막의 밀착성이 높아지는 것이 인지되었다.
여기서 성막 조건은 Ar 가스 150 sccm, C4F8가스 40 sccm, C2H4가스 30 sccm, 마이크로파 전력 2.7 kW로 하였다. 그리고, 바이어스 전력을 단계적으로 변화시켜, 각각 바이어스 전력으로 얻어진 CF막의 MTTF를 측정한 결과, 도 11b에 나타낸 결과를 얻을 수 있고, 바이어스 전력을 300 W 이상으로 한 경우에는 MTTF가 1.63 hr 이상으로 길어지는 것이 인지되었다. 또한, 도 11a에 도시된 바와 같이, 바이어스 전력이 300 W일 때의 CF막의 막 밀도는 약 1.50 g/cm3였다.
이들 결과에 의해, CF막의 막 밀도가 1.50 g/cm3이상인 경우에는 MTTF가 길어지고, Cu의 확산 방지성이 높아지기 때문에, 이러한 CF막을 절연막으로서 이용하는 것은 유효하다고 이해된다. 이와 같이 CF막의 막 밀도가 1.50 g/cm3이상인 경우에 MTTF가 길어지는 것은 CF막의 막 밀도가 커져 막이 치밀해지면, Cu가 빠져나가기 어려워지고, Cu의 확산 방지성이 높아지기 때문이라고 미루어 짐작된다.
또한, 본 발명의 반도체 장치에서는, Cu의 확산 방지성을 보다 크게 하기 위해서, 절연막인 CF막 속의 산소(O2)량(농도)을 3 원자%(atomic%) 이하로 하는 것이 바람직하다. 본 발명의 발명자들은 반도체 장치의 내압성을 향상시키기 위해서 CF막에 O2를 첨가하는 프로세스를 검토하고 있다. 그 결과, 전술한 ECR 플라즈마 장치에서 성막 프로세스중에 O2가스를 첨가함으로써, 얻어지는 CF막 속의 O2량을 제어할수 있고, 도 12a에 도시된 바와 같이, 첨가한 O2가스량이 많으면, 형성된 CF막 속의 O2량이 많아지는 것이 인지되었다.
여기서 성막 조건은 Ar 가스 150 sccm, C4F8가스 40 sccm, C2H4가스 30 sccm, 마이크로파 전력 2.7 kW, 바이어스 전력 1.5 kW로 하고, O2가스는 성막 가스 공급부(49)로부터 도입하였다. 그리고, 첨가한 O2가스의 양과 얻어진 CF막의 MTTF와의 관계를 조사한 결과, 도 12b에 도시된 결과를 얻을 수 있고, O2가스의 첨가량이 3 sccm 이하인 경우에는 MTTF가 1.90 hr 이상으로 길어지는 것이 인지되었다. 또한, 도 12a에 도시된 바와 같이, O2가스의 첨가량이 3 sccm일 때의 CF막 속의 O2량은 약 3 원자%였다.
이들 결과에 의해, CF막 속의 O2량이 3 원자% 이하인 경우에는 MTTF가 길어지고, Cu의 확산 방지성이 보다 높아지기 때문에, 이러한 CF막을 절연막으로서 이용하는 것은 유효하다고 이해된다.
이와 같이 CF막 속의 O2량이 3 원자% 이하인 경우에 MTTF가 길어지는 이유는 다음과 같이 생각할 수 있다. 즉, 성막 프로세스중에 O2를 첨가하면, 탄소간의 이중 결합(C=C)의 일부가 산소에 의해 절단되기 때문에 전류가 흐르기 어렵게 되어 MTTF가 길어진다. 그러나, CF막 속의 O2량이 지나치게 많아지면, 산소가 CuO를 형성하려고 CF막 속에 Cu를 인입해 버리고, 결과적으로 Cu가 CF막으로 확산되기 쉽게 되어버리는 것으로 미루어 짐작된다.
또한, 본 발명의 반도체 장치에서는, 절연막인 CF막의 경도 및 내열성을 크게 하는 관점에서는, 그 CF막 속에 질소(N2)를 첨가하는 것이 유효하지만, Cu의 확산 방지성의 관점에서는, CF막 속의 N2량(농도)을 3 원자% 이하로 억제하는 것이 바람직하다. 본 발명의 발명자들은 CF막의 경도 및 내열성을 향상시키기 위해서 CF막에 N2를 첨가하는 프로세스를 검토하고 있다. 그 결과, 전술한 ECR 플라즈마 장치에서, 성막 프로세스중에 N2가스를 첨가함으로써, 얻어지는 CF막 속의 N2량을 제어할 수 있고, 첨가한 N2가스량이 많으면 형성된 CF막 속의 N2량이 많아지는 것이 인지되었다(도 13a 참조).
여기서 성막 조건은 Ar 가스 150 sccm, C4F8가스 40 sccm, C2H4가스 30 sccm, 마이크로파 전력 2.7 kW, 바이어스 전력 1.5 kW로 하고, N2가스는 성막 가스 공급부(49)로부터 도입하였다. 한편, 첨가한 N2가스의 양과 얻어진 CF막의 MTTF와의 관계를 조사한 결과, 도 13b에 도시된 결과를 얻을 수 있고, N2가스의 첨가량이 2 sccm 이하인 경우에는 MTTF가 1.55 hr 이상으로 길어지는 것이 인지되었다. 또한, 도 13a에 도시된 바와 같이, N2가스의 첨가량이 2 sccm일 때의 CF막 속의 N2량은 약 3 원자%였다.
이들 결과에 의해, CF막 속의 N2량이 3 원자% 이하인 경우에는 MTTF가 길고,Cu의 확산 방지성이 높은 것이 이해된다. 또한, CF막 속의 N2량이 0 원자%인 경우에는 내열 온도가 450℃ 정도인 데 대하여, N2량이 3 원자%인 경우에는 내열 온도가 590℃ 정도였다. 또한, CF막 속의 N2량이 0 원자%인 경우에는 경도가 2.0 GPa 정도인 데 대하여, N2량이 3 원자%인 경우에는 경도가 2.8 GPa 정도였다(이 경도의 정의는 Journal of materials Research, vol. 7, Number 6, 1992에 따름). 이 때문에, N2를 첨가함으로써 내열성이나 경도가 큰 CN막이 일부에 형성되고, 전체로서 절연막의 내열성이나 경도를 크게 할 수 있으며, 이러한 절연막을 이용하는 것은 유효하다는 것이 인지되었다.
여기서, CF막 속의 N2량이 3 원자% 이하인 경우에 MTTF가 길어지는 것은 C=C 결합이 N으로 절단되어 -C-N이 되기 때문에 전류가 쉽게 흐르지 않게 되는 것으로 생각할 수 있다. 또한, CF막 속의 N2량이 지나치게 많아지게 되면 MTTF가 짧아지는 것은, 지나친 N2첨가로 -C-C-의 네트워크의 상당 부분의 결합이 억제되고, C의 댕글링 본드(dangling bond: 미결합부)가 증가함으로써, Cu-C와 같이 댕글링 본드가 Cu를 접근시키기 때문에, Cu가 CF막으로 확산되기 쉬워지기 때문이라고 미루어 짐작된다. 또, CN막은 CF막보다도 비유전율이 높고, CN막의 양이 많아지면 절연막 전체의 비유전율도 높아져 버리기 때문에, 이 점에서도 CF막 속의 N2의 양은 3 원자% 이하인 것이 바람직하다.
또한, 본 발명의 반도체 장치에서는, Cu의 확산 방지성을 향상시키기 위해서, 절연막인 CF막 속의 붕소(B)량(농도)을 10-3원자% 이상 1 원자% 이하로 하는 것이 바람직하다. 본 발명의 발명자들은 반도체 장치의 내압성을 향상시키기 위해서 CF막에 B를 첨가하는 프로세스를 검토하고 있다. 그 결과, 전술한 ECR 플라즈마 장치에 있어서, 성막 프로세스중에 BF3가스를 첨가함으로써, 얻어지는 CF막 속의 B의 양을 제어할 수 있고, 도 14a에 도시된 바와 같이, 첨가한 BF3가스량이 많으면 형성된 CF막 속의 B의 양이 많아지는 것이 인지되었다.
여기서 성막 조건은 Ar 가스 150 sccm, C4F8가스 40 sccm, C2H4가스 30 sccm, 마이크로파 전력 2.7 kW, 바이어스 전력 1.5 kW로 하고, BF3가스는 성막 가스 공급부(49)로부터 도입하였다. 그리고, BF3가스의 첨가량과 얻어진 CF막의 MTTF와의 관계를 조사한 결과, 도 14b에 도시된 결과를 얻을 수 있고, BF3가스의 첨가량이 10 sccm 이하인 경우, 특히 BF3가스의 첨가량이 0.2 sccm 이상 10 sccm 이하인 경우에 MTTF가 길어지는 것이 인지되었다. 또한, 도 14a에 도시된 바와 같이, N2가스의 첨가량이 10 sccm일 때의 CF막 속의 B의 양은 1 원자%, 같은 0.2 sccm일 때의 B의 양은 10-3원자%였다.
이들 결과에 의해 CF막 속의 B의 양이 1 원자% 이하인 경우, 특히 10-3원자% 이상 1 원자% 이하인 경우에는 MTTF가 2.35 hr 이상으로 길어지고, Cu의 확산 방지성이 보다 높아지기 때문에, 이러한 절연막을 이용하는 것은 유효하다고 이해된다.
이와 같이, CF막 속의 B의 양이 1 원자% 이하인 경우에 MTTF가 길어지는 이유는 다음과 같이 생각할 수 있다. 즉, CF막 속에 댕글링 본드를 지닌 C가 존재하면, 이 댕글링 본드에 의해 Cu가 전기적으로 인입되기 쉽고, 결과적으로 Cu가 CF막에 확산되기 쉬워진다. 그래서, CF막 속에 B를 첨가하면, 댕글링 본드를 지닌 C가 B와 결합하여 댕글링 본드의 양이 감소하고, 이 결과 Cu가 확산되기 어렵게 되어 MTTF가 길어진다. 한편, CF막 속의 B의 양이 지나치게 많아지게 되면 누설 전류가 많아지기 때문에, CF막이 도전성이 되어 MTTF가 짧아져 버리는 것으로 미루어 짐작된다.
또한, 이와 같이 B가 첨가된 CF막에 대해서 SIMS에 의해 C, F, Si, B, O의 양의 분석을 행하였다. 이 실험에서 이용한 샘플은 실리콘 기판상에 5000 Å 두께의 CF막을 성막한 것으로, CF막은 BF3가스를 1 sccm의 유량으로 첨가한 것(실시예 3)과 5 sccm의 유량으로 첨가한 것(실시예 4)으로 하였다. 또, CF막의 성막 조건은 Ar 가스 150 sccm, C4F8가스 40 sccm, C2H4가스 30 sccm, 마이크로파 전력 2.7 kW, 바이어스 전력 1.5 kW로 하였다.
이 결과를 실시예 3에 대해서 도 15a에 도시하고, 실시예 4에 대해서 도 15b에 도시한다. 이들 도면 중, 횡축은 샘플의 깊이(단위 μm)를 나타내고, 종축은 Cu 등의 이온의 수(카운트수)를 도시하고 있다. 이 결과에 의해, 실시예 3보다도 실시예 4쪽이 CF막 속의 B의 양이 많고, CB 결합이 많게 형성되어 있는 것이 인지되며, 이것에 의해 실시예 4쪽이 MTTF가 길어지는 것이 이해되었다.
이상에 있어서, 본 발명의 반도체 장치는 도 16과 같이 구성하여도 좋다. 이 장치에서는, 도 16 중, 81∼84는 CF막으로 이루어진 층간 절연막, 85, 86은 Cu 배선층으로서, Cu 배선층(85, 86) 사이를 접속하는 접속선도 Cu층(87, 88)에 의해 형성되어 있다. 또, 도 16 중, 89는 CF막(81∼84)과 Cu 배선층(85∼88) 사이 등에 형성된 밀착층이다. 또한, 본 발명의 반도체 장치에서는 CF막과 Cu 배선층을 밀착시키는 수법이 있으면, 밀착층은 설치하지 않아도 좋다.
또한, 본 발명의 반도체 장치의 제조 방법에서는, 전술한 H2의 플라즈마 조사는 예컨대 도 5에 도시된 ECR 플라즈마 장치 등으로 행하도록 하여도 좋다. 또한, Ti층은 CVD(Chemical Vapor Deposition) 등에 의해 성막하여도 좋다. 이 경우, 성막 가스로서 TiC14가스와 H2가스를 이용함으로써, TiCl4+H2→Ti+HCl의 화학 반응에 의해 CF막의 표면에 Ti층이 형성된다.

Claims (9)

  1. 삭제
  2. 기판과,
    상기 기판상에 형성된 불소 첨가 카본막으로 이루어진 절연막과,
    상기 절연막 위에 형성된 구리로 이루어진 배선층과,
    상기 배선층이 절연막으로부터 박리하는 것을 방지하기 위해 절연막과 배선층 사이에 형성된 밀착층을 구비하고,
    상기 절연막의 표면에는 수소 플라즈마가 조사되며, 상기 밀착층은 금속층과, 탄소 및 상기 금속을 함유한 화합물을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제2항에 있어서, 상기 금속층은 티탄, 몰리브덴, 크롬, 코발트, 탄탈, 니오브, 지르코늄 중 어느 하나에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항 또는 제4항에 있어서, 상기 절연막은 비정질인 것을 특징으로 하는 반도체 장치.
  6. 제2항 또는 제4항에 있어서, 상기 절연막은 막 밀도가 1.50 g/cm3이상인 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제4항에 있어서, 상기 절연막은 막 속에 함유된 산소의 농도가 3 원자% 이하인 것을 특징으로 하는 반도체 장치.
  8. 제2항 또는 제4항에 있어서, 상기 절연막은 막 속에 함유된 질소의 농도가 3 원자% 이하인 것을 특징으로 하는 반도체 장치.
  9. 제2항 또는 제4항에 있어서, 상기 절연막은 막 속에 함유된 붕소의 농도가 10-3원자% 이상 1 원자% 이하인 것을 특징으로 하는 반도체 장치.
KR10-2000-7012346A 1998-05-07 1999-05-06 반도체 장치 KR100397314B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP14058498A JP4355039B2 (ja) 1998-05-07 1998-05-07 半導体装置及び半導体装置の製造方法
JP98-140584 1998-05-07

Publications (2)

Publication Number Publication Date
KR20010043347A KR20010043347A (ko) 2001-05-25
KR100397314B1 true KR100397314B1 (ko) 2003-09-06

Family

ID=15272098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7012346A KR100397314B1 (ko) 1998-05-07 1999-05-06 반도체 장치

Country Status (7)

Country Link
US (1) US6720659B1 (ko)
EP (1) EP1077486B1 (ko)
JP (1) JP4355039B2 (ko)
KR (1) KR100397314B1 (ko)
IL (1) IL139532A0 (ko)
TW (1) TW403942B (ko)
WO (1) WO1999057760A1 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6303423B1 (en) 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US8178435B2 (en) * 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
JP2001044202A (ja) 1999-07-30 2001-02-16 Nec Corp 半導体装置及びその製造方法
US6759275B1 (en) * 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
DE10241154A1 (de) 2002-09-05 2004-03-11 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Zwischenmaterialien und zugehörige Komponenten
JP4413556B2 (ja) 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
US7776736B2 (en) 2004-05-11 2010-08-17 Tokyo Electron Limited Substrate for electronic device capable of suppressing fluorine atoms exposed at the surface of insulating film from reacting with water and method for processing same
JP4555143B2 (ja) * 2004-05-11 2010-09-29 東京エレクトロン株式会社 基板の処理方法
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
TWI320219B (en) 2005-07-22 2010-02-01 Method for forming a double embossing structure
JP5194393B2 (ja) * 2006-06-23 2013-05-08 東京エレクトロン株式会社 半導体装置の製造方法
JP4740071B2 (ja) * 2006-08-31 2011-08-03 株式会社東芝 半導体装置
US7585758B2 (en) * 2006-11-06 2009-09-08 International Business Machines Corporation Interconnect layers without electromigration
WO2008056748A1 (en) * 2006-11-09 2008-05-15 National University Corporation Tohoku University Interlayer insulating film, wiring structure, electronic device and method for manufacturing the interlayer insulating film, the wiring structure and the electronic device
JP5261964B2 (ja) * 2007-04-10 2013-08-14 東京エレクトロン株式会社 半導体装置の製造方法
US7902641B2 (en) * 2008-07-24 2011-03-08 Tokyo Electron Limited Semiconductor device and manufacturing method therefor
TWI510665B (zh) * 2009-02-17 2015-12-01 Tokyo Electron Ltd 使用電漿反應製程來形成氟碳化物層的方法
JP2009295992A (ja) * 2009-07-29 2009-12-17 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置
JP2015195282A (ja) 2014-03-31 2015-11-05 東京エレクトロン株式会社 成膜方法、半導体製造方法及び半導体装置
JP7200436B1 (ja) * 2021-05-18 2023-01-06 キヤノンアネルバ株式会社 積層体及び積層体の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985750A (en) * 1986-09-17 1991-01-15 Fujitsu Limited Semiconductor device using copper metallization
JPH09246242A (ja) * 1996-03-07 1997-09-19 Nec Corp 半導体装置及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4960751A (en) * 1987-04-01 1990-10-02 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting multilayered structure and manufacturing method for same
JPH0574960A (ja) * 1991-03-25 1993-03-26 Fujitsu Ltd 半導体装置の製造方法
JPH05234987A (ja) * 1992-02-24 1993-09-10 Fujitsu Ltd フッ素樹脂膜の形成方法
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
JP2748879B2 (ja) * 1995-02-23 1998-05-13 日本電気株式会社 フッ素化非晶質炭素膜材料の製造方法
US5942328A (en) * 1996-02-29 1999-08-24 International Business Machines Corporation Low dielectric constant amorphous fluorinated carbon and method of preparation
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
JPH10335461A (ja) * 1997-04-02 1998-12-18 Nec Corp 半導体装置及び半導体装置の製造方法
KR100295380B1 (ko) * 1997-04-02 2001-08-07 가네꼬 히사시 층간절연물질로서저유전율의비정질탄소불화물막을가질수있는반도체장치및그제조방법
JP3031301B2 (ja) * 1997-06-25 2000-04-10 日本電気株式会社 銅配線構造およびその製造方法
US6296780B1 (en) * 1997-12-08 2001-10-02 Applied Materials Inc. System and method for etching organic anti-reflective coating from a substrate
US6159862A (en) * 1997-12-27 2000-12-12 Tokyo Electron Ltd. Semiconductor processing method and system using C5 F8
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985750A (en) * 1986-09-17 1991-01-15 Fujitsu Limited Semiconductor device using copper metallization
JPH09246242A (ja) * 1996-03-07 1997-09-19 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TW403942B (en) 2000-09-01
IL139532A0 (en) 2001-11-25
EP1077486B1 (en) 2011-08-03
US6720659B1 (en) 2004-04-13
JP4355039B2 (ja) 2009-10-28
WO1999057760A1 (fr) 1999-11-11
EP1077486A1 (en) 2001-02-21
EP1077486A4 (en) 2003-08-13
JPH11330075A (ja) 1999-11-30
KR20010043347A (ko) 2001-05-25

Similar Documents

Publication Publication Date Title
KR100397314B1 (ko) 반도체 장치
US6593660B2 (en) Plasma treatment to enhance inorganic dielectric adhesion to copper
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US6150270A (en) Method for forming barrier layer for copper metallization
US6436825B1 (en) Method of copper barrier layer formation
US7595269B2 (en) Semiconductor device comprising a copper alloy as a barrier layer in a copper metallization layer
KR100652334B1 (ko) 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법
KR20080100153A (ko) 낮은 Ｋ 금속간 유전체 및 에칭 스톱과의 통합을 위한 무전해 Ｃｏ 합금막 상에서의 산화를 감소시키고 접착력을 강화시키는 방법
US6569756B1 (en) Method for manufacturing a semiconductor device
KR100379308B1 (ko) 불소 첨가 탄소막으로 이루어지는 절연막을 구비하는반도체 디바이스 및 그 제조 방법
US20050277292A1 (en) Method for fabricating low resistivity barrier for copper interconnect
US7223692B2 (en) Multi-level semiconductor device with capping layer for improved adhesion
EP0192646B1 (en) Diffusion barrier layer for integrated-circuit devices
KR100443628B1 (ko) 반도체 장치 및 그 제조 방법
JP2705621B2 (ja) 半導体装置の製造方法
JP3322651B2 (ja) 半導体装置の製造方法
JP3998937B2 (ja) 銅金属化プロセスにおけるＴａＣＮバリア層の製造方法
JP2000124310A (ja) 半導体装置およびその製造方法
KR100370781B1 (ko) 반도체소자의금속배선제조방법
US20230045140A1 (en) Barrier Schemes for Metallization Using Manganese and Graphene
KR100424389B1 (ko) 반도체 장치의 콘택/비아 제조방법
KR100452042B1 (ko) 반도체 소자의 구리배선 형성 방법
KR20020089777A (ko) 반도체 소자의 구리배선 형성방법
Ohto et al. Method for manufacturing a semiconductor device having a multi-layered insulating structure of SiOCH layers and an SiO 2 layer
JPH06163541A (ja) 集積回路装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee