KR100392900B1 - 적층저유전상수기술 - Google Patents

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Abstract

본 발명의 적층 유전체 구조는 상기 제 1 금속 배선층(12)에서 금속배선들 사이의 갭을 채워주는 유기성 SOG 층(18)과; 상기 제 2 금속 배선층(28)를 지지하기 위해 표면을 평평하게 만들어 주는 무기성 SOG 층(26); 상기 무기성 SOG 층(26)과 상기 유기성 SOG 층(18)을 분리시켜 주는 화학기상증착 산화층(20)으로 구성이 된 것을 특징으로 하여, 반도체 소자내에서 제 1 금속 배선층을 서로 분리시켜 주고, 제 2 금속 배선층(28)과 상기 제 2 금속 배선층을 서로 분리시키며, 상기 제 1 금속 배선층(12)과 전기적으로 접속시키기 위한 제 2 금속층(28)이 그의(12) 상부를 덮어씌우고 있다. 이와 같이 본 발명에 따른 다층 구조로 이루어진 유전체 구조는, 수직방향으로는 3.36에서 3.46, 수평방향으로는 3.2에 이르는 정전 용량을 가지고 있다. 이것은 종래의 1개층을 구비한 유전층에 비해 10 내지 15% 이상 감소한 것이다.

Description

적층 저 유전 상수 기술
제 1 도는 본 발명에 따른 적층 유전체 구조의 단면도를 나타내는 것으로, 제 2의 금속 배선층 하부의 반도체 소자의 구조를 도시한 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기관 12: 제 1 금속 배선층
14: 유전영역 16: 제 1 화학기상증착 산화물층(제 1 PECVD층)
18: 유기성 SOG층 20: 제 2 산화실리콘층
22: 제 1 무기성 SOG층 24: 제 3 산화실리콘층
26: 제 2 무기성 SOG층 28: 제 2 금속 배선층
본 발명은 반도체 기술에 사용되는 금속배선에 관한 것으로, 특히 정전 용량이 감소된 서브-마이크로미터 금속배선에 관한 것이다.
반도체 기술은 지난 30년 동안 알루미늄-실리콘 이산화물에 기초한 시스템에 의존해 왔다. 새로운 기술에 대한 요구가 계속해서 증가함으로 인해서, 상기 시스템은 미래의 요구에 부응해가기가 부적절한 것 같다. 저 유전 상수 기술은 최상의 원료로 공기를 사용하는데, 알루미늄을 기초로 하는 기술에 생명을 불어넣는 방법으로 제안이 되어 온 바이다. 일부에서는 반도체 시스템을, 알루미늄을 기초로 한데서 구리를 기초로 한 시스템으로 전환하자는 제의도 해왔다.
그렇게 제안이 된 해결책들이 컴퓨터 모델을 제작하는데 혹은 이론상에도 효과적으로 쓰이고 있다. 여기서는 반도체 기술의 실용적인 면에 초점을 두고자 하며, 그 주요 논점은 마케팅 할 시간, 이행비용, 그리고 투자 비용 등이다.
오락과 정보 산업으로 인해서, 집적회로 설계자와 제조자들에게는 반도체 기술을 향상시키고자 하는 요구가 일층 증가하고 있다. 반도체 산업에 있어서 견인 역할을 하는 알루미늄-실리콘 이산화물 시스템은 이제 이러한 엄격한 요구를 부응하는데 한계가 온 것 같다. 이용자들은 더 높은 품질의 반도체 기술과 더 높은 신뢰성을 기대하고 있는 실정이다. 하기 표 1에 나타난, 다양한 시스템을 이용한 기술을 요약한 것에 기초하여 살펴보면, 반도체 기술을 운용하는데 있어서 기본적인 알루미늄-실리콘 시스템에서 벗어나는 것이 우선 중요하다는 것은 분명히 알 수 있다.
[표 1]
이제까지 제안된 시스템 중에는, 공기의 상대적 유전상수가 1이기 때문에, 에어갭(air-gab)을 이용한 금속화 시스템이 최상의 시스템으로 꼽히고 있으며 이 시스템은 가장 최적의 RC 지연값을 성취할 수 있는 것이다. 그러나, 이 시스템은 제작하는데 어려움이 있으며, 고품질을 보장하기가 어렵다.
최적의 RC 지연값을 유지하기 위해서는 정전용량을 줄일 필요가 있다. 그러나, 금속배선들 사이에 있는 공간을 줄이면, 결과적으로 정전용량이 증가하게 된다. 그래서, 최적의 RC 지연값을 유지하면서, 서브 마이크로미터 금속배선을 제조할 수 있는 방안이 요구되고 있다.
본 발명에 따른 적층 유전체 구조에는, 반도체 소자에서 제 1 금속 배선층은 서로 분리되어 있고, 상기 제 1 금속 배선층들과 전기적으로 연결되는 제 2 금속 배선층들 역시 상기 제 1 금속 배선층들과 분리되어 있다.
이러한 상기 적층 유전체 구조는:
(a) 제 1 금속 배선층들 사이의 공간(gab)을 채워주는 유기성 스핀온 글래스(spin-on-glass: SOG)로 구성된 1개의 층;
(b) 제 2 금속 배선층을 지지하도록 평탄화를 제공하는 무기성 SOG 물질로 구성된 1개의 층; 및
(c) 상기 유기성 SOG 물질과 무기성 SOG 물질을 분리시켜주는 화학기상증착(CVD) 산화물로 구성된 1개의 층으로 구성이 되어 있다.
상기 유기/무기 SOG 물질로 이루어진 다층 구조가 부분적 혹은 전체적으로 평탄화를 이루는데 사용되는 경우, 상기 다층 구조를 분리하도록 CVD층이 증착되어구조적 지지를 제공한다.
상기 다층 구조로 이루어진 유전체 구조는, 수직방향으로는 3.36에서 3.46. 수평방향으로는 3.2에 이르는 정전용량을 가지고 있다. 이것은 종래의 1개층을 구비한 유전층에 비해 10 내지 15% 이상 감소한 것이다.
이하, 본 발명의 다른 목적, 특징, 그리고 장점은 다음에 나오는 상세한 설명과 도면을 참고로 하여 보다 상세히 설명하기로 한다.
본 발명의 바람직한 실시예에 대해서 이제부터 상세히 설명하고, 다른 실시예 또한 간단히 설명하기로 한다.
본 발명에 따르면, 유기성 및 무기성 SOG 물질은 반도체 소자를 제조하는 과정에서 CVD 산화물과 같이 사용된다. 유기성 SOG는, 현재 얼라이드 111(Allied 111)과 같이, 반도체 소자 생산에 사용되고 있는, 기본적으로는 폴리실록산 (polysiloxane)과 같은 성질을 가진 물질이다. 그러나, 반도체 소자 제조 과정에서는 폴리실록산의 종류중 어느 것이라도 사용할 수 있다. 그러나 상기 얼라이드 111(Allied 111)과 같은, 종래에 사용되던 물질은, 모두 비교적 높은 유전상수를 갖는 물질이다.
얼라이드 케미컬(Allied Chemical)사와 히타치 케미컬(Hitachi Chemical)사에서 생산되는 더 새로운 형태의 유기성 실록산 SOG는 비교적 저 유전 상수(약 2.6)를 갖고 있다. 이러한 새로운 물질은 실세스퀴녹센(silsesquioxance)이라고 불리고, 상기 얼라이드 케미컬사에서 생산되는 물질의 명칭은 XT-15이고, 상기 히타치 케미컬사에서 생산되는 물질의 명칭은 HSG-2209S-R7이다. 상기 실세스퀴녹센은종래의 유기성 SOG보다 고농도의 탄소를 얻기 위하여, 메틸, 에틸, 부틸, 또는 다른 알킬 등의 기능성을 갖고 있다. 따라서 상기 고농도의 탄소 때문에, 비아(via)를 형성할 때 감광막을 제거하는데 사용이 되는 산소 플라즈마(O2plasma)가 상기 탄소를 산화시키고 알루미늄을 함유한 금속배선들을 단선시키므로, 상기 물질들은 상기 비아가 열려있는 동안에는 노출되어서는 안된다. 즉, 상기 물질이 상기 비아가 열려있을 때 노출이 된다면 아주 세심한 주의가 필요하다. 만약, 부주의하면, 비아가 오염이 될 수도 있다. 한편으로, 상기 새로운 물질들은 갭을 메꾸는 성질들을 갖고 있어서, 금속들 사이의 공간을 채우는 역할을 할 수 있다.
상기 SOG 물질의 에치백(etch-back)은 경화 후에 어느 표면에도 그 SOG 물질이 남아있지 않도록 하기 위하여 필요한 것이다. 상기 에치백은 상기 경화후예 증착된 화학물질을 매우 간단히 제거하기 위해서 사용된다. 상기 SOG 물질은 그 고유 성질로 인해서, 주로 고 영역보다는 저영역에 더 두껍게 쌓이는 경향이 있다. 그 결과, 에치백은 고영역의 표면에 남아있는 SOG 만을 제거하게 되고, 저영역의 물질은 아주 소량만 제거하게 된다.
실리콘을 많이 함유하고 있는 산화실리콘층(SiO2)으로 구성이 되어 있는 라이너(liner)는 일반적으로 반도체 소자에서 습기를 제거하기 위해서 필요로 하는 것이다. 이러한 라이너는 웨이퍼 전면에 블랭킷 증착(blanket-deposited)되어서 습기를 막아주는 방패 역할을 한다. 상기 라이너는 화학기상 증착된 산화물이고, 일반적으로 플라즈마 강화 화학기상 증착(PECVD)층이며 두께는 1,000Å이다.
한편, CVD 산화물 라이너에 전자 사이클로트론 공명(electron cyclotron resonance; ECR)에 의해서 화합물이 증착 될 경우에 그 두께는 단지 500Å이면 충분하다.
상기 두 종류의 CVD 산화물이 주로 사용되고 있지만, 여기서는 주로 PECVD 산화물에 대해서 중점적으로 논하기로 한다. 그런, ECR CVD 산화물에도 동일한 상황이 적용될 수 있다.
상기 실리콘을 많이 함유하고 있는 산화실리콘층은, 그 굴절률에 기초해서 설명하면, 순수 산화실리콘(SiO2)과 차이가 있다. 상기 순수 산화실리콘은 그 굴절률이 약 1.4 내지 1.5이고, 품질이 좋고 신뢰할만한 SOG 층의 굴절률은 1.6 이상이어야 한다. 그러기 위해서는 상기 산화실리콘층에 실리콘이 더 많이 함유되어야 한다. 그러므로, 실리콘이 충분히 있는가 하는 것은 상기 산화실리콘층의 굴절률을 측정함으로써 알 수 있다.
비아의 형성은 상기 유기성 SOG 물질을 식각하여 이루어지는 것이 아니라 비아에 상기 물질을 노출시키기만 하면 된다. PECVD 증착 산화물, 즉 두께가 얇은 CVD 산화물은 금속 공간들 사이에 있는 층을 밀봉하는데 사용된다. 일반적인 제조법으로는, "Jacob D. Haskell"에게 특허가 나고 동일인에게 양도가 된 일련의 미국 특허 제 4,974,055 호, 4,977,108 호, 5,028,555 호, 5,055,427 호, 4,057,902 호 그리고 5,081,516 호에 기술이 되어 있다. 본 발명에 따르면, 얇은 산화실리콘 라이너가 사용되고 실록산으로 구성된 SOG가 금속 공간들 사이에 사용되는 경우에는,평균 유전 상수가 약 2.2이다.
한편, 무기성 SOG는 층간 유전체들을 평탄화하는데 사용된다. 이러한 무기성 SOG 물질에는 규산염(silicate)과 수소 실세스퀴녹센이 있다. 상기 물질은 다우코닝(Dow Corning)사의 "플로우블 옥사이드(Flowable Oxide)" 혹은 도쿄 오카 타입 7(Tokyo Oka type 7)과 성질이 동일한 것이고, 상기 물질들은 비-에치백 타입의 SOG이다. 상기 무기성 SOG의 유전상수는 약 3.2이고 최대 회전양은 토포그라피 웨이퍼(topography wafer)상에서는 6,000Å인데 이것은 웨이퍼가 압력으로 분쇄되는 것(stress cracking)을 피하기 위함이다. 상기 무기성 SOG 층들은 본래 장력이 있고, 유기성과 무기성을 합하여 SOG 전체 두께는 약 1㎛를 초과해서는 안된다. 그리고 상기 유기성 및 무기성 SOG층 사이에 있는 PECVD 층은 압력을 완화하기 위한 역할을 한다.
무기성 SOG 물질의 특성은 다음과 같다. 상기 물질은 저영역으로 흘러가려는 경향이 있어서 고영역에는 남아있는 물질이 거의 없다. 예외적으로 큰 금속 패드 영역(미도시)에서는 그렇지 않은 경우도 있다. 1개의 층이 형성된 후에는 또 다른 PECVD 산화물이 증착되어서 무기성 SOG 층을 밀봉하게 되어서 습기를 제거하는 역할을 한다. 제 2 무기성 SOG 층 및 PEVCD 막이 다시 형성이 되어 적당한 두께의 층간 유전막을 형성하게 되고, 결과적으로, 종래 단일층 유전 물질에 비해서 낮은 유전상수를 가지게 되는 층간 절연구조를 구비하게 된다.
제 1 도는 본 발명의 완성된 구조를 보여주는 것이다. 실리콘 기판(10)은 유전영역(14)에 의해서 분리된 복수개의 금속배선(12)으로 구성이 되어 있는 제 1 배선층을 지지하고 있다. 상기 금속배선(12)은 반도체 기판(10)의 불순물 영역(도시되지 않았음)과 접촉하고 있다. 일반적으로 알루미늄이나 실리콘이 주입된 알루미늄, 티타늄, 혹은 구리 등으로 구성이 되어 있는 상기 금속배선(12)들을 한정하고 형성한 후에는, 노출이 되어 있는 모든 영역을 실리콘 산화물로 구성된 제 1 PECVD 층(16)으로 먼저 코팅한다. 상기 산화실리콘층(16)은 상기 금속배선들(12)과 그 금속배선의 측면과 상면 사이에 있는 유전 영역(14)의 저면을 코팅하고 있는 형상이 된다(즉, 상기 실리콘 기판(10)을 코팅하는 것과 같음).
이후, 유기성 SOG 층(18)이 형성되고, 이 층은 상기 배선들(12) 사이에 있는 유전영역(14)을 부분적으로 채우고 있다. 제 2 PECVD 산화실리콘층(20)이 상기 PECVD로 코팅된 금속배선들(12)과 상기 유기성 SOG 층(18)위에 블랭킷 증착된다. 그 다음으로, 제 1 무기성 SOG 층(22)이 상기 제 2 PECVD 산화층(20) 위에 블랭킷 증착되고, 제 3 PECVD 산화실리콘층(24)은 상기 제 1 무기성 SOG 층(22)에 증착된다. 상기 제 3 PECVD 층(24)위에는 제 2 무기성 SOG 층(26)의 상부표면이 평탄하게 블랭킷 증착된다.
이어, 제 2 배선층(28)이 상기 제 2 무기성 SOG 층(26)위에 형성되고 패턴화되어, 상기 제 1 금속 배선층(12)위를 전체적으로 덮는다.
본 발명을 실용화시키는 데 있어서 유용한 역할을 하는 전형적인 에치백 상태는 약 1:1의 최적 비율로 이루어지는 종래 산화물 식각 공정, 즉, 산화물 라이너 층과 동일 비율로 상기 SOG 층을 식각하는 에칭 공정을 포함하고 있다. 좀 더 평평하게 조절하기 위해서 약간 빠른 산화물 식각 비율로 에칭을 시키기도 한다. 일반적으로 이에 사용되는 화합물은 CF4, CHF3, Ar 그리고 O2등이다. 에칭백의 양은, SOG가 비아홀 영역에 노출이 되지 않도록 하기 위해서, 고영역에서 상기 SOG를 제거하도록 적절히 조절하면 된다.
상기 유전상수는 상기 토포그라피의 함수이고 수직방향으로는 3.36에서 3.46에 이르고 수평방향으로는 약 3.2이다. 그러므로 종래 기술의 수치에 비해서 10 내지 15%가 감소한 것이다.
본 발명의 기술에는 새로운 설비가 필요 없으며 필요한 재료는 공지되어 있다.
본 발명의 공정은 현존하는 것 중 가장 이용하기 쉬운 저 유전 상수를 가진 재료들을 사용하고, 그 재료들의 특성에 따라 각자 사용이 된다. 그러므로, 이러한 공정을 집적화시키는 것은, 적층형 유전 구조를 형성하는 데 필요한 단계를 추가해야 하므로 다소 어렵다. 반면에 상기 재료들은 그것의 능력을 넘어서 채택하지는 않으므로 비교적 낮은 유전상수를 가지는 구조가 구현이 된다.
서브-0.5 마이크로미터 반도체 기술에 적층형 저유전체를 개발함으로써 실리콘 공정에서 그 용도를 찾아 볼 수 있다.
본 발명의 바람직한 실시예에 대한 상기 기술내용은 단지 예시 및 설명을 위한 목적으로 제시된 것이다. 상기 설명은 본 발명을 오직 이에만 제한하고자 하는 것이 아니며, 이 기술에 숙달된 자이면 각종 변형 및 수정이 가능함을 알 수 있을 것이다. 본 발명은 MOS나 바이폴러 제조공정에서 사용될 수도 있다. 이와 비슷하게, 위에 기술한 어떤 공정 단계도 동일한 결과를 얻도록 다른 공정으로 대체될 수도 있다. 상기 실시예는 본 발명의 원리와 그것의 실용적인 응용을 가장 잘 설명하기위해 선정된 것으로써, 이 기술에 숙달된 자이면 본 발명을 잘 이해함으로써 다양한 실시예와 변형예를 꾀할 수 있을 것이다. 발명의 범위는 다음의 특허청구범위 및 이의 균등범위로 한정된다.

Claims (9)

  1. 반도체 소자내에서 제 1 금속 배선층(12)들을 서로 분리시키고, 그리고 상기 제 1 금속 배선층(12)과 전기적 접속이 이루어지도록 하기 위해 상기 제 1 금속 배선층(12)을 덮는 제 2 금속 배선층(28)을 상기 제 1 금속 배선층(12)으로부터 분리시키는 적층 유전체 구조로서,
    상기 제 1의 금속 배선층(12) 사이의 갭을 채우는 유기성 SOG 층(18)과;
    상기 제 2의 금속 배선층(28)을 지지하기 위해 평탄화를 제공하는 무기성 SOG 층(26)과; 그리고
    실리콘 비율이 큰 실리콘 이산화물로 구성되며, 상기 무기성 SOG 층(26)과 상기 유기성 SOG 층(18)을 분리시키는 화학기상증착 산화층(20)을 포함하는 것을 특징으로 하는 적층 유전체 구조.
  2. 제 1 항에 있어서, 상기 유기성 SOG 층(18)은 고탄소 함유 실록산으로 이루어진 것을 특징으로 하는 적층 유전체 구조.
  3. 제 2 항에 있어서, 상기 유기성 SOG층(18)은 상기 제 1 금속 배선층(12)의 두께의 1/2 정도의 두께를 가지는 것을 특징으로 하는 적층 유전체 구조.
  4. 제 1 항에 있어서, 상기 무기성 SOG층(26)은 규산염이나 수소 실세스퀴녹센으로 이루어진 것을 특징으로 하는 적층 유전체 구조.
  5. 제 4 항에 있어서, 상기 무기성 SOG층(26)의 두께는 약 6,000Å 미만으로된 것을 특징으로 하는 적층 유전체 구조.
  6. 제 1 항에 있어서, 상기 화학기상증착 산화층(20)은 약 500 내지 1,000Å의 두께를 가지는 것을 특징으로 하는 적층 유전체 구조.
  7. 제 1 항에 있어서, 상기 적층형 유전 구조는,
    상기 제 1 금속 배선층(12)의 노출된 금속 표면과 반도체 기판의 노출된 표면을 코팅하여 산화물로 코팅된 금속배선들(12)을 형성하는 플라즈마가 강화된 제 1 화학기상증착 산화물층(16);
    상기 금속배선들 사이의 공간을 부분적으로 채우고 상기 산화물이 코팅된 금속배선들(12)의 상면은 노출되게 두는 유기성 SOG층(18);
    상기 산화 코팅된 금속 배선층(12)의 상면과 상기 유기성 SOG층(18)의 상면에 위치한 플라즈마가 강화된 제 2 화학기상증착층(20);
    상기 플라즈마가 강화된 제 2 화학기상증착 산화층(20)을 코팅하는 제 1 무기성 SOG층(22);
    상기 제 1 무기성 SOG층(22)을 코팅하는 플라즈마가 강화된 제 3 화학기상 증착 산화층(24);
    상기 플라즈마가 강화된 제 3 화학기상증착 산화층(24)을 코팅하는 제 2 무기성 평면 SOG층(26); 그리고
    상기 제 2 무기성 SOG층(26)의 상면에 위치한 제 2 층의 금속 배선층(28)으로 구성된 것을 특징으로 하는 적층 유전체 구조.
  8. 제 1 금속 배선층(12)들이 서로 분리되고, 그리고 유전물질에 의해 상기 제 1 금속 배선층(12)과 전기적 접속이 이루어지도록 상기 제 1 금속 배선층(12)을 덮는 제 2 금속 배선층(28)으로부터 분리된 구성을 갖는 제 1항의 반도체 소자에서 상기 제 1층 금속 배선층(12) 사이에서의 정전 용량을 줄일 수 있는 적층 유전체 구조 제조 공정에 있어서,
    상기 제 1 금속 배선층(12)에서 금속배선들 간의 갭을 채워주는 유기성 SOG 층(18)을 형성하는 단계와;
    상기 유기성 SOG 층(18)위에 실리콘 비율이 큰 실리콘 이산화물로 구성된 화학기상증착 산화층(20)을 형성하는 단계와; 그리고
    제 2 금속 배선층(28)을 지지하기 위한 평탄화를 제공하도록 상기 산화층(20)위에 무기성 SOG 층(26)을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 유전체 구조 제조 공정.
  9. 제 8 항에 있어서, 상기 제 1 금속 배선층(12)의 노출된 금속 표면과 노출된 반도체 기판(10) 표면에, 산화 코팅된 금속 배선층(12)을 형성하기 위하여, 상기플라즈마가 강화된 화학기상증착 산화층(16)을 형성하는 공정;
    상기 제 1 금속배선(12)들 사이를 부분적으로 채워주고 상기 산화 코팅된 금속배선들의 상면을 노출시켜 두는 유기성 SOG층(18)을 형성하는 공정;
    상기 산화 코팅된 금속배선들(12)의 상면과 상기 유기성 SOG층(18)의 상면에 플라즈마가 강화된 제 2 화학기상증착 산화층(20)을 형성하는 공정;
    상기 플라즈마가 강화된 제 2 화학기상증착 산화층(20) 위에 제 1 무기성 SOG층(22)을 형성하는 공정;
    상기 제 1 무기성 SOG층(22) 위에 플라즈마 강화 제 3 화학기상증착 산화층(24)을 형성하는 공정;
    상기 플라즈마가 강화된 제 3 화학기상증착 산화층(24) 위에 표면이 평평하게 형성된 제 2 무기성 SOG층(26)을 형성하는 공정; 그리고
    상기 제 2 무기성 SOG층(26)의 상면에 제 2 금속 배선층(28)을 형성하는 공정으로 구성된 것을 특징으로 하는 제조방법.
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