KR100373569B1 - 반도체장치 - Google Patents

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KR100373569B1
KR100373569B1 KR10-1998-0006937A KR19980006937A KR100373569B1 KR 100373569 B1 KR100373569 B1 KR 100373569B1 KR 19980006937 A KR19980006937 A KR 19980006937A KR 100373569 B1 KR100373569 B1 KR 100373569B1
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다까히로 오까
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

본 발명의 반도체 장치는 패키징(packaging)용 솔더 볼(solder ball)이, 리드(lead)의 굴곡이 생김으로써 증가된 핀의 레이아웃에 일치하도록 하는 것이 쉽지 않았고, 패키지 수지로부터의 리드 전극의 돌출이 사이즈의 감소에 불이익을 초래하였던, 종래의 리드 프레임형 반도체 장치에서의 고유한 결점을 배제하기 위하여 패키지로부터 돌출된 리드(lead) 상에 고정되어 설계된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자가 합성수지로 밀봉된 수지밀봉형 반도체 장치에 대한 것이다.
일반적으로, 수지밀봉형의 반도체 장치는 반도체 소자가 수지로 밀봉된 유리 에폭시 등으로 구성된 기판상에 탑재되는 BGA(Ball Grid Array)형으로 알려진 패키지형과 반도체 소자가 수지로 밀봉된 리드 프레임 상에 탑재되는 패키지형으로 분류된다.
도 11은 BGA형으로 알려진 반도체 장치의 측면 구조를 보여준다.
도시된 BGA형 반도체 장치에서, 반도체 소자(31)는 유리 에폭시 등으로 구성된 기판(30)상에 탑재되고, 내부 리드에 해당하는 소정의 패턴(32)은 소자가 탑재된 기판의 표면(도 11의 상부 표면)상에 형성된다. 또한, 복수의 전극(33)은 반도체 소자(31)상에 형성되고, 금속 와이어(34)를 통하여 그에 해당하는 반도체 소자(31)상에 형성된다. 또한, 금속 와이어(34)를 포함하는 반도체 소자(31)의테두리 영역은 패키지 수지(35)와 통합적으로 밀봉된다.
한편, 외부 리드에 해당하는 패턴(36)은 소자 탑재된 표면의 반대편 표면(도 11의 하부 표면)상에 형성되고, 기판(30)을 관통하는 관통 홀(37)을 통하여 상술한 패턴(32)에 전기적으로 접속된다. 더구나, 솔더 볼(38)은 본딩 물질(37)을 사용하여 각각의 패턴(36)의 표면에 고정된다. 이러한 솔더 볼(38)은 반도체 장치를 도시되지 않은 회로 기판등에 탑재할 때 외부와의 접속을 위한 전극 부재로서 역할을 하고, 기판(30)의 패키징 표면(도 11의 하부 표면)상에 그리드 형 모양으로 배열된다.
부수적으로, 이 BGA형 반도체 장치에서 고속 동작주파수에서의 고속 프로세스를 위한 반도체 소자(31)의 탑재시, 이 신호라인상의 래디에이션(radiation)의 노이즈에 기인하는 전기적 신호의 전송지연을 배제하기 위하여 다층 구조로 설계된 기판(30)을 포함하는 전원공급장치로부터 접지를 분리하는 방법이 채택된다.
이와는 대조적으로, 리드 프레임을 채택하는 반도체 장치는 도 12에 도시된 단면 구조를 가진다.
도시된 리드 프레임형의 반도체 장치에 있어서, 반도체 소자(41)는 리드 프레임의 다이 패드(40)상에 탑재된다. 복수의 전극(42)은 반도체 소자(41)상에 형성되고, 금속 와이어(44)를 통하여 그에 해당하는 내부 리드(43)에 접속된다. 다음으로, 내부 리드(43)를 감싸는 반도체 소자(41)의 테두리 영역은 패키지 수지(45)에 통합적으로 접속된다. 또한, 외부 리드(46)는 패키지 수지(45)의 측방 영역으로부터 내부 리드(43)에 통합적으로 연장된다. 이러한 외부리드(46)는 회로 기판 등의 패키지의 패키징 모드에 일치하는 소정의 모양(도시된 실시예에서 갈매기 날개모양)으로 구부려진다.
그러나, 두 가지 형태의 반도체 장치는 다음의 고유한 문제점을 지닌다.
즉, BGA 형 반도체 장치에 있어서, 솔더볼(38)은 증대된 수의 핀을 레이아웃하는데 도움이 되게 이차원으로 배치된다. 그러나. 조립 부분의 베이스로 정의된 기판(30)은 비교적 값비싼 유리 에폭시로 구성되고, 따라서 리드 프레임형 간단한 반도체 장치와 비교하여 증대된 코스트의 문제점을 보유한다. 또한, 기판(30)은 보존시 공기중의 수분을 흡수하여 패키지 수지(35)가 기판(30)에 접촉하게 되면, 낮은 수분 저항 특성 및 느린 솔더 열 저항 특성에 기인하는 문제점을 일으키고, 패키징 프로세스시 솔더링에 의하여 그 사이의 틈이 벗겨지고, 기판(30)에 대하여 열 팽창 계수의 부정합에 의하여 패키지 수지(35)에 균열이 생기기도 한다.
반면에, 리드 프레임형 반도체 장치는 외부 리드(46)가 패키지 수지(45)로부터 바깥으로 많이 돌출되는 구조를 가지므로, 따라서 장치의 전체적인 사이즈 감소의 측면에서 불이익을 초래한다. 게다가, 외부 리드(46)의 길이가 길기 때문에 매우 구부러지기 쉽고, 이러한 형태의 반도체 장치는 기판 패키징 프로세스시 리드 연결부의 접합(납작함)을 고려한 증대된 수의 핀의 레이아웃의 관점에서 제한된다. 또한, 조립 부분의 베이스로서 역할을 하는 리드 프레임은 금속 물질로 구성되고 또한 간단한 구성을 가지는 플래이트로서의 구조를 취한다. 따라서, 상술한 BGA형 반도체 장치보다 가격이 저렴하기는 하지만, 후자인 리드 프레임형 반도체 장치는 단일층 구조의 리드 프레임의 신호중에 노이즈를 발생시키는 경향이 있기 때문에 고속 프로세스를 필요로하는 반도체 소자(41)를 탑재하기에 적합하지 않다. 따라서, 이 경우, BGA형 구조를 택하는 외에 다른 방법이 없고 코스트가 증가하는 불이익이 생긴다.
따라서 이러한 환경하에서 고무된 본 발명의 주된 목적은 증대된 핀수에 부합할 수 있고, 장치의 사이즈 감소가 가능한 반도체 장치를 제공하는 것이다.
도 1 은 본 발명의 반도체 장치의 제 1 실시예를 도시하는 측단면도.
도 2 는 본 발명의 반도체 장치의 제 1 실시예를 도시하는 평면 투시도.
도 3(a) 및 도 3(b) 은 제 1 실시예(부분 1)의 반도체 장치의 제조 방법을 보여주는 설명도.
도 4(a) 및 도 4(b) 는 제 1 실시예(부분 2)의 반도체 장치의 제조 방법을 도시하는 설명도.
도 5 는 본 발명의 반도체 장치의 제 2 실시예를 도시하는 측단면도.
도 6 은 본 발명의 반도체 장치의 제 2 실시예를 도시하는 평면 투시도.
도 7 은 제 2 실시예의 반도체 장치의 제조 방법을 도시하는 설명도.
도 8 은 본 발명의 반도체 장치의 제 3 실시예를 도시하는 측단면도.
도 9 는 본 발명의 반도체 장치의 제 3 실시예를 도시하는 평면 투시도.
도 10 은 제 3 실시예의 반도체 장치의 제조방법을 도시하는 설명도.
도 11 은 종래예(BGA 형)를 도시하는 측단면도.
도 12 는 다른 종래예(리드 프레임형)를 도시하는 측단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 다이 패드 2 : 내부 리드
3 : 외부 리드 4 : 플레이팅층
6 : 반도체 소자 7 : 전극 영역
8 : 금속 와이어 9 : 패키지 수지
11 : 솔더 볼 12a, 12b : 리세스 그루브
13 : 임피던스 소자
상기의 목적을 해결하기 위하여, 본 발명의 제 1 실시예의 반도체 장치는 소자를 탑재하기 위한 다이 패드, 다이 패드의 테두리영역에 배열된 리드 단자를 포함하는 리드 프레임, 리드 프레임의 다이 패드상에 탑재된 반도체 소자, 한쪽 단부가 반도체 소자의 전극 영역에 연결되고 다른 한쪽 단부가 리드 단자에 연결된 금속 와이어, 반도체 소자를 밀봉하기 위한 패키지 수지, 및 리드 단자의 다른 측면에 돌출하게 제공된 전극 부재를 구비한다.
따라서, 전극 부재가 리드 단자의 다른 측면에 돌출되어 제공되기 때문에, 리드 단자가 회로 기판상에 패키징될 때 패키지 수지로부터 심하게 돌출되지 않으면서, 회로 기판에 전극 부재로 전기적 접속이 가능하게 된다.
또한, 본 발명의 반도체 장치는 이러한 구조를 구비함으로써, 패키지 수지에 의한 밀봉이 그 테두리영역 및 전극 부재의 노출부분의 배치위치에 걸쳐 이루어지고 패키지 수지가 전극 부재의 배치위치에 따르는 리세스 영역을 가지고 형성된다.
따라서, 전극 부재는 패키지 수지내에 형성된 리세스 영역에 의해 위치가 결정되고 그 결과 위치의 정확도가 증가될 수 있다.
게다가, 본 발명의 반도체 장치는 이러한 구조를 채택함으로써, 신호 전송로의 임피던스 성분을 조정하기 위한 임피던스 소자가 금속 와이어로부터 전극 부재에까지 연장되는 신호 전송로의 도중에 부가적으로 제공된다.
상기의 구조에 따라서, 임피던스 소자는 금속 와이어로부터 전극 부재에까지 연장되는 신호 전송로의 임피던스 성분을 조절하고, 그럼으로써 인접 신호 전송로로부터의 노이즈의 영향을 쉽게 받지 않는다.
본 발명의 실시예는 첨부한 도면을 참조하여 상세히 설명하겠다.
도 1은 본 발명의 반도체 장치의 제 1 실시예의 측단면도를 보여주고, 도 2는 그 평면 투시도이다.
여기에 설명된 반도체 장치에는 금 또는 은으로된 플레이트층(4)이 다이 패드(1), 리드 프레임의 내부 리드(2), 및 외부 리드(3)상에 형성된다. 플레이트층(4)은, 다이 패드(1), 내부 리드(2), 및 외부 리드(3)를 포함하는 리드 프레임의 표면상에 형성될 때, 약 5 ㎛의 두께를 갖는다. 다이 패드(1)는 후술할 반도체 소자의 구성에 따라서 평면도에서 보여지는 사각형모양으로 형성되고, 그 4곳의 구석자리는 서스펜딩(suspending) 리드(5)에 의하여 지지된다. 또한, 다이 패드(1)는 리드 프레임의 디프레싱(depressing) 프로세스에 의하여 내부 리드(2)보다 낮게 위치한다. 내부 리드(2) 하나의 단부가 다이 패드(1)의 주변 테두리 가장자리에 가까이 인접하여 배치되고, 외부 리드(3)는 내부 리드(2)로부터 통합적으로 연장된다. 또한, 내부 리드(2) 및 외부 리드(3)는 그 한쪽 단부로부터 다른 한쪽 단부의 전체영역에 걸쳐서 서로 같은 평면상에 존재한다.
한편, 평면도에서 보이는 사각형모양을 가지는 칩형 반도체 소자(6)는 리드 프레임의 다이 패드(1)상에 탑재된다. 반도체 소자(6)는 예를 들어 은 페이스트(paste) 또는 솔더 페이스트 등과 같은 본딩 물질(도시되지 않음)을 사용하여 다이 패드(1)에 고정된다. 복수의 전극(알루미늄 전극)(7)이 반도체 소자(6)의 상부 표면상의 소정의 피치에 제공되고, 금 와이어와 같은 금속 와이어(8)를 통하여 그에 해당하는 내부 리드(2)에 접속된다.
더구나, 내부 리드(2), 금속 와이어(8)를 포함하는 반도체(6)의 테두리 영역은 패키지 수지(9)로 통합적으로 수지 밀봉되어 있다. 패키지 수지(9)는 예를 들어, 에폭시-시리즈 수지 등의 열경화성 수지로 구성되고, 반도체 소자(6)와 그 테두리영역(금속 와이어(8) 등과 같은)을 외부환경으로부터 보호한다. 패키지 수지(9)는 열가소성 수지의 사용을 포함할 수 있다.
한편, 솔더 볼(11)은 예를 들면 전도성 물질 또는 솔더 페이스트와 같은 본딩 물질(10)을 통해 패키지 수지(9)를 연장하는 외부 리드(3)에 고정된다. 솔더 볼(11)은 반도체 장치를 반도체 기판 등에 패키징할 때, 외부와의 접속을 위한 전극의 역할을 하고 표면에 형성된 플레이팅층(4)을 통하여 외부 리드(3)에 접속된다. 또한, 솔더 볼(11)은 회로기판에 대하여 패키지 수지(9)의 패키징 표면으로부터 소정의 크기(예를 들어 0.2 내지 0.3 ㎜)만큼 돌출되도록 제공된다.
여기서, 리드 프레임이 예를 들어서, 42 합금 물질과 같은 철계(鐵系)합금등으로 구성되었다면, 프레임 베이스 물질의 표면의 솔더링 특성등이 상당히 나빠지고, 따라서, 이 상태대로 남겨지면, 금속 와이어(8)의 접속 및 솔더 볼(11)의 고정이 어렵게된다. 이러한 환경에서, 제 1 실시예에서는, 금 또는 은으로 구성된 플레이팅층(4)이 적어도 내부 리드(2) 및 외부 리드(3)를 포함하는 리드 프레임의 표면에 형성되고, 그럼으로써, 금속 와이어(8)의 내부 리드(2)로의 본딩 특성과, 솔더 볼(11)의 외부 리드(3)로의 본딩 특성을 향상시킬 수 있다. 따라서, 금속 와이어(8)와 솔더 볼(11) 모두에 대하여 우수한 본딩 특성을 나타내기만 한다면, 금 및 은에 부가하여, 예를들어 팔라디움(palladium)을 플레이팅층(4)의 물질로서 사용할 수 있다.
따라서, 도 1 에서 도시된 반도체 장치의 설계에 따르면, 플레이팅층(4)은 리드 단자(2 및 3)를 제외한 다이 패드(1)에 또한 형성된다. 그러나, 다이 패드 영역(1)은 필요에 따라 플레이팅층(4)으로 형성될 수도 있다.
회로 기판 상에, 그와 같이 구성된 반도체 장치를 패키징하는 때에, 반도체 장치는 전극부재로서의 솔더볼(11)이 아래로 향하도록 회로 기판상에 탑재된다. 이 경우, 회로 기판상에는 각각의 솔더볼(11) 위치에 해당하는 랜드가 존재하게 되고, 이 랜드는 솔더 볼(11)에 접속되는 상태가 된다. 이 상태에서 솔더 볼(11)은 리플로우(reflow) 프로세스를 거쳐 가열에 의하여 융합되고, 그럼으로써 회로 기판이 반도체 장치에 전기적으로 접속된다.
이때, 패키지 수지(9)가 솔더 볼(11)의 융합에 의하여 회로기판과 접촉하게된다. 솔더볼(11)의 주 구성성분인 납과 주석의 비율을 변화시킴으로써, 솔더볼(11)의 코어 영역은 리플로우 온도보다 고온에서 융합되게 하고, 코어 주위의 볼 외부 영역은 리플로우 온도보다 낮은 온도에서 융합되게 한다면, 기판 패키징 시의 회로기판과 패키지 수지(9) 사이의 틈을, 솔더 볼(11)의 코어 영역의 사이즈를 적절하게 선택함으로써 소정의 크기로 조절할 수 있다.
따라서, 반도체 장치가 회로 기판 상에 패키징 되는 상태에서, 실제동작에서 반도체 소자(6)의 전기 신호는, 금속 와이어(8)를 통하여 전극(7)으로부터 리드 단자(2 및 3)로 전송하고, 또한 리드 단자(외부 리드(2))상의 솔더 볼(11)을 통하여 회로 기판으로 전송된다.
이어서, 실시예 1 에서 반도체 장치의 제조방법에 대하여 설명하겠다.
도(3(a))에 도시된 바와 같이, 퍼러스(ferrous)합금 물질 시리즈 또는 구리 합금 시리즈 물질과 같은 금속성 물질로 구성된 플레이트형 리드 프레임(12)이 프로세싱에 의하여 형성된다. 이 경우의 형상 가공 방법은 소정의 디자인 규격에 기초하여 제작된 마스크로 필요 영역을 덮고 에칭에 의해 마스크로부터 제외된 불필요한 영역을 제거하는 화학적 방법과 소정의 디자인 규격에 기초하여 제작된 금속 몰드에 의해 불필요한 영역을 펀칭 아웃(punching out)하는 기계적 방법이 있다. 그러나, 여기서 두가지의 방법이 동시에 필요할 수도 있다.
상술한 형상 가공을 실행함으로써, 리드 프레임(12)은 소자 탑재 부재의 역할을 하는 다이 패드(1) 및 다이 패드를 지지하는 지지 리드(5)를 보유하여 형성된다. 또한, 복수의 내부 리드(2)는 다이패드(1)의 테두리 영역에 형성되고, 외부 리드(3)는 내부 리드(2)와 통합적으로 형성된다. 또한, 댐 바아(13)는 각각의리드 사이에 형성되어 그 결과 리드가 댐 바아(13)에 의하여 서로 접속되는 상태가 된다.
다음으로, 금과 은의 플레이팅 처리가, 형상 가공된 리드 프레임(12)에 대하여 적어도 리드 단자(2 및 3)를 포함하는 리드 프레임의 표면에 이루어지고, 그 결과 상술한 플레이팅층(4)을 형성한다. 이 경우, 플레이팅 처리는 리드 단자(2 및 3)와 함께 다이 패드(1)에도 실행되고 그럼으로써, 도 1 에서 보듯이, 플레이팅층(4)이 다이 패드(1) 및 리드 단자(2 및 3)의 표면에 형성된다.
이 단계에서, 싱글 바디로서의 리드 프레임(12)의 제조 방법은 마치게 된다.
다음으로, 리드 프레임(12)은, 도 3(b)에서 보듯이, 반도체 소자(6)가 도시되지 않은 본딩 물질(예를 들어, 은 페이스트 또는 솔더 페이스트 등)을 사용하여 리드 프레임의 다이 패드(1)상에 고정 탑재되는 다이 본딩 공정으로 전환된다.
다음으로 그 위에 소자가 이미 탑재되어 있는 리드 프레임은, 도 3(b)에서 보듯이, 반도체 소자(6)상의 전극이 금 와이어와 같은 금속 와이어(8)를 통하여 해당하는 내부 리드(2)에 접속되는, 와이어 프로세스로 이동한다. 이 경우, 금속 와이어(8)에 대하여 우수한 본딩 특성을 가지는 플레이팅층(4)은 내부 리드(2)의 표면상에 존재하고, 따라서, 금속 와이어(8)의 한쪽 단부가 플레이팅층(4)을 통하여 내부 리드(2)에 단단히 본딩될 수 있다.
결과적으로, 리드 프레임은 도 4(a)에서 보듯이, 반도체 소자(6)의 테두리 영역이 패키지 수지(9)에 통합적으로 수지 밀봉되는 수지 밀봉(sealing) 프로세스로 이동된다. 수지 밀봉 프로세스에서, 반도체 소자(6)는 이동 몰딩 방법등과같은 알려져 있는 몰딩 방법에 의하여 밀봉된다. 이 경우, 댐 바아(13)는 리드의 사이로부터 수지의 흐름을 방지하는 역할을 하고, 따라서, 불필요한 수지(9a)로 내부가 채워지게 된다.
결과적으로, 도 4(b)에서 보듯이, 패키지 수지(9)의 외부 가장자리를 따라서 있는 불필요한 수지(burr)(9a)는 제거되고, 각각의 리드 단자(내부 리드(2) 및 외부 단자(3))는 리드가 연속하여 접속되어 있는 댐 바아(13)를 절단함으로써 독립하여 만들어진다. 또한, 외부 리드(3)는 소정의 길이로 절단되고, 지지 리드(5)는 패키지 수지(9)의 외부 가장자리를 따라서 절단되어 리드 단자를 서로 전기적으로 분리시킨다. 또한, 패키지는 리드 프레임의 외부 프레임으로부터 분리된다.
마지막으로, 도 1 및 도 2에 도시된 바와 같이, 전도 수지 또는 솔더 페이스트와 같은 본딩 물질(10)은, 패키징 수지(9)로부터 연장되는 외부 리드(3)상의 플레이팅층이 그위에 형성되는 측면에 제공되고, 솔더 볼(11)은 본딩 물질(10)을 따라서 외부 리드(3)상에 고정된다. 더 자세히 말하면, 솔더 볼(11)은 본딩 물질을 따라서 외부 리드(3)로 임시적으로 고정되고, 이 상태로부터 솔더 볼은 가열 프로세스에 의하여 본딩 물질을 융합함으로써 고정된다.
이때, 우수한 본딩 특성을 솔더 볼(11)에 제공하는 플레이팅층(4)은 외부 리드(3)의 표면상에 형성되고, 솔더 볼(11)은 플레이팅층(4)을 따라서 외부 리드(3)에 단단히 본딩된다. 그러나 임시고정을 한 후 가열 프로세스에서, 솔더 볼(11)의 표면상의 솔더가 볼딩 물질(10)이 융합되기 전에 융합되지 않기 위하여, 솔더 볼(11)을 고정하기 위한 본딩 물질(10)이 솔더 볼(11)의 표면상의 솔더의 녹는점보다 낮은 녹는점을 갖는 물질을 선택하는 것이 중요하다. 솔더 볼(11)을 형성하는 방법은 외부 리드(3)상에 솔더 페이스트를 두껍게 코우팅하고, 리플로우 프로세스에 의하여 구형으로 솔더 페이스트를 형성하고, 그럼으로써 바람직한 솔더 볼(11)을 얻는 방법을 포함한다.
제 1 실시예의 반도체 장치는 아래의 프로세스에 의하여 완성된다.
제 1 실시예의 반도체 장치에서, 전극 부재로서 역할을 하는 솔더 볼(11)은 외부 리드(3)상에 패키지 수지(9)의 바깥으로 돌출되게 제공된다. 따라서, 회로 기판상에 패키징될 때, 솔더 볼(11)을 통한 회로 기판에의 전기적 접속은 리드 단자가 선행기술에서 보듯이 패키지 수지로부터 심하게 돌출되지 않은 채로 접속된다. 따라서, 외부 리드(3)의 길이는 종래의 리드 프레임형 반도체 장치에 비하여 훨씬 짧게 된다. 길이가 짧아짐으로써, 패키지 수지(9)로부터 리드의 돌출은 감소되고, 솔더 볼은 패키지 수지(9)쪽으로 안쪽으로 가깝게 만들어질 수 있다.
또한, 리드 프레임형을 택함으로써, 값싼 반도체 장치를 제공하고, 장치의 제조시 성가신 외부 리드의 외부 프로세싱(솔더 플래이팅 등)이 필요없게 되어 비용을 더욱 감소시킬 수 있다. 또한, 리드 프레임형의 현존하는 조립 장치는 직접적으로 이용되어, 장치에 대한 투자로 인한 아무런 비용의 증가도 없게된다.
부수적으로, 탑재될 반도체 소자(6)의 전기적 신호가 50㎒ 이하의 단위라면, 리드 프레임형 반도체 장치일지라도 래디에이션등으로 인한 노이즈에 기인하는 전송 지연의 영향을 받지 않고 작동될 수 있다.
또한, 패키지 수지(9)로 밀봉된 영역은 종래의 리드 프레임형과 동일한 측면구조를 갖고, 기판상에 패키징될 때 솔더 열저항 특성에 있어서도 동일한 성능을 확보한다. 또한, 패키징 타아겟(target), 솔더 볼(11), 외부 리드(3), 및 패키지 수지로 정의되는 회로 기판의 열팽창 계수사이의 부정합에 있어서, 외부 리드(3)는 응력을 완화하는 효과를 가지므로, 고신뢰도가 확보된다.
도 5는 본 발명의 제 2 실시예를 보여주는 측단면도이다. 도 6은 그 평면 투시도이다.
도 5 및 도 6에 도시된 반도체 장치는 리드 프레임의 다이 패드(1), 내부 리드(2), 외부 리드(3), 프레임 표면상에 형성된 플래이팅층(4), 및 다이 패드(1)를 지지하는 지지 리드(5)를 포함한다. 또한, 반도체 장치(6)는 다이 패드(1)상에 고정탑재되고, 전극(7)은 반도체 소자(6)상에 제공된다. 금속 와이어(8)는 반도체 소자(6)상의 전극(7)을 내부 리드(2)로 접속한다. 패키지 수지(9)는 반도체 소자(6)의 테두리 영역을 밀봉한다. 솔더 볼(11)은 본딩 물질(10)을 통하여 외부 리드(3)상에 고정된다.
여기서, 제 2 실시예는 특히 패키지 수지(8)와 밀봉 영역의 구성에 있어서, 상술한 제 1 실시예와 상이하다.
자세히 말하면, 상술한 제 1 실시예의 경우에는 외부 리드(3)를 제외한 영역이 패키지 수지(9)로 밀봉된다. 그러나, 제 2 실시예에 있어서, 패키지 수지(9)에 의하여 밀봉된 영역은 외부 리드(3)도 또한 감싸게 된다.
또한, 사각-프레임형의 리세스 그루브(12a 및 12b)는 패키지 수지(9) 및 솔더 볼(11)의 배치위치에 해당하는 표면의 한쪽에 두 개가 형성된다. 리세스 그루브(12a 및 12b)는 외부 리드(3)의 플래이트 프로세싱 표면의 측면상에 위치하도록 제공되어 외부 리드(3)의 일정 부분이 노출되는 상태가 된다. 또한, 리세스 그루브(12a 및 12b) 각각의 두께는 솔더 볼(11)이 들어가도록 솔더 볼(11)보다 약간 크게 설정된다. 게다가 솔더 볼(11)은 내부 리드 그루브(12a)를 통하여 서로 인접한 외부 리드(3)의 하나에 고정되고, 솔더 볼(11)은 외부 리세스 그루브(12b)를 통하여 다른 외부 리드(3)에 고정된다. 즉, 각각의 솔더 볼(11)은 외부 리드(3)의 배열 방향(패키지 테두리방향)으로 파상형(staggered pattern)으로 배치된다.
회로 기판의 반도체 장치 패키징의 프로세스와 기판에 패키징된 후의 반도체 소자(6)의 신호 전송로는 상술한 제 1 실시예에서와 동일하므로 설명을 생략한다.
계속하여 제 2 실시예의 반도체 장치의 제조 방법에 대하여 설명하겠다.
우선 제 1 실시예에서와 동일한 방법으로 형상 프로세스는 퍼러스 합금 시리즈와 같은 금속 물질로 구성된 리드 프레임에 실행되고, 그후에 플래이팅 프로세스가 리드 단자(내부리드 및 외부리드)를 포함하는 리드 프레임의 표면에 실행되어 리드 프레임을 완성한다.
다음으로, 도 7에서 보듯이, 반도체 소자(6)가 리드 프레임의 다이 패드(1)상에 단단히 고정된 후, 반도체 소자(6)의 전극(7)은 금속 와이어(8)를 통하여 그에 해당하는 내부 리드(2)에 접속된다. 그 후, 반도체 소자(6)의 테두리 영역은 이동 몰딩 방법 등과 같은 몰딩 방법에 의하여 수지밀봉된다. 이때, 외부리드(3)의 단부 또는 그 인접영역은 패키지 수지(9)에 의하여 밀봉되고, 리세스 그루브(12a 및 12b)는 패키지 수지(9)의 한 쪽 표면에 통합적으로 형성된다. 외부 리드(3)의 일정 영역은 그럼으로써 노출된다. 그다음, 외부 리드(3)와 도시되어 있지 않은 댐 바아는 패키지 수지(9)의 바깥 가장자리를 따라 절단되고 그럼으로써 도 7의 상태가 된다.
계속하여, 도전 수지 및 솔더 페이스트와 같은 본딩 물질(도 5 참조)은, 패키지 수지(9)의 리세스 그루브(12a 및 12b)의 바깥에 형성된, 외부 리드(3)의 일정 영역에 걸쳐 코우팅되고, 솔더 볼(11)(도 5 참조)은 본딩 물질(10)을 통하여 외부 리드(3)상에 고정된다. 이 때, 각각의 솔더 볼(11)은 패키지 수지(9)의 리세스 그루브(12a 및 12b)에 고정되는 상태가 되어, 리드 직교방향(상하좌우의 방향, 도 7 참조)의 솔더 볼(11)의 위치는 리세스 그루브(12a 및 12b)에 의하여 규제된다.
상기의 지금까지 실행된 프로세스에 의하여 제 2 실시예의 반도체 소자가 완성된다.
제 2 실시예의 반도체 장치에 따르면 특히 상술한 제 1 실시예와 비교하여 새로운 효과가 얻어진다.
즉, 솔더 볼(11)을 배치하기 위한 리세스 그루브(12a 및 12b)가 패키지 수지(9)에 형성되므로, 솔더 볼(11)은 예를들어, 종전에 구형에 주조된 각각의 부재로서 취급될 때, 솔더 볼(11)을 배치함에 있어서 솔더 볼(11)이 리세스 그루브(12a 및 12b)에 고정됨으로써 배치의 정확도가 향상된다.
리세스 그루브(12a 및 12b)는 제 2 실시예에서 상술한 종전의 구형으로 주조된 솔더 볼(11)의 배치를 위한 하나의 고안품으로서 패키지 수지(9)에 두 개가 쌍으로 형성된다. 이 뿐만 아니라, 비록 도시되지 않지만, 예를 들어 패키지 수지(9n)는, 평면도에서 보듯이, 각각의 솔더 볼(11)의 패키징 위치에 해당하게 형성되고 볼 직경보다 조금 큰, 각각이 원형 또는 사각형의 모양을 가지는 리세스 영역을 가지고 형성된다. 그럼으로써 솔더 볼(1)을 서로 직교축의 양방향으로 배치하는 것이 가능하게 되고 이 배치는 훨씬 선호되게 된다.
또한, 제 2 실시예에서, 각각의 솔더 볼(11)은 파상형으로 형성된다. 이 배치는 솔더 볼(11)과 서로 인접하는 외부 리드 사이의 접촉을 배제하면서 가능한 한 낮게 리드 배열 피치를 설정함으로써 증대된 핀 수로 레이아웃하는 것을 실현하는 하나의 모드로서 예시되었다. 따라서, 솔더 볼(11)이 소요되는 핀수에 따라서 파상형으로 배열될 필요성이 있는 것은 아니다. 따라서, 이 경우, 상술한 제 1 실시예에서와 동일한 방법으로 각각의 볼(11)은 동일한 하나의 선상에 배치되고 그럼으로써 반도체 장치의 사이즈 축소를 도모할 수 있다.
도 8은 본 발명의 반도체 장치의 제 3 실시예의 측단면도이다. 도 9는 그 평면 투시도이다. 도 9는 그러나, 수지로 밀봉된 후의 상태를 보여준다.
제 3 실시예에서의 반도체 기판은 상술한 제 2 실시예와 비교하여 임피던스 소자(13)가 금속 와이어(8)로부터 솔더 볼(11)에 연장되는 신호 전송로의 가운데에 부가적으로 제공되는 점에서 다르다.
임피던스 소자(13)는 인덕턴스 성분, 커패시턴스 성분, 및 리지스턴스 성분과 같은 임피던스 성분을 조절하기위한 소자이다. 예를 들어 신호 전송로의 커패시턴스 성분을 조절할 때, 칩 커패시터 및 칩 커패시터와 동일한 역할을 가지는 소자가 선택된다. 더구나, 저항성분을 조절할 때는 칩 레지스터 및 칩 레지스터와 동일한 역할을 가지는 소자가 선택된다.
게다가, 금속 와이어(8)로부터 솔더 볼(11)로의 신호전송로는 내부 리드(2) 및 외부 리드(3)로 형성되고, 따라서, 다이 패드(14)는 그 사이의 경계부에 각각 나누어져서 제공된다. 임피던스 소자(13)은 이 다이패드(14)상에 고정적으로 탑재된다. 그 다음으로, 임피던스 소자(13)상의 전극(15)은 금속 와이어(16)를 통하여 내부 리드(2) 및 외부 리드(3) 모두에 전기적으로 접속된다. 또한 솔더 볼(11)의 패키징 배치를 제외한 반도체 소자(6)의 가장자리 영역은 임피던스 소자(13)와 금속 와이어(16)을 포함하도록 하는 방식으로 패키지 수지(9)에 의하여 수지 밀봉된다.
상술한 제 1 및 제 2 실시예와 같은 방식으로 구성된 반도체 장치를 패키징할 때 전극 부재로 작용하는 솔더 볼(11)은 회로 기판상의 랜드 부분에 결합된다. 더구나, 반도체 장치가 회로 기판상에 패키지된 상태에서, 실제 동작시에 반도체 소자(6)의 전기 신호는 금속 와이어(8)를 통하여 전극(7)으로부터 내부 리드(2)로 전송되며, 상기한 임피던스 소자(13)를 통하여 외부 단자(3)위에 있는 솔더 볼(11)로부터 회로 기판으로 전송된다.
계속하여, 제 3 실시예에서 반도체 장치를 제조하는 방법을 설명하겠다.
우선, 상술한 제 1 및 제 2 실시예에서와 같은 방법으로 퍼러스 합금 시리즈와 같은 금속 물질로 구성된 리드 프레임상에 형상화 처리가 수행되고, 그후 리드단자들(내부 리드와 외부 리드)을 포함하는 리드 프레임 표면에 플레이팅 처리가 수행된다. 이 경우에 리드 프레임은 도 10에서 보듯이, 내부 리드(2) 및 외부 리드(3)의 사이의 경계영역에 위치한 다이 패드(14)를 가지고 형성된다.
다음으로, 반도체 소자(6)는 도 10에서 보듯이, 리드 프레임의 다이 패드(14)(도 8 참조)상에 단단히 탑재되고, 임피던스 소자(13)는 내부 리드(2) 및 외부 리드(3)의 사이의 다이 패드(14)상에 단단히 탑재된다. 또한, 반도체 소자(6)의 전극(7) 및 그에 해당하는 내부 리드(2)는 금속 와이어(8)를 통하여 서로 접속되고, 임피던스 소자(13)는 금속 와이어(16)를 통하여 내부 및 외부 리드(2 및 3)에 접속된다. 그 후, 도 9에서 보듯이, 반도체 소자(6)의 테두리 영역은 이동 몰딩 방법등과 같은 주조 방법에 의하여 수지밀봉된다. 이 경우, 주조에 의하여 형성될 패키지 수지(9)는 도 8에서 보듯이 솔더 볼(11)의 패키징 위치에 해당하도록, 배열 프로세스를 위하여 리세스 그루브(12a 및 12b)와 통합적으로 형성된다.
계속하여 외부 리드(3) 및 도시되지 않은 댐 바아는 패키지 수지(9)의 바깥 가장자리를 따라서 절단되고 그 후, 솔더 볼(11)이 패키지 수지(9)의 리세스 그루브(12a 및 12b)를 통하여 외부 리드(3)상에 고정된다.
지금까지 실행된 프로세스에 의하여, 제 3 실시예의 반도체 장치는 완성된다.
제 3 실시예의 반도체 장치는 상술한 제 1 및 제 2 실시예와 비교하여 새로운 효과를 보인다.
자세히 말하면, 임피던스 소자(13)는 금속 와이어(8)로부터 솔더 볼(11)까지 연장되는 신호 전송로의 한 가운데에 부가적으로 제공되고, 커패시턴스 등과 같은 임피던스 성분은 임피던스 소자(13)에 의하여 조절된다. 따라서, 인접 신호 전송로로부터의 래디에이션의 노이즈에 의한 영향은 좀처럼 받지 않는다.
상술한 바에 의하여, 리드 프레임형의 반도체 장치는 탑재될 반도체 소자(6)의 전기적 신호의 속도가 50㎒를 초과할 때에도 노이즈에 의한 영향에 기인하는 전송지연을 방지 할 수 있다.
제 3 실시예는 상술한 제 2 실시예의 반도체 장치에 임피던스 소자(13)를 추가한 모드에서 설명된다. 이 모드 이외의 모드에서도, 상술한 제 1 실시예의 반도체 장치에, 즉, 다이 패드(도시되지 않음)가 도 1 및 도 2에 도시된 패키지 수지(9)의 밀봉 영역내에서 그로부터 분리된 형태로 내부 리드(2)의 한가운데에 제공되고, 와이어링 프로세스가 다이 패드상에 임피던스 소자를 탑재한 후에 실행되는 제 1 실시예에서도, 임피던스 장치(13)를 추가할 수도 있다.
실시예에서 지금까지 설명된 반도체 장치에 따르면, 전극 부재는 리드 단자의 다른 단부에 돌출하여 제공되고, 따라서, 회로 기판 상에 패키징될 때, 회로 기판에의 전기적 접속은, 선행기술에서 보듯이 패키지 수지로부터 리드 단자가 심하게 돌출되지 않은채로 전극 부재를 통하여 실행될 수 있다. 리드 단자의 길이는 그결과 상당히 감소되고 리드의 굴곡은 쉽게 생기지 않아, 증대된 핀 수의 레이아웃에 일치시키기 용이해진다. 또한, 반도체 장치는 패키지 수지로부터 리드 단자가 조금밖에 돌출되지 않으므로 사이즈의 감소가 가능하다. 또한, 간단한 구조의 리드 프레임은 베이스의 역할을 하는 조립부분으로 사용되고, 따라서 상술한 바대로 증가한 핀 수의 배열이 쉽고 사이즈의 감소를 가져오는 반도체를 아주 낮은 가격에 제공하는 것이 가능하다. 또한, 패키지 수지에의한 밀봉 구조는 종래의 리드 프레임형과 동일하고 따라서, 솔더 열저항 특성이 BGA 형보다 더욱 우수하다.
상술한 본 발명의 반도체 장치에 따르면, 패키지 수지는 전극 부재의 배열 위치에 따르는 리세스 영역을 보유하여 형성되고, 전극 부재는 그럼으로써, 리세스 영역의 사이에 위치한다. 따라서 전극 부재를 리드 단자에 배치할 때, 배치의 정확성을 도모할 수 있다. 따라서, 반도체 장치를 회로기판 등에 패키징할 때 양측의 전극 부재가 정확하게 배열되도록 하는 결과, 전극 부재가 리드 단자상에서 편이하여 배치되는 것을 방지한다.
또한, 신호 전송로의 임피던스 성분을 조절하기 위한 임피던스 소자는 금속 와이어로부터 전극 부재에 연장되는 신호 전송로의 가운데에 부가적으로 제공되어 인접 신호 전송로로부터의 노이즈에 의한 영향을 쉽게 받지 않는다. 따라서, 리드 프레임형을 사용하는 경우라도, 래디에이션에 의한 영향에 기인하는 전송지연을 방지할 수 있고, 그럼으로써 고속 및 고성능 반도체 장치를 낮은 가격에 제공할 수 있다.
따라서 본 발명에서, 광범위에 걸친 다른 작업 모드가 본 발명의 범위와 본질을 벗어나지 않는 한도에서 본 발명에 기초하여 형성되어 존재할 수 있다. 본발명은 첨부한 청구항에 기재된 특정한 작업 모드에 국한되지 않는다.

Claims (5)

  1. 복수의 전극을 갖는 반도체 소자,
    각각이 제 1 단부, 제 2 단부, 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖는 복수의 리드,
    각 리드의 제 1 면상에 형성되며, 제 1 단부가 상기 반도체 소자의 상기 복수의 전극에 각각 접속되는 플레이팅층과,
    몰딩에 의하여 상기 반도체 소자와 상기 리드의 제 1 단부의 제 1 면 및 제 2 면을 밀봉하는 패키지 수지와,
    상기 리드 상의 플레이팅층의 제 2 단부 상에 형성된 외부단자와,
    각 리드에 대하여, 상기 리드의 제 1 단부와 제 2 단부 사이에 제공된 임피던스 소자를 구비하며,
    상기 리드의 제 2 단부는 상기 수지의 외부 에지로부터 연장되며, 상기 임피던스 소자는 상기 리드의 제 1 및 제 2 단부 양자에 전기적으로 접속되고,
    상기 리드의 각각과 플레이팅층은 인접한 상기 리드 및 플레이팅층으로부터 분리되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 소자의 하부면은 상기 리드의 하부면보다 낮은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 수지의 에지로부터 연장된 상기 리드의 제 2 단부는 편평한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 리드와 동일한 재료로 제조되었으며 상기 반도체 소자를 그 위에 탑재하는 다이 패드를 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 리드의 제 2 단부는 수지의 외부 에지로부터 수직으로 연장되는 것을 특징으로 하는 반도체 장치.
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