KR100359364B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 비휘발성 반도체 메모리 장치의 제조 방법에 관한 것으로서, 실리콘 기판 표면상에 실리콘 산화막을 형성하고, 그 후 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 하여 질화 영역을 형성함으로써 터널 절연막을 형성하는 단계를 포함하며, 질화성 가스의 분위기에서 실행되는 열처리에서, 형성될 터널 절연막의 최대 질소 원자 농도가 소정의 허용 유지 특성을 제공할 수 있는 최대 질소 원자 농도 (허용 최대 질소 원자 농도) 이상이 되도록, 터널 절연막의 두께와 허용 최대 질소 원자 농도 사이의 소정의 관계에 기초하여, 형성될 터널 절연막의 소정의 두께에 따라 질화성 가스의 압력 및 열처리의 온도를 제어한다. 본 발명은 소정의 소자 특성을 나타낼 수 있는 터널 절연막을 갖는 비휘발성 반도체 메모리 장치를 높은 수율로 용이하게 제조할 수 있게 한다.

Description

비휘발성 메모리 장치의 제조 방법{MANUFACTURING METHOD OF NON-VOLATILE SEMICONDUCTOR DEVICE}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 특히 터널 절연막의 형성 공정에 특징적인 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
플래쉬 메모리, EPROM 등과 같은 비휘발성 메모리 장치에서, 정보를 기입/소거시, 기판과 부유 게이트 사이에 터널 절연막을 통해 전자가 주입/방출된다. 이 경우, 터널 절연막이 높은 전계에 의해 스트레스를 받기 때문에, 정보의 기입/소거의 반복은 터널 절연막의 조악화를 진행시키고 정보의 유지 특성을 저하시키는 문제를 일으킨다.
최근에, 소자의 신뢰성 향상 및 장수명의 달성과 함께 소자 동작의 고속화가 요구되어 왔다. 그런데, 고속의 기입/소거는 터널 절연막의 조악화를 가속시킨다. 또한, 고속화를 위해 터널 절연막을 얇게 하는 것이 바람직한 반면에, 얇게 하는 것은 신뢰성의 저하를 일으킨다. 간단히 설명하면, 고속화 및 신뢰성은 서로 상치관계에 있음으로써, 터널 절연막의 조악화의 문제는 소자의 신뢰성 및수명뿐만 아니라 동작 특성의 향상에 대해 큰 문제가 된다.
이러한 문제를 해결하기 위해서, 지금까지 터널 절연막으로서 실리콘 질화산화막을 사용하는 것이 제안되었다.
예를 들면, 특개평7-193059호 공보에는, 실리콘 기판상에 산소 가스로 발열성 산화를 실행하여 실리콘 산화막을 형성한 후, 밀폐형 압력 가열 퍼니스내에 대기압에서 N2및 N20 를 통해 흐르게 하는 동안 1000℃ 로 가열함으로써, 7.5 nm 정도의 두께를 갖는 터널 절연막을 형성한다고 개시되어 있다. 또한, 그 공보에는, 질화성 가스로서 N20 대신에 NO 또는 NO2를 채택할 수 있고, 질화성 가스의 압력이 대기압보다 낮다고 기재되어 있다. 열처리의 온도에 대해서는, 950℃ 내지 1050℃ 로 설정한다고 기재되어 있다.
또한, 특개평9-139437호 공보에는, 터널 산화막을 다음과 같이 형성한다고 개시되어 있다. 우선, 실리콘 기판상에 제 1 이산화실리콘층 (3.5 nm 의 두께를 갖음) 을 형성하고, 아르곤 분위기에서 어닐링한다. 다음, 제 1 이산화실리콘층 밑에 제 2 이산화실리콘층 (3 nm 의 두께를 갖음) 을 형성하고, 아르곤 분위기에서 어닐링한다. 그 후, N20 분위기에서, 800℃ 내지 1200℃ 에서 질화를 실행함으로써, 9.5 nm 의 두께를 갖는 질화산화물 유전체층 (터널 절연막) 을 얻는다. 또한, N20 대신에 NO 를 채택할 수 있다고 기재되어 있다.
상술한 각각의 공보에서, 터널 절연막을 형성하는 방법으로서, 실리콘 기판상에 실리콘 산화막을 형성한 후 N20 등의 질화성 분위기에서 열처리를 실행한다. 그런데, 종래, 실리콘 질화산화막으로부터 터널 절연막을 형성할 때, 소정의 열처리 장치로 소정의 소자 특성을 얻을 수 있는 열처리 조건을 알아내기 위해서는, 소자를 어느 정도까지 제작하여 그 소자 특성을 평가하는 것이 필요하였다. 그 결과, 소정의 소자 특성을 얻을 수 있는 열처리 조건을 얻을 때까지 소자의 제조 및 그 평가를 반복하는 것이 필요하고, 따라서 열처리에 대한 적당한 조건을 얻기 위해서는 상당한 시간과 노력이 요구된다. 또한, 열처리 조건이 결정된 후에도, 터널 절연막을 형성한 직후, 형성된 터널 절연막이 실제로 소정의 소자 특성을 나타내는지 정확히 알 수 없기 때문에, 신뢰성이 낮은 소자를 형성할 가능성이 있고, 그 결과 생산시 수율이 저하될 수 있다.
본 발명의 목적은 소정의 소자 특성을 나타낼 수 있는 터널 절연막을 갖는 비휘발성 반도체 장치를 용이하게 제작하는 제조 방법을 제공하는데 있다.
도 1 은 본 발명에 따른 비휘발성 메모리 장치의 제조 방법의 단계를 나타내는 일련의 단면도;
도 2 는 본 발명의 열처리 공정에 사용되는 확산 퍼니스의 구조의 일 예를 나타내는 개략적인 도;
도 3 은 본 발명의 열처리 공정에 사용되는 램프 어닐링 장치의 구조의 일 예를 나타내는 개략적인 도;
도 4 는 서로 다른 터널 절연막의 두께를 갖는 원소에 대해 허용 유지 특성을 얻기 위해 필요한 NO 가스 압력과 열처리의 온도 사이의 관계를 나타내는 그래프; 및
도 5 는 허용 유지 특성을 얻기 위해 필요한 터널 절연막의 두께와 최대 질소 원자 농도 사이의 관계를 나타내는 그래프이다.
※ 도면의 주요 부분에 대한 부호 설명
1 : 실리콘 기판 2 : 소자 분리 영역
3 : 터널 절연막 3a : 실리콘 산화막
3b : 질화 영역 4 : 폴리실리콘층
5 : 부유 게이트 6 : 게이트간 절연막
7 : 제어 게이트 21 : 보우트
22, 32 : 웨이퍼 23 : 히터
24 : 튜브 31 : 홀더
33 : 램프 34 : 체임버
본 발명은 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 비휘발성 반도체 장치의 제조 방법에 관한 것으로서, 실리콘 기판 표면상에 실리콘 산화막을 형성한 후, 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 하여 질화 영역을 형성함으로써 터널 절연막을 형성하는 단계를 포함하고, 질화성 가스의 분위기에서 실행되는 열처리에서, 형성될 터널 절연막의 최대 질소 원자 농도가 소정의허용 유지 특성을 나타낼 수 있는 최대 질소 원자 농도 (허용 최대 질소 원자 농도) 이상이 될 수 있도록, 터널 절연막의 두께와 허용 최대 질소 원자 농도 사이의 소정의 관계식에 기초하여, 형성될 터널 절연막의 소정의 두께에 따라 질화성 가스의 압력 및 열처리의 온도를 조정한다.
또한, 본 발명은 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 비휘발성 반도체 장치의 제조 방법으로서, 실리콘 기판 표면상에 실리콘 산화막을 형성한 후, 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 하여 질화 영역을 형성함으로써 터널 절연막을 형성하는 단계를 포함하고, 질화성 가스의 분위기에서 실행되는 열처리에서, 형성될 터널 절연막의 소정의 두께에 따라 다음과 같은 식 (1)
(1)
CN: 터널 절연막의 질소 원자 농도 (원자 %)
T : 터널 절연막의 두께 (nm)
을 만족하는 질소 원자 농도를 갖는 질화 영역이 터널 절연막내에 형성되도록 질화성 가스의 압력 및 열처리의 온도를 조정한다.
이하에서, 본 발명의 바람직한 실시예를, 플래쉬 메모리의 제조 방법을 예로 들어 설명한다.
우선, 도 1 의 (a) 에 도시된 바와 같이, 실리콘 기판 (1) 상에 통상의 방법으로 소자 분리 영역 (2) 을 형성하고, 실리콘 기판의 표면상에 실리콘 산화막을 형성한다. 소정의 임계치를 설정하기 위해 실리콘 산화막을 통해 실리콘 기판의 표면에 보론과 같은 도펀트의 이온 주입을 실행한다. 다음, 실리콘 산화막을 제거한 후, 열산화법 등에 의해 실리콘 산화막 (3a) 을 형성한다.
다음, 도 1 의 (b) 에 도시된 바와 같이, 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 실행하여 질화 영역 (3b) 을 형성함으로써 터널 절연막 (3) 을 형성한다. 여기서, 터널 절연막의 소정의 두께에 대한 상술한 식 (1) 을 만족하는 질소 원자 농도를 갖는 질화 영역을 터널 절연막내에 형성하도록, 열처리의 온도 및 시간, 및 질화성 가스의 압력을 조정한다.
다음, 도 1 의 (c) 에 도시된 바와 같이, 표면 전체에 CVD 법에 의해 후에 부유 게이트가 되는 폴리실리콘층 (4) 을 적층한다. 도전성을 제공하는 도펀트는 폴리실리콘층 형성과 동시에 또는 형성후 이온 주입을 통해 도입된다. 이 경우, 폴리실리콘층 형성과 동시에, P 와 같은 N 형 도펀트를 도입한다.
다음, 도 1 의 (d) 에 도시된 바와 같이, 리소그래피 및 건식 에칭 기술로 폴리실리콘층 (4) 을 패터닝하여 부유 게이트 (5) 를 형성한다.
다음, 도 1 의 (e) 에 도시된 바와 같이, 게이트간 절연막 (6) 으로서, CVD 법 등으로 ONO 막 (실리콘 산화막/실리콘 질화막/실리콘 산화막) 을 형성한다. 그 다음, 표면 전체상에 CVD 법으로 폴리실리콘층을 형성한 후, P 와 같은 N 형의 도펀트의 이온 주입을 하고, 리소그래피 및 건식 에칭 기술로 패터닝하여 제어 게이트 (7) 를 형성한다.
그 후, 통상의 방법으로 소오스-드레인 형성을 위해 도펀트의 이온 주입을 한다.
이와 같은 방법으로, 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 이 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 플래쉬 메모리를 제조할 수 있다.
상술한 제조 방법에서, 실리콘 기판의 표면상에 실리콘 산화막을 형성한 후, 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 하여 질화 영역을 형성함으로써 터널 절연막을 형성하는 공정을 설명한다.
터널 절연막의 두께에 대하여, 유지 특성, 내구성, 신뢰성 및 질화 영역 형성의 용이성을 고려할 때, 그 막을 두껍게 하는 것이 바람직하지만, 고속 동작 (기입/삭제) 또는 동작시 저전압을 위해서는 그 막을 얇게 하는 것이 바람직하다. 실리콘 산화막을 질화성 가스의 분위기에서 열처리를 하여 얻은 터널 절연막은 종래의 실리콘 산화막으로 만든 터널 절연막보다 더 큰 기계적 강도가 갖으므로, 비교적 얇은 두께를 갖는다 하더라도 만족스러운 유지 특성, 내구성 및 신뢰성을 얻을 수 있다. 상술한 모든 점을 고려할 때, 본 발명의 제조 방법에서, 터널 절연막의 두께를, 예로서 하한은 4 nm 이상, 바람직하게는 5 nm 이상, 더욱 바람직하게는 6 nm 이상, 상한은 12 nm 이하, 바람직하게는 11 nm 이하, 더욱 바람직하게는 10 nm 이하의 범위에서 적당히 선택하여 터널 절연막을 형성할 수도 있다.
산화질소로서, NO, N20, N02등을 예로 들 수 있고, 이들중 둘 이상을 혼합하여 사용할 수 있다. 그런데, 이들중 NO 가 가장 바람직하다. 이러한 산화질소를 포함하는 질화성 가스는 산화질소만으로 이루어진 단일 가스일 수 있거나, 또는 질소, 헬륨, 아르곤 등과 같은 비활성 가스가 산화질소와 혼합된 혼합 가스일 수 있다. NO 의 단일 가스 또는 NO 와 비활성 가스의 혼합 가스가 특히 바람직하다.
이러한 종류의 혼합 가스를 질화성 가스로서 사용할 때, 열처리 시간을 상당히 길게 설정하는 것이 필요하므로 도 2 에 도시된 확산 퍼니스를 사용하는 것이 바람직하다 . 한편, 산화질소 또는 고농도 산화질소를 포함하는 혼합 가스를 채택할 때, 열처리 시간이 비교적 짧아질 수 있으므로, 도 3 에 도시된 램프 어닐링 장치를 사용할 수 있다. 도 2 에서, 도면 부호 (21, 22, 23 및 24) 는 보우트, 웨이퍼, 히터 및 튜브를 각각 나타낸다. 도 3 에서, 도면부호 (31, 32, 33 및 34) 는 홀더, 웨이퍼, 램프 및 체임버를 나타낸다.
열처리 방법에 대해서, 확산 퍼니스를 사용하는 방법은, 열처리에 비교적 장시간을 요하지만, 다수의 웨이퍼를 일시에 열처리함으로써 높은 생산성의 이점을 갖는다. 확산 퍼니스로서, 열처리 퍼니스라 지칭되는 통상의 확산 퍼니스를 사용할 수도 있다. 이에 반해, 램프 어닐링 방법은, 터널 절연막의 질화 영역 형성의 제어성이 우수하고, 또한, 이 방법에서, 온도의 상승 또는 하강이 매우 단시간에 이루어질 수 있으므로 열 확산에 의해 기인될 수도 있는 도펀트 프로파일의변화를 잘 억제할 수 있다. 램프 어닐링으로 30 초 내지 5 분정도 처리하여 충분한 질화를 얻을 수 있다.
질화성 가스의 분위기에서 열처리의 온도가, 열처리 장치의 종류, 시스템의 전체 압력 또는 산화질소의 분압, 및 형성될 터널 절연막의 두께에 맞게 적당히 설정되어야 하는 반면에, 소정의 시간내에 충분한 질화를 이루기 위해서 바람직하게는 850 ℃ 이상, 더욱 바람직하게는 900 ℃ 이상, 더더욱 바람직하게는 950 ℃ 이상으로 설정한다. 또한, 열처리의 최대 온도는, 장치의 내열 한계 및 열 확산에 의해 기인될 수도 있는 도펀트 프로파일의 변화의 제어를 고려하여, 바람직하게는 1200 ℃ 이하, 더욱 바람직하게는 1150 ℃ 이하, 더더욱 바람직하게는 1100 ℃ 이하로 설정한다.
질화성 가스의 분위기에서 열처리는 대기압 또는 대기압이하의 감소된 압력에서 실행하는 것이 바람직하지만, 가스 소비량 (웨이퍼가 이동되는 동안 배기시 발생될 수도 있는 비반응성 가스의 손실 등), 질화 반응의 제어성 및 안전성의 점에서는, 대기압이하의 감소된 압력에서 실행하는 것이 바람직하다. 저압력 열처리의 경우, 예를 들면, 1.33322 ×102Pa (1 Torr) 이상, 7.99932 ×104Pa (600 Torr) 이하가 될 수 있다.
본 발명에서 가장 중요한 점은, 산화질소를 포함하는 질화성 가스의 분위기에서 실행되는 열처리 공정에서, 형성될 터널 절연막의 최대 질소 원자 농도가 소정의 허용 유지 특성을 제공할 수 있는 최대 질소 원자 농도 ("허용 최대 질소 원자 농도") 이상이 될 수도 있게 하기 위해서, 터널 절연막의 두께와 허용 최대 질소 원자 농도 사이의 관계식에 기초하여 제형성될 터널 절연막의 소정의 두께에 따라서 질화성 가스의 압력 및 열처리 온도를 제어한다.
예를 들면, 질화성 가스의 압력 및 열처리 온도는 터널 절연막내에 터널 절연막의 두께에 대한 상술한 식 (1) 을 만족하는 질소 원자 농도를 갖는 질화 영역이 형성된다.
열처리 장치 또는 방법의 종류에 따라, 열처리 시간은 생산성 및 제어성을 위해 거의 특정한 범위에서 적당히 설정된다. 열처리 시간의 범위에서, 생산성을 위해, 제어성이 손상되지 않는한 가능한 한 짧게 설정하는 것이 바람직하다.
본 발명자는, 각종의 조건하에 NO 의 단일 가스의 분위기에서 열처리를 실행하여 터널 절연막을 형성하여 얻은 각각의 소자를 평가하는 조사를 행하여, 터널 절연막의 소정의 두께에 대해, 허용 유지 특성을 얻기 위해 구성요소에 대해 필요한 NO 가스 압력과 열처리 온도 사이의 밀접한 상관관계가 있다는 것을 확인함으로써, 본 발명의 완성에 이르게 되었다.
도 4 는, 각각 6 nm, 8 nm 및 10 nm 의 두께를 갖는 터널 절연막을 갖는 구성요소에 대해, 제조된 구성요소가 허용 유지 특성을 나타내기 위해 필요한 NO 가스 압력과 열처리 온도 사이의 관계를 나타낸다. 열처리를 램프 어닐링에 의해 1 분 동안 행한다 (온도 상승 속도 : 50 ℃/sec 및 온도 하강 속도 : 50 ℃/sec). 또한, 리크 전류를 허용 유지 특성의 지표로서 사용하고, 허용 리크 전류를 10-15A/㎠ 이 되도록 설정한다.
리크 전류의 측정에서, 도 1 의 (d) 에 도시된 바와 같이 부유 게이트가 제조된 구조를 갖는 각각의 샘플 구성요소에 10 만회의 기입/소거에 상당하는 스트레스 전류를 인가한 후, 기판 (1) 의 이면 및 부유 게이트 (5) 의 상면상에 단자를 각각 설치하고, 그 사이의 리크 전류를 측정한다. 부유 게이트의 두께는 150 nm 이고 도펀트 (P) 의 농도는 3 ×1019/㎤ 내지 1 ×1020/㎤ 이다. 절연막의 두께는 편광해석법에 의해 측정한다.
도 4 에 명확히 나타난 바와 같이, 각각의 막 두께에 대해, NO 가스 압력과 열처리 온도 사이의 관계를 1 차식으로 표현할 수 있고, 소정의 유지 특성을 얻기 위해, NO 가스 압력을 낮게 설정할수록, 열처리의 온도는 높게 설정해야 한다. 또한, 그래프는, 터널 절연막의 두께를 얇게 할수록, 요구되는 온도 및 압력이 높게 된다는 것을 나타낸다. 이는, 소정의 유지 특성을 얻기 위해서, 터널 절연막의 두께에 따라 어느 정도 이상의 질화를 행하는 것이 필요하다는 것을 나타낸다. 예를 들면, 도 4 에서, 그래프의 각 막 두께에 대한 점선으로 표시된 직선 위의 영역에 속한 조합인, NO 가스 압력 및 열처리 온도의 조건하에 열처리를 실행한다면, 각각의 막 두께를 갖는 구성요소에 대해 소정의 유지 특성을 얻을 수 있다.
본 발명자는 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 하여 얻은 질화의 정도를 터널 절연막중의 질화 영역의 최대 질소 원자 농도에 치환하고, 상술한 허용 리크 전류를 나타내는 구조를 갖는 구성요소를 사용하여, 터널 절연막의 각종의 두께에 대해 터널 절연막의 최대 질소 원자 농도를 측정하였다. 그 결과, 6 nm 의 두께를 갖는 구성요소에 대해서는 7.5 원자 %, 8 nm 의 두께를 갖는 구성요소에 대해서는 5.0 원자 %, 10 nm 의 두께를 갖는 구성요소에 대해서는 3.5 원자 % 이다. 이 값들을 표시할 때, 도 5 에 도시된 바와 같이, 터널 절연막의 두께와 최대 질소 원자 농도 사이의 관계는 1 차식에 의해 간략화되어, 열처리의 조건에 따른 상술한 식 (1) 을 도출할 수 있다.
여기서, 터널 절연막의 두께와 최대 질소 원자 온도 사이의 관계는 일 실시예로서 1 차식으로 근사화되지만, 2 차식 등과 같은 다른 근사식을 이용할 수 있다. 또한, 상술한 식 (1) 은, 유지 특성의 지표로서 리크 전류를 사용하고, 또한, 상술한 측정 조건하에서 임의로 설정된 허용 리크 전류치에 기초하여 얻을 수 있다. 유지 특성에 대해, 리크 전류이외의 다른 지표를 적절히 사용할 수 있다. 또한, 상술한 식 (1) 대신에, 다른 조건식을 다른 특정 조건 또는 다른 허용치를 설정함으로써 얻을 수 있다.
터널 절연막내의 최대 질소 원자 농도의 측정은, 터널 절연막을 형성한 후, SIMS (2 차 이온 질량 분석법) 에 의해 이루어진다. 이 측정에 의해, 실리콘 기판과 실리콘 산화막 사이의 경계 주변으로부터 질화 반응이 진행되고 이 질화는 어떤 분포를 나타낸다는 것을 알 수 있다. 터널 절연막의 질소 원자 농도의 분포는, 질소 농도가 경계 위치 부근이 최대이고 경계 위치로부터 멀어지면서 점차로 감소한다. 본 발명에서, 터널 절연막의 두께 방향에 따라 질소 원자 농도 분포의 최대치를 최대 질소 원자 농도로서 나타낸다.
터널 절연막용으로 형성된 실리콘 산화막에서, Si 원자의 미결합스 및 Si-0 간의 불완전한 결합이 통상 존재한다. 산화질소를 포함하는 질화성 가스의 분위기에서 열처리에 의해, 미결합수를 갖는 Si 원자 및 불완전한 Si-0 결합을 갖는 Si 원자는 우선적으로 질화된다. 이러한 방법으로 형성된 터널 절연막의 Si-N 결합이 실리콘 산화막의 Si-O 결합보다 강하기 때문에, 터널 절연막의 기계적 강도는 증가시키고, 막을 얇게 한다 하더라도, 만족스러운 유지 특성 및 높은 내구성을 얻을 수 있고, 신뢰성을 높일 수 있다.
도 5 에 명확히 나타낸 바와 같이, 허용치 이상의 유지 특성을 얻기 위해, 터널 절연막의 소정의 두께에 대해 특정의 질소 원자 농도 이상의 질화 영역을 갖는 터널 절연막을 형성하는 것이 필요하다. 또한, 터널 절연막을 얇게 할수록, 터널 절연막의 질소 원자 농도 (최대 질소 원자 농도) 를 높게 설정해야 한다는 것이 도 5 를 통해 명확해진다.
본 발명에서, 터널 절연막의 형성 후, 곧바로 터널 절연막의 두께 및 질소 원자 농도를 측정하고, 사전에 도출된 조건식, 예를 들면, 식 (1) 을 이용하여, 허용치 이상의 유지 특성을 얻을 수 있는지를 판정할 수 있다. 따라서, 유지 특성의 평가를 위해 소자를 어느 정도까지 제조해야 하는 종래의 방법과 비교하여, 열처리의 최적 조건을 용이하게 알아낼 수 있다.
또한, 열처리 조건을 결정한 후, 터널 절연막의 형성 직후에 터널 절연막의 질소 원자 농도를 측정함으로써, 형성된 터널 절연막이 소정의 유지 특성을 나타내는지 적절히 확인할 수 있으므로 높은 신뢰성을 갖는 소자를 형성하는 것이 용이하게 달성하게 되고 생산시 수율이 향상될 수 있다 . 특히, 다수의 웨이퍼를 일시에 열처리할 때, 동일 장치내라 하더라도 열처리의 정도가 다를 수 있고, 터널 절연막의 질화의 정도가 열처리 동안 웨이퍼의 설치 위치에 따라 다를 수도 있고, 소정의 유지 특성을 갖지 않는 소자가 포함될 수 있다. 본 발명은 소자 형성의 완성 전에 충분한 질화가 되지 않은 웨이퍼를 찾아내는 방법을 제공한다. 이는, 예를 들면, 특정의 위치에 더미 웨이퍼를 설치하고 더미 웨이퍼의 터널 절연막의 두께를 측정함으로써 이루어진다. 이러한 방법에서, 장치의 열처리에 대한 조건의 최적화가 용이하게 이루어질 수 있고, 불량품의 비율을 감소시킬 수 있다.
이상의 설명으로부터 명확해진 바와 같이, 본 발명에 따라 소정의 소자 특성을 나타내는 터널 절연막을 갖는 비휘발성 반도체 장치를 높은 수율로 용이하게 제조할 수 있다.

Claims (8)

  1. 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 상기 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 비휘발성 반도체 장치의 제조 방법으로서,
    상기 실리콘 기판의 표면상에 실리콘 산화막을 형성하고, 그 후 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 실행하여 질화 영역을 형성함으로써 상기 터널 절연막을 형성하는 단계를 포함하고;
    상기 질화성 가스의 분위기에서 실행되는 상기 열처리에서, 형성될 상기 터널 절연막의 최대 질소 원자 농도가 소정의 허용 유지 특성을 제공할 수 있는 최대 질소 원자 농도 (허용 최대 질소 원자 농도) 이상이 되도록, 상기 터널 절연막의 두께와 상기 허용 최대 질소 원자 농도 사이의 소정의 관계식에 기초하여, 형성될 상기 터널 절연막의 소정의 두께에 따라 상기 질화성 가스의 압력 및 상기 열처리의 온도를 조정하는 것을 특징으로 하는 비휘발성 반도체 장치의 제조 방법.
  2. 실리콘 기판상에 터널 절연막을 개재하여 설치된 부유 게이트, 및 상기 부유 게이트상에 게이트간 절연막을 개재하여 설치된 제어 게이트를 갖는 비휘발성 반도체 장치의 제조 방법으로서,
    상기 실리콘 기판의 표면에 실리콘 산화막을 형성하고, 그 후 산화질소를 포함하는 질화성 가스의 분위기에서 열처리를 실행하여 질화 영역을 형성함으로써 상기 터널 절연막을 형성하는 단계를 포함하고;
    상기 질화성 가스의 분위기에서 실행되는 상기 열처리에서, 형성될 상기 터널 절연막의 소정의 두께에 따라 다음과 같은 식 (1)
    CN≥ -1.02 T + 13.4 (1)
    CN: 터널 절연막의 질소 원자 농도 (원자 %)
    T : 터널 절연막의 두께 (nm)
    을 만족하는 질소 원자 농도를 갖는 질화 영역이 상기 터널 절연막내에 형성되도록 상기 질화성 가스의 압력 및 상기 열처리의 온도를 조정하는 것을 특징으로 하는 비휘발성 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 터널 절연막의 두께를 4 nm 이상 12 nm 이하에 설정하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 터널 절연막의 두께를 4 nm 이상 12 nm 이하에 설정하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화성 가스의 분위기에서 상기 열처리를 대기압이하에서 실행하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 2 항에 있어서,
    상기 질화성 가스의 분위기에서 상기 열처리를 대기압이하에서 실행하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    NO 단일 가스 또는 NO 와 비활성 가스의 혼합 가스를 상기 질화성 가스로서 이용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 2 항에 있어서,
    NO 단일 가스 또는 NO 와 비활성 가스의 혼합 가스를 상기 질화성 가스로서 이용하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016335B1 (ko) * 2003-10-24 2011-02-22 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4594554B2 (ja) * 2001-05-29 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100426482B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100467019B1 (ko) * 2002-07-05 2005-01-24 삼성전자주식회사 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법
US7566929B2 (en) 2002-07-05 2009-07-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices having floating gate electrodes with nitrogen-doped layers on portions thereof
KR101058882B1 (ko) * 2003-02-04 2011-08-23 어플라이드 머티어리얼스, 인코포레이티드 초-저압에서 암모니아를 이용한 급속 열 어닐링을 통한 실리콘 옥시질화물의 질소 프로파일 테일러링
JP2006186245A (ja) * 2004-12-28 2006-07-13 Tokyo Electron Ltd トンネル酸化膜の窒化処理方法、不揮発性メモリ素子の製造方法および不揮発性メモリ素子、ならびにコンピュータプログラムおよび記録媒体
KR100644397B1 (ko) 2005-04-07 2006-11-10 삼성전자주식회사 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법
US8008214B2 (en) * 2005-12-16 2011-08-30 Samsung Electronics Co., Ltd. Method of forming an insulation structure and method of manufacturing a semiconductor device using the same
KR100731754B1 (ko) * 2006-02-28 2007-06-22 삼성에스디아이 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100897288B1 (ko) * 2006-10-20 2009-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
JP5103478B2 (ja) * 2007-09-10 2012-12-19 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP5348898B2 (ja) * 2008-01-22 2013-11-20 株式会社東芝 半導体装置およびその製造方法
KR20170029808A (ko) 2015-09-08 2017-03-16 문종선 건축물용 섬유보드 제조방법 및 그 제조방법에 의해 제조된 건축물용 섬유보드

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3256059B2 (ja) 1993-12-27 2002-02-12 株式会社日立製作所 半導体装置の製造方法
JP4001960B2 (ja) 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101016335B1 (ko) * 2003-10-24 2011-02-22 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법

Also Published As

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