JP2000091337A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 オキシナイトライド膜の再酸化処理工程をな
くし、製造工程数が減少できる半導体装置の製造方法を
提供する。低温化プロセスが採用できる半導体装置の製
造方法を提供する。 【解決手段】 半導体装置の製造方法において、３元系
混合体を使用し、CVDによりオキシナイトライド膜を成
膜する。３元系混合体は、水素を含まない珪素系材料ガ
ス又は珪素系液体ソースと、水素を含まない酸化性材料
ガスと、一酸化窒素ガス（NO）とを含む。珪素系材料ガ
ス又は珪素系液体ソースにはSiCl₄、Si₂Cl₆又はSiF₄が
使用される。酸化性材料ガスにはN₂O、O₂又はO₃が使用
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。特に本発明は、化学的気相成長（以
下、単にCVD（Chemical Vapour Deposition）とい
う。）により成膜されるオキシナイトライド（SiO_xN_y）
膜又は酸化珪素膜（SiO_x）を有する半導体装置及びその
製造方法に関する。

【０００２】さらに詳細には、本発明は、CVDにより成
膜されるゲート絶縁膜を有するMOSFET（Metal Oxide Se
miconductor Field Effect Transistor）又はMISFET（M
etalInsulator Semiconductor Field Effect Transisto
r）を搭載する半導体装置及びその製造方法に関する。
さらに、本発明は、CVDにより成膜される誘電体膜を有
するMOS（Metal Oxide Semiconductor ）型容量素子又
はMIS（Metal Insulator Semiconductor）型容量素子を
有する半導体装置及びその製造方法に関する。さらに、
本発明は、CVDにより成膜されるゲート絶縁膜を有する
不揮発性記憶素子を搭載する半導体装置及びその製造方
法に関する。

【０００３】

【従来の技術】高集積化及び低消費電力化が進むにつ
れ、半導体装置に搭載された素子例えばMOSFETのゲート
絶縁膜は低電圧で充分な駆動が行えるように薄膜化され
る。一般的にゲート絶縁膜にはSiO₂膜が使用されている
が、薄膜化に対処するためにゲート絶縁膜には膜中に窒
素（N）を含むオキシナイトライド膜が採用され、MISFE
Tが半導体装置に搭載される傾向にある。例えばnチャネ
ルMISFETにおいて、オキシナイトライド膜は、半導体基
板中に閾値電圧調整用として注入された不純物具体的に
は硼素（B）やゲート電極中に導入された不純物具体的
には燐（P）の膜中への拡散を防止できる。すなわち、
オキシナイトライド膜の採用により、ゲート絶縁膜中へ
の不純物の拡散が抑制され、MISFETの閾値電圧の変動が
防止できる。

【０００４】オキシナイトライド膜の形成方法には、熱
酸化珪素膜を形成した後に熱酸化珪素膜中にNを導入し
オキシナイトライド膜を形成する第１の方法と、CVDに
よりオキシナイトライド膜を直接成膜する第２の方法と
が一般的である。

【０００５】図２７（Ａ）乃至図２７（Ｅ）はオキシナ
イトライド膜を形成する第１の方法を説明する各製造工
程毎に示すMISFETの工程断面図である。

【０００６】（１）まず、図２７（Ａ）に示すように、
単結晶珪素基板からなるp型半導体基板１の主面上にお
いて素子間分離領域に素子間分離用絶縁膜（フィールド
絶縁膜）２を形成する。素子間分離用絶縁膜２は半導体
基板１主面の選択酸化により形成される。

【０００７】（２）図２７（Ｂ）に示すように、半導体
基板１の主面上において素子形成領域にゲート絶縁膜３
Ａを形成する。ゲート絶縁膜３Ａは、熱酸化により形成
し、例えば10nmの膜厚で形成する。

【０００８】（３）図２７（Ｃ）に示すように、ゲート
絶縁膜３Ａの膜中にNを導入し、オキシナイトライド膜
からなるゲート絶縁膜３Ｂを形成する。Nの導入には、
アンモニア（NH₃）ガス雰囲気中又は酸化窒素（N₂O）ガ
ス雰囲気中、1100℃の高温度で行われる熱処理（アニー
ル）が使用される。

【０００９】（４）ゲート絶縁膜３Ｂの膜中には-H基、
-OH基等の水素関連の結合基が多量に含まれる。この結
合基は、電子トラップとして働き、MISFETの閾値電圧に
変動を及ぼし、又リーク電流経路を生成し、又絶縁耐圧
を劣化する要因になる。図２７（Ｄ）に示すように、前
述の結合基を抜くために熱処理（再酸化処理）を行い、
結合基が排除されたゲート絶縁膜３を形成する。熱処理
は酸素（O₂）ガス雰囲気中、大気圧（常圧）下で11５0
℃の高温度で行われる。

【００１０】（５）図２７（Ｅ）に示すように、ゲート
絶縁膜３の表面上にゲート電極４を形成し、引き続きゲ
ート電極４の両側において半導体基板１の主面部にソー
ス領域及びドレイン領域として使用される一対のn型半
導体領域５を形成する。ゲート電極４は例えば減圧CVD
により成膜した多結晶珪素膜で形成され、この多結晶珪
素膜には抵抗値を低減する不純物例えばPが熱拡散によ
り導入される。ゲート電極４は例えば200nmの膜厚で形
成される。半導体領域５は、n型不純物具体的には砒素
（As）やPをイオン注入で半導体基板１の主面部に注入
し、注入された不純物に活性化処理を行うことにより形
成される。半導体領域５の形成工程が終了すると、MISF
ETが完成する。

【００１１】図２８は前述の第１の方法で形成されたゲ
ート絶縁膜（オキシナイトライド膜）３において膜中に
含まれるNの濃度プロファイルを示す図である。濃度プ
ロファイルの測定はSIMS分析法（２次イオン質量分析
法：Secondary Ion Mass Spectrometry）を使用した。
図２８に示すように、半導体基板１側、ゲート電極４側
のそれぞれにおいて、オキシナイトライド膜（ゲート絶
縁膜３）の膜中に含まれるN濃度が高くなる。

【００１２】図２９は前述のゲート絶縁膜３Ｂ（図２７
（Ｃ）に示すN導入直後）、ゲート絶縁膜３（図２７
（Ｄ）に示す結合基を抜く再酸化処理後）のそれぞれに
おいて水素関連の結合の含有量を示す図である。結合の
含有量の測定はFT-IR分析法（フーリエ変換赤外分光分
析法）を使用した。図２９に示すように、N導入直後の
ゲート絶縁膜３Ｂにおいて、波数1900cm^-1付近にSi-H結
合を示すピークが、波数2100cm^-1付近にSi-OH結合を示
すピークが、それぞれ観察された。さらに、波数3300cm
^-1付近にはH₂O結合及びN-H結合を示すピークが観察され
た。再酸化処理が行われた後のゲート絶縁膜３において
は、各結合を示すピークは小さくなっているものの、膜
中の水素関連の結合は完全にはなくなっていない。

【００１３】図３０（Ａ）及び図３０（Ｂ）はオキシナ
イトライド膜を形成する第２の方法を説明する各製造工
程毎に示すMISFETの工程断面図である。

【００１４】（１）まず、前述の第１の方法と同様に、
半導体基板１の主面上に素子間分離用絶縁膜２を形成
し、この後、図３０（Ａ）に示すように、半導体基板１
の主面上において素子形成領域にCVDによりゲート絶縁
膜６Ａを形成する。CVDはモノシラン（SiH₄）、O₂及びN
H₃を含む３元系ガスを材料ガスとして使用し、ゲート絶
縁膜６Ａはオキシナイトライド膜として成膜される。

【００１５】（２）ゲート絶縁膜６Ａの膜中には-H基、
-OH基等の水素関連の結合基が多量に含まれるので、図
３０（Ｂ）に示すように、前述の第１の方法と同様の熱
処理（再酸化処理）を行い、結合基が排除されたゲート
絶縁膜６を形成する。熱処理はO₂ガス雰囲気中、1100℃
の高温度で行われる。

【００１６】（３）前述の第１の方法と同様に、ゲート
絶縁膜６の表面上にゲート電極４を形成し、一対のn型
半導体領域５を形成する（図２７（Ｅ）参照）。半導体
領域５の形成工程が終了すると、MISFETが完成する。

【００１７】

【発明が解決しようとする課題】前述のオキシナイトラ
イド膜の成膜方法においては、以下の点について配慮が
なされていない。

【００１８】（１）第１の方法によりN導入直後のゲー
ト絶縁膜３Ｂ（図２７（Ｃ）及び図２９参照）には膜中
に多量の水素関連の結合基や結合が含まれる。この結合
基や結合を排除しないと、MISFETの閾値電圧の変動、リ
ーク電流の増加等、素子特性に悪影響が生じる。このた
め、半導体装置の製造プロセスにおいては、結合基や結
合を排除する熱処理（再酸化処理）が必要不可欠であ
り、製造工程数が増加する。第２の方法によりCVDで成
膜されたゲート絶縁膜６Ａ（図３０（Ａ）参照）も同様
に熱処理が必要不可欠であり、半導体装置の製造プロセ
スにおいて製造工程数が増加する。

【００１９】（２）半導体装置の製造プロセスに前述の
熱処理が組み込まれない場合には、素子特性が劣化し、
半導体装置の電気的信頼性が低下する。

【００２０】（３）半導体装置の製造プロセスにおい
て、前述の熱処理は1000℃以上の高温度で行われるの
で、低温化プロセスが採用できない（サーマルバジェッ
トの低減ができない）。

【００２１】（４）半導体装置の製造プロセスにおい
て、高温度の熱処理は半導体領域（拡散層）に不必要な
引き伸ばし拡散を生じ、素子特性が劣化し、半導体装置
の電気的信頼性が低下する。

【００２２】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は以下のとおりで
ある。

【００２３】（１）本発明の目的は、オキシナイトライ
ド膜の形成後に行われる熱処理工程（再酸化処理工程）
をなくし、製造工程数が削減できる半導体装置の製造方
法を提供することである。

【００２４】（２）本発明の目的は、高温度の熱処理工
程をなくし、低温化プロセスが採用できる半導体装置の
製造方法を提供することである。

【００２５】（３）本発明の目的は、オキシナイトライ
ド膜のリーク電流を減少し、絶縁耐圧を向上することに
より、素子特性が向上できる半導体装置を提供すること
である。特に本発明は、MISFET、MIS型容量素子又はゲ
ート絶縁膜にオキシナイトライド膜を使用する不揮発性
記憶素子の特性を向上できる半導体装置を提供すること
を目的とする。

【００２６】（４）本発明の目的は、熱処理に起因する
不必要な半導体領域の引き延ばし拡散を減少し、素子特
性が向上できる半導体装置を提供することである。

【００２７】（５）本発明の目的は、オキシナイトライ
ド膜の膜中への不純物の拡散を防止し、素子特性が向上
できる半導体装置を提供することである。特に本発明
は、半導体（半導体基板又は電極）からオキシナイトラ
イド膜への不純物の拡散を防止し、この半導体及びオキ
シナイトライド膜を有する素子の特性を向上できる半導
体装置を提供することを目的とする。

【００２８】（６）本発明の目的は、CVDにより成膜さ
れる酸化珪素膜においてリーク電流を減少し、絶縁耐圧
が向上できる半導体装置の製造方法を提供することであ
る。

【００２９】（７）本発明の目的は、CVDにより成膜さ
れる酸化珪素膜を有する素子の特性が向上できる半導体
装置を提供することである。

【００３０】（８）本発明の目的は、前述の目的を達成
できる半導体装置の製造装置を提供することである。

【００３１】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、半導体装置の製造方法にお
いて、下記（Ａ）、（Ｂ）及び（Ｃ）を含む３元系混合
体を使用し、CVDにより半導体基板上にオキシナイトラ
イド膜を成膜したことである： （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
ース； （Ｂ）水素を含まない酸化性材料ガス； （Ｃ）一酸化窒素ガス。

【００３２】珪素系材料ガス又は珪素系液体ソースの一
般式はSi_xCl_yF_zであり、具体的にはSiCl₄、Si₂Cl₆、SiF
₄のいずれかが実用的に使用できる。酸化性材料ガスに
はN₂O、O₂、O₃のいずれかが実用的に使用できる。

【００３３】このような半導体装置の製造方法において
は、-H基、-OH基等の水素関連の結合基、又はSi-H結
合、Si-OH結合、N-H結合等の水素関連の結合が成膜され
たオキシナイトライド膜中に実質的に含まれない。従っ
て、オキシナイトライド膜の成膜後に結合基を取り除く
熱処理工程（再酸化熱処理工程）がなくなるので、半導
体装置の製造プロセスにおいて製造工程数が削減でき
る。さらに、熱処理工程がなくなるので、半導体装置の
製造プロセスにおいて低温化プロセスが採用できる（サ
ーマルバジェットが低減できる）。

【００３４】半導体装置の製造プロセスにおいて、製造
工程数の削減は製造ばらつきを減少でき、低温化プロセ
スの採用は半導体領域の不必要な引き延ばし拡散を減少
できるので、半導体装置に搭載された素子の特性が安定
化できる。さらに、半導体装置の製造プロセスにおい
て、歩留まりが向上できる。

【００３５】本発明の第２の特徴は、半導体装置の製造
方法において、下記（Ａ）、（Ｂ）及び（Ｃ）を含む３
元系混合体を使用し、化学的気相成長により半導体基板
上にN濃度が高いオキシナイトライド膜を成膜する工程
と、引き続き、下記（Ｃ）の供給を減少し又は停止し、
第１のオキシナイトライド膜上にCVDにより、第１のオ
キシナイトライド膜よりもN濃度が低い第２のオキシナ
イトライド膜を成膜する工程とを備えたことである： （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
ース； （Ｂ）水素を含まない酸化性材料ガス； （Ｃ）一酸化窒素ガス。

【００３６】このような半導体装置の製造方法において
は、一酸化窒素ガスの供給量の制御で、オキシナイトラ
イド膜の半導体側にN濃度の高い領域が容易に形成で
き、しかもN濃度の制御が容易に行える。このオキシナ
イトライド膜のN濃度が高い領域は、半導体中からオキ
シナイトライド膜中に拡散する不純物、例えばBやPに対
する障壁として機能する。従って、オキシナイトライド
膜は半導体中からの不純物の拡散が防止できる。

【００３７】本発明の第３の特徴は、MISFETを備えた半
導体装置において、前述の半導体装置の製造方法を使用
し、MISFETのゲート絶縁膜がオキシナイトライド膜で形
成されたことである。

【００３８】このような半導体装置においては、半導体
からMISFETのゲート絶縁膜中への不純物の拡散が防止で
きる。従って、MISFETの閾値電圧の変動が防止できるの
で、半導体装置の電気的信頼性が向上できる。

【００３９】本発明の第４の特徴は、浮遊ゲート電極及
び制御ゲート電極を含む不揮発性記憶素子を備えた半導
体装置において、前述の半導体装置の製造方法を使用
し、浮遊ゲート電極と制御ゲート電極との間のゲート絶
縁膜がオキシナイトライド膜で形成されたことである。

【００４０】このような半導体装置においては、オキシ
ナイトライド膜のN濃度が高い領域はO₂に対する障壁と
して機能する。この障壁は不揮発性記憶素子の浮遊ゲー
ト電極（半導体、詳細にはPがドープされた多結晶珪素
膜）に近接したオキシナイトライド膜の膜中に形成され
る。障壁は、酸化処理工程で外部からオキシナイトライ
ド膜の膜中を通して浮遊ゲート電極中に供給されるO₂の
供給経路を遮断する。従って、浮遊ゲート電極特にその
端部において不必要な酸化（ゲート絶縁膜の膜厚の増
加）が防止でき、不揮発性記憶素子の情報書込み特性が
向上できる。

【００４１】本発明の第５の特徴は、半導体装置の製造
方法において、下記（Ａ）及び（Ｂ）を含む２元系混合
体、又は（Ａ）、（Ｂ）及び（Ｃ）を含む３元系混合体
を使用し、CVDにより第１のオキシナイトライド膜を成
膜する工程と、引き続き、下記（Ａ）、（Ｂ）及び
（Ｃ）を含む３元系混合体を使用し、CVDにより第１の
オキシナイトライド膜上に、第１のオキシナイトライド
膜よりもN濃度が高い第２のオキシナイトライド膜を成
膜する工程と、第２のオキシナイトライド膜上に半導体
層又は金属層を形成する工程とを備えたことである： （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
ース； （Ｂ）水素を含まない酸化性材料ガス； （Ｃ）一酸化窒素ガス。

【００４２】このような半導体装置の製造方法において
は、一酸化窒素ガスの供給量の制御で、オキシナイトラ
イド膜の半導体側にN濃度の高い領域が容易に形成で
き、しかもN濃度の制御が容易に行える。このオキシナ
イトライド膜のN濃度が高い領域は、上層の半導体中か
ら下層のオキシナイトライド膜中に拡散する不純物、例
えばB、Pに対する障壁として使用される。従って、オキ
シナイトライド膜は半導体中からの不純物の拡散が防止
できる。

【００４３】本発明の第６の特徴は、MISFETを備えた半
導体装置において、前述の半導体装置の製造方法を使用
し、ゲート絶縁膜をオキシナイトライド膜で形成し、ゲ
ート電極を金属層で形成したことである。

【００４４】このように構成される半導体装置において
は、ゲート絶縁膜とゲート電極との接触がオキシナイト
ライド膜のN濃度の高い領域と金属との接触になるの
で、両者間の仕事関数差が減少できる。従って、MISFET
の駆動能力が向上できるので、MISFETサイズが減少で
き、半導体装置の高集積化が実現できる。また、半導体
装置の低消費電力化が実現できる。

【００４５】本発明の第７の特徴は、半導体装置の製造
方法において、下記（Ａ）及び（Ｂ）を含む２元系混合
体を使用し、CVDにより下記（ａ）及び（ｂ）の条件を
満たす酸化珪素膜を成膜したことである： （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
ース； （Ｂ）水素を含まない酸化性材料ガス； （ａ）酸化珪素膜の屈折率が1.6以下； （ｂ）酸化珪素膜中の水素原子の含有量が塩素原子の含
有量よりも少ない。

【００４６】このような半導体装置の製造方法において
は、-H基、-OH基等の水素関連の結合基、又はSi-H結
合、Si-OH結合、N-H結合等の水素関連の結合が成膜され
た酸化珪素膜中に実質的に含まれない。水素原子の含有
量は、酸化珪素膜中に必然的に混在する微量のCl原子の
含有量に比べて少なく、具体的には0.1%にも満たない。
従って、酸化珪素膜の成膜後に結合基を取り除く熱酸化
処理工程がなくなるので、半導体装置の製造プロセスに
おいて製造工程数が削減できる。さらに、熱酸化処理工
程がなくなるので、半導体装置の製造プロセスにおいて
低温化が実現できる。

【００４７】半導体装置の製造プロセスにおいて、製造
工程数の削減は製造ばらつきを減少でき、低温化プロセ
スの採用は半導体領域の不必要な引き延ばし拡散を減少
できるので、半導体装置に搭載された素子の特性が安定
化できる。さらに、半導体装置の製造プロセスにおい
て、歩留まりが向上できる。

【００４８】さらに、半導体装置の製造プロセスにおい
ては、水素関連の結合基や結合が酸化珪素膜中に実質的
に含まれないので、リーク電流量が減少できる酸化珪素
膜がCVDにより成膜できる。

【００４９】さらに、半導体装置の製造プロセスにおい
ては、熱酸化により成膜した酸化珪素膜の屈折率（1.4
6）と同等の値を有する酸化珪素膜がCVDにより成膜でき
るので、熱酸化により成膜した酸化珪素膜と同等の絶縁
耐圧がCVDで成膜した酸化珪素膜で得られる。

【００５０】本発明の第８の特徴は、半導体装置の製造
方法において、珪素系材料ガス又は珪素系液体ソースに
はSiCl₄、Si₂Cl₆、SiF₄のいずれかが使用され、酸化性
材料ガスにはN₂O、O₂、O₃のいずれかが使用されること
である。さらに、本発明の第８の特徴は、（前記酸化性
材料ガスの流量）／（前記珪素系材料ガス又は珪素系液
体ソースの流量）≧50に設定されることである。

【００５１】このような半導体装置の製造方法において
は、熱酸化により成膜した酸化珪素膜の屈折率と同等の
屈折率を有する酸化珪素膜がCVDにより成膜できる。

【００５２】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００５３】（第１の実施の形態）本実施の形態は、オ
キシナイトライド膜の成膜装置、成膜方法、電気的特
性、MISFETを備えた半導体装置の製造方法について説明
する。

【００５４】＜オキシナイトライド膜の成膜装置＞図１
は本発明の第１の実施の形態に係る減圧CVD（LP-CVD）
装置の概略システム構成図である。図１に示すように、
本実施の形態に係るCVD装置１０は縦型バッチ処理方式
の減圧CVD装置である。このCVD装置１０はオキシナイト
ライド膜を成膜する。

【００５５】減圧CVD装置１０は、処理室（Outer Tub
e）１１、混合体供給系１６及びガス排気系を備える。
処理室１１の内部には内部管（Inner Tube）１２が配設
され、この内部管１２の中央部分にはウエーハ収納部１
３が配設される。ウエーハ収納部１３には縦方向に所定
間隔で複数枚の半導体ウエーハ１４が載置される。本実
施の形態において、半導体ウエーハ１４には単結晶珪素
基板が使用され、単結晶珪素基板の表面上にMISFETのゲ
ート絶縁膜として使用されるオキシナイトライド膜が成
膜される。処理室１１の外周囲には処理室１１の内部の
成膜温度を調節する加熱ヒータ１５が配設される。加熱
ヒータ１５は図示しないヒータ制御装置に接続され、ヒ
ータ制御装置により加熱ヒータ１５の駆動（成膜温度）
が制御される。

【００５６】混合体供給系１６は本実施の形態において
少なくとも３種類の成膜ガスをそれぞれ処理室１１の内
部に供給する供給源１６Ａ〜１６Ｃを備える。供給源１
６Ａは、水素を含まない珪素系材料ガス又は珪素系液体
ソースの供給源として配設され、本実施の形態において
テトラクロルシラン（SiCl₄）を処理室１１内部に供給
する。SiCl₄は、常温において液体であり、N₂によるバ
ブリングを行い、処理室１１内部に供給する。供給源１
６Ａはマスフロコントローラ１７Ａ、制御バルブ（符号
は付けない）のそれぞれを介在し混合体供給管１８を通
して処理室１１の内部に連接され、マスフロコントロー
ラ１７Ａ及び制御バルブにより処理室１１内部へのSiCl
₄の供給量が制御される。水素を含まない珪素系材料ガ
ス又は珪素系液体ソースは一般化学式Si_xCl_yF_zで表せ、
具体的にはSiCl₄の他にSi₂Cl₆、SiF₄のいずれかが実用
的に使用できる。

【００５７】供給源１６Ｂは、水素を含まない酸化性材
料ガスの供給源として配設され、本実施の形態において
亜酸化窒素（N₂O）を処理室１１内部に供給する。供給
源１６Ｂはマスフロコントローラ１７Ｂ、制御バルブ
（符号は付けない）のそれぞれを介在し混合体供給管１
８を通して処理室１１の内部に連接され、マスフロコン
トローラ１７Ｂ及び制御バルブにより処理室１１内部へ
のN₂Oの供給量が制御される。水素を含まない酸化性材
料ガスにはN₂Oの他にO₂、O₃が実用的に使用できる。

【００５８】供給源１６Ｃは、一酸化窒素ガスの供給源
として配設され、本実施の形態において一酸化窒素（N
O）を処理室１１の内部に供給する。供給源１６Ｃはマ
スフロコントローラ１７Ｃ、制御バルブ（符号は付けな
い）のそれぞれを介在し混合体供給管１８を通して処理
室１１の内部に連接され、マスフロコントローラ１７Ｃ
及び制御バルブにより処理室１１内部へのNOの供給量が
制御される。

【００５９】すなわち、本実施の形態に係る減圧CVD装
置１０においては、水素を含まない珪素系材料ガス又は
珪素系液体ソース、水素を含まない酸化性材料ガス及び
一酸化窒素ガスの３元系混合体によりオキシナイトライ
ド膜が成膜される。

【００６０】ガス排気系はガス排気管１９を備え、処理
室１１内部の不必要なガスをガス排気管１９を通して外
部に排気する。ガス排気管１９には図示しないが真空ポ
ンプが連接される。

【００６１】なお、本発明においては、横型バッチ処理
方式を採用する減圧CVD装置、枚葉式処理方式を採用す
る減圧CVD装置が使用できる。さらに、本発明において
は、常圧CVD装置が使用できる。

【００６２】＜MISFETを備えた半導体装置の製造方法＞
次に、MISFETを備えた半導体装置の製造方法を説明し、
併せてオキシナイトライド膜の成膜方法を説明する。図
２（Ａ）乃至図２（Ｅ）は本発明の第１の実施の形態に
係る製造方法を説明する各製造工程毎に示す半導体装置
の工程断面図である。

【００６３】（１）まず、単結晶珪素基板からなる低不
純物濃度のp-型半導体基板２０を準備する。図２（Ａ）
に示すように、この半導体基板２０の主面上において素
子間分離領域に素子間分離用絶縁膜２１を形成する。素
子間分離用絶縁膜２１を形成する工程とほぼ同一製造工
程により、素子間分離用絶縁膜２１下であって半導体基
板２０の主面部に中不純物濃度のp型チャネルストッパ
領域２２を形成する。素子間分離用絶縁膜２１は半導体
基板２０の主面の選択酸化により形成される。チャネル
ストッパ領域２２は、素子間分離用絶縁膜２１の形成に
使用する酸化マスクを利用して半導体基板２０の主面部
にp型不純物を注入し、素子間分離用絶縁膜２１を形成
する酸化処理工程を利用してp型不純物に引き延ばし拡
散を行うことにより形成される。

【００６４】なお、図示しないが、半導体基板２０の主
面部において素子形成領域（MISFETの形成領域）には閾
値電圧を調節する不純物が導入される。本実施の形態に
係るMISFETはnチャネル導電型について説明するので、
閾値電圧を調節する不純物にはB又はBF₂が使用される。
不純物はイオン注入により半導体基板２０に導入され
る。pチャネルMISFETの場合、閾値電圧を調節する不純
物にはAs又はPが使用される。

【００６５】（２）図２（Ｂ）に示すように、半導体基
板２０の主面上の全面においてゲート絶縁膜２３を形成
する。ゲート絶縁膜２３は、前述の減圧CVD装置１０で
成膜されたオキシナイトライド膜で形成される。オキシ
ナイトライド膜は以下の成膜条件で形成される。

【００６６】（Ａ）成膜温度（処理室１１の内部温
度）：850℃ （Ｂ）成膜圧力：２×10²Pa （Ｃ）供給源１６Ａから供給されるSiCl₄のガス供給量
：5 sccm （Ｄ）供給源１６Ｂから供給されるN₂Oのガス供給量 ：
500 sccm （Ｅ）供給源１６Ｃから供給されるNOのガス供給量
：50 sccm まず、減圧CVD装置１０の処理室１１の内部温度を850℃
に、内部圧力を２×10²Paに保った状態において、供給
源１６Ｂから処理室１１の内部にN₂Oガスを導入する
（図１参照）。この処理室１１の内部にN₂Oガス雰囲気
が生成され、このN₂Oガス雰囲気中に供給源１６ＡからS
iCl₄ガスを導入するとともに供給源１６ＣからNOガスを
導入する。処理室１１の内部においてはCVDにより半導
体ウエーハ１４（半導体基板２０）の表面上にオキシナ
イトライド膜（ゲート絶縁膜２３）が成膜される。オキ
シナイトライド膜は例えば7nmの膜厚で成膜される。

【００６７】このように、SiCl₄、N₂O及びNOの３元系混
合体を使用し、CVDにより成膜されたオキシナイトライ
ド膜は、-H基、-OH基等、水素関連の結合基、又はSi-H
結合、Si-OH結合、N-H結合等の水素関連の結合が実質的
に含まれない。

【００６８】図３は前述の成膜条件で形成されたゲート
絶縁膜（オキシナイトライド膜）２３において膜中に含
まれるNの濃度プロファイルを示す図である。濃度プロ
ファイルの測定はSIMS分析法を使用した。前述の図２８
で説明したゲート絶縁膜（オキシナイトライド膜）３に
おいては、半導体基板１側、ゲート電極４側のそれぞれ
のN濃度が高くなる。これに対して、本実施の形態に係
るゲート絶縁膜２３の膜中のN濃度は膜厚方向において
均一な分布を有する。ゲート絶縁膜２３の膜中のN濃度
は供給源１６Ｃから供給されるNOの供給量に依存し、NO
の供給量が一定であればゲート絶縁膜２３の膜中のN濃
度分布は均一化される。

【００６９】図４は前述の成膜条件で形成されたゲート
絶縁膜（オキシナイトライド膜）２３において膜中に含
まれる水素関連の結合の含有量を示す図である。結合の
含有量の測定はFT-IR分析法を使用した。比較のため
に、前述の図２９で説明したゲート絶縁膜３Ｂ（N導入
直後）、ゲート絶縁膜３（結合基を抜く再酸化処理後）
のそれぞれの結合の含有量を測定した結果を示す。図４
に示すように、本実施の形態に係るCVDにより成膜した
ゲート絶縁膜（オキシナイトライド膜）２３において
は、波数1900cm^-1付近のSi-H結合を示すピーク、波数21
00cm^-1付近のSi-OH結合を示すピーク、波数3300cm^-1付
近のH₂O結合及びN-H結合を示すピークがいずれも観察さ
れなかった。水素原子の含有量はオキシナイトライド膜
の膜中に必然的に混在する微量のCl原子の含有量に比べ
て少ない。例えばCl原子はオキシナイトライド膜の膜中
に2×10¹⁸〜2×10²⁰atoms/cm³程度含まれるのに対し
て、全原子の0.1％まで測定できる測定装置では水素原
子が測定できなかった。すなわち、本実施の形態に係る
ゲート絶縁膜２３においては、水素原子の含有量は0.1
％にも満たないので、水素関連の結合基及び結合は実質
的に存在しないことになる。

【００７０】図５は前述の成膜条件で形成されたゲート
絶縁膜（オキシナイトライド膜）２３の絶縁破壊耐圧の
測定結果を示す図である。比較のために、前述の図２９
で説明したゲート絶縁膜３Ｂ（N導入直後）、ゲート絶
縁膜３（結合基を抜く再酸化処理後）のそれぞれの絶縁
破壊耐圧の測定結果を示す。本実施の形態に係るゲート
絶縁膜２３の絶縁破壊耐圧は再酸化処理を行い水素関連
の結合基を抜いたゲート絶縁膜３の絶縁破壊耐圧に対し
て約２倍近く高いことが確認された。

【００７１】このように本実施の形態に係るゲート絶縁
膜２３においては、膜中に水素関連の結合基や結合が実
質的に存在せず、しかも電気的絶縁性に優れている。従
って、基本的にゲート絶縁膜２３を成膜した後の熱処理
工程（再酸化処理工程）は必要ない。

【００７２】（３）図２（Ｃ）に示すように、素子形成
領域においてゲート絶縁膜２３上にゲート電極２４を形
成する。ゲート電極２４は例えばCVDにより成膜した多
結晶珪素膜で形成され、この多結晶珪素膜には抵抗値を
調節（低減）する不純物が導入される。多結晶珪素膜は
例えば200nmの膜厚で形成される。不純物には例えばPが
使用され、Pは熱拡散又はイオン注入により多結晶珪素
膜に導入される。

【００７３】（４）図２（Ｄ）に示すように、素子形成
領域において半導体基板２０の主面部にソース領域及び
ドレイン領域として使用される高不純物濃度のn+型半導
体領域２５を形成する。半導体領域２５はゲート電極２
４の側部においてこのゲート電極２４に対して自己整合
で形成される。半導体領域２５は、本実施の形態におい
てチャネル形成領域側の不純物濃度が低濃度に設定され
たLDD（Lightly Doped Drain）構造で形成される。半導
体領域２５はn型不純物例えばAs、Pをイオン注入で導入
し引き延ばし拡散を施すことにより形成される。半導体
領域２５が形成されると、nチャネルMISFETが完成す
る。

【００７４】（５）MISFETを覆う層間絶縁膜２６を半導
体基板２０の全面に形成し、半導体領域２５上において
層間絶縁膜２６に接続孔２６Ｈを形成する。図２（Ｅ）
に示すように、層間絶縁膜２６上に、接続孔２６Ｈを通
して半導体領域２５に接続する配線２７を形成する。配
線２７は例えばアルミニウム合金を主体として形成され
る。最後に、配線２７を覆う図示しない保護膜を半導体
基板２０の全面に形成することにより、本実施の形態に
係る半導体装置が完成する。

【００７５】このような半導体装置の製造方法において
は、-H基、-OH基等の水素関連の結合基、又はSi-H結
合、Si-OH結合、N-H結合等の水素関連の結合が成膜され
たオキシナイトライド膜中に実質的に含まれない。水素
原子の含有量は、オキシナイトライド膜中に必然的に混
在する微量のCl原子の含有量に比べて少なく、具体的に
は0.1％にも満たない。従って、オキシナイトライド膜
の成膜後に結合基を取り除く熱処理工程がなくなるの
で、半導体装置の製造プロセスにおいて製造工程数が削
減できる。さらに、熱処理工程がなくなるので、半導体
装置の製造プロセスにおいて低温化プロセスが採用でき
る。

【００７６】半導体装置の製造プロセスにおいて、製造
工程数の削減は製造ばらつきを減少でき、低温化プロセ
スの採用は半導体領域の不必要な引き延ばし拡散を減少
できるので、半導体装置に搭載された素子の特性が安定
化できる。さらに、半導体装置の製造プロセスにおい
て、歩留まりが向上できる。

【００７７】（第２の実施の形態）本実施の形態は、オ
キシナイトライド膜のN濃度分布を制御し、オキシナイ
トライド膜に半導体側から不純物が拡散することを防止
する場合を説明する。前述の図１に示す減圧CVD装置１
０を使用し、オキシナイトライド膜を以下の成膜条件で
形成する。

【００７８】（Ａ）成膜温度（処理室１１の内部温
度）：８５０℃ （Ｂ）成膜圧力：２×10²Pa （Ｃ）供給源１６Ａから供給されるSiCl₄のガス供給量
：5 sccm （Ｄ）供給源１６Ｂから供給されるN₂Oのガス供給量 ：
500 sccm （Ｅ）供給源１６Ｃから供給されるNOのガス供給量
：100 sccm→0 sccm 図６は本発明の第２の実施の形態に係る成膜ガスの供給
量と供給タイミングとの関係を示す図である。

【００７９】（１）まず、前述の図１に示す減圧CVD装
置１０の処理室１１の内部温度を８５０℃に、内部圧力
を２×10²Paに保った状態において、供給源１６Ｂから
処理室１１の内部にN₂Oガスを導入する。N₂Oガスの供給
量は500 sccmに設定し、処理室１１の内部にN₂Oガス雰
囲気を生成する。

【００８０】（２）約5分経過した後、オキシナイトラ
イド膜の膜中にN濃度が高い領域を形成するために、供
給源１６Ｃから処理室１１内部にNOガスを導入する。NO
ガスの供給量は100 sccmである。

【００８１】（３）さらに、約5分経過した後、オキシ
ナイトライド膜を成膜するために、供給源１６Ａから処
理室１１にSiCl₄ガスを導入する。SiCl₄ガスの供給量は
5 sccmである。このSiCl₄ガスの導入によりN濃度が高い
第１のオキシナイトライド膜の成膜が開始される。

【００８２】（４）約60分経過した後、オキシナイトラ
イド膜の膜中にN濃度が低い領域を形成するために、供
給源１６Ｃから処理室１１内部へのNOガスの導入を停止
する（0 sccm）。NOガスの導入の停止によりN濃度が低
い第２のオキシナイトライド膜の成膜が開始される。な
お、本実施の形態は、NOガスの導入を完全に停止するの
ではなく、100 sccm未満の供給量でNOガスを供給し続け
てもよい。

【００８３】（５）約30分経過した後、SiCl₄ガスの導
入を停止し、オキシナイトライド膜の成膜を終了する。
この結果、N濃度が高い領域とN濃度が低い領域とを有す
るオキシナイトライド膜（図２（Ｂ）に示すゲート絶縁
膜２３）が形成される。オキシナイトライド膜は約7nm
の膜厚で成膜される。

【００８４】（６）約10分経過した後、N₂Oガスの導入
を停止し、オキシナイトライド膜を成膜する一連の成膜
工程が終了する。

【００８５】図７はオキシナイトライド膜のN濃度分布
と半導体基板の不純物濃度分布との関係を示す図であ
る。前述の図２（Ｂ）に示すゲート絶縁膜２３であるオ
キシナイトライド膜はN濃度が高い領域を最初に成膜し
ているので、N濃度が高い領域は半導体基板２０側に形
成される。図７中、実線は熱処理（アニール）前のオキ
シナイトライド膜（ゲート絶縁膜２３）の膜中に含まれ
るN濃度、熱処理前の半導体基板２０中のB濃度のそれぞ
れを示す。BはnチャネルMISFETの閾値電圧調整用として
半導体基板２０の表面部分に導入された不純物である。
破線は熱処理後のオキシナイトライド膜の膜中に含まれ
るN濃度、熱処理後の半導体基板２０中のB濃度のそれぞ
れを示す。熱処理は、1100℃の高温度で約120秒間行っ
た。

【００８６】図７に示すように、前述の成膜中に行った
NOガスの供給量の制御に従ってオキシナイトライド膜に
は半導体基板２０との界面部分にN濃度の高い領域が形
成される。このN濃度の高い領域の分布は熱処理の前後
で実質的に変化せず、非常に安定した濃度分布が得られ
る。さらに、N濃度が高い領域は、半導体基板２０のBに
対する障壁として機能し、半導体基板２０からオキシナ
イトライド膜へのBの拡散をほぼ完全に阻止できる。図
示しないが、pチャネルMISFETのゲート絶縁膜（２３）
としてオキシナイトライド膜が使用される場合、オキシ
ナイトライド膜のN濃度が高い領域は半導体基板２０か
らの閾値電圧調整用のn型不純物に対する障壁として機
能する。

【００８７】このような半導体装置の製造方法において
は、NOガスの供給量の制御で、オキシナイトライド膜
（ゲート絶縁膜２３）の半導体基板２０側にN濃度の高
い領域が容易に形成でき、しかもN濃度の制御が容易に
行える。このオキシナイトライド膜のN濃度が高い領域
は、半導体基板２０中からオキシナイトライド膜中に拡
散する不純物、例えばBやPに対する障壁として機能す
る。従って、オキシナイトライド膜は半導体中からの不
純物の拡散が防止できる。

【００８８】さらに、MISFETを備えた半導体装置におい
ては、ゲート絶縁膜２３の膜中への不純物の拡散が防止
できるので、MISFETの閾値電圧の変動が防止でき、安定
な閾値電圧が得られる。従って、半導体装置の電気的信
頼性が向上できる。

【００８９】なお、本実施の形態においては、オキシナ
イトライド膜の成膜に際し処理室１１内部にN₂Oガスを
先に導入し、この後にNOガス、SiCl₄ガスを順次導入し
たが、予め処理室１１内部にN₂Oガス及びNOガスを導入
し、この後SiCl₄ガスを導入してもよい。

【００９０】（第３の実施の形態）本実施の形態は、オ
キシナイトライド膜のN濃度分布を制御し、オキシナイ
トライド膜にゲート電極側から不純物が拡散することを
防止する場合を説明する。前述の第２の実施の形態に係
るオキシナイトライド膜の成膜方法において、成膜後半
側でN濃度を調節するNOガスを処理室１１内部に導入す
ることにより、オキシナイトライド膜（ゲート絶縁膜２
３）のゲート電極２４側にN濃度が高い領域が形成でき
る。

【００９１】図８は本発明の第３の実施の形態に係るオ
キシナイトライド膜のN濃度分布とゲート電極（多結晶
珪素膜）の不純物濃度分布との関係を示す図である。前
述の図２（Ｂ）に示すゲート絶縁膜２３であるオキシナ
イトライド膜はN濃度が高い領域を最後に成膜している
ので、N濃度が高い領域はゲート電極２４側に形成され
る。図８はオキシナイトライド膜（ゲート絶縁膜２３）
の膜中に含まれるN濃度、ゲード電極２４に含まれるP濃
度のそれぞれを示す。Pは多結晶珪素膜で形成されたゲ
ート電極２４の抵抗値を調節（低減）するために導入さ
れる。

【００９２】図８に示すように、成膜中に行ったNOガス
の供給量の制御に従ってオキシナイトライド膜にはゲー
ト電極２４との界面部分にN濃度の高い領域が形成され
る。このN濃度の高い領域の分布は第２の実施の形態に
おいて説明したように熱処理の前後で実質的に変化せ
ず、非常に安定した濃度分布が得られる。さらに、N濃
度が高い領域は、ゲート電極２４に含まれたPに対する
障壁として機能し、ゲート電極２４からオキシナイトラ
イド膜へのPの拡散（P漏れ）をほぼ完全に阻止できる。

【００９３】このような半導体装置の製造方法において
は、ゲート絶縁膜２３のゲート電極２４側に形成された
N濃度が高い領域はゲート電極２４中に含まれる不純物
に対する障壁として機能し、不純物の拡散が防止でき
る。従って、MISFETの閾値電圧の変動を防止し、半導体
装置の電気的信頼性が向上できる。

【００９４】さらに、本実施の形態においては、オキシ
ナイトライド膜の半導体基板２０側、ゲート電極２４側
の双方にN濃度が高い領域が容易にしかも制御良く形成
できる。

【００９５】さらに、本実施の形態においては、ゲート
電極２４に金属材料が使用できる。ゲート電極２４に金
属材料が使用される場合には、N濃度が高い領域と金属
ゲート電極との間の仕事関数差が小さくでき、MISFETの
駆動能力が向上できる。

【００９６】（第４の実施の形態）本実施の形態は、不
揮発性記憶素子具体的にはEEPROM（Electrically Erasa
ble and Programmable Read Only Memory）を備えた半
導体装置に本発明を適用した場合を説明する。

【００９７】＜EEPROMのメモリセルの構造＞図９（Ａ）
は本発明の第４の実施の形態に係る半導体装置に搭載さ
れたEEPROMのメモリセル（不揮発性記憶素子）の断面構
造図である。EEPROMは単結晶珪素からなるp型半導体基
板３０に形成される。EEPROMのメモリセルは、素子間分
離用絶縁膜３１及びp型チャネルストッパ領域３２で周
囲を囲まれた領域内において半導体基板３０の主面部に
形成される。なお、半導体基板３０にn型が使用された
場合には、半導体基板３０に形成したp型ウエル領域の
主面にメモリセルが形成される。

【００９８】メモリセルは、チャネル領域を形成する半
導体基板３０、第１ゲート絶縁膜３３、浮遊ゲート電極
（ＦＧ）３４、第２ゲート絶縁膜（インターポリ絶縁
膜）３５、制御ゲート電極（ＣＧ）３６、ソース領域及
びドレイン領域として使用される一対のn+型半導体領域
３８を備える。

【００９９】図９（Ｂ）は前述のメモリセルの拡大断面
構造図である。メモリセルの第１ゲート絶縁膜３３は半
導体基板３０の主面上詳細にはチャネル形成領域の表面
上に形成される。この第１ゲート絶縁膜３３は前述の第
２の実施の形態に係る半導体装置で説明したオキシナイ
トライド膜で形成され、このオキシナイトライド膜には
半導体基板３０側にN濃度の高い領域が形成される。す
なわち、第１ゲート絶縁膜３３は半導体基板３０側から
のBの拡散を防止できる。また、第１ゲート絶縁膜３３
は半導体基板３０側、浮遊ゲート電極３４側の双方にN
濃度の高い領域が形成されたオキシナイトライド膜を使
用してもよい。

【０１００】浮遊ゲート電極３４には"1"情報又は"0"情
報となる電荷が蓄積される。浮遊ゲート電極３４は多結
晶珪素膜で形成され、この多結晶珪素膜には抵抗値を調
整する不純物具体的にはPが導入される。

【０１０１】第２ゲート絶縁膜３５は浮遊ゲート電極３
４と制御ゲート電極３６との間に形成される。第２ゲー
ト絶縁膜３５は、浮遊ゲート電極３４から制御ゲート電
極３６に向かってオキシナイトライド膜３５Ａ、窒化珪
素膜３５Ｂ、オキシナイトライド膜３５Ｃのそれぞれを
順次積層した３層構造で形成される。

【０１０２】最下層のオキシナイトライド膜３５Ａは前
述の第２の実施の形態に係る半導体装置で説明したオキ
シナイトライド膜で形成され、このオキシナイトライド
膜には浮遊ゲート電極３４側にN濃度の高い領域が形成
される。N濃度の高い領域は、オキシナイトライド膜のN
濃度が低い領域を通して浮遊ゲート電極３４に供給され
るO₂に対して障壁としての機能を有し、浮遊ゲート電極
３４へのO₂の供給を防止する。すなわち、オキシナイト
ライド膜３５ＡのN濃度が高い領域は、このオキシナイ
トライド膜３５Ａの成膜後に行われる酸化処理、例えば
情報保持特性を向上するために浮遊ゲート電極３４の側
壁に酸化珪素膜３７を形成する酸化処理において外部か
らのO₂の供給を遮断し、浮遊ゲート電極３４表面特に上
面の酸化による第２ゲート絶縁膜３５の膜厚増加を防止
できる。つまり、図９（Ａ）に符号３５ａを付け破線で
示すバーズビーク形状に酸化が過剰に進行することが防
止できる。第２ゲート絶縁膜３５の不必要な膜厚増加
は、浮遊ゲート電極３４、第２ゲート絶縁膜３５及び制
御ゲート電極３６で形成される容量素子の容量値を減少
し、メモリセルの情報書込み特性を劣化する。

【０１０３】窒化珪素膜３５Ｂは、オキシナイトライド
膜３５Ａのピンホールを埋込み絶縁耐圧を向上するとと
もに、第２ゲート絶縁膜３５の誘電率を高めるために形
成される。

【０１０４】オキシナイトライド膜３５Ｃは前述の第３
の実施の形態に係る半導体装置で説明したオキシナイト
ライド膜で形成され、このオキシナイトライド膜には制
御ゲート電極３６側にN濃度の高い領域が形成される。
前述のオキシナイトライド膜３５Ａと同様に、N濃度の
高い領域は、オキシナイトライド膜のN濃度が低い領域
を通して制御ゲート電極３６に供給されるO₂に対して障
壁としての機能を有し、制御ゲート電極３６へのO₂の供
給を防止する。すなわち、オキシナイトライド膜３５Ｃ
のN濃度が高い領域は、このオキシナイトライド膜３５
Ｃの成膜後に行われる酸化処理において外部からのO₂の
供給を遮断し、制御ゲート電極３６表面特に下面の酸化
による第２ゲート絶縁膜３５の膜厚増加を防止できる。
第２ゲート絶縁膜３５の不必要な膜厚増加は、浮遊ゲー
ト電極３４、第２ゲート絶縁膜３５及び制御ゲート電極
３６で形成される容量素子の容量値を減少し、メモリセ
ルの情報書込み特性を劣化する。

【０１０５】制御ゲート電極３６は多結晶珪素膜の単
層、又は多結晶珪素膜及びその上層に高融点金属膜を積
層した複合層で形成される。いずれの多結晶珪素膜にも
抵抗値を低減する不純物、具体的にはPが導入される。
制御ゲート電極３６はそのゲート幅方向においてワード
線（ＷＬ）３６に電気的に接続される。制御ゲート電極
３６、ワード線３６のそれぞれは一体に形成される（同
一製造工程で同一導電膜で形成される。）。

【０１０６】NOR型EEPROMにおいて、メモリセルのドレ
イン領域となる半導体領域３８は直接的にデータ線（Ｄ
Ｌ）４０に電気的に接続される。データ線４０は、層間
絶縁膜３９上に形成され、層間絶縁膜３９に形成された
接続孔３９Ｈを通して半導体領域３８に接続される。メ
モリセルのソース領域となる半導体領域３８は図示しな
いソース線に直接的に電気的に接続される。

【０１０７】なお、NAND型EEPROMにおいては、メモリセ
ルのドレイン領域となる半導体領域３８は、セレクトMI
SFETを介して、又他のメモリセル及びセレクトMISFETを
介して間接的にデータ線４０に接続される。メモリセル
のソース領域となる半導体領域３８は、セレクトMISFET
を介して、又他のメモリセル及びセレクトMISFETを介し
て間接的にソース線に接続される。

【０１０８】＜EEPROMのメモリセルの製造方法＞次に、
前述のEEPROMのメモリセルの製造方法を説明する。図１
０乃至図１７は製造方法を説明する各製造工程毎に示す
EEPROMのメモリセルの工程断面構造図である。

【０１０９】（１）図１０に示すように、素子間分離領
域において半導体基板３０の主面上に素子間分離用絶縁
膜３１を形成するとともに、素子間分離用絶縁膜３１下
において半導体基板３０の主面部にp型チャネルストッ
パ領域３２を形成する。素子間分離用絶縁膜３１は基板
の選択酸化により形成する。チャネルストッパ領域３２
は、素子間分離用絶縁膜３１を形成するマスク（耐酸化
マスク）を利用して半導体基板３０の主面部にp型不純
物を導入し、素子間分離用絶縁膜３１の酸化処理でp型
不純物に引き延ばし拡散を行うことにより形成する。

【０１１０】（２）図１１に示すように、素子形成領域
において半導体基板３０の主面上に第１ゲート絶縁膜３
３を形成する。第１ゲート絶縁膜３３は前述の第２の実
施の形態に係る半導体装置で説明したオキシナイトライ
ド膜で形成され、このオキシナイトライド膜のN濃度の
高い領域は半導体基板３０側に形成される。第１ゲート
絶縁膜３３は例えば10nmの膜厚で形成される。

【０１１１】（３）第１ゲート絶縁膜３３上に第１層目
の多結晶珪素膜３４Ａを形成し、この多結晶珪素膜３４
Ａに抵抗値を低減するPが導入される。多結晶珪素膜３
４Ａは、成膜ガスにモノシラン（S_iH₄）を使用し成膜温
度に約600℃の温度を使用する減圧CVDにより形成し、約
100nmの膜厚で形成される。Pの導入は熱拡散で行う。

【０１１２】この後、図１２に示すように、多結晶珪素
膜３４Ａに第１回目のパターンニングが行われる。第１
回目のパターンニングは浮遊ゲート電極３４のゲート幅
寸法を決定する。パターンニングは、フォトリソグラフ
ィで形成されたエッチングマスクを使用し、RIEで行わ
れる。

【０１１３】（４）図１３に示すように、多結晶珪素膜
３４Ａ上に第２ゲート絶縁膜３５を形成する。第２ゲー
ト絶縁膜３５は前述のようにオキシナイトライド膜３５
Ａ、窒化珪素膜３５Ｂ、オキシナイトライド膜３５Ｃの
それぞれを順次積層した３層構造で形成される。オキシ
ナイトライド膜３５Ａは例えば6nmの膜厚で形成され
る。窒化珪素膜３５Ｂは例えば10nmの膜厚で形成され
る。オキシナイトライド膜３５Ｃは例えば5nm膜厚で形
成される。オキシナイトライド膜３５Ｃの成膜後、この
オキシナイトライド膜３５Ｃの膜質の緻密化を目的とし
て熱処理を行う。熱処理は、ウエット酸素雰囲気中、80
0℃の温度で行う。

【０１１４】（５）図１４に示すように、第２ゲート絶
縁膜３５上に第２層目の多結晶珪素膜３６Ａを形成し、
この多結晶珪素膜３６Ａに抵抗値を低減するPが導入さ
れる。多結晶珪素膜３６Ａは、成膜ガスにS_iH₄を使用し
成膜温度に約600℃の温度を使用する減圧CVDにより形成
し、約200nmの膜厚で形成される。Pの導入は熱拡散で行
う。

【０１１５】（６）図１５に示すように、第２回目のパ
ターンニングを行い、第２層目の多結晶珪素膜３６Ａ、
第２ゲート絶縁膜３５、第１層目の多結晶珪素膜３４Ａ
のそれぞれを順次重ね切りする。このパターンニングに
より、第１層目の多結晶珪素膜３４Ａから浮遊ゲート電
極３４が形成され、第２層目の多結晶珪素膜３６Ａから
制御ゲート電極３６及びワード線３６が形成される。第
２回目のパターンニングは浮遊ゲート電極３４のゲート
長寸法、制御ゲート電極３６のゲート長寸法、及びワー
ド線３６の幅寸法を決定する。パターンニングは、フォ
トリソグラフィで形成されたエッチングマスクを使用
し、RIEで行われる。

【０１１６】（７）図１６に示すように、熱処理（後酸
化処理）を行い、浮遊ゲート電極３４の露出する表面上
（特に側面）及び制御ゲート電極３６の露出する表面上
に酸化珪素膜３７を形成する。熱処理はドライ酸素雰囲
気中、900℃の温度で約60分間行われ、酸化珪素膜３７
は約15nmの膜厚で形成される。

【０１１７】この熱処理が行われても、第２ゲート絶縁
膜３５の最下層のオキシナイトライド膜３５Ａは浮遊ゲ
ート電極３４側にN濃度の高い領域が形成されているの
で、浮遊ゲート電極３４の表面はO₂の供給が遮断され酸
化されない。すなわち、第２ゲート絶縁膜３５の不必要
な膜厚増加が発生しない。同様に、第２ゲート絶縁膜３
５の最上層のオキシナイトライド膜３５Ｃは制御ゲート
電極３６側にN濃度の高い領域が形成されているので、
制御ゲート電極３６の表面はO₂の供給が遮断され酸化さ
れない。すなわち、第２ゲート絶縁膜３５の不必要な膜
厚増加が発生しない。従って、EEPROMのメモリセルにお
いて、情報書込み特性が向上できる。

【０１１８】（８）図１７に示すように、ソース領域及
びドレイン領域として使用されるn+型半導体領域３８を
形成する。半導体領域３８は、イオン注入によりn型不
純物例えばAsを半導体基板３０の主面部に導入し、Asに
引き延ばし拡散を行うことにより形成する。

【０１１９】（９）層間絶縁膜３９、接続孔３９Ｈのそ
れぞれを順次形成し、この後、前述の図９（Ａ）に示す
ようにデータ線４０を形成する。これら一連の工程が終
了すると、本実施の形態に係るメモリセルが完成し、EE
PROMが完成する。

【０１２０】このようなEEPROMを備えた半導体装置の製
造方法においては、メモリセルの第２ゲート絶縁膜３５
のオキシナイトライド膜３５ＡのN濃度が高い領域によ
り、酸化処理工程で浮遊ゲート電極３４中にO₂を供給す
る供給経路が遮断できる。従って、浮遊ゲート電極３
４、特にO₂の供給側となるその端部において不必要な酸
化（バースビーク形状のゲート絶縁膜の膜厚増加）が防
止でき、EEPROMの情報書込み特性が向上できる。

【０１２１】（第５の実施の形態）本実施の形態は、MO
SFETのゲート絶縁膜、EEPROMのメモリセルのゲート絶縁
膜、又は容量素子の誘電体膜を有する半導体装置に好適
な製造方法を説明する。

【０１２２】＜MOSFETの基本的構造＞図１８は本発明の
第５の実施の形態に係る半導体装置に搭載されたMOSFET
の縦断面構造図である。本実施の形態に係るMOSFETは、
素子間分離用絶縁膜５１及びp型チャネルストッパ領域
５２で周囲を囲まれた領域内において、単結晶珪素から
なるp-型半導体基板５０の主面に形成される。MOSFETは
チャネル領域として使用される半導体基板５０、ゲート
絶縁膜５３、ゲート電極５４、ソース領域及びドレイン
領域として使用される一対のn+型半導体領域５５を備え
る。

【０１２３】本実施の形態に係るMOSFETにおいては、ゲ
ート絶縁膜５３がCVDにより成膜された酸化珪素（Si
O₂）膜で形成され、こCVDにより成膜されたSiO₂膜が熱
酸化により形成したSiO₂膜の膜質と同等の膜質を有する
ことを特徴とする。

【０１２４】MOSFETの半導体領域５５には配線５７が電
気的に接続される。配線５７は層間絶縁膜５６上に形成
され、層間絶縁膜５６に形成された接続孔５６Ｈを通し
て半導体領域５５に電気的に接続される。

【０１２５】＜MOSFETを備えた半導体装置の製造方法＞
次に、MOSFETを備えた半導体装置の製造方法を説明し、
併せてSiO₂膜の成膜方法を説明する。図１９（Ａ）乃至
図１９（Ｄ）は本発明の第５の実施の形態に係る製造方
法を説明する各製造工程毎に示す半導体装置の工程断面
図である。

【０１２６】（１）まず、単結晶珪素基板からなる低不
純物濃度のp-型半導体基板５０を準備する。半導体基板
５０は約1Ωcmの比抵抗値に設定され、半導体基板５０
の主面は(100)結晶面に設定される。図１９（Ａ）に示
すように、この半導体基板５０の主面上において素子間
分離領域に素子間分離用絶縁膜５１を形成する。素子間
分離用絶縁膜２１を形成する工程とほぼ同一製造工程に
より、素子間分離用絶縁膜５１下であって半導体基板５
０の主面部に中不純物濃度のp型チャネルストッパ領域
５２を形成する。

【０１２７】（２）図１９（Ｂ）に示すように、半導体
基板５０の主面上の全面においてゲート絶縁膜５３を形
成する。ゲート絶縁膜５３は前述の第１の実施の形態で
説明した減圧CVD装置１０で成膜され、ゲート絶縁膜５
３はSiO₂膜で形成される。SiO₂膜は以下の成膜条件で形
成される。

【０１２８】（Ａ）成膜温度（処理室１１の内部温
度）：900℃ （Ｂ）成膜圧力：２×10²Pa （Ｃ）供給源１６Ａから供給されるSiCl₄のガス供給量
：5 sccm （Ｄ）供給源１６Ｂから供給されるN₂Oのガス供給量 ：
500 sccm まず、減圧CVD装置１０の処理室１１の内部温度を900℃
に、内部圧力を２×10²Paに保った状態において、供給
源１６Ｂから処理室１１の内部にN₂Oガスを導入する
（図１参照）。この処理室１１の内部にN₂Oガス雰囲気
が生成され、このN₂Oガス雰囲気中に供給源１６ＡからS
iCl₄ガスを導入する。前述の第１の実施の形態で説明し
たように、SiCl₄ガスは水素を含まない珪素系材料ガス
又は珪素系液体ソースであり、N₂Oガスは水素を含まな
い酸化性材料ガスである。NOガスは本実施の形態におい
て使用しない。処理室１１の内部においてはCVDにより
半導体ウエーハ１４（半導体基板５０）の表面上にSiO₂
膜（ゲート絶縁膜５３）が成膜される。SiO₂膜例えば6n
mの膜厚で成膜される。

【０１２９】このように、SiCl₄及びN₂Oの２元系混合体
を使用し、CVDにより成膜されたSiO₂膜は、-H基、-OH基
等、水素関連の結合基、又はSi-H結合、Si-OH結合、N-H
結合等の水素関連の結合が実質的に含まれない。

【０１３０】さらに、SiO₂膜の成膜中には半導体基板５
０とSiO₂膜との界面に極薄い窒化珪素膜が形成され、成
膜中に発生する微量のClガスによる半導体基板５０の主
面のエッチングが防止できる。

【０１３１】（３）図１９（Ｃ）に示すように、素子形
成領域においてゲート絶縁膜５３上にゲート電極５４を
形成する。ゲート電極５４は例えばCVDにより成膜した
多結晶珪素膜で形成され、この多結晶珪素膜には抵抗値
を調節する不純物が導入される。多結晶珪素膜は例えば
200nmの膜厚で形成される。不純物には例えばPが使用さ
れ、Pは熱拡散又はイオン注入により多結晶珪素膜に導
入される。

【０１３２】（４）図１９（Ｄ）に示すように、素子形
成領域において半導体基板５０の主面部にソース領域及
びドレイン領域として使用される高不純物濃度のn+型半
導体領域５５を形成する。半導体領域５５はゲート電極
５４の側部においてこのゲート電極５４に対して自己整
合で形成される。半導体領域５５は、本実施の形態にお
いてチャネル形成領域側の不純物濃度が低濃度に設定さ
れたLDD構造で形成される。半導体領域５５が形成され
ると、nチャネルMOSFETが完成する。

【０１３３】（５）MOSFETを覆う層間絶縁膜５６を半導
体基板５０の全面に形成し、半導体領域５５上において
層間絶縁膜５６に接続孔５６Ｈを形成する。前述の図１
８に示すように、層間絶縁膜５６上に、接続孔５６Ｈを
通して半導体領域５５に接続する配線５７を形成する。
配線２７は例えばアルミニウム合金を主体として形成さ
れる。最後に、配線５７を覆う図示しない保護膜を半導
体基板５０の全面に形成することにより、本実施の形態
に係る半導体装置が完成する。

【０１３４】＜ゲート絶縁膜５３の特性評価＞図２０は
前述のMOSFETのゲート絶縁膜５３において絶縁破壊耐圧
の測定結果を示す図である。横軸はストレス時間
（秒）、縦軸はゲート電圧（V）である。図２０中に示
すように、半導体基板５０は接地させ、ゲート電極５４
に約7.5Vの正電圧を印加してゲート絶縁膜５３に0.1A/c
m²の一定電流密度を約20秒間流した。測定を行った20秒
間においてゲート電極５４に印加した電圧の急激な減少
は観察されなかった。すなわち、ゲート絶縁膜５３であ
るSiO₂膜は破壊せず、充分な絶縁破壊耐圧が得られた。

【０１３５】図２１は絶縁膜の膜厚とリーク電流密度と
の関係を示す図である。横軸は絶縁膜の膜厚（nm）、縦
軸はリーク電流密度（A/cm²）である。図２１中、実線
は前述のSiCl₄ガス及びN₂Oガスの２元系混合体を使用
し、流量比を100に設定したCVDで成膜したゲート絶縁膜
（SiO₂膜）５３である。破線は熱酸化で形成したSiO₂膜
である。一点鎖線は水素を含むSiH₂Cl₂ガス及びN₂Oガス
の２元系混合体を使用しCVDで成膜したSiO₂膜である。
いずれのSiO₂膜にも一定の5MV/cmの電界が印加される。
図２１に示すように、本実施の形態に係るゲート絶縁膜
５３においては、SiH₂Cl₂ガスを成膜ガスとしてCVDによ
り成膜されたSiO₂膜に対して、約２桁以上、リーク電流
が減少する。このゲート絶縁膜５３のリーク電流値は、
熱酸化により成膜したSiO₂膜のリーク電流値と同等であ
った。

【０１３６】図２２は本実施の形態に係るゲート絶縁膜
５３の成膜ガスの流量比と屈折率との関係を示す図であ
る。横軸は成膜ガスであるSiCl₄ガスとN₂Oガスとの流量
比、縦軸はゲート絶縁膜（CVDで成膜したSiO₂膜）５３
の屈折率である。屈折率は分光エリプソメトリを使用し
て測定した。図２２に示すように、成膜ガスの流量比が
小さい場合には屈折率が高く、流量比が増加するに従っ
て屈折率は減少する。流量比が50未満の領域Ａにおいて
は、Siが堆積されている段階でO₂は不足しSiO₂膜化され
ていないので、良好な絶縁特性は得られない。流量比が
50以上の領域Ｂにおいては、若干O₂が不足気味ではある
ものの、SiO₂膜化がなされ、良好な絶縁特性が得られ
る。しかも、領域Ｂにおいては、屈折率が1.6以下にな
り、熱酸化で形成したSiO₂膜の屈折率1.46に近くなる。
流量比が300〜500以上の領域Ｃにおいては、ほぼ完全な
SiO₂膜になり、極めて良好な絶縁特性が得られる。領域
Ｃにおいては、屈折率が1.5以下になり、熱酸化で形成
したSiO₂膜の屈折率1.46とほぼ同等になる（屈折率1.46
に漸近して行く。）。すなわち、ゲート絶縁膜５３の成
膜には、50以上の流量比でかつ1.6以下の屈折率に設定
することが良好な絶縁特性を確保するために好ましく、
本実施の形態のゲート絶縁膜５３の成膜は流量比を10
0、屈折率を1.5として行われた。

【０１３７】単純に、SiO₂膜の化学量論比（Si:O=1:2）
に対応させて成膜ガスであるSiCl₄ガスとN₂Oガスとの流
量比を2として6nmの膜厚でSiO₂膜を成膜したところ、Si
H₂Cl₂ガス及びN₂Oガスで成膜したSiO₂膜に対して、SiO₂
膜のリーク電流は高くなり、絶縁耐圧は低いという結果
が観察された。このような現象は、成膜された膜中の酸
素空孔が多く、微小シリコンクラスタが多数存在し、屈
折率が非常に高くなるために発生する、と本発明者は考
察している。

【０１３８】＜他の成膜方法＞なお、前述のゲート絶縁
膜５３であるSiO₂膜は、SiCl₄ガスと酸素ラジカル又はO
₃とを使用したCVDにより成膜してもよい。

【０１３９】さらに、前述のゲート絶縁膜５３であるSi
O₂膜は、SiH₂Cl₂ガス及びN₂Oガスを使用して成膜した後
に、酸素ラジカル又はO₃ガス雰囲気中で熱処理を行って
形成してもよい。

【０１４０】さらに、前述のゲート絶縁膜５３であるSi
O₂膜の成膜には、SiCl₄以外に、Si₂Cl₆、SiF₄のいずれ
かの水素を含まない珪素系材料ガス又は珪素系液体ソー
スが使用できる。

【０１４１】このような半導体装置の製造方法において
は、-H基、-OH基等の水素関連の結合基、又はSi-H結
合、Si-OH結合、N-H結合等の水素関連の結合が成膜され
たゲート絶縁膜（SiO₂膜）５３中に実質的に含まれな
い。水素原子の含有量は、SiO₂膜中に必然的に混在する
微量のCl原子の含有量に比べて少なく、具体的には0.1
％にも満たない。従って、SiO₂膜の成膜後に結合基を取
り除く熱酸化処理工程がなくなるので、半導体装置の製
造プロセスにおいて製造工程数が削減できる。さらに、
熱酸化処理工程がなくなるので、半導体装置の製造プロ
セスにおいて低温化が実現できる。

【０１４２】半導体装置の製造プロセスにおいて、製造
工程数の削減は製造ばらつきを減少でき、低温化プロセ
スの採用は半導体領域の不必要な引き延ばし拡散を減少
できるので、半導体装置に搭載された素子の特性が安定
化できる。さらに、半導体装置の製造プロセスにおい
て、歩留まりが向上できる。

【０１４３】さらに、半導体装置の製造プロセスにおい
ては、水素関連の結合基や結合がSiO₂膜中に実質的に含
まれないので、リーク電流量が減少できるSiO₂膜がCVD
により成膜できる。

【０１４４】さらに、半導体装置の製造プロセスにおい
ては、熱酸化により成膜したSiO₂膜の屈折率と同等の値
を有するSiO₂膜がCVDにより成膜できるので、熱酸化に
より成膜したSiO₂膜と同等の絶縁耐圧がCVDで成膜したS
iO₂膜で得られる。CVDで成膜したSiO₂膜においては良好
な絶縁耐圧が得られ、しかもリーク電流が減少できるの
で、SiO₂膜の単層での使用が可能になる。MOSFETのゲー
ト絶縁膜は勿論のこと、SiO₂膜はMOS型容量素子の誘電
体膜に単層で使用できる。MOS型容量素子は、半導体基
板５０又は多結晶珪素膜（例えばゲート電極５４）、誘
電体膜（単層のSiO₂膜）、電極（多結晶珪素膜又はアル
ミニウム配線）のそれぞれを順次積層して形成される。

【０１４５】さらに、SiO₂膜は前述の第４の実施の形態
で説明したEEPROMのメモリセルにおいてトンネル絶縁膜
として使用する第１ゲート絶縁膜３３（図９（Ａ）及び
図９（Ｂ）参照。）として使用できる。特にフラッシュ
型EEPROMにおいて有効である。

【０１４６】（第６の実施の形態）本実施の形態は、前
述の第４の実施の形態に係るEEPROMに、第２の実施の形
態に係るオキシナイトライド膜、第５の実施の形態に係
るSiO₂膜のそれぞれを使用した場合を説明する。

【０１４７】図２３は本発明の第６の実施の形態に係る
半導体装置に搭載されたEEPROMのメモリセルの断面構造
図である。本実施の形態に係るEEPROMのメモリセルにお
いては、第１ゲート絶縁膜３３に前述の第２の実施の形
態に係るオキシナイトライド膜が使用され、第２ゲート
絶縁膜３５に前述の第５の実施の形態で説明したCVDに
より成膜される単層のSiO₂膜が使用される。第１ゲート
絶縁膜３３であるオキシナイトライド膜は例えば8nmの
膜厚で形成される。第２ゲート絶縁膜３５であるSiO₂膜
は例えば10nmの膜厚で形成される。SiO₂膜の成膜ガスで
あるSiCl₄ガスとN₂Oガスとの流量比は本実施の形態にお
いて100に設定される。

【０１４８】図２４は一定電流を第２ゲート絶縁膜３５
に注入するために必要な電圧と電流注入時間との関係を
示す図である。横軸は電流注入時間（秒）、縦軸は浮遊
ゲート電極３４と制御ゲート電極３６との間の電圧変化
（V）である。第２ゲート絶縁膜３５であるCVDにより成
膜したSiO₂膜は、熱酸化で形成したSiO₂膜に比べて、電
流注入時間が増加すると正方向に電圧変化が大きくな
る。すなわち、CVDにより成膜したSiO₂膜（第２ゲート
絶縁膜３５）の電子捕獲準位の密度は熱酸化で形成した
SiO₂膜に比べて高くなる。図２５は浮遊ゲート電極３
４、第２ゲート絶縁膜３５及び制御ゲート電極３６のエ
ネルギ帯図である。結果として第２ゲート絶縁膜３５に
おいては、電子捕獲準位の密度が高いので負電荷が蓄積
され、トンネル障壁が厚くなる。従って、特に電界集中
が発生し易い浮遊ゲート電極３４の上側角部と制御ゲー
ト電極３６との間のリーク電流の発生を防止でき、メモ
リセルの情報保持特性が向上できる。

【０１４９】なお、第１ゲート絶縁膜３３及び第２ゲー
ト絶縁膜３５の双方に前述の第５の実施の形態に係るSi
O₂膜が使用されてもよい。

【０１５０】（第７の実施の形態）本実施の形態は、液
晶表示装置の薄膜トランジスタ（TFT:Thin Film Transi
stor）に、前述の第５の実施の形態に係るSiO₂膜を使用
した場合を説明する。

【０１５１】図２６は本発明の第７の実施の形態に係る
液晶表示装置に搭載された薄膜トランジスタの断面構造
図である。液晶表示装置は透明石英ガラス基板６０を備
え、薄膜トランジスタはこの透明石英ガラス基板６０上
にアンダーコート膜６１を介して形成される。アンダー
コート膜６１は例えばSi₃N₄膜及びその上層に積層され
たSiO₂膜の複合膜で形成される。

【０１５２】薄膜トランジスタは、チャネル形成領域６
２Ｃ、ソース領域６２Ｓ、ドレイン領域６２Ｄ、ゲート
絶縁膜６３、ゲート電極６４を備える。

【０１５３】チャネル形成領域６２Ｃ、ソース領域６２
Ｓ及びドレイン領域６２Ｄは、アンダーコート膜６１上
に形成され、同一層の多結晶珪素膜（又は非晶質珪素
膜）で形成される。多結晶珪素膜は、前述のようにCVD
により成膜され、例えば20〜30nmの膜厚で形成される。
ソース領域６２Ｓ、ドレイン領域６２Ｄのそれぞれを形
成する多結晶珪素膜には抵抗値を調節する不純物、具体
的にはPが導入される。

【０１５４】ゲート絶縁膜６３は、前述の第５の実施の
形態で説明したCVDにより成膜されたSiO₂膜で形成さ
れ、例えば10〜15nmの膜厚で形成される。このSiO₂膜
は、前述のように絶縁耐圧に優れ、リーク電流を減少で
きる。

【０１５５】ゲート電極６４はゲート絶縁膜６３上に形
成される。ゲート電極６４は、例えば高融点金属、具体
的にはタングステン（W）やモリブデン（Mo）で形成さ
れ、約100nmの膜厚で形成される。ゲート電極６４は図
示しないが走査信号線に接続される。

【０１５６】ソース領域６２Ｓ、ドレイン領域６２Ｄの
それぞれには配線（又はソース領域６２Ｓ、ドレイン領
域６２Ｄのそれぞれに比べて高不純物濃度の半導体領
域）６６が電気的に接続される。配線６６は、層間絶縁
膜６５上に形成され、層間絶縁膜６５に形成された接続
孔６５Ｈを通してソース領域６２Ｓ又はドレイン領域６
２Ｄに接続される。ソース領域６２Ｓは図示しないが映
像信号線に接続され、ドレイン領域６２Ｄは画素電極６
７に電気的に接続される。

【０１５７】薄膜トランジスタ上には保護膜６８が形成
される。

【０１５８】このように構成される液晶表示装置におい
ては、前述の第５の実施の形態に係る半導体装置で得ら
れる効果と同様の効果が得られる。

【０１５９】（応用例）なお、本発明は前述の実施の形
態に限定されず、例えば以下の応用ができる。

【０１６０】（１）本発明は、pチャネルMISFET（又はp
チャネルMOSFET）を有する半導体装置、相補型MISFET
（又は相補型MOSFET）を有する半導体装置のそれぞれに
適用できる。さらに、本発明は、相補型MISFET（又は相
補型MOSFET）とバイポーラトランジスタとを混在する半
導体装置に適用できる。

【０１６１】（２）本発明は、MIS型容量素子（又はMOS
型容量素子）を有する半導体装置に適用できる。さら
に、本発明は、MIS型容量素子（又はMOS型容量素子）と
MISFET（又はMOSFET）との直列回路をメモリセルとする
DRAM（Dynamic Random Access Memory）を備えた半導体
装置に適用できる。

【０１６２】

【発明の効果】本発明においては以下の効果が得られ
る。 （１）本発明は、オキシナイトライド膜の形成後に行わ
れる熱処理工程をなくし、製造工程数が削減できる半導
体装置の製造方法を提供できる。 （２）本発明は、高温度の熱処理工程をなくし、低温化
プロセスが採用できる半導体装置の製造方法を提供でき
る。 （３）本発明は、オキシナイトライド膜のリーク電流を
減少し、絶縁耐圧を向上し、素子特性が向上できる半導
体装置を提供できる。特に本発明は、MISFET、MIS容量
素子又はゲート絶縁膜にオキシナイトライド膜を使用す
る不揮発性記憶素子の特性を向上できる半導体装置を提
供できる。 （４）本発明は、熱処理に起因する不必要な半導体領域
の引き延ばし拡散を減少し、素子特性が向上できる半導
体装置を提供できる。 （５）本発明は、オキシナイトライド膜の膜中への不純
物の拡散を防止し、素子特性が向上できる半導体装置を
提供できる。特に本発明は、半導体からオキシナイトラ
イド膜への不純物の拡散を防止し、この半導体及びオキ
シナイトライド膜を有する素子の特性を向上できる半導
体装置を提供できる。 （６）本発明は、CVDにより成膜される酸化珪素膜にお
いてリーク電流を減少し、絶縁耐圧が向上できる半導体
装置の製造方法を提供できる。 （７）本発明は、CVDにより成膜される酸化珪素膜を有
する素子の特性が向上できる半導体装置を提供できる。 （８）本発明は、前述の効果が得られる半導体装置の製
造装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る減圧CVD装置
の概略システム構成図である。

【図２】（Ａ）乃至（Ｅ）は本発明の第１の実施の形態
に係る製造方法を説明する各製造工程毎に示す半導体装
置の工程断面図である。

【図３】本発明の第１の実施の形態に係る成膜条件で形
成されたゲート絶縁膜において膜中に含まれるNの濃度
プロファイルを示す図である。

【図４】本発明の第１の実施の形態に係る成膜条件で形
成されたゲート絶縁膜において膜中に含まれる水素関連
の結合の含有量を示す図である。

【図５】本発明の第１の実施の形態に係る成膜条件で形
成されたゲート絶縁膜の絶縁破壊耐圧の測定結果を示す
図である。

【図６】本発明の第２の実施の形態に係る成膜ガスの供
給量と供給タイミングとの関係を示す図である。

【図７】本発明の第２の実施の形態に係るオキシナイト
ライド膜のN濃度分布と半導体基板の不純物濃度分布と
の関係を示す図である。

【図８】本発明の第３の実施の形態に係るオキシナイト
ライド膜のN濃度分布とゲート電極の不純物濃度分布と
の関係を示す図である。

【図９】（Ａ）は本発明の第４の実施の形態に係る半導
体装置に搭載されたEEPROMのメモリセルの断面構造図、
（Ｂ）はメモリセルの拡大断面構造図である。

【図１０】本発明の第４の実施の形態に係るEEPROMのメ
モリセルの製造方法を説明する第１工程断面構造図であ
る。

【図１１】第２工程断面構造図である。

【図１２】第３工程断面構造図である。

【図１３】第４工程断面構造図である。

【図１４】第５工程断面構造図である。

【図１５】第６工程断面構造図である。

【図１６】第７工程断面構造図である。

【図１７】第８工程断面構造図である。

【図１８】本発明の第５の実施の形態に係る半導体装置
に搭載されたMOSFETの縦断面構造図である。

【図１９】（Ａ）乃至（Ｄ）は本発明の第５の実施の形
態に係る製造方法を説明する各製造工程毎に示す半導体
装置の工程断面図である。

【図２０】本発明の第５の実施の形態に係るMOSFETのゲ
ート絶縁膜において絶縁破壊耐圧の測定結果を示す図で
ある。

【図２１】本発明の第５の実施の形態に係る絶縁膜の膜
厚とリーク電流密度との関係を示す図である。

【図２２】本発明の第５の実施の形態に係るゲート絶縁
膜の成膜ガスの流量比と屈折率との関係を示す図であ
る。

【図２３】本発明の第６の実施の形態に係る半導体装置
に搭載されたEEPROMのメモリセルの断面構造図である。

【図２４】本発明の第６の実施の形態に係る浮遊ゲート
電極の情報蓄積電荷量の変化と電流注入時間との関係を
示す図である。

【図２５】本発明の第６の実施の形態に係る浮遊ゲート
電極、第２ゲート絶縁膜及び制御ゲート電極のエネルギ
帯図である。

【図２６】本発明の第７の実施の形態に係る液晶表示装
置に搭載された薄膜トランジスタの断面構造図である。

【図２７】（Ａ）乃至（Ｅ）は先行技術に係るオキシナ
イトライド膜を形成する第１の方法を説明する各製造工
程毎に示すMISFETの工程断面図である。

【図２８】先行技術に係る第１の方法で形成されたゲー
ト絶縁膜において膜中に含まれるNの濃度プロファイル
を示す図である。

【図２９】先行技術に係るゲート絶縁膜において水素関
連の結合の含有量を示す図である。

【図３０】（Ａ）及び（Ｂ）は先行技術に係るオキシナ
イトライド膜を形成する第２の方法を説明する各製造工
程毎に示すMISFETの工程断面図である。

【符号の説明】

１０ 減圧CVD装置 １１ 処理室 １３ ウエーハ収納部 １４ 半導体ウエーハ １５ 加熱ヒータ １６Ａ〜１６Ｃ 供給源 １７Ａ〜１７Ｃ マスフロコントローラ ２０，３０，５０ 半導体基板 ２３，３３，３５，５３，６３ ゲート絶縁膜 ２４，５４，６４ ゲート電極 ２５，５５ 半導体領域 ３４ 浮遊ゲート電極 ３５Ａ，３５Ｃ オキシナイトライド膜 ３５Ｂ Si₃N₄膜 ３６ 制御ゲート電極又はワード線 ３７ SiO₂膜 ４０ データ線 ６０ 透明石英ガラス基板 ６２Ｓ ソース領域 ６２Ｄ ドレイン領域 ６２Ｃ チャネル形成領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 勝則 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 犬宮 誠治 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内 (72)発明者 小澤 良夫 神奈川県横浜市磯子区新杉田町８ 株式会 社東芝横浜事業所内 Ｆターム(参考） 5F045 AA06 AA20 AB32 AB33 AB34 AC02 AC03 AC05 AC11 AC15 AD12 AD15 AE21 BB07 BB08 BB16 CA05 CB01 DC51 DC52 DC62 DC66 DP19 HA03 HA15 HA16 HA20 5F058 BA01 BA11 BD01 BD02 BD04 BD10 BD15 BE04 BF04 BF23 BF24 BF29 BF30 BF55 BF60 BF63 BF72 BF73 BF74 BH01 BH03 BH04 BH07 BH15 BJ01 BJ04

Claims (11)

【特許請求の範囲】
1. 【請求項１】 下記（Ａ）、（Ｂ）及び（Ｃ）を含む３
   元系混合体を使用し、化学的気相成長により半導体基板
   上にオキシナイトライド膜を成膜したことを特徴とする
   半導体装置の製造方法。 （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
   ース （Ｂ）水素を含まない酸化性材料ガス （Ｃ）一酸化窒素ガス
2. 【請求項２】 前記珪素系材料ガス又は珪素系液体ソー
   スはSi_xCl_yF_zであることを特徴とする請求項１に記載の
   半導体装置の製造方法。
3. 【請求項３】 前記Si_xCl_yF_zはSiCl₄、Si₂Cl₆、SiF₄の
   いずれかであることを特徴とする請求項２に記載の半導
   体装置の製造方法。
4. 【請求項４】 前記酸化性材料ガスはN₂O、O₂、O₃のい
   ずれかである ことを特徴とする請求項３に記載の半導
   体装置の製造方法。
5. 【請求項５】 下記（Ａ）、（Ｂ）及び（Ｃ）を含む３
   元系混合体を使用し、化学的気相成長により半導体基板
   上に第１のオキシナイトライド膜を成膜する工程と、 引き続き、下記（Ｃ）の供給を減少し又は停止し、化学
   的気相成長により、前記第１のオキシナイトライド膜上
   に、前記第１のオキシナイトライド膜よりも窒素濃度が
   低い第２のオキシナイトライド膜を成膜する工程と、 を備えたことを特徴とする半導体装置の製造方法。 （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
   ース （Ｂ）水素を含まない酸化性材料ガス （Ｃ）一酸化窒素ガス
6. 【請求項６】 前記請求項５に記載の半導体装置の製造
   方法を使用し、 ゲート絶縁膜が前記オキシナイトライド膜で形成された
   MISFETを備えたことを特徴とする半導体装置。
7. 【請求項７】 前記請求項５に記載の半導体装置の製造
   方法を使用し、 浮遊ゲート電極と制御ゲート電極との間のゲート絶縁膜
   が前記オキシナイトライド膜で形成された不揮発性記憶
   素子を備えたことを特徴とする半導体装置。
8. 【請求項８】 下記（Ａ）及び（Ｂ）を含む２元系混合
   体、又は（Ａ）、（Ｂ）及び（Ｃ）を含む３元系混合体
   を使用し、化学的気相成長により第１のオキシナイトラ
   イド膜を成膜する工程と、 引き続き、下記（Ａ）、（Ｂ）及び（Ｃ）を含む３元系
   混合体を使用し、化学的気相成長により前記第１のオキ
   シナイトライド膜上に、前記第１のオキシナイトライド
   膜よりも窒素濃度が高い第２のオキシナイトライド膜を
   成膜する工程と、 前記第２のオキシナイトライド膜上に半導体層又は金属
   層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
   ース。 （Ｂ）水素を含まない酸化性材料ガス。 （Ｃ）一酸化窒素ガス。
9. 【請求項９】 前記請求項８に記載の半導体装置の製造
   方法を使用し、 ゲート絶縁膜が前記オキシナイトライド膜で形成され、
   ゲート電極が前記半導体層又は金属層で形成されたMISF
   ETを備えたことを特徴とする半導体装置。
10. 【請求項１０】 下記（Ａ）及び（Ｂ）を含む２元系混
    合体を使用し、化学的気相成長により下記（ａ）及び
    （ｂ）の条件を満たす酸化珪素膜を成膜したことを特徴
    とする半導体装置の製造方法。 （Ａ）水素を含まない珪素系材料ガス又は珪素系液体ソ
    ース （Ｂ）水素を含まない酸化性材料ガス （ａ）酸化珪素膜の屈折率が1.6以下 （ｂ）酸化珪素膜中の水素原子の含有量が塩素原子の含
    有量よりも少ない
11. 【請求項１１】 前記珪素系材料ガス又は珪素系液体ソ
    ースにはSiCl₄、Si₂Cl₆、SiF₄のいずれかが使用され、 前記酸化性材料ガスにはN₂O、O₂、O₃のいずれかが使用
    されるとともに、 （前記酸化性材料ガスの流量）／（前記珪素系材料ガス
    又は珪素系液体ソースの流量）≧50に設定されたことを
    特徴とする請求項１０に記載の半導体装置の製造方法。